KR20180111696A - 비정질 실리콘 코어에게 하드 마스크층을 제공하는 것에 의한 반도체 장치의 형성 - Google Patents
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- 229910021417 amorphous silicon Inorganic materials 0.000 title claims abstract description 105
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 50
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 49
- 239000010703 silicon Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 47
- 239000002019 doping agent Substances 0.000 claims abstract description 40
- 238000002425 crystallisation Methods 0.000 claims abstract description 34
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 30
- 238000000059 patterning Methods 0.000 claims abstract description 25
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 15
- 238000000151 deposition Methods 0.000 claims description 43
- 238000005530 etching Methods 0.000 claims description 25
- 230000008021 deposition Effects 0.000 claims description 24
- 239000000376 reactant Substances 0.000 claims description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 238000010438 heat treatment Methods 0.000 claims description 10
- 229910052739 hydrogen Inorganic materials 0.000 claims description 10
- 239000001257 hydrogen Substances 0.000 claims description 10
- 229910052799 carbon Inorganic materials 0.000 claims description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 7
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 claims description 7
- 229910052717 sulfur Inorganic materials 0.000 claims description 7
- 239000011593 sulfur Substances 0.000 claims description 7
- 239000002243 precursor Substances 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 150000001282 organosilanes Chemical class 0.000 claims description 4
- 150000002431 hydrogen Chemical class 0.000 claims description 3
- 150000004756 silanes Chemical class 0.000 claims description 2
- 239000012686 silicon precursor Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 211
- 125000006850 spacer group Chemical group 0.000 description 15
- 239000011162 core material Substances 0.000 description 13
- 239000000463 material Substances 0.000 description 9
- 125000004429 atom Chemical group 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000008025 crystallization Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- -1 C 2 H 2 Chemical class 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000001900 extreme ultraviolet lithography Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 150000001335 aliphatic alkanes Chemical class 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000002408 directed self-assembly Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009257 reactivity Effects 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- CKUAXEQHGKSLHN-UHFFFAOYSA-N [C].[N] Chemical compound [C].[N] CKUAXEQHGKSLHN-UHFFFAOYSA-N 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000007688 edging Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- VEDJZFSRVVQBIL-UHFFFAOYSA-N trisilane Chemical compound [SiH3][SiH2][SiH3] VEDJZFSRVVQBIL-UHFFFAOYSA-N 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
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- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 기판 상에 비결정질 실리콘층을 제공하는 단계 및 상기 비결정질 실리콘층 위에 하드마스크 층을 형성하는 단계에 의하여 기판을 패터닝함으로써 반도체 소자를 형성하는 방법에 관한 것이다. 상기 비결정질 실리콘층에는 상기 층이 상승된 온도에서 (항결정화 도펀트를 제공하지 않을 때에 비하여 상대적으로) 비결정질로 유지되도록 하기 위하여 항결정화 도펀트가 제공될 수 있다. 상기 하드마스크 층은 실리콘 및 질소를 포함할 수 있다.
Description
본 개시는 일반적으로 반도체 장치를 제조하는 방법에 관한 것이다. 보다 구체적으로, 본 개시는 스페이서가 정의되는 다수의 패터닝에 의해 반도체 장치를 형성하기 위한 방법 및 구조체에 관한 것이다.
반도체 장치의 크기가 점점 더 작아지는 추세로 나아감에 따라, 상이한 패터닝 기술이 생겨났다. 이러한 기술들은 방향성 자기 조립(directed self-assembly(DSA)), 스페이서 정의 다중 패터닝, 극자외선 리소그라피(extreme ultraviolet lithography(EUV)), 및 스페이서 정의 다중 패터닝과 조합된 EUV를 포함한다.
스페이서 정의 다중 패터닝은 다른 재료로 구성된 코어의 양측에 형성된 스페이서 특징부를 이용한다. 코어 재료는 단독으로 서 있는 스페이서들을 남기도록 제거되는 데, 이 스페이서들은 나중에 하부 재료를 패터닝하기 위한 마스킹 특징부로 사용될 수 있다. 바람직하지 않게도, 단독으로 서 있는 스페이서들의 에지는 거칠 수 있는 데, 이는 패터닝 결과를 나쁘게 할 수 있다.
따라서, 작고 고품질의 특징부를 패터닝하기 위한 방법이 필요하다.
본 발명의 적어도 일 구현예에 따르면, 다음을 포함하는 반도체 장치를 형성하는 방법이 제공된다:
기판을 패터닝하는 단계를 포함하고, 상기 기판을 패터닝하는 단계는:
상기 기판 상에 결정화 방지(anti-crystallization) 도펀트를 구비한 하부 비정질 실리콘층을 제공하는 단계; 및
상기 하부 비정질 실리콘층 위에 상부 하드 마스크층을 형성하는 단계를 포함한다.
결정화 방지 도펀트를 사용함으로써, 상기 하부 비정질 실리콘층 위에 상부 하드 마스크층을 형성하는 단계 동안 및 후에 상기 하부 비정질 실리콘층은 비정질로 유지될 수 있고 후속 공정에서 라인 에지 거칠기(line edge roughness)는 감소될 수 있다.
또 다른 구현예에 따르면, 다음 순서로 다음 단계들을 수행하여 기판을 패터닝함으로써 반도체 장치를 형성하는 방법이 제공된다:
상기 기판 상에 하부 하드 마스크층을 형성하는 단계;
상기 하부 하드 마스크층 위에 결정화 방지(anti-crystallization) 도펀트를 구비한 하부 비정질 실리콘층을 제공하는 단계;
상기 기판을 550°C를 초과하는 온도로 가열하는 것을 포함하는 방법에 의해 상기 하부 비정질 실리콘층 위에 상부 하드 마스크층을 형성하는 단계;
상기 상부 하드 마스크층 위에 상부 비정질 실리콘층을 제공하는 단계;
상기 상부 비정질 실리콘층 위에 포토레지스트막을 제공하는 단계;
상기 포토레지스트막을 노광 및 현상하여 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴과 상기 상부 비정질 실리콘층을 이방성 식각하는 단계;
상기 기판의 표면 중 노출된 표면들 상에 제1 등각층(conformal layer)을 증착하는 단계;
상기 제1 등각층을 이방성 식각하여 상기 제1 등각층의 수직 부분들을 남기면서 상기 제1 등각층의 수평 부분들을 제거하는 단계;
상기 상부 비정질 실리콘층을 제거하는 단계;
상기 제1 등각층의 상기 수직 부분들 사이의 개방 부분들을 통하여 상기 상부 하드 마스크를 이방성 식각하는 단계;
상기 제1 등각층의 나머지 부분들을 제거하는 단계;
상기 상부 하드 마스크층의 상기 개방 부분들을 통하여 상기 하부 비정질 실리콘층을 이방성 식각하는 단계;
상기 상부 하드 마스크층을 제거하는 단계;
상기 기판의 표면 중 노출된 표면들 상에 제2 등각층을 증착하는 단계;
상기 제2 등각층을 이방성 식각하여 상기 제2 등각층의 수직 부분들을 남기면서 상기 제2 등각층의 수평 부분들을 제거하는 단계;
상기 하부 비정질 실리콘층을 제거하는 단계;
상기 제2 등각층의 상기 수직 부분들 사이의 개방 부분들을 통하여 상기 하부 하드 마스크를 이방성 식각하는 단계;
상기 제2 등각층의 나머지 부분들을 제거하는 단계; 및
상기 하부 하드 마스크층의 상기 개방 부분들을 통하여 상기 기판을 이방성 식각하여 상기 기판을 패터닝하는 단계.
결정화 방지 도펀트를 사용함으로써, 상기 하부 비정질 실리콘층 위에 상부 하드 마스크층을 형성하는 단계 동안 및 후에 상기 하부 비정질 실리콘층은 비정질로 유지될 수 있고 후속 식각 단계들에서 라인 에지 거칠기(line edge roughness)는 감소될 수 있다.
본 발명 및 선행 기술에 대하여 달성되는 장점들을 요약하기 위한 목적으로, 특별한 구현예의 특정 목적 및 장점들이 위에서 본원에 기술되었다. 물론, 모든 목적 및 장점들이 본 발명의 임의의 특별한 구현예에 따라 반드시 달성되는 것이 아니라는 것을 이해하여야 한다. 따라서, 예들 들어 당업자는, 본 발명이, 본원에 교시 또는 제안될 수 있는 다른 목적들 또는 장점들을 반드시 달성하지 않고서, 본원에 교시되거나 제시된 바와 같은 하나의 장점 또는 여러 장점들을 달성 또는 최적화 하는 방식으로 구현되거나 수행될 수 있다는 것을 인식할 것이다.
이들 구현예 모두 본원에 개시된 본 발명의 범주 내에 있도록 의도된다. 이들 및 다른 구현예들은 첨부된 도면들을 참조하는 특정 구현예들의 다음의 상세한 설명으로부터 당업자에게 쉽게 분명하게 될 것이고, 본 발명은 개시된 임의의 특정 구현예(들)에 한정되지 않는다.
도면의 구성 요소들은 간략하게 및 명료하게 도시되어 있으며, 도시된 본 개시의 구현예의 이해를 돕기 위해 반드시 축적대로 그려지지 않았음을 이해할 것이다. 예를 들어, 본 개시에서 도시된 구현예의 이해를 돕기 위해 도면 중 일부 구성 요소의 치수는 다른 구성 요소에 비해 과장될 수 있다.
도 1a 내지 도 1m은 자기정렬된 4차 패터닝(self-aligned quadruple patterning(SAQP)) 방법을 묘사한다.
도 2a 내지 도 2k는 본 발명의 일부 구현예에 따른, 자기정렬된 4차 패터닝(SAQP) 방법을 묘사한다.
도 1a 내지 도 1m은 자기정렬된 4차 패터닝(self-aligned quadruple patterning(SAQP)) 방법을 묘사한다.
도 2a 내지 도 2k는 본 발명의 일부 구현예에 따른, 자기정렬된 4차 패터닝(SAQP) 방법을 묘사한다.
특정 구현예 및 실시예가 아래에 개시되었지만, 당업자는 본 발명이 구체적으로 개시된 구현예 및/또는 본 발명의 용도 및 이들의 명백한 변형 및 등가물 너머로 연장된다는 것을 이해할 것이다. 따라서, 개시된 발명의 범주는 후술되는 구체적인 개시된 구현예에 의해 제한되지 않도록 의도된다.
스페이서 마스킹 특징부들(본원에서 스페이서로도 지칭됨)의 에지들은 스페이서들이 형성되어 있는 코어 재료의 표면의 거칠기에 기인할 수 있음을 알아내었다. 코어 재료는 실리콘을 포함할 수 있고, 나중에 스페이서들이 형성될 코어의 패턴을 형성하기 위해 식각된 실리콘층으로부터 코어 재료 자체가 형성되었음을 이해할 것이다. 실리콘층의 이러한 식각으로 거친 측벽들을 가진 특징부들이 남을 수 있고, 이러한 거칠기는 나중에 코어 재료 상에 증착되는 스페이서 재료 등각층으로 전달될 수 있다.
일부 구현예에서, 코어 재료층은 결정화 방지 도펀트를 구비하는 데, 이러한 도펀트는 코어 재료층의 식각 동안 코어 재료를 비정질 상태로 유지한다. 유리하게는, 코어 재료의 비정질 성질은 매우 매끄러운 측벽들이 형성될 수 있도록 한다. 결국, 코어 재료의 비정질 성질은 매우 균일한 측벽을 갖는 스페이서들의 형성을 허용한다는 것을 알아내었다. 일부 구현예에서, 이러한 스페이서들은, 하부의 재료들을 식각하고 매끄러운 경계를 가진 식각된 패턴들을 형성하기 위한 마스킹 특징부로서 사용될 수 있다.
이제 도 1a~1m을 참조하면, 자기정렬된 4차 패터닝(SAQP) 방법이 도시되어 있다. 하부 하드 마스크층(LM)과 초기 비정질의 하부 실리콘층(LIAS)이 기판(W) 상에 제공될 수 있다(도 1a 참조).
그런 다음, 상부 하드 마스크층(UM)이 초기 비정질의 실리콘층(LIAS) 위에 형성될 수 있다. 양호한 품질의 층을 형성하기 위해 상부 하드 마스크층(UM)의 형성은 상대적으로 고온 공정일 수 있다. 예를 들어, 상부 하드 마스크층(UM)은, 550℃를 초과하는 온도까지 기판(W)을 가열하는 단계를 포함하는 공정에 의해 형성될 수 있다(도 1b 참조). 그러나, 이러한 온도에서, 초기 비정질의 하부 실리콘층(LIAS)은 부분적으로 결정화된 실리콘층(LS)으로 부분적으로 결정화될 수 있다.
상부 비정질 실리콘층(UAS)은 상부 하드 마스크층(UM) 위에 형성될 수 있다(도 1c 참조). 상부 하드 마스크층(UM)은 플라즈마를 이용하여 더 낮은 온도에서 교번적으로 형성될 수 있지만, 이 또한 손상을 유발하여 초기 비정질의 하부 실리콘층의 입도(grain)들이 핵생성하는 결과로 이어질 수 있다. 제2 비정질 실리콘층(USA)의 증착(예컨대, 약 500℃에서) 동안, 이러한 열적 버짓(budget)은 초기 비정질의 하부 실리콘층(LIAS)에서 핵생성된 입도들이 부분적으로 결정화된 실리콘층(LS)로 성장하기에 충분할 수 있다. 결과적으로, 초기 비정질의 하부 실리콘층(LIAS) 위에 하나 이상의 층의 형성은 LIAS의 적어도 부분적 결정화를 일으켜서 그 층을 부분적으로 결정화된 실리콘층(LS)으로 변환하기에 충분한 온도에서 수행될 수 있다.
포토레지스트 막이 상부 비정질 실리콘층(UAS) 위에 제공될 수 있고, 이 포토레지스트 막은 노광 및 현상(도 1d 참조)되어 포토레지스트 패턴(PR)을 형성할 수 있다. 도시되지는 않았지만, 예를 들어, 반사 방지 코팅층(예컨대, SiOC층)과 같은 몇몇 다른 패터닝 조력층들이 포토레지스트 막 아래에 존재할 수 있다.
포토레지스트 패턴(PR)은 상부 비정질 실리콘층(UAS) 내로 이방성 식각될 수 있고 제1 등각층(CL1)이 기판의 표면 중 노출된 표면들 위에 제공될 수 있다(도 1e 참조).
제1 등각층(CL1)은 제1 등각층(CL1)의 수평 부분들을 제거하기에 충분한 에너지로 이방성 식각될 수 있다. 제1 등각층(CL1)의 수직 부분들은 남겨질 수 있고(도 1f 참조), 상부 비정질 실리콘층(UAS)은 제거될 수 있다(도 1g 참조). 본원에 사용된 바와 같이, 수평 부분들은 일차로 수평으로 연장되고(예컨대, 수직 치수보다 큰 횡 치수를 가짐), 수직 부분들은 일차로 수직으로 연장된다(예컨대, 수평 치수보다 큰 수직 치수를 가지며, 패터닝된 비정질 실리콘층의 측벽들을 따라 연장됨).
제1 등각층(CL1)의 수직 부분들은 제1 등각층(CL)의 수직 부분들 사이의 개구부들을 통하여 상부 하드 마스크층(UM)을 이방성 식각하여 상부 하드 마스크층을 패터닝하기 위해 사용될 수 있다. 그런 다음, 제1 등각층은 제거된다(도 1h 참조).
부분적으로 결정화된 실리콘층(LS)은 상부 하드 마스크층(UM)의 개방부들을 통하여 이방성 식각될 수 있고 이후 상부 하드 마스크층은 제거될 수 있다(도 1i 참조). 이론에 제한되지는 않고서, 실리콘층(LS)의 부분 결정화로 인하여, 이방성 식각은 부분적으로 결정화된 실리콘층(LS)에 형성된 결정들에 의해 영향을 받을 수 있고, 상기 부분적으로 결정화된 층은 원치 않는 높은 라인 에지 거칠기(LER)를 갖는 거친 표면을 가질 수 있다.
제2 등각층(CL2)은 기판의 표면 중 노출된 표면들 위에 증착될 수 있다(도 1j 참조). 부분적으로 결정화된 실리콘층(LS)의 측면 및 최상면은 거칠 수 있기 때문에, 제2 등각층(CL2)은 부분적으로 결정화된 실리콘층(LS)과 거친 계면을 가질 수 있다. 등각층(CL2)의 측면들 상에서, 이는 원치 않는 높은 라인 에지 거칠기(LER)로서 지칭될 수 있다.
제2 등각층(CL2)은 제2 등각층의 수직 부분들을 남기면서 제2 등각층(CL2)의 수평 부분들을 제거하기에 충분한 에너지로 이방성 식각될 수 있다(도 1k 참조). 부분적으로 결정화된 하부 실리콘층(LS)은 그 후 제거될 수 있다(도 1l 참조).
하부 하드 마스크(LM)는 상기 식각된 제2 등각층(ECL2)의 수직 부분들 사이의 개방 부분들을 통하여 이방성 식각될 수 있다. 식각된 제2 등각층(ECL2)은 제거될 수 있고 기판(W)은 하부 하드 마스크층(LM)의 개방 부분들을 통하여 이방성 식각되어 기판(W)을 패터닝할 수 있다. 그런 다음, 하부 하드 마스크층(LM)은 제거될 수 있다(도 1m 참조).
도 1m에서 라인 에지 거칠기가 패터닝된 웨이퍼(W)에서 결국 끝나게 되도록 하는 하부 하드 마스크층(LM)을 통하여 에징(edging)하기 위한 등각층을 패터닝하는 공정 단계들 동안 라인 에지 거칠기(LER)는 유지될 수 있다.
위에서 언급된 바와 같이, 라인 에지 거칠기는, 기판 상에 하부 비정질 실리콘층을 제공하고, 상기 기판을 550℃를 초과하는 온도까지 가열하는 것을 포함하는 방법에 의해 상기 하부 비정질 실리콘층 위에 상부 하드 마스크층을 형성하는 공정 단계에 의해 생길 수 있다. 이러한 온도에서, 하부 비정질 실리콘층 내 재료는 결정질이 될 수 있다. 후속하는 식각 공정들에서, 결정질 재료는 형성된 결정들 때문에 매우 거칠게 식각될 수 있다. 이는 형성된 패턴들에서 높은 라인 에지 거칠기를 야기할 수 있는데, 이는 반도체 제조에서 원하지 않는 것이다. 그 결과, 하부 비정질 실리콘층 위에 상부 하드 마스크층을 형성한 후에 하부 비정질 실리콘층을 유지하는 것이 유리할 수 있음을 알아내었다.
기판(W) 상의 패턴에서 원치 않는 라인 에지 거칠기(LER)를 방지하기 위해, 도 2a의 하부 비정질 실리콘층(LAS)은 결정화 방지 도펀트를 구비할 수 있다. 하부 비정질 실리콘층(LAS)에서 도펀트 농도는 25 at.% 미만, 20 at.% 미만, 바람직하게는 15 at.% 미만, 더욱 바람직하게는 10 at.% 미만, 심지어 더욱 바람직하게는 5 at.% 미만, 그리고 가장 바람직하게는 2.5 at.% 미만일 수 있고, 하드 마스크층들쪽으로 식각 선택도를 하부 비정질 실리콘층으로의 그리고 하부 비정질 실리콘층에서 하부 재료들로의 높은 충실도 패턴 전사가 일으나기에 충분히 높은 레벨로 유지하기에 충분한 식각 반응성을 유지하면서 하부 비정질 실리콘층을 유지하기 위해 충분히 높을 수 있다. 일부 구현예들에서, 도펀트 농도는 본원에서 언급된 레벨에 위치되고(예컨대, 위에서 언급된 값들 미만), 또는 0.1 at.% 초과, 또는 더욱 바람직하게는 1 at.% 이상, 그리고 더욱 바람직하게는 2 at% 이상으로 유지된다. 원자분율(at.%)은 원자들의 총 수에 대한 한 종류의 원자의 백분율을 제공한다.
하부 비정질 실리콘층(LAS)은 실리콘 함유 반응물을 사용하여 증착될 수 있다. 일부 구현예들에서, 실리콘 함유 반응물은 하나 이상의 실란(예컨대, SinH(2n+2)) 및 할로 실란(예컨대, SiCl3H)을 포함할 수 있다.
일부 구현예들에서, 하부 비정질 실리콘층(LAS) 내 결정화 방지 도펀트는 산소, 수소, 질소 탄소 또는 황을 포함할 수 있다. 산소, 수소, 질소, 탄소 또는 황은, 하부 비정질 실리콘층이 후속하는 다른 재료층들의 증착 또는 다른 처리로 인해 고온에 노출되는 동안 비정질로 남아 있을 수 있게 할 수 있다.
하부 비정질 실리콘층(LAS)의 증착은 그 층(LAS)의 증착 동안 N2O를 산소 소스로서 사용하는 것을 포함할 수 있다. N2O는 하부 비정질 실리콘층(LAS)를 증착하기 위한 실리콘 함유 반응물과 함께 흐를 수 있다(즉, 증착의 적어도 일부 동안 동시에 흐를 수 있다).
하부 비정질 실리콘층(LAS)의 증착은 그 층(LAS)의 증착 동안 탄소 및/또는 수소를 포함하는 결정화 방지 도펀트를 사용하는 것을 포함할 수 있다. 결정화 방지 도펀트는 탄소를 포함하는 C-전구체, 예컨대 알칸(예컨대, C2H2, C2H4, 또는 C3H6)을 함께 흘림으로써 제공될 수 있다.
결정화 방지 도펀트는 실리콘 함유 반응물의 증착 동안에 유기실란(예컨대, (SiH3)2CH2, 또는 SiH3CH3)을 사용함으로써 제공될 수 있다. 결정화 방지 도펀트는 증착 후 하부 비정질 실리콘층 내에 남아 있는 유기실란의 알칸으로부터 얻어진 탄소 및/또는 수소일 수 있다.
하부 비정질 실리콘층(LAS)의 증착은 그 층(LAS)의 증착 동안 질소를 포함하는 결정화 방지 도펀트를 사용하는 것을 포함할 수 있다. 질소 결정화 방지 도펀트는 실리콘 함유 반응물을 사용한 그 층(LAS)의 증착 동안 질소를 포함하는 N-전구체(예컨대, NH3, N2H4)를 함께 흘림으로써 제공될 수 있다.
대안적으로, 실리콘 함유 반응물은 질소를 포함할 수 있다. 예를 들어, TSA(트리실란아민(Trisilaneamine))가 전구체로서 사용될 수 있다. 질소를 포함하는 TSA는 고농도의 질소와 함께 Si막들을 형성할 수 있다. 어닐링 후, 질소는 막들을 비정질로 유지할 수 있다.
하부 비정질 실리콘층(LAS)의 증착은 그 층(LAS)의 증착 동안 황을 포함하는 결정화 방지 도펀트를 사용하는 것을 포함할 수 있다. 결정화 방지 도펀트로서 황은 실리콘 함유 반응물의 증착 동안 황을 포함하는 S-전구체를 함께 흘림으로써 제공될 수 있다.
하부 비정질 실리콘층(LAS) 상에 상부 하드 마스크층(UM)을 형성하는 단계는 기판을 550℃ 초과, 바람직하게는 600℃ 초과, 보다 바람직하게는 630℃ 초과, 심지어 더욱 바람직하게는 700℃ 초과, 또는 800℃ 이상의 온도로 기판을 가열하는 단계를 포함할 수 있다. 하부 비정질 실리콘층(LAS)은, 기판을 이들 온도로 가열하는 동안 하부 비정질 실리콘층을 비정질로 유지하기 위해 결정화 방지 도펀트를 구비할 수 있다.
하부 비정질 실리콘층(LAS)을 증착하기 위한 실리콘 함유 반응물은 SinH(2n+2)를 포함할 수 있고, 여기서 n은 적어도 2(예컨대, 디실란 또는 트리실란)이고, 상기 방법은 500℃ 미만, 바람직하게는 450℃ 미만의 증착 온도로 상기 실리콘 함유 반응물을 증착하는 단계를 포함하고, 상기 결정화 방지 도펀트는 이들 온도에서 하부 비정질 실리콘층 내에 남아 있는 SinH(2n+2)로부터 얻어지는 수소이다. 수소 농도는 5 at.% 미만, 바람직하게는 2.5 at.% 미만, 그리고 가장 바람직하게는 1.5 at.% 미만일 수 있다. 도펀트 농도는 본원에서 언급된 레벨에 위치되고(예컨대, 위에서 언급된 값들 미만), 또는 0.1 at.% 초과, 또는 더욱 바람직하게는 1 at.% 이상, 그리고 더욱 바람직하게는 2 at% 이상으로 유지된다. 원자분율(at.%)은 원자들의 총 수에 대한 한 종류의 원자의 백분율을 제공한다. 또한 결정화되지 않는 수소 도핑된 실리콘막을 얻기 위해 수소 함유 반응물은 실리콘 함유 반응물과 함께 흐를 수 있다. 일부 구현예들에서, 비정질 실리콘층(LAS)의 수소 함량을 증가시키기 위해 증착 온도는 300 내지 500℃, 325 내지 450℃, 또는 350 내지 400℃, 예컨대 375℃일 수 있다.
하부 비정질 실리콘층(LAS)을 증착하기 위한 방법은 결정화 방지 도펀트를 구비하는 비정질 실리콘 시작층을 먼저 증착하는 단계, 및 그 후 결정화 방지 도펀트 없이 상기 시작층의 최상부에 후속의 실리콘계 최상부층을 증착하여 하부 비정질 실리콘층을 완성하는 단계를 포함할 수 있다. 상기 후속의 실리콘계 최상부층은 증착 공정 속도를 높이기 위해 더 높은 온도로 증착될 수 있다. 그러므로, 상기 온도는 550℃를 비롯하여 500℃를 넘어서 증가될 수 있다. 실란(SiH4)은 후속의 실리콘계 최상부층을 더 낮은 비용으로 증착하기 위해 사용될 수 있고 증착 속도를 개선할 수 있다. 상기 시작층은 10 nm미만, 예컨대 5 nm의 두께를 가질 수 있고, 500℃를 초과하는 온도, 예컨대 550℃까지 상기 기판을 가열하는 동안 상기 하부 비정질 실리콘층의 나머지를 비정질로 유지할 수 있다.
하부 비정질 실리콘층(LAS)을 증착하기 위한 방법은 먼저 SinH(2n+2)계 시작층(n은 적어도 2)을 375℃를 비롯하여, 500℃ 미만, 바람직하게는 450℃ 미만, 심지어 보다 바람직하게는 400℃ 미만의 온도에서 증착하는 단계를 포함할 수 있다. 그런 다음, 후속의 실리콘계 최상부층은 500℃ 내지 550℃, 바람직하게는 500℃ 내지 535℃의 증착 온도에서 상기 시작층의 최상부에 증착되어 상기 시작층에 대하여 증가된 속도로 하부 비정질 실리콘층(LAS)을 완성할 수 있다.
이론에 제한되지 않고서, 결정화는 일반적으로 하부층과 함께 하부 비정질 실리콘층(LAS)의 경계에서 시작하는 것으로 인식되고 거기로부터 하부 비정질 실리콘층(LAS) 내로 진행할 수 있다. 어닐링 동안 비정질로 유지되는 하부 비정질 실리콘층(LAS)을 위한 도핑된 시작층을 제공함으로써, 경계에서의 결정화를 피할 수 있으므로, 하부 비정질 실리콘층(LAS)의 나머지에서 결정화는 진행되지 않을 수 있다.
도 2a 내지 도 2k는 기판(W)을 패터닝하기 위한 본 발명의 일 구현예에 따른 자기정렬된 4차 패터닝(SAQP) 방법을 묘시한다. 하부 하드 마스크층(LM)과 하부 비정질 실리콘층(LAS)이 기판(W) 상에 제공될 수 있다(도 1a 참조). 기판(W)은 실리콘으로 제조될 수 있고 자연산화물층(Ox)으로 덮여질 수 있다. 앞서 기술된 바와 같이, 하부 비정질 실리콘층(LAS)은 결정화 방지 도펀트를 구비할 수 있다. 하부 비정질 실리콘층(LAS)에서 도펀트 농도는 25 at.% 미만, 20 at.% 미만, 바람직하게는 15 at.% 미만, 더욱 바람직하게는 10 at.% 미만, 심지어 더욱 바람직하게는 5 at.% 미만, 그리고 가장 바람직하게는 2.5 at.% 미만일 수 있고, 보존된 하드 마스크층들쪽으로 식각 선택도를 유지하기에 충분한 식각 반응성을 유지하면서 하부 비정질 실리콘층을 유지하기 위한 충분히 높은 레벨에 있을 수 있다. 바람직하게는, 도펀트 농도는 본원에서 언급된 레벨에 위치되고(예컨대, 위에서 언급된 값들 미만), 또는 0.1 at.% 초과, 또는 더욱 바람직하게는 1 at.% 이상, 그리고 더욱 바람직하게는 2 at% 이상으로 유지된다. 원자분율(at.%)은 원자들의 총 수에 대한 한 종류의 원자의 백분율을 제공한다.
하부 하드 마스크층(LM)은 실리콘 및 질소를 포함할 수 있다. 하부 하드 마스크층(LM)은 실리콘 질화물(SiN), 실리콘 탄화 질화물(SiCN) 또는 다른 임의의 적합한 하드 마스트 재료를 포함할 수 있다.
그런 다음, 상부 하드 마스크층(UM)은, 상기 기판을 550℃를 초과하는 온도로 가열하는 것을 포함하는 방법에 의해 상기 하부 비정질 실리콘층(LS) 위에 형성될 수 있다(도 2b 참조). 증가된 온도는 양호한 품질의 상부 하드 마스크층(UM)을 제공하기 위해 필요할 수 있다; 그러나, 이들 온도에서, 하부 비정질 실리콘층(LAS)은 결정화될 수 있지만, 결정화 방지 도펀트에 의해, 이 층은 비정질로 유지될 수 있다. 상부 하드 마스크층(UM)은 실리콘 및 질소를 포함할 수 있다. 상부 하드 마스크층(UM)은 실리콘 질화물(SiN), 실리콘 탄화 질화물(SiCN) 또는 다른 임의의 적합한 하드 마스크 재료를 포함할 수 있다.
상부 비정질 실리콘층(UAS)은 상부 하드 마스크층(UM) 위에 형성될 수 있다(도 2c 참조). 포토레지스트 막이 상부 비정질 실리콘층(UAS) 위에 제공될 수 있고, 이 포토레지스트 막은 노광 및 현상(도 2d 참조)되어 포토레지스트 패턴(PR)을 형성할 수 있다.
포토레지스트 패턴(PR)은 상부 비정질 실리콘층(UAS) 내로 이방성 식각되어 패터닝된 비정질 실리콘층(PAS)을 형성할 수 있다. 패턴징된 비정질 실리콘층(PAS)을 구성하는 특징부들은 스페이서들의 형성을 지원하는 개별적인 코어 재료를 형성하는 것으로 이해될 수 있다. 스페이서들을 형성하기 위해, 제1 등각층(CL1)이, 패터닝된 비정질 실리콘층(PAS)의 표면들을 비롯하여, 기판의 표면 중 노출된 표면들 상에 제공될 수 있다(도 2e 참조). 제1 등각층(CL1)은 일부 구현예들에서 실리콘 산화물(예컨대, SiO2)로 형성될 수 있다.
제1 등각층(CL1)은 제1 등각층(CL1)의 수평 부분들을 제거하기에 충분히 높은 에너지로 이방성 식각될 수 있다. 제1 등각층(CL1)의 수직 부분들은 남겨질 수 있고, 패터닝된 상부 비정질 실리콘층(PAS)은 제거될 수 있다(도 2f 참조). 패터닝된 상부 비정질 실리콘층(PAS)은 예컨대 TMAH(Tetramethylammonium hydroxide) 용액을 사용하여 제1 등각층(CL1)과 상부 하드 마스크층(UM)에 대하여 선택적으로 제거될 수 있다.
제1 등각층(CL1)의 수직 부분들은 제1 등각층(CL1)의 수직 부분들 사이의 개구부들을 통하여 상부 하드 마스크층(UM)을 이방성 식각하여 상부 하드 마스크층을 패터닝하기 위해 사용될 수 있다. 그런 다음, 제1 등각층은 제거될 수 있다. 하부 비정질 실리콘층(LAS)은 상부 하드 마스크층(UM)의 개방 부분들을 통하여 이방성 식각되어 패터닝된 비정질 실리콘층(PLAS)을 형성할 수 있는 데, 이 패터닝된 비정질 실리콘층은 그 주위에 나중에 스페이서들이 형성되는 코어 재료들을 제공한다. 상부 하드 마스크층은 그 후 제거될 수 있다(도 2g 참조). 하부 비정질 실리콘층(LAS)은 부분적으로 결정화되지 않기 때문에, 이방성 식각은 바람직하게는 이 층에 형성된 임의 결정들에 의해 영향을 받지 않고, 이 층은 매끄러운 표면을 가질 수 있다.
제2 등각층(CL2)은 패터닝된 비정질 실리콘층(PLAS)의 노출된 표면들을 비롯하여, 기판의 표면 중에서 노출된 표면들 위에 증착될 수 있다(도 2h 참조). 패터닝된 하부 비정질 실리콘층(PLAS)의 측면 및 최상부 표면은 매끄럽기 때문에, 제2 등각층(CL2)은 하부 비정질 실리콘층(PLAS)과 매끄러운 계면을 가질 수 있다.
제2 등각층(CL2)은 제2 등각층의 수직 부분들을 남기면서(도 1k 참조) 제2 등각층(CL2)의 수평 부분들을 제거하기에 충분한 에너지로 이방성 식각됨으로써, 식각된 제2 등각층(ECL2)(스페이서들로도 지칭됨)을 형성할 수 있다. 하부 비정질 실리콘층(LAS)은 그 후 제거될 수 있다(도 2 참조).
하부 하드 마스크층(LM)은 제2 등각층(CL2)의 수직 부분들 사이의 개구 부분들을 통하여 이방성 식각될 수 있고, 제2 등각층(CL2)의 수직 부분들은 제거될 수 있고, 기판(W)은 하부 하드 마스크층(LM)의 개방 부분들을 통하여 이방성 식각됨으로써 기판을 패터닝할 수 있다. 하부 하드 마스크층(LM)은 그 후 제거될 수 있다(도 1k 참조).
웨이퍼(W)의 패턴에서 라인 에지 거칠기(LER)는, 하부 하드 마스크층(LM)을 통하여 식각하기 위한 등각층을 준비하는 공정 단계들 동안 비정질 실리콘층(LAS)을 비정질로 유지함으로써 감소될 수 있다.
도시되고 설명된 특별한 적용예는 특정 구현예들을 예시하며, 어떤 방식으로도 양태와 적용예의 범주를 달리 제한하도록 의도되지 않는다. 실제로, 시스템의 종래의 제조, 연결, 조제 및 다른 기능적 양태는 간결성을 위해 상세히 기술되지 않을 수 있다. 또한, 다양한 도면들에서 도시된 연결선들은 다양한 요소들 사이의 예시적인 기능 관계 및/또는 물리적 결합을 표시하려는 의도이다. 많은 대안 또는 추가적인 기능적 관계 또는 물리적 연결은 실질적인 시스템에 존재할 수 있고/있거나 일부 구현예들에서는 없을 수 있다.
본원에 기술된 구성 및/또는 접근법은 본질적으로 예시적이며, 다양한 변형이 가능하기 때문에, 이들 특정 구현예 또는 실시예가 제한적인 의미로 고려되어서는 안된다는 것을 이해해야 한다. 본원에 설명된 특정 루틴 또는 방법은 임의의 수의 처리 전략 중 하나 이상을 나타낼 수 있다. 따라서, 도시된 다양한 동작은 도시된 시퀀스에서, 상이한 시퀀스에서 수행되거나, 경우에 따라 생략될 수 있다.
본 개시의 요지는 본원에 개시된 다양한 공정, 시스템, 및 구성, 다른 특징, 기능, 행위 및/또는 성질의 모든 신규하고 비자명한 조합 및 하위조합뿐만 아니라 임의의 그리고 모든 이들의 등가물들을 포함한다.
Claims (22)
- 반도체 장치를 형성하는 방법으로서,
기판을 패터닝하는 단계를 포함하고, 상기 기판을 패터닝하는 단계는:
상기 기판 상에 결정화 방지(anti-crystallization) 도펀트를 구비한 하부 비정질 실리콘층을 제공하는 단계; 및
상기 하부 비정질 실리콘층 상에 상부 하드 마스크층을 형성하는 단계를 포함하는, 방법. - 제1항에 있어서, 상기 상부 하드 마스크층은 실리콘 및 질소를 포함하는, 방법.
- 제1항 또는 제2항에 있어서, 상기 도펀트의 농도는 25 at% 미만이고, 상기 농도는 상기 기판을 패터닝하는 동안 상기 하부 비정질 실리콘층을 비정질 상태로 유지하는 데 충분한, 방법.
- 제1항에 있어서, 상기 비정질 실리콘층은 실리콘 함유 반응물을 증착함으로써 형성되는, 방법.
- 제4항에 있어서, 상기 실리콘 함유 반응물은 실란 및 할로실란으로 구성되는 군으로부터 선택되는, 방법.
- 제4항에 있어서, 상기 실리콘 함유 반응물은 유기실란을 포함하고, 상기 결정화 방지 도펀트는 증착 후 상기 하부 비정질 실리콘층 내에 남아 있는 유기실란으로부터 생긴 탄소 및 질소 중 하나 또는 둘 모두인, 방법.
- 제4항에 있어서, 상기 실리콘 함유 반응물은 n이 적어도 2인 SinH(2n+2)을 포함하고,
상기 실리콘 함유 반응물로부터 생긴 실리콘을 500℃ 미만의 온도에서 증착하는 단계를 더 포함하고, 상기 결정화 방지 도펀트는 상기 SinH(2n+2)로부터 생긴 수소를 포함하는, 방법. - 제1항에 있어서, 상기 결정화 방지 도펀트는 산소, 수소, 질소, 탄소 및 황 중 하나 이상을 포함하는, 방법.
- 제8항에 있어서, 하부 비정질 실리콘층을 제공하는 단계는 상기 비정질 실리콘층의 증착 동안에 산소 소스로서 N2O를 사용하는 단계를 포함하는, 방법.
- 제8항에 있어서, 상기 결정화 방지 도펀트는 상기 비정질 실리콘층의 증착 동안 탄소를 포함하는 결정화 방지 도펀트를 사용함으로써 제공되는, 방법.
- 제8항에 있어서, 상기 결정화 방지 도펀트는 실리콘 함유 반응물로부터 실리콘을 증착하는 동안 질소를 포함하는 N-전구체를 함께 흘려서 상기 하부 비정질 실리콘층을 형성함으로써 제공되는, 방법.
- 제8항에 있어서, 상기 결정화 방지 도펀트는 실리콘 함유 반응물로부터 실리콘을 증착하는 동안 황을 포함하는 S-전구체를 함께 흘려서 상기 하부 비정질 실리콘층을 형성함으로써 제공되는, 방법.
- 제1항에 있어서, 상기 하부 비정질 실리콘층 위에 상부 하드 마스크층을 형성하는 단계는 550℃를 초과하는 온도까지 기판을 가열하는 단계를 포함하고, 상기 기판을 가열하는 동안 상기 결정화 방지 도펀트를 갖는 상기 하부 비정질 실리콘층은 비정질로 남아 있는, 방법.
- 제1항에 있어서,
결정화 방지 도펀트를 구비한 비정질 실리콘 시작층을 먼저 증착하는 단계; 및
그런 다음, 상기 시작층의 최상부에 실리콘계 최상부층을 증착하여 상기 하부 비정질 실리콘층을 완성하는 단계를 더 포함하는, 방법. - 제14항에 있어서, 상기 시작층을 증착하는 단계는 500℃ 미만의 증착 온도에서 n이 적어도 2인 SinH(2n+2)를 실리콘 전구체로서 사용하는 단계를 포함하는, 방법.
- 제14항에 있어서, 상기 시작층의 최상부에 실리콘계 최상부층을 증착하는 단계는 500℃ 내지 550℃의 증착 온도에서 수행되는, 방법.
- 제14항에 있어서, 상기 시작층은 10 nm 미만의 두께를 갖는, 방법.
- 제1항에 있어서, 상기 기판을 500℃를 초과하는 온도까지 가열하는 동안 상기 결정화 방지 도펀트는 상기 하부 실리콘층을 비정질로 유지하는, 방법.
- 제1항에 있어서, 상기 방법은 상기 상부 하드 마스크층의 상기 개방 부분들을 통하여 상기 하부 비정질 실리콘층을 이방성 식각하는 단계를 포함하는, 방법.
- 제19항에 있어서,
상기 상부 하드 마스크층을 제거하는 단계;
상기 기판의 표면 중 노출된 표면들 상에 제2 등각층을 증착하는 단계;
상기 제2 등각층을 이방성 식각하여 상기 제2 등각층의 수직 부분들을 남기면서 상기 제2 등각층의 수평 부분들을 제거하는 단계;
상기 하부 비정질 실리콘층을 제거하는 단계;
상기 제2 등각층의 상기 수직 부분들 사이의 개방 부분들을 통하여 상기 하부 하드 마스크를 이방성 식각하는 단계;
상기 제2 등각층의 나머지 부분들을 제거하는 단계; 및
상기 하부 하드 마스크층의 상기 개방 부분들을 통하여 상기 기판을 이방성 식각하여 상기 기판을 패터닝하는 단계를 더 포함하는, 방법. - 반도체 장치를 형성하는 방법으로서,
기판을 패터닝하는 단계를 포함하고, 상기 기판을 패터닝하는 단계는:
상기 기판 상에 하부 하드 마스크층을 형성하는 단계;
상기 하부 하드 마스크층 위에 결정화 방지(anti-crystallization) 도펀트를 포함하는 하부 비정질 실리콘층을 제공하는 단계;
상기 기판을 550℃를 초과하는 온도로 가열하는 것을 포함하는 방법에 의해 상기 하부 비정질 실리콘층 위에 상부 하드 마스크층을 형성하는 단계;
상기 상부 하드 마스크층 위에 상부 비정질 실리콘층을 제공하는 단계;
상기 상부 비정질 실리콘층 위에 포토레지스트막을 제공하는 단계;
상기 포토레지스트막을 노광 및 현상하여 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 상기 상부 비정질 실리콘층 내로 이방성 식각하는 단계;
노출된 표면들 위 및 상기 기판 위에 제1 등각층을 증착하는 단계;
상기 제1 등각층을 이방성 식각하여 상기 상부 비정질 실리콘층 내 패터닝된 특징부들의 측벽들에 상기 제1 등각층의 수직 부분들을 남기면서 상기 제1 등각층의 수평 부분들을 제거하는 단계;
상기 상부 비정질 실리콘층을 제거하는 단계;
상기 제1 등각층의 상기 수직 부분들 사이의 개방 부분들을 통하여 상기 상부 하드 마스크를 이방성 식각하는 단계;
상기 제1 등각층의 나머지 부분들을 제거하는 단계;
상기 상부 하드 마스크층의 상기 개방 부분들을 통하여 상기 하부 비정질 실리콘층을 이방성 식각하는 단계;
상기 상부 하드 마스크층을 제거하는 단계;
상기 기판의 표면 중 노출된 표면들 상에 제2 등각층을 증착하는 단계;
상기 제2 등각층을 이방성 식각하여 상기 제2 등각층의 수직 부분들을 남기면서 상기 제2 등각층의 수평 부분들을 제거하는 단계;
상기 하부 비정질 실리콘층을 제거하는 단계;
상기 제2 등각층의 상기 수직 부분들 사이의 개방 부분들을 통하여 상기 하부 하드 마스크를 이방성 식각하는 단계;
상기 제2 등각층의 나머지 부분들을 제거하는 단계; 및
상기 하부 하드 마스크층의 개방 부분들을 통하여 상기 기판을 이방성 식각하는 단계를 순차적으로 포함하는, 방법. - 제1항 또는 제21항에 따른 방법에 의해 형성된 반도체 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/476,752 | 2017-03-31 | ||
| US15/476,752 US10453685B2 (en) | 2017-03-31 | 2017-03-31 | Forming semiconductor device by providing an amorphous silicon core with a hard mask layer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180111696A true KR20180111696A (ko) | 2018-10-11 |
| KR102313344B1 KR102313344B1 (ko) | 2021-10-18 |
Family
ID=63672553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180037731A KR102313344B1 (ko) | 2017-03-31 | 2018-03-30 | 비정질 실리콘 코어에게 하드 마스크층을 제공하는 것에 의한 반도체 장치의 형성 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10453685B2 (ko) |
| KR (1) | KR102313344B1 (ko) |
| TW (1) | TWI749194B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN110993565A (zh) * | 2019-12-11 | 2020-04-10 | 成都工业学院 | 一种定向自组装制备半导体纳米器件结构的方法 |
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Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US20050106888A1 (en) * | 2003-11-14 | 2005-05-19 | Taiwan Semiconductor Manufacturing Co. | Method of in-situ damage removal - post O2 dry process |
| US7687383B2 (en) | 2005-02-04 | 2010-03-30 | Asm America, Inc. | Methods of depositing electrically active doped crystalline Si-containing films |
| US7560390B2 (en) | 2005-06-02 | 2009-07-14 | Micron Technology, Inc. | Multiple spacer steps for pitch multiplication |
| US20150101662A1 (en) * | 2010-04-23 | 2015-04-16 | Solexel, Inc. | Surface passivation of high-efficiency crystalline silicon solar cells |
| US8461053B2 (en) | 2010-12-17 | 2013-06-11 | Spansion Llc | Self-aligned NAND flash select-gate wordlines for spacer double patterning |
| CN104167348B (zh) | 2013-05-17 | 2017-02-22 | 中芯国际集成电路制造(上海)有限公司 | 形成间隔物图案掩模的方法 |
| US9034767B1 (en) | 2013-11-11 | 2015-05-19 | Globalfoundries Inc. | Facilitating mask pattern formation |
| TW201543564A (zh) | 2014-05-09 | 2015-11-16 | Powerchip Technology Corp | 半導體製程 |
| US9412612B2 (en) | 2014-08-29 | 2016-08-09 | Macronix International Co., Ltd. | Method of forming semiconductor device |
| KR20160097608A (ko) | 2015-02-09 | 2016-08-18 | 삼성전자주식회사 | 반도체 소자를 제조하는 방법 |
-
2017
- 2017-03-31 US US15/476,752 patent/US10453685B2/en active Active
-
2018
- 2018-03-16 TW TW107108964A patent/TWI749194B/zh active
- 2018-03-30 KR KR1020180037731A patent/KR102313344B1/ko active IP Right Grant
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Also Published As
| Publication number | Publication date |
|---|---|
| US10453685B2 (en) | 2019-10-22 |
| US20180286679A1 (en) | 2018-10-04 |
| KR102313344B1 (ko) | 2021-10-18 |
| TW201838032A (zh) | 2018-10-16 |
| TWI749194B (zh) | 2021-12-11 |
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