KR102571633B1 - 등각 탄소 막 증착 - Google Patents

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Abstract

기판 상에 비정질 탄소 층을 증착하기 위한 방법들이 설명된다. 화학식 (I)의 구조를 갖는 탄소 전구체에 기판이 노출된다. 기판을 에칭하는 방법들이 또한 설명되며, 방법들은, 화학식 (I)의 구조를 갖는 탄소 전구체에 기판을 노출시킴으로써, 기판 상에 비정질 탄소 하드 마스크를 형성하는 단계를 포함한다.

Description

등각 탄소 막 증착
[0001] 본 개시내용의 실시예들은 전자 디바이스 제조의 분야에 관한 것이고, 특히, IC(integrated circuit) 제조에 관한 것이다. 더 구체적으로, 본 개시내용의 실시예들은 패터닝 애플리케이션들을 위해 사용될 수 있는 등각적인(conformal) 탄소 막들을 증착하는 방법들을 제공한다.
[0002] 집적 회로들은 단일 칩 상에 수백만 개의 트랜지스터들, 커패시터들, 및 레지스터들을 포함할 수 있는 복잡한 디바이스들로 진화되었다. 칩 설계들의 진화는 지속적으로, 더 빠른 회로부 및 더 높은 회로 밀도를 요구한다. 더 높은 회로 밀도들을 갖는 더 빠른 회로들에 대한 요구들은 그러한 집적 회로들을 제작하는 데 사용되는 재료들에 대응하는 요구들을 부과한다. 특히, 집적 회로 컴포넌트들의 치수들이 감소됨에 따라, 그러한 컴포넌트들로부터 적합한 전기적 성능을 획득하기 위해, 저 저항률 전도성 재료들 뿐만 아니라 저 유전 상수 절연 재료들이 사용될 필요가 있다.
[0003] 더 높은 집적 회로 밀도들에 대한 요구들은 또한, 집적 회로 컴포넌트들의 제조에 사용되는 프로세스 시퀀스들에 요구들을 부과한다. 예컨대, 종래의 포토리소그래피 기법들을 사용하는 프로세스 시퀀스들에서, 기판 상에 배치된 재료 층들의 스택(stack) 위에 에너지 감응형 레지스트(energy sensitive resist)의 층이 형성된다. 에너지 감응형 레지스트 층이 패턴의 이미지에 노출되어, 포토레지스트 마스크가 형성된다. 그 후, 에칭 프로세스를 사용하여, 스택의 재료 층들 중 하나 이상으로 마스크 패턴이 전사된다. 에칭 프로세스에 사용되는 화학 에천트는 에너지 감응형 레지스트의 마스크보다 스택의 재료 층들에 대해 더 높은 에칭 선택성을 갖도록 선택된다. 즉, 화학 에천트는 에너지 감응형 레지스트보다 훨씬 더 빠른 레이트로 재료 스택의 하나 이상의 층들을 에칭한다. 레지스트에 비해 더 높은, 스택의 하나 이상의 재료 층들에 대한 에칭 선택성은, 패턴 전사의 완료 전에 에너지 감응형 레지스트가 소모되는 것을 방지한다.
[0004] 패턴 치수들이 감소됨에 따라, 패턴 해상도를 제어하기 위해, 에너지 감응형 레지스트의 두께가 대응하여 감소되어야만 한다. 그러한 얇은 레지스트 층들은, 화학 에천트에 의한 공격으로 인해, 패턴 전사 단계 동안, 하부 재료 층들을 마스킹하기에 불충분할 수 있다. 하드 마스크로 지칭되는 중간 층(예컨대, 실리콘 산질화물, 실리콘 탄화물, 또는 탄소 막)이 대개, 화학 에천트에 대한 더 큰 내성으로 인해, 패턴 전사를 가능하게 하기 위해, 에너지 감응형 레지스트 층과 하부 재료 층들 사이에 사용된다. CD(critical dimension)들이 감소됨에 따라, 높은 증착 레이트들 뿐만 아니라 하부 재료들(예컨대, 산화물들 및 질화물들)에 대한 원하는 에칭 선택성을 갖는 하드 마스크 재료들이 요구된다. 그러나, 다수의 패터닝 체계들은, 등각적이고 애싱가능한(ashable) 막들의 개발을 요구한다.
[0005] 전형적으로, 등각 막들을 증착하기 위해 ALD가 사용되지만, ALD는 탄소 막들의 증착을 위해 실행가능한 증착 기법이 아니다. 따라서, 등각적이고 애싱가능한 탄소 막을 증착하는 방법이 필요하다.
[0006] 집적 회로들을 제조하기 위한 장치들 및 방법들이 설명된다. 하나 이상의 실시예들에서, 기판 상에 비정질 탄소 막을 형성하는 방법이 설명된다. 일 실시예에서, 화학식 (I)의 구조를 갖는 탄소 전구체에 기판을 노출시킴으로써, 기판 상에 비정질 탄소 막이 형성되며,
여기서, R1-R10 각각은 H, 할로겐, 또는 치환된 또는 비치환된 C1-C4 알킬로부터 독립적으로 선택된다.
[0007] 하나 이상의 실시예들은 기판을 에칭하는 방법을 제공한다. 기판 상에 비정질 탄소 하드 마스크가 형성된다. 비정질 탄소 하드 마스크는 적어도 하나의 개구를 갖고, 그리고 화학식 (I)의 구조를 갖는 탄소 전구체에 기판을 노출시킴으로써 형성되며,
여기서, R1-R10 각각은 H, 할로겐, 또는 치환된 또는 비치환된 C1-C4 알킬로부터 독립적으로 선택된다. 기판은 개구를 통해 에칭된다.
[0008] 하나 이상의 실시예들은 방법에 관한 것이다. 기판 표면을 갖는 기판이 제공된다. 기판은, 기판 표면 상에 탄소 하드 마스크를 형성하기 위해, 약 100 ℃ 내지 약 650 ℃의 범위의 온도, 및 약 1 Torr 내지 약 600 Torr의 범위의 압력에서 탄소 전구체에 노출된다. 탄소 전구체는 화학식 (I)의 구조를 가지며,
여기서, R1-R10 각각은 H, 할로겐 또는 치환된 또는 비치환된 C1-C4 알킬로부터 독립적으로 선택된다. 탄소 하드 마스크 내의 개구를 통해 기판의 적어도 일부가 에칭된다. 탄소 하드 마스크는 애싱(ashing)에 의해 기판 표면으로부터 제거된다.
[0009] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다. 본원에서 설명되는 바와 같은 실시예들은, 유사한 참조부호들이 유사한 엘리먼트들을 표시하는 첨부 도면들의 도들에서 제한적인 것이 아니라 예로서 예시된다.
[0010] 도 1a는 종래 기술에 따른 기판의 단면도를 예시한다.
[0011] 도 1b는 종래 기술에 따른 기판의 단면도를 예시한다.
[0012] 도 1c는 종래 기술에 따른 기판의 단면도를 예시한다.
[0013] 도 1d는 종래 기술에 따른 기판의 단면도를 예시한다.
[0014] 도 1e는 종래 기술에 따른 기판의 단면도를 예시한다.
[0015] 도 2는 종래 기술에 따른 기판의 단면도를 예시한다.
[0016] 도 3은 하나 이상의 실시예에 따른 기판의 단면도를 예시한다.
[0017] 도 4a는 하나 이상의 실시예에 따른 기판의 단면도를 예시한다.
[0018] 도 4b는 하나 이상의 실시예에 따른 기판의 단면도를 예시한다.
[0019] 도 4c는 하나 이상의 실시예에 따른 기판의 단면도를 예시한다.
[0020] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용이 다음의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 개시내용은 다른 실시예들로 이루어질 수 있고, 다양한 방식들로 실시 또는 수행될 수 있다.
[0021] 본원에서 사용되는 바와 같은 "기판"은 제작 프로세스 동안 막 프로세싱이 수행되는 임의의 기판 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 재료들, 이를테면 실리콘, 실리콘 산화물, 스트레인드 실리콘(strained silicon), SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비화물, 유리, 사파이어, 및 임의의 다른 재료들, 이를테면 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(이에 제한되지는 않음). 기판들은 기판 표면을 폴리싱, 에칭, 환원, 산화, 수산화, 어닐링, 및/또는 베이킹하기 위해 전처리 프로세스에 노출될 수 있다. 기판의 표면 자체에 대한 직접적인 막 프로세싱에 부가하여, 본 개시내용에서, 개시되는 막 프로세싱 단계들 중 임의의 단계는 또한, 아래에서 더 상세히 개시되는 바와 같이, 기판 상에 형성된 하층 상에 수행될 수 있고, "기판 표면"이라는 용어는, 문맥상 표시되는 바와 같이, 그러한 하층을 포함하는 것으로 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0022] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "전구체", "반응물", "반응성 가스" 등이라는 용어들은 기판 표면과 반응할 수 있는 임의의 가스 종을 지칭하기 위해 상호 교환가능하게 사용된다.
[0023] 본원에서 사용되는 바와 같이, "비정질 수소화 탄소"(또한 "비정질 탄소"로 지칭되고, a-C:H로 표시됨)라는 문구는, 예컨대 대략 약 10 원자% 내지 45 원자%의 상당한 수소 함유량을 함유할 수 있는, 장거리 결정 규칙도(long-range crystalline order)를 갖지 않는 탄소 재료를 지칭한다. 비정질 탄소는, 그의 화학적 불활성, 광학적 투명성, 및 양호한 기계적 특성들로 인해, 반도체 애플리케이션들에서 하드 마스크 재료로서 사용된다. PECVD(plasma enhanced chemical vapor deposition)는, 비용 효율성 및 막 특성 다양성으로 인해, 비정질 탄소 막들을 증착하기 위해 널리 사용된다. PECVD 프로세스에서, 캐리어 가스에 동반(entrain)된 액체-상 탄화수소의 증기들 또는 가스-상 탄화수소와 같은 탄화수소 소스가 PECVD 챔버 내에 도입된다. 플라즈마-개시 가스, 전형적으로는 헬륨이 또한 챔버 내에 도입된다. 이어서, 여기된 CH-라디칼들을 생성하기 위해, 챔버에서 플라즈마가 개시된다. 여기된 CH-라디칼들이 챔버에 포지셔닝된 기판의 표면에 화학적으로 결합되어, 기판의 표면 상에 원하는 비정질 탄소 막이 형성된다.
[0024] 비정질 탄소 하드 마스크 층을 사용하는 디바이스 제조자들은 다음의 2개의 중요한 요건들이 만족될 것을 요구한다: (1) 하부 재료들의 건식 에칭 동안의 하드 마스크의 매우 높은 선택성, 및 (2) 리소그래피 정합 정확도를 위한 가시 스펙트럼에서의 높은 광학적 투명성. 본원에서 사용되는 바와 같이, "건식 에칭"이라는 용어는 일반적으로, 재료가 화학 용액 내의 침지에 의해 용해되지 않는 에칭 프로세스들을 지칭하고, 그리고 반응성 이온 에칭, 스퍼터 에칭, 및 증기 상 에칭과 같은 방법들을 포함한다. 추가로, 지형 피처(topographic feature)들을 갖는 기판 상에 하드 마스크 층이 증착되는 애플리케이션들의 경우, 비정질 탄소 하드 마스크에 대한 부가적인 요건은 하드 마스크 층이 지형 피처들의 모든 표면들을 등각적으로 덮는 것이다. 본원에서 사용되는 바와 같이, "지형 피처"라는 용어는 트렌치(trench), 비아(via), 피크(peak) 등 중 하나 이상을 지칭한다. "등각"이라는 용어는 막/코팅이 지형 피처의 윤곽들에 따르는(adapt) 것을 의미한다. 막/층의 등각성은 전형적으로, 피처의 측벽들 상에 증착된 층의 평균 두께 대 기판의 필드(field) 또는 상부 표면 상의 동일한 증착된 층의 평균 두께의 비에 의해 정량화된다.
[0025] 비정질 탄소 막들을 증착하기 위한 PECVD의 널리 퍼진 사용에도 불구하고, PECVD는 대개, 비-등각적이고, 다수의 입자들이 기판 표면을 오염시키게 하고, 기판들이 과도하게 가열될 것을 요구하는 비정질 탄소 막들을 생성한다.
[0026] 하나 이상의 실시예들의 방법은 유리하게, 열 CVD(chemical vapor deposition) 프로세스를 사용하여 비정질 탄소 막을 증착한다. 방법은 유리하게, 양호한 에칭 선택성을 갖고, 높은 광학적 투명성을 갖고, 하나 이상의 피처를 갖는 기판들 상에 등각적으로 증착될 수 있고, 비교적 낮은 온도들에서 생성될 수 있는 비정질 탄소 막의 증착을 제공한다.
[0027] 하드 마스크들은 반도체 프로세싱에서 에칭 스톱(etch stop) 층으로서 사용된다. 애싱가능 하드 마스크들은, 애싱가능 하드 마스크들이 이들의 목적을 달성한 후에, 이들이 애싱으로 지칭되는 기법에 의해 제거될 수 있게 하는 화학적 조성을 갖는다. 애싱가능 하드 마스크는 일반적으로, 미량의 하나 이상의 도펀트들(예컨대, 질소, 불소, 붕소, 실리콘)과 함께 탄소 및 수소로 구성된다. 전형적인 애플리케이션에서, 에칭 후에, 하드 마스크는 그의 목적을 달성하였고, 하부 층으로부터 제거된다. 이는 일반적으로, "플라즈마 애싱" 또는 "건식 박리(dry stripping)"로 또한 지칭되는 애싱에 의해, 적어도 부분적으로 달성된다. 애싱될 하드 마스크들을 갖는 기판들, 일반적으로는 부분적으로 제작된 반도체 웨이퍼들이 진공 하의 챔버 내에 배치되고, 산소가 도입되고, 라디오 주파수 전력을 받게 되어, 산소 라디칼들(플라즈마)이 생성된다. 라디칼들은 하드 마스크와 반응하여, 하드 마스크를 물, 탄소 일산화물, 및 탄소 이산화물로 산화시킨다. 일부 경우들에서, 하드 마스크의 완전한 제거는, 예컨대, 애싱가능 하드 마스크가 애싱만으로 제거될 수 없는 임의의 잔류물을 남길 때, 애싱에 후속하여 부가적인 습식 또는 건식 에칭 프로세스들을 수행함으로써 달성될 수 있다.
[0028] 하드 마스크 층들은 대개, 포토레지스트가 하부 층을 마스킹하기에 충분히 두껍지 않을 수 있는 좁고 그리고/또는 깊은 콘택 에칭 애플리케이션들에서 사용된다. 이는 특히, 임계 치수가 감소될 때 적용가능하다.
[0029] 도 1a 내지 도 1e는 종래 기술에 따른, 하드 마스크로서 비정질 탄소 층을 포함하는 집적 회로 제작 시퀀스의 상이한 스테이지들에서의 기판(100)의 개략적인 단면도들을 예시한다. 기판 구조(150)는 기판(100) 상에 형성된 다른 재료 층들과 함께 기판(100)을 표시한다. 도 1a(종래 기술)는 기판 구조(150) 상에 통상적으로 형성된 재료 층(102)을 갖는 기판 구조(150)의 단면도를 예시한다. 재료 층(102)은 로우-k 재료 및/또는 산화물, 예컨대 SiO2일 수 있다. 도 1b(종래 기술)는 도 1a의 기판 구조(150) 상에 증착된 비정질 탄소 층(104)을 도시한다. 비정질 탄소 층(104)은 통상적인 수단에 의해, 이를테면 PECVD를 통해 기판 구조(150) 상에 형성된다. 비정질 탄소 층(104)의 두께는 프로세싱의 특정 스테이지에 따라 변화될 수 있다. 전형적으로, 비정질 탄소 층(104)은 약 500 Å 내지 약 10,000 Å의 범위의 두께를 갖는다. 제작 시퀀스에서 사용되는 에너지 감응형 레지스트 재료(108)의 에칭 케미스트리(chemistry)에 따라, 에너지 감응형 레지스트 재료(108)의 형성 전에, 비정질 탄소 층(104) 상에 선택적인 캡핑 층(미도시)이 형성될 수 있다. 선택적인 캡핑 층은, 비정질 탄소 층(104)에 패턴이 전사될 때, 비정질 탄소 층(104)을 위한 마스크로서 기능하고, 에너지 감응형 레지스트 재료(108)로부터 비정질 탄소 층(104)을 보호한다. 도 1b에 도시된 바와 같이, 비정질 탄소 층(104) 상에 에너지 감응형 레지스트 재료(108)가 형성된다. 에너지 감응형 레지스트 재료(108)의 층은 약 2000 Å 내지 약 6000 Å의 범위 내의 두께까지 기판 상에 스핀-코팅될 수 있다. 대부분의 에너지 감응형 레지스트 재료들은 약 450 nm 미만의 파장, 그리고 일부 애플리케이션들의 경우에는 245 nm 또는 193 nm의 파장들을 갖는 UV(ultraviolet) 복사에 감응한다. 마스크(110)와 같은 패터닝 디바이스를 통해 UV 복사(130)에 에너지 감응형 레지스트 재료(108)를 노출시키고, 후속하여, 적절한 현상제에서 에너지 감응형 레지스트 재료(108)를 현상시킴으로써, 에너지 감응형 레지스트 재료(108)의 층 내에 패턴이 도입된다. 에너지 감응형 레지스트 재료(108)가 현상된 후에, 도 1c(종래 기술)에 도시된 바와 같이, 애퍼처(aperture)들/개구들(140)로 구성된 원하는 패턴이 에너지 감응형 레지스트 재료(108)에 있게 된다. 그 후, 도 1d(종래 기술)를 참조하면, 에너지 감응형 레지스트 재료(108)를 마스크로서 사용하여, 에너지 감응형 레지스트 재료(108)에 정의된 패턴이 비정질 탄소 층(104)을 통해 전사된다. 에너지 감응형 레지스트 재료(108) 및 재료 층(102)에 비해 비정질 탄소 층(104)을 선택적으로 에칭하여 애퍼처들(140)을 재료 층(102)의 표면까지 연장시키는 적절한 화학 에천트가 사용된다. 적절한 화학 에천트들은 오존, 산소, 또는 암모니아 플라즈마들을 포함한다. 도 1e(종래 기술)를 참조하면, 이어서, 비정질 탄소 층(104)을 하드 마스크로서 사용하여, 패턴이 재료 층(102)을 통해 전사된다. 이 프로세스 단계에서, 비정질 탄소 층(104)에 비해 재료 층(102)을 선택적으로 제거하는 에천트, 이를테면 건식 에칭, 즉 비-반응성 플라즈마 에칭이 사용된다. 재료 층(102)이 패터닝된 후에, 비정질 탄소 층(104)은 기판(100)으로부터 선택적으로 박리될 수 있다.
[0030] 위에서 언급된 바와 같이, 일부 애플리케이션들에서, 하부 지형 피처, 예컨대 트렌치, 비아, 또는 피크를 갖는 기판 상에 하드 마스크 층이 증착될 수 있다. 이들 애플리케이션들에서, 하부 지형에 고도로 등각적인 비정질 탄소 층이 또한 바람직하다. 도 2(종래 기술)는 기판(200) 상에 형성된 비-등각 비정질 탄소 층(206) 및 피처(204)를 갖는 기판(200)의 개략적인 단면도를 예시한다. 비-등각 비정질 탄소 층(206)이 피처(204)의 측벽들(208)을 완전히 덮지 않기 때문에, 후속 에칭 프로세스들은 측벽들(208)의 원하지 않는 부식을 초래할 수 있다. 비-등각 비정질 탄소 층(206)에 의해 측벽들(208)이 완전히 덮이지 않는 것은 또한, 비-등각 비정질 탄소 층(206) 아래의 재료의 포토레지스트 포이즈닝(poisoning)을 초래할 수 있으며, 이는 전자 디바이스들을 손상시키는 것으로 알려져 있다. 층의 등각성은 전형적으로, 피처의 측벽들 상에 증착된 층의 평균 두께 대 기판의 필드 또는 상부 표면 상의 동일한 증착된 층의 평균 두께의 비에 의해 정량화된다.
[0031] 하나 이상의 실시예들에서, 기판 상에 비정질 탄소 막을 형성하는 방법이 설명된다. 일 실시예에서, 화학식 (I)의 구조를 갖는 탄소 전구체에 기판을 노출시킴으로써, 기판 상에 비정질 탄소 막이 형성되며,
[0032]
[0033] 여기서, R1-R10 각각은 H, 할로겐, 또는 치환된 또는 비치환된 C1-C4 알킬로부터 독립적으로 선택된다.
[0034] 하나 이상의 실시예의 방법의 이점은, 도 3에 예시된 바와 같이, 다른 비정질 탄소 증착 프로세스들에 비해 등각성이 향상된다는 것이다. 도 3은 기판(302) 상에 형성된 적어도 하나의 피처(304)를 갖는 기판(302)의 단면도(300)를 예시한다. 하나 이상의 실시예에서, 기판은 적어도 하나의 지형 피처, 예컨대 피크, 트렌치, 또는 비아를 포함한다. 도 3에 예시된 바와 같이, 기판(302)은 트렌치일 수 있는 적어도 하나의 피처(304)를 포함한다. 적어도 하나의 피처(304)에 등각적이고, 적어도 하나의 피처(304)를 충전(fill)하는 비정질 탄소 층(306)이 기판(302) 상에 형성된다. 비정질 탄소 층(306)은 하나 이상의 실시예의 방법을 사용하여 증착된 탄소 막의 외관(appearance)을 예시한다.
[0035] 정성적으로, 비정질 탄소 층(306)은 고도로 등각적이고, 적어도 하나의 피처(304)의 최하부 표면(310) 및 측벽들(308)을 완전히 덮는다. 도 3을 참조하면, 정량적으로, 비정질 탄소 층(306)은 약 95% 초과의 등각성을 가질 수 있으며, 여기서, 등각성은 측벽들(308) 상에 증착된 비정질 탄소 층(306)의 평균 두께(S) 대 기판(302)의 상부 표면(312) 상의 비정질 탄소 층(306)의 평균 두께(T)의 비로서 정의된다. 하나 이상의 실시예에서, 비정질 탄소 층(306)은, 약 96% 초과, 약 97% 초과, 약 98% 초과, 및 약 99% 초과를 포함하여, 약 95% 초과의 등각성을 가질 수 있다. 도 2(종래 기술)를 다시 참조하면, 일반적인 화학식 (I)로 이루어지지 않은 전구체들로 증착된 막의 일반적인 외관을 예시하는 비-등각 비정질 탄소 층(206)은 전형적으로, 약 75% 미만의 등각성을 갖는다.
[0036] 하나 이상의 실시예에서, 비정질 탄소 막은 애싱가능하다. 하나 이상의 실시예에서, 비정질 탄소 막은 등각적인 것 또는 애싱가능한 것 중 하나 이상이다. 하나 이상의 실시예에서, 비정질 탄소 막은 등각적일 뿐만 아니라 애싱가능하다.
[0037] 하나 이상의 실시예들의 방법의 다른 이점은, 원하는 밀도 및 투명성을 갖는 비정질 탄소 층을 생성하기 위해, 더 낮은 온도 프로세스가 사용될 수 있다는 것이다. 통상적으로, 증착 동안의 더 높은 기판 온도는 더 높은 밀도의 막의 형성을 촉진하기 위해 사용되는 프로세스 파라미터이다. 화학식 (I)의 구조를 갖는 탄소 전구체들이 사용될 때, 증착 동안, 기판 온도가 예컨대 약 300 ℃까지 감소될 수 있고, 여전히, 원하는 밀도(즉, 약 1.2 g/cc 내지 약 1.8 g/cc)의 막이 생성될 수 있으며,
[0038]
[0039] 여기서, R1-R10 각각은 H, 할로겐, 또는 치환된 또는 비치환된 C1-C4 알킬로부터 독립적으로 선택된다. 따라서, 하나 이상의 실시예의 방법은 약 0.09만큼 낮은 흡수 계수를 갖는 비교적 높은 밀도의 막을 생성할 수 있다. 추가로, 더 낮은 프로세싱 온도들은 일반적으로 모든 기판들에 대해 바람직한데, 이는 이것이 프로세스의 서멀 버짓(thermal budget)을 낮춰서, 도펀트 이동으로부터 그 기판들 상에 형성된 디바이스들을 보호하기 때문이다.
[0040] 실시예에서, 기판(302)은 반도체 재료, 예컨대, 실리콘(Si), 탄소(C), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 비화물(GaAs), 인듐 인화물(InP), 인듐 갈륨 비화물(InGaAs), 알루미늄 인듐 비화물(InAlAs), 다른 반도체 재료, 또는 이들의 임의의 조합을 포함한다. 실시예에서, 기판(302)은, 벌크 하부 기판, 중간 절연 층, 및 최상부 단결정 층을 포함하는 SOI(semiconductor-on-isolator) 기판이다. 최상부 단결정 층은 위에서 열거된 임의의 재료, 예컨대 실리콘을 포함할 수 있다. 다양한 실시예들에서, 기판(302)은, 예컨대, 유기 화합물, 세라믹, 유리, 또는 반도체 기판일 수 있다. 기판(302)을 형성할 수 있는 재료들의 몇몇 예들이 본원에서 설명되지만, 수동 및 능동 전자 디바이스들(예컨대, 트랜지스터들, 메모리들, 커패시터들, 인덕터들, 레지스터들, 스위치들, 집적 회로들, 증폭기들, 광전자 디바이스들, 또는 임의의 다른 전자 디바이스들)이 형성될 수 있는 기반으로서 역할을 할 수 있는 임의의 재료가 본 개시내용의 사상 및 범위 내에 속한다.
[0041] 일 실시예에서, 기판(302)은 집적 회로들을 위한 하나 이상의 금속화 상호연결 층들을 포함한다. 적어도 일부 실시예들에서, 기판(302)은 금속화 층들을 연결하도록 구성된 상호연결부들, 예컨대 비아들을 포함한다. 적어도 일부 실시예들에서, 기판(302)은, 전기 절연 층, 예컨대, 층간 유전체, 트렌치 절연 층, 또는 전자 디바이스 제조의 당업자에게 알려져 있는 임의의 다른 절연 층에 의해 분리된 전자 디바이스들, 예컨대, 트랜지스터들, 메모리들, 커패시터들, 레지스터들, 광전자 디바이스들, 스위치들, 및 임의의 다른 능동 및 수동 전자 디바이스들을 포함한다. 일 실시예에서, 기판(302)은 격자 전위(lattice dislocation)들 및 결함들을 제한하기 위해 기판(302) 위에 하나 이상의 층들을 포함한다.
[0042] 비정질 탄소 층(306)은 열 CVD(chemical vapor deposition)에 의해 기판 상에 형성된다. 비정질 탄소 층(306)의 두께는 변화될 수 있다. 하나 이상의 실시예에서, 비정질 탄소 층(306)은, 약 10 nm 내지 약 30 nm의 범위를 포함하여, 약 5 nm 내지 약 50 nm의 범위의 두께를 가질 수 있다. 하나 이상의 실시예에서, 비정질 탄소 층(306)은, 약 5 nm, 약 10 nm, 약 15 nm, 약 20 nm, 약 25 nm, 약 30 nm, 약 35 nm, 약 40 nm, 약 45 nm, 및 약 50 nm를 포함하여, 약 5 nm 내지 약 50 nm의 범위의 두께를 가질 수 있다.
[0043] 비정질 탄소 층(306)을 형성하기 위해, 기판(302)은 화학식 (I)의 구조를 갖는 탄소 전구체에 노출되며,
여기서, R1-R10 각각은 H, 할로겐, 또는 치환된 또는 비치환된 C1-C4 알킬로부터 독립적으로 선택된다.
[0044] 본원에서 사용되는 바와 같이, "할로겐"은 주기율표의 원소, 더 구체적으로는, 불소(F), 염소(Cl), 브롬(Br), 요오드(I), 및 아스타틴(At)의 그룹 중 하나 이상을 지칭한다.
[0045] 본원에서 사용되는 바와 같이, "알킬" 또는 "알크(alk)"는 노말 사슬(normal chain)에 1개 내지 20개의 탄소들을 함유하는, 직쇄 탄화수소들과 분지쇄 탄화수소들 둘 모두, 이를테면, 메틸, 에틸, 프로필, 이소프로필, 부틸, t-부틸, 이소부틸, 펜틸, 헥실, 이소헥실, 헵틸, 4,4-디메틸펜틸, 옥틸, 2,2,4-트리메틸-펜틸, 노닐, 데실, 운데실, 도데실, 이들의 다양한 분지쇄 이성질체들 등을 포함한다. 그러한 그룹들은 최대 1개 내지 4개의 치환기들을 선택적으로 포함할 수 있다. 하나 이상의 실시예들에서, R1-R10 각각은 H, 할로겐, 또는 치환된 또는 비치환된 C1-C4 알킬로부터 독립적으로 선택된다.
[0046] 하나 이상의 실시예들에서, 화학식 (I)의 화합물은, 캄퍼, L-펜촌, 3-클로로-2-노르보르나논, 노르보르나논, 1,3,7,7-테트라메틸-2-노르보르나논, 노르캄퍼, (1R)-(-)-펜촌, (+)-펜촌, 또는 (-)-펜촌 중 하나 이상을 포함한다.
[0047] 일 실시예에서, 탄소 전구체는 의 화학 구조를 갖는 캄퍼를 포함한다. 일 실시예에서, 탄소 전구체는 의 화학 구조를 갖는 L-펜촌을 포함한다. 일 실시예에서, 탄소 전구체는 의 화학 구조를 갖는 3-클로로-2-노르보르나논을 포함한다.
[0048] 하나 이상의 실시예에서, 탄소 전구체가 프로세싱 챔버에 도입되고, 열적으로 크랙킹(crack)될 수 있다. 본원에서 사용되는 바와 같이, "열적 크랙킹"이라는 문구는 열의 영향 하의 분자들의 분열을 설명한다. 하나 이상의 실시예에서, 기판은 약 100 ℃ 내지 약 650 ℃의 온도 범위로 유지된다. 하나 이상의 실시예에서, 기판은 600 ℃ 미만의 온도로 유지된다. 하나 이상의 실시예에서, 기판은 약 300 ℃ 내지 약 600 ℃의 범위의 온도로 유지된다. 하나 이상의 실시예에서, 기판은 약 300 ℃ 미만의 온도로 유지된다.
[0049] 하나 이상의 실시예에서, 비정질 탄소 막의 형성은 약 1 Torr 내지 약 600 Torr의 범위의 압력에서 이루어진다.
[0050] 하나 이상의 실시예에서, 비정질 탄소 막은 열 분해 프로세스를 사용하여 형성된다. 하나 이상의 실시예에서, 비정질 탄소 막은 열 CVD(chemical vapor deposition)를 사용하여 형성된다. 하나 이상의 실시예에서, 비정질 탄소 막은 플라즈마를 사용하지 않고 플라즈마 없이 증착된다.
[0051] 하나 이상의 실시예에서, 화학식 (I)의 구조를 갖는 탄소 전구체가 앰풀에서 가열되고, 캐리어 가스와 함께 기판으로 유동되며,
여기서, R1-R10 각각은 H, 할로겐, 또는 치환된 또는 비치환된 C1-C4 알킬로부터 독립적으로 선택된다. 본원에서 사용되는 바와 같이, "캐리어 가스"라는 용어는 전구체 분자를 하나의 위치로부터 다른 위치로 이동시킬 수 있는 유체(가스 또는 액체)를 지칭한다. 예컨대, 캐리어 가스는 앰풀 내의 고체 전구체로부터 분무기(aerosolizer)로 분자들을 이동시키는 액체일 수 있다. 일부 실시예들에서, 캐리어 가스는 불활성 가스이다. 하나 이상의 실시예에서, 캐리어 가스는 수소(H2), 아르곤(Ar), 헬륨(He), 크세논(Xe), 또는 질소(N2) 중 하나 이상이다.
[0052] 하나 이상의 실시예에서, 비정질 탄소 막은 하드 마스크 층이다.
[0053] 하나 이상의 실시예에서, 기판은 패터닝될 층을 갖는다.
[0054] 하나 이상의 실시예에서, 기판은 접착 층 또는 유전체 층 중 하나 이상을 포함한다.
[0055] 하나 이상의 실시예들은 기판을 에칭하는 방법을 제공한다. 본원에서 사용되는 바와 같이, "에칭"이라는 용어는, 반도체 제조 동안, 기판, 예컨대 웨이퍼의 표면으로부터 층들을 화학적으로 제거하기 위한 프로세스를 지칭한다. 에칭은 반도체 제조 동안의 매우 중요한 프로세스이고, 모든 각각의 기판은 이들이 완성되기 전에 다수의 에칭 단계들을 거친다. 하나 이상의 실시예에서, 기판은 에칭에 저항하는 마스킹 재료에 의해 에천트로부터 보호된다. 하나 이상의 실시예들에서, 하드 마스크 재료는 포토리소그래피를 사용하여 패터닝된 포토레지스트이다.
[0056] 하나 이상의 실시예들은 기판을 에칭하는 방법을 제공한다. 도 4a를 참조하면, 하나 이상의 실시예에서, 기판(400) 상에 비정질 탄소 하드 마스크(404)가 형성된다. 하나 이상의 실시예에서, 비정질 탄소 하드 마스크는 적어도 하나의 개구(440)를 갖고, 그리고 화학식 (I)의 구조를 갖는 탄소 전구체에 기판을 노출시킴으로써 형성되며,
여기서, R1-R10 각각은 H, 할로겐, 또는 치환된 또는 비치환된 C1-C4 알킬로부터 독립적으로 선택된다. 하나 이상의 실시예에서, 기판(400)은 적어도 하나의 개구(440)를 통해 에칭된다.
[0057] 하나 이상의 실시예에서, 비정질 탄소 하드 마스크는 약 600 ℃ 미만의 온도, 및 약 1 Torr 내지 약 600 Torr의 범위의 압력에서 형성된다. 하나 이상의 실시예들에서, 비정질 탄소 하드 마스크(404)는 포토리소그래피 또는 당업자에게 알려져 있는 다른 방법들을 사용하여 패터닝되었다.
[0058] 하나 이상의 실시예들에서, 포토레지스트는 에칭 전에 기판 상에 형성된다. 하나 이상의 실시예들에서, 포토레지스트(402)는 기판(400)과 비정질 탄소 하드 마스크(404) 사이에 형성된다. 도 4b를 참조하면, 하나 이상의 실시예에서, 비정질 탄소 하드 마스크(404) 상에 포토레지스트(406)가 형성된다.
[0059] 도 4c를 참조하면, 기판(400)이 에칭된 후에, 하나 이상의 실시예들에서, 비정질 탄소 하드 마스크(404)가 제거된다. 하나 이상의 실시예에서, 비정질 탄소 하드 마스크(404)는 애싱에 의해 제거된다.
[0060] 하나 이상의 실시예들은 방법에 관한 것이다. 하나 이상의 실시예에서, 기판 표면을 갖는 기판이 제공된다. 하나 이상의 실시예에서, 기판은, 기판 표면 상에 탄소 하드 마스크를 형성하기 위해, 약 100 ℃ 내지 약 650 ℃의 범위의 온도, 및 약 1 Torr 내지 약 600 Torr의 범위의 압력에서 탄소 전구체에 노출된다. 탄소 전구체는 화학식 (I)의 구조를 가지며,
여기서, R1-R10 각각은 H, 할로겐 또는 치환된 또는 비치환된 C1-C4 알킬로부터 독립적으로 선택된다. 하나 이상의 실시예에서, 탄소 하드 마스크 내의 개구를 통해 기판의 적어도 일부가 에칭된다. 하나 이상의 실시예에서, 탄소 하드 마스크는 애싱에 의해 기판 표면으로부터 제거된다.
[0061] 전술한 명세서에서, 본 개시내용의 실시예들이 본 개시내용의 특정 예시적인 실시예들을 참조하여 설명되었다. 다음의 청구항들에 제시된 바와 같은 본 개시내용의 실시예들의 더 넓은 사상 및 범위로부터 벗어나지 않으면서, 다양한 수정들이 본 개시내용에 대해 이루어질 수 있다는 것이 자명할 것이다. 따라서, 명세서 및 도면들은 제한적인 의미가 아니라 예시적인 의미로 간주되어야 한다.

Claims (20)

  1. 플라즈마 없이 100 ℃ 내지 600 ℃ 미만의 범위의 온도에서 하기 화학식 (I)의 구조를 갖는 탄소 전구체에 기판을 노출시킴으로써, 상기 기판 상에 비정질 탄소 막을 형성하는 단계를 포함하며,

    상기 R1-R10 각각은 H, 할로겐, 또는 치환된 또는 비치환된 C1-C4 알킬로부터 독립적으로 선택되는,
    방법.
  2. 제1 항에 있어서,
    상기 탄소 전구체는 캄퍼(camphor), L-펜촌(fenchone), 3-클로로-2-노르보르나논(norbornanone), 노르보르나논, 1,3,7,7-테트라메틸-2-노르보르나논, 노르캄퍼(norcamphor), (1R)-(-)-펜촌, (+)-펜촌, 또는 (-)-펜촌 중 하나 이상을 포함하는,
    방법.
  3. 제1 항에 있어서,
    상기 온도는 300 ℃ 내지 600 ℃ 미만의 범위에 있는,
    방법.
  4. 제1 항에 있어서,
    상기 탄소 전구체는 앰풀에서 가열되고, 캐리어 가스와 함께 상기 기판으로 유동되는,
    방법.
  5. 제4 항에 있어서,
    상기 캐리어 가스는 수소(H2), 아르곤(Ar), 헬륨(He), 크세논(Xe), 또는 질소(N2) 중 하나 이상을 포함하는,
    방법.
  6. 제1 항에 있어서,
    상기 비정질 탄소 막은 열 분해 프로세스에 의해 형성되는,
    방법.
  7. 제1 항에 있어서,
    상기 비정질 탄소 막은 등각적(conformal)인 것 또는 애싱가능한(ashable) 것 중 하나 이상인,
    방법.
  8. 제1 항에 있어서,
    상기 비정질 탄소 막은 하드 마스크 층인,
    방법.
  9. 제8 항에 있어서,
    상기 기판은 패터닝될 층을 포함하는,
    방법.
  10. 제1 항에 있어서,
    상기 기판은 접착 층 또는 유전체 층 중 하나 이상을 포함하는,
    방법.
  11. 제1 항에 있어서,
    상기 기판은 피크(peak), 트렌치(trench), 또는 비아(via)로부터 선택되는 적어도 하나의 피처(feature)를 포함하는,
    방법.
  12. 제11 항에 있어서,
    상기 비정질 탄소 막은 등각적인,
    방법.
  13. 제1 항에 있어서,
    상기 비정질 탄소 막은 10 원자% 내지 45 원자% 범위의 수소 함량을 갖는,
    방법.
  14. 기판을 에칭하는 방법으로서,
    상기 기판 상에 비정질 탄소 하드 마스크를 형성하는 단계 ― 상기 비정질 탄소 하드 마스크는 플라즈마 없이 100 ℃ 내지 600 ℃ 미만의 범위의 온도에서 증착되고, 상기 비정질 탄소 하드 마스크는 적어도 하나의 개구를 갖고, 하기 화학식 (I)의 구조를 갖는 탄소 전구체에 상기 기판을 노출시킴으로써 형성되고,

    상기 R1-R10 각각은 H, 할로겐 또는 치환된 또는 비치환된 C1-C4 알킬로부터 독립적으로 선택됨 ―; 및
    상기 적어도 하나의 개구를 통해 상기 기판을 에칭하는 단계
    를 포함하는,
    기판을 에칭하는 방법.
  15. 제14 항에 있어서,
    상기 탄소 전구체는 캄퍼, L-펜촌, 3-클로로-2-노르보르나논, 노르보르나논, 1,3,7,7-테트라메틸-2-노르보르나논, 노르캄퍼, (1R)-(-)-펜촌, (+)-펜촌, 또는 (-)-펜촌 중 하나 이상을 포함하는,
    기판을 에칭하는 방법.
  16. 제14 항에 있어서,
    상기 에칭하는 단계 전에 포토레지스트를 형성하는 단계를 더 포함하며,
    상기 포토레지스트는 상기 기판과 상기 비정질 탄소 하드 마스크 사이에 또는 상기 비정질 탄소 하드 마스크 상에 형성되는,
    기판을 에칭하는 방법.
  17. 제14 항에 있어서,
    상기 기판을 에칭한 후에 상기 비정질 탄소 하드 마스크를 제거하는 단계를 더 포함하는,
    기판을 에칭하는 방법.
  18. 제17 항에 있어서,
    상기 비정질 탄소 하드 마스크가 애싱에 의해 제거되는,
    기판을 에칭하는 방법.
  19. 제14 항에 있어서,
    상기 비정질 탄소 하드 마스크는 1 Torr 내지 600 Torr의 범위의 압력에서 형성되는,
    기판을 에칭하는 방법.
  20. 기판 표면을 갖는 기판을 제공하는 단계;
    상기 기판 표면 상에 탄소 하드 마스크를 형성하기 위해, 100 ℃ 내지 600 ℃ 미만의 범위의 온도, 및 1 Torr 내지 600 Torr의 범위의 압력에서 탄소 전구체에 상기 기판을 노출시키는 단계 ― 상기 탄소 하드 마스크는 플라즈마 없이 증착되고, 상기 탄소 전구체는 하기 화학식 (I)의 구조를 가지며,

    상기 R1-R10 각각은 H, 할로겐 또는 치환된 또는 비치환된 C1-C4 알킬로부터 독립적으로 선택됨 ―;
    상기 탄소 하드 마스크 내의 개구를 통해 상기 기판의 적어도 일부를 에칭하는 단계; 및
    애싱에 의해 상기 기판 표면으로부터 상기 탄소 하드 마스크를 제거하는 단계
    를 포함하는,
    방법.
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