KR20180109961A - 산화물 반도체층을 포함하는 박막 트랜지스터 - Google Patents

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Abstract

기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스·드레인 전극, 및 적어도 1층의 보호막을 갖는 박막 트랜지스터로서, 상기 산화물 반도체층을 구성하는 금속 원소가 In, Ga, Zn, 및 Sn을 포함하고, 상기 산화물 반도체층에 있어서의 전체 금속 원소의 합계(In+Ga+Zn+Sn)에 대한 각 금속 원소의 비율이, In: 20∼45원자%, Ga: 5∼20원자%, Zn: 30∼60원자%, 및 Sn: 9∼25원자%인 박막 트랜지스터.

Description

산화물 반도체층을 포함하는 박막 트랜지스터
본 발명은, 산화물 반도체층을 포함하는 박막 트랜지스터에 관한 것이다. 본 발명에 따른 박막 트랜지스터는, 예를 들어 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 적합하게 이용된다.
아몰퍼스 산화물 반도체는, 범용의 아몰퍼스 실리콘에 비해 높은 캐리어 이동도를 갖는다. 또한 아몰퍼스 산화물 반도체는, 광학 밴드 갭이 크고, 저온에서 성막할 수 있다. 그 때문에, 대형·고해상도·고속 구동이 요구되는 차세대 디스플레이나, 내열성이 낮은 수지 기판 등에의 적용이 기대되고 있다.
여러 가지 산화물 반도체 중에서도, 예를 들어 특허문헌 1∼3에 개시되어 있는 바와 같이, 인듐, 갈륨, 아연, 및 산소로 이루어지는 In-Ga-Zn-O(IGZO) 아몰퍼스 산화물 반도체가 널리 알려져 있다.
그렇지만, 상기 IGZO 아몰퍼스 산화물 반도체를 이용하여 박막 트랜지스터(TFT: Thin Film Transistor)를 제작했을 때의 전계 효과 이동도는 10cm2/Vs 이하이다. 이에 대해, 보다 높은 이동도를 가지는 재료가 요구되고 있다.
특허문헌 4에서는 In, Ga, Zn, Sn을 포함하는 산화물 반도체(IGZO+Sn)의 박막 트랜지스터가 개시되어 있지만, 이동도에 관해서는 채널 길이가 1000μm 정도인 대형 소자에 관한 것이 기재되어 있을 뿐으로, 그 때의 이동도가 20cm2/Vs를 초과한다는 기재가 있지만, 채널 길이가 10∼20μm 정도인 소자에서는 20cm2/Vs에는 달하지 않았다. 또한, 스트레스 내성이나 TFT 사이즈에 대한 드레인 전류에 관한 기술은 없다.
특허문헌 5나 특허문헌 6에서는 IGZO+Sn의 박막 트랜지스터가 개시되어 있지만, 이동도가 20cm2/Vs에는 달하지 않았다. 또한, 특허문헌 7에서는 이동도 20cm2/Vs를 초과하는 박막 트랜지스터에 관한 기술이 있지만, IGZO+Sn에 있어서의 구체적인 기술은 되어 있지 않다. 또한, 채널 사이즈에 대한 온(on) 전류 의존성이나 고이동도와 광스트레스 내성의 양립에 관한 기술도 되어 있지 않다.
일본 특허공개 2010-219538호 공보 일본 특허공개 2011-174134호 공보 일본 특허공개 2013-249537호 공보 일본 특허공개 2010-118407호 공보 일본 특허공개 2011-108873호 공보 일본 특허공개 2012-114367호 공보 일본 특허공개 2014-229666호 공보
본 발명은 상기 사정에 비추어 이루어진 것으로, 20cm2/Vs 이상의 높은 이동도를 갖는 박막 트랜지스터를 제공하는 것을 목적으로 한다. 또한, 고이동도의 박막 트랜지스터인 것에 더하여, 박막 트랜지스터의 채널 사이즈(채널 폭 W/채널 길이 L)에 대해서, 드레인 전류의 값이 비례 관계에 있어, 광스트레스 내성을 갖는 산화물 반도체층을 포함하는 박막 트랜지스터를 제공하는 것을 목적으로 한다.
본 발명자들은, 예의 연구를 거듭한 결과, 박막 트랜지스터에 있어서의 산화물 반도체층에 있어서 특정한 조성을 채용하는 것에 의해, 상기 과제를 해결할 수 있음을 발견하여, 본 발명을 완성하기에 이르렀다.
즉, 본 발명은 이하와 같다.
[1] 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스·드레인 전극, 및 적어도 1층의 보호막을 갖는 박막 트랜지스터로서, 상기 산화물 반도체층을 구성하는 금속 원소가 In, Ga, Zn, 및 Sn을 포함하고, 상기 산화물 반도체층에 있어서의 전체 금속 원소의 합계(In+Ga+Zn+Sn)에 대한 각 금속 원소의 비율이,
In: 20∼45원자%,
Ga: 5∼20원자%,
Zn: 30∼60원자%, 및
Sn: 9∼25원자%
인 박막 트랜지스터.
[2] 상기 산화물 반도체층에 있어서, 전체 금속 원소에서 차지하는 Sn에 대한 Zn의 비율(Zn/Sn)이 2.4배보다 크고, 또한 Ga에 대한 In의 비율(In/Ga)이 2.0배보다 큰, 상기 [1]에 기재된 박막 트랜지스터.
[3] 상기 보호막을 형성한 직후의 산화물 반도체층의 시트 저항 Rsh와, 그 후 포스트어닐링 처리를 행한 후의 산화물 반도체층의 시트 저항 Rsh'의 비(Rsh'/Rsh)가 1.0 초과인, 상기 [1] 또는 [2]에 기재된 박막 트랜지스터.
[4] 상기 보호막을 형성하기 전의 시트 저항이 1.0×105Ω/□ 이하인, 상기 [1]∼[3] 중 어느 하나에 기재된 박막 트랜지스터.
[5] 상기 보호막을 형성한 직후의 산화물 반도체층의 캐리어 밀도 D와, 포스트어닐링 처리를 행한 후의 산화물 반도체층의 캐리어 밀도 D'의 비(D'/D)가 1.5 이하(바람직하게는 1.0 이하)인, 상기 [1]∼[4] 중 어느 하나에 기재된 박막 트랜지스터.
[6] 상기 산화물 반도체층은 적어도 일부의 금속 원자에 산소가 결합하고 있는 반도체 박막인, 상기 [1]∼[5] 중 어느 하나에 기재된 박막 트랜지스터.
[7] 포스트어닐링 후에 있어서, 보호막인 실리콘 산화막의 OH기가 산화물 반도체의 표면에 확산하여 증가하는, 상기 [1]∼[6] 중 어느 하나에 기재된 박막 트랜지스터.
[8] 상기 산화물 반도체층이 아몰퍼스 구조, 또는 적어도 일부가 결정화된 아몰퍼스 구조인, 상기 [1]∼[7] 중 어느 하나에 기재된 박막 트랜지스터.
[9] 상기 산화물 반도체층의 바로 위에 추가로 에칭 스토퍼층을 갖는 에칭 스톱형인, 상기 [1]∼[8] 중 어느 하나에 기재된 박막 트랜지스터.
[10] 상기 산화물 반도체층의 바로 위에 에칭 스토퍼층을 갖지 않는 백 채널 에칭형인, 상기 [1]∼[8] 중 어느 하나에 기재된 박막 트랜지스터.
본 발명에 의하면, 20cm2/Vs 이상의 높은 이동도를 갖고, 그의 드레인 전류가 TFT의 채널 사이즈(채널 폭 W/채널 길이 L)에 정비례의 관계로 제어되며, 광스트레스 내성을 갖는 박막 트랜지스터를 제공할 수 있다.
도 1(A)는, 본 발명에 따른 박막 트랜지스터의 개략 상면도이고, 도 1(B)는, 본 발명에 따른 박막 트랜지스터의 개략 단면도이다.
도 2(A) 및 도 2(B)는, 드레인 전류(Vg=30V)의 박막 트랜지스터의 채널 사이즈(채널 폭 W/채널 길이 L)에 대한 의존성을 나타내는 그래프이고, 도 2(A)는 Rsh'/Rsh≤1.0의 경우, 도 2(B)는 Rsh'/Rsh=10.71의 경우이다.
도 3은, 박막 트랜지스터 제조 도중의 각 공정에 있어서의 산화물 반도체의 시트 저항의 추이와 산화물 반도체의 조성의 관계성을 나타내는 그래프이다.
도 4는, 실시예에 있어서의 박막 트랜지스터의 깊이 방향의 OH 프로파일이다.
도 5는, 실시예에 있어서의 박막 트랜지스터의 깊이 방향의 O 프로파일이다.
본 발명에 따른 박막 트랜지스터는, 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스·드레인 전극, 및 적어도 1층의 보호막을 갖고, 산화물 반도체층을 구성하는 금속 원소가 In, Ga, Zn, 및 Sn을 포함하는 In-Ga-Zn-Sn산화물이다.
산화물 반도체층에 있어서의 전체 금속 원소의 합계(In+Ga+Zn+Sn)에 대한 각 금속 원소의 비율(원자수비)을 적절히 제어함으로써, 예를 들어, 고이동도를 갖는 박막 트랜지스터의 경우, 산화물 반도체 박막의 막 두께 300nm로 하여 캐리어 밀도를 측정했을 경우, 포스트어닐링 전에 1×1017cm3/Vs 이상이고, 300℃ 포스트어닐링 후의 캐리어 밀도는 증가하지 않게 되는 경우가 있다. 이와 같은 경우에, 고이동도를 확보하면서, 드레인 전류의 트랜지스터 사이즈 의존성이 확보된다.
또한, 포스트어닐링에 의해, 산화물 반도체 박막의 OH기가 증가하는 경우가, 고이동도를 확보하면서, 광스트레스 내성의 향상이 얻어진다. 산화물 반도체 박막의 OH기의 증가에 의해, 효과적으로 채널층의 산소 관련 결함이나 불안정한 수소 관련 결함이 억제되어, 안정된 메탈-산소의 결합을 형성할 수 있다. 특히 후술하는 SIMS 분석의 결과로부터 나타나는 바와 같이, 백 채널측에서 이와 같은 효과가 촉진되기 때문에, 박막의 캐리어 농도의 상승을 억제하면서, 고이동도와 광스트레스와 같은 스트레스 내성의 양립을 만족시킬 수 있다.
산화물 반도체층에 있어서, 전체 금속 원소의 합계(In+Ga+Zn+Sn)에 대한 각 금속 원소의 비율은 하기와 같다.
In: 20∼45원자%,
Ga: 5∼20원자%,
Zn: 30∼60원자%, 및
Sn: 9∼25원자%
그 중에서도, In는 25원자% 이상이 바람직하고, 35원자% 이하가 바람직하다. Ga는 10원자% 이상이 바람직하고, 15원자% 이하가 바람직하다. Ga량이 5원자% 이하가 되면 스트레스 내성이 열화되기 때문에, Ga는 5원자% 이상으로 한다. Zn은 40원자% 이상이 바람직하고, 50원자% 이하가 바람직하다. Sn은 11원자% 이상이 바람직하고, 18원자% 이하가 바람직하다.
또한, 전체 금속 원소에서 차지하는 Sn에 대한 Zn의 비율이 2.4배보다 크고, 또한 Ga에 대한 In의 비율이 2.0배보다 큰 것이 바람직하다.
(In/Ga)가 2.0 초과란, 박막 트랜지스터가 고이동도를 얻기 위해서는 Ga량에 대해서 일정한 In량이 필요함을 나타내고 있다. 또한, (Zn/Sn)이 2.4 초과란, 드레인 전류의 채널 사이즈(채널 폭 W/채널 길이 L) 의존성을 확보하는 데에, Sn량에 대해서 일정한 Zn량이 필요함을 나타내고 있다. Sn에 대한 Zn 비율이 낮은 경우, 결정성의 Sn 산화물을 용이하게 형성하는 등, 도전성이 높은 상태를 형성하기 쉽고, 전술한 바와 같은 전류 경로의 변경 혹은 실효적인 채널 사이즈의 변동을 촉진해 버린다. 그 때문에, (Zn/Sn)>2.4로 한다.
(Zn/Sn)의 값은 3.0 이상이 보다 바람직하고, 또한 5.0 이하가 바람직하다.
(In/Ga)의 값은 2.0 이상이 보다 바람직하고, 또한 5.0 이하가 바람직하다.
또한, 산화물 반도체층은 아몰퍼스 구조, 또는 적어도 일부가 결정화된 아몰퍼스 구조인 것이 바람직하다. 즉, 산화물 반도체층을 형성하는 산화물이, 아몰퍼스, 또는 적어도 일부가 결정화된 아몰퍼스인 것이 바람직하다. 산화물의 상기 구조는, 산화물 반도체층 형성 시에, 가스압 1∼5mTorr의 범위로 제어함과 함께, 보호막을 형성한 후, 200℃ 이상의 온도에서 열처리하는 것에 의해 얻을 수 있다.
또한, 보호막을 형성하기 전, 즉, 산화물 반도체층을 스퍼터링 제막하고, 추가로 열처리를 가한 후의 산화물 반도체층의 시트 저항은 1.0×105Ω/□ 이하가 바람직하고, 5.0×104Ω/□ 이하가 보다 바람직하다. 이와 같은 시트 저항을 갖는 산화물 반도체 박막이 박막 트랜지스터의 이동도를 높이기에는 바람직하다.
한편, 일반적인 IGZO 산화물 반도체층의 시트 저항은 1.0×105Ω/□ 초과의 값을 나타내는 경우가 많다. 이와 같은 시트 저항을 갖는 산화물 반도체층을 갖는 박막 트랜지스터의 경우는 특히 현저하지만, 그 제조 공정에 있어서, 보호막을 형성한 후의 산화물 반도체막의 시트 저항은 증가하는 경향이 있다. 이것은, 산화물 반도체는 일반적으로 밴드 갭을 갖고 있지만, 보호막을 형성하는 것에 의해, 밴드 벤딩이 생기기 때문이다.
산화물 반도체층을 형성하고, 추가로 보호막을 형성한 직후의 산화물 반도체층의 시트 저항 Rsh는, 보호막 형성 후에 포스트어닐링 처리를 행한 후의 산화물 반도체층의 시트 저항 Rsh'보다 낮은 것이 바람직하다. 즉, (Rsh'/Rsh)의 값이 1.0 초과인 것이 바람직하고, 3.0 이상이 보다 바람직하다. 또한, 보호막 형성 후의 포스트어닐링에 있어서, 온도가 상이한 2 조건하에서 열처리했을 때의, 산화물 반도체층의 시트 저항을 비교하면, 그 변동은 큰 편이 바람직하다. 예를 들어, 포스트어닐링 온도 290℃와 포스트어닐링 온도 250℃에 있어서의 각각의 산화물 반도체층의 시트 저항의 비교에 있어서, (290℃의 포스트어닐링 후의 산화물 반도체층의 시트 저항)/(250℃의 포스트어닐링 후의 산화물 반도체층의 시트 저항)은 0.6 미만 또는 1.6 초과가 바람직하다.
포스트어닐링 처리에 의해 산화물 반도체층의 시트 저항이 높아진다는(Rsh'/Rsh>1.0) 것은, 2 수준의 온도의 포스트어닐링 온도에서의 저항값차가 큰 경우에 상당한다. Rsh'/Rsh≤1.0, 즉, 0.6≤(290℃의 포스트어닐링 후의 산화물 반도체층의 시트 저항)/(250℃의 포스트어닐링 후의 산화물 반도체층의 시트 저항)≤1.6의 경우, 채널 전반은 아니고, 채널의 일부분에서 전류 패스가 될 수 있는 저항값이 낮은 영역이 형성됨을 나타내고 있고, 이와 같은 영역이 존재하는 것은, 트랜지스터의 전류 경로가 변화된 것, 혹은 트랜지스터의 실효적인 채널 사이즈가 변화된 것을 나타낸다. 이와 같은 영역이 형성되는 경우는, 도 2(A)와 같이, 드레인 전류 Id(이 경우는 Vg=30V의 드레인 전류)가 트랜지스터의 W/L에 대해서 선형성이 확보되지 않게, 즉, 드레인 전류가 TFT의 채널 사이즈(채널 폭 W/채널 길이 L)에 정비례의 관계로 제어되지 않게 된다. 이것은, 예를 들어 포스트어닐링에 의해, 보호층을 구성하는 수소를 많이 함유하는 SiNx층 등으로부터 수소가 많이 주입되어, 도너로서 작용하는 것에 의해 캐리어를 증가시키는 등의 전기적인 영향을 미치는 것을 의미한다. 상기를 만족시키는 경우(예를 들어, 도 2(B)와 같은 경우)는 전기적인 영향을 미치지 않기(미치기 어렵기) 때문에, 드레인 전류 Id가 트랜지스터의 W/L에 대해서 선형성이 확보되게 된다.
한편, 예를 들어 후술하는 실시예에 있어서의 No. 5의 박막 트랜지스터와 같이 Rsh'/Rsh=10.71의 경우의 드레인 전류 Id(Vg=30V)와 박막 트랜지스터의 채널 사이즈(채널 폭 W/채널 길이 L)에 대한 의존성의 선형성은 확보되게 된다.
이상으로부터, 산화물 반도체층을 구성하는 금속 원소의 조성이, 전술한 범위 내이고, 또한, 산화물 반도체층의 시트 저항이 전술한 관계를 만족시켰을 경우에, 드레인 전류와 채널 사이즈(채널 폭 W/채널 길이 L)가 선형성을 확보함과 함께, TFT의 포화 이동도가 20cm2/Vs 이상을 충족시켜, 바람직하다. 또한, 본 발명에 따른 박막 트랜지스터는, 후술하는 광스트레스 내성 평가에 있어서, 1V 전후의 매우 낮은 값을 나타낸다.
한편, 전술한 바와 같이, 산화물 반도체 박막의 OH기의 증가에 의해, 효과적으로 채널층의 산소 관련 결함이나 불안정한 수소 관련 결함이 억제되어, 안정된 메탈-산소의 결합을 형성할 수 있어, 포스트어닐링에 의해, 산화물 반도체 박막의 OH기가 증가하는 경우가, 고이동도를 확보하면서, 광스트레스 내성의 향상이 얻어진다. 따라서, 포스트어닐링 전의 산소 관련 결함 등의 유무에 의존하여, 상기 보호막을 형성한 직후의 산화물 반도체층의 캐리어 밀도 D와, 포스트어닐링 처리를 행한 후의 산화물 반도체층의 캐리어 밀도 D'의 비(D'/D)가 1.5 이하인 것이 바람직하고, 1.0 이하인 것이 보다 바람직하다. 일례로서, 산화물 반도체 박막의 캐리어 농도는 포스트어닐링 후에서 1×1019/cm3 미만인 것이 바람직하고, 고이동도를 발현하는 데에는 5×1016/cm3 이상인 것이 바람직하다.
본 발명의 박막 트랜지스터는, 산화물 반도체층의 바로 위에, 에칭 스토퍼층을 갖는 에칭 스톱형과, 에칭 스토퍼층을 갖지 않는 백 채널 에칭형의 어느 형태여도 되지만, 에칭 스토퍼층을 갖는 에칭 스톱형이 산화물 반도체층의 백 채널의 대미지가 적기 때문에 반도체막의 시트 저항의 제어성의 점에서 보다 바람직하다.
또한, 본 발명에 있어서의 보호막은, 적어도 1층으로 구성되고, 바람직하게는 2층 이상이다. 2층 이상으로 구성하는 것에 의해, 산화물 반도체층의 시트 저항의 제어성이 좋아지므로 바람직하다. 이것은, 예를 들어 보호막이 실리콘 질화막(SiNx)만으로 이루어지는 단층의 경우, SiNx막에는 수소 함유량이 매우 많아, 용이하게 반도체층으로 확산되어 도너로서 작용하기 때문에, 시트 저항을 크게 낮추는 방향으로 변동시키기 때문이다. 보호막으로서는, 실리콘 산화막(SiOx막), SiNx막, Al2O3나 Y2O3 등의 산화물, 이들의 적층막 등을 들 수 있지만, 보호막이 2층 이상인 경우에는, 1층째와, 2층째 이후는 상이한 성분의 막인 것이 바람직하다. 이들은 CVD(Chemical Vapor Deposition)법 등의 종래 공지된 방법으로 형성할 수 있다. 그 중에서도, SiNx막을 포함하는 것이, 산화물 반도체층의 시트 저항을 일정 범위 내에서 제어하기 쉬워지므로 바람직하다.
보호막은 두께가 100∼500μm인 것이 바람직하고, 250∼300μm가 보다 바람직하다. 보호막이 2층 이상의 적층막인 경우에는, 합계 막 두께가 상기 범위인 것이 바람직하다. CVD법에 의해 보호막을 형성하는 경우, 성막 시간을 조정하는 것에 의해, 막 두께를 바꿀 수 있다. 보호막의 두께는 광학 측정 혹은 단차 측정, SEM 관찰에 의해 측정할 수 있다.
그 외, 본 발명에 있어서의 기판, 게이트 전극, 게이트 절연막, 소스·드레인 전극은 통상 사용되는 것을 사용할 수 있다. 예를 들어, 기판으로서는 투명 기판이나, Si 기판, 스테인리스 등의 얇은 금속판, PET 필름 등의 수지 기판 등을 들 수 있다. 기판의 두께는 0.3mm∼1.0mm가 가공성의 점에서 바람직하다. 게이트 전극 및 소스·드레인 전극으로서는 Al 합금이나, Al 합금 상에 Mo나 Cu, Ti 등의 박막이나 합금막이 형성된 것 등을 이용할 수 있다. 두께도 특별히 한정되지 않지만, 게이트 전극은 두께가 100∼500μm인 것이 전기 저항의 점에서 바람직하고, 소스·드레인 전극은 두께가 100∼400μm인 것이 전기 저항의 점에서 바람직하다. 이들 전극의 제조 방법도 종래 공지의 방법을 채용할 수 있다.
게이트 절연막은 단층이어도 2층 이상이어도 되고, 종래 일반적으로 이용되는 것을 이용할 수 있다. 예를 들어 SiOx막, SiNx막, Al2O3나 Y2O3 등의 산화물, 이들의 적층막 등을 들 수 있지만, 2층 이상의 경우에는, 1층째와, 2층째 이후는 상이한 성분의 막인 것이 바람직하다. 게이트 절연막은 통상 이용되는 방법에 의해 형성할 수 있지만, 예를 들어 CVD법 등을 들 수 있다. 게이트 절연막은 두께가 50∼300μm인 것이 박막 트랜지스터의 정전 용량의 점에서 바람직하다. 게이트 절연막이 2층 이상의 적층막인 경우에는, 합계 막 두께가 상기 범위인 것이 바람직하다.
<박막 트랜지스터의 제조 방법>
본 발명에 따른 박막 트랜지스터는, 에칭 스톱형이나 백 채널 에칭형에 한하지 않고, 종래와 마찬가지의 방법 및 조건으로 제조할 수 있다. TFT의 제조 방법의 일례를 이하에 기재하지만, 이들로 한정되지 않는다. 기판 상에 스퍼터링법 등에 의해 게이트 전극을 형성하고, 패터닝을 행한 후, CVD법 등에 의해 게이트 절연막을 성막한다. 패터닝은 통상의 방법으로 행할 수 있다. 또한, 게이트 절연막의 성막에 있어서 가열된다. 이어서, 스퍼터링법 등에 의해 산화물 반도체층을 성막하고, 패터닝을 행한다. 그 후, 프리어닐링 처리를 행하고, 필요에 따라서 에칭 스토퍼층의 성막과 패터닝을 행한다.
계속하여 스퍼터링법 등에 의해 소스·드레인 전극을 형성하고 패터닝을 행한 후, 보호막을 성막한다. 해당 보호막의 성막에 있어서도 가열이 이루어진다. 백 채널 에칭형의 경우에는, 회복 어닐링을 행한 후, 재차 보호막의 성막을 행한다. 그 후 컨택트홀의 에칭을 행하고, 포스트어닐링 처리(열처리)를 함으로써 TFT를 얻을 수 있다.
실시예
(실시예 1)
[박막 트랜지스터의 제조]
도 1을 참조하여 박막 트랜지스터의 제조 방법을 이하에 나타낸다. 유리제의 기판(1)(이글사제 상품명 Eagle2000, 직경 4인치, 두께 0.7mm) 상에, 게이트 전극(2)으로서 Mo막을 250nm 성막하고, 그 위에 게이트 절연막(3)으로서 플라즈마 CVD법에 의해, 두께 250nm의 산화 실리콘(SiOx) 막을 이하의 조건에서 성막했다.
캐리어 가스: SiH4와 N2O의 혼합 가스
성막 파워 밀도: 0.96W/cm2
성막 온도: 320℃
성막 시의 가스압: 133Pa
이어서 표 1 또는 표 2에 기재된 In-Ga-Zn-Sn-O막인 산화물 반도체층(4)을 하기 조건에서 40nm의 막 두께로 성막했다. 비교로서 In-Ga-Zn-O막, In-Ga-Sn-O막, In-Zn-Sn-O막도 40nm의 막 두께로 성막했다. 한편, 표 3에 산화물 반도체층에 있어서의 각 금속 원소의 비율을 나타낸다.
(산화물 반도체층 형성)
성막법: DC 스퍼터링법
장치: 주식회사 알박제 CS200
성막 온도: 실온
가스압: 1mTorr
캐리어 가스: Ar
산소 분압: 100×O2/(Ar+O2)=4체적%
성막 파워 밀도: 2.55W/cm2
한편, 산화물 반도체층(4)의 금속 원소의 각 함유량의 분석은, 유리 기판 상에 막 두께 40nm의 각 산화물 반도체층을 상기와 마찬가지로 하여 스퍼터링법으로 형성한 시료를 별도 준비하여 행했다. 해당 분석은, 주식회사 리가쿠제 CIROS MarkII를 이용하여 ICP(Inductively Coupled Plasma) 발광 분광법에 의해 행했다.
상기와 같이 하여 산화물 반도체층(4)을 성막한 후, 포토리소그래피 및 웨트 에칭에 의해 패터닝을 행했다. 웨트 에천트로서, 간토화학 주식회사제 「ITO-07N」을 사용했다. 본 실시예에서는, 실험을 행한 모든 산화물 반도체층에 대하여, 웨트 에칭에 의한 잔사는 없고, 적절히 에칭되었음을 확인했다. 산화물 반도체층을 패터닝한 후, 막질을 향상시키기 위해서 프리어닐링을 행했다. 프리어닐링은, 대기 분위기에서 350℃에서 1시간 행했다.
산화물 반도체 박막 트랜지스터를 보호하기 위한 에칭 스톱층(9)으로서 실리콘 산화막(막 두께 100nm)을 산화물 반도체층(4) 상에 성막했다. 다음으로, 소스·드레인 전극(5)(모의)을 형성하기 위해서, 막 두께 200nm의 순Mo막을 포트리소 프로세스로 성막과 패터닝을 행했다. 이와 같이 하여 소스·드레인 전극(5)을 형성했다.
(소스·드레인 전극 형성)
상기 순Mo막의 성막 조건을 하기에 나타낸다.
투입 파워: DC300W(성막 파워 밀도: 3.8W/cm2)
캐리어 가스: Ar
가스압: 2mTorr
기판 온도: 실온
추가로 보호막(6)으로서, 막 두께 100nm의 SiOx막과 막 두께 150nm의 SiNx막을 적층시킨 합계 막 두께가 250nm인 적층막을 플라즈마 CVD법으로 형성했다. 상기 SiOx막의 형성에는 SiH4, N2 및 N2O의 혼합 가스를 이용하고, 상기 SiNx막의 형성에는 SiH4, N2, NH3의 혼합 가스를 이용했다. 어느 경우도 성막 조건은 하기와 같다.
(보호막 형성)
성막 파워 밀도: 0.32W/cm2
성막 온도: 150℃
성막 시의 가스압: 133Pa
다음으로 포토리소그래피, 및 드라이 에칭에 의해, 보호막(6)에 트랜지스터 특성 평가용 프로빙을 위한 컨택트홀을 형성했다. 그 후, 포스트어닐링으로서, 질소 분위기에서 250℃, 30분 및 290℃, 30분의 열처리를 행함으로써, No. 1∼No. 20의 박막 트랜지스터를 각각 얻었다.
(TLM 평가)
산화물 반도체층에 대하여 TLM(Transfer Length Method) 측정을 행하여, 시트 저항 Rsh를 구했다. TLM 측정에 있어서는 TFT에 있어서의 Si 기판의 이면 처리로서, 기판 표면의 패턴 형성측을 레지스터로 덮은 후, 버퍼드 불산을 이용하여, 실온에서 약 4분간의 침지, 수세 10분을 행하고, 발수를 확인한 후에, 건조 처리를 행했다. 산화물 반도체층에 있어서의 전극간 거리를 바꾸어 복수의 전극간에 있어서의 전류-전압 특성을 측정하여, 각 전극간의 전기 저항값을 구했다. 여기에서는, 합계 5점의 전극간의 전기 저항값을 구했다.
이렇게 하여 얻어진 각 전극간의 전기 저항값을 세로축으로 하고, 전극간 거리(L,μm)를 가로축으로 하여 플로팅하여 얻어진 그래프의 y절편의 값은, 컨택트 저항 Rct의 2배의 값(2×Rct)에, x절편의 값은, 실효적인 컨택트 길이(LT: transfer length, 트랜스퍼 길이)에, 각각 상당한다. 이상으로부터, 컨택트 저항률 ρc는 아래 식으로 표시된다. 한편, Z는 전극 폭이다.
ρc=Rct×LT×Z
또한, 시트 저항 Rsh(Ω/□)는, 각 전극간의 전기 저항값(Ω)에 전극 폭 Z를 곱하고, 또한 전극간 거리 L로 나눈 값이다.
결과를 표 1의 「TLM 측정」에 나타낸다. 표 1 중, 「PV 전 Rsh(Ω/□)」는 보호막 형성 전의 시트 저항을, 「PA250℃ 후 Rsh/PV 후」는 250℃에서의 포스트어닐링 후의 시트 저항을 보호막 형성 후의 시트 저항으로 나눈 비를, 「PA290℃ 후 Rsh/PV 후」는 290℃에서의 포스트어닐링 후의 시트 저항을 보호막 형성 후의 시트 저항으로 나눈 비를, 「PA290℃ 후 Rsh/PA250℃」는 290℃에서의 포스트어닐링 후의 시트 저항을 250℃에서의 포스트어닐링 후의 시트 저항으로 나눈 비를, 각각 나타낸다. 「PV 전 Rsh(Ω/□)」는 1.0×105Ω/□ 이하가 바람직하다. 또한, 「PA250℃ 후 Rsh/PV 후」, 「PA290℃ 후 Rsh/PV 후」의 값이 각각 1.0 초과인 것이 바람직하다. 「PA290℃ 후 Rsh/PA250℃」는 0.6 미만 또는 1.6 초과가 바람직하다.
(프리어닐링 후의 캐리어 밀도)
각각의 조성을 갖는 산화물 반도체를 산소 분압 4%, 200W, 1mTorr에서 제작한 후에, 프리어닐링 열처리를 350℃에서 1시간, 대기하에서 행했다. 그 후, 마스크 스퍼터링에 의해 산화물 반도체 상에 전극을 형성하여, 홀 효과 소자를 제작 후, 홀 효과 측정으로부터 캐리어 이동도를 산출했다.
한편, 상기 캐리어 이동도를 산출하기 위한 캐리어 밀도의 측정은, 예를 들어 하기의 방법으로 측정할 수 있다.
<캐리어 밀도의 측정>
Hall 측정 장치(도요테크니카사제 「Resitest 8310」)를 이용하여 van der Pauw법에 의해 측정한다. Hall 측정에 사용한 시료는, 유리 기판 상에 소자로서 5mm각 사이즈의 정방형상의 산화물 반도체 박막(막 두께 200nm)을 스퍼터링법으로 형성한 후, 스퍼터링법을 이용하여 Mo 전극을 산화물 반도체 박막의 정방형 패턴의 4모서리에 형성한다. 4개의 전극에 각각 전극선을 도전성 페이스트를 이용하여 설치하고, 비저항 및 홀 계수의 측정 결과로부터 캐리어 밀도를 산출했다. 측정은, 인가 자계를 0.5T, 측정 온도를 실온으로 하여 행했다.
고이동도를 발현하기 위해서는 캐리어 밀도는 5×1016/cm3 이상인 것이 바람직하다.
Figure pct00001
(정특성(전계 효과 이동도(이동도), Vth, S값)의 평가)
표 2에 나타내는 조성을 갖는 산화물 반도체층을 갖는 TFT를 이용하여 드레인 전류(Id)-게이트 전압(Vg) 특성을 측정했다. Id-Vg 특성은, 게이트 전압, 소스-드레인 전극의 전압을 이하와 같이 설정하여, 프로버 및 반도체 파라미터 애널라이저(Keithley 4200SCS)를 이용하여 측정을 행했다.
게이트 전압: -30∼30V(스텝 0.25V)
소스 전압: 0V
드레인 전압: 10V
측정 온도: 실온
측정한 Id-Vg 특성으로부터, 전계 효과 이동도(이동도), 역치 전압의 시프트량(Vth), S값을 산출했다. 한편, Vth는 드레인 전류가 10-9A 흐를 때의 Vg의 값으로 했다. 또한, 「Id vs W/L」에 대해서는 Vg=30V의 Id의 값과 TFT의 채널 폭(W) 및 채널 길이(L)로 이루어지는 W/L의 값으로 플로팅했다.
(스트레스 내성의 평가)
다음으로, 각각의 조성을 갖는 산화물 반도체층을 갖는 TFT를 이용하여 이하와 같이 하여 스트레스 내성(ΔVth＠NBTIS)의 평가를 행했다. 스트레스 내성은, 게이트 전극에 부(負)바이어스를 걸면서 광을 조사하는 스트레스 인가 시험을 행하여 평가했다. 스트레스 인가 조건은 이하와 같다.
게이트 전압: -20V
소스/드레인 전압: 10V
기판 온도: 60℃
광스트레스 조건
스트레스 인가 시간: 2시간
광 강도: 25000NIT
광원: 백색 LED
여기에서 ΔVth란 (Vth＠스트레스 인가 2시간 후)-(Vth＠스트레스 인가 제로 시간)이다.
이상, 결과를 표 2에 나타낸다. 한편, 전술한 표 3을 이하에 나타낸다.
Figure pct00002
Figure pct00003
표 2로부터 분명한 바와 같이, 본 발명의 요건을 만족하는 박막 트랜지스터에 있어서는, 특히 보호층을 290℃에서 포스트어닐링하는 것에 의해, 캐리어 이동도는 20cm2/Vs를 초과하여 커지고, Vth도 1V 정도로 낮은 값을 나타내며, Id vs W/L도 선형성을 나타냄을 알 수 있다. 또한, 스트레스 내성(ΔVth＠NBTIS)도 1V 정도로 낮아, 당해 스트레스 내성이 우수함을 알 수 있다.
또한, No. 1∼No. 6의 박막 트랜지스터에 있어서의 산화물 반도체층의, 각 제조 공정마다의 시트 저항 Rsh의 추이를 도 3에 나타낸다. 도 3 중, 「w/o PV」는 보호막을 형성하기 전, 「w/PV」는 보호막을 형성한 후, 「PA250」은 보호막을 형성하고, 추가로 열처리 250℃를 실시한 후, 「PA290」은 상기 「PA250」 후, 추가로 열처리 290℃를 실시한 후를 각각 의미한다.
(실시예 2: 홀 효과 측정용 소자의 제조)
산화물 반도체층의 두께를 40nm에서 300nm로 변경한 것 이외에는, 실시예 1과 마찬가지로 하여 박막 트랜지스터를 제조했다. 결과를 표 4에 나타낸다.
Figure pct00004
본 실시예에서는, 산화물 반도체의 밴드 벤딩 등에 의한 고저항화의 영향을 회피하기 위해서 산화물 반도체 박막을 300nm로 하여 홀 측정을 행했지만, No. 1 및 No. 2에 대해서는, 포스트어닐링 전후 모두, 홀 측정이 곤란했다. No. 3 이후에서는 측정이 가능했다. 여기에서는 포스트어닐링을 300℃에서 행했지만, 포스트어닐링 전후에서 No. 4, No. 6, No. 9는 포스트어닐링 후에 캐리어 농도가 크게 증가하고 있어(D'/D≥5), 보호막 SiNx에 다량으로 포함되는 수소가 SiNx층으로부터 산화물 반도체층으로 확산되는 것에 의해 캐리어로서 작용하여, 캐리어 농도가 증가했음을 알 수 있다.
한편, No. 3, No. 14에 대해서는, 포스트어닐링에 의해 캐리어 농도가 증가하는 것의 증분은 경미했다(D'/D=1.5 정도). 표 1에서 (Id) vs (W/L)의 유무를 나타내고 있지만, 이와 같이 포스트어닐링에 의한 캐리어 농도가 증가하는 경우는, (Id) vs (W/L)의 의존성이 나타나지 않게 되는 경향이 있다. 포스트어닐링에 의해 캐리어 농도가 증가하는 경우는, 실효적인 채널 사이즈의 변동이 커질 것이 생각되고, 패터닝에 의해 나타나는 채널 사이즈로부터의 어긋남이 생기기 때문에, (Id) vs (W/L)이 비례하지 않게 된다.
(실시예 3)
No. 5의 샘플에 있어서의 OH와 O의 깊이 방향의 분포를 도 4 및 도 5에 나타냈다. 여기에서, 포스트어닐링 없이, 포스트어닐링 250℃의 ESL(SiOx)과 산화물 반도체 계면 영역의 OH기와, 포스트어닐링 300℃의 ESL(SiOx)과 산화물 반도체 계면 영역의 OH기에서는, SIMS의 2차 이온 강도에 분명한 차이가 나타났다. 포스트어닐링 300℃ 후에는, 계면 근방의 실리콘 산화막 중의 OH기의 피크가 감소하는 한편으로, 계면 근방의 산화물 반도체막 중의 OH기가 증가하고 있다. 표 1의 LNBTS에 대한 ΔVth를 조합하면, 이와 같이 계면 근방의 OH기가 실리콘 산화막으로부터 산화물 반도체로 확산되어, 산화물 반도체의 백 채널에 OH기가 흡착하는 것에 의해, 광스트레스에 대한 ΔVth의 저감에 기여했다고 할 수 있다. No. 2의 샘플에 대해서도 마찬가지의 효과를 확인할 수 있었다. 그 한편, No. 3 및 No. 18에 있어서는 OH기의 확산(OH의 흡착=계면 결함의 보수 효과)이 나타나고 있지 않고, 결과적으로, 광스트레스에 의한 ΔVth의 시프트의 저감도 나타나지 않음을 알 수 있었다.
한편, OH와 O로 비교하면, O 원자는 증가하고 있지 않다. 따라서, O 원자는, OH기로서 증가하고 있다고 할 수 있고, 이것에 의해, 전술한 바와 같이, 광스트레스에 대한 ΔVth의 저감에 기여했다고 할 수 있다.
본 발명을 상세하게 또한 특정한 실시태양을 참조하여 설명했지만, 본 발명의 정신과 범위를 일탈하지 않고 다양한 변경이나 수정을 가할 수 있음은 당업자에게 있어 분명하다. 본 출원은 2016년 2월 26일 출원된 일본 특허출원(특원 2016-35806) 및 2016년 9월 16일 출원된 일본 특허출원(특원 2016-182146)에 기초하는 것으로, 그 내용은 여기에 참조로서 원용된다.
1 기판
2 게이트 전극
3 게이트 절연막
4 산화물 반도체층
5 소스·드레인 전극
6 보호막
9 에칭 스톱층

Claims (10)

  1. 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스·드레인 전극, 및 적어도 1층의 보호막을 갖는 박막 트랜지스터로서, 상기 산화물 반도체층을 구성하는 금속 원소가 In, Ga, Zn, 및 Sn을 포함하고, 상기 산화물 반도체층에 있어서의 전체 금속 원소의 합계(In+Ga+Zn+Sn)에 대한 각 금속 원소의 비율이,
    In: 20∼45원자%,
    Ga: 5∼20원자%,
    Zn: 30∼60원자%, 및
    Sn: 9∼25원자%
    인 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 산화물 반도체층에 있어서, 전체 금속 원소에서 차지하는 Sn에 대한 Zn의 비율(Zn/Sn)이 2.4배보다 크고, 또한 Ga에 대한 In의 비율(In/Ga)이 2.0배보다 큰, 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 보호막을 형성한 직후의 산화물 반도체층의 시트 저항 Rsh와, 그 후 포스트어닐링 처리를 행한 후의 산화물 반도체층의 시트 저항 Rsh'의 비(Rsh'/Rsh)가 1.0 초과인, 박막 트랜지스터.
  4. 제 1 항에 있어서,
    상기 보호막을 형성하기 전의 시트 저항이 1.0×105Ω/□ 이하인, 박막 트랜지스터.
  5. 제 1 항에 있어서,
    상기 보호막을 형성한 직후의 산화물 반도체층의 캐리어 밀도 D와, 포스트어닐링 처리를 행한 후의 산화물 반도체층의 캐리어 밀도 D'의 비(D'/D)가, 1.5 이하인, 박막 트랜지스터.
  6. 제 1 항에 있어서,
    상기 산화물 반도체층은 적어도 일부의 금속 원자에 산소가 결합하고 있는 반도체 박막인, 박막 트랜지스터.
  7. 제 1 항에 있어서,
    포스트어닐링 후에 있어서, 보호막인 실리콘 산화막의 OH기가 산화물 반도체의 표면에 확산하여 증가하는, 박막 트랜지스터.
  8. 제 1 항에 있어서,
    상기 산화물 반도체층이 아몰퍼스 구조, 또는 적어도 일부가 결정화된 아몰퍼스 구조인, 박막 트랜지스터.
  9. 제 1 항에 있어서,
    상기 산화물 반도체층의 바로 위에 추가로 에칭 스토퍼층을 갖는 에칭 스톱형인, 박막 트랜지스터.
  10. 제 1 항에 있어서,
    상기 산화물 반도체층의 바로 위에 에칭 스토퍼층을 갖지 않는 백 채널 에칭형인, 박막 트랜지스터.
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