JP2018133418A - 薄膜トランジスタ - Google Patents

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Abstract

【課題】主成分としてZn−O−Nを含む半導体を活性層に用いる薄膜トランジスタにおいて、高い電界効果移動度を保持しつつ、電気的特性の安定性を向上させた薄膜トランジスタを提供する。【解決手段】薄膜トランジスタは、少なくとも亜鉛、酸素、窒素、及びシリコンを含む半導体層と、前記半導体層の第1面に配設されるソースと、前記半導体層の前記第1面に配設されるドレインと、前記半導体層の前記第1面又は第2面に配設されるゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層に接続されるゲートとを含む。【選択図】図1

Description

本発明は、薄膜トランジスタに関する。
近年、ディスプレイ駆動素子等に活用することを目的とした薄膜トランジスタ(TFT(Thin-Film Transistor))として、インジウム、ガリウム、及び亜鉛を含む酸化物半導体(酸化インジウムガリウム亜鉛(In−Ga−Zn−O))等の酸化物半導体をチャネル(活性層)に用いたものが注目されている。In−Ga−Zn−Oを用いたTFT(以下、IGZO−TFT)は、アモルファスシリコンTFTに比べて10倍以上高い電界効果移動度(〜10cm/Vs)を示すという特徴を有している(例えば、非特許文献1参照)。
さらに、近年では、大面積・高精細のディスプレイに適用するため、IGZO−TFTよりもさらに高い移動度を有するTFTの検討がなされている。例えば、酸窒化亜鉛(Zn−O−N)を用いたTFT(以下、ZnON−TFT)は、IGZO−TFTよりも高い移動度を示すことが知られている(例えば、非特許文献2)。
K.Nomura et al., Nature vol.432,p.488(2004) M.Ryu et al., IEDM Tech.Dig. vol.432,p.5.6.1(2012)
ところで、高い移動度を示すZnON−TFTは膜質が不安定であり、電気的特性の経時変化が生じやすいという問題がある。
そこで、主成分としてZn−O−Nを含む半導体を活性層に用いる薄膜トランジスタにおいて、高い電界効果移動度を保持しつつ、電気的特性の安定性を向上させた薄膜トランジスタを提供することを目的とする。
本発明の実施の形態の薄膜トランジスタは、少なくとも亜鉛、酸素、窒素、及びシリコンを含む半導体層と、前記半導体層の第1面に配設されるソースと、前記半導体層の前記第1面に配設されるドレインと、前記半導体層の前記第1面又は第2面に配設されるゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層に接続されるゲートとを含む。
主成分としてZn−O−Nを含む半導体を活性層に用いる薄膜トランジスタにおいて、高い電界効果移動度を保持しつつ、電気的特性の安定性を向上させた薄膜トランジスタを提供することができる。
実施の形態の薄膜トランジスタ100を示す断面図である。 半導体層140にSiを添加していない比較例のTFTのゲート電圧−ドレイン電流特性の測定結果を示す図である。 実施例1の薄膜トランジスタ100のゲート電圧−ドレイン電流特性の測定結果を示す図である。 実施例2の薄膜トランジスタ100のゲート電圧−ドレイン電流特性の測定結果を示す図である。 実施例3の薄膜トランジスタ100のゲート電圧−ドレイン電流特性の測定結果を示す図である。 実施例4の薄膜トランジスタ100のゲート電圧−ドレイン電流特性の測定結果を示す図である。 実施例5の薄膜トランジスタ100のゲート電圧−ドレイン電流特性の測定結果を示す図である。 実施例6の薄膜トランジスタ100のゲート電圧−ドレイン電流特性の測定結果を示す図である。 比較例及び実施例1乃至6のTFTにおける、Siスパッタターゲットに加えたDC電力に対するしきい値電圧の変化量(ΔVth)の特性を示す図である。 比較例及び実施例1乃至6のTFTにおける、Siスパッタターゲットに加えたDC電力に対する電界効果移動度の依存性を示す図である。 XPSによる分析結果を示す図である。 XPSによる分析結果を示す図である。
以下、本発明の薄膜トランジスタを適用した実施の形態について説明する。
<実施の形態>
図1は、実施の形態の薄膜トランジスタ100を示す断面図である。以下では、図1における上下方向の関係を用いて位置関係を説明するが、これは説明の便宜上の位置関係にすぎず、普遍的な位置関係を表すものではない。
薄膜トランジスタ100は、基板110、ゲート電極120、ゲート絶縁膜130、半導体層140、ソース電極150、及びドレイン電極160を含む。薄膜トランジスタ100は、一例として、ボトムゲート型であり、かつトップコンタクト型のTFTである。薄膜トランジスタ100は、例えば、液晶や有機EL(Electroluminescence)等のディスプレイの駆動用に用いることができる。
基板110は、例えば、ガラス基板、シリコン基板、又は樹脂(プラスティック)製の基板等であり、用途等に応じた様々な基板を用いることができる。基板110の表面にはゲート電極120が配置される。なお、図1に示す基板110は、全体の一部であり、例えば、ディスプレイの1画素に含まれる部分を簡略化して示したものである。
ゲート電極120は、基板110の表面に配置される。ゲート電極120は、通常の薄膜トランジスタの製造方法によって作製することができる。ゲート電極120は、例えば、モリブデンやアルミニウム製の薄膜である。ゲート電極120にはゲート絶縁膜130が積層される。
ゲート絶縁膜130は、ゲート電極120の上に配置される。ゲート絶縁膜130は、通常の薄膜トランジスタの製造方法によって作製することができる。ゲート絶縁膜130は、例えば、酸化シリコン(SiO)製の薄膜であり、半導体層140とゲート電極120とを絶縁し、半導体層140にゲート電極を印加するために設けられている。
半導体層140は、ゲート絶縁膜130の上に配置される。半導体層140は、通常の薄膜トランジスタの製造方法によって作製することができる。半導体層140は、例えば、少なくとも亜鉛、酸素、窒素、及びシリコンを含む半導体層であり、チャネルが形成される活性層である。換言すれば、このような半導体層140は、主成分としてZn−O−N(酸窒化亜鉛)を含む半導体膜である。
ここで、酸窒化亜鉛のZn−O−Nという表記は、亜鉛(Zn)、酸素(O)、及び窒素(N)を任意の組成比(様々な組成比)で含む化合物であることを意味する。また、少なくとも亜鉛、酸素、窒素、及びシリコンを含む半導体層とは、酸窒化亜鉛(Zn−O−N)にシリコンを添加した半導体層(酸化物半導体層)である。
ソース電極150及びドレイン電極160は、半導体層140の上に配置される。ソース電極150及びドレイン電極160は、通常の薄膜トランジスタの製造方法によって作製することができ、例えば、モリブデンやアルミニウム製である。
次に、薄膜トランジスタ100のサンプルの作製方法について説明する。
ゲート電極120を兼ねた高ドープシリコン基板(110)上に、熱酸化を行うことにより、SiO製の熱酸化膜で構成されるゲート絶縁膜130を100nmの厚さに形成し、ゲート絶縁膜130の上に、スパッタ装置により、Zn(亜鉛)スパッタターゲット及びSi(シリコン)スパッタターゲットを用い、共スパッタリングによって半導体層(活性層)140を厚さ10nm成膜した。共スパッタリングは、アルゴン(Ar)に加えて、酸素(O)及び窒素(N)を加えた雰囲気下で行った。
その際、Siスパッタターゲットに印加するDC(Direct Current:直流)電力の値は、0W〜50Wの範囲に設定した。DC電力の値を大きくするほど、半導体層140に添加されるSiの量が多くなる。RBS(ラザフォード後方散乱)分析の結果、DC電力が30Wの場合、半導体層140中のSiの組成比は1.8atomic%であった。また、DC電力が3Wの場合、Siの組成比は、0.3atomic%(検出限界以下のため参考値)であった。
半導体層140の成膜後、ホットプレートを用いて、大気中で200℃、1時間の熱処理を実施した。その後、ソース電極150とドレイン電極160を形成することによって、薄膜トランジスタ100(TFT)のサンプルを作製した。作製した薄膜トランジスタ100は、ボトムゲート−トップコンタクト構造であり、チャネル長は80μm、チャネル幅は520μmである。
次に、上述のようにして作製したサンプルの電気的特性を測定した結果について説明する。薄膜トランジスタ100(TFT)のゲート電圧−ドレイン電流特性の測定は、半導体パラメータアナライザを用い、薄膜トランジスタ100の作製日(作製直後)、その2ヶ月後、及び3ヶ月後に実施した。なお、一部のサンプルについては、作製日の2ヶ月後のデータがなく、作製日と3ヶ月後のデータのみである。
図2は、半導体層140にSiを添加していない比較例のTFTのゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層140のスパッタ成膜条件は、次の通りである。
成膜時のガス流量:Ar/O/N=5/0.5/10sccm
成膜時の圧力:0.6Pa
半導体層(活性層)140の厚さ:10nm
印加電力:RF100W(Znスパッタターゲット)、DC0W(Siスパッタターゲット)
図2に示すように、比較例のTFTのゲート電圧−ドレイン電流特性は、作製日にはドレイン電流が立ち上がるゲート電圧は約−4から約−3V程度で良好であるが、作製から2ヶ月後、3ヶ月後には、ドレイン電流が立ち上がるゲート電圧が約−10程度まで低下し、ドレイン電流の立ち上がりも緩やかになり、経時変化が大きいことが分かった。
図3は、実施例1の薄膜トランジスタ100のゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層140のスパッタ成膜条件は、次の通りである。
成膜時のガス流量:Ar/O/N=5/0.5/10sccm
成膜時の圧力:0.6Pa
半導体層(活性層)140の厚さ:10nm
印加電力:RF100W(Znスパッタターゲット)、DC3W(Siスパッタターゲット)
このように、実施例1では、Siスパッタターゲットに3Wの直流電力を印加して半導体層140にシリコンを添加した。
図4は、実施例2の薄膜トランジスタ100のゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層140のスパッタ成膜条件は、次の通りである。
成膜時のガス流量:Ar/O/N=5/0.5/10sccm
成膜時の圧力:0.6Pa
半導体層(活性層)140の厚さ:10nm
印加電力:RF100W(Znスパッタターゲット)、DC5W(Siスパッタターゲット)
このように、実施例2では、Siスパッタターゲットに5Wの直流電力を印加して半導体層140にシリコンを添加した。
図5は、実施例3の薄膜トランジスタ100のゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層140のスパッタ成膜条件は、次の通りである。
成膜時のガス流量:Ar/O/N=5/0.5/10sccm
成膜時の圧力:0.6Pa
半導体層(活性層)140の厚さ:10nm
印加電力:RF100W(Znスパッタターゲット)、DC10W(Siスパッタターゲット)
このように、実施例3では、Siスパッタターゲットに10Wの直流電力を印加して半導体層140にシリコンを添加した。
図6は、実施例4の薄膜トランジスタ100のゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層140のスパッタ成膜条件は、次の通りである。
成膜時のガス流量:Ar/O/N=5/0.5/10sccm
成膜時の圧力:0.6Pa
半導体層(活性層)の厚さ:10nm
印加電力:RF100W(Znスパッタターゲット)、DC20W(Siスパッタターゲット)
このように、実施例4では、Siスパッタターゲットに20Wの直流電力を印加して半導体層140にシリコンを添加した。
図7は、実施例5の薄膜トランジスタ100のゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層140のスパッタ成膜条件は、次の通りである。
成膜時のガス流量:Ar/O/N=5/0.5/10sccm
成膜時の圧力:0.6Pa
半導体層(活性層)の厚さ:10nm
印加電力:RF100W(Znスパッタターゲット)、DC30W(Siスパッタターゲット)
このように、実施例5では、Siスパッタターゲットに30Wの直流電力を印加して半導体層140にシリコンを添加した。
図8は、実施例6の薄膜トランジスタ100のゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層140のスパッタ成膜条件は、次の通りである。
成膜時のガス流量:Ar/O/N=5/0.5/10sccm
成膜時の圧力:0.6Pa
半導体層(活性層)の厚さ:10nm
印加電力:RF100W(Znスパッタターゲット)、DC50W(Siスパッタターゲット)
このように、実施例6では、Siスパッタターゲットに50Wの直流電力を印加して半導体層140にシリコンを添加した。
図2乃至図8に示すように、ドレイン電圧を1Vに固定した状態で、ゲート電圧を−20Vから徐々に増大させて行くと、比較例(図2)に対して、実施例1〜6(図3〜8)では、作製の2ヶ月後、3ヶ月後の経時変化が少なくなることが確認できる。なお、ソース電極150は、接地させてある。
また、実施例1〜6(図3〜8)を比較すると、実施例1、2(図3、4)のようにSiスパッタターゲットに印加する直流電力が3W、5Wと比較的低い場合には、ドレイン電流が立ち上がるゲート電圧が−10V以下と低すぎるため、あまり良好なサンプルは得られなかった。
また、実施例3〜5(図5〜7)のようにSiスパッタターゲットに印加する直流電力が10W、20W、30Wと比較的高い場合には、ドレイン電流が立ち上がるゲート電圧が約−8Vから約−4Vという0Vに近い値が得られ、良好なサンプルが得られた。
実施例3〜5(図5〜7)の場合は、作製の2ヶ月後、3ヶ月後の経時変化が非常に少なく、中でも実施例4(図6:20W)の場合は、作製日と作製の3ヶ月後のドレイン電流の値がほぼ等しいことが確認できる。
また、実施例6(図8)のようにSiスパッタターゲットに印加する直流電力が50Wと非常に高い場合には、ドレイン電流が立ち上がって薄膜トランジスタ100がオンになるゲート電圧が−4V程度という0Vに近い値が得られ、良好なサンプルが得られた。実施例3〜5(図5〜7)と比べると、作製の3ヶ月後のドレイン電流の低下幅が少し大きいため、Siスパッタターゲットに印加する直流電力は50Wでもよいが、10W、20W、30Wの方がより適していることが分かった。
図9は、比較例及び実施例1乃至6のTFTにおける、Siスパッタターゲットに加えたDC電力に対するしきい値電圧の変化量(ΔVth)の特性を示す図である。
ここで、ドレイン電圧が1Vのときに、ドレイン電流が10−7Aになるときのゲート電圧をしきい値電圧として定義する。しきい値電圧の変化量(ΔVth)は、TFTの作製日に測定したしきい値電圧と、作製の3ヶ月後に測定したしきい値電圧との差の絶対値として定義した。
図9から分かるように、しきい値電圧変化の大きさは、Siの添加が無い場合(DC電力が0Wの比較例の場合)に比べて、実施例1乃至6のようにSiを添加することで小さくでき、DC電力が20Wの場合に、しきい値電圧変化が最小となった。
図10は、比較例及び実施例1乃至6のTFTにおける、Siスパッタターゲットに加えたDC電力に対する電界効果移動度の依存性を示す図である。
Siスパッタターゲットに加えるDC電力が3W、5W、10W、20Wまでは、Siを添加していない場合(0W)以上の電界効果移動度が得られており、30WではSiを添加していない場合(0W)とほぼ同等の電界効果移動度であり、50Wの場合には、Siを添加していない場合(0W)以下の電界効果移動度になった。なお、実施例1、2(DC電力が3W、5W)の場合には電界効果移動度は高いが、ドレイン電流が立ち上がるデート電圧が−10以下であるため、動作特性と電界効果移動度とのバランスの良い、DC電力が10W、20W、30Wあたりのサンプルが好ましいことが分かった。
図11は、XPS(X-ray Photoelectron Spectroscopy:X線光電分光法)による分析結果を示す図である。図11において、横軸は結合エネルギ(eV)を表し、縦軸は信号強度(任意目盛)を表す。
ここでは、比較例(Si添加なし)のTFTと、実施例3、5、6(DC電力10W、30W、50W)のTFT(薄膜トランジスタ100)との半導体層140に含まれる酸素系の結合の量を測定した。
図11において、実線はSi−Oや、水酸基(OH:ヒドロキシル基)が結合した金属(金属−OH)等の信号強度を示し、一点鎖線は、Zn−Oの信号強度を示し、細実線は実線(Si−O等の信号強度)と一点鎖線(Zn−Oの信号強度)の和を示し、細破線は、実測値を表す。図11では、主にSi−O等の信号強度について検討する。なお、実測値以外の値は、実測値に最小ニ乗法などでガウス−ローレンツ型の合成関数などをフィッティングすることで得られる。
Si−Oは、シリコンと酸素の結合であり、組成比が1対1以外のものも含まれる。金属−OHは、金属と水酸基の結合であり、組成比が1対1以外のものも含まれる。Zn−Oは、亜鉛と酸素の結合であり、組成比が1対1以外のものも含まれる。
図11に示すように、Si添加なし(比較例)とDC電力10Wの場合は、酸素系の信号強度は略同様であった。DC電力10Wは、Siの0.7atomic%に相当する。
また、DC電力30Wと50Wの場合は、酸素系の信号強度が明らかに増大していることが分かり、30Wよりも50Wの場合の方が信号強度が高い。なお、DC電力30Wは、Siの2.7atomic%に相当し、DC電力50Wは、Siの4.3atomic%に相当する。
以上より、Zn−O−Nを主成分として含む半導体層140を成膜するためのスパッタリングを行う際に、ZnスパッタターゲットとSiスパッタターゲットとを用いて、酸素及び窒素を加えたアルゴンガスを利用することにより、Si−Oという形で半導体層140にSiを添加することができることが確認できた。
図12は、XPSによる分析結果を示す図である。図12において、横軸は結合エネルギ(eV)を表し、縦軸は信号強度(任意目盛)を表す。
ここでは、比較例(Si添加なし)のTFTと、実施例3、5、6(DC電力10W、30W、50W)のTFT(薄膜トランジスタ100)との半導体層140に含まれる窒素の結合の量を測定した。
図12において、実線はSi−Nの信号強度を示し、一点鎖線は、Zn−Nの信号強度を示し、細実線は実線(Si−Nの信号強度)と一点鎖線(Zn−Nの信号強度)の和を示し、細破線は、実測値を表す。図12では、主にSi−Nの信号強度について検討する。なお、実測値以外は、実測値に最小ニ乗法などでガウス−ローレンツ型の合成関数などをフィッティングすることで得られる。
なお、Si−Nは、シリコンと窒素の結合であり、組成比が1対1以外のものも含まれ、組成比は任意の値である。Zn−Nは、亜鉛と窒素の結合であり、組成比が1対1以外のものも含まれ、組成比は任意の値である。
図12に示すように、Si添加なし(比較例)の場合は、Si−Nの信号強度はゼロであるが、DC電力10Wの場合は、右の拡大図に示すように、Si−Nの信号強度が増大している。DC電力10Wは、Siの0.7atomic%に相当する。
また、DC電力30Wと50Wの場合は、Si−Nの信号強度がさらに増大していることが分かり、30Wよりも50Wの場合の方が信号強度が高い。なお、DC電力30Wは、Siの2.7atomic%に相当し、DC電力50Wは、Siの4.3atomic%に相当する。
以上より、Zn−O−Nを主成分として含む半導体層140を成膜するためのスパッタリングを行う際に、ZnスパッタターゲットとSiスパッタターゲットとを用いて、酸素及び窒素を加えたアルゴンガスを利用することにより、Si−Nという形で半導体層140にSiを添加することができることが確認できた。
そして、Si−OとSi−Nという形で半導体層140にSiを添加することにより、Zn−O−Nの経時変化(劣化)を大幅に抑制でき、経年変化(劣化)が少ない安定的な半導体層140を作製できることが分かった。このように経年変化(劣化)が少ない安定的な半導体層140は、高い電界効果移動度を長期間にわたって保持する。
従って、実施の形態によれば、主成分としてZn−O−Nを含む半導体を活性層に用いつつ、高い電界効果移動度を長期間にわたって保持でき、電気的特性の安定性を向上させた薄膜トランジスタ100を提供することができる。
また、主成分としてZn−O−Nを含む半導体を半導体層140に用いると、特に経年変化(劣化)が生じたときにTFTのしきい値電圧が低下する傾向がある(図2参照)。
しかしながら、適量のSiを添加することによって、主成分としてZn−O−Nを含む半導体を半導体層140に用いた薄膜トランジスタ100のしきい値電圧を0Vに近い値に抑えることができる。換言すれば、適量のSiを添加することによって、主成分としてZn−O−Nを含む半導体を半導体層140に用いた薄膜トランジスタ100のしきい値電圧の変化を抑制することができる。
半導体層140に含まれるシリコンは、0.3atomic%以上が好ましい。さらには、シリコンは、0.3atomic%以上5atomic%以下がより好ましい。
なお、以上では、薄膜トランジスタ100がボトムゲート型であり、かつトップコンタクト型のTFTである形態について説明したが、薄膜トランジスタ100は、このような形態のTFTに限られるものではない。例えば、ゲート電極の下にゲート絶縁膜と半導体層を順に備えるトップゲート型のTFT、又は、ソース電極とドレイン電極が半導体層の下にあるボトムコンタクト型のTFTであってもよい。
以上、本発明の例示的な実施の形態の薄膜トランジスタについて説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
100 薄膜トランジスタ
110 基板
120 ゲート電極
130 ゲート絶縁膜
140 半導体層
150 ソース電極
160 ドレイン電極

Claims (3)

  1. 少なくとも亜鉛、酸素、窒素、及びシリコンを含む半導体層と、
    前記半導体層の第1面に配設されるソースと、
    前記半導体層の前記第1面に配設されるドレインと、
    前記半導体層の前記第1面又は第2面に配設されるゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記半導体層に接続されるゲートと
    を含む、薄膜トランジスタ。
  2. 前記半導体層は、窒化シリコンをさらに含む、請求項1記載の薄膜トランジスタ。
  3. 前記半導体層は、酸化シリコンをさらに含む、請求項2記載の薄膜トランジスタ。
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