JP2018133418A - 薄膜トランジスタ - Google Patents
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Abstract
【課題】主成分としてＺｎ−Ｏ−Ｎを含む半導体を活性層に用いる薄膜トランジスタにおいて、高い電界効果移動度を保持しつつ、電気的特性の安定性を向上させた薄膜トランジスタを提供する。【解決手段】薄膜トランジスタは、少なくとも亜鉛、酸素、窒素、及びシリコンを含む半導体層と、前記半導体層の第１面に配設されるソースと、前記半導体層の前記第１面に配設されるドレインと、前記半導体層の前記第１面又は第２面に配設されるゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層に接続されるゲートとを含む。【選択図】図１
Description
本発明は、薄膜トランジスタに関する。
近年、ディスプレイ駆動素子等に活用することを目的とした薄膜トランジスタ（ＴＦＴ（Thin-Film Transistor））として、インジウム、ガリウム、及び亜鉛を含む酸化物半導体（酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ））等の酸化物半導体をチャネル（活性層）に用いたものが注目されている。Ｉｎ−Ｇａ−Ｚｎ−Ｏを用いたＴＦＴ（以下、ＩＧＺＯ−ＴＦＴ）は、アモルファスシリコンＴＦＴに比べて１０倍以上高い電界効果移動度（〜１０ｃｍ２／Ｖｓ）を示すという特徴を有している（例えば、非特許文献１参照）。
さらに、近年では、大面積・高精細のディスプレイに適用するため、ＩＧＺＯ−ＴＦＴよりもさらに高い移動度を有するＴＦＴの検討がなされている。例えば、酸窒化亜鉛（Ｚｎ−Ｏ−Ｎ）を用いたＴＦＴ（以下、ＺｎＯＮ−ＴＦＴ）は、ＩＧＺＯ−ＴＦＴよりも高い移動度を示すことが知られている（例えば、非特許文献２）。
K.Nomura et al., Nature vol.432,p.488(2004)
M.Ryu et al., IEDM Tech.Dig. vol.432,p.5.6.1(2012)
ところで、高い移動度を示すＺｎＯＮ−ＴＦＴは膜質が不安定であり、電気的特性の経時変化が生じやすいという問題がある。
そこで、主成分としてＺｎ−Ｏ−Ｎを含む半導体を活性層に用いる薄膜トランジスタにおいて、高い電界効果移動度を保持しつつ、電気的特性の安定性を向上させた薄膜トランジスタを提供することを目的とする。
本発明の実施の形態の薄膜トランジスタは、少なくとも亜鉛、酸素、窒素、及びシリコンを含む半導体層と、前記半導体層の第１面に配設されるソースと、前記半導体層の前記第１面に配設されるドレインと、前記半導体層の前記第１面又は第２面に配設されるゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層に接続されるゲートとを含む。
主成分としてＺｎ−Ｏ−Ｎを含む半導体を活性層に用いる薄膜トランジスタにおいて、高い電界効果移動度を保持しつつ、電気的特性の安定性を向上させた薄膜トランジスタを提供することができる。
以下、本発明の薄膜トランジスタを適用した実施の形態について説明する。
＜実施の形態＞
図１は、実施の形態の薄膜トランジスタ１００を示す断面図である。以下では、図１における上下方向の関係を用いて位置関係を説明するが、これは説明の便宜上の位置関係にすぎず、普遍的な位置関係を表すものではない。
図１は、実施の形態の薄膜トランジスタ１００を示す断面図である。以下では、図１における上下方向の関係を用いて位置関係を説明するが、これは説明の便宜上の位置関係にすぎず、普遍的な位置関係を表すものではない。
薄膜トランジスタ１００は、基板１１０、ゲート電極１２０、ゲート絶縁膜１３０、半導体層１４０、ソース電極１５０、及びドレイン電極１６０を含む。薄膜トランジスタ１００は、一例として、ボトムゲート型であり、かつトップコンタクト型のＴＦＴである。薄膜トランジスタ１００は、例えば、液晶や有機ＥＬ(Electroluminescence)等のディスプレイの駆動用に用いることができる。
基板１１０は、例えば、ガラス基板、シリコン基板、又は樹脂（プラスティック）製の基板等であり、用途等に応じた様々な基板を用いることができる。基板１１０の表面にはゲート電極１２０が配置される。なお、図１に示す基板１１０は、全体の一部であり、例えば、ディスプレイの１画素に含まれる部分を簡略化して示したものである。
ゲート電極１２０は、基板１１０の表面に配置される。ゲート電極１２０は、通常の薄膜トランジスタの製造方法によって作製することができる。ゲート電極１２０は、例えば、モリブデンやアルミニウム製の薄膜である。ゲート電極１２０にはゲート絶縁膜１３０が積層される。
ゲート絶縁膜１３０は、ゲート電極１２０の上に配置される。ゲート絶縁膜１３０は、通常の薄膜トランジスタの製造方法によって作製することができる。ゲート絶縁膜１３０は、例えば、酸化シリコン（ＳｉＯ２）製の薄膜であり、半導体層１４０とゲート電極１２０とを絶縁し、半導体層１４０にゲート電極を印加するために設けられている。
半導体層１４０は、ゲート絶縁膜１３０の上に配置される。半導体層１４０は、通常の薄膜トランジスタの製造方法によって作製することができる。半導体層１４０は、例えば、少なくとも亜鉛、酸素、窒素、及びシリコンを含む半導体層であり、チャネルが形成される活性層である。換言すれば、このような半導体層１４０は、主成分としてＺｎ−Ｏ−Ｎ（酸窒化亜鉛）を含む半導体膜である。
ここで、酸窒化亜鉛のＺｎ−Ｏ−Ｎという表記は、亜鉛（Ｚｎ）、酸素（Ｏ）、及び窒素（Ｎ）を任意の組成比（様々な組成比）で含む化合物であることを意味する。また、少なくとも亜鉛、酸素、窒素、及びシリコンを含む半導体層とは、酸窒化亜鉛（Ｚｎ−Ｏ−Ｎ）にシリコンを添加した半導体層（酸化物半導体層）である。
ソース電極１５０及びドレイン電極１６０は、半導体層１４０の上に配置される。ソース電極１５０及びドレイン電極１６０は、通常の薄膜トランジスタの製造方法によって作製することができ、例えば、モリブデンやアルミニウム製である。
次に、薄膜トランジスタ１００のサンプルの作製方法について説明する。
ゲート電極１２０を兼ねた高ドープシリコン基板（１１０）上に、熱酸化を行うことにより、ＳｉＯ２製の熱酸化膜で構成されるゲート絶縁膜１３０を１００ｎｍの厚さに形成し、ゲート絶縁膜１３０の上に、スパッタ装置により、Ｚｎ（亜鉛）スパッタターゲット及びＳｉ（シリコン）スパッタターゲットを用い、共スパッタリングによって半導体層（活性層）１４０を厚さ１０ｎｍ成膜した。共スパッタリングは、アルゴン（Ａｒ）に加えて、酸素（Ｏ）及び窒素（Ｎ）を加えた雰囲気下で行った。
その際、Ｓｉスパッタターゲットに印加するＤＣ(Direct Current:直流)電力の値は、０Ｗ〜５０Ｗの範囲に設定した。ＤＣ電力の値を大きくするほど、半導体層１４０に添加されるＳｉの量が多くなる。ＲＢＳ（ラザフォード後方散乱）分析の結果、ＤＣ電力が３０Ｗの場合、半導体層１４０中のＳｉの組成比は１．８ａｔｏｍｉｃ％であった。また、ＤＣ電力が３Ｗの場合、Ｓｉの組成比は、０．３ａｔｏｍｉｃ％（検出限界以下のため参考値）であった。
半導体層１４０の成膜後、ホットプレートを用いて、大気中で２００℃、１時間の熱処理を実施した。その後、ソース電極１５０とドレイン電極１６０を形成することによって、薄膜トランジスタ１００（ＴＦＴ）のサンプルを作製した。作製した薄膜トランジスタ１００は、ボトムゲート−トップコンタクト構造であり、チャネル長は８０μｍ、チャネル幅は５２０μｍである。
次に、上述のようにして作製したサンプルの電気的特性を測定した結果について説明する。薄膜トランジスタ１００（ＴＦＴ）のゲート電圧−ドレイン電流特性の測定は、半導体パラメータアナライザを用い、薄膜トランジスタ１００の作製日（作製直後）、その２ヶ月後、及び３ヶ月後に実施した。なお、一部のサンプルについては、作製日の２ヶ月後のデータがなく、作製日と３ヶ月後のデータのみである。
図２は、半導体層１４０にＳｉを添加していない比較例のＴＦＴのゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層１４０のスパッタ成膜条件は、次の通りである。
成膜時のガス流量：Ａｒ／Ｏ２／Ｎ２＝５／０．５／１０ｓｃｃｍ
成膜時の圧力：０．６Ｐａ
半導体層（活性層）１４０の厚さ：１０ｎｍ
印加電力：ＲＦ１００Ｗ（Ｚｎスパッタターゲット）、ＤＣ０Ｗ（Ｓｉスパッタターゲット）
図２に示すように、比較例のＴＦＴのゲート電圧−ドレイン電流特性は、作製日にはドレイン電流が立ち上がるゲート電圧は約−４から約−３Ｖ程度で良好であるが、作製から２ヶ月後、３ヶ月後には、ドレイン電流が立ち上がるゲート電圧が約−１０程度まで低下し、ドレイン電流の立ち上がりも緩やかになり、経時変化が大きいことが分かった。
成膜時の圧力：０．６Ｐａ
半導体層（活性層）１４０の厚さ：１０ｎｍ
印加電力：ＲＦ１００Ｗ（Ｚｎスパッタターゲット）、ＤＣ０Ｗ（Ｓｉスパッタターゲット）
図２に示すように、比較例のＴＦＴのゲート電圧−ドレイン電流特性は、作製日にはドレイン電流が立ち上がるゲート電圧は約−４から約−３Ｖ程度で良好であるが、作製から２ヶ月後、３ヶ月後には、ドレイン電流が立ち上がるゲート電圧が約−１０程度まで低下し、ドレイン電流の立ち上がりも緩やかになり、経時変化が大きいことが分かった。
図３は、実施例１の薄膜トランジスタ１００のゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層１４０のスパッタ成膜条件は、次の通りである。
成膜時のガス流量：Ａｒ／Ｏ２／Ｎ２＝５／０．５／１０ｓｃｃｍ
成膜時の圧力：０．６Ｐａ
半導体層（活性層）１４０の厚さ：１０ｎｍ
印加電力：ＲＦ１００Ｗ（Ｚｎスパッタターゲット）、ＤＣ３Ｗ（Ｓｉスパッタターゲット）
このように、実施例１では、Ｓｉスパッタターゲットに３Ｗの直流電力を印加して半導体層１４０にシリコンを添加した。
成膜時の圧力：０．６Ｐａ
半導体層（活性層）１４０の厚さ：１０ｎｍ
印加電力：ＲＦ１００Ｗ（Ｚｎスパッタターゲット）、ＤＣ３Ｗ（Ｓｉスパッタターゲット）
このように、実施例１では、Ｓｉスパッタターゲットに３Ｗの直流電力を印加して半導体層１４０にシリコンを添加した。
図４は、実施例２の薄膜トランジスタ１００のゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層１４０のスパッタ成膜条件は、次の通りである。
成膜時のガス流量：Ａｒ／Ｏ２／Ｎ２＝５／０．５／１０ｓｃｃｍ
成膜時の圧力：０．６Ｐａ
半導体層（活性層）１４０の厚さ：１０ｎｍ
印加電力：ＲＦ１００Ｗ（Ｚｎスパッタターゲット）、ＤＣ５Ｗ（Ｓｉスパッタターゲット）
このように、実施例２では、Ｓｉスパッタターゲットに５Ｗの直流電力を印加して半導体層１４０にシリコンを添加した。
成膜時の圧力：０．６Ｐａ
半導体層（活性層）１４０の厚さ：１０ｎｍ
印加電力：ＲＦ１００Ｗ（Ｚｎスパッタターゲット）、ＤＣ５Ｗ（Ｓｉスパッタターゲット）
このように、実施例２では、Ｓｉスパッタターゲットに５Ｗの直流電力を印加して半導体層１４０にシリコンを添加した。
図５は、実施例３の薄膜トランジスタ１００のゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層１４０のスパッタ成膜条件は、次の通りである。
成膜時のガス流量：Ａｒ／Ｏ２／Ｎ２＝５／０．５／１０ｓｃｃｍ
成膜時の圧力：０．６Ｐａ
半導体層（活性層）１４０の厚さ：１０ｎｍ
印加電力：ＲＦ１００Ｗ（Ｚｎスパッタターゲット）、ＤＣ１０Ｗ（Ｓｉスパッタターゲット）
このように、実施例３では、Ｓｉスパッタターゲットに１０Ｗの直流電力を印加して半導体層１４０にシリコンを添加した。
成膜時の圧力：０．６Ｐａ
半導体層（活性層）１４０の厚さ：１０ｎｍ
印加電力：ＲＦ１００Ｗ（Ｚｎスパッタターゲット）、ＤＣ１０Ｗ（Ｓｉスパッタターゲット）
このように、実施例３では、Ｓｉスパッタターゲットに１０Ｗの直流電力を印加して半導体層１４０にシリコンを添加した。
図６は、実施例４の薄膜トランジスタ１００のゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層１４０のスパッタ成膜条件は、次の通りである。
成膜時のガス流量：Ａｒ／Ｏ２／Ｎ２＝５／０．５／１０ｓｃｃｍ
成膜時の圧力：０．６Ｐａ
半導体層（活性層）の厚さ：１０ｎｍ
印加電力：ＲＦ１００Ｗ（Ｚｎスパッタターゲット）、ＤＣ２０Ｗ（Ｓｉスパッタターゲット）
このように、実施例４では、Ｓｉスパッタターゲットに２０Ｗの直流電力を印加して半導体層１４０にシリコンを添加した。
成膜時の圧力：０．６Ｐａ
半導体層（活性層）の厚さ：１０ｎｍ
印加電力：ＲＦ１００Ｗ（Ｚｎスパッタターゲット）、ＤＣ２０Ｗ（Ｓｉスパッタターゲット）
このように、実施例４では、Ｓｉスパッタターゲットに２０Ｗの直流電力を印加して半導体層１４０にシリコンを添加した。
図７は、実施例５の薄膜トランジスタ１００のゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層１４０のスパッタ成膜条件は、次の通りである。
成膜時のガス流量：Ａｒ／Ｏ２／Ｎ２＝５／０．５／１０ｓｃｃｍ
成膜時の圧力：０．６Ｐａ
半導体層（活性層）の厚さ：１０ｎｍ
印加電力：ＲＦ１００Ｗ（Ｚｎスパッタターゲット）、ＤＣ３０Ｗ（Ｓｉスパッタターゲット）
このように、実施例５では、Ｓｉスパッタターゲットに３０Ｗの直流電力を印加して半導体層１４０にシリコンを添加した。
成膜時の圧力：０．６Ｐａ
半導体層（活性層）の厚さ：１０ｎｍ
印加電力：ＲＦ１００Ｗ（Ｚｎスパッタターゲット）、ＤＣ３０Ｗ（Ｓｉスパッタターゲット）
このように、実施例５では、Ｓｉスパッタターゲットに３０Ｗの直流電力を印加して半導体層１４０にシリコンを添加した。
図８は、実施例６の薄膜トランジスタ１００のゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層１４０のスパッタ成膜条件は、次の通りである。
成膜時のガス流量：Ａｒ／Ｏ２／Ｎ２＝５／０．５／１０ｓｃｃｍ
成膜時の圧力：０．６Ｐａ
半導体層（活性層）の厚さ：１０ｎｍ
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このように、実施例６では、Ｓｉスパッタターゲットに５０Ｗの直流電力を印加して半導体層１４０にシリコンを添加した。
成膜時の圧力：０．６Ｐａ
半導体層（活性層）の厚さ：１０ｎｍ
印加電力：ＲＦ１００Ｗ（Ｚｎスパッタターゲット）、ＤＣ５０Ｗ（Ｓｉスパッタターゲット）
このように、実施例６では、Ｓｉスパッタターゲットに５０Ｗの直流電力を印加して半導体層１４０にシリコンを添加した。
図２乃至図８に示すように、ドレイン電圧を１Ｖに固定した状態で、ゲート電圧を−２０Ｖから徐々に増大させて行くと、比較例（図２）に対して、実施例１〜６（図３〜８）では、作製の２ヶ月後、３ヶ月後の経時変化が少なくなることが確認できる。なお、ソース電極１５０は、接地させてある。
また、実施例１〜６（図３〜８）を比較すると、実施例１、２（図３、４）のようにＳｉスパッタターゲットに印加する直流電力が３Ｗ、５Ｗと比較的低い場合には、ドレイン電流が立ち上がるゲート電圧が−１０Ｖ以下と低すぎるため、あまり良好なサンプルは得られなかった。
また、実施例３〜５（図５〜７）のようにＳｉスパッタターゲットに印加する直流電力が１０Ｗ、２０Ｗ、３０Ｗと比較的高い場合には、ドレイン電流が立ち上がるゲート電圧が約−８Ｖから約−４Ｖという０Ｖに近い値が得られ、良好なサンプルが得られた。
実施例３〜５（図５〜７）の場合は、作製の２ヶ月後、３ヶ月後の経時変化が非常に少なく、中でも実施例４（図６：２０Ｗ）の場合は、作製日と作製の３ヶ月後のドレイン電流の値がほぼ等しいことが確認できる。
また、実施例６（図８）のようにＳｉスパッタターゲットに印加する直流電力が５０Ｗと非常に高い場合には、ドレイン電流が立ち上がって薄膜トランジスタ１００がオンになるゲート電圧が−４Ｖ程度という０Ｖに近い値が得られ、良好なサンプルが得られた。実施例３〜５（図５〜７）と比べると、作製の３ヶ月後のドレイン電流の低下幅が少し大きいため、Ｓｉスパッタターゲットに印加する直流電力は５０Ｗでもよいが、１０Ｗ、２０Ｗ、３０Ｗの方がより適していることが分かった。
図９は、比較例及び実施例１乃至６のＴＦＴにおける、Ｓｉスパッタターゲットに加えたＤＣ電力に対するしきい値電圧の変化量（ΔＶｔｈ）の特性を示す図である。
ここで、ドレイン電圧が１Ｖのときに、ドレイン電流が１０−７Ａになるときのゲート電圧をしきい値電圧として定義する。しきい値電圧の変化量（ΔＶｔｈ）は、ＴＦＴの作製日に測定したしきい値電圧と、作製の３ヶ月後に測定したしきい値電圧との差の絶対値として定義した。
図９から分かるように、しきい値電圧変化の大きさは、Ｓｉの添加が無い場合（ＤＣ電力が０Ｗの比較例の場合）に比べて、実施例１乃至６のようにＳｉを添加することで小さくでき、ＤＣ電力が２０Ｗの場合に、しきい値電圧変化が最小となった。
図１０は、比較例及び実施例１乃至６のＴＦＴにおける、Ｓｉスパッタターゲットに加えたＤＣ電力に対する電界効果移動度の依存性を示す図である。
Ｓｉスパッタターゲットに加えるＤＣ電力が３Ｗ、５Ｗ、１０Ｗ、２０Ｗまでは、Ｓｉを添加していない場合（０Ｗ）以上の電界効果移動度が得られており、３０ＷではＳｉを添加していない場合（０Ｗ）とほぼ同等の電界効果移動度であり、５０Ｗの場合には、Ｓｉを添加していない場合（０Ｗ）以下の電界効果移動度になった。なお、実施例１、２（ＤＣ電力が３Ｗ、５Ｗ）の場合には電界効果移動度は高いが、ドレイン電流が立ち上がるデート電圧が−１０以下であるため、動作特性と電界効果移動度とのバランスの良い、ＤＣ電力が１０Ｗ、２０Ｗ、３０Ｗあたりのサンプルが好ましいことが分かった。
図１１は、ＸＰＳ（X-ray Photoelectron Spectroscopy：Ｘ線光電分光法）による分析結果を示す図である。図１１において、横軸は結合エネルギ（ｅＶ）を表し、縦軸は信号強度（任意目盛）を表す。
ここでは、比較例（Ｓｉ添加なし）のＴＦＴと、実施例３、５、６（ＤＣ電力１０Ｗ、３０Ｗ、５０Ｗ）のＴＦＴ（薄膜トランジスタ１００）との半導体層１４０に含まれる酸素系の結合の量を測定した。
図１１において、実線はＳｉ−Ｏや、水酸基（ＯＨ：ヒドロキシル基）が結合した金属（金属−ＯＨ）等の信号強度を示し、一点鎖線は、Ｚｎ−Ｏの信号強度を示し、細実線は実線（Ｓｉ−Ｏ等の信号強度）と一点鎖線（Ｚｎ−Ｏの信号強度）の和を示し、細破線は、実測値を表す。図１１では、主にＳｉ−Ｏ等の信号強度について検討する。なお、実測値以外の値は、実測値に最小ニ乗法などでガウス−ローレンツ型の合成関数などをフィッティングすることで得られる。
Ｓｉ−Ｏは、シリコンと酸素の結合であり、組成比が１対１以外のものも含まれる。金属−ＯＨは、金属と水酸基の結合であり、組成比が１対１以外のものも含まれる。Ｚｎ−Ｏは、亜鉛と酸素の結合であり、組成比が１対１以外のものも含まれる。
図１１に示すように、Ｓｉ添加なし（比較例）とＤＣ電力１０Ｗの場合は、酸素系の信号強度は略同様であった。ＤＣ電力１０Ｗは、Ｓｉの０．７ａｔｏｍｉｃ％に相当する。
また、ＤＣ電力３０Ｗと５０Ｗの場合は、酸素系の信号強度が明らかに増大していることが分かり、３０Ｗよりも５０Ｗの場合の方が信号強度が高い。なお、ＤＣ電力３０Ｗは、Ｓｉの２．７ａｔｏｍｉｃ％に相当し、ＤＣ電力５０Ｗは、Ｓｉの４．３ａｔｏｍｉｃ％に相当する。
以上より、Ｚｎ−Ｏ−Ｎを主成分として含む半導体層１４０を成膜するためのスパッタリングを行う際に、ＺｎスパッタターゲットとＳｉスパッタターゲットとを用いて、酸素及び窒素を加えたアルゴンガスを利用することにより、Ｓｉ−Ｏという形で半導体層１４０にＳｉを添加することができることが確認できた。
図１２は、ＸＰＳによる分析結果を示す図である。図１２において、横軸は結合エネルギ（ｅＶ）を表し、縦軸は信号強度（任意目盛）を表す。
ここでは、比較例（Ｓｉ添加なし）のＴＦＴと、実施例３、５、６（ＤＣ電力１０Ｗ、３０Ｗ、５０Ｗ）のＴＦＴ（薄膜トランジスタ１００）との半導体層１４０に含まれる窒素の結合の量を測定した。
図１２において、実線はＳｉ−Ｎの信号強度を示し、一点鎖線は、Ｚｎ−Ｎの信号強度を示し、細実線は実線（Ｓｉ−Ｎの信号強度）と一点鎖線（Ｚｎ−Ｎの信号強度）の和を示し、細破線は、実測値を表す。図１２では、主にＳｉ−Ｎの信号強度について検討する。なお、実測値以外は、実測値に最小ニ乗法などでガウス−ローレンツ型の合成関数などをフィッティングすることで得られる。
なお、Ｓｉ−Ｎは、シリコンと窒素の結合であり、組成比が１対１以外のものも含まれ、組成比は任意の値である。Ｚｎ−Ｎは、亜鉛と窒素の結合であり、組成比が１対１以外のものも含まれ、組成比は任意の値である。
図１２に示すように、Ｓｉ添加なし（比較例）の場合は、Ｓｉ−Ｎの信号強度はゼロであるが、ＤＣ電力１０Ｗの場合は、右の拡大図に示すように、Ｓｉ−Ｎの信号強度が増大している。ＤＣ電力１０Ｗは、Ｓｉの０．７ａｔｏｍｉｃ％に相当する。
また、ＤＣ電力３０Ｗと５０Ｗの場合は、Ｓｉ−Ｎの信号強度がさらに増大していることが分かり、３０Ｗよりも５０Ｗの場合の方が信号強度が高い。なお、ＤＣ電力３０Ｗは、Ｓｉの２．７ａｔｏｍｉｃ％に相当し、ＤＣ電力５０Ｗは、Ｓｉの４．３ａｔｏｍｉｃ％に相当する。
以上より、Ｚｎ−Ｏ−Ｎを主成分として含む半導体層１４０を成膜するためのスパッタリングを行う際に、ＺｎスパッタターゲットとＳｉスパッタターゲットとを用いて、酸素及び窒素を加えたアルゴンガスを利用することにより、Ｓｉ−Ｎという形で半導体層１４０にＳｉを添加することができることが確認できた。
そして、Ｓｉ−ＯとＳｉ−Ｎという形で半導体層１４０にＳｉを添加することにより、Ｚｎ−Ｏ−Ｎの経時変化（劣化）を大幅に抑制でき、経年変化（劣化）が少ない安定的な半導体層１４０を作製できることが分かった。このように経年変化（劣化）が少ない安定的な半導体層１４０は、高い電界効果移動度を長期間にわたって保持する。
従って、実施の形態によれば、主成分としてＺｎ−Ｏ−Ｎを含む半導体を活性層に用いつつ、高い電界効果移動度を長期間にわたって保持でき、電気的特性の安定性を向上させた薄膜トランジスタ１００を提供することができる。
また、主成分としてＺｎ−Ｏ−Ｎを含む半導体を半導体層１４０に用いると、特に経年変化（劣化）が生じたときにＴＦＴのしきい値電圧が低下する傾向がある（図２参照）。
しかしながら、適量のＳｉを添加することによって、主成分としてＺｎ−Ｏ−Ｎを含む半導体を半導体層１４０に用いた薄膜トランジスタ１００のしきい値電圧を０Ｖに近い値に抑えることができる。換言すれば、適量のＳｉを添加することによって、主成分としてＺｎ−Ｏ−Ｎを含む半導体を半導体層１４０に用いた薄膜トランジスタ１００のしきい値電圧の変化を抑制することができる。
半導体層１４０に含まれるシリコンは、０．３ａｔｏｍｉｃ％以上が好ましい。さらには、シリコンは、０．３ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％以下がより好ましい。
なお、以上では、薄膜トランジスタ１００がボトムゲート型であり、かつトップコンタクト型のＴＦＴである形態について説明したが、薄膜トランジスタ１００は、このような形態のＴＦＴに限られるものではない。例えば、ゲート電極の下にゲート絶縁膜と半導体層を順に備えるトップゲート型のＴＦＴ、又は、ソース電極とドレイン電極が半導体層の下にあるボトムコンタクト型のＴＦＴであってもよい。
以上、本発明の例示的な実施の形態の薄膜トランジスタについて説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
１００ 薄膜トランジスタ
１１０ 基板
１２０ ゲート電極
１３０ ゲート絶縁膜
１４０ 半導体層
１５０ ソース電極
１６０ ドレイン電極
１１０ 基板
１２０ ゲート電極
１３０ ゲート絶縁膜
１４０ 半導体層
１５０ ソース電極
１６０ ドレイン電極
Claims (3)
- 少なくとも亜鉛、酸素、窒素、及びシリコンを含む半導体層と、
前記半導体層の第１面に配設されるソースと、
前記半導体層の前記第１面に配設されるドレインと、
前記半導体層の前記第１面又は第２面に配設されるゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体層に接続されるゲートと
を含む、薄膜トランジスタ。 - 前記半導体層は、窒化シリコンをさらに含む、請求項１記載の薄膜トランジスタ。
- 前記半導体層は、酸化シリコンをさらに含む、請求項２記載の薄膜トランジスタ。
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