KR20180088704A - Kgd를 갖는 3d 웨이퍼 조립체를 제공하기 위한 시스템 및 방법 - Google Patents

Kgd를 갖는 3d 웨이퍼 조립체를 제공하기 위한 시스템 및 방법 Download PDF

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Abstract

KGD를 갖는 3D 웨이퍼 조립체를 제공하기 위한 시스템 및 방법이 기술된다. 예시적인 방법은 반도체 웨이퍼 상의 다이들의 인덱스를 컴파일링하고, 결함 다이들을 제거하여 모두 작동하는 다이들을 갖는 웨이퍼를 제공한다. 다수의 웨이퍼 상의 결함 다이들은 병렬로 제거될 수 있고, 모든 양품 다이들을 갖는 생성된 웨이퍼들이 3D 웨이퍼 조립체로 적층될 수 있다. 일 구현예에서, 제거된 결함 다이들에 의해 남겨진 공간들은 작동 다이들 또는 충전 재료로 적어도 부분적으로 충전될 수 있다. 결함 다이는 웨이퍼-대-웨이퍼 조립 전 또는 후에 교체되어, 결함있는 적층형 디바이스의 생성을 제거할 수 있거나, 공간들이 빈 상태로 남겨질 수 있다. 저부 디바이스 웨이퍼가 또한 그의 결함 다이가 제거되거나 교체되어, 결함 다이가 없는 3D 스택을 제공하는 웨이퍼-대-웨이퍼 조립이 얻어지게 한다.

Description

KGD를 갖는 3D 웨이퍼 조립체를 제공하기 위한 시스템 및 방법
관련 출원
본 특허 출원은, 2015년 12월 26일로 출원되고 전체적으로 본 명세서에 참고로 포함되는, 쉔(Shen) 등의 미국 가특허 출원 제62/387,502호에 대한 우선권의 이익을 주장한다.
DRAM 스택(stack) 메모리의 대량 생산은 웨이퍼 상의 다이(die)들의 집단을 구성하는 개별 다이들 중 일부에서의 결함 및 드롭아웃(dropout)으로 어려움을 겪을 수 있다. 결함 다이(defective die)("불량 다이(bad die)")는 두 갈래의 문제(two-pronged complication), 즉 어느 다이가 결함있는지를 검출할 때 자원을 소비할 필요성, 및 생산성의 저하를 최소화하면서 결함 다이의 해결을 위해 자원을 사용할 필요성을 야기한다.
종래에는, 반도체 웨이퍼가 다른 웨이퍼에 접합되어("웨이퍼-대-웨이퍼" 또는 "W2W") 집적 회로 디바이스의 3D 스택 구성을 만들거나 개시할 수 있다. 웨이퍼 접합은 마이크로전자장치(microelectronics)의 제조를 위한 웨이퍼-레벨의 패키징 기술이다. 본 명세서에 사용되는 바와 같은 "마이크로전자장치"는 전자장치 패키지, 집적 회로 패키지, 예를 들어 3D 적층형(stacked) 집적 회로 디바이스를 나타내고, 또한 마이크로전자기계 시스템(microelectromechanical system, MEMS), 나노전자기계 시스템(nanoelectromechanical system, NEMS), 및 광전자장치(optoelectronics)를 포함한다. 웨이퍼-레벨 조립에 사용되는 하나 이상의 웨이퍼 상에 불량 다이가 있으면, 웨이퍼들 중 임의의 것으로부터의 불량 다이를 포함하는 생성된 3D 스택들 모두가 결과적으로 결함이 있을 것이다.
종래에는, 제조 공정에서, 단일 웨이퍼 상의 다이들의 집단으로 진행하는 대신에, 반도체 웨이퍼가 또한 개별 다이들로 개별화될(singulated) 수 있고, 불량 다이들이 폐기될 수 있으며, 양품 다이(good die)들은 이들을 스택 내의 다음 다이에 접합시킴으로써 양품 패키지들로 개별적으로 조립될 수 있다. 그러나, 이러한 공정은 각각의 스택을 제조하기 위해 각각의 다이를 개별적으로 취급하는 것을 필요로 한다.
종래에는, 다이-대-웨이퍼 접합(D2W) 공정은 표면 청결도, 정렬, 픽 앤드 플레이스먼트(pick & placement) 정밀도 등의 장애로 인해, 처리량 우려를 가질 수 있다. 또한, 종래의 재구성된 웨이퍼는 다이-시프트(die-shift) 우려를 가질 수 있고, 임시 접합부들을 만든 다음에 이들을 접합해제시키는 데 추가의 단계들을 필요로 할 수 있다.
본 개시 내용은 KGD(known-good-die)를 갖는 3D 웨이퍼 조립체를 제공하기 위한 시스템 및 방법을 기술한다. 예시적인 방법은 반도체 웨이퍼 상의 다이들의 인덱스(index)를 컴파일링(compiling)하고, 결함 다이들을 제거하여 모든 양품 다이들을 갖는 웨이퍼를 제공한다. 다수의 웨이퍼 상의 결함 다이들은 병렬로 제거될 수 있고, 모든 양품 다이들을 갖는 생성된 웨이퍼들이 3D 웨이퍼 조립체로 적층될 수 있다. 일 구현예에서, 제거된 결함 다이들에 의해 남겨진 공간들은 양품 다이들 또는 다른 재료로 충전될 수 있거나 빈 상태로 남겨질 수 있다. 결함 다이는 웨이퍼-대-웨이퍼 조립 전 또는 후에 교체되어, 결함있는 적층형 디바이스의 생성을 제거할 수 있다. 저부 디바이스 웨이퍼가 또한 그의 결함 다이가 제거되거나 교체되어, 결함 다이가 없는 3D 스택을 제공하는 웨이퍼-대-웨이퍼 조립이 얻어지게 한다.
이러한 요약은 청구되는 주제의 핵심적인 또는 본질적인 특징들을 식별하고자 하는 것도 아니고, 청구되는 주제의 범주를 제한함에 있어서 보조물로서 사용되고자 하는 것도 아니다.
이하에서 본 발명의 소정 실시예들이 첨부 도면들을 참조하여 설명될 것이며, 도면들에서 동일한 참조 번호들은 동일한 요소들을 지시한다. 그러나, 첨부 도면들은 본 명세서에 설명된 다양한 구현예를 예시하는 것이며 본 명세서에 설명된 다양한 기술의 범주를 제한하려는 것은 아님을 이해해야 한다.
도 1은 기술된 방법에 의해 제조된, 결함 다이를 갖는 종래의 웨이퍼-대-웨이퍼 스택 대 결함 다이를 갖지 않은 예시적인 웨이퍼-대-웨이퍼 스택의 다이어그램.
도 2는 불량 다이를 KGD로 개별적으로 교체하면서 3D 스택들의 웨이퍼-대-웨이퍼 조립을 수행하기 위한 예시적인 패치-윈도우(patch-window) 기술의 다이어그램.
도 3과 도 4는 웨이퍼-대-웨이퍼 조립 동안에 불량 다이를 제거하기 위한 예시적인 공정의 다이어그램.
도 5와 도 6은 불량 다이가 제거된 웨이퍼 스택을 위한 저부(bottom) 디바이스 웨이퍼를 제조하기 위한 예시적인 공정의 다이어그램.
도 7과 도 8은 불량 다이의 제거를 포함한, 병렬 제조된 다수의 웨이퍼 층을 적층하는 예시적인 공정의 다이어그램.
도 9와 도 10은 웨이퍼-대-웨이퍼 공정 후의 제거를 위한, 웨이퍼-대-웨이퍼 접합 공정 전에 불량 다이를 불능화시키는 예시적인 공정의 다이어그램.
도 11은 서로 접합된 2개의 웨이퍼의 양면으로부터 불량 다이를 제거하는 예시적인 공정의 다이어그램.
도 12는 KGD를 갖는 3D 웨이퍼 조립체 또는 스택 조립체를 제공하는 예시적인 방법의 흐름도.
도 13은 KGD를 갖는 3D 웨이퍼 조립체 또는 스택 조립체를 제공하는 다른 예시적인 방법의 흐름도.
도 14는 스택 조립 동안에 결함 다이를 제거하는 예시적인 방법의 흐름도.
도 15는 스택 조립 동안에 결함 다이를 제거하는 다른 예시적인 방법의 흐름도.
개관
본 발명은 본 명세서에서 또한 "양품 다이" 또는 "작동 다이(operational die)"로 지칭되는 KGD를 갖는 3D 웨이퍼 조립체를 제공하기 위한 시스템과 방법을 기술한다. 대량 생산 동안의 DRAM (메모리) 스택의 조립은 일부 결함 다이, 또는 허용가능한 것으로 확인되지 않은 적어도 일부 다이("불량 다이")로 어려움을 겪어, 다수의 결함 3D IC 최종 제품을 초래할 수 있다.
도 1은 저부 디바이스 웨이퍼로서 사용될 종래의 반도체 웨이퍼(40)를 도시한다. 종래의 반도체 웨이퍼(40)는 웨이퍼 표면 상의 그의 다이 배치(batch) 내에 7개의 결함있는, 작동불가능한, 또는 바람직하지 않은(이하에서 "불량") 다이를 포함한다. 종래의 제2 웨이퍼(50)가 또한 그 자신의 각자의 다이 배치 내에 7개의 상이한 불량 다이를 포함한다. 종래에, 스택 조립 동안의 제1 웨이퍼(40)와 제2 웨이퍼(50) 사이의 웨이퍼-대-웨이퍼 접합 기술은, 원래의 제1 웨이퍼(40)의 7개의 불량 다이 및 제2 웨이퍼(50)의 7개의 불량 다이에 기초하여 이제 최대 14개의 불량 스택을 포함하는 종래의 웨이퍼 스택(60)을 생성한다.
본 명세서에 기술된 바와 같은, KGD를 갖는 3D 웨이퍼 조립체를 제공하기 위한 시스템 및 방법은, 결함 다이를 갖지 않는 저부 디바이스 웨이퍼로 웨이퍼-대-웨이퍼 공정을 시작하기 위해, 예시적인 제1 웨이퍼(70) 내의 불량 다이를 제거하거나 불량 다이를 KGD로 교체할 수 있다. 예시적인 제2 웨이퍼(80)가 또한 그의 불량 다이가 제거되거나 KGD로 교체될 수 있다. 일 구현예에서, 불량 다이가 제거된 빈 자리를 포함하는 제1 웨이퍼(70)가 웨이퍼-대-웨이퍼 접합 작업으로 제2 웨이퍼(80)에 접합된다. 불량 다이가 제거된 빈 공간은 빈 상태로 남아 있거나, 적어도 부분적으로 충전 재료로 충전되거나, 빈 자리의 일부 또는 전부 내에 놓이고 접합되는 KGD로 적어도 부분적으로 충전된다. 제거된 불량 다이가 KGD로 교체될 때, 그 결과는 종래의 기술에 기인하는 종래의 웨이퍼 스택(60) 내의 13개의 불량 스택에 비해, 불량 다이로 인한 불량 스택을 갖지 않는 웨이퍼 스택(90)이다.
예시적인 제조 기술
본 명세서에 기술된 예시적인 공정은 반도체 웨이퍼 상의 결함있는 또는 바람직하지 않은 다이와 같은 다이들의 맵(map) 또는 인덱스(또는 양품 다이들의 인덱스, 또는 둘 모두)를 컴파일링하고, 이러한 웨이퍼를 적층된 디바이스들의 웨이퍼-대-웨이퍼 조립에 사용하여, 웨이퍼-대-웨이퍼 조립 전이나 후에 결함 다이의 일부 또는 전부를 교체하여서, 결함있는 적층된 디바이스들의 생성을 제거한다. 일 구현예에서, 예시적인 공정은 웨이퍼로부터 불량 다이를 제거하여 불량 다이가 제거된 빈 자리, 또는 윈도우를 남기지만, 웨이퍼 상의 나머지 양품 다이를 보존한다. 이어서, 빈 자리들을 갖는 웨이퍼는 웨이퍼-대-웨이퍼 접합 기술을 사용하여 다른 웨이퍼에 접합될 수 있으며, 이는 D2D 접합을 사용한 개별 패키지들의 조립을 개별화하고 이러한 조립과 함께 작업하는 것과는 대조적으로, 웨이퍼-대-웨이퍼 접합 단계에서 단일 웨이퍼 상에 남아 있는 양품 다이들의 3D 조립을 가능하게 한다. 바람직하다면, 초기 웨이퍼 상의 빈 자리들이 이어서 다이-대-웨이퍼(die-to-wafer, D2W) 접합 기술을 사용하여 KGD로 부분적으로 또는 전체적으로 충전될 수 있다. 또는, 빈 자리들 중 일부 또는 전부가 추가의 처리 동안에 빈 상태로 남아 있을 수 있다. 최종 결과는 양품 다이가 웨이퍼 상에 남아 있고 효과적으로 웨이퍼-대-웨이퍼 접합을 받는 반면, 불량 다이는 원한다면 다이-대-웨이퍼 접합을 통해 개별적으로 또는 그룹으로 교체될 수 있다는 것이다. 이러한 공정은 웨이퍼 상의 일부 자리가 의도적으로 빈 상태로 남아 있는 경우에도, KGD만이 웨이퍼 상에 있는 신뢰성 있는 대규모 3D 웨이퍼 조립체 제조를 제공한다. 이러한 예시적인 시스템과 방법은 KGD 쟁점이 발생하는 많은 상이한 공정들과 함께 사용될 수 있고, 특정 공정 또는 접합 기술로 제한되지 않는다.
이러한 예시적인 시스템과 방법은 DBI(DIRECT BOND INTERCONNECT) 기술(미국 노스 캐롤라이나주 롤리 소재의 집트로닉스 인크.(Ziptronix Inc.) 및 미국 캘리포니아주 새너제이 소재의 테세라 테크놀로지스 인크.(Tessera Technologies Inc.))을 채용한 것과 같은 DRAM 스택의 제조에 적용가능하다. 그러나, 이러한 예시적인 시스템과 방법은 DRAM 스택의 제조로 제한되지 않고, 특정 생산라인 후단(back-end-of-line) 공정 또는 특정 접합 또는 상호연결 기술, 예를 들어 DBI로 제한되지 않는다. KGD를 갖는 3D 웨이퍼 조립체를 제공하기 위한 예시적인 시스템과 방법은 KGD 문제가 발생하는 다수의 제조 공정에 적용될 수 있다.
생산라인 후단 공정은, 이러한 용어가 본 명세서에 사용되는 바와 같이, 트랜지스터, 커패시터, 저항기 등과 같은 개별 디바이스가 웨이퍼 상의 배선과 상호연결되는 집적 회로 제조의 제2 부분을 포함한다. 제조의 생산라인 후단 세그먼트는 통상적으로, 금속의 제1 층이 웨이퍼 상에 침착될 때 시작된다. 생산라인 후단 재료는 접점, 절연 층(유전체), 상이한 레벨의 금속 층, 및 칩-대-패키지(chip-to-package) 연결을 위한 접합 부위를 포함한다.
마이크로전자장치에서, 예시적인 방법의 예시적인 응용에서, 3차원 집적 회로(3D IC)는 규소 웨이퍼들 및/또는 다이들을 적층하고 이들을 실리콘-관통-비아(through-silicon via, TSV)들을 사용하여 수직으로 상호연결하여, 예를 들어 적층된 웨이퍼 및/또는 다이가 종래의 2차원 회로보다 감소된 전력과 그보다 더 작은 풋프린트(footprint)로 성능 개선을 달성하기 위해 단일 장치로서 거동하도록 함으로써 제조되는 집적 회로이다. 3D IC는, 이러한 용어가 본 명세서에 사용되는 바와 같이, 전기적 성능 이득을 달성하기 위해 "z-방향", 또는 높이/깊이라는 제3 치수를 이용하는 다수의 3D 집적화 계획들 중 단지 하나이다. 다양한 3D IC 계획들이 전역(global)(패키지), 중간(접합 패드), 및 국소(local)(트랜지스터) 레벨에서의 그들의 상호연결 체계(interconnect hierarchy) 레벨에 의해 분류될 수 있다. 일반적으로, 3D 집적화는 3D 웨이퍼-레벨 패키징(3D wafer-level packaging, 3DWLP); 2.5D, 및 3D 인터포저-기반(interposer-based) 집적화; 3D 적층형 IC(3D stacked IC, 3D-SIC) 제조, 모놀리식(monolithic) 3D IC 제조; 3D 이종(heterogeneous) 집적화; 및 3D 시스템 집적화와 같은 기술을 포함하는 광범위한 용어이다.
하나의 예시적인 접합 기술로서의 DBI는 반도체 기판, 예를 들어 규소 및 III-V 조합이 3D 방식으로 접합되고 전기적으로 상호연결되어 신호 경로들의 밀도를 최대화시킬 수 있게 하는 공정을 포함한다. DBI는 확장가능(scalable) 3D IC를 구축하기 위해 초고밀도의 수직 상호연결부들이 트랜지스터들, 게이트들, 및 디바이스들 사이에서 이루어질 수 있게 한다.
예시적인 DBI 기술은, 접합된 표면에서 상호연결이 일어나는 해법을 제공함으로써, 실리콘-관통-비아 및 다이-관통-비아(through-die-via, TDV)의 필요성을 감소시킬 수 있다. 현재의 3D IC 집적화 방법에 사용되는 종래의 실리콘-관통-비아 기술은 생산라인 후단 상호연결 라우팅을 방해하고 과도한 규소를 소모시키며 인증(qualification)을 저해할 수 있다. DBI는 생산라인 후단 상호연결을 통한 비아의 에칭 및 충전 없이 다이-대-웨이퍼 또는 웨이퍼-대-웨이퍼 스케일 방법론으로 접합되는 3D IC들을 위한 고밀도의 전기 연결부들을 제공한다. 예를 들어, DBI는 종래의 3D 상호연결 접근법에 사용되는 다이-관통-비아에 의한 제곱 센티미터당 100,000개 연결부 밀도에 비해 제곱 센티미터당 100,000,000개를 초과하는 전기 연결부를 달성할 수 있다.
예시적인 DBI 기술은 상호연결 스택을 붕괴시키고 훼손시킴이 없이 접합 공정의 일부로서 IC들 사이에서 이루어지는 직접 연결을 허용한다. DBI 기술은 3D 적층형 구조체에 사용되는 각각의 칩의 산화규소 표면들 또는 질화물 표면들 사이에서 실온 공유 결합이 이루어질 수 있게 할 수 있고, 각각의 칩의 표면 내에 매립된 금속 패턴을 노출시키기 위해 화학-기계적 폴리시(polish)를 사용할 수 있다. 이들 패턴이 정렬되고 접합될 때, 접합 공정의 일부로서 열 및/또는 압력을 필요로 하여 왜곡과 오정렬을 증가시키는 다른 접합 기술과는 대조적으로, 왜곡과 오정렬이 최소화된다. 칩들 사이에 효과적인 전기 연결부를 형성하는 금속 패턴을 포함한 직접 접합은 칩 표면들 사이의 매우 높은 결합 에너지에 의해 특징지어진다. 이들 전기 연결부의 낮은 저항은 더욱 우수한 전력 효율을 가능하게 하고, 형성될 3D IC의 전체 전력 소비를 감소시킨다.
본 명세서에 기술된 KGD를 갖는 3D 웨이퍼 조립체를 제공하기 위한 시스템 및 방법은, 예를 들어 구리 열압착 또는 전술된 바와 같은 DBI 기술을 포함한 면-대-면(face-to-face) 웨이퍼 접합 기술을 사용할 수 있다.
예시적인 시스템과 방법은 나노기술, 미세기계가공, 및 3D 전자장치를 위한 핵심 기반 기술(key enabling technology)인 규소 웨이퍼들의 접합을 사용할 수 있다. 접착제 접합, 금속 공융 접합, 및 웨이퍼 상에 성장되거나 그 상에 침착된 산화규소 표면에 기초한 접합을 포함한 다양한 기술이 개발되었다. 산화물 접합은 기계적으로 강건하고 화학적으로 불활성이며 규소 처리에 전형적인 고온을 견딜 수 있다는 이점을 갖는다. 직접 산화물 접합은 저온에서 강한 접합부를 형성하도록 화학적으로 처리되고 평탄화된 규소 웨이퍼들을 합착함으로써 형성된다. 웨이퍼들이 실온에서 합착될 때, 강한 접합이 자발적으로 개시된다. 추가의 어닐링(annealing)이 접합 강도의 상당한 증가를 제공할 수 있다. DBI는 평탄화된 혼성(hybrid) 금속 및 산화물 표면을 사용할 수 있다. 금속의 예는 니켈 또는 구리를 포함한다. 평탄화된 혼성 표면 내의 금속은 접합 계면을 가로질러 상호연결부를 형성하며, 이러한 상호연결부는 3D 상호연결 구조체를 구축하는 데 사용될 수 있다. 이러한 공정은 평탄도가 우수할 때 가장 효과가 좋으며, 이는 현대 CMOS 공정의 특징이다. 접합 공정 동안에 존재하는 먼지 입자가 국소 접합 공극(void)을 생성할 수 있다. 이들 미접합 영역은 대면적 모듈 수율(yield)을 제한하고, 활성 타일(active tile) 발생의 원인이 된다. 위에 소개된 예시적인 DBI 공정은 웨이퍼-대-웨이퍼 또는 칩-대-웨이퍼 접합에 사용될 수 있다. 그러나, 웨이퍼-대-웨이퍼 공정은 가장 저렴하고, 대량으로의 확장에 가장 적합하다.
KGD를 갖는 3D 웨이퍼 조립체를 제공하기 위한 예시적인 시스템과 방법은 대안적인 종래의 접근법에 비해 많은 이점을 제공한다. 예를 들어, 종래의 다이-대-웨이퍼 접합(D2W) 후형(thick) 다이 평탄화는 간극-충전 재료와 규소 사이의 열팽창 계수(coefficient of thermal expansion, CTE) 부정합으로 인한 휨(warpage) 및 낮은 처리량에 의해 특징지어질 수 있다. KGD를 갖는 3D 웨이퍼 조립체를 제공하기 위한 예시적인 시스템과 방법은 웨이퍼에 대한 90%의 수율을 가정하면, 처리량의 최대 10배의 증가를 제공할 수 있고, 간극-충전 재료 체적을 최소화시킴으로써 휨 문제를 실질적으로 감소시킨다.
종래의 박형(thin) 다이-대-웨이퍼 접합 기술이 또한 낮은 처리량과 박형 다이 취급의 문제에 의해 특징지어진다. 대조적으로, KGD를 갖는 3D 웨이퍼 조립체를 제공하기 위한 예시적인 시스템과 방법은 처리량의 최대 10배의 증가와, 또한 박형 다이를 취급할 필요가 없는 이득을 제공한다.
종래의 재구성된 다이-대-웨이퍼 접합 및 웨이퍼-대-웨이퍼 기술은 다이 시프트, 간극-충전 재료와 규소 사이의 CTE 부정합으로 인한 휨, 및 또한 간극-충전 재료 위에의 산화물의 부착이라는 단점을 갖는다. KGD를 갖는 3D 웨이퍼 조립체를 제공하기 위한 예시적인 시스템과 방법은 대부분의 다이들에 대해 다이 시프트를 제공하지 않고, 교체된 다이에 대해 최소의 다이 시프트를 제공한다. 게다가, 처리에 부담을 주는 임시 접합 및 접합해제(debonding)가 없다. 간극-충전 재료 체적이 최소화되기 때문에 휨이 실질적으로 감소된다. 그리고, 간극-충전 재료 커버리지(coverage)가 최소화되기 때문에 부착 문제가 보다 적다.
일 구현예에서, 예시적인 공정은 양품 다이와 불량 다이에 대한 별개의 접합 단계, 즉 양품 다이에 대한 웨이퍼-대-웨이퍼 접합, 및 불량 다이에 대한 다이-대-웨이퍼 접합을 포함한다. 불량 다이는, 예를 들어 다이싱(dicing)에 의해, 레이저 완전 절단 또는 부분 절단 다이서(dicer)에 의해, 반도체 웨이퍼로부터 제거될 수 있다. 불량 다이가 제거되어 관통 구멍을 형성한 웨이퍼는 기존 웨이퍼, 캐리어(carrier), 또는 기존 디바이스 웨이퍼 스택 상에 웨이퍼-대-웨이퍼 접합될 수 있다.
예시적인 시스템과 방법은 모바일 디바이스(mobile device), 엔터프라이즈 디바이스(enterprise device), 데이터센터 장비, 고성능 컴퓨팅 디바이스, 및 PC를 위한 DRAM과 같은 여러 분야의 조립체에 적용될 수 있다. 예시적인 시스템과 방법은 종래의 박형 웨이퍼, 웨이퍼/다이 취급, 및 후형 다이-대-웨이퍼 평탄화 해법을 개선한다.
예시적인 시스템과 방법은 고 수율을 유지하기 위해 불량 다이 교체를 갖는 고-처리량 웨이퍼 레벨 공정을 제공한다. 예시적인 방법은, 단지 1회의 정렬, 및 웨이퍼 인덱스를 사용한 모든 교체 다이들에 대한 픽-앤드-플레이스 작업을 포함하는 고-처리량 다이-대-웨이퍼 접합을 포함할 수 있다. 일 구현예에서, 작업을 둔화시키는 임시 접합/접합해제 단계가 없고, 다이 시프트가 없다.
예시적인 시스템
도 2는 KGD를 갖는 3D 웨이퍼 조립체를 제공하기 위한 공정의 예시적인 구현예를 도시한다. 웨이퍼를 개별 다이들로 개별화하고 불량 다이를 폐기하며 양품 다이로부터만 양품 스택을 조립하는 종래의 공정 대신에, 예시적인 공정은 모든 양품 다이들을 웨이퍼 형태(100)로 유지시키지만, 불량 다이(104)들을 제거하여, 웨이퍼(100) 내에 빈 자리(106)들을 남긴다. 일 구현예에서, 예시적인 방법은 이어서 웨이퍼(100)를 제2 웨이퍼(108)에 접합시킨다. 이어서, 패치-윈도우(patch-window) 단계에서, 예시적인 방법은 원하는 대로, KGD(110), 또는 KGD(110)의 그룹, 또는 다른 충전재 재료를 웨이퍼(100) 내의 빈 자리(106)들 중 적어도 일부에 접합시키거나, 아니면 빈 자리(106)들을 빈 상태로 남겨 둔다. 이러한 공정은 일부 자리(106)들이 비어 있을지라도, 모든 양품 다이(110)들을 갖는 웨이퍼-대-웨이퍼 조립체에 웨이퍼(100)가 사용되는 결과를 가져온다. 제2 웨이퍼(108)가 또한 그의 결함 다이들이 제거되고 그의 빈 자리들이 전체적으로 또는 부분적으로 양품 다이(110)들로 교체될 때, 예시적인 공정은 모든 양품 다이들 및 증대된 개수의 양품 스택들을 갖는 웨이퍼-대-웨이퍼 조립체가 얻어지게 한다.
도 3과 도 4는 적층될 2개의 반도체 웨이퍼에 관하여, KGD를 갖는 3D 웨이퍼 조립체를 제공하기 위한 시스템과 방법의 예시적인 구현예를 도시한다. 도 3은 적어도 하나의 생산라인 후단 단계 후의, 예를 들어 웨이퍼(100)에 대한 적어도 하나의 유전체 층과 적어도 하나의 전도성 층의 적용 후의 예시적인 웨이퍼(100)를 도시한다. "전도성 층"은 전도체, 전도성 라인, 트레이스, 회로 등을 수용하는 층이다. 생산라인 후단 단계는, 예를 들어 DBI 작업, 및 예를 들어 실리콘-관통-비아(TSV)의 추가를 구현할 수 있다. 그러나, 예시적인 공정은 DBI 구현예로 제한되지 않는다.
일 구현예에서, 예를 들어 연삭 또는 폴리싱과 같은 박화(102)가 웨이퍼(100)의 전방 면(103)의 층에 적용되어 웨이퍼 두께를 예를 들어 200 μm로 감소시킨다. 결함 ("불량") 다이(104)가 불량 다이(104)의 다이싱, 예를 들어 레이저 다이싱, 플라즈마 에칭, 워터젯 절단, 화학 에칭 등에 의해 웨이퍼(100)로부터 제거되어, 웨이퍼(100) 내에 빈 자리(106), 또는 관통 구멍(106)을 남긴다. 다이싱은 예를 들어 일본 도쿄 소재의 디스코 테크놀로지스(DISCO technologies)로부터의 레이저 완전 절단 다이서를 채용할 수 있다. 또는, 예를 들어, 스테퍼 포토리소그래피(stepper photolithography), KGD 맵으로부터의 인덱싱을 사용할 수 있다.
불량 다이(104)가 제거된 관통 구멍(106)을 갖는 웨이퍼(100)의 전방 면(103)은 제2 저부 디바이스 웨이퍼(108)에 접합될 수 있다. 적용된 층(111)을 포함하는 하나 이상의 KGD(110), 그렇지 않으면 충전재 재료(도시되지 않음)가 웨이퍼(100) 내의 빈 자리(106)들 중 일부 또는 전부에서 저부 디바이스 웨이퍼(108)에 접합될 수 있거나, 빈 자리(106)들이 빈 상태로 남아 있을 수 있다. 일 구현예에서, 양품 다이(110)는 병렬 공정으로 동시에 제조되는 다른 웨이퍼로부터 얻어질 수 있다. 충전재 재료를 사용하거나 단지 빈 자리(106)를 빈 상태로 남겨 두는 대신에, 양품 다이(110)가 놓이면, 예를 들어 픽-앤드-플레이스 작업이 사용될 수 있다. 특정 다이 교체 공정에 따라, 저부 디바이스 웨이퍼(108)에의 교체된 KGD(110)의 접합부가 이어서 어닐링될 수 있다.
도 4에서, 배면 노출에서, 웨이퍼(100)의 배면(112)이 예를 들어 대략 50 μm로 박화될 수 있고, 절연체, 유전체, 산화물, 성형 재료, 또는 BCB 재료와 같은 충전재 재료가 새로 접합된 양품 다이(110) 주위의 간극 또는 홈(114)을 충전하도록 침착될 수 있다. 박화, 폴리싱, 연삭, 폴리그라인딩(polygrinding) 등이 적용되어 실리콘-관통-비아(116)를 노출시킬 수 있다.
실리콘-관통-비아(116)가 노출된 후에, 계속되는 배면 처리는, 예를 들어 고품질을 위한 고온에서의 산화물 침착(118)과 같은 하나 이상의 추가의 층을 적용할 수 있을 뿐만 아니라, 예를 들어 폴리싱, 화학-기계적 평탄화(chemical-mechanical planarization, CMP), 생산라인 후단 절차, 및/또는 DBI 층을 적용할 수 있다.
더 많은 층(120)들이 위와 동일한 공정을 사용하여, 추가되는 웨이퍼 층(120)의 전면(121)을 웨이퍼(100)의 배면(112)(및 층(118))을 향하게 함으로써 스택 상에 접합될 수 있다.
도 5와 도 6은 방금 전술된 것과 같은, 웨이퍼-대-웨이퍼 공정에 사용하기 위한, 저부 디바이스 웨이퍼(108)의 예시적인 생성을 도시한다. 저부 디바이스 웨이퍼(108)의 생성은, 다른 작업들 중에서도, 예를 들어 200 μm로의 박화와 함께, 생산라인 후단 / DBI / 및 실리콘-관통-비아 작업들을 포함할 수 있다.
예시적인 저부 디바이스 웨이퍼(108)의 제조를 위해, 하나 이상의 불량 다이(122)가 예를 들어 다이싱, 예를 들어 레이저 다이싱, 플라즈마 에칭, 워터젯 절단, 화학 에칭에 의해 제거되어, 저부 디바이스 웨이퍼(108) 내에 빈 자리(124), 또는 관통 구멍을 남길 수 있다.
빈 자리(124)를 갖는 저부 디바이스 웨이퍼(108)의 전방 면(109)은, 예를 들어 질화규소 Si3N4 / 이산화규소 SiO2 / 규소 Si를 사용하여, 접합 층(128)을 통해 임시 캐리어(126)에 접합될 수 있다. 추후에, 연삭이 사용되어 캐리어(126)를 제거할 수 있거나, 저부 디바이스 웨이퍼(108)가 광, 열, 또는 나이프 기술을 통해 캐리어(126)와의 임시 접합부로부터 제거될 수 있다.
KGD(130)가, 예를 들어 픽-앤드-플레이스 작업을 적용하여, 웨이퍼(108) 내의 빈 자리(124)들 중 일부 또는 전부에서 저부 디바이스 웨이퍼(108)에 접합될 수 있다.
도 6에서, 배면(132)이 예를 들어 대략 50 μm로 박화될 수 있고, 예를 들어 절연체, 유전체, 산화물, 성형 재료, 또는 BCB 재료와 같은 충전재가 새로 배치된 양품 다이(130) 주위의 간극 또는 홈(134)을 충전하기 위해 침착될 수 있다. 연삭, 폴리싱 등이 배면(132)에 적용되어, 존재할 수 있는 실리콘-관통-비아(136)를 노출시킬 수 있다.
실리콘-관통-비아 노출 후에, 계속되는 배면 처리는 예를 들어 산화물 층(138)의 침착과 같은 추가의 층을 적용과, 예를 들어 폴리싱 또는 평탄화, 화학-기계적 평탄화, 생산라인 후단 절차, 및/또는 DBI 층의 형성과 같은 다른 작업을 포함할 수 있다.
전체 스택이 조립된 후에, 임시 캐리어(126)와 접합 층(128)이 제거될 수 있다.
도 7과 도 8은 결함 다이가 제거된, 웨이퍼 스택의 다수의 웨이퍼 층을 적층하는 예시적인 방법을 도시한다. 웨이퍼 층들은 병렬로 제조될 수 있는데, 스택의 각각의 웨이퍼 층은 단일 웨이퍼 또는 다수의 웨이퍼(600) 상에 동시에 제조된 다음에 적층된다.
우선, 전형적인 웨이퍼(600)가 웨이퍼(600)의 전방-면 층을 폴리싱 또는 연삭함으로써 박화(602)될 수 있다. 이러한 박화(602)는 집적 회로의 적층과 고밀도 패키징을 허용하기 위해 웨이퍼 두께를 예를 들어 대략 200 μm로 감소시킬 수 있다. 이어서, 불량 다이(604)만이 다양한 기술, 예를 들어 레이저 다이싱, 플라즈마 에칭, 융제(ablation), 워터젯 절단, 화학 에칭, 및 레이저 그루빙(laser grooving)을 포함할 수 있는 다이싱에 의해 웨이퍼(600)로부터 제거된다. 결함 다이(604)의 제거는 웨이퍼(600) 내에 빈 공간("빈 자리")을 남긴다.
다음으로, 웨이퍼(600)의 전방 면(603)이 강성 임시 캐리어(606) 상에 장착될 수 있다. 3가지 상이한 변형에서, 빈 자리는 빈 상태로 남아 있을 수 있거나, 적어도 부분적으로 충전 재료로 충전될 수 있거나, 제거된 결함 다이(604)를 대체하는 양품 교체 다이를 수용할 수 있다. 제거된 결함 다이(604)를 대체하기 위해 KGD(608)가 사용되면, 양품 다이(608)가 예를 들어 정렬을 위한 웨이퍼 기준점(fiducial)을 사용하여, 빈 자리들 중 일부 또는 전부 내에 놓일 수 있다. 새로 놓인 양품 다이(608) 주위의 생성된 간극 또는 홈(610)이 절연체, 유전체, 성형 재료, 산화물, 및 벤조사이클로부텐(BCB)-기반 재료 등과 같은 충전 재료로 충전되고 추가의 하류측 처리를 위해 진행될 수 있다.
도 8에서, 웨이퍼(600)의 배면(612)에 대한 처리는 배면(612)의 박화와, 추가의 층(613), 예를 들어 유전체의 하나 이상의 층, 및 실리콘-관통-비아와 전기 연통하는 하나 이상의 인접한 전도성 층의 배치 또는 형성을 포함할 수 있으며, 이때 이들 층은 적합하게 폴리싱되거나 평탄화된다. 예를 들어, 추가의 층(613)은 지본드(ZIBOND) 직접 산화물 접합의 층, 또는 집적 고밀도 상호연결 형성물과의 DBI 비-접착 공유 결합(미국 노스 캐롤라이나주 롤리 소재의 집트로닉스 인크. 및 미국 캘리포니아주 새너제이 소재의 테세라 테크놀로지스 인크.)의 층을 포함할 수 있다. 다음으로, 웨이퍼-대-웨이퍼 접합(614)이 개시될 수 있다. 마지막으로, 또는 어떤 단계에서, 임시 캐리어(606)가 접합해제될 수 있다. 그 결과는 초기 웨이퍼(600) 및 그의 층과, 추가의 웨이퍼 층(614)으로 구성되는 다층 웨이퍼 조립체(616)이다. 물론, 스택의 깊이와 밀도를 증가시키기 위해, 이러한 웨이퍼-대-웨이퍼 스택 조립이 반복될 수 있다.
도 9와 도 10은 웨이퍼-대-웨이퍼 공정 후의 제거를 위한, 웨이퍼-대-웨이퍼 접합 공정 전에 불량 다이를 불능화시키는 예시적인 공정을 도시한다. 이러한 예시적인 공정에서, 예를 들어 위의 도 3 내지 도 6의 예시적인 구현예에서 앞서 도시된 바와 같이, 웨이퍼-대-웨이퍼 접합 공정 전 대신에, 웨이퍼-대-웨이퍼 접합 공정 후에 결함 다이들 중 일부 또는 전부가 제거된다.
도 9에서, 전체 두께에서, 예시적인 웨이퍼(800)는 실리콘-관통-비아(136)와, 하나 이상의 생산라인 후단 층(801), 예를 들어 하나 이상의 유전체 층 및 실리콘-관통-비아와 전기 연통하는 하나 이상의 전도성 층을 구비할 수 있다. 층(801)은 예를 들어 DBI 층일 수 있다. 웨이퍼-대-웨이퍼 접합 전에, 웨이퍼(800)의 전방 면(804) 상에서 층(801)으로부터 박층 영역(thin-layered area)(803)을 제거하되, 결함 다이(802)의 각각의 자리에서만 제거함으로써 각각의 결함 다이(802)가 웨이퍼-대-웨이퍼 접합 공정으로부터 효과적으로 불능화된다. 박층 영역(803)은 예를 들어 레이저 융제 또는 에칭에 의해 접합 상태로부터 제거되거나 불능화될 수 있다.
이어서, 웨이퍼(800)의 전방 면(804)이 저부 디바이스 웨이퍼(806)에 접합된다. 적합한 저부 디바이스 웨이퍼(806)의 제조가 도 5와 도 6에 관하여 전술되어 있다. 이어서, 웨이퍼(800)의 배면(807)이 박화(808)되어 두께를 감소시킬 수 있지만, 일 구현예에서, 실리콘-관통-비아(136)를 노출시킬 정도로 얇지는 않다.
도 10에 도시된 바와 같은, 예시적인 공정의 다음 단계에서, 예를 들어 레이저 (부분) 절단 또는 플라즈마 에칭에 의해 수직 홈(814)을 절삭하여 지정된 결함 다이(810)를 웨이퍼(800)로부터 방출함으로써, 결함 다이(810)만이 제거된다. 이에 의해 웨이퍼(800) 상에 생성된 각각의 빈 자리는 빈 상태로 남아 있을 수 있거나, 충전 재료를 수용할 수 있거나, 저부 디바이스 웨이퍼(806)에 접합되는 작동 KGD(812)를 수용할 수 있고, 이어서 예를 들어 접합부가 어닐링될 수 있다.
새로 놓인 KGD(812) 주위에 남겨진 수직 간극 또는 홈(814)이, 예를 들어 절연체, 유전체, 산화물, 성형 재료, BCB 재료, 또는 어떤 다른 중합체와 같은 충전 재료(815)로 충전될 수 있다. 충전 재료(815)는, 예를 들어 액체로서 출발한 다음에 화학-기계적 폴리싱(chemical-mechanical polishing, CMP) 공정에 적합하도록 경화되는 재료일 수 있다.
이어서, 웨이퍼(800)의 배면(807)이 박화되고 폴리싱 또는 폴리그라인드(polygrind) 작업(816)이 적용되어 실리콘-관통-비아(136)를 노출시킬 수 있다. 이때, 이제 KGD(812)로 채워진 웨이퍼(800)는, 예를 들어 도 7과 도 8에 관하여 전술된 바와 같이, 다수의 층의 적층 및 병렬 제조를 거칠 수 있다.
도 11은 웨이퍼-대-웨이퍼 공정 후의 불량 다이의 제거를 위한, 웨이퍼-대-웨이퍼 접합 공정 전에 불량 다이의 접합 표면을 불능화시키는, 도 9와 도 10에 도시된 예시적인 공정의 변형을 도시한다. 도 11에서, 2개의 전체 두께의 예시적인 웨이퍼(1100, 1102)는 실리콘-관통-비아(136)와, 하나 이상의 (생산라인 후단) 층(1104, 1106), 예를 들어 하나 이상의 유전체 층 및 하나 이상의 전도성 층을 구비할 수 있다. 웨이퍼-대-웨이퍼 접합 전에, 각각의 웨이퍼(1100, 1102)의 각각의 전방 면(1116, 1118)의 층(1104, 1106)으로부터 박층 영역(1112, 1113, 1114)을 제거하되, 결함 다이(1108, 1109, 1110)의 자리에서만 제거함으로써 결함 다이(1108, 1109, 1110)가 웨이퍼-대-웨이퍼 접합 공정으로부터 불능화되도록 효과적으로 지정된다. 박층 영역(1112, 1113, 1114)은 예를 들어 레이저 융제 또는 에칭에 의해 접합 상태로부터 제거되거나 불능화될 수 있다.
다음 단계에서, 웨이퍼(1100, 1102)의 전방 면(1116, 1118)이 이어서 도 9 및 도 10에서와 같이, 각각의 저부 디바이스 웨이퍼에 접합되는 대신에, 서로 접합된다. 이어서, 각각의 웨이퍼(1100, 1102)의 배면(1120, 1122)이 박화되어 두께를 감소시킬 수 있지만, 일 구현예에서, 실리콘-관통-비아(136)를 노출시킬 정도로 얇지는 않다.
예시적인 공정의 다음 단계에서, 각각의 웨이퍼(1100, 1102) 상의 다이들의 각각의 인덱스 또는 맵에 따라, 각각의 웨이퍼(1100, 1102)의 각각의 배면(1120, 1122)으로부터 결함 다이(1108, 1109, 1110)만이 제거된다. 결함 다이(1108, 1109, 1110)들은 각각의 각자 웨이퍼(1100, 1102)에 대해 상이한 상대 위치들에 있을 수 있다. 각각의 각자 배면(1120, 1122) 상의 결함 다이(1108, 1109, 1110)들은 그들의 제거를 위해 예를 들어 다이싱, 예를 들어 레이저 절단 또는 플라즈마 에칭을 통해 제거될 수 있다. 이에 의해 각각의 웨이퍼(1100, 1102) 상에 생성된 각각의 빈 자리가 빈 상태로 남아 있을 수 있거나, 충전 재료를 수용할 수 있거나, 대향 웨이퍼(1100 또는 1102)의 전방 면(1116 또는 1118)에 접합된 작동 KGD(1124, 1125, 1126)를 수용할 수 있다. 이어서, 접합부가 예를 들어 어닐링될 수 있다.
새로 놓인 KGD(1124, 1125, 1126) 주위에 남겨진 수직 간극 또는 홈(1128)이, 예를 들어 절연체, 유전체, 산화물, 성형 재료, BCB 재료, 또는 어떤 다른 중합체와 같은 충전 재료(1130)로 충전될 수 있다. 충전 재료(1130)는, 예를 들어 액체로서 출발한 다음에 화학-기계적 폴리싱(CMP) 공정에 적합하도록 경화되는 재료일 수 있다.
웨이퍼(1100, 1102)들의 반대편 배면(1120, 1122)들이 박화되거나 폴리싱되어 실리콘-관통-비아(136)를 노출시킬 수 있다. 이때, 이제 KGD(1124, 1125, 1126)로 채워진 접합된 웨이퍼(1100, 1102)의 양면이 3D 스택 구성을 위한 추가의 웨이퍼 및/또는 층의 적층을 거칠 수 있다.
예시적인 방법
도 12는 KGD를 갖는 3D 웨이퍼 조립체를 제공하는 예시적인 방법(1200)을 도시한다. 도 12의 흐름도에서, 예시적인 방법(1200)의 동작들은 개개의 블록들로 도시된다.
블록(1202)에서, 반도체 재료의 웨이퍼 상의 다이들의 인덱스가 컴파일링된다.
블록(1204)에서, 하나 이상의 결함 다이가 웨이퍼로부터 제거된다.
블록(1206)에서, 결함 다이가 제거된 웨이퍼는 적층된 디바이스들의 조립에 사용된다. 적층된 디바이스들은 마이크로전자장치, 예를 들어 전자장치 패키지, 집적 회로 패키지, 3D 적층형 집적 회로 디바이스, 마이크로전자기계 시스템(MEMS), 나노전자기계 시스템(NEMS), 또는 광전자장치일 수 있다.
도 13은 KGD를 갖는 3D 웨이퍼 조립체를 제공하는 다른 예시적인 방법(1300)을 도시한다. 도 13의 흐름도에서, 예시적인 방법(1300)의 동작들은 개개의 블록들로 도시된다.
블록(1302)에서, 반도체 재료의 제1 웨이퍼 상의 다이들의 인덱스가 컴파일링된다.
블록(1304)에서, 하나 이상의 결함 다이가 제1 웨이퍼로부터 제거되어 제1 웨이퍼 내에 하나 이상의 빈 공간을 남긴다.
블록(1306)에서, 제1 웨이퍼가 반도체 재료의 제2 웨이퍼, 또는 캐리어에 접합된다.
블록(1308)에서, 제1 웨이퍼 상의 하나 이상의 빈 공간이 빈 상태로 남아 있거나, 충전 재료로 적어도 부분적으로 충전되거나, 제1 웨이퍼 내의 하나 이상의 빈 공간을 통해 제2 웨이퍼 또는 캐리어에 접합된 하나 이상의 작동 다이로 적어도 부분적으로 충전된다.
도 14는 스택 조립 동안에 결함 다이를 제거하는 예시적인 방법(1400)을 도시한다. 도 14의 흐름도에서, 예시적인 방법(1400)의 동작들은 개개의 블록들로 도시된다.
블록(1402)에서, 반도체의 웨이퍼 상의 다이들이 인덱싱된다.
블록(1404)에서, 웨이퍼 상의 하나 이상의 결함 다이 각각의 접합 표면이 불능화되는데, 웨이퍼의 접합 표면은 웨이퍼를 추가의 웨이퍼 또는 캐리어에 접합시키기 위한 것이다.
블록(1406)에서, 웨이퍼가 추가의 웨이퍼 또는 캐리어에 접합되어 접합된 웨이퍼를 형성하며, 여기서 각각의 결함 다이의 불능화된 접합 표면은 추가의 웨이퍼 또는 캐리어에 접합가능하지 않다.
블록(1408)에서, 하나 이상의 결함 다이를 접합된 웨이퍼로부터 방출시키기 위해, 접합된 웨이퍼 내에 수직 홈이 절삭된다.
도 15는 스택 조립 동안에 결함 다이를 제거하는 다른 예시적인 방법(1500)을 도시한다. 도 15의 흐름도에서, 예시적인 방법(1500)의 동작들은 개개의 블록들로 도시된다.
블록(1502)에서, 반도체의 제1 웨이퍼 및 반도체의 제2 웨이퍼 상의 다이들이 인덱싱된다. 각각의 웨이퍼는 제1 면 및 제2 면을 구비한다.
블록(1504)에서, 제1 웨이퍼 및 제2 웨이퍼 각각 상의 하나 이상의 결함 다이 각각에 대응하는 접합 표면 영역이 불능화되며, 여기서 제1 및 제2 웨이퍼들의 각각의 제1 면들은 웨이퍼들을 서로 접합시키기 위한 접합 표면들을 포함한다.
블록(1506)에서, 제1 및 제2 웨이퍼들의 각각의 제1 면들의 접합 표면들이 서로 접합되어 접합된 웨이퍼 스택을 형성한다. 하나 이상의 결함 다이의 불능화된 접합 표면 영역은 다른 웨이퍼에 접합되지 않는다.
블록(1508)에서, 접합된 웨이퍼 스택의 양면으로부터 하나 이상의 결함 다이를 방출시키기 위해 제1 및 제2 웨이퍼들의 반대편 외향 제2 면들 각각으로부터 하나 이상의 결함 다이 주위에 홈이 절삭된다.
명세서 및 첨부된 청구범위에서, 용어 "연결하다", "연결", "연결된", "~와 연결하여" 및 "연결하는"은 "~와 직접 연결하여" 또는 "하나 이상의 요소를 통해 ~와 연결하여"를 의미하는 데 사용된다. 용어 "결합하다", "결합하는", "결합된", "함께 결합된" 및 "~와 결합된"은 "직접 함께 결합된" 또는 "하나 이상의 요소를 통해 함께 결합된"을 의미하는 데 사용된다.
본 발명은 제한된 수의 실시예들에 관하여 개시되었지만, 본 발명의 이익을 갖는 당업자는 본 설명을 고려할 때 가능한 수많은 수정 및 변형을 인식할 것이다. 첨부된 청구범위는 본 발명의 진정한 사상 및 범주 내에 속하는 그러한 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (20)

  1. 방법으로서,
    반도체 재료의 웨이퍼 상의 다이(die)들의 인덱스(index)를 컴파일링(compiling)하는 단계;
    상기 웨이퍼로부터 하나 이상의 결함 다이(defective die)들 각각을 제거하는 단계; 및
    상기 웨이퍼를 사용하여, 적층된 디바이스들의 조립체를 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 방법은 상기 제거된 하나 이상의 결함 다이들에 의해 남겨진 하나 이상의 빈 공간들을 충전물(fill)로 적어도 부분적으로 충전하는 단계를 추가로 포함하고, 상기 충전물은 결함 다이를 대체하기 위한 작동 다이(operational die), 상기 하나 이상의 빈 공간들을 적어도 부분적으로 충전하기 위한 일 군의 작동 다이들, 및 충전재(filler) 재료로 이루어진 군으로부터 선택되는, 방법.
  3. 제2항에 있어서, 상기 충전재 재료는 절연체, 유전체, 성형 재료, 산화물, 및 벤조사이클로부텐(BCB)-기반 재료로 이루어진 군으로부터 선택되는, 방법.
  4. 제1항에 있어서, 상기 하나 이상의 결함 다이들을 제거하는 단계는 상기 제1 웨이퍼로부터 상기 결함 다이를 다이싱(dicing)하는 단계를 포함하고, 상기 다이싱은 레이저 다이싱, 플라즈마 에칭, 융제(ablation), 워터젯 절단, 화학 에칭, 및 레이저 그루빙(grooving)으로 이루어진 군으로부터 선택되는, 방법.
  5. 제1항에 있어서,
    상기 웨이퍼를 제1 웨이퍼로서 반도체 재료의 제2 웨이퍼에 접합시키는 단계; 및
    상기 제거된 결함 다이에 의해 남겨진 상기 제1 웨이퍼 내의 구멍을 통해 작동 다이를 상기 제2 웨이퍼에 접합시키는 단계
    를 추가로 포함하는 방법.
  6. 제5항에 있어서,
    상기 제1 웨이퍼를 상기 제2 웨이퍼에 접합시키기 전에, 상기 제2 웨이퍼를 캐리어(carrier)에 접합시키는 단계;
    상기 제2 웨이퍼로부터 하나 이상의 결함 다이들을 제거하는 단계;
    상기 제1 웨이퍼를 상기 제2 웨이퍼에 접합시키는 단계; 및
    상기 제2 웨이퍼로부터 상기 캐리어를 제거하는 단계
    를 추가로 포함하는 방법.
  7. 제5항에 있어서,
    상기 제1 웨이퍼 내에 실리콘-관통-비아(through-silicon-via)들을 형성하는 단계;
    상기 제1 웨이퍼의 배면을 박화(thinning)시키는 단계;
    상기 제1 웨이퍼로부터 상기 하나 이상의 결함 다이들을 제거하여 상기 제1 웨이퍼 내에 하나 이상의 빈 자리(empty site)들을 남기는 단계;
    상기 제1 웨이퍼의 전방 면을 저부(bottom) 디바이스 웨이퍼에 접합시키는 단계; 및
    상기 제1 웨이퍼 내의 상기 하나 이상의 빈 자리들 중 적어도 하나를 상기 제1 웨이퍼 내의 상기 하나 이상의 빈 자리들에서 상기 저부 디바이스 웨이퍼에 접합된 하나 이상의 작동 다이들로 충전하거나, 상기 제1 웨이퍼 내의 상기 하나 이상의 빈 자리들 중 적어도 하나를 충전 재료로 충전하는 단계
    를 추가로 포함하는 방법.
  8. 제7항에 있어서, 상기 저부 디바이스 웨이퍼와 상기 저부 디바이스 웨이퍼에 접합된 상기 하나 이상의 작동 다이 사이들의 접합부를 어닐링(annealing)하는 단계를 추가로 포함하는 방법.
  9. 제7항에 있어서,
    상기 배면을 박화시켜 상기 실리콘-관통-비아들을 거의 노출시키는 단계;
    충전재 재료를 침착시켜, 상기 저부 디바이스 웨이퍼에 접합된 상기 하나 이상의 작동 다이들 주위의 상기 제1 웨이퍼 상의 수직 홈들을 충전하는 단계; 및
    상기 배면을 폴리싱, 연삭, 또는 박화시켜 상기 실리콘-관통-비아들을 노출시키는 단계
    를 추가로 포함하는 방법.
  10. 제9항에 있어서, 상기 방법은,
    상기 배면 상에 하나 이상의 유전체 층들을 형성하는 단계;
    상기 하나 이상의 유전체 층들을 평탄화시키는 단계;
    상기 하나 이상의 유전체 층들에 인접하게 적어도 하나의 전도성 층을 형성하는 단계를 추가로 포함하고,
    상기 적어도 하나의 전도성 층은 상기 실리콘-관통-비아들과 전기 연통하는, 방법.
  11. 제10항에 있어서, 반도체의 추가의 웨이퍼들을 상기 제1 웨이퍼에 접합시키는 단계를 추가로 포함하는 방법.
  12. 제1항에 있어서,
    상기 웨이퍼를 박화시켜 웨이퍼 두께를 감소시키는 단계;
    상기 하나 이상의 결함 다이들을 다이싱에 의해 제거하는 단계;
    상기 웨이퍼의 전방 면을 임시 캐리어 상에 장착하는 단계;
    상기 제거된 하나 이상의 결함 다이들에 의해 남겨진 하나 이상의 빈 공간들을 하나 이상의 작동 다이들 또는 충전 재료로 충전하는 단계;
    상기 하나 이상의 작동 다이들 주위의 간극들을 절연체, 유전체, 성형 재료, 산화물, 또는 벤조사이클로부텐(BCB)-기반 재료로 충전하는 단계
    를 추가로 포함하는 방법.
  13. 제12항에 있어서,
    상기 웨이퍼를 웨이퍼-대-웨이퍼 접합 작업에 사용하는 단계; 및
    상기 임시 캐리어를 접합해제시키는 단계
    를 추가로 포함하는 방법.
  14. 제1항에 있어서, 상기 웨이퍼로부터 하나 이상의 결함 다이들 각각을 제거하는 단계는 레이저 융제에 의해 또는 각각의 결함 다이의 자리에서 상기 웨이퍼의 박층을 에칭하는 것에 의해 웨이퍼-대-웨이퍼 조립 작업 전에 상기 하나 이상의 결함 다이들의 접합 표면을 불능화시키는 단계를 추가로 포함하고,
    상기 방법은,
    상기 웨이퍼의 전방 면을 저부 디바이스 웨이퍼에 접합시키는 단계;
    상기 웨이퍼의 배면을 박화시키거나 폴리싱하는 단계;
    상기 하나 이상의 결함 다이들을 방출시키도록 다이싱하여, 대응하는 빈 자리들을 남기는 단계; 및
    상기 대응하는 빈 자리들 중 적어도 일부를 하나 이상의 작동 다이들 또는 충전재 재료로 충전하는 단계
    를 추가로 포함하는, 방법.
  15. 제14항에 있어서, 상기 방법은,
    상기 배면을 박화시키거나 폴리싱하여 상기 실리콘-관통-비아들을 노출시키는 단계; 및
    상기 웨이퍼 상에 하나 이상의 추가의 웨이퍼들을 적층하는 단계를 추가로 포함하고,
    상기 하나 이상의 추가의 웨이퍼들은 병렬 제조 작업으로 상기 웨이퍼와 동일한 공정으로 제조되는, 방법.
  16. 장치로서,
    결함 다이들이 제거된, 반도체 재료의 제1 웨이퍼;
    제2 웨이퍼 또는 캐리어; 및
    상기 제2 웨이퍼 또는 캐리어와 상기 제1 웨이퍼의 KGD(known-good-die)들 사이의 웨이퍼-대-웨이퍼 접합부
    를 포함하는, 장치.
  17. 제16항에 있어서,
    상기 결함 다이들의 제거 후에 남는 상기 제1 웨이퍼의 적어도 하나의 빈 공간 내에 있는 충전재 또는 하나 이상의 KGD들; 및
    하나 이상의 추가의 웨이퍼들, 층들, 또는 캐리어들에 접합되는 적어도 상기 제1 웨이퍼 및 상기 제2 웨이퍼를 포함하는 스택(stack)
    을 추가로 포함하는 장치.
  18. 방법으로서,
    반도체의 웨이퍼 상의 다이들을 인덱싱하는 단계;
    상기 웨이퍼의 접합 표면 - 상기 웨이퍼의 접합 표면은 상기 웨이퍼를 추가의 웨이퍼 또는 캐리어에 접합시키기 위한 것임 - 상의 하나 이상의 결함 다이들의 접합 표면 영역을 불능화시키는 단계;
    상기 웨이퍼를 상기 추가의 웨이퍼 또는 상기 캐리어에 접합시켜, 접합된 웨이퍼 스택을 형성하는 단계 - 각각의 결함 다이의 상기 불능화된 접합 표면 영역은 상기 추가의 웨이퍼 또는 상기 캐리어에 접합가능하지 않음 -; 및
    상기 하나 이상의 결함 다이들을 상기 접합된 웨이퍼 스택으로부터 방출시키기 위해 상기 웨이퍼 내에 수직 홈들을 절삭하는 단계
    를 포함하는, 방법.
  19. 제18항에 있어서, 상기 하나 이상의 결함 다이들을 제거한 후에 남는 하나 이상의 빈 공간들을 충전 재료 또는 하나 이상의 KGD들로 적어도 부분적으로 충전하는 단계를 추가로 포함하는 방법.
  20. 제18항에 있어서,
    제2 웨이퍼에 대해, 상기 제2 웨이퍼 상의 하나 이상의 결함 다이들 각각에 대응하는 접합 표면 영역을 불능화시키는 단계 - 상기 제1 및 제2 웨이퍼들의 각각의 제1 면들은 상기 웨이퍼들을 서로 접합시키기 위한 접합 표면들을 포함함 -;
    상기 제1 및 제2 웨이퍼들의 각각의 제1 면들의 접합 표면들을 서로 접합시켜, 접합된 웨이퍼 스택을 형성하는 단계 - 상기 하나 이상의 결함 다이들 각각의 불능화된 표면 영역들은 다른 웨이퍼에 접합되지 않음 -; 및
    상기 하나 이상의 결함 다이들을 상기 접합된 웨이퍼 스택의 양면으로부터 방출하기 위해 상기 제1 및 제2 웨이퍼들의 반대편 외향 제2 면들 각각으로부터 상기 하나 이상의 결함 다이들 주위에 홈들을 절삭하는 단계
    를 추가로 포함하는 방법.
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