KR20180087811A

KR20180087811A - 변조된 신호의 수신자의 초기 타이밍 동기화를 수행하는 시스템 및 방법

Info

Publication number: KR20180087811A
Application number: KR1020170054994A
Authority: KR
Inventors: 페로크 에테자디; 린보 리; 예응 천 킨 아유; 시아오퀴앙 마
Original assignee: 삼성전자주식회사
Priority date: 2017-01-25
Filing date: 2017-04-28
Publication date: 2018-08-02
Also published as: CN108347397B; US10129014B2; US20180212749A1; KR102269195B1; US20180323955A1; TWI748027B; CN108347397A; TW201828589A; US10432391B2

Abstract

변조된 신호들의 수신기들의 초기 타이밍 동기화를 수행하는 시스템 및 방법이 제공된다. 상기 시스템은 변조된 신호들의 수신기에 있어서, 믹서 주파수에 따라 신호의 기저 대역 하향 변환을 수행하는 신호 믹서로서, 상기 신호는 동기화 헤더 및 데이터 페이로드를 포함하는 신호 믹서, 동기 검출기로서, 상기 동기 검출기는, 상기 신호에 기초하여 차동 신호를 생성하고, 상기 차동 신호와 기준 차동 신호의 교차 상관을 수행하여 교차 상관 출력을 생성하고, 상기 교차 상관 출력을 분석하여 상기 동기화 헤더의 종료를 검출하는 동기 검출기 및 상기 동기화 헤더의 종료 검출에 응답하여 상기 데이터 페이로드를 복조하는 데이터 복조기를 포함한다.

Description

변조된 신호의 수신자의 초기 타이밍 동기화를 수행하는 시스템 및 방법{SYSTEM AND METHOD OF PERFORMING INITIAL TIMING SYNCHRONIZATION OF RECEIVERS OF MODULATED SIGNALS}

본 발명은 무선 통신 시스템에 관한 것이다. 특히, 본 발명은 변조된 신호들의 수신기들의 초기 타이밍 동기화를 수행하는 시스템 및 방법에 관한 것이다.

초기 타이밍 획득(Initial timing acquisition)은 변조된 신호의 수신기가 신호의 어느 부분이 데이터 페이로드(data payload)를 구성하는지 알 수 있도록 기저 대역(baseband) 무선 모뎀 설계에서 기본이 되므로 유효한 데이터가 상기 신호에서 올바르게 추출될 수 있다. IEEE 802.15.4(지그비, ZigBee) 표준과 같은 많은 무선 통신 표준에서, 프리앰블 및 SFD(start frame delimiter) 시퀀스를 포함하는 SHR(synchronization header)은 데이터를 포함하는 PHY(physical specification) 패킷의 시작 부분에 일반적으로 포함된다. 예를 들어, 지그비(ZigBee) 표준에 따르면, 프리앰블은 SHR의 끝 및 패킷 데이터의 시작을 나타내는 상기 SFD에 이어지는 특정 프리앰블 패턴의 8번의 반복을 포함할 수 있다. 수신기는 프리앰블을 인지하고 이 정보를 이용하여 데이터 복조기와 같은 모든 기저 대역 모뎀 블록에 정확한 동기화 정보를 제공한다.

그러나, 초기 타이밍 획득을위한 종래의 기술은 일반적으로 몇 가지 단점을 갖는다. 하나의 단점은 종래의 기술이 완전한 프리앰블 검출을 요구하는 경향이 있다는 것이다. 완전한 프리앰블 검출은 임계 통과 상관 기반 방법(threshold-passing correlation-based method)과 같은 예상 패턴을 상관시킴으로써 모든 피크를 검출하는 것에 의존한다. 이는 모든 예상 프리앰블 반복 동안 (지그비 표준의 경우 약 128 μ) 고품질 신호가 필요할 것임을 의미한다. 적은 횟수의 반복을 검출하는 것은 타이밍 정보를 제공하지 않을 수 있으며, 검출 임계치를 감소시키는 것은 가짜 경보의 가능성을 증가시킬 수 있다. 따라서, 전체 프리앰블 검출을 필요로 하는 종래의 기술은 잡음, 프론트-엔드 안정화 및 프리앰블 탐색에서의 지연에 취약할 수 있다.

종래 기술의 다른 단점은 프리앰블 검출 및 SFD 검출이 2 개의 개별적인 하드웨어 메커니즘으로서 종종 구현된다는 것이다. 예를 들어, 하나의 하드웨어 메카니즘에 의해 필수 프리앰블 반복 수를 검출 한 후에, 다른 상관 기반 하드웨어 메카니즘은 SFD 검출을 시도할 것이다. 프리앰블 검출 및 SFD 검출을 위한 별도의 검출기는 수신기 하드웨어의 양과 복잡성을 상당히 증가시킬 수 있다.

본 발명이 해결하고자 하는 기술적 과제는, 동작 성능이 향상된 변조된 신호들의 수신기를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 기술적 과제는, 동작 성능이 향상된 변조된 신호들의 수신기를 동기화하는 방법을 제공하는 것이다.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 변조된 신호들의 수신기는, 믹서 주파수에 따라 신호의 기저 대역 하향 변환을 수행하는 신호 믹서로서, 상기 신호는 동기화 헤더 및 데이터 페이로드를 포함하는 신호 믹서, 동기 검출기로서, 상기 동기 검출기는, 상기 신호에 기초하여 차동 신호를 생성하고, 상기 차동 신호와 기준 차동 신호의 교차 상관을 수행하여 교차 상관 출력을 생성하고, 상기 교차 상관 출력을 분석하여 상기 동기화 헤더의 종료를 검출하는 동기 검출기 및 상기 동기화 헤더의 종료 검출에 응답하여 상기 데이터 페이로드를 복조하는 데이터 복조기를 포함한다.

상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 변조된 신호들의 수신기를 동기화하는 방법에 있어서, 상기 수신기는 데이터 복조기 및 신호 믹서를 포함하며, 상기 방법은, 상기 신호 믹서에 의해서, 믹서 주파수에 따라, 동기화 헤더 및 데이터 페이로드를 포함하는 신호의 기저 대역 하향 변환을 수행하고, 상기 신호에 기초하여 차동 신호를 생성하고, 상기 차동 신호와 기준 차동 신호의 교차 상관을 수행하여 교차 상관 출력을 생성하고, 상기 교차 상관 출력을 분석하여 상기 동기화 헤더의 종료를 검출하고, 상기 동기화 헤더의 종료 검출에 응답하여 상기 데이터 복조기를 동작시켜 상기 데이터 페이로드를 복조하는 것을 포함한다.

본 개시의 일부로서 포함되는 첨부 도면은 다양한 실시예를 도시하고, 위에서 주어진 일반적인 설명 및 이하에 주어진 다양한 실시예의 상세한 설명은 본 발명에 설명된 원리를 설명하고 교시하는 역할을 한다.
도 1은 본 발명의 몇몇 실시예에 따른 수신기의 예시적인 도면을 도시한다.
도 2는 본 발명의 몇몇 실시예에 따른 예시적인 지그비(ZigBee) 포맷 패킷을 도시한다.
도 3은 본 발명의 몇몇 실시예에 따른 복소 기저 대역 신호의 예시적인 파형을 도시한다.
도 4는 본 발명의 몇몇 실시예에 따른, 프리앰블 서브 세트 피크 검출 및 SFD 검출을 위해 유한 상태 머신에 의해 수행되는 동작의 예시적인 흐름도를 도시한다.
도 5는 본 발명의 몇몇 실시예에 따른, 프리앰블 서브 세트 피크 검출 및 SFD 검출을 위한 예시적인 흐름도를 도시한다.
도면에서의 구성요소는 반드시 축척대로 그려진 것은 아니며, 유사한 구조 또는 기능의 요소는 도면 전체에 걸쳐 예시적인 목적으로 유사한 참조 번호로 일반적으로 표시된다. 이 도면은 본 명세서에 설명된 다양한 실시예의 설명을 용이하게 하기 위한 것이며, 본 명세서에 개시된 모든 양태를 기술하지 않으며 청구 범위를 제한하지 않는다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

변조된 신호의 수신기의 초기 타이밍 동기화를 수행하는 본 시스템 및 방법은 지그비(ZigBee), IEEE 802.15.4 및 OQPSK(offset quadrature phase shifted keying) 통신 시스템을 포함하는 무선 통신 시스템에 적용 가능하지만 이에 제한되는 것은 아니다. 일반적으로, 본 시스템 및 방법은 변조된 신호의 동기화 헤더로부터 타이밍 및/또는 주파수 오프셋 정보를 복구하는 수신기에 대해 낮은 하드웨어 복잡성으로 강력한 초기 타이밍 획득을 제공한다.

본 발명의 몇몇 실시예에 따르면, 본 시스템은 저속 및 저비용 OQPSK 변조 기반 무선 통신에서의 초기 타이밍 획득을 위한 FSM(finite state machine) 기반 프리앰블 검출 방식을 제공한다. 본 시스템은 상기 프리앰블을 부분 검출함으로써 서브 세트 피크 검출을 제공함으로써 프론트 엔드 과도 현상(front-end transient) 및 왜곡에 견딜 수 있게 한다. 상기 부분 검출은 상기 프리앰블 신호의 앞 부분의 일부, 중간 부분의 일부 또는 뒷 부분의 일부일 수 있다. 본 시스템은 프리앰블 검출의 종료를 더 제공한다. 본 발명의 몇몇 실시예에서, 본 시스템은 특별한 교차 상관 특성을 이용함으로써 프리앰블 검출 및 프리앰블 종료 패턴 검출 (예를 들어, SFD 검출) 모두에 공통의 정합 필터를 사용한다.

따라서, 본 시스템은 잡음, 프론트 엔드 세틀링(front-end settling) 및 프리앰블 탐색에서의 지연으로 인한 신호 손상에 강건한 서브 세트 피크 검출을 제공한다. 또한 하드웨어 복잡성은 공통 정합 필터(MF, matched filter)를 가짐으로써 감소한다. 상기 프리앰블 검출의 종료는 2 개의 상이한 시간에서의 MF 출력을 비교함으로써 추가 파라미터에 대해서 독립적이다.

도 1은 본 발명의 몇몇 실시예에 따른 수신기의 예시적인 도면을 도시한다. 기저 대역 모뎀 또는 다른 전자 트랜시버와 같은 전자 장치에서 구현될 수 있는 수신기(100)는 신호 믹서(110), 동기 검출기(120), 데이터 복조기(130) 및 주파수 오프셋 추정기(140)를 포함한다. 신호 믹서(110)는 믹서 주파수에 따라 신호(예를 들어, 제로 IF 수신기의 경우에 RF 신호)의 기저 대역 하향 변환을 수행한다. 상기 신호는 동기화 헤더 및 데이터 페이로드를 포함할 수 있다. 동기 검출기(120)는 상기 신호에 기초하여 차동 신호를 생성하고, 상기 차동 신호와 기준 차동 신호의 교차 상관을 수행하여 교차 상관 출력을 생성하고, 상기 교차 상관 출력을 분석하여 상기 동기화 헤더의 종료를 검출한다. 데이터 복조기(130)는 동기화 헤더의 종료 검출에 응답하여 상기 데이터 페이로드를 복조한다. 주파수 오프셋 추정기(140)는 피크에 대응하는 상기 교차 상관 출력의 값을 토대로 주파수 오프셋을 계산하고, 상기 계산된 주파수 오프셋에 따라 신호 믹서(110)가 상기 믹서 주파수를 증가 또는 감소시킴으로써 상기 신호의 주파수 오프셋을 보상한다. 주파수 오프셋. 동기 검출기(120)는 지연 곱셈기(121), 정합 필터(122), 신호 정규화기(123) 및 프리앰블 검출을 위한 FSM(124)을 포함한다. 또한, 도 1은 이들 구성 요소를 개별 구성 요소로 도시하지만, 이들 구성 요소 중 하나 이상은 서로 결합될 수도 있다.

지연 곱셈기(121)는 신호 믹서(110)로부터 입력 신호 r (복소 기저 대역 신호일 수 있음)을 수신한다. 예를 들어, 신호 r은 지그비(ZigBee) 포맷의 패킷을 포함할 수 있으며, 각각의 패킷은 도 2에 도시 된 것과 같이, 동기화 헤더(SHR, synchronization header)(201), PHYS 헤더(PHR)(202) 및 전송된 데이터를 포함하는 PHY 페이로드(203)를 포함한다. SHR은 제로 비트의 4 옥텟을 갖는 프리앰블 및 시퀀스 '11100101'을 갖는 옥텟 비트를 갖는 SFD (start frame delimiter)를 포함할 수 있다.

또한, 상기 신호 r은 간섭 또는 잡음에 대한 내성을 증가시키기 위해 4 비트의 데이터를 32 칩 또는 펄스 값으로 매핑하는 DSSS(direct-sequence spread spectrum)으로 인코딩될 수 있다. 예를 들어, 상이한 4 비트 시퀀스에 대응하는 각각의 데이터 심볼은 하기의 표 1에 특정된 바와 같이, 16 개의 32 칩 PN(pseudo-random noise) 시퀀스 중 하나에 매핑될 수 있다. 상기 PN 시퀀스는 순환 시프트 및/또는 공액(즉, 홀수-인덱스 칩 값의 역수)을 통해 서로 관련된다.

Data Symbol	Bit Sequence	Chip Values ( )
0	0000	1 1 0 1 1 0 0 1 1 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0
1	1000	1 1 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0 0 0 1 0
2	0100	0 0 1 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0
3	1100	0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 1 1 0 1 0 1
4	0010	0 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 1 1
5	1010	0 0 1 1 0 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 0 0
6	0110	1 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 1 0 0 1
7	1110	1 0 0 1 1 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1
8	0001	1 0 0 0 1 1 0 0 1 0 0 1 0 1 1 0 0 0 0 0 0 1 1 1 0 1 1 1 1 0 1 1
9	1001	1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 1 0 1 1 0 0 0 0 0 0 1 1 1 0 1 1 1
10	0101	0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 1 0 1 1 0 0 0 0 0 0 1 1 1
11	1101	0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 1 0 1 1 0 0 0 0 0
12	0011	0 0 0 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 1 0 1 1 0
13	1011	0 1 1 0 0 0 0 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 1
14	0111	1 0 0 1 0 1 1 0 0 0 0 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 0
15	1111	1 1 0 0 1 0 0 1 0 1 1 0 0 0 0 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 0

따라서, 지그비 포맷된 신호의 경우에, 비트 시퀀스 '0000'의 8 회 반복인 프리앰블은 DSSS 인코딩 후의 칩 시퀀스 '1 1 0 1 1 0 0 1 1 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0' 의 8 회 반복에 해당한다. "칩"및 "펄스"라는 용어는 설명의 편의를 위해 여기서 상호교환적으로 사용된다. 표 1의 칩 값이 0 또는 1의 값을 갖는 것으로 도시되었지만, 칩 값은 사용법에 따라 -1 또는 1의 값을 가질 수도 있다.

도 3은 본 발명의 몇몇 실시예에 따른 복소 기저 대역 신호의 예시적인 파형을 도시한다. 신호 r은 OQPSK 변조된 신호의 하향 변환 된 기저 대역 신호이며 칩 주기(Tc)만큼 오프셋된 동 위상 성분(I)과 직교 성분(Q)을 포함한다. 신호 r은 다음 식의 반 사인파이다.

도 3의 예시적인 파형은, 표 1의 데이터 심볼 0에 대응하는 칩 값을 도시한다. 32 개의 칩은 동 위상 성분 및 직교 성분을 생성하기 위해 홀수 및 짝수 그룹으로 분할된다.

다시 도 1을 참조하면, 지연 곱셈기(121)는 신호 r의 현재 샘플에 미리 결정된 지연값의 지연 공액 입력 샘플을 곱한다. 즉, 지연 곱셈기(121)는 다음 식에 따라 차동 신호를 생성한다.

여기서 r은 상기 신호를 나타내고,

은

의 복소 공액을 나타내며, z는 차동 신호 값을 나타내고, n은 샘플 타임 인덱스를 나타내며, D는 설계 파라미터일 수 있는 지연 값을 나타내고, OSR은 오버 샘플링 비율을 나타낸다. 본 발명의 몇몇 실시예에 따르면, OSR의 값은 칩 지속 기간 Tc = 0.5㎲ (즉, 32㎒ 샘플링)동안 칩 당 16 샘플이다.

지연 곱셈기(121)는 출력

을 정합 필터(122)에 제공한다. 정합 필터(122)는 서브 세트 프리앰블 피크 검출 및 프리앰블 종료 패턴 검출 (예를 들어, SFD 검출) 모두에 사용될 수 있다. 정합 필터(122)는 상기 차동 신호

를 기준 차동 신호와 교차 상관시킨다. 예를 들어, 정합 필터(122)는 다음의 식에 따라 상기 차동 신호와 상기 기준 차동 신호의 교차 상관을 수행할 수 있다:

여기서, C는 교차 상관 출력을 나타내고, d는 기준 차동 신호를 나타내고, L은 기준 차동 신호의 길이를 나타낸다.

기준 차동 신호 d는 다음 식에 따라 계산된다:

여기서, p는 상기 동기화 헤더의 프리앰블 시퀀스를 나타내며,

는 p의 복소 공액을 나타내고, k는 샘플 타임 인덱스를 나타낸다. 환언하면, 정합 필터(122)는 상기 차동 신호와 프리앰블의 일부의 지연 배수, 즉 프리앰블 시퀀스의 8 개 반복 중 하나를 매치하려고 시도한다. 본 발명의 몇몇 실시예에 따르면, 차동 기준 신호 d는 32 × OSR 샘플들 (프리앰블의 하나의 반복)만큼 길 수 있고, 상기 교차 상관은 L≤32 * OSR샘플들을 갖는 원래 신호의 다운 샘플링된 버전에 대해 수행될 수 있다.

정합 필터(122)는 교차 상관 출력 C를 신호 정규화기(123)에 제공하며, 신호 정규화기(123)는 신호 r의 전력 추정에 대하여 출력 C를 정규화한다. 예를 들어, 신호 정규화기(123)는 다음 식에 따라 교차 상관 출력 (C)을 정규화할 수 있다:

여기서, P는 신호 r의 추정 전력을 나타내고, M은 C의 정규화된 값이다. 추정된 전력 P는 다음과 같이 신호 r의 이동 평균을 사용하여 결정될 수 있다:

다른 예에서, 추정된 전력 P는 다음과 같이 IIR(infinite impulse response) 필터를 사용하여 결정될 수 있다 :

다른 예에서, 평균 전력

은 디지털 AGC(automatic gain control) 블록과 같은 다른 모뎀 블록에서 계산된 평균 전력을 사용하여 결정될 수 있다. 신호 정규화기(123)는 프리앰블 서브 세트 피크 검출 및 프리앰블 검출 종료를 위해 정규화된 교차 상관 출력 M을 FSM(124)에 제공한다.

도 4는 본 발명의 몇몇 실시예에 따른, 프리앰블 서브 세트 피크 검출 및 SFD 검출을 위해 유한 상태 머신에 의해 수행되는 동작의 예시적인 흐름도를 도시한다. FSM(124)이 이하의 동작을 수행하는 것으로 설명되었지만, 본 시스템 및 방법은 이에 한정되지 않는다. 예를 들어, 일부 작업은 다른 구성 요소에 의해 수행될 수 있다.

FSM(124)은 신호 정규화기(123)로부터 교차 상관 출력의 샘플을 수신한다(401). FSM(124)은 서브 세트 피크 검출이 완료되었는지 여부를 결정한다(402). 서브 세트 피크 검출이 완료되지 않은 경우, FSM(124)은 샘플이 정당한 피크인지 여부를 체크한다(403). 일 실시 예에 따르면, 샘플의 크기가 (i) 임계값보다 크고 (ii) 인접 샘플들의 크기보다 큰 경우, 샘플은 정당한 피크일 수 있다.

샘플이 정당한 피크가 아니면, FSM(124)은 다음 샘플을 분석하는 것을 진행한다. 샘플이 정당한 피크라면, FSM(124)은 상기 샘플을 피크로서 저장하고 샘플의 인덱스도 저장한다(403). FSM(124)은 합법적인 피크들에 대응하는

개의 저장된 샘플들이 마지막

개의 연속적인 예상 피크 위치 내에 발견되는 지를 판단한다.

및

는 자연수이고,

이다(405). 마지막

예상 피크 위치에서

피크가 발견되면, 서브 세트 피크 검출이 완료된 것으로 간주되고(406), FSM(124)은 다음 샘플을 분석하는 것을 진행한다(401). 유사하게,

피크가 최종

예상 피크 위치에서 발견되지 않으면, FSM(124)은 다음 샘플을 분석하기 위해 진행한다(401).

서브 세트 피크 검출이 완료되었지만 타임 아웃에 도달하면(407), FSM (124)은 초기 동기화가 실패했다고 판단한다(414에서). 그러나, 타임 아웃에 도달하지 않았다면, FSM(124)은 현재 샘플에 대한 샘플 인덱스가 SFD에 의해 생성된 상관 피크로 기대되는 후보 SFD 피크 인덱스(hypothesized SFD peak index)일 수도 있는 제1 예상 타임 인덱스에 대응하는지 여부를 판단한다(408). 샘플 인덱스가 후보 SFD 피크 인덱스와 동일하면, FSM(124)은 현재 샘플을 SFD_Peak로 저장한다(409).

만일 샘플 인덱스가 상기 후보 SFD 피크 인덱스와 동일하지 않은 경우에는, FSM(124)은 상기 샘플 인덱스가 후보 프리앰블 피크 인덱스일 수 있는 제2 타임 인덱스에 위치하는지 여부를 판단한다(410). 만일 상기 샘플 인덱스가 상기 후보 프리앰블 피크 인덱스와 동일한 경우에는, FSM(124)은 상기 현재 샘플을 Preamble_Peak 로 저장한다(411). FSM(124)은 |Preamble_Peak|와 |SFD_Peak|를 비교하여 상기 SFD가 검출되는지 여부를 판단한다(412). 만일 |Preamble_Peak| <|SFD_Peak|이면, SFD는 검출된 것으로 간주된다(413). 그렇지 않으면, FSM(124)은 다음 샘플을 계속해서 분석한다(401).

도 5는 본 발명의 몇몇 실시예에 따른, 프리앰블 서브 세트 피크 검출 및 SFD 검출을 위한 예시적인 흐름도를 도시한다. FSM은 상기 교차 상관 출력의 샘플들이 각각 피크에 대응하는지 여부를 판단한다 (501). FSM은 피크에 대응하는 각각의 샘플의 인덱스 및 샘플값을 저장한다(502). FSM은

개의 저장된 샘플들이

개의 연속적인 예상 피크 위치들 내에서 발견되는지를 판단한다. 여기서,

및

는 자연수이고,

이다(503). FSM은 제1 예상 시간의 교차 상관 출력의 제1 샘플을 제2 예상 시간의 교차 상관 출력의 제2 샘플과 비교한다 (504). 제1 예상 시간은 최종 프리앰블 피크 이후 28 × OSR 샘플들일 수 있고, 제2 예상 시간은 최종 프리앰블 피크 이후의 32 × OSR 샘플들일 수 있다. 여기서 OSR은 오버 샘플링 비율을 나타낸다. FSM은 다음과 같은 비교 결과에 대한 응답으로 동기화 헤더의 종료를 감지한다(505).

전술한 바와 같이, 주파수 오프셋 추정기(140)는 피크에 대응하는 교차 상관 출력의 값에 기초하여 주파수 오프셋을 계산하고, 신호 믹서가 상기 계산된 주파수 오프셋에 따라 믹서 주파수를 증감시킴으로써 상기 신호의 주파수 오프셋을 보상할 수 있다. 본 발명의 몇몇 실시예에 따르면, 주파수 오프셋 추정기(140)는 다음 식에 따라 주파수 오프셋

을 계산할 수 있다:

여기서,

이다.

따라서, 전술한 관점에서, 본 시스템 및 방법의 몇몇 실시예는 변조된 신호의 프리앰블로부터 타이밍 및/또는 주파수 오프셋 정보를 복구하는 수신기에 대해 낮은 하드웨어 복잡성으로 강건한 초기 타이밍 획득을 제공한다. 본 발명의 몇몇 실시예에 따르면, 본 시스템 및 방법은4 개의 칩 지연, 즉 16 개의 OSR을 갖는 64 개의 샘플에서 차동 프리앰블 심볼, 즉

과 첫번째 SFD 심볼(심볼 인덱스 14 또는 b1110)의 차동 사이에 강력한 교차 상관이 있다는 특성을 이용함으로써 공통 정합 필터가 프리앰블 서브 세트 피크 검출 및 프리앰블 종료 검출 모두에 대해 사용될 수 있게 한다.

본 시스템 및 방법의 다양한 실시예는 하드웨어 요소, 소프트웨어 요소, 또는 이들의 조합을 사용하여 구현될 수 있다. 하드웨어 요소의 예로는 프로세서, 마이크로 프로세서, 회로, 회로 요소 (예: 트랜지스터, 저항, 커패시터, 인덕터 등), 집적 회로, ASIC (Application Specific Integrated Circuit), PLD (Programmable Logic Device), DSP(digital signal processors), FPGA(field programmable gate array), 논리 게이트, 레지스터, 반도체 디바이스, 칩, 마이크로 칩, 칩 세트 등을 포함 할 수있다. 소프트웨어의 예로는 소프트웨어 구성 요소, 프로그램, 어플리케이션, 컴퓨터 프로그램, 응용 프로그램, 시스템 프로그램, 기계 프로그램, 운영 체제 소프트웨어, 미들웨어, 펌웨어, 소프트웨어 모듈, 루틴, 서브 루틴, 기능, 방법, 절차, 소프트웨어 인터페이스, API(application program interfaces), 명령 세트, 컴퓨팅 코드, 컴퓨터 코드, 코드 세그먼트, 컴퓨터 코드 세그먼트, 단어, 값, 심볼, 또는 이들의 임의의 조합을 포함할 수 있다. 일 실시 예가 하드웨어 요소 및 / 또는 소프트웨어 요소를 사용하여 구현되는지 여부를 결정하는 것은 원하는 계산 속도, 전력 레벨, 열 허용 오차, 처리 사이클 예산, 입력 데이터 속도, 출력 데이터 속도, 메모리 리소스, 데이터 버스 속도 및 기타 설계 또는 성능 제약에 따라 변할 수 있다.

적어도 하나의 실시 형태의 하나 이상의 양태는, 머신에 의해 판독될 때 머신이 본 명세서에 기술된 기술을 수행하기 위한 로직을 제조하게 하는, 프로세서 내의 다양한 로직을 나타내는 기계 판독 가능한 매체 상에 저장된 대표적인 명령어에 의해 구현될 수 있다 여기에. "IP 코어"로 알려진 이러한 표현은 유형의 기계 판독 가능 매체에 저장되어 다양한 고객이나 제조 시설에 공급되어 실제로 논리 또는 프로세서를 만드는 제조 기계에 로드될 수 있다.

여기에 설명된 특정 특징들이 다양한 구현예를 참조하여 설명되었지만, 이 설명은 제한적인 의미로 해석되지 않는다. 따라서, 본 명세서에 속하는 기술 분야의 당업자에게 명백한 본 명세서에 설명된 구현예 및 다른 구현 예들의 다양한 수정이 본 발명의 사상 및 범위 내에 있는 것으로 간주된다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

110: 신호 믹서 120: 동기 검출기
130: 데이터 복조기 140: 주파수 오프셋 추정기

Claims

변조된 신호들의 수신기에 있어서,
믹서 주파수에 따라 신호의 기저 대역 하향 변환을 수행하는 신호 믹서로서, 상기 신호는 동기화 헤더 및 데이터 페이로드를 포함하는 신호 믹서;
동기 검출기로서, 상기 동기 검출기는,
상기 신호에 기초하여 차동 신호를 생성하고,
상기 차동 신호와 기준 차동 신호의 교차 상관을 수행하여 교차 상관 출력을 생성하고,
상기 교차 상관 출력을 분석하여 상기 동기화 헤더의 종료를 검출하는 동기 검출기; 및
상기 동기화 헤더의 종료 검출에 응답하여 상기 데이터 페이로드를 복조하는 데이터 복조기를 포함하는 수신기.
제1 항에 있어서,
상기 동기 검출기는 다음 식에 따라 상기 차동 신호를 생성하는 지연 곱셈기(delay-multiplier)를 더 포함하는 수신기.

여기서 r은 상기 신호를 나타내고,
는 r의 복소 공액을 나타내고, z는 차동 신호 값을 나타내고, n은 샘플 타임 인덱스를 나타내고, D는 지연값을 나타내고, OSR은 오버 샘플링 비율을 나타낸다.
제2 항에 있어서,
상기 동기 검출기는 상기 차동 신호와 기준 차동 신호의 교차 상관을 다음 식에 따라 수행하는 정합 필터를 더 포함하는 수신기.

여기서, C는 상기 교차 상관 출력을 나타내고, d는 상기 기준 차동 신호를 나타내고, L은 상기 기준 차동 신호의 길이를 나타낸다.
제3 항에 있어서,
상기 기준 차동 신호 d는 다음의 식으로 계산되는 수신기.

여기서, p는 동기화 헤더의 프리앰블 시퀀스를 나타내며,
는 p의 복소 공액을 나타내고, k는 샘플 타임 인덱스를 나타낸다.
제3 항에 있어서,
상기 동기 검출기는 다음 식에 따라 상기 교차 상관 출력을 정규화하는 신호 정규화기를 더 포함하는 수신기.

여기서, P는 신호 r의 추정된 전력을 나타내고, M은 C의 정규화된 값이다.
제4 항에 있어서,
상기 프리앰블 시퀀스는 지그비(ZigBee) 포맷된 데이터 패킷의 프리앰블 시퀀스에 대응하는 수신기.
제1 항에 있어서,
상기 교차 상관 출력을 분석하여 상기 동기화 헤더의 종료를 검출하는 것은,
상기 교차 상관 출력의 샘플들이 각각 피크에 대응하는지를 결정하고,
상기 피크에 대응하는 샘플 각각의 인덱스 및 샘플값을 저장하고,

개의 연속되는 예상 피크 위치 내에
개의 저장된 샘플들이 발견되는 지를 판단하되, 여기서,
및
는 자연수이고,
이고,
제1 예상 시간에서의 상기 교차 상관 출력의 제1 샘플을 제2 예상 시간에서의 상기 교차 상관 출력의 제2 샘플과 비교하고,
다음 식의 비교 결과에 응답하여 상기 동기화 헤더의 종료를 검출하는 것을 포함하는 수신기.
제7 항에 있어서,
상기 제1 예상 시간은 최종 프리앰블 피크 이후의 28 × OSR 샘플들에 있고, 상기 제2 예상 시간은 상기 최종 프리앰블 피크 이후의 32 × OSR 샘플들에 있고, 상기 OSR은 오버 샘플링 비율을 나타내는 것인, 수신기.
제7 항에 있어서,
상기 제1 예상 시간은 상관 피크가 상기 신호의 SFD(start frame delimiter)에 의해 생성될 것으로 예상되는 시간을 나타내는 수신기.
제7 항에 있어서,
주파수 오프셋 추정기를 더 포함하고, 상기 주파수 오프셋 추정기는,
상기 저장된 샘플값들에 기초하여 주파수 오프셋을 계산하고,
상기 계산된 주파수 오프셋에 따라 상기 신호 믹서로 하여금 상기 믹서 주파수를 증가시키거나 감소시키도록 함으로써 상기 신호의 주파수 오프셋을 보상하는 수신기.
변조된 신호들의 수신기를 동기화하는 방법에 있어서, 상기 수신기는 데이터 복조기 및 신호 믹서를 포함하며, 상기 방법은,
상기 신호 믹서에 의해서, 믹서 주파수에 따라, 동기화 헤더 및 데이터 페이로드를 포함하는 신호의 기저 대역 하향 변환을 수행하고,
상기 신호에 기초하여 차동 신호를 생성하고,
상기 차동 신호와 기준 차동 신호의 교차 상관을 수행하여 교차 상관 출력을 생성하고,
상기 교차 상관 출력을 분석하여 상기 동기화 헤더의 종료를 검출하고,
상기 동기화 헤더의 종료 검출에 응답하여 상기 데이터 복조기를 동작시켜 상기 데이터 페이로드를 복조하는 것을 포함하는 방법.
제11 항에 있어서,
상기 차동 신호는 다음 식에 따라 생성되는 방법.

여기서 r은 신호를 나타내고,
는
의 복소 공액을 나타내고, z는 상기 차동 신호의 값을 나타내고, n은 샘플 타임 인덱스를 나타내고, D는 지연값을 나타내고, OSR은 오버 샘플링 비율을 나타낸다.
제12 항에 있어서,
상기 차동 신호와 상기 기준 차동 신호의 교차 상관은 다음 식에 따라 수행되는 방법.

여기서, C는 교차 상관 출력을 나타내고, d는 상기 기준 차동 신호를 나타내고, L은 상기 기준 차동 신호의 길이를 나타낸다.
제13 항에 있어서,
상기 기준 차동 신호 d는, 다음 식에 따라 계산되는 방법.

여기서, p는 동기화 헤더의 프리앰블 시퀀스를 나타내며,
는 p의 복소 공액을 나타내고, k는 샘플 타임 인덱스를 나타낸다.
제13 항에 있어서,
상기 교차 상관 출력은 다음 식에 따라 상기 분석 이전에 정규화되는 방법.

여기서, P는 신호 r의 추정된 전력을 나타내고, M은 C의 정규화된 값이다.
제14 항에 있어서,
상기 프리앰블 시퀀스는 지그비(ZigBee) 포맷된 데이터 패킷의 프리앰블 시퀀스에 대응하는 방법.
제11 항에 있어서,
상기 교차 상관 출력을 분석하여 상기 동기화 헤더의 종료를 검출하는 것은,
상기 교차 상관 출력의 샘플들이 각각 피크에 대응하는지를 결정하고,
상기 피크에 대응하는 샘플 각각의 인덱스 및 샘플값을 저장하고,

개의 연속되는 예상 피크 위치 내에
개의 저장된 샘플들이 발견되는지를 판단하되, 여기서,
및
는 자연수이고,
이고,
제1 예상 시간에서의 상기 교차 상관 출력의 제1 샘플을 제2 예상 시간에서의 상기 교차 상관 출력의 제2 샘플과 비교하고,
다음 식의 비교 결과에 응답하여 상기 동기화 헤더의 종료를 검출하는 것을 포함하는 방법.

.
제17 항에 있어서,
상기 제1 예상 시간은 최종 프리앰블 피크 이후의 28 × OSR 샘플들에 있고, 상기 제2 예상 시간은 최종 프리앰블 피크 이후의 32 × OSR 샘플들에 있고, 상기 OSR은 오버 샘플링 비율을 나타내는 것인, 방법.
제17 항에 있어서,
상기 제1 예상 시간은 상관 피크가 상기 신호의 SFD에 의해 생성될 것으로 예상되는 시간을 나타내는 방법.
제17 항에 있어서,
상기 저장된 샘플값들에 기초하여 주파수 오프셋을 계산하고,
상기 계산된 주파수 오프셋에 따라 상기 신호 믹서로 하여금 상기 믹서 주파수를 증가시키거나 감소시키도록 함으로써 상기 신호의 주파수 오프셋을 보상하는 것을 더 포함하는 방법.