KR20180085085A - 캐리어박 부착 극박동박 - Google Patents

캐리어박 부착 극박동박 Download PDF

Info

Publication number
KR20180085085A
KR20180085085A KR1020170007039A KR20170007039A KR20180085085A KR 20180085085 A KR20180085085 A KR 20180085085A KR 1020170007039 A KR1020170007039 A KR 1020170007039A KR 20170007039 A KR20170007039 A KR 20170007039A KR 20180085085 A KR20180085085 A KR 20180085085A
Authority
KR
South Korea
Prior art keywords
layer
foil
metal
plating
polar
Prior art date
Application number
KR1020170007039A
Other languages
English (en)
Other versions
KR101881287B1 (ko
Inventor
범원진
이선형
최은실
송기덕
김형철
Original Assignee
일진머티리얼즈 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 일진머티리얼즈 주식회사 filed Critical 일진머티리얼즈 주식회사
Priority to KR1020170007039A priority Critical patent/KR101881287B1/ko
Priority to JP2019559247A priority patent/JP7025449B2/ja
Priority to PCT/KR2018/000670 priority patent/WO2018131964A1/ko
Priority to CN201880012137.5A priority patent/CN110301040B/zh
Priority to US16/477,701 priority patent/US11164831B2/en
Publication of KR20180085085A publication Critical patent/KR20180085085A/ko
Application granted granted Critical
Publication of KR101881287B1 publication Critical patent/KR101881287B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B15/00—Layered products comprising a layer of metal
    • B32B15/01—Layered products comprising a layer of metal all layers being exclusively metallic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B15/00—Layered products comprising a layer of metal
    • B32B15/20—Layered products comprising a layer of metal comprising aluminium or copper
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C23C14/16—Metallic material, boron or silicon on metallic substrates or on substrates of boron or silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C23C14/16—Metallic material, boron or silicon on metallic substrates or on substrates of boron or silicon
    • C23C14/165—Metallic material, boron or silicon on metallic substrates or on substrates of boron or silicon by cathodic sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D1/00—Electroforming
    • C25D1/04—Wires; Strips; Foils
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/38—Electroplating: Baths therefor from solutions of copper
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/42—Electroplating: Baths therefor from solutions of light metals
    • C25D3/44—Aluminium
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/06—Wires; Strips; Foils
    • C25D7/0614—Strips or foils
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H01L21/566—Release layers for moulds, e.g. release layers, layers against residue during moulding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/12—Electroplating: Baths therefor from solutions of nickel or cobalt
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/56—Electroplating: Baths therefor from solutions of alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03003—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for holding or transferring a preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05157—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/0516—Iron [Fe] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/0518—Molybdenum [Mo] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48491—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being an additional member attached to the bonding area through an adhesive or solder, e.g. buffer pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48738—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48747—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/858—Bonding techniques
    • H01L2224/8585—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12431—Foil or filament smaller than 6 mils

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Electrochemistry (AREA)
  • Mechanical Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Laminated Bodies (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Other Surface Treatments For Metallic Materials (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

본 발명의 일 실시예에 따른 캐리어박 부착 극박동박은, 캐리어박, 박리층, 제1 극박동박, Al층 및 제2 극박동박으로 이루어지는 캐리어박 부착 극박동박에 있어서, 상기 박리층은, 박리성을 갖는 제1 금속(A1), 상기 제1 금속(A1)의 도금을 용이하게 하는 제2 금속(B1) 및 제3 금속(C1)을 포함할 수 있다.

Description

캐리어박 부착 극박동박{Copper foil attached to the carrier foil}
본 발명은 캐리어박 부착 극박동박으로서, 인쇄회로기판 와이어와의 접착성이 우수한 캐리어박 부착 극박동박에 관한 것이다.
통상적으로 와이어 본딩이라 함은, 반도체칩의 입출력 패드와 Substrate(ex: 리드프레임, 인쇄회로기판 등)의, 리드 또는 배선패턴등의 부분을 서로 접속시킴으로써, 상기 반도체칩의 입출력 패드와 리드가 상호 전기적으로 연결시키는 공정을 의미한다.
또한, PKG 인쇄회로기판에서는 와이어와의 접합하는 부위의 회로에, 저항을 최소화하여 전력손실을 줄여주면서 전도성을 향상시키기 위해 전극을 주로 실러-팔라듐(Ag-Pd)과 같은 고가의 금속을 사용하고 있다.
상기한 Ag는 금속 중에 열전도 및 전기전도성이 우수하고, 또한 Pd도 백금족 원소의 하나로서 연성은 백금보다 떨어지지만 전성은 백금보다 뛰어나며 가격도 백금보다 싸고 가벼워서 여러 종류의 합금으로 사용되고 되므로 인쇄회로기판에서는 상기 Ag 및 Pd의 합금인 Ag-Pd를 많이 사용하게 된다.
이러한, Ag-Pd 등의 전극을 사용하는 공정은 먼저, 반도체칩 및 알루미늄 와이어로 본딩되는 부분의 상부면에 소정의 은(Ag) 페이스트로 스크린 프린팅(screen printing)하여 본딩패드를 형성하고, 이러한 본딩패드에 알루미늄 와이어를 에폭시등으로 부착하여 경화시키므로써 초음파(웨지) 본딩을 실행하게 하였는데, 이와 같은 종래의 방법(한국공개특허 제2014-0049632호)은 제조공정이 복잡하고, 은 페이스트를 사용하여 패드를 제작하므로 제조원가가 증가할 뿐 아니라 제조장비도 고가인 문제점이 있었다.
본 발명의 목적은, 인쇄회로기판 와이어와의 접착성이 우수한 캐리어박 부착 극박동박을 제공하는 것이다.
본 발명의 일 실시예에 따른 캐리어박 부착 극박동박은, 캐리어박, 박리층, 제1 극박동박, Al층 및 제2 극박동박으로 이루어지는 캐리어박 부착 극박동박에 있어서, 상기 박리층은, 박리성을 갖는 제1 금속(A1), 상기 제1 금속(A1)의 도금을 용이하게 하는 제2 금속(B1) 및 제3 금속(C1)을 포함할 수 있다.
본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 상기 Al층의 두께(t1)와 반도체 칩의 본딩용 패드 두께(t2)는 0.0005 ≤ t1 / t2 ≤ 3.0의 식을 만족할 수 있다.
본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 상기 Al층의 두께(t1)와 반도체 칩의 본딩용 와이어의 두께(t3)는, 0.0005 ≤ t1 / t3 ≤ 3.0의 식을 만족할 수 있다.
본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 상기 캐리어박의 매트면 또는 샤이니면의 표면조도는 2.0um 이하이며, 상기 Al층은, 전해도금 또는 스퍼터링(sputtering)을 통해 형성되고, 표면조도는 2.0um 이하일 수 있다.
본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 상기 Al층은, 전해도금 또는 스퍼터링(sputtering)을 통해 형성되고, 상기 캐리어박의 매트면 또는 샤이니면의 표면조도(r1)와 상기 Al층의 표면조도(r2)는, r2 / r1 ≤ 3.0의 식을 만족할 수 있다.
본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 상기 제1 금속(A1)은, Mo 또는 W이며, 상기 제2 금속(B1) 및 상기 제3 금속(C1)은, Fe, Co 및 Ni로 이루어지는 군에서 선택되는 2개의 서로 다른 금속일 수 있다.
본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 상기 박리층은, 상기 제1 금속(A1)의 함유량(a1)이 30 내지 89 중량%, 상기 제2 금속(B1)의 함유량(b1)이 10 내지 60 중량% 및 상기 제 3 금속(C1)의 함유량(c1)이 1 내지 20 중량%일 수 있다.
본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 상기 박리층의 부착량의 합계가 50 ~ 10000 ㎍/dm2일 수 있다.
본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 상기 제1 금속(A1), 상기 제2 금속(B1) 및 상기 제3 금속(C1) 중 적어도 하나는 유기금속일 수 있다.
본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 상기 제1 극박동박 및 상기 제2 극박동박 중 적어도 하나는, 전해도금 또는 스퍼터링(sputtering)을 통해 형성될 수 있다.
본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 캐리어박, 확산방지층, 박리층, 산화방지층, 제1 극박동박, Al층 및 제2 극박동박으로 이루어지는 캐리어박 부착 극박동박에 있어서, 상기 박리층은, 박리성을 갖는 제1 금속(A1), 상기 제1 금속의 도금을 용이하게 하는 제2 금속(B1) 및 제3 금속(C1)을 포함하고, 상기 확산방지층 및 상기 산화방지층은, Ni, Co, Fe, Cr, Mo, W, Al 및 P로 이루어진 군에서 선택된 하나 이상의 원소를 포함할 수 있다.
본 발명에 의하면, 반도체 패키지의 와이어 본딩 공정에서 칩과 기판 사이의 Wire 접착성이 우수하다.
또한, 기판 제작 시, 접착강도 및 내열접착강도, 내약품성, 에칭성 등의 동박으로서의 요구특성이 우수하다.
도 1은 본 발명의 제1 실시예에 따른 캐리어박 부착 극박동박의 단면 모식도.
도 2는 본 발명의 제1 실시예에 따른 캐리어박 부착 극박동박의 단면을 FIB(Focused Ion Beam)로 촬영한 이미지.
도 3은 Al층이 형성되지 않은 경우의 매트면과 샤이니면의 표면 이미지.
도 4는 본 발명의 제1 실시예에 따른 캐리어박 부착 극박동박의 매트면과 샤이니면의 표면 이미지.
도 5는 본 발명의 제1 실시예에 따른 캐리어박 부착 극박동박의 단면을 FIB로 촬영한 이미지.
도 6은 본 발명의 제1 실시예에 따른 캐리어박 부착 극박동박의 다른 실시예에 따른 단면 모식도.
도 7은 본 발명의 제2 실시예에 따른 캐리어박 부착 극박동박의 단면 모식도.
도 8은 본 발명의 제2 실시예에 따른 캐리어박 부착 극박동박의 단면을 FIB(Focused Ion Beam)로 촬영한 이미지.
도 9는 Al층이 형성되지 않은 경우의 매트면과 샤이니면의 표면 이미지.
도 10은 본 발명의 제2 실시예에 따른 캐리어박 부착 극박동박의 매트면과 샤이니면의 표면 이미지.
도 11은 본 발명의 제2 실시예에 따른 캐리어박 부착 극박동박의 다른 실시예에 따른 단면 모식도.
도 12는 본 발명의 제3 실시예에 따른 캐리어박 부착 극박동박의 단면 모식도.
도 13은 본 발명의 제3 실시예에 따른 캐리어박 부착 극박동박의 단면을 FIB(Focused Ion Beam)로 촬영한 이미지.
도 14는 Al층이 형성되지 않은 경우의 매트면과 샤이니면의 표면 이미지.
도 15는 본 발명의 제3 실시예에 따른 캐리어박 부착 극박동박의 매트면과 샤이니면의 표면 이미지.
도 16은 본 발명의 제3 실시예에 따른 캐리어박 부착 극박동박의 다른 실시예에 따른 단면 모식도.
이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다. 다만, 본 발명의 사상은 제시되는 실시예에 제한되지 아니하고, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 구성요소를 추가, 변경, 삭제 등을 통하여, 퇴보적인 다른 발명이나 본 발명 사상의 범위 내에 포함되는 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본원 발명 사상 범위 내에 포함된다고 할 것이다.
또한, 각 실시예의 도면에 나타나는 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
본 발명은 인쇄회로기판 와이어와 인쇄회로기판사이의 접착성을 향상시킴과 동시에 반도체 substrate의 제조공정을 단순화하여, 제조 시간을 줄여 수율을 높이고, 제조원가 절감 효과에 탁월한 인쇄회로기판용 동박을 제공한다.
통상적으로, 와이어 본딩이라 함은 반도체칩의 입출력 패드와 Substrate(ex: 리드프레임, 인쇄회로기판 등)의, 리드 또는 배선패턴 등의 부분을 서로 접속시킴으로써, 상기 반도체칩의 입출력 패드와 리드가 상호 전기적으로 연결시키는 공정을 의미한다.
기존에는 PKG 인쇄회로기판에서는 와이어와의 접합하는 부위의 회로에, 저항을 최소화하여 전력손실을 줄이면서 전도성을 향상시키기 위해 전극을 주로 실러-팔라듐(Ag-Pd)과 같은 고가의 금속을 사용하고 있다.
여기서, Ag는 금속 중에 열전도 및 전기 전도성이 우수하고, 또한 Pd도 백금족 원소의 하나로서 연성은 백금보다 떨어지지만 전성은 백금보다 뛰어나며 가격도 백금보다 싸고 가벼워서 여러 종류의 합금으로 사용되고 되므로, 인쇄회로기판에서는 Ag 및 Pd의 합금인 Ag-Pd를 많이 사용한다.
다만, Ag-Pd 등의 전극을 사용하는 공정은 먼저, 반도체칩 및 알루미늄 와이어로 본딩되는 부분의 상부면에 소정의 은(Ag) 페이스트로 스크린 프린팅(screen printing)하여 본딩패드를 형성하고, 이러한 본딩패드에 알루미늄 와이어를 에폭시 등으로 부착하여 경화시킴으로써 초음파(웨지) 본딩을 실행하였는데, 이와 같은 종래의 방법은 제조공정이 복잡하고, 은 페이스트를 사용하여 패드를 제작하므로 제조원가가 증가할 뿐 아니라 제조장비도 고가인 문제점이 있었다.
이하, 각 실시예에 따른 본 발명의 캐리어 부착 극박동박은, Al층을 형성하여 반도체 패키지의 와이어 본딩 공정에서, 반도체칩과 기판 사이의 Wire 접착성을 향상시키며, 기판 제작 시 접착강도 및 내열접착강도, 내약품성, 에칭성 등의 동박으로서의 요구특성이 우수한 극박동박을 제공한다.
[제1 실시예 ]
도 1은 본 발명의 제1 실시예에 따른 캐리어박 부착 극박동박의 단면 모식도이고, 도 2는 본 발명의 제1 실시예에 따른 캐리어박 부착 극박동박의 단면을 FIB(Focused Ion Beam)로 촬영한 이미지이며, 도 3은 Al층이 형성되지 않은 경우의 매트면과 샤이니면의 표면 이미지이다.
또한, 도 4는 본 발명의 제1 실시예에 따른 캐리어박 부착 극박동박의 매트면과 샤이니면의 표면 이미지이고, 도 5는 본 발명의 제1 실시예에 따른 캐리어박 부착 극박동박의 단면을 FIB로 촬영한 이미지이다.
도 6은 본 발명의 제1 실시예에 따른 캐리어박 부착 극박동박의 다른 실시예에 따른 단면 모식도이다.
도 1 내지 도 5를 참조하면, 본 발명의 제1 실시예에 따른 캐리어박 부착 극박동박(100)은, 캐리어박(1), 박리층(2), 제1 극박동박(3), Al층(4) 및 제2 극박동박(5)으로 형성될 수 있다.
캐리어박 부착 극박동박(100)은, 캐리어박(1), 박리층(2), 제1 극박동박(3), Al층(4) 및 제2 극박동박(5)이 순차적으로 적층되어 형성될 수 있다.
캐리어박(1)은, 알루미늄박, 스테인레스강박, 티타늄박, 동박 또는 동합금 박을 사용할 수 있다. 예를 들어, 전해동박, 전해동합금박, 압연동박 또는 압연동합금박을 사용할 수 있다.
또한, 상기 캐리어박(1)의 표면은, 미처리 전해동박 또는 미처리 전해동합금박의 매트면 또는 샤이니면, 압연동박 또는 압연동합금박의 압연 마무리면일 수 있다. 예를 들어, 상기 캐리어박의 표면은 미처리 전해동박 또는 미처리 전해동합금박의 매트면 또는 광택면에 조화 처리를 실시한 박, 또는 압연동박 또는 압연동합금박의 압연 마무리 면의 적어도 한쪽 면에 조화처리를 실시한 박일 수 있다.
제1 극박동박(3) 및 제2 극박동박(5) 중 적어도 하나는, 전해도금, 무전해도금 또는 스퍼터링(sputtering)을 통해 형성될 수 있다.
바람직하게는, 제1 극박동박(3)은 전해도금으로 형성되고, 제2 극박동박(5)은 스퍼터링(sputtering)을 통해 형성될 수 있다.
박리층(2)은, 박리성을 갖는 제1 금속(A1), 제1 금속(A1)의 도금을 용이하게 하는 제2 금속(B1) 및 제3 금속(C1)을 포함할 수 있다.
제1 금속(A1)은, Mo 또는 W이며, 제2 금속(B1) 및 제3 금속(C1)은, Fe, Co 및 Ni로 이루어지는 군에서 선택되는 2개의 서로 다른 금속일 수 있다.
여기서, 제1 금속(A1), 제2 금속(B1) 및 제3 금속(C1) 중 적어도 하나는 유기금속일 수 있다.
박리층(2)은 제1 금속(A1)의 함유량(a1)이 30 내지 89 중량%, 제2 금속(B1)의 함유량(b1)이 10 내지 60 중량% 및 제 3 금속(C1)의 함유량(c1)이 1 내지 20 중량%일 수 있다.
상기 금속들의 함유량 a1, b1 및 c1 는 박리층(2) 1dm2의 단위 면적 당 제 1 금속(A1)의 부착량(피막량)을 동일 면적 당 제 1 금속(A1), 제 2 금속(B1) 및 제 3 금속(C1)의 부착량(피막량)의 합계로 나눈 값에 100을 곱하여 각각 구한다.
상기 제 1 금속의 함유량 (a1) 및 상기 제 2 금속의 함유량(b1)이 상기 함량 범위를 각각 벗어나면 극박동박의 박리성이 저하될 수 있으며, 상기 제 3 금속의 함유량(c1)이 상기 함량 범위를 벗어나면 박리층이 불균일하게 도금될 수 있다.
상기 제 1 금속(A1)과 제 2 금속(B1)만으로 박리층을 형성한 경우, 박리층의 박리성이 불균일한 현상이 발생할 수 있다.
그리고, 박리 시 박리층이 극박동박과 함께 박리되는 성향을 보일 수 있다.
이에 반해, 본 발명에서는 제 1 금속(A1)과 제 2 금속(B1)만으로 박리층을 형성한 경우(예를 들어, Mo-Ni 합금층), 그 박리성이 불안정하므로 박리층의 박리성에 주요 요인이 되는 제 1 금속(A1)인 Mo 금속의 도금량을 증가시키기 위해, Mo 금속의 도금에 촉매 역할을 하는 Fe 이온을 제 3 금속(C1)으로 추가로 첨가한다. Fe 이온의 첨가는 박리층의 균일한 도금을 가능하게 한다.
또한, 박리층의 부착량의 합계는 50 ~ 10000 ㎍/dm2일 수 있다.
상기 부착량이 50㎍/dm2 미만이면 박리층의 역할을 수행할 수 없을 수 있으며, 상기 부착량이 10000 ㎍/dm2 초과이면 박리 가능한 물질인 산화성 물질이 아니라 금속성 물질이 되므로 박리성이 없어질 수 있다.
한편, Al층의 두께(t1)와 반도체 칩의 본딩용 패드 두께(t2)는
0.0005 ≤ t1 / t2 ≤ 3.0
의 식을 만족한다. 상기 Al층의 두께와 반도체 칩 본딩용 패드 두께의 비율 t1 / t2을 0.0005에서 3.0의 범위로 구현함으로써 보다 우수한 효과를 얻을 수 있다.
또한, Al층의 두께(t1)와 반도체 칩의 본딩용 와이어의 두께(t3)는,
0.0005 ≤ t1 / t3 ≤ 3.0
의 식을 만족한다. 상기 Al층의 두께와 반도체 칩 본딩용 와이어 두께의 비율 t1 / t3을 0.0005에서 3.0의 범위로 구현함으로써 보다 우수한 효과를 얻을 수 있다.
한편, 캐리어박의 매트면 또는 샤이니면의 표면조도는 2.0um 이하이며, Al층은 전해도금 또는 스퍼터링(sputtering)을 통해 형성되고, 표면조도는 2.0um 이하이다.
또한, 캐리어박의 매트면 또는 샤이니면의 표면조도(r1)와 상기 Al층의 표면조도(r2)는,
r2 / r1 ≤ 3.0
의 식을 만족한다. 상기 Al층의 표면조도와 캐리어박의 매트면 또는 샤이니면의 표면조도의 비율 r2/r1이 3.0이하의 범위로 구현됨으로써 보다 우수한 효과를 얻을 수 있다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 캐리어박 부착 극박동박(10)은 상술한 캐리어박 부착 극박동박(100)에 확산방지층(16) 및 산화방지층(17)을 더 포함할 수 있다.
구체적으로, 캐리어박 부착 극박동박(10)은, 캐리어박(11), 확산방지층(16), 박리층(12), 산화방지층(17), 제1 극박동박(13), Al층(14) 및 제2 극박동박(15)이 순차적으로 적층되어 형성될 수 있다.
확산방지층(16)과 산화방지층(17)이 동일한 도금조건을 사용하여 형성되므로 실질적으로 동일한 조성을 가지며, 다만 확산방지층(16)이 산화방지층(17)에 비하여 금속 부착량이 증가하므로 더 두껍다.
상기 캐리어박 부착 극박동박(10)에서 확산방지층(16)이 존재함에 의하여 고온의 가공 환경에서도 캐리어박과 극박동박의 박리강도가 일정하게 낮은 값으로 유지됨에 의하여 이들의 박리가 용이하다.
또한, 상기 캐리어박 부착 극박동박(10)에서 확산방지층(16)에 비하여 산화방지층(17)의 두께가 얇아짐에 의하여 안정적인 박리강도, 산화방지층(17)의 우수한 식각성 및 향상된 레이저 가공성을 동시에 구현할 수 있다.
또한, 상기 캐리어박 부착 극박동박(10)에서 확산방지층(16)과 산화방지층(17)이 실질적으로 동일한 도금액을 사용할 수 있으므로 제조공정이 단순화될 수 있다.
상기 확산방지층(16) 및 산화방지층(17)은 Ni, Co, Fe, Cr, Mo, W, Al 및 P로 이루어진 군에서 선택된 하나 이상의 원소를 포함할 수 있다. 예를 들어, 상기 확산방지층 및 산화방지층은 단일 금속층일 수 있고, 2종 이상의 금속의 합금층 또는 1종 이상의 금속산화물 층일 수 있다.
예를 들어, 단일 금속층을 형성하는 도금으로는, 니켈 도금, 코발트 도금, 철 도금, 알루미늄 도금 등이 사용될수 있다. 2원계 합금층을 형성하는 도금으로는, 니켈-코발트 도금, 니켈-철 도금, 니켈-크롬 도금, 니켈-몰리브덴 도금, 니켈-텅스텐 도금, 니켈-동 도금, 니켈-인 도금, 코발트-철 도금, 코발트-크롬 도금, 코발트-몰리브덴 도금, 코발트-텅스텐 도금, 코발트-동 도금, 코발트-인 도금 등이 사용될 수 있다. 3원계 합금층을 형성하는 도금으로는, 니켈-코발트-철 도금, 니켈-코발트-크롬 도금, 니켈-코발트-몰리브덴 도금, 니켈-코발트-텅스텐 도금, 니켈-코발트-동 도금, 니켈-코발트-인 도금, 니켈-철-크롬 도금, 니켈-철-몰리브덴 도금, 니켈-철-텅스텐 도금, 니켈-철-동 도금, 니켈-철-인 도금, 니켈-크롬-몰리브덴 도금, 니켈-크롬-텅스텐 도금, 니켈-크롬-동 도금, 니켈-크롬-인 도금, 니켈-몰리브덴-텅스텐 도금, 니켈-몰리브덴-동 도금, 니켈-몰리브덴-인 도금, 니켈-텅스텐-동 도금, 니켈-텅스텐-인 도금, 니켈-동-인 도금, 코발트-철-크롬 도금, 코발트-철-몰리브덴 도금, 코발트-철-텅스텐 도금, 코발트-철-동 도금, 코발트-철-인 도금, 코발트-크롬-몰리브덴 도금, 코발트-크롬-텅스텐 도금, 코발트-크롬-동 도금, 코발트-크롬-인 도금, 코발트-몰리브덴-인 도금, 코발트-텅스텐-동 도금, 코발트-몰리브덴-인 도금, 코발트-텅스텐-동 도금, 코발트-텅스텐-인 도금, 코발트-동-인 도금 등이 사용될 수 있다.
예를 들어, 상기 확산방지층 및 산화방지층은 Ni 및 P를 포함할 수 있다.
또한, 산화물로는, 니켈 산화물, 코발트 산화물, 철 산화물, 크롬 산화물, 몰리브덴 산화물, 텅스텐 산화물, 동산화물, 알루미늄 산화물, 인 산화물 등을 들 수 있다. 또한, 2종 이상의 상기 산화물의 혼합물 등이 사용될 수 있다.
또한, 단일 금속의 도금층, 합금 도금층 및 산화물 층에서 선택된 층을 2층 이상으로 형성시킬 수 있다.
상기 확산방지층은 상기 캐리어박 부착 극박동박을 절연기판과 고온에서 프레스하는 경우에 구리가 박리층으로 확산되는 것을 억제하는 역할을 할 수 있다. 상기 확산방지층을 형성시키지 않고 캐리어박 부착 극박동박을 절연기판과 고온에서 프레스하면 캐리어박과 극박동박에서 구리가 박리층으로 확산되어 캐리어박과 극박동박 사이에 금속결합이 생성되어, 이들 사이에 강한 결합력으로 인해 캐리어박을 박리하는 것이 어려워질 수 있다.
이하 바람직한 실시예를 들어 본 발명을 상세히 설명하나, 이에 한정되는 것은 아니다.
(캐리어박 부착 극박동박의 제조)
실시예 1
1. 캐리어박의 준비
캐리어박의 표면조도는 1.5 ㎛, 두께는 18 ㎛ 의 전해동박을 사용하였다.
2. 확산방지층 형성
하기 조건에서 Ni-P 도금에 의한 확산방지층을 형성하였다.
Ni 농도: 15g/L, P 농도: 8g/L
pH 4.0
온도: 30 ℃
전류밀도: 1.5 A/dm2
도금시간: 2초
상기 조건에서 형성된 확산방지층의 부착량은 금속(Ni) 부착량 301 ug/dm2 이었다.
3. 박리층 형성
하기 조건에서 Mo-Ni-Fe 도금에 의한 박리층을 형성하였다.
Mo 농도: 20g/L, Ni 농도: 6.5g/L, Fe 농도: 3g/L, 구연산나트륨: 150g/L
pH 10.2(암모니아수 30ml/L 첨가)
온도: 30 ℃
전류밀도: 10 A/dm2
도금시간: 7초
상기 조건에서 형성된 박리층의 부착량은 1.07mg/dm2, 박리층의 조성은 Mo 60.55 중량%, Ni 29.8 중량%, Fe 5.99 중량% 이었다.
4. 산화방지층 형성
하기 조건에서 Ni-P 도금에 의한 산화방지층을 형성하였다.
Ni 농도: 15g/L, P농도 8g/L,
pH 4.0
온도: 30 ℃
전류밀도: 0.5A/dm2
도금시간: 2초
상기 조건에서 형성된 산화방지층의 부착량은 금속(Ni) 부착량 30 ug/dm2 이었다.
5. 제1 극박동박의 형성
하기 조건에서 제1 극박동박을 형성하였다.
CuSO4-5H2O: 300g/L, H2SO4: 150g/L
온도: 30 ℃
전류밀도: 20A/dm2
도금시간: 25초
상기 조건에서 형성된 제1 극박동박의 두께는 2 ㎛ 이었다.
6. Al층의 형성
와이어 접합층인 Al의 두께는 0.5 ㎛로 형성되며, 표면조도는 상기 캐리어박 조도와 동일한 1.5 ㎛을 갖도록 형성하였다.
7. 제2 극박동박 형성
하기 조건에서 제2 극박동박을 형성하였다.
CuSO4-5H2O: 300g/L, H2SO4: 150g/L
온도: 30 ℃
전류밀도: 20A/dm2
도금시간: 5초
상기 조건에서 형성된 제2 극박동박의 두께는 0.5 ㎛ 이었다.
실시예 2
Al층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.
6. Al층의 형성
와이어 접합층인 Al의 두께는 1.0 ㎛로 형성되며, 표면조도는 캐리어박 조도와 동일한 1.5 ㎛을 갖도록 형성하였다.
실시예 3
캐리어박 및 Al층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시 하였다.
1. 캐리어박의 준비
캐리어의 표면조도는 3.0 ㎛, 두께는 18 ㎛ 의 전해동박을 사용하였다.
6. Al층의 형성
와이어 접합층인 Al 두께는 0.5 ㎛로 형성, 표면조도는 캐리어박 조도와 동일한 3.0㎛을 갖도록 형성하였다.
실시예 4
박리층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.
4. 박리층 형성
하기 조건에서 Mo-Ni-Fe 도금에 의한 박리층을 형성하였다.
Mo 농도: 20g/L, Ni 농도: 6.5g/L, Fe 농도: 3g/L, 구연산나트륨: 150g/L
pH 10.2(암모니아수 30ml/L 첨가)
온도: 30 ℃
전류밀도: 18 A/dm2
도금시간: 7초
상기 조건에서 형성된 박리층의 부착량은 1.89mg/dm2, 박리층의 조성은 Mo 51.99 중량%, Ni 38.8 중량%, Fe 5.55 중량% 이었다.
비교예 1
박리층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.
4. 박리층 형성
하기 조건에서 Mo-Ni-Fe 도금에 의한 박리층을 형성하였다.
Mo 농도: 20g/L, Ni 농도: 6.5g/L, Fe 농도: 3g/L, 구연산나트륨: 150g/L
pH 10.2(암모니아수 30ml/L 첨가)
온도: 30 ℃
전류밀도: 3 A/dm2
도금시간: 7초
상기 조건에서 형성된 박리층의 부착량은 0.31mg/dm2, 박리층의 조성은 Mo 23.42 중량%, Ni 69.81 중량%, Fe 2.55 중량% 이었다.
비교예 2
박리층 및 Al층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.
3. 박리층 형성
박리층의 부착량을 0.89mg/dm2 로 형성하였다.
6. Al층의 형성
Al층의 두께를 0.05㎛로 형성하고, 표면조도는 1.5 ㎛을 갖도록 형성하였다.
이하, 표 1을 참조로 실시예 1 내지 4, 비교예 1 및 2의 박리강도, Al층의 표면조도 및 와이어를 통한 반도체칩과의 접합성에 대하여 설명하기로 한다.
[표 1]
Figure pat00001
◎: 매우양호
○: 양호
Ⅹ: 불량
박리강도 평가
실시예 1 내지 3의 경우, Al층 위아래의 동층과의 박리강도 및 Al층과 캐리어박의 박리강도는 매우 양호 하였으며, 실시예 4의 경우, 극박동박과 캐리어의 박리강도는 부착량이 높아 캐리어 사이의 박리강도가 저하되는 문제가 발생하였다.
또한, 비교예 1의 경우 Al층과 캐리어의 박리강도는 부착량이 낮아 극박동박층과 캐리어가 박리되지 않는 문제가 발생하였으며, 비교예 2의 경우 Al층과 캐리어의 박리강도는 양호하였다.
Al층의 표면조도
실시예 1, 2 및 4의 경우, Al층의 표면 조도가 낮아 에칭레이트가 우수하여 회로 형성 시 파인패턴을 얻을 수 있었으나, 실시예 3의 경우, Al층의 표면조도가 높아 실시예 1, 2 보다 에칭레이트가 저하되었으며 회로 형성 시 원하는 파인패턴을 얻을 수 없었다.
비교예 1의 경우 상기의 처리로 실시하였을 때. Al층의 표면 조도는 낮아 에칭레이트가 우수하여 회로 형성시 파인패턴을 얻을 수 있었으나, 비교예 2의 경우 Al층의 두께가 얇아 회로 에칭액의 데미지로 인해 원하는 형상의 회로를 얻을 수 없었다.
와이어를 통한 반도체칩과의 접합성
실시예 1 내지 4의 경우, 상기 캐리어박 부착 극박동박을 이용하여 반도체 substrate를 제작하고 반도체칩과 직경 25~70 ㎛의 와이어(금, 알루미늄 등)를 이용하여 전기적으로 연결하였을 때 Al층과 와이어 사이의 본딩접착성 또한 우수하였다.
비교예 1의 경우, 캐리어박 부착 극박동박은 박리가 되지 않아 반도체 substrate는 제작할 수 없었으며, 비교예 2의 경우, 캐리어박 부착 극박동박을 이용하여 반도체 substrate를 제작하고 반도체칩과 직경 25~70 ㎛의 와이어(금, 알루미늄 등)를 이용하여 전기적으로 연결하였을 때 Al층의 얇은 두께로 인해 접합 시 발생하는 데미지로 인해 와이어사이의 본딩접착성이 저하되었다.
[제2 실시예 ]
도 7은 본 발명의 제2 실시예에 따른 캐리어박 부착 극박동박의 단면 모식도이고, 도 8은 본 발명의 제2 실시예에 따른 캐리어박 부착 극박동박의 단면을 FIB(Focused Ion Beam)로 촬영한 이미지이며, 도 9는 Al층이 형성되지 않은 경우의 매트면과 샤이니면의 표면 이미지이고, 도 10은 본 발명의 제2 실시예에 따른 캐리어박 부착 극박동박의 매트면과 샤이니면의 표면 이미지이다.
또한, 도 11은 본 발명의 제2 실시예에 따른 캐리어박 부착 극박동박의 다른 실시예에 따른 단면 모식도이다.
도 7 내지 도 10을 참조하면, 본 발명의 제2 실시예에 따른 캐리어박 부착 극박동박(20)은, 캐리어박(21), 박리층(22), 제1 극박동박(23), Cu-Al 접착력 향상층(24), Cu 확산방지층(25), Al층(26) 및 제2 극박동박(27)으로 형성될 수 있다.
도 7에서는, Cu 확산방지층(25)이 Al층(26)의 위, 아래에 모두 형성된 것으로 도시되었으나, Al층(26)의 위 또는 아래 중 어느 하나에만 형성될 수도 있다.
캐리어박 부착 극박동박(20)은, 캐리어박(21), 박리층(22), 제1 극박동박(23), Cu-Al 접착력 향상층(24), Cu 확산방지층(25), Al층(26) 및 제2 극박동박(27)이 순차적으로 적층되어 형성될 수 있다.
캐리어박(21)은, 알루미늄박, 스테인레스강박, 티타늄박, 동박 또는 동합금 박을 사용할 수 있다. 예를 들어, 전해동박, 전해동합금박, 압연동박 또는 압연동합금박을 사용할 수 있다.
또한, 상기 캐리어박(21)의 표면은, 미처리 전해동박 또는 미처리 전해동합금박의 매트면 또는 샤이니면, 압연동박 또는 압연동합금박의 압연 마무리면일 수 있다. 예를 들어, 상기 캐리어박의 표면은 미처리 전해동박 또는 미처리 전해동합금박의 매트면 또는 광택면에 조화 처리를 실시한 박, 또는 압연동박 또는 압연동합금박의 압연 마무리 면의 적어도 한쪽 면에 조화처리를 실시한 박일 수 있다.
제1 극박동박(23) 및 제2 극박동박(27) 중 적어도 하나는, 전해도금, 무전해도금 또는 스퍼터링(sputtering)을 통해 형성될 수 있다.
바람직하게는, 제1 극박동박(23)은 전해도금으로 형성되고, 제2 극박동박(27)은 스퍼터링(sputtering)을 통해 형성될 수 있다.
박리층(22)은, 박리성을 갖는 제1 금속(A2), 제1 금속(A2)의 도금을 용이하게 하는 제2 금속(B2) 및 제3 금속(C2)을 포함할 수 있다.
제1 금속(A2)은, Mo 또는 W이며, 제2 금속(B2) 및 제3 금속(C2)은, Fe, Co 및 Ni로 이루어지는 군에서 선택되는 2개의 서로 다른 금속일 수 있다.
여기서, 제1 금속(A2), 제2 금속(B2) 및 제3 금속(C2) 중 적어도 하나는 유기금속일 수 있다.
박리층(22)은 제1 금속(A2)의 함유량(a2)이 30 내지 89 중량%, 제2 금속(B2)의 함유량(b2)이 10 내지 60 중량% 및 제 3 금속(C2)의 함유량(c2)이 1 내지 20 중량%일 수 있다.
상기 금속들의 함유량 a2, b2 및 c2 는 박리층 1dm2의 단위 면적 당 제 1 금속(A2)의 부착량(피막량)을 동일 면적 당 제 1 금속(A2), 제 2 금속(B2) 및 제 3 금속(C2)의 부착량(피막량)의 합계로 나눈 값에 100을 곱하여 각각 구한다.
상기 제 1 금속의 함유량 (a2) 및 상기 제 2 금속의 함유량(b2)이 상기 함량 범위를 각각 벗어나면 극박동박의 박리성이 저하될 수 있으며, 상기 제 3 금속의 함유량(c2)이 상기 함량 범위를 벗어나면 박리층이 불균일하게 도금될 수 있다.
상기 제 1 금속(A2)과 제 2 금속(B2)만으로 박리층을 형성한 경우, 박리층의 박리성이 불균일한 현상이 발생할 수 있다.
그리고, 박리 시 박리층이 극박동박과 함께 박리되는 성향을 보일 수 있다.
이에 반해, 본 발명에서는 제 1 금속(A2)과 제 2 금속(B2)만으로 박리층을 형성한 경우(예를 들어, Mo-Ni 합금층), 그 박리성이 불안정하므로 박리층의 박리성에 주요 요인이 되는 제 1 금속(A2)인 Mo 금속의 도금량을 증가시키기 위해, Mo 금속의 도금에 촉매 역할을 하는 Fe 이온을 제 3 금속(C2)으로 추가로 첨가한다. Fe 이온의 첨가는 박리층의 균일한 도금을 가능하게 한다.
또한, 박리층(22)의 부착량의 합계는 50 ~ 10000 ㎍/dm2일 수 있다.
상기 부착량이 50㎍/dm2 미만이면 박리층의 역할을 수행할 수 없을 수 있으며, 상기 부착량이 10000 ㎍/dm2 초과이면 박리 가능한 물질인 산화성 물질이 아니라 금속성 물질이 되므로 박리성이 없어질 수 있다.
한편, Al층의 두께(t4)와 반도체 칩의 본딩용 패드 두께(t5)는
0.0005 ≤ t4 / t5 ≤ 3.0
의 식을 만족한다. 상기 Al층의 두께와 반도체 칩 본딩용 패드 두께의 비율 t4 / t5을 0.0005에서 3.0의 범위로 구현함으로써 보다 우수한 효과를 얻을 수 있다.
또한, Al층의 두께(t4)와 반도체 칩의 본딩용 와이어의 두께(t6)는,
0.0005 ≤ t4 / t6 ≤ 3.0
의 식을 만족한다. 상기 Al층의 두께와 반도체 칩 본딩용 와이어 두께의 비율 t4 / t6을 0.0005에서 3.0의 범위로 구현함으로써 보다 우수한 효과를 얻을 수 있다.
한편, 캐리어박의 매트면 또는 샤이니면의 표면조도는 3.0um 이하이며, Al층은 전해도금 또는 스퍼터링(sputtering)을 통해 형성되고, 표면조도는 3.0um 이하이다.
또한, 캐리어박의 매트면 또는 샤이니면의 표면조도(r3)와 상기 Al층의 표면조도(r4)는,
r4 / r3 ≤ 3.0
의 식을 만족한다. 상기 Al층의 표면조도와 캐리어박의 매트면 또는 샤이니면의 표면조도의 비율 r2/r1이 3.0이하의 범위로 구현됨으로써 보다 우수한 효과를 얻을 수 있다.
Cu 확산방지층(25)은, Al층(26)과 제1 극박동박(23) 사이 및 Al층(26)과 제2 극박동박(27) 사이에 형성될 수 있다. Cu 확산방지층(25)은, Al층(26)의 알루미늄과 제1 극박동박(23) 또는 제2 극박동박(27)의 구리가 Cu-Al계 금속간화합물(intermetallic compound)을 형성하는 것을 방지하기 위한 것이다.
구체적으로, Al층과 극박동박층(제1 극박동박 또는 제2 극박동박)이 강하게 결합하여 합금 내에서 혼재하는 경우, 불균질 조직을 이루는 중간상(intermediate phase)을 만들게 되는데, 이러한 중간상은 각각의 금속의 성질을 띠지 않은 채, 충격에 취약하고, 전기저항이 커지는 성질을 띠는 문제점이 발생한다.
즉, Cu 확산방지층(25)은, Al층(26)의 알루미늄과 제1 극박동박(23) 또는 제2 극박동박(27)의 구리가 금속간화합물을 형성하지 않도록 한다.
또한, Cu 확산방지층의 두께(t7)와 Al층의 두께(t4)는,
0.5 ≤ t7 / t4 ≤ 1.0
의 식을 만족한다. 상기 Cu 확산방지층의 두께와 상기 Al층의 두께의 비율 t7/t4이 0.5 에서 1.0의 범위로 구현됨으로써 보다 우수한 효과를 얻을 수 있다.
제1 극박동박과 Al층 사이 또는 제2 극박동박과 Al층 사이의 접착력(p1)과 박리층의 접착력(p2)은,
1 ≤ p1 / p2 ≤ 30.0
의 식을 만족한다. 제1 극박동박과 Al층 사이 또는 제2 극박동박과 Al층 사이의 접착력과 박리층의 접착력의 비율 p1 / p2이 1에서 30.0의 범위로 구현됨으로써 보다 우수한 효과를 얻을 수 있다.
Cu-Al 접착력 향상층(24)은, Al층(26)과 Cu 확산방지층(25) 사이에 형성되어 Al층(26)과 Cu 확산방지층(25)간의 접착력을 향상시키기 위하여, 구리 또는 구리와 알루미늄의 중간물질로 형성될 수 있다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 캐리어박 부착 극박동박(30)은 확산방지층(38), 산화방지층(39)을 더 포함할 수 있다.
캐리어박 부착 극박동박(30)은, 캐리어박(31), 확산방지층(37), 박리층(32), 산화방지층(38), 제1 극박동박(33), Cu-Al 접착력 향상층(34), Cu 확산방지층(35), Al층(36) 및 제2 극박동박(37)이 순차적으로 적층되어 형성될 수 있다.
확산방지층(38)과 산화방지층(39)이 동일한 도금조건을 사용하여 형성되므로 실질적으로 동일한 조성을 가지며, 다만 확산방지층(38)이 산화방지층(39)에 비하여 금속 부착량이 증가하므로 더 두껍다.
상기 캐리어박 부착 극박동박(30)에서 확산방지층(38)이 존재함에 의하여 고온의 가공 환경에서도 캐리어박과 극박동박의 박리강도가 일정하게 낮은 값으로 유지됨에 의하여 이들의 박리가 용이하다.
또한, 상기 캐리어박 부착 극박동박(30)에서 확산방지층(38)에 비하여 산화방지층(39)의 두께가 얇아짐에 의하여 안정적인 박리강도, 산화방지층의 우수한 식각성 및 향상된 레이저 가공성을 동시에 구현할 수 있다.
또한, 상기 캐리어박 부착 극박동박(30)에서 확산방지층(38)과 산화방지층(39)이 실질적으로 동일한 도금액을 사용할 수 있으므로 제조공정이 단순화될 수 있다.
상기 확산방지층(38) 및 산화방지층(39)은 Ni, Co, Fe, Cr, Mo, W, Al 및 P로 이루어진 군에서 선택된 하나 이상의 원소를 포함할 수 있다. 예를 들어, 상기 확산방지층 및 산화방지층은 단일 금속층일 수 있고, 2종 이상의 금속의 합금층 또는 1종 이상의 금속산화물 층일 수 있다.
예를 들어, 단일 금속층을 형성하는 도금으로는, 니켈 도금, 코발트 도금, 철 도금, 알루미늄 도금 등이 사용될수 있다. 2원계 합금층을 형성하는 도금으로는, 니켈-코발트 도금, 니켈-철 도금, 니켈-크롬 도금, 니켈-몰리브덴 도금, 니켈-텅스텐 도금, 니켈-동 도금, 니켈-인 도금, 코발트-철 도금, 코발트-크롬 도금, 코발트-몰리브덴 도금, 코발트-텅스텐 도금, 코발트-동 도금, 코발트-인 도금 등이 사용될 수 있다. 3원계 합금층을 형성하는 도금으로는, 니켈-코발트-철 도금, 니켈-코발트-크롬 도금, 니켈-코발트-몰리브덴 도금, 니켈-코발트-텅스텐 도금, 니켈-코발트-동 도금, 니켈-코발트-인 도금, 니켈-철-크롬 도금, 니켈-철-몰리브덴 도금, 니켈-철-텅스텐 도금, 니켈-철-동 도금, 니켈-철-인 도금, 니켈-크롬-몰리브덴 도금, 니켈-크롬-텅스텐 도금, 니켈-크롬-동 도금, 니켈-크롬-인 도금, 니켈-몰리브덴-텅스텐 도금, 니켈-몰리브덴-동 도금, 니켈-몰리브덴-인 도금, 니켈-텅스텐-동 도금, 니켈-텅스텐-인 도금, 니켈-동-인 도금, 코발트-철-크롬 도금, 코발트-철-몰리브덴 도금, 코발트-철-텅스텐 도금, 코발트-철-동 도금, 코발트-철-인 도금, 코발트-크롬-몰리브덴 도금, 코발트-크롬-텅스텐 도금, 코발트-크롬-동 도금, 코발트-크롬-인 도금, 코발트-몰리브덴-인 도금, 코발트-텅스텐-동 도금, 코발트-몰리브덴-인 도금, 코발트-텅스텐-동 도금, 코발트-텅스텐-인 도금, 코발트-동-인 도금 등이 사용될 수 있다.
예를 들어, 상기 확산방지층 및 산화방지층은 Ni 및 P를 포함할 수 있다.
또한, 산화물로는, 니켈 산화물, 코발트 산화물, 철 산화물, 크롬 산화물, 몰리브덴 산화물, 텅스텐 산화물, 동산화물, 알루미늄 산화물, 인 산화물 등을 들 수 있다. 또한, 2종 이상의 상기 산화물의 혼합물 등이 사용될 수 있다.
또한, 단일 금속의 도금층, 합금 도금층 및 산화물 층에서 선택된 층을 2층 이상으로 형성시킬 수 있다.
상기 확산방지층은 상기 캐리어박 부착 극박동박을 절연기판과 고온에서 프레스하는 경우에 구리가 박리층으로 확산되는 것을 억제하는 역할을 할 수 있다. 상기 확산방지층을 형성시키지 않고 캐리어박 부착 극박동박을 절연기판과 고온에서 프레스하면 캐리어박과 극박동박에서 구리가 박리층으로 확산되어 캐리어박과 극박동박 사이에 금속결합이 생성되어, 이들 사이에 강한 결합력으로 인해 캐리어박을 박리하는 것이 어려워질 수 있다.
이하 바람직한 실시예를 들어 본 발명을 상세히 설명하나, 이에 한정되는 것은 아니다.
(캐리어박 부착 극박동박의 제조)
실시예 1
1. 캐리어박 준비
캐리어박의 표면조도는 1.5 ㎛, 두께는 18 ㎛ 의 전해동박을 사용하였다.
2. 확산방지층 형성
하기 조건에서 Ni-P 도금에 의한 확산방지층을 형성하였다.
Ni 농도: 15g/L, P농도 8g/L
pH 4.0
온도: 30 ℃
전류밀도: 1.5 A/dm2
도금시간: 2초
상기 조건에서 형성된 확산방지층의 부착량은 금속(Ni) 부착량 301 ug/dm2 이었다.
3. 박리층 형성
하기 조건에서 Mo-Ni-Fe 도금에 의한 박리층을 형성하였다.
Mo 농도: 20g/L, Ni농도: 6.5g/L, Fe 농도: 3g/L, 구연산나트륨: 150g/L
pH 10.2(암모니아수 30ml/L 첨가)
온도: 30 ℃
전류밀도: 10 A/dm2
도금시간: 7초
상기 조건에서 형성된 박리층의 부착량은 1.07mg/dm2, 박리층의 조성은 Mo 60.55 중량%, Ni 29.8 중량%, Fe 5.99 중량% 이었다.
4. 산화방지층 형성
하기 조건에서 Ni-P 도금에 의한 산화방지층을 형성하였다.
Ni 농도: 15g/L, P농도 8g/L
pH 4.0
온도: 30 ℃
전류밀도: 0.5A/dm2
도금시간: 2초
상기 조건에서 형성된 산화방지층의 부착량은 금속(Ni) 부착량 30 ug/dm2 이었다.
5. 제1 극박동박의 형성
하기 조건에서 제1 극박동박을 형성하였다.
CuSO4-5H2O: 300g/L, H2SO4: 150g/L
온도: 30 ℃
전류밀도: 20A/dm2
도금시간: 25초
상기 조건에서 형성된 제1 극박동박의 두께는 2 ㎛ 이었다.
6. Cu-Al 접착력 향상층의 형성
제1 극박동박과 Al층 사이의 접착력을 향상시켜 주는 층으로, Cu의 두께는 0.03 ㎛ 로 형성하였다.
7. Cu 확산방지층 형성
동(Cu Layer)층과 Al층의 열처리 후 합금형성을 방지하는 Al2O3 층을 0.005 ㎛로 Al 층 위아래에 형성하였다.
8. Al층 형성
와이어 접합층인 Al의 두께는 0.5 ㎛로 형성되며, 표면조도는 상기 캐리어박 조도와 동일한 1.5 ㎛을 갖도록 형성하였다.
9. 제2 극박동박 형성
하기 조건에서 제2 극박동박을 형성하였다.
CuSO4-5H2O: 300g/L, H2SO4: 150g/L
온도: 30 ℃
전류밀도: 20A/dm2
도금시간: 5초
상기 조건에서 형성된 제2 극박동박의 두께는 0.5 ㎛ 이었다.
실시예 2
Al층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.
8. Al층의 형성
와이어 접합층인 Al의 두께는 1.0 ㎛로 형성되며, 표면조도는 캐리어박 조도와 동일한 1.5 ㎛을 갖도록 형성하였다.
실시예 3
캐리어박 및 Al층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시 하였다.
1. 캐리어박의 준비
캐리어의 표면조도는 3.0 ㎛, 두께는 18 ㎛ 의 전해동박을 사용하였다.
8. Al층의 형성
와이어 접합층인 Al 두께는 0.5 ㎛로 형성, 표면조도는 캐리어박 조도와 동일한 3.0㎛을 갖도록 형성하였다.
실시예 4
박리층, Cu-Al 접착력 향상층 및 Cu 확산방지층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.
3. 박리층 형성
하기 조건에서 Mo-Ni-Fe 도금에 의한 박리층을 형성하였다.
Mo 농도: 20g/L, Ni농도: 6.5g/L, Fe 농도: 3g/L, 구연산나트륨: 150g/L
pH 10.2(암모니아수 30ml/L 첨가)
온도: 30 ℃
전류밀도: 18 A/dm2
도금시간: 7초
상기 조건에서 형성된 박리층의 부착량은 1.89mg/dm2, 박리층의 조성은 Mo 51.99 중량%, Ni 38.8 중량%, Fe 5.55 중량% 이었다.
6. Cu-Al 접착력 향상층의 형성
제1 극박동박과 Al층 사이의 접착력을 향상시켜는 주는 층으로, Cu의 두께는 0.01 ㎛ 로 형성하였다.
7. Cu 확산방지층 형성
동(Cu Layer)층과 Al 층의 열처리 후 합금형성을 방지하는 Al2O3 층을 0.015 ㎛로 Al 층 위아래에 형성하였다.
비교예 1
박리층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.
3. 박리층 형성
하기 조건에서 Mo-Ni-Fe 도금에 의한 박리층을 형성하였다.
Mo 농도: 20g/L, Ni 농도: 6.5g/L, Fe 농도: 3g/L, 구연산나트륨: 150g/L
pH 10.2(암모니아수 30ml/L 첨가)
온도: 30 ℃
전류밀도: 3 A/dm2
도금시간: 7초
상기 조건에서 형성된 박리층의 부착량은 0.31mg/dm2, 박리층의 조성은 Mo 23.42 중량%, Ni 69.81 중량%, Fe 2.55 중량% 이었다.
비교예 2
박리층, Cu-Al 접착력 향상층 및 Al층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.
3. 박리층 형성
박리층의 부착량을 0.89mg/dm2 로 형성하였다.
6. Cu-Al 접착력 향상층의 형성
Cu-Al 접착력 향상층의 접착력은 8 정도로 제작하였다.
8. Al층 형성
Al층의 두께를 0.4㎛로 형성하고, 표면조도는 1.5 ㎛을 갖도록 형성하였다.
이하, 표 2를 참조로 실시예 1 내지 4, 비교예 1 및 2의 박리강도, Al층의 표면조도 및 와이어를 통한 반도체칩과의 접합성에 대하여 설명하기로 한다.
[표 2]
Figure pat00002
◎: 매우양호
○: 양호
Ⅹ: 불량
박리강도 및 Al층 접합성
실시예 1의 경우, Al층 위아래의 동층과의 박리강도는 매우 양호 하였으며, 특히 CCL화를 시킨 후 Al층과 극박동박층의 접착력이 우수하였다. 실시예 2 및 3의 경우 Al층과 캐리어의 박리강도는 매우 양호하였으며, 실시예 4의 경우 극박동박과 캐리어의 박리강도는 부착량이 높아 극박동박과 캐리어 사이의 박리강도가 저하되는 문제가 발생하였다.
비교예 1의 경우, Al층과 캐리어의 박리강도는 부착량이 낮아 극박동박층과 캐리어가 박리되지 않는 문제가 발생하였으며, 박리층은 양호하였으나, Al과 극박동박 사이의 접착력이 약해 Al층의 들뜸 현상이 발생하였다.
Al층의 표면조도
실시예 1, 2 및 4의 경우, Al층의 표면 조도가 낮아 에칭레이트가 우수하여 회로 형성 시 파인패턴을 얻을 수 있었으나, 실시예 3의 경우, Al층의 표면조도가 높아 실시예 1, 2 보다 에칭레이트가 저하되었으며 회로 형성 시 원하는 파인패턴을 얻을 수 없었다.
비교예 1의 경우 상기의 처리로 실시하였을 때. Al층의 표면 조도는 낮아 에칭레이트가 우수하여 회로 형성 시 파인패턴을 얻을 수 있었으나, 비교예 2의 경우, Al층과 극박동박 사이의 접착력이 약해 Al층의 들뜸 현상으로 인해 회로 에칭액의 데미지를 받아 원하는 형상의 회로를 얻을 수 없었다.
와이어를 통한 반도체칩과의 접합성
실시예 1 내지 4의 경우, 상기 캐리어박 부착 극박동박을 이용하여 반도체 substrate를 제작하고 반도체칩과 직경 25~70 ㎛의 와이어(금, 알루미늄 등)를 이용하여 전기적으로 연결하였을 때 Al층과 와이어 사이의 본딩접착성 또한 우수하였다.
비교예 1의 경우, 캐리어박 부착 극박동박은 박리가 되지 않아 반도체 substrate는 제작할 수 없었으며, 비교예 2의 경우, Al층과 극박동박상의 박리로 인해 반도체 substrate는 제작할 수 없었다.
[제3 실시예 ]
도 12는 본 발명의 제3 실시예에 따른 캐리어박 부착 극박동박의 단면 모식도이며, 도 13은 본 발명의 제3 실시예에 따른 캐리어박 부착 극박동박의 단면을 FIB(Focused Ion Beam)로 촬영한 이미지이고, 도 14는 Al층이 형성되지 않은 경우의 매트면과 샤이니면의 표면 이미지이며, 도 15는 본 발명의 제3 실시예에 따른 캐리어박 부착 극박동박의 매트면과 샤이니면의 표면 이미지이다.
또한, 도 16은 본 발명의 제3 실시예에 따른 캐리어박 부착 극박동박의 다른 실시예에 따른 단면 모식도이다.
도 13 내지 도 15을 참조하면, 본 발명의 제3 실시예에 따른 캐리어박 부착 극박동박(40)은, 캐리어박(41), 박리층(42), 제1 극박동박(43), Cu-Al 접착력 향상층 (44), Al층(45) 및 제2 극박동박(46)으로 형성될 수 있다.
캐리어박 부착 극박동박(40)은, 캐리어박(41), 박리층(42), 제1 극박동박(43), Cu-Al 접착력 향상층(44), Al층(45) 및 제2 극박동박(46)이 순차적으로 적층되어 형성될 수 있다.
캐리어박(41)은, 알루미늄박, 스테인레스강박, 티타늄박, 동박 또는 동합금 박을 사용할 수 있다. 예를 들어, 전해동박, 전해동합금박, 압연동박 또는 압연동합금박을 사용할 수 있다.
또한, 상기 캐리어박(41)의 표면은, 미처리 전해동박 또는 미처리 전해동합금박의 매트면 또는 샤이니면, 압연동박 또는 압연동합금박의 압연 마무리면일 수 있다. 예를 들어, 상기 캐리어박의 표면은 미처리 전해동박 또는 미처리 전해동합금박의 매트면 또는 광택면에 조화 처리를 실시한 박, 또는 압연동박 또는 압연동합금박의 압연 마무리 면의 적어도 한쪽 면에 조화처리를 실시한 박일 수 있다.
제1 극박동박(43) 및 제2 극박동박(46) 중 적어도 하나는, 전해도금, 무전해도금 또는 스퍼터링(sputtering)을 통해 형성될 수 있다.
바람직하게는, 제1 극박동박(43)은 전해도금으로 형성되고, 제2 극박동박(46)은 스퍼터링(sputtering)을 통해 형성될 수 있다.
박리층(42)은, 박리성을 갖는 제1 금속(A3), 제1 금속(A3)의 도금을 용이하게 하는 제2 금속(B3) 및 제3 금속(C3)을 포함할 수 있다.
제1 금속(A3)은, Mo 또는 W이며, 제2 금속(B3) 및 제3 금속(C3)은, Fe, Co 및 Ni로 이루어지는 군에서 선택되는 2개의 서로 다른 금속일 수 있다.
여기서, 제1 금속(A3), 제2 금속(B3) 및 제3 금속(C3) 중 적어도 하나는 유기금속일 수 있다.
박리층(42)은 제1 금속(A3)의 함유량(a3)이 30 내지 89 중량%, 제2 금속(B3)의 함유량(b3)이 10 내지 60 중량% 및 제 3 금속(C3)의 함유량(c3)이 1 내지 20 중량%일 수 있다.
상기 금속들의 함유량 a3, b3 및 c3 는 박리층 1dm2의 단위 면적 당 제 1 금속(A3)의 부착량(피막량)을 동일 면적 당 제 1 금속(A3), 제 2 금속(B3) 및 제 3 금속(C3)의 부착량(피막량)의 합계로 나눈 값에 100을 곱하여 각각 구한다.
상기 제 1 금속의 함유량 (a3) 및 상기 제 2 금속의 함유량(b3)이 상기 함량 범위를 각각 벗어나면 극박동박의 박리성이 저하될 수 있으며, 상기 제 3 금속의 함유량(c3)이 상기 함량 범위를 벗어나면 박리층이 불균일하게 도금될 수 있다.
상기 제 1 금속(A3)과 제 2 금속(B3)만으로 박리층을 형성한 경우, 박리층의 박리성이 불균일한 현상이 발생할 수 있다.
그리고, 박리 시, 박리층이 극박동박과 함께 박리되는 성향을 보일 수 있다.
이에 반해, 본 발명에서는 제 1 금속(A3)과 제 2 금속(B3)만으로 박리층을 형성한 경우(예를 들어, Mo-Ni 합금층), 그 박리성이 불안정하므로 박리층의 박리성에 주요 요인이 되는 제 1 금속(A3)인 Mo 금속의 도금량을 증가시키기 위해, Mo 금속의 도금에 촉매 역할을 하는 Fe 이온을 제 3 금속(C3)으로 추가로 첨가한다. Fe 이온의 첨가는 박리층의 균일한 도금을 가능하게 한다.
또한, 박리층(42)의 부착량의 합계는 50 ~ 10000 ㎍/dm2일 수 있다.
상기 부착량이 50㎍/dm2 미만이면 박리층의 역할을 수행할 수 없을 수 있으며, 상기 부착량이 10000 ㎍/dm2 초과이면 박리 가능한 물질인 산화성 물질이 아니라 금속성 물질이 되므로 박리성이 없어질 수 있다.
한편, Al층의 두께(t8)와 반도체 칩의 본딩용 패드 두께(t9)는
0.0005 ≤ t8 / t9 ≤ 3.0
의 식을 만족한다. 상기 Al층의 두께와 반도체 칩 본딩용 패드 두께의 비율 t8 / t9을 0.0005에서 3.0의 범위로 구현함으로써 보다 우수한 효과를 얻을 수 있다.
또한, Al층의 두께(t8)와 반도체 칩의 본딩용 와이어의 두께(t10)는,
0.0005 ≤ t8 / t10 ≤ 3.0
의 식을 만족한다. 상기 Al층의 두께와 반도체 칩 본딩용 와이어 두께의 비율 t8 / t10을 0.0005에서 3.0의 범위로 구현함으로써 보다 우수한 효과를 얻을 수 있다.
한편, 캐리어박의 매트면 또는 샤이니면의 표면조도는 3.0um 이하이며, Al층은 전해도금 또는 스퍼터링(sputtering)을 통해 형성되고, 표면조도는 3.0um 이하이다.
또한, 캐리어박의 매트면 또는 샤이니면의 표면조도(r5)와 상기 Al층의 표면조도(r6)는,
r6 / r5 ≤ 3.0
의 식을 만족한다. 상기 Al층의 표면조도와 캐리어박의 매트면 또는 샤이니면의 표면조도의 비율 r6/r5이 3.0이하의 범위로 구현됨으로써 보다 우수한 효과를 얻을 수 있다.
Cu-Al 접착력 향상층(44)은, Al층(45)과 제1 극박동박(43) 사이 및 Al층(45)과 제2 극박동박(46) 사이에 형성될 수 있으며, Al층(45)의 알루미늄과 제1 극박동박(43) 또는 제2 극박동박(46)의 구리 간의 접착력을 향상시키기 위하여, 구리 또는 구리와 알루미늄의 중간물질로 형성될 수 있다.
제1 극박동박과 Al층 사이 또는 제2 극박동박과 Al층 사이의 접착력(p3)과 박리층의 접착력(p4)은,
1 ≤ p3 / p4 ≤ 30.0
의 식을 만족한다. 제1 극박동박과 Al층 사이 또는 제2 극박동박과 Al층 사이의 접착력과 박리층의 접착력의 비율 p3 / p4이 1에서 30.0의 범위로 구현됨으로써 보다 우수한 효과를 얻을 수 있다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 캐리어박 부착 극박동박(50)은 확산방지층(57) 및 산화방지층(58)을 더 포함할 수 있다.
구체적으로, 캐리어박 부착 극박동박(50)은, 캐리어박(51), 확산방지층(57), 박리층(52), 산화방지층(58), 제1 극박동박(53), Cu-Al 접착력 향상층(54), Al층(55) 및 제2 극박동박(56)이 순차적으로 적층되어 형성될 수 있다.
확산방지층(57)과 산화방지층(58)이 동일한 도금조건을 사용하여 형성되므로 실질적으로 동일한 조성을 가지며, 다만 확산방지층(57)이 산화방지층(58)에 비하여 금속 부착량이 증가하므로 더 두껍다.
상기 캐리어박 부착 극박동박(50)에서 확산방지층(57)이 존재함에 의하여 고온의 가공 환경에서도 캐리어박과 극박동박의 박리강도가 일정하게 낮은 값으로 유지됨에 의하여 이들의 박리가 용이하다.
또한, 상기 캐리어박 부착 극박동박에서 확산방지층에 비하여 산화방지층의 두께가 얇아짐에 의하여 안정적인 박리강도, 산화방지층의 우수한 식각성 및 향상된 레이저 가공성을 동시에 구현할 수 있다.
또한, 상기 캐리어박 부착 극박동박(50)에서 확산방지층(57)과 산화방지층(58)이 실질적으로 동일한 도금액을 사용할 수 있으므로 제조공정이 단순화될 수 있다.
상기 확산방지층(57) 및 산화방지층(58)은 Ni, Co, Fe, Cr, Mo, W, Al 및 P로 이루어진 군에서 선택된 하나 이상의 원소를 포함할 수 있다. 예를 들어, 상기 확산방지층 및 산화방지층은 단일 금속층일 수 있고, 2종 이상의 금속의 합금층 또는 1종 이상의 금속산화물 층일 수 있다.
예를 들어, 단일 금속층을 형성하는 도금으로는, 니켈 도금, 코발트 도금, 철 도금, 알루미늄 도금 등이 사용될수 있다. 2원계 합금층을 형성하는 도금으로는, 니켈-코발트 도금, 니켈-철 도금, 니켈-크롬 도금, 니켈-몰리브덴 도금, 니켈-텅스텐 도금, 니켈-동 도금, 니켈-인 도금, 코발트-철 도금, 코발트-크롬 도금, 코발트-몰리브덴 도금, 코발트-텅스텐 도금, 코발트-동 도금, 코발트-인 도금 등이 사용될 수 있다. 3원계 합금층을 형성하는 도금으로는, 니켈-코발트-철 도금, 니켈-코발트-크롬 도금, 니켈-코발트-몰리브덴 도금, 니켈-코발트-텅스텐 도금, 니켈-코발트-동 도금, 니켈-코발트-인 도금, 니켈-철-크롬 도금, 니켈-철-몰리브덴 도금, 니켈-철-텅스텐 도금, 니켈-철-동 도금, 니켈-철-인 도금, 니켈-크롬-몰리브덴 도금, 니켈-크롬-텅스텐 도금, 니켈-크롬-동 도금, 니켈-크롬-인 도금, 니켈-몰리브덴-텅스텐 도금, 니켈-몰리브덴-동 도금, 니켈-몰리브덴-인 도금, 니켈-텅스텐-동 도금, 니켈-텅스텐-인 도금, 니켈-동-인 도금, 코발트-철-크롬 도금, 코발트-철-몰리브덴 도금, 코발트-철-텅스텐 도금, 코발트-철-동 도금, 코발트-철-인 도금, 코발트-크롬-몰리브덴 도금, 코발트-크롬-텅스텐 도금, 코발트-크롬-동 도금, 코발트-크롬-인 도금, 코발트-몰리브덴-인 도금, 코발트-텅스텐-동 도금, 코발트-몰리브덴-인 도금, 코발트-텅스텐-동 도금, 코발트-텅스텐-인 도금, 코발트-동-인 도금 등이 사용될 수 있다.
예를 들어, 상기 확산방지층 및 산화방지층은 Ni 및 P를 포함할 수 있다.
또한, 산화물로는, 니켈 산화물, 코발트 산화물, 철 산화물, 크롬 산화물, 몰리브덴 산화물, 텅스텐 산화물, 동산화물, 알루미늄 산화물, 인 산화물 등을 들 수 있다. 또한, 2종 이상의 상기 산화물의 혼합물 등이 사용될 수 있다.
또한, 단일 금속의 도금층, 합금 도금층 및 산화물 층에서 선택된 층을 2층 이상으로 형성시킬 수 있다.
상기 확산방지층은 상기 캐리어박 부착 극박동박을 절연기판과 고온에서 프레스하는 경우에 구리가 박리층으로 확산되는 것을 억제하는 역할을 할 수 있다. 상기 확산방지층을 형성시키지 않고 캐리어박 부착 극박동박을 절연기판과 고온에서 프레스하면 캐리어박과 극박동박에서 구리가 박리층으로 확산되어 캐리어박과 극박동박 사이에 금속결합이 생성되어, 이들 사이에 강한 결합력으로 인해 캐리어박을 박리하는 것이 어려워질 수 있다.
이하 바람직한 실시예를 들어 본 발명을 상세히 설명하나, 이에 한정되는 것은 아니다.
(캐리어박 부착 극박동박의 제조)
실시예 1
1. 캐리어박 준비
캐리어박의 표면조도는 1.5 ㎛, 두께는 18 ㎛ 의 전해동박을 사용하였다.
2. 확산방지층 형성
하기 조건에서 Ni-P 도금에 의한 확산방지층을 형성하였다.
Ni 농도: 15g/L, P농도 8g/L
pH 4.0
온도: 30 ℃
전류밀도: 1.5 A/dm2
도금시간: 2초
상기 조건에서 형성된 확산방지층의 부착량은 금속(Ni) 부착량 301 ug/dm2 이었다.
3. 박리층 형성
하기 조건에서 Mo-Ni-Fe 도금에 의한 박리층을 형성하였다.
Mo 농도: 20g/L, Ni농도: 6.5g/L, Fe 농도: 3g/L, 구연산나트륨: 150g/L
pH 10.2(암모니아수 30ml/L 첨가)
온도: 30 ℃
전류밀도: 10 A/dm2
도금시간: 7초
상기 조건에서 형성된 박리층의 부착량은 1.07mg/dm2, 박리층의 조성은 Mo 60.55 중량%, Ni 29.8 중량%, Fe 5.99 중량% 이었다.
4. 산화방지층 형성
하기 조건에서 Ni-P 도금에 의한 산화방지층을 형성하였다.
Ni 농도: 15g/L, P농도 8g/L
pH 4.0
온도: 30 ℃
전류밀도: 0.5A/dm2
도금시간: 2초
상기 조건에서 형성된 산화방지층의 부착량은 금속(Ni) 부착량 30 ug/dm2 이었다.
5. 제1 극박동박 형성
하기 조건에서 제1 극박동박을 형성하였다.
CuSO4-5H2O: 300g/L, H2SO4: 150g/L
온도: 30 ℃
전류밀도: 20A/dm2
도금시간: 25초
상기 조건에서 형성된 제1 극박동박의 두께는 2 ㎛ 이었다.
6. Cu-Al 접착력 향상층의 형성
제1 극박동박과 Al층 사이의 접착력을 향상시켜 주는 층으로, Cu의 두께는 0.03 ㎛ 로 형성하였다.
7. Al층 형성
와이어 접합층인 Al의 두께는 0.5 ㎛로 형성되며, 표면조도는 상기 캐리어박 조도와 동일한 1.5 ㎛을 갖도록 형성하였다.
8. 제2 극박동박 형성
하기 조건에서 제2 극박동박을 형성하였다.
CuSO4-5H2O: 300g/L, H2SO4: 150g/L
온도: 30 ℃
전류밀도: 20A/dm2
도금시간: 5초
상기 조건에서 형성된 제2 극박동박의 두께는 0.5 ㎛ 이었다.
실시예 2
Al층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.
7. Al층의 형성
와이어 접합층인 Al의 두께는 1.0 ㎛로 형성되며, 표면조도는 캐리어박 조도와 동일한 1.5 ㎛을 갖도록 형성하였다.
실시예 3
캐리어박 및 Al층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시 하였다.
1. 캐리어박의 준비
캐리어의 표면조도는 3.0 ㎛, 두께는 18 ㎛ 의 전해동박을 사용하였다.
7. Al층의 형성
와이어 접합층인 Al 두께는 0.5 ㎛로 형성, 표면조도는 캐리어박 조도와 동일한 3.0㎛을 갖도록 형성하였다.
실시예 4
박리층 및 Cu-Al 접착력 향상층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.
3. 박리층 형성
하기 조건에서 Mo-Ni-Fe 도금에 의한 박리층을 형성하였다.
Mo 농도: 20g/L, Ni농도: 6.5g/L, Fe 농도: 3g/L, 구연산나트륨: 150g/L
pH 10.2(암모니아수 30ml/L 첨가)
온도: 30 ℃
전류밀도: 18 A/dm2
도금시간: 7초
상기 조건에서 형성된 박리층의 부착량은 1.89mg/dm2, 박리층의 조성은 Mo 51.99 중량%, Ni 38.8 중량%, Fe 5.55 중량% 이었다.
6. Cu-Al 접착력 향상층 형성
제1 극박동박과 Al층 사이의 접착력을 향상시켜 주는 층으로, Cu의 두께는 0.1 ㎛ 로 형성하였다.
비교예 1
박리층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.
3. 박리층 형성
하기 조건에서 Mo-Ni-Fe 도금에 의한 박리층을 형성하였다.
Mo 농도: 20g/L, Ni 농도: 6.5g/L, Fe 농도: 3g/L, 구연산나트륨: 150g/L
pH 10.2(암모니아수 30ml/L 첨가)
온도: 30 ℃
전류밀도: 3 A/dm2
도금시간: 7초
상기 조건에서 형성된 박리층의 부착량은 0.31mg/dm2, 박리층의 조성은 Mo 23.42 중량%, Ni 69.81 중량%, Fe 2.55 중량% 이었다.
비교예 2
박리층, Cu-Al 접착력 향상층 및 Al층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.
3. 박리층 형성
박리층의 부착량을 0.89mg/dm2 로 형성하였다.
6. Cu-Al 접착력 향상층 형성
Cu-Al 접착력 향상층의 접착력은 8 정도로 제작하였다.
7. Al층 형성
Al층의 두께를 0.4㎛로 형성하고, 표면조도는 1.5 ㎛을 갖도록 형성하였다.
이하, 표 3을 참조로 실시예 1 내지 4, 비교예 1 및 2의 박리강도, Al층의 표면조도 및 와이어를 통한 반도체칩과의 접합성에 대하여 설명하기로 한다.
[표 3]
Figure pat00003
◎: 매우양호
○: 양호
Ⅹ: 불량
박리강도 및 Al층 접합성
실시예 1의 경우, Al층 위아래의 동층과의 박리강도는 매우 양호 하였으며, 특히 CCL화를 시킨 후 Al층과 극박동박층의 접착력이 우수하였다. 실시예 2 및 3의 경우 Al층과 캐리어의 박리강도는 매우 양호하였으며, 실시예 4의 경우 극박동박과 캐리어의 박리강도는 부착량이 높아 극박동박과 캐리어 사이의 박리강도가 저하되는 문제가 발생하였다.
비교예 1의 경우, Al층과 캐리어의 박리강도는 부착량이 낮아 극박동박층과 캐리어가 박리되지 않는 문제가 발생하였으며, 박리층은 양호하였으나, Al과 극박동박 사이의 접착력이 약해 Al층의 들뜸 현상이 발생하였다.
Al층의 표면조도
실시예 1, 2 및 4의 경우, Al층의 표면 조도가 낮아 에칭레이트가 우수하여 회로 형성 시 파인패턴을 얻을 수 있었으나, 실시예 3의 경우, Al층의 표면조도가 높아 실시예 1, 2 보다 에칭레이트가 저하되었으며 회로 형성 시 원하는 파인패턴을 얻을 수 없었다.
비교예 1의 경우 상기의 처리로 실시하였을 때. Al층의 표면 조도는 낮아 에칭레이트가 우수하여 회로 형성 시 파인패턴을 얻을 수 있었으나, 비교예 2의 경우, Al층과 극박동박 사이의 접착력이 약해 Al층의 들뜸 현상으로 인해 회로 에칭액의 데미지를 받아 원하는 형상의 회로를 얻을 수 없었다.
와이어를 통한 반도체칩과의 접합성
실시예 1 내지 4의 경우, 상기 캐리어박 부착 극박동박을 이용하여 반도체 substrate를 제작하고 반도체칩과 직경 25~70 ㎛의 와이어(금, 알루미늄 등)를 이용하여 전기적으로 연결하였을 때 Al층과 와이어 사이의 본딩접착성 또한 우수하였다.
비교예 1의 경우, 캐리어박 부착 극박동박은 박리가 되지 않아 반도체 substrate는 제작할 수 없었으며, 비교예 2의 경우, Al층과 극박동박상의 박리로 인해 반도체 substrate는 제작할 수 없었다.
상기에서는 본 발명에 따른 실시예를 기준으로 본 발명의 구성과 특징을 설명하였으나 본 발명은 이에 한정되지 않으며, 본 발명의 사상과 범위 내에서 다양하게 변경 또는 변형할 수 있음은 본 발명이 속하는 기술분야의 당업자에게 명백한 것이며, 따라서 이와 같은 변경 또는 변형은 첨부된 특허청구범위에 속함을 밝혀둔다.
100: 캐리어박 부착 극박동박
1: 캐리어박
2: 박리층
3: 제1 극박동박
4: Al층
5: 제2 극박동박

Claims (11)

  1. 캐리어박, 박리층, 제1 극박동박, Al층 및 제2 극박동박으로 이루어지는 캐리어박 부착 극박동박에 있어서,
    상기 박리층은,
    박리성을 갖는 제1 금속(A1), 상기 제1 금속(A1)의 도금을 용이하게 하는 제2 금속(B1) 및 제3 금속(C1)을 포함하는 것을 특징으로 하는 캐리어박 부착 극박동박.
  2. 제1항에 있어서,
    상기 Al층의 두께(t1)와 반도체 칩의 본딩용 패드 두께(t2)는
    0.0005 ≤ t1 / t2 ≤ 3.0
    의 식을 만족하는 캐리어박 부착 극박동박.
  3. 제1항에 있어서,
    상기 Al층의 두께(t1)와 반도체 칩의 본딩용 와이어의 두께(t3)는,
    0.0005 ≤ t1 / t3 ≤ 3.0
    의 식을 만족하는 캐리어박 부착 극박동박.
  4. 제1항에 있어서,
    상기 캐리어박의 매트면 또는 샤이니면의 표면조도는 2.0um 이하이며,
    상기 Al층은,
    전해도금 또는 스퍼터링(sputtering)을 통해 형성되고, 표면조도는 2.0um 이하인 캐리어박 부착 극박동박.
  5. 제1항에 있어서,
    상기 Al층은, 전해도금 또는 스퍼터링(sputtering)을 통해 형성되고,
    상기 캐리어박의 매트면 또는 샤이니면의 표면조도(r1)와 상기 Al층의 표면조도(r2)는,
    r2 / r1 ≤ 3.0
    의 식을 만족하는 캐리어박 부착 극박동박.
  6. 제1항에 있어서,
    상기 제1 금속(A1)은, Mo 또는 W이며,
    상기 제2 금속(B1) 및 상기 제3 금속(C1)은, Fe, Co 및 Ni로 이루어지는 군에서 선택되는 2개의 서로 다른 금속인 것을 특징으로 하는 캐리어박 부착 극박동박.
  7. 제1항에 있어서,
    상기 박리층은,
    상기 제1 금속(A1)의 함유량(a1)이 30 내지 89 중량%, 상기 제2 금속(B1)의 함유량(b1)이 10 내지 60 중량% 및 상기 제 3 금속(C1)의 함유량(c1)이 1 내지 20 중량%인 캐리어박 부착 극박동박.
  8. 제1항에 있어서,
    상기 박리층의 부착량의 합계가 50 ~ 10000 ㎍/dm2인 것을 특징으로 하는 캐리어박 부착 극박동박.
  9. 제1항에 있어서,
    상기 제1 금속(A1), 상기 제2 금속(B1) 및 상기 제3 금속(C1) 중 적어도 하나는 유기금속인 것을 특징으로 하는 캐리어박 부착 극박동박.
  10. 제1항에 있어서,
    상기 제1 극박동박 및 상기 제2 극박동박 중 적어도 하나는,
    전해도금 또는 스퍼터링(sputtering)을 통해 형성되는 것을 특징으로 하는 캐리어박 부착 극박동박.
  11. 캐리어박, 확산방지층, 박리층, 산화방지층, 제1 극박동박, Al층 및 제2 극박동박으로 이루어지는 캐리어박 부착 극박동박에 있어서,
    상기 박리층은,
    박리성을 갖는 제1 금속(A1), 상기 제1 금속의 도금을 용이하게 하는 제2 금속(B1) 및 제3 금속(C1)을 포함하고,
    상기 확산방지층 및 상기 산화방지층은,
    Ni, Co, Fe, Cr, Mo, W, Al 및 P로 이루어진 군에서 선택된 하나 이상의 원소를 포함하는 캐리어박 부착 극박동박.
KR1020170007039A 2017-01-16 2017-01-16 캐리어박 부착 극박동박 KR101881287B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020170007039A KR101881287B1 (ko) 2017-01-16 2017-01-16 캐리어박 부착 극박동박
JP2019559247A JP7025449B2 (ja) 2017-01-16 2018-01-15 キャリア箔付き極薄銅箔
PCT/KR2018/000670 WO2018131964A1 (ko) 2017-01-16 2018-01-15 캐리어박 부착 극박동박
CN201880012137.5A CN110301040B (zh) 2017-01-16 2018-01-15 附有载体箔的超薄铜箔
US16/477,701 US11164831B2 (en) 2017-01-16 2018-01-15 Carrier-foil-attached ultra-thin copper foil

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170007039A KR101881287B1 (ko) 2017-01-16 2017-01-16 캐리어박 부착 극박동박

Publications (2)

Publication Number Publication Date
KR20180085085A true KR20180085085A (ko) 2018-07-26
KR101881287B1 KR101881287B1 (ko) 2018-07-27

Family

ID=62839461

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170007039A KR101881287B1 (ko) 2017-01-16 2017-01-16 캐리어박 부착 극박동박

Country Status (5)

Country Link
US (1) US11164831B2 (ko)
JP (1) JP7025449B2 (ko)
KR (1) KR101881287B1 (ko)
CN (1) CN110301040B (ko)
WO (1) WO2018131964A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11152318B2 (en) * 2017-11-22 2021-10-19 Mitsubishi Electric Corporation Semiconductor device and manufacturing method of semiconductor device
JP7247611B2 (ja) * 2019-01-31 2023-03-29 株式会社プロテリアル キャリア箔付電解アルミニウム箔
CN114196920B (zh) * 2021-12-22 2022-10-21 安徽铜冠铜箔集团股份有限公司 一种铜箔制备方法
CN115058711B (zh) * 2022-06-17 2022-12-27 山东大学 一种易剥离的超薄载体铜箔的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003101197A (ja) * 2000-02-09 2003-04-04 Matsushita Electric Ind Co Ltd 配線基板および多層配線基板
KR20140023744A (ko) * 2012-08-17 2014-02-27 일진머티리얼즈 주식회사 캐리어박 부착 극박동박, 이를 채용한 동부착적층판 및 프린트 배선판

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5128662A (en) * 1974-09-02 1976-03-11 Sanyo Electric Co Riidosaisen no kochakuhoho
JPH0529371A (ja) * 1991-07-24 1993-02-05 Denki Kagaku Kogyo Kk 混成集積回路
JPH0613723A (ja) * 1991-07-30 1994-01-21 Denki Kagaku Kogyo Kk 混成集積回路
JP4172893B2 (ja) 2000-01-11 2008-10-29 電気化学工業株式会社 金属ベース回路基板の製造方法
JP2003078086A (ja) * 2001-09-04 2003-03-14 Kubota Corp 半導体素子モジュール基板の積層構造
JP2003136626A (ja) 2001-11-02 2003-05-14 Toyo Kohan Co Ltd 導電層積層材および導電層積層材を用いた部品
JP2004269959A (ja) 2003-03-07 2004-09-30 Asahi Kasei Corp プリント回路形成等に使用される銅箔を備えた複合体とその製造方法
KR101351928B1 (ko) * 2007-12-28 2014-01-21 일진머티리얼즈 주식회사 캐리어박 부착 극박 동박, 그 제조 방법 및 이를 채용한프린트 배선 기판
JP2010238928A (ja) 2009-03-31 2010-10-21 Nippon Mining & Metals Co Ltd プリント配線板用銅箔
KR20140049632A (ko) 2012-10-17 2014-04-28 하이쎌(주) 도금층을 구비한 도전성 페이스트 인쇄회로기판 및 이의 제조방법
JP2015179715A (ja) 2014-03-19 2015-10-08 パナソニックＩｐマネジメント株式会社 半導体装置
TWI613940B (zh) 2014-03-31 2018-02-01 Jx Nippon Mining & Metals Corp 附載體之銅箔、印刷配線板、積層體、電子機器及印刷配線板之製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003101197A (ja) * 2000-02-09 2003-04-04 Matsushita Electric Ind Co Ltd 配線基板および多層配線基板
KR20140023744A (ko) * 2012-08-17 2014-02-27 일진머티리얼즈 주식회사 캐리어박 부착 극박동박, 이를 채용한 동부착적층판 및 프린트 배선판

Also Published As

Publication number Publication date
CN110301040A (zh) 2019-10-01
JP2020506297A (ja) 2020-02-27
US20190371750A1 (en) 2019-12-05
KR101881287B1 (ko) 2018-07-27
US11164831B2 (en) 2021-11-02
JP7025449B2 (ja) 2022-02-24
WO2018131964A1 (ko) 2018-07-19
CN110301040B (zh) 2023-10-03

Similar Documents

Publication Publication Date Title
KR101944783B1 (ko) 캐리어박 부착 극박동박
KR101881287B1 (ko) 캐리어박 부착 극박동박
US7391116B2 (en) Fretting and whisker resistant coating system and method
JP2004169181A (ja) キャリア付き極薄銅箔、及びその製造方法、キャリア付き極薄銅箔を用いたプリント配線基板
US9883586B2 (en) Wiring substrate for bonding using solder having a low melting point and method for manufacturing same
JP2001130986A (ja) 銅メッキセラミックス基板、及びそれを用いたペルチィエ素子、並びに銅メッキセラミックス基板の製造方法
WO2008038681A1 (fr) Composant de substrat céramique et composant électronique utilisant celui-ci
KR20130066502A (ko) 리드 프레임 및 이를 이용하여 제조된 반도체 패키지
KR101944784B1 (ko) 캐리어박 부착 극박동박
JPH04337657A (ja) 半導体装置用リードフレーム
JP3349166B2 (ja) 回路基板
TW201238751A (en) Copper foil with copper carrier, method for producing the same, copper foil for electronic circuit, method for producing the same, and method for forming electronic circuit
JPS6242037B2 (ko)
TWI790062B (zh) 具備Ni電鍍皮膜之鍍敷結構體及含有該鍍敷結構體之引線框
JPH0555429A (ja) 半導体装置用リードフレーム
WO2013172155A1 (ja) 金属皮膜およびこの金属皮膜を備えた電子部品
JP5637965B2 (ja) リードフレーム用アルミニウム板条及びリードフレーム板条
JP2001007492A (ja) 半田接合用パッド部を有するボンディング用プリント配線板
JPH11186483A (ja) 半導体装置用リードフレーム
JP2000124571A (ja) ボンディング用プリント配線板

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant