KR20180073866A - 반도체 소자 - Google Patents

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Abstract

실시 예는 반도체 소자 및 반도체 소자 제조방법에 관한 것이다.
실시 예에 따른 반도체 소자는, 기판, 기판 위에 배치된 제1 발광구조물 및 제2 발광구조물, 제1 발광구조물 위에 배치된 제1 반사전극 및 제2 발광구조물 위에 배치된 제2 반사전극, 연결전극, 제1 전극패드, 제2 전극패드를 포함할 수 있다.
실시 예에 의하면, 제1 발광구조물은, 제1 도전형의 제1 반도체층, 제1 반도체층 위에 배치된 제1 활성층, 제1 활성층 위에 배치된 제2 도전형의 제2 반도체층을 포함하고, 제2 반도체층과 제1 활성층을 관통하여 제1 반도체층을 노출시키는 제1 관통홀을 포함할 수 있다. 제2 발광구조물은, 제1 발광구조물과 이격되어 배치되며, 제1 도전형의 제3 반도체층, 제3 반도체층 위에 배치된 제2 활성층, 제2 활성층 위에 배치된 제2 도전형의 제4 반도체층을 포함할 수 있다
실시 예에 의하면, 연결전극은, 제1 발광구조물의 제2 반도체층과 제2 발광구조물의 제3 반도체층에 전기적으로 연결될 수 있다. 제1 전극패드는, 제1 발광구조물 위에 배치되고, 제1 발광구조물의 제1 관통홀을 통하여 제1 반도체층에 전기적으로 연결될 수 있다. 제2 전극패드는 제2 발광구조물 위에 배치되고, 제2 반사전극에 전기적으로 연결될 수 있다.

Description

반도체 소자 {SEMICONDUCTOR DEVICE}
실시 예는 반도체 소자 및 반도체 소자 제조방법에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 발광소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 이와 같은 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용될 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
발광소자(Light Emitting Device)는 예로서 주기율표상에서 3족-5족 원소 또는 2족-6족 원소를 이용하여 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로 제공될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 파장 구현이 가능하다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자, 적색(RED) 발광소자 등은 상용화되어 널리 사용되고 있다.
예를 들어, 자외선 발광소자의 경우, 200nm~400nm의 파장대에 분포되어 있는 빛을 발생하는 발광 다이오드로서, 상기 파장대역에서, 단파장의 경우, 살균, 정화 등에 사용되며, 장파장의 경우 노광기 또는 경화기 등에 사용될 수 있다.
자외선은 파장이 긴 순서대로 UV-A(315nm~400nm), UV-B(280nm~315nm), UV-C (200nm~280nm) 세 가지로 나뉠 수 있다. UV-A(315nm~400nm) 영역은 산업용 UV 경화, 인쇄 잉크 경화, 노광기, 위폐 감별, 광촉매 살균, 특수조명(수족관/농업용 등) 등의 다양한 분야에 응용되고 있고, UV-B(280nm~315nm) 영역은 의료용으로 사용되며, UV-C(200nm~280nm) 영역은 공기 정화, 정수, 살균 제품 등에 적용되고 있다.
한편, 고 출력을 제공할 수 있는 반도체 소자가 요청됨에 따라 고 전원을 인가하여 출력을 높일 수 있는 반도체 소자에 대한 연구가 진행되고 있다. 예로서, 고 출력을 제공하기 위한 방안으로서 복수의 발광구조물이 전기적으로 연결된 반도체 소자에 대한 연구가 진행되고 있다. 이때, 고 전력이 인가되는 경우에, 고 출력의 빛을 제공할 수 있으며, 복수의 발광구조물에 전원이 안정적으로 공급되고 신뢰성이 확보될 수 있는 반도체 소자의 제시가 요청되고 있다.
실시 예는 고 전력이 인가될 수 있고 고 출력의 빛을 제공할 수 있는 반도체 소자 및 반도체 소자 제조방법을 제공할 수 있다.
실시 예는 복수의 발광구조물을 직렬 연결하고, 전류 집중 현상이 발생되는 것을 방지하여 신뢰성을 향상시킬 수 있는 반도체 소자 및 반도체 소자 제조방법을 제공할 수 있다.
실시 예에 따른 반도체 소자는, 기판; 상기 기판 위에 배치되며, 제1 도전형의 제1 반도체층, 상기 제1 반도체층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 반도체층을 포함하고, 상기 제2 반도체층과 상기 제1 활성층을 관통하여 상기 제1 반도체층을 노출시키는 제1 관통홀을 제공하는 제1 발광구조물; 상기 기판 위에 상기 제1 발광구조물과 이격되어 배치되며, 제1 도전형의 제3 반도체층, 상기 제3 반도체층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 반도체층을 포함하는 제2 발광구조물; 상기 제1 발광구조물의 상기 제2 반도체층 위에 배치된 제1 반사전극; 상기 제2 발광구조물의 상기 제4 반도체층 위에 배치된 제2 반사전극; 상기 제1 발광구조물의 상기 제2 반도체층과 상기 제2 발광구조물의 상기 제3 반도체층에 전기적으로 연결된 연결 전극; 상기 제1 발광구조물 위에 배치되고, 상기 제1 발광구조물의 상기 제1 관통홀을 통하여 상기 제1 반도체층에 전기적으로 연결된 제1 전극패드; 상기 제2 발광구조물 위에 배치되고, 상기 제2 반사전극에 전기적으로 연결된 제2 전극패드; 를 포함할 수 있다.
실시 예에 의하면, 상기 제1 전극패드, 상기 제1 반도체층, 상기 제2 반도체층, 상기 연결전극, 상기 제3 반도체층, 상기 제4 반도체층, 상기 제2 전극패드가 전기적으로 직렬 연결될 수 있다.
실시 예에 의하면, 상기 제1 반사전극과 상기 제2 반도체층 사이에 배치된 제1 오믹접촉층과, 상기 제2 반사전극과 상기 제4 반도체층 사이에 배치된 제2 오믹접촉층을 포함할 수 있다.
실시 예에 의하면, 상기 연결전극은 상기 제3 반도체층의 상부면과 상기 제1 반사전극의 상부면에 접촉될 수 있다.
실시 예에 의하면, 상기 연결전극은 서로 마주 보는 상기 제1 발광구조물의 측면과 상기 제2 발광구조물의 측면 사이에 배치될 수 있다.
실시 예에 의하면, 상기 연결전극은 메인전극, 상기 메인전극에 접촉되어 연결된 제1 분기전극, 상기 제1 분기전극의 일단으로부터 연장된 제2 분기전극, 상기 제1 분기전극의 타단으로부터 연장된 제3 분기전극을 포함하고, 상기 메인전극의 제1 영역은 상기 제2 반도체층 위에 배치되고, 상기 메인전극의 제2 영역은 상기 제1 발광구조물의 측면과 상기 제2 발광구조물의 측면 사이에 배치되고, 상기 제1 분기전극, 상기 제2 분기전극, 상기 제3 분기전극은 상기 제3 반도체층 위에 배치될 수 있다.
실시 예에 따른 반도체 소자는, 상기 제3 반도체층의 상부 면을 노출시키는 컨택영역을 제공하는 제1 절연층을 더 포함하고, 상기 컨택영역을 통해 상기 제1 분기전극, 상기 제2 분기전극, 상기 제3 분기전극과 상기 제3 반도체층이 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제1 분기전극, 상기 제2 분기전극, 상기 제3 분기전극은 상기 컨택영역을 통해 상기 제3 반도체층의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 컨택영역은 상기 제1 분기전극, 상기 제2 분기전극, 상기 제3 분기전극의 연장되어 배치된 방향을 따라 직선 형상으로 제공될 수 있다.
실시 예에 의하면, 상기 컨택영역은 상기 제1 분기전극, 상기 제2 분기전극, 상기 제3 분기전극의 연장되어 배치된 방향을 따라 복수의 홀 형상으로 제공될 수 있다.
실시 예에 따른 반도체 소자에 의하면, 상기 제3 반도체층 위에 배치되며, 상기 제2 분기전극과 상기 제3 분기전극을 연결하는 제4 분기전극을 더 포함하고, 상기 제1 분기전극, 상기 제2 분기전극, 상기 제3 분기전극, 상기 제4 분기전극은 상기 제2 발광구조물의 둘레에 배치되어 폐루프를 제공할 수 있다.
실시 예에 의하면, 상기 제1 발광구조물의 측면과 상기 제2 발광구조물의 측면 사이에 배치된 상기 제1 절연층의 영역은 상기 제3 반도체층의 상부 면을 노출하는 컨택영역을 포함하지 않을 수 있다.
실시 예에 의하면, 상기 제1 분기전극, 상기 제2 분기전극, 상기 제3 분기전극 아래에 배치된 상기 제3 반도체층의 측면이 요철형상으로 제공될 수 있다.
실시 예에 의하면, 상기 제1 절연층은 상기 제1 반도체층의 상부 면을 노출시키는 제2 관통홀을 포함하고, 상기 제1 절연층 위에 배치되고, 상기 제2 관통홀에 연결되어 상기 제1 반도체층의 상부 면을 노출시키는 제3 관통홀을 제공하는 제2 절연층을 더 포함하고, 상기 제1 전극패드는 상기 제2 관통홀과 상기 제3 관통홀을 통하여 상기 제1 반도체층에 전기적으로 연결될 수 있다.
실시 예에 따른 반도체 소자는, 상기 제2 관통홀에 배치된 제1 금속층을 더 포함하고, 상기 제1 금속층은 상기 제1 전극패드의 하부 면과 상기 제1 반도체층의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 따른 반도체 소자 및 반도체 소자 제조방법에 의하면, 고 전력이 인가될 수 있고 고 출력의 빛을 제공할 수 있는 장점이 있다.
실시 예에 따른 반도체 소자 및 반도체 소자 제조방법에 의하면, 복수의 발광구조물을 직렬 연결하고, 전류 집중 현상이 발생되는 것을 방지하여 신뢰성을 향상시킬 수 있는 장점이 있다.
실시 예에 따른 반도체 소자 및 반도체 소자 제조방법에 의하면, 플립칩 본딩 방식에 적합하도록 반사전극 및 패드전극을 배치하여 본딩 공정을 용이하게 수행하고 방출되는 빛의 반사율을 높여 빛 추출 효율을 향상시킬 수 있는 장점이 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 도 1에 도시된 반도체 소자의 A-A 라인에 따른 단면도이다.
도 3은 도 1에 도시된 반도체 소자의 B-B 라인에 따른 단면도이다.
도 4는 본 발명의 실시 예에 따른 반도체 소자에 적용된 연결전극의 예를 나타낸 도면이다.
도 5 내지 도 11은 본 발명의 실시 예에 따른 반도체 소자 제조방법을 설명하는 도면이다.
도 12는 본 발명의 실시 예에 따른 반도체 소자에서 전류 집중이 발생되는 현상을 설명하는 도면이다.
도 13은 본 발명의 실시 예에 따른 반도체 소자의 다른 예들을 나타낸 평면도이다.
도 14는 도 13에 도시된 반도체 소자의 다른 예들에 적용된 발광구조물의 형상을 설명하는 도면이다.
도 15는 도 13에 도시된 반도체 소자의 다른 예들에 적용된 제1 절연층의 형상을 설명하는 도면이다.
도 16은 도 13에 도시된 반도체 소자의 다른 예들에 적용된 제1 오믹접촉층 및 제2 오믹접촉층의 형상을 설명하는 도면이다.
도 17은 도 13에 도시된 반도체 소자의 다른 예들에 적용된 제1 반사전극 및 제2 반사전극의 형상을 설명하는 도면이다.
도 18은 도 13에 도시된 반도체 소자의 다른 예들에 적용된 연결전극, 제1 금속층, 제2 금속층의 형상을 설명하는 도면이다.
이하 실시 예를 첨부된 도면을 참조하여 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명하나 실시 예가 이에 한정되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자 및 반도체 소자 제조방법에 대해 상세히 설명하도록 한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 실시 예에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이고, 도 2는 도 1에 도시된 반도체 소자의 A-A 라인에 따른 단면도이다.
한편, 이해를 돕기 위해, 도 1을 도시함에 있어, 제1 본딩패드(171)와 제2 본딩패드(172)는 투명으로 처리되었으며, 구성요소 간의 배치 관계가 잘 나타날 수 있도록 도 2에 도시된 제1 절연층(161)과 제2 절연층(162)이 생략되었다.
실시 예에 따른 반도체 소자는, 도 1 및 도 2에 도시된 바와 같이, 기판(100) 위에 배치된 제1 발광구조물(110)과 제2 발광구조물(120)을 포함할 수 있다. 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)은 상기 기판(100) 위에 서로 이격되어 배치될 수 있다. 상기 기판(100)의 상부 면에서 서로 마주보는 상기 제1 발광구조물(110)의 측면과 상기 제2 발광구조물(120)의 측면 사이에 이격 거리(s)가 제공될 수 있다. 이와 같이, 상기 기판(100)의 상부 면에 접하는 상기 제1 발광구조물(110)의 측면 하부와 상기 기판(100)의 상부 면에 접하는 상기 제2 발광구조물(120)의 측면 하부가 이격 거리(s)만큼 서로 떨어져 배치될 수 있다.
상기 기판(100)은 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 기판(100)은 상부 면에 요철 패턴이 형성된 PSS(Patterned Sapphire Substrate)로 제공될 수 있다.
상기 제1 발광구조물(110)은 제1 반도체층(111), 제1 활성층(112), 제2 반도체층(113)을 포함할 수 있다. 상기 제1 활성층(112)은 상기 제1 반도체층(111)과 상기 제2 반도체층(113) 사이에 배치될 수 있다. 예로서, 상기 제1 반도체층(111) 위에 상기 제1 활성층(112)이 배치되고, 상기 제1 활성층(112) 위에 상기 제2 반도체층(113)이 배치될 수 있다.
실시 예에 의하면, 상기 제1 반도체층(111)은 제1 도전형의 반도체층으로 제공되고, 상기 제2 반도체층(113)은 제2 도전형의 반도체층으로 제공될 수 있다. 상기 제1 반도체층(111)은 n형 반도체층으로 제공되고, 상기 제2 반도체층(113)은 p형 반도체층으로 제공될 수 있다.
물론, 다른 실시 예에 의하면, 상기 제1 반도체층(111)이 p형 반도체층으로 제공되고, 상기 제2 반도체층(113)이 n형 반도체층으로 제공될 수도 있다. 이하에서는 설명의 편의를 위해 상기 제1 반도체층(111)이 n형 반도체층으로 제공되고 상기 제2 반도체층(113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 제2 발광구조물(120)은 제3 반도체층(121), 제2 활성층(122), 제4 반도체층(123)을 포함할 수 있다. 상기 제2 활성층(122)은 상기 제3 반도체층(121)과 상기 제4 반도체층(123) 사이에 배치될 수 있다. 예로서, 상기 제3 반도체층(121) 위에 상기 제2 활성층(122)이 배치되고, 상기 제2 활성층(122) 위에 상기 제4 반도체층(123)이 배치될 수 있다.
실시 예에 의하면, 상기 제3 반도체층(121)은 제1 도전형의 반도체층으로 제공되고, 상기 제4 반도체층(123)은 제2 도전형의 반도체층으로 제공될 수 있다. 상기 제3 반도체층(121)은 n형 반도체층으로 제공되고, 상기 제4 반도체층(123)은 p형 반도체층으로 제공될 수 있다.
앞에서 설명된 바와 같이, 다른 실시 예에 의하면, 상기 제3 반도체층(121)이 p형 반도체층으로 제공되고, 상기 제4 반도체층(123)이 n형 반도체층으로 제공될 수도 있다. 이하에서는 설명의 편의를 위해 상기 제3 반도체층(121)이 n형 반도체층으로 제공되고 상기 제4 반도체층(123)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
또한, 이상의 설명에서는 상기 기판(100) 위에 상기 제1 반도체층(111)과 상기 제3 반도체층(121)이 접촉되어 배치된 경우를 기준으로 설명되었다. 그러나, 상기 제1 반도체층(111)과 상기 기판(100) 사이 및 상기 제3 반도체층(121)과 상기 기판(100) 사이에 버퍼층이 더 배치될 수도 있다. 예로서, 버퍼층은 상기 기판(100)과 상기 제1 발광구조물(110) 및 제2 발광구조물(120) 간의 격자 상수 차이를 줄여 주고 결정성을 향상시키는 기능을 수행할 수 있다.
상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)은 화합물 반도체로 제공될 수 있다. 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)은 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 제공될 수 있다.
상기 제1 반도체층(111)과 상기 제3 반도체층(121)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제1 반도체층(111)과 상기 제3 반도체층(121)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제1 반도체층(111)과 상기 제3 반도체층(121)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 독립적으로 선택될 수 있으며, Si, Ge, Sn, Se, Te 등을 포함하는 그룹 중에서 독립적으로 선택된 n형 도펀트가 도핑될 수 있다.
상기 제1 활성층(112)과 상기 제2 활성층(122)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제1 활성층(112)과 상기 제2 활성층(122)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다.
예로서, 상기 제1 활성층(112)과 상기 제2 활성층(122)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 독립적으로 선택될 수 있다. 예로서, 상기 제1 활성층(112)과 상기 제2 활성층(122)은 다중 우물 구조로 제공될 수 있으며, 복수의 장벽층과 복수의 우물층을 포함할 수 있다.
상기 제2 반도체층(113)과 상기 제4 반도체층(123)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제2 반도체층(113)과 상기 제4 반도체층(123)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제2 반도체층(113)과 상기 제4 반도체층(123)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 독립적으로 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등을 포함하는 그룹 중에서 독립적으로 선택된 p형 도펀트가 도핑될 수 있다.
실시 예에 의하면, 상기 제1 발광구조물(110)은 제1 관통홀(TH1)을 포함할 수 있다. 예로서, 상기 제1 발광구조물(110)은 상기 제2 반도체층(113)과 상기 제1 활성층(112)를 관통하는 제1 관통홀(TH1)을 포함할 수 있다. 상기 제1 관통홀(TH1)은 상기 제2 반도체층(113)과 상기 제1 활성층(112)을 관통하여 상기 제1 반도체층(111)을 노출시킬 수 있다. 상기 제1 발광구조물(110)은 복수의 제1 관통홀(TH1)을 포함할 수 있다. 상기 제1 관통홀(TH1)의 형성에 대해서는 뒤에서 반도체 소자의 제조방법을 설명하면서 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자는 제1 절연층(161)을 포함할 수 있다. 상기 제1 절연층(161)은 상기 제1 발광구조물(110) 위에 배치될 수 있다. 상기 제1 절연층(161)은 상기 제2 발광구조물(120) 위에 배치될 수 있다. 상기 제1 절연층(161)은 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120) 사이에 노출된 상기 기판(100)의 상부 면 위에도 배치될 수 있다.
상기 제1 절연층(161)은 상기 제1 발광구조물(110)에 제공된 제1 관통홀(TH1)에 배치되어 제2 관통홀(TH2)을 제공할 수 있다. 상기 제2 관통홀(TH2)에 의하여 상기 제1 반도체층(111)이 노출될 수 있다. 상기 제2 관통홀(TH2)에 의하여 상기 제1 반도체층(111)의 상부 면이 노출될 수 있다. 상기 제1 절연층(161)은 상기 제2 반도체층(113) 위에 배치되어 상기 제2 반도체층(113)의 상부 면을 노출시킬 수 있다.
상기 제1 절연층(161)은 상기 제2 발광구조물(120)을 노출시키는 컨택영역(H1)을 포함할 수 있다. 상기 제1 절연층(161)은 상기 제2 발광구조물(120)의 상기 제3 반도체층(121)의 상부 면을 노출시키는 컨택영역(H1)을 포함할 수 있다. 상기 제1 절연층(161)은 상기 제4 반도체층(123) 위에 배치되어 상기 제4 반도체층(123)의 상부 면을 노출시킬 수 있다.
예로서, 상기 제1 절연층(161)은 절연물질로 제공될 수 있다. 예를 들어, 상기 제1 절연층(161)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 또한, 상기 제1 절연층(161)은 분산 브래그 반사층(DBR:Distributed Bragg Reflector)으로 형성될 수도 있다.
실시 예에 따른 반도체 소자는 상기 제1 발광구조물(110) 위에 배치된 제1 반사전극(141)을 포함할 수 있다. 예로서, 상기 제1 반사전극(141)은 상기 제2 반도체층(113) 위에 배치될 수 있다. 상기 제1 반사전극(141)은 상기 제2 반도체층(113)에 전기적으로 연결될 수 있다.
실시 예에 따른 반도체 소자는 상기 제2 발광구조물(120) 위에 배치된 제2 반사전극(142)를 포함할 수 있다. 예로서, 상기 제2 반사전극(142)은 상기 제4 반도체층(123) 위에 배치될 수 있다. 상기 제2 반사전극(142)은 상기 제4 반도체층(123)에 전기적으로 연결될 수 있다.
상기 제1 반사전극(141)과 상기 제2 반사전극(142)은 금속을 포함하며, 예컨대 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제1 반사전극(141)과 상기 제2 반사전극(142)은 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 제1 반사전극(141)과 상기 제2 반사전극(142)은 예로서 반사 금속으로서 Ag, Al, Au 등이 적용될 수 있으며, 배리어 금속으로서 Ni, Ti, TiW, Pt 등이 적용될 수 있다. 예를 들어, 상기 제1 반사전극(141)과 상기 제2 반사전극(142)은 Ag/Ni/Ti 층으로 형성될 수 있다.
실시 예에 따른 반도체 소자는 제1 오믹접촉층(131)을 더 포함할 수 있다. 상기 제1 오믹접촉층(131)은 상기 제2 반도체층(113) 위에 배치될 수 있다. 상기 제1 오믹접촉층(131)은 상기 제1 발광구조물(110)과 상기 제1 반사전극(141) 사이에 배치될 수 있다. 상기 제1 오믹접촉층(131)은 상기 제2 반도체층(113)과 상기 제1 반사전극(141) 사이에 배치될 수 있다. 상기 제1 오믹접촉층(131)은 상기 제1 반사전극(141) 아래에 배치될 수 있다. 상기 제1 오믹접촉층(131)의 일부 영역은 상기 제1 절연층(161) 위에 배치될 수 있다.
실시 예에 따른 반도체 소자를 설명함에 있어, 상기 제2 반도체층(113)과 상기 제1 반사전극(141) 사이에 상기 제1 오믹접촉층(131)이 제공된 경우를 기준으로 설명되었다. 그러나, 다른 실시 예에 의하면 상기 제1 오믹접촉층(131)이 생략되고 상기 제2 반도체층(113) 위에 상기 제1 반사전극(141)이 직접 접촉되도록 배치될 수도 있다.
실시 예에 따른 반도체 소자는 제2 오믹접촉층(132)을 더 포함할 수 있다. 상기 제2 오믹접촉층(132)은 상기 제4 반도체층(123) 위에 배치될 수 있다. 상기 제2 오믹접촉층(132)은 상기 제2 발광구조물(120)과 상기 제2 반사전극(142) 사이에 배치될 수 있다. 상기 제2 오믹접촉층(132)은 상기 제4 반도체층(123)과 상기 제2 반사전극(142) 사이에 배치될 수 있다. 상기 제2 오믹접촉층(132)은 상기 제2 반사전극(142) 아래에 배치될 수 있다. 상기 제2 오믹접촉층(132)의 일부 영역은 상기 제1 절연층(161) 위에 배치될 수 있다.
실시 예에 따른 반도체 소자를 설명함에 있어, 상기 제4 반도체층(123)과 상기 제2 반사전극(142) 사이에 상기 제2 오믹접촉층(132)이 제공된 경우를 기준으로 설명되었다. 그러나, 다른 실시 예에 의하면 상기 제2 오믹접촉층(132)이 생략되고 상기 제4 반도체층(123) 위에 상기 제2 반사전극(142)이 직접 접촉되도록 배치될 수도 있다.
예로서, 상기 제1 오믹접촉층(131)과 상기 제2 오믹접촉층(132)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 오믹접촉층(131)과 상기 제2 오믹접촉층(132)은 투광성의 물질을 포함할 수 있다.
예컨대, 상기 제1 오믹접촉층(131)과 상기 제2 오믹접촉층(132)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd를 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자는 연결전극(150)을 포함할 수 있다. 상기 연결전극(150)은 상기 제1 발광구조물(110)에 전기적으로 연결될 수 있다. 예로서, 상기 연결전극(150)은 상기 제1 발광구조물(110)의 상기 제2 반도체층(113)에 전기적으로 연결될 수 있다. 상기 연결전극(150)은 상기 제1 반사전극(141)에 전기적으로 연결될 수 있다. 상기 연결전극(150)의 일부 영역은 상기 제1 반사전극(141)의 상부 면 위에 배치될 수 있다. 상기 연결전극(150)의 일부 영역은 상기 제1 오믹접촉층(131) 위에 배치될 수 있다.
또한, 상기 연결전극(150)은 상기 제2 발광구조물(120)에 전기적으로 연결될 수 있다. 예로서, 상기 연결전극(150)은 상기 제2 발광구조물(120)의 상기 제3 반도체층(121)에 전기적으로 연결될 수 있다. 상기 연결전극(150)은 상기 제3 반도체층(121)의 상부 면에 접촉되어 배치될 수 있다. 상기 연결전극(150)은 상기 제1 절연층(161)에 의하여 제공되는 컨택영역(H1)을 통하여 상기 제3 반도체층(121)의 상부 면에 배치될 수 있다. 상기 연결전극(150)은 서로 마주 보는 상기 제1 발광구조물(110)의 측면과 상기 제2 발광구조물(120)의 측면 사이에 배치될 수 있다. 상기 연결전극(150)은 상기 제2 반도체층(113)과 상기 제3 반도체층(121)에 전기적으로 연결될 수 있다.
예로서, 상기 연결전극(150)은 상기 제3 반도체층(121)의 상부 면과 상기 제1 반사전극(141)의 상부 면에 접촉되어 배치될 수 있다. 상기 연결전극(150)은 상기 제2 반도체층(113)과 상기 제3 반도체층(121)을 전기적으로 직렬 연결시킬 수 있다.
그러면, 도 1 내지 도 4를 참조하여 실시 예에 따른 반도체 소자에서 상기 연결전극(150)의 배치, 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120) 간의 전기적인 연결 관계를 부연하여 설명하기로 한다. 도 3은 도 1에 도시된 반도체 소자의 B-B 라인에 따른 단면도이고, 도 4는 본 발명의 실시 예에 따른 반도체 소자에 적용된 연결전극의 예를 나타낸 도면이다.
실시 예에 따른 연결전극(150)은 메인전극(150a), 제1 분기전극(150b), 제2 분기전극(150c), 제3 분기전극(150d)을 포함할 수 있다.
상기 연결전극(150)은 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)에 전기적으로 연결될 수 있다. 상기 연결전극(150)에 의하여 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)이 전기적으로 직렬 연결될 수 있다.
상기 연결전극(150)은 상기 메인전극(150a)을 포함할 수 있다. 상기 메인전극(150a)은 상기 제1 발광구조물(110)에 수직 방향으로 중첩되어 배치될 수 있다. 상기 메인전극(150a)의 일부 영역은 상기 제1 반사전극(141)에 수직 방향으로 중첩되어 배치될 수 있다. 상기 메인전극(150a)의 일부 영역은 상기 제2 반도체층(113)의 상부 면에 수직 방향으로 중첩되어 배치될 수 있다.
또한, 상기 메인전극(150a)은 상기 제2 발광구조물(120)에 수직 방향으로 중첩되어 배치될 수 있다. 상기 메인전극(150a)의 일부 영역은 상기 제3 반도체층(121)에 수직 방향으로 중첩되어 배치될 수 있다.
또한, 상기 메인전극(150a)은 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120) 사이에 배치될 수 있다. 상기 메인전극(150a)은 상기 제1 발광구조물(110)의 상기 제1 반도체층(111)의 상부 면으로부터 상기 제2 발광구조물(120)의 상기 제3 반도체층(121)의 상부 면으로 연장되어 배치될 수 있다.
상기 연결전극(150)은 상기 제1 분기전극(150b), 상기 제2 분기전극(150c), 상기 제3 분기전극(150d)을 더 포함할 수 있다.
상기 제1 분기전극(150b)은 상기 메인전극(150a)으로부터 연장되어 배치될 수 있다. 상기 제1 분기전극(150b)은 상기 제2 발광구조물(120) 위에 배치될 수 있다. 상기 제1 분기전극(150b)은 상기 제3 반도체층(121) 위에 배치될 수 있다. 상기 제1 분기전극(150b)은 상기 제1 절연층(161)에 의하여 제공된 컨택영역(H1)에 배치될 수 있다. 상기 제1 분기전극(150b)은 상기 제1 절연층(161)에 의하여 제공된 컨택영역(H1)을 통하여 상기 제3 반도체층(121)에 전기적으로 연결될 수 있다. 상기 제1 분기전극(150b)은 상기 제1 절연층(161)에 의하여 제공된 컨택영역(H1)을 통하여 상기 제3 반도체층(121)의 상부 면에 접촉되어 배치될 수 있다.
상기 제2 분기전극(150c)과 상기 제3 분기전극(150d)은 상기 제2 발광구조물(120) 위에 배치될 수 있다. 상기 제2 분기전극(150c)과 상기 제3 분기전극(150d)은 상기 제3 반도체층(121)의 상부 면 위에 배치될 수 있다. 상기 제2 분기전극(150c)과 상기 제3 분기전극(150d)은 상기 제1 분기전극(150b)으로부터 연장되어 배치될 수 있다. 예로서, 상기 제2 분기전극(150c)은 상기 제1 분기전극(150b)의 일단으로부터 연장되어 배치될 수 있으며, 상기 제3 분기전극(150d)은 상기 제1 분기전극(150b)의 타단으로부터 연장되어 배치될 수 있다. 상기 제2 분기전극(150c)과 상기 제3 분기전극(150d)은 상기 제2 발광구조물(120)의 양 측면에 각각 배치될 수 있다.
상기 제2 분기전극(150c)과 상기 제3 분기전극(150d)은 상기 제1 절연층(161)에 의하여 제공된 컨택영역(H1)을 통하여 상기 제3 반도체층(121)에 전기적으로 연결될 수 있다. 상기 제2 분기전극(150c)과 상기 제3 분기전극(150d)은 상기 제1 절연층(161)에 의하여 제공된 컨택영역(H1)을 통하여 상기 제3 반도체층(121)의 상부 면에 접촉되어 배치될 수 있다.
예로서, 상기 연결전극(150)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 연결전극(150)은 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 연결전극(150)은 예로서 반사 금속으로서 복수의 금속층이 적용될 수 있으며, 접착층으로서 Cr 또는 Ti 등이 적용될 수 있다. 예를 들어, 상기 연결전극(150)은 Cr/Al/Ni/Au/Ti 층으로 형성될 수 있다.
실시 예에 따른 반도체 소자는 제1 금속층(151)을 포함할 수 있다. 상기 제1 금속층(151)은 상기 제1 발광구조물(110) 위에 배치될 수 있다. 상기 제1 금속층(151)은 상기 제1 반도체층(111) 위에 배치될 수 있다. 상기 제1 금속층(151)은 상기 제1 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 금속층(151)은 상기 제1 절연층(161)에 의하여 제공된 제2 관통홀(TH2)에 배치될 수 있다. 상기 제1 금속층(151)은 상기 제1 반도체층(111)의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 따른 반도체 소자는 제2 금속층(152)을 포함할 수 있다. 상기 제2 금속층(152)은 상기 제2 발광구조물(120) 위에 배치될 수 있다. 상기 제2 금속층(152)은 상기 제4 반도체층(123) 위에 배치될 수 있다. 상기 제2 금속층(152)은 상기 제2 반사전극(142) 위에 배치될 수 있다. 상기 제2 금속층(152)은 상기 제2 반사전극(142)에 전기적으로 연결될 수 있다. 상기 제2 금속층(152)은 상기 제2 반사전극(142)을 통하여 상기 제4 반도체층(123)에 전기적으로 연결될 수 있다.
이상의 설명에서는 상기 제2 금속층(152)이 상기 제2 반사전극(142) 위에 배치된 경우를 기준으로 설명되었다. 그러나, 다른 실시 예에 따른 반도체 소자에 의하면, 상기 제2 금속층(152)의 형성은 생략될 수도 있다.
예로서, 상기 제1 금속층(151)과 상기 제2 금속층(152)은 상기 연결전극(150)을 형성하는 공정에서 함께 형성될 수도 있다. 상기 제1 금속층(151)과 상기 제2 금속층(152)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제1 금속층(151)과 상기 제2 금속층(152)은 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 제1 금속층(151)과 상기 제2 금속층(152)은 예로서 반사 금속으로서 복수의 금속층이 적용될 수 있으며, 접착층으로서 Cr 또는 Ti 등이 적용될 수 있다. 예를 들어, 상기 제1 금속층(151)과 상기 제2 금속층(152)은 Cr/Al/Ni/Au/Ti 층으로 형성될 수 있다.
실시 예에 따른 반도체 소자는 제2 절연층(162)을 포함할 수 있다. 상기 제2 절연층(162)은 상기 제1 발광구조물(110) 위에 배치될 수 있다. 상기 제2 절연층(162)은 상기 제2 발광구조물(120) 위에 배치될 수 있다. 상기 제2 절연층(162)은 상기 제1 반사전극(141) 위에 배치될 수 있다. 상기 제2 절연층(162)은 상기 제2 반사전극(142) 위에 배치될 수 있다. 상기 제2 절연층(162)은 상기 연결전극(150) 위에 배치될 수 있다. 상기 제2 절연층(162)은 상기 제1 금속층(151) 위에 배치되어 제3 관통홀(TH3)를 제공할 수 있다. 상기 제3 관통홀(TH3)에 의하여 상기 제1 금속층(151)의 상부 면이 노출될 수 있다. 상기 제2 절연층(162)은 상기 제2 금속층(152) 위에 배치되어 상기 제2 금속층(152)의 상부 면을 노출시킬 수 있다.
예로서, 상기 제2 절연층(162)은 절연물질로 제공될 수 있다. 예를 들어, 상기 제2 절연층(162)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 또한, 상기 제2 절연층(162)은 분산 브래그 반사층(DBR)으로 형성될 수도 있다. 실시 예에 의하면, 상기 제2 절연층(162)이 분산 브래그 반사층(DBR)으로 제공됨에 따라 상기 제1 활성층(112)과 상기 제2 활성층(122)에서 발생된 빛이 효율적으로 반사되어 외부로 추출될 수 있게 된다. 예로서, 상기 제2 절연층(162)은 SiO2와 TiO2가 복수의 층으로 적층되어 형성된 분산 브래그 반사층(DBR)으로 제공될 수 있다.
실시 예에 따른 반도체 소자는 제1 전극패드(171)와 제2 전극패드(172)를 포함할 수 있다. 상기 제1 전극패드(171)는 상기 제1 발광구조물(110) 위에 배치될 수 있다. 상기 제2 전극패드(172)는 상기 제2 발광구조물(120) 위에 배치될 수 있다.
상기 제1 전극패드(171)는 상기 제1 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극패드(171)의 하부 면이 상기 제1 금속층(151)의 상부 면에 접촉될 수 있다. 상기 제1 전극패드(171)는 상기 제1 금속층(151)을 통하여 상기 제1 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극패드(171)의 일부 영역은 상기 제3 관통홀(TH3)에 배치되어 상기 제1 금속층(151)에 전기적으로 연결될 수 있다.
상기 제2 전극패드(172)는 상기 제2 반사전극(142)에 전기적으로 연결될 수 있다. 상기 제2 전극패드(172)는 상기 제2 금속층(152) 위에 배치될 수 있다. 상기 제2 전극패드(172)는 상기 제2 금속층(152)을 통하여 상기 제2 반사전극(142)에 전기적으로 연결될 수 있다.
실시 예에서는 상기 제2 금속층(152)이 상기 제2 전극패드(172)와 상기 제2 반사전극(142) 사이에 배치된 경우에 대해 설명하였다. 그러나, 다른 실시 예에 의하면 상기 제2 금속층(152)이 형성되지 않을 수 있으며, 상기 제2 전극패드(172)와 상기 제2 반사전극(142)이 직접 접촉되어 배치될 수도 있다.
실시 예에 의하면, 상기 제1 전극패드(171)와 상기 제2 전극패드(172)에 전원이 인가됨에 따라, 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)이 발광될 수 있게 된다. 상기 제1 전극패드(171)와 상기 제2 전극패드(172)에 인가되는 전원에 의하여 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)이 전기적으로 직렬 연결되어 구동될 수 있다. 예로서, 상기 제2 전극패드(172), 상기 제4 반도체층(123), 상기 제3 반도체층(121), 상기 연결전극(150), 상기 제2 반도체층(113), 상기 제1 반도체층(111), 상기 제1 전극패드(171)가 전기적으로 직렬 연결될 수 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 전극패드(171)의 상부 면과 상기 제2 전극패드(172)의 상부 면이 회로기판에 부착되도록 배치될 수 있다. 실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 회로기판에 부착되는 경우, 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)에서 제공되는 빛은 상기 기판(100)을 통하여 방출될 수 있다. 상기 제1 발광구조물(110)에서 방출되는 빛은 상기 제1 반사전극(141)에서 반사되어 상기 기판(100) 방향으로 방출될 수 있다. 또한, 상기 제2 발광구조물(120)에서 방출되는 빛은 상기 제2 반사전극(142)에서 반사되어 상기 기판(100) 방향으로 방출될 수 있다.
이상에서 살펴 본 바와 같이, 실시 예에 따른 반도체 소자에 의하면, 상기 제1 발광구조물(110) 위에 상기 제1 발광구조물(110)의 발광 면적에 대응되는 크기의 상기 제1 반사전극(141)이 배치된다. 또한, 상기 제2 발광구조물(120) 위에 상기 제2 발광구조물(120)의 발광 면적에 대응되는 크기의 상기 제2 반사전극(142)이 배치된다. 이에 따라, 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)로부터 발광되는 빛이 상기 제1 반사전극(141)과 상기 제2 반사전극(142)에서 효율적으로 반사되어 상기 기판(100) 방향으로 제공될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 전극패드(171)와 상기 제2 전극패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 고전압 및 고출력이 필요한 제품에 적용될 수 있는 플립칩 본딩 방식의 반도체 소자를 제공할 수 있다.
한편, 이상의 설명에서는 실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 회로기판에 전기적으로 연결되는 경우를 기반으로 설명되었다. 그러나, 다른 실시 예에 의하면, 다이 본딩 방식 또는 와이어 본딩 방식에 의하여 상기 제1 전극패드(171)와 상기 제2 전극패드(172)에 전원이 제공될 수도 있다.
그러면, 도 5 내지 도 11을 참조하여 실시 예에 따른 반도체 소자 제조방법을 설명하기로 한다. 도 5 내지 도 11을 참조하여 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 1 내지 도 4를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
먼저, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 5에 도시된 바와 같이, 기판(100) 위에 제1 발광구조물(110)과 제2 발광구조물(120)이 형성될 수 있다. 도 5의 (a)는 도 1에 도시된 반도체 소자의 A-A 라인에 따른 공정 단면도를 나타낸 것이고, (b)는 성장된 반도체층에 대한 메사 식각을 설명하는 도면이고, (c)는 메사 식각된 반도체층에 대한 아이솔레이션 식각을 설명하는 도면이다.
실시 예에 의하면, 상기 기판(100) 위에 반도체층이 성장될 수 있다. 그리고, 성장된 반도체층에 대해 도 5의 (b)에 도시된 형상의 마스크를 이용하여 메사(mesa) 식각이 진행될 수 있다. 메사 식각에 의하여 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)이 형성될 수 있다. 또한, 상기 제1 발광구조물(110)에 제1 관통홀(TH1)이 형성될 수 있다. 상기 제1 발광구조물(110)의 제1 반도체층(111)의 측면에 단차 영역이 형성되고, 단차 영역에 의하여 하부 영역과 상부 영역으로 구분될 수 있다. 또한, 상기 제2 발광구조물(120)의 제3 반도체층(121)의 측면에 단차 영역이 형성되고, 단차 영역에 의하여 하부 영역과 상부 영역으로 구분될 수 있다.
이어서, 도 5의 (c)에 도시된 형상의 마스크를 이용하여 아이솔레이션(isolation) 식각이 진행될 수 있다. 아이솔레이션 식각에 의하여 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120) 사이에 상기 기판100)의 상부 면이 노출될 수 있다.
다음으로, 도 6에 도시된 바와 같이, 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120) 위에 제1 절연층(161)이 형성될 수 있다. 도 6의 (a)는 도 1에 도시된 반도체 소자의 A-A 라인에 따른 순차적인 공정 단면도를 나타낸 것이고, (b)는 제1 절연층의 형성 공정을 설명하는 도면이다.
실시 예에 의하면, 마스크 및 사진 식각 공정 등을 통하여 도 6의 (b)에 도시된 형상으로 상기 제1 절연층(161)이 형성될 수 있다. 상기 제1 절연층(161)은 상기 제1 발광구조물(110)에 제공된 제1 관통홀(TH1)에 배치되어 제2 관통홀(TH2)을 제공할 수 있다. 상기 제2 관통홀(TH2)에 의하여 상기 제1 반도체층(111)이 노출될 수 있다. 상기 제2 관통홀(TH2)에 의하여 상기 제1 반도체층(111)의 상부 면이 노출될 수 있다. 상기 제1 절연층(161)은 상기 제2 반도체층(113) 위에 배치되어 상기 제2 반도체층(113)의 상부 면의 일부 영역을 노출시킬 수 있다.
상기 제1 절연층(161)은 상기 제2 발광구조물(120)을 노출시키는 컨택영역(H1)을 포함할 수 있다. 상기 제1 절연층(161)은 상기 제2 발광구조물(120)의 상기 제3 반도체층(121)의 상부 면을 노출시키는 컨택영역(H1)을 포함할 수 있다. 상기 제1 절연층(161)은 상기 제4 반도체층(123) 위에 배치되어 상기 제4 반도체층(123)의 상부 면의 일부 영역을 노출시킬 수 있다.
이어서, 도 7에 도시된 바와 같이, 상기 제1 발광구조물(110) 위에 제1 오믹접촉층(131)이 형성되고, 상기 제2 발광구조물(120) 위에 제2 오믹접촉층(132)이 형성될 수 있다. 도 7의 (a)는 도 1에 도시된 반도체 소자의 A-A 라인에 따른 순차적인 공정 단면도를 나타낸 것이고, (b)는 제1 오믹접촉층과 제2 오믹접촉층의 형성 공정을 설명하는 도면이다.
실시 예에 의하면, 도 7의 (b) 형상으로 상기 제1 오믹접촉층(131)과 상기 제2 오믹접촉층(132)이 형성될 수 있다. 예로서, 상기 제1 오믹접촉층(131)은 상기 제2 반도체층(113) 위에 형성될 수 있다. 상기 제2 오믹접촉층(132)은 상기 제4 반도체층(123) 위에 형성될 수 있다.
다음으로, 도 8에 도시된 바와 같이, 제1 반사전극(141)과 제2 반사전극(142)이 형성될 수 있다. 도 8의 (a)는 도 1에 도시된 반도체 소자의 A-A 라인에 따른 순차적인 공정 단면도를 나타낸 것이고, (b)는 제1 반사전극과 제2 반사전극의 형성 공정을 설명하는 도면이다.
실시 예에 의하면, 도 8의 (b)에 도시된 형상으로 상기 제1 반사전극(141)과 상기 제2 반사전극(142)이 형성될 수 있다. 예로서, 상기 제1 반사전극(141)은 상기 제2 반도체층(113) 위에 배치될 수 있다. 상기 제1 반사전극(141)은 상기 제1 오믹접촉층(131) 위에 배치될 수 있다. 또한, 상기 제2 반사전극(142)은 상기 제4 반도체층(123) 위에 배치될 수 있다. 상기 제2 반사전극(142)은 상기 제2 오믹접촉층(132) 위에 배치될 수 있다.
그리고, 도 9에 도시된 바와 같이, 연결전극(150)이 형성될 수 있다. 도 9의 (a)는 도 1에 도시된 반도체 소자의 A-A 라인에 따른 순차적인 공정 단면도를 나타낸 것이고, (b)는 연결전극의 형성 공정을 설명하는 도면이다.
실시 예에 의하면, 도 9의 (b)에 도시된 형상으로 상기 연결전극(150)이 형성될 수 있다. 상기 연결전극(150)은 메인전극(150a), 제1 분기전극(150b), 제2 분기전극(150c), 제3 분기전극(150c)을 포함할 수 있다.
상기 연결전극(150)은 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)에 전기적으로 연결될 수 있다. 상기 연결전극(150)에 의하여 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)이 전기적으로 직렬 연결될 수 있다.
상기 연결전극(150)은 상기 메인전극(150a)을 포함할 수 있다. 상기 메인전극(150a)은 상기 제1 발광구조물(110)에 수직 방향으로 중첩되어 배치될 수 있다. 상기 메인전극(150a)의 일부 영역은 상기 제1 반사전극(141)에 수직 방향으로 중첩되어 배치될 수 있다. 상기 메인전극(150a)의 일부 영역은 상기 제2 반도체층(113)의 상부 면에 수직 방향으로 중첩되어 배치될 수 있다.
또한, 상기 메인전극(150a)은 상기 제2 발광구조물(120)에 수직 방향으로 중첩되어 배치될 수 있다. 상기 메인전극(150a)의 일부 영역은 상기 제3 반도체층(121)에 수직 방향으로 중첩되어 배치될 수 있다.
또한, 상기 메인전극(150a)은 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120) 사이에 배치될 수 있다. 상기 메인전극(150a)은 상기 제1 발광구조물(110)의 상기 제1 반도체층(111)의 상부 면으로부터 상기 제2 발광구조물(120)의 상기 제3 반도체층(121)의 상부 면으로 연장되어 배치될 수 있다.
상기 제1 분기전극(150b)은 상기 메인전극(150a)으로부터 연장되어 배치될 수 있다. 상기 제1 분기전극(150b)은 상기 제2 발광구조물(120) 위에 배치될 수 있다. 상기 제1 분기전극(150b)은 상기 제3 반도체층(121) 위에 배치될 수 있다. 상기 제1 분기전극(150b)은 상기 제1 절연층(161)에 의하여 제공된 컨택영역(H1)에 배치될 수 있다. 상기 제1 분기전극(150b)은 상기 제1 절연층(161)에 의하여 제공된 컨택영역(H1)을 통하여 상기 제3 반도체층(121)에 전기적으로 연결될 수 있다. 상기 제1 분기전극(150b)은 상기 제1 절연층(161)에 의하여 제공된 컨택영역(H1)을 통하여 상기 제3 반도체층(121)의 상부 면에 접촉되어 배치될 수 있다.
상기 제2 분기전극(150c)과 상기 제3 분기전극(150d)은 상기 제2 발광구조물(120) 위에 배치될 수 있다. 상기 제2 분기전극(150c)과 상기 제3 분기전극(150d)은 상기 제3 반도체층(121)의 상부 면 위에 배치될 수 있다. 상기 제2 분기전극(150c)과 상기 제3 분기전극(150d)은 상기 제1 분기전극(150b)으로부터 연장되어 배치될 수 있다. 예로서, 상기 제2 분기전극(150c)은 상기 제1 분기전극(150b)의 일단으로부터 연장되어 배치될 수 있으며, 상기 제3 분기전극(150d)은 상기 제1 분기전극(150b)의 타단으로부터 연장되어 배치될 수 있다. 상기 제2 분기전극(150c)과 상기 제3 분기전극(150d)은 상기 제2 발광구조물(120)의 양 측면에 각각 배치될 수 있다.
이때, 상기 연결전극(150)의 형성 시에, 제1 금속층(151)과 제2 금속층(152)이 함께 형성될 수도 있다.
상기 제1 금속층(151)은 상기 제1 발광구조물(110) 위에 배치될 수 있다. 상기 제1 금속층(151)은 상기 제1 반도체층(111) 위에 배치될 수 있다. 상기 제1 금속층(151)은 상기 제1 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 금속층(151)은 상기 제1 절연층(161)에 의하여 제공된 제2 관통홀(TH2)에 배치될 수 있다. 상기 제1 금속층(151)은 상기 제1 반도체층(111)의 상부 면에 접촉되어 배치될 수 있다.
상기 제2 금속층(152)은 상기 제2 발광구조물(120) 위에 배치될 수 있다. 상기 제2 금속층(152)은 상기 제4 반도체층(123) 위에 배치될 수 있다. 상기 제2 금속층(152)은 상기 제2 반사전극(142) 위에 배치될 수 있다.
이어서, 도 10에 도시된 바와 같이, 제2 절연층(162)이 형성될 수 있다. 도 10의 (a)는 도 1에 도시된 반도체 소자의 A-A 라인에 따른 순차적인 공정 단면도를 나타낸 것이고, (b)는 제2 절연층의 형성 공정을 설명하는 도면이다.
실시 예에 의하면, 마스크 및 사진 식각 공정 등을 통하여 도 10의 (b)에 도시된 형상으로 상기 제2 절연층(162)이 형성될 수 있다. 상기 제2 절연층(162)은 상기 제1 발광구조물(110) 위에 배치될 수 있다. 상기 제2 절연층(162)은 상기 제2 발광구조물(120) 위에 배치될 수 있다. 상기 제2 절연층(162)은 상기 제1 반사전극(141) 위에 배치될 수 있다. 상기 제2 절연층(162)은 상기 제2 반사전극(142) 위에 배치될 수 있다. 상기 제2 절연층(162)은 상기 연결전극(150) 위에 배치될 수 있다. 상기 제2 절연층(162)은 상기 제1 금속층(151) 위에 배치되어 제3 관통홀(TH3)를 제공할 수 있다. 상기 제3 관통홀(TH3)에 의하여 상기 제1 금속층(151)의 상부 면이 노출될 수 있다. 상기 제2 절연층(162)은 상기 제2 금속층(152) 위에 배치되어 상기 제2 금속층(152)의 상부 면을 노출시킬 수 있다.
다음으로, 도 11에 도시된 바와 같이, 제1 전극패드(171)와 제2 전극패드(172)가 형성될 수 있다. 도 11의 (a)는 도 1에 도시된 반도체 소자의 A-A 라인에 따른 순차적인 공정 단면도를 나타낸 것이고, (b)는 제1 전극패드와 제2 전극패드의 형성 공정을 설명하는 도면이다.
실시 예에 의하면, 도 11의 (b)에 도시된 형상으로 상기 제1 전극패드(171)와 제2 전극패드(172)가 형성될 수 있다. 상기 제1 전극패드(171)는 상기 제1 발광구조물(110) 위에 배치될 수 있다. 상기 제2 전극패드(172)는 상기 제2 발광구조물(120) 위에 배치될 수 있다.
상기 제1 전극패드(171)의 하부 면이 상기 제1 금속층(151)의 상부 면에 접촉될 수 있다. 상기 제1 전극패드(171)의 일부 영역은 상기 제3 관통홀(TH3)에 배치되어 상기 제1 금속층(151)에 접촉될 수 있다.
상기 제2 전극패드(172)는 상기 제2 금속층(152) 위에 배치될 수 있다. 상기 제2 전극패드(172)는 상기 제2 반사전극(142)에 전기적으로 연결될 수 있다. 상기 제2 전극패드(172)는 상기 제2 금속층(152)을 통하여 상기 제2 반사전극(142)에 전기적으로 연결될 수 있다.
예로서, 상기 제1 전극패드(171)와 상기 제2 전극패드(172)는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr, Cu 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제1 전극패드(171)와 상기 제2 전극패드(172)는 하나의 층 또는 복수의 층으로 형성될 수 있다.
상기 제1 전극패드(171)와 상기 제2 전극패드(172)는 예로서 솔더 본딩(solder bonding)으로부터 Sn 확산을 방지하기 위하여 Cr, Cu 등의 확산 배리어 금속을 포함할 수 있다. 예로서, 상기 제1 전극패드(171)와 상기 제2 전극패드(172)는 Ti/Ni/Ti/Ni/Cu/Ni/Cr/Cr/Ni/Au 층으로 형성될 수 있다. 이때, Cu 층 옆에 배치된 Ni 층은 Cu에 대한 배리어 금속으로 기능할 수 있다.
실시 예에 의하면, 상기 제1 전극패드(171)와 상기 제2 전극패드(172)에 전원이 인가됨에 따라, 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)이 발광될 수 있게 된다. 상기 제1 전극패드(171)와 상기 제2 전극패드(172)에 인가되는 전원에 의하여 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)이 전기적으로 직렬 연결되어 구동될 수 있다. 예로서, 상기 제2 전극패드(172), 상기 제4 반도체층(123), 상기 제3 반도체층(121), 상기 연결전극(150), 상기 제2 반도체층(113), 상기 제1 반도체층(111), 상기 제1 전극패드(171)가 전기적으로 직렬 연결될 수 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 상기 제1 전극패드(171)의 상부 면과 상기 제2 전극패드(172)의 상부 면이 회로기판에 부착되도록 배치될 수 있다. 실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 회로기판에 부착되는 경우, 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)에서 제공되는 빛은 상기 기판(100)을 통하여 방출될 수 있다. 상기 제1 발광구조물(110)에서 방출되는 빛은 상기 제1 반사전극(141)에서 반사되어 상기 기판(100) 방향으로 방출될 수 있다. 또한, 상기 제2 발광구조물(120)에서 방출되는 빛은 상기 제2 반사전극(142)에서 반사되어 상기 기판(100) 방향으로 방출될 수 있다. 또한, 실시 예에 의하면, 상기 제2 절연층(162)가 분산 브래그 반산층(DBR)으로 제공되어 반사 효율을 향상시킴으로써, 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)에서 방출되는 빛이 상기 기판(100) 방향으로 효율적으로 추출될 수 있게 된다.
이상에서 살펴 본 바와 같이, 실시 예에 따른 반도체 소자에 의하면, 상기 제1 발광구조물(110) 위에 상기 제1 발광구조물(110)의 발광 면적에 대응되는 크기의 상기 제1 반사전극(141)이 배치된다. 또한, 상기 제2 발광구조물(120) 위에 상기 제2 발광구조물(120)의 발광 면적에 대응되는 크기의 상기 제2 반사전극(142)이 배치된다. 이에 따라, 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)로부터 발광되는 빛이 상기 제1 반사전극(141)과 상기 제2 반사전극(142)에서 효율적으로 반사되어 상기 기판(100) 방향으로 제공될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자에 의하면, 상기 제1 발광구조물(110)의 면적에 대응되는 넓은 면적을 갖는 상기 제1 전극패드(171)와, 상기 제2 발광구조물(120)의 면적에 대응되는 넓은 면적을 갖는 상기 제2 전극패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있게 된다.
실시 예에 따른 반도체 소자 및 반도체 소자 제조방법에 의하면, 고전압 및 고출력이 필요한 제품에 적용될 수 있는 플립칩 본딩 방식의 반도체 소자 및 반도체 소자 제조방법을 제공할 수 있다.
한편, 도 1 내지 도 11을 참조하여 설명된 반도체 소자는 고출력을 구현하기 위하여 고전압이 인가될 수 있다. 이에 따라. 상기 제1 발광구조물(110)과 상기 제2 발광구조물(120)에 고전류가 흐르게 된다. 실시 예에 의하면, 상기 제1 발광구조물(110) 위에 배치된 상기 제1 전극패드(171)에 마이너스 전원이 공급되고, 상기 제2 발광구조물(120) 위에 배치된 상기 제2 전극패드(172)에 플러스 전원이 공급될 수 있다.
실시 예에 따른 반도체 소자에 예컨대 200 밀리 암페어 이상의 고전류가 흐르게 되는 경우, 도 12에 도시된 바와 같이, 상기 제3 반도체층(121)으로부터 상기 연결전극(150)으로 전류가 흐르는 과정에서 일부 영역에 전류 집중(current crowding) 현상이 발생될 수 있다. 도 12는 본 발명의 실시 예에 따른 반도체 소자에서 전류 집중이 발생되는 현상을 설명하는 도면이다.
예로서, 도 12에 도시된 바와 같이, 전류 집중(current crowding)은 상기 제3 반도체층(121)과 상기 제1 분기전극(150b)이 연결되는 일부 영역에 발생되는 것을 확인할 수 있다. 이에 따라, 전류 집중(current crowding) 현상이 발생되는 영역에 배치된 연결전극(150) 부분이 손상되거나 분리될 수 있으며, 이는 반도체 소자의 신뢰성에 부정적인 영향을 줄 수 있게 된다.
한편, 이상에서 설명된 전류 집중 현상의 문제점을 해결할 수 있는 실시 예에 따른 반도체 소자의 다양한 예들을 도 13에 나타내었다. 도 13은 본 발명의 실시 예에 따른 반도체 소자의 다른 예들을 나타낸 평면도이다. 도 13을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어 도 1 내지 도 11을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
도 13의 (a)에 도시된 반도체 소자는 도 1 내지 도 11을 참조하여 설명된 실시 예에 따른 반도체 소자이고, 도 13의 (b) 내지 (f)에 도시된 반도체 소자는 도 13의 (a)에 도시된 반도체 소자의 단점을 극복하기 위한 방안으로 제시된 반도체 소자들이다. 도 13의 (b) 내지 (f)에 도시된 반도체 소자들은 도 12를 참조하여 설명된 전류 집중(current crowding) 현상이 발생되지 않는 것으로 확인되었다. 각 실시 예에 따른 반도체 소자들 간의 차이점이 잘 비교될 수 있도록 하나의 도면에 함께 나타내었다.
이하에서는, 도 13의 (a)에 도시된 반도체 소자에 대비하여 도 13의 (b) 내지 (f)에 도시된 반도체 소자들의 차이점을 살펴 보기로 한다. 각 반도체 소자 간의 차이점을 살펴 봄에 있어, 도 14 내지 도 18을 참조하여 각 공정 단계에서의 차이점을 기준으로 설명하기로 한다. 도 14 내지 도 18에 도시된 각 공정 단계는 도 5 내지 도 9를 참조하여 설명된 공정 단계에 대응될 수 있다.
참고로, 도 14는 각 반도체 소자에 적용된 발광구조물의 형상을 설명하는 도면이고, 도 15는 각 반도체 소자에 적용된 제1 절연층의 형상을 설명하는 도면이고, 도 16은 각 반도체 소자에 적용된 제1 오믹접촉층 및 제2 오믹접촉층의 형상을 설명하는 도면이고, 도 17은 각 반도체 소자에 적용된 제1 반사전극 및 제2 반사전극의 형상을 설명하는 도면이고, 도 18은 각 반도체 소자에 적용된 연결전극의 형상을 설명하는 도면이다.
먼저, 도 13의 (b)에 도시된 반도체 소자 Q2는 도 13의 (a)에 도시된 반도체 소자 Q1에 비하여 연결전극(150)의 배치에 차이점이 있다. 도 13의 (b)에 도시된 반도체 소자 Q2는 도 13의 (a)에 도시된 반도체 소자 Q1에 비하여 상기 연결전극(150)의 길이에 차이가 있다. 도 13의 (b)에 도시된 반도체 소자 Q2는 제2 분기전극(150c)의 길이와 제3 분기전극(150d)의 길이가 도 13의 (a)에 도시된 반도체 소자 Q1에 비해 더 길게 형성되었다. 즉, 도 13의 (b)에 도시된 반도체 소자 Q2는 제2 분기전극(150c)과 제3 분기전극(150d)이 제1 분기전극(150b)으로부터 제3 반도체층(121)의 상부 면을 따라 제2 발광구조물(120)의 끝단 영역까지 연장되어 배치된다. 이에 비하여, 도 13의 (a)에 도시된 반도체 소자 Q1은 제2 분기전극(150c)과 제3 분기전극(150d)이 제1 분기전극(150b)로부터 제3 반도체층(121)의 상부 면을 따라 제2 발광구조물(120)의 끝단 영역까지 길게 연장되지 않고 중간 일부 영역까지 짧게 배치되어 있음을 볼 수 있다. 실시 예에 따른 반도체 소자 Q2에 의하면, 도 18의 (b)에 도시된 바와 같이, 상기 제2 분기전극(150c)과 상기 제3 분기전극(150d)을 충분히 길게 형성함으로써 상기 제3 반도체층(211)으로부터 상기 연결전극(150)으로 전류가 흐르는 영역을 확대할 수 있었고, 이에 따라 전류 분산이 이루어진 것으로 해석된다.
예로서, 실시 예에 따른 반도체 소자 Q2에 의하면 상기 제2 분기전극(150c)의 길이와 상기 제3 분기전극(150d)의 길이가 제3 반도체층(121)의 상부 면을 따라 배치됨에 있어, 상기 제3 반도체층(121)의 측면 길이(L)의 85% 내지 90% 이상으로 더 길게 형성되는 경우에 전류 집중(current crowding) 현상이 개선될 수 있었다. 여기서, 상기 제3 반도체층(121)의 측면 길이(L)는 상기 제2 분기전극(150c)이 연장되어 배치된 방향에 대응되어 제공된 상기 제3 반도체층(121)의 길이를 나타낸다.
그러면, 도 14 내지 도 18을 참조하여, 도 13의 (a)에 도시된 반도체 소자 Q1과 도 13의 (b)에 도시된 반도체 소자 Q2의 차이점을 공정 단계 별로 더 살펴 보기로 한다.
도 13의 (b)에 도시된 반도체 소자 Q2는, 도 18의 (a) 및 (b)에 도시된 바와 같이, 제2 분기전극(150c)과 제3 분기전극(150d)이 반도체 소자 Q1에 비하여 더 길게 형성된다. 이를 위하여, 도 14의 (b)에 도시된 반도체 소자 Q2의 발광구조물 형상이 도 14의 (a)에 도시된 반도체 소자 Q1의 발광구조물 형상과 다르게 형성된다. 이때, 제1 발광구조물(110)의 형상은 서로 동일하게 형성될 수 있으며, 제2 발광구조물(120)의 형상은 서로 다르게 형성될 수 있다. 반도체 소자 Q2의 경우, 상기 제2 분기전극(150c)과 상기 제3 분기전극(150d)이 더 길게 형성될 것을 고려하여, 반도체 소자 Q1과 다르게 상기 제2 발광구조물(120)이 측면의 끝단 영역에서도 메사 식각 영역이 돌출 영역 없이 직선 형상으로 형성되었다.
또한, 반도체 소자 Q2의 경우, 도 15의 (b)에 도시된 제1 절연층(161)의 형상, 도 16의 (b)에 도시된 제1 오믹접촉층(131) 및 제2 오믹접촉층(132)의 형상, 도 17의 (b)에 도시된 제1 반사전극(141) 및 제2 반사전극(142)의 형상도 위에서 설명된 제2 발광구조물(120)의 형상 변경 및 연결전극(150)의 형상 변경에 대응되도록 그 형상에 변경이 있음을 볼 수 있다.
한편, 도 13의 (c)에 도시된 반도체 소자 Q3는 도 13의 (a)에 도시된 반도체 소자 Q1에 비하여 연결전극(150)의 배치에 차이점이 있다. 도 13의 (c)에 도시된 반도체 소자 Q3는 도 13의 (a)에 도시된 반도체 소자 Q1에 비하여 상기 연결전극(150)의 길이에 차이가 있다. 도 13의 (c)에 도시된 반도체 소자 Q3는 제2 분기전극(150c)의 길이와 제3 분기전극(150d)의 길이가 도 13의 (a)에 도시된 반도체 소자 Q1에 비해 더 길게 형성되었다. 즉, 도 13의 (c)에 도시된 반도체 소자 Q3는 제2 분기전극(150c)과 제3 분기전극(150d)이 제1 분기전극(150b)으로부터 제3 반도체층(121)의 상부 면을 따라 제2 발광구조물(120)의 끝단 영역까지 연장되어 배치된다. 이에 비하여, 도 13의 (a)에 도시된 반도체 소자 Q1은 제2 분기전극(150c)과 제3 분기전극(150d)이 제1 분기전극(150b)로부터 제3 반도체층(121)의 상부 면을 따라 제2 발광구조물(120)의 끝단 영역까지 길게 연장되지 않고 중간 일부 영역까지 짧게 배치되어 있음을 볼 수 있다. 실시 예에 따른 반도체 소자 Q3에 의하면 상기 제2 분기전극(150c)과 상기 제3 분기전극(150d)을 충분히 길게 형성함으로써 제3 반도체층(211)으로부터 연결전극(150)으로 전류가 흐르는 영역을 확대할 수 있다.
예로서, 실시 예에 따른 반도체 소자 Q3에 의하면 상기 제2 분기전극(150c)의 길이와 상기 제3 분기전극(150d)의 길이가 제3 반도체층(121)의 상부 면을 따라 배치됨에 있어, 상기 제3 반도체층(121)의 측면 길이(L)의 85% 내지 90% 이상으로 더 길게 형성되는 경우에 전류 집중(current crowding) 현상이 개선될 수 있었다.
또한, 실시 예에 따른 반도체 소자 Q3는 상기 제2 분기전극(150c)과 상기 제3 분기전극(150d)에 연결된 제4 분기전극(150e)을 더 포함할 수 있다. 이에 따라, 상기 제1 분기전극(150b), 상기 제2 분기전극(150c), 상기 제3 분기전극(150d), 상기 제4 분기전극(150e)은 상기 제2 발광구조물(120) 둘레에 배치되어 폐루프(closed loop)를 형성할 수 있다. 실시 예에 따른 반도체 소자 Q3에 의하면 상기 제2 분기전극(150c)과 상기 제3 분기전극(150d)을 충분히 길게 형성하고, 상기 제4 분기전극(150d)을 추가로 형성함으로써 제3 반도체층(211)으로부터 연결전극(150)으로 전류가 흐르는 영역을 확대할 수 있었고, 이에 따라 전류 분산이 충분하게 이루어진 것으로 해석된다.
도 13의 (c)에 도시된 반도체 소자 Q3는, 도 18의 (a) 및 (c)에 도시된 바와 같이, 제2 분기전극(150c)과 제3 분기전극(150d)이 반도체 소자 Q1에 비하여 더 길게 형성된다. 이를 위하여, 도 14의 (a) 및 (c)에 도시된 바와 같이 반도체 소자 Q1의 발광구조물 형상과 반도체 소자 Q3의 발광구조물 형상에 차이가 있다. 이때, 제1 발광구조물(110)의 형상은 서로 동일하게 형성될 수 있으며, 제2 발광구조물(120)의 형상은 서로 다르게 형성될 수 있다. 반도체 소자 Q3의 경우, 상기 제2 분기전극(150c)과 상기 제3 분기전극(150d)이 더 길게 형성될 것을 고려하여, 반도체 소자 Q1과 다르게 상기 제2 발광구조물(120)의 측면의 끝단 영역에서도 메사 식각 영역이 돌출 영역 없이 직선으로 형성되었다. 또한, 반도체 소자 Q3의 경우, 상기 제4 분기전극(150e)이 추가로 형성될 것을 고려하여, 반도체 소자 Q1과 다르게 상기 제2 발광구조물(120)의 메사 식각 영역이 확대되었다.
또한, 반도체 소자 Q3의 경우, 도 15의 (c)에 도시된 제1 절연층(161)의 형상, 도 16의 (c)에 도시된 제1 오믹접촉층(131) 및 제2 오믹접촉층(132)의 형상, 도 17의 (c)에 도시된 제1 반사전극(141) 및 제2 반사전극(142)의 형상도 위에서 설명된 사항에 대응되도록 그 형상에 변화가 있음을 볼 수 있다.
한편, 도 13의 (d)에 도시된 반도체 소자 Q4는 도 13의 (a)에 도시된 반도체 소자 Q1에 비하여 연결전극(150)과 제3 반도체층(121) 간의 전기적 연결 방식에 차이점이 있다. 도 15의 (d)에 도시된 바와 같이, 반도체 소자 Q4는 상기 연결전극(150)과 상기 제3 반도체층(121) 간의 전기적 연결이 점 접촉(point contact)으로 제공된다. 즉, 도 15의 (a)에 도시된 바와 같이, 반도체 소자 Q1의 경우에는 상기 제3 반도체층(121)을 노출시키는 컨택영역(H1)이 직선 형상으로 제공된다. 그러나, 도 15의 (d)에 도시된 바와 같이, 반도체 소자 Q4의 경우에는 상기 제3 반도체층(121)을 노출시키는 컨택영역(H1)이 복수의 홀(hole) 형상으로 제공될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자 Q4에 의하면, 상기 컨택영역(H1)에 제공된 상기 연결전극(150)과 상기 제3 반도체층(121) 간의 전기적 연결이 점 접촉으로 제공될 수 있게 된다. 즉, 상기 제1 분기전극(150b)과 상기 제3 반도체층(121) 간의 전기적 연결, 상기 제2 분기전극(150c)과 상기 제3 반도체층(121) 간의 전기적 연결, 상기 제3 분기전극(150d)과 상기 제3 반도체층(121) 간의 전기적 연결이 각각 접 접촉으로 제공될 수 있다.
실시 예에 따른 반도체 소자 Q4에 의하면, 상기 컨택영역(H1)을 통하여 연결전극(150)과 제3 반도체층(121)이 접촉될 수 있다. 이때, 홀 패턴을 통해 강한 전류가 주입되는 경우에 좁은 영역으로 전류가 통과되기 때문에, 컨택영역(H1)의 직경에 수직한 방향으로 통과하는 전자도 존재하지만, 컨택영역(H1)의 직경에 평행한 방향인 컨택영역(H1)의 둘레 방향으로 전자가 이동되어 확산되는 효과도 발생된다.
이와 같이, 실시 예에 따른 반도체 소자 Q4에 의하면, 상기 연결전극(150)과 상기 제3 반도체층(121) 간의 전기적 연결이 점 접촉(point contact)으로 제공됨에 따라, 상기 제1 절연층(161)이 일종의 전류차단층(Current Blocking Layer)의 역할을 수행하고, 전류 확산이 효과적으로 이루어진 것으로 해석된다.
또한, 실시 예에 따른 반도체 소자 Q4에 의하면, ODR(Omnidirectional reflector) 효과가 발생될 수 있다. 금속층은 소광계수 K 값을 가지고 있으므로 빛이 금속층에 입사되면 일부 손실되는 양이 발생된다. 그러나, 유전체의 경우 굴절률 차이에 따라 입사각이 임계각 이상이 되면 빛을 전반사 시키는 현상이 발생된다. 따라서, 실시 예에 의하면, 상기 컨택영역(H1)에 의하여 노출된 금속층에 입사되는 빛에 대해서는 일부 빛 손실이 발생되지만, 컨택영역(H1)을 제공하는 상기 제1 절연층(161)에 입사되는 빛의 일부는 전반사 되므로 광 손실 효과를 최소화할 수 있는 장점도 제공한다.
이때, 상기 컨택영역(H1)을 이루는 홀의 직경은 예로서 5 마이크로 미터 내지 50 마이크로 미터로 제공될 수 있다. 홀의 직경이 5 마이크로 미터에 비해 더 작은 경우에는 통로가 너무 작게 형성되어 전류의 흐름이 제한될 수 있다. 또한, 홀의 직경이 50 마이크로 미터에 비해 더 큰 경우에는 홀 접촉에 의한 전류 확산 효과가 작아질 수 있다.
한편, 도 13의 (e)에 도시된 반도체 소자 Q5는 도 13의 (a)에 도시된 반도체 소자 Q1에 비하여 연결전극(150)과 제3 반도체층(121) 간의 전기적 연결 방식에 차이점이 있다. 도 15의 (e)에 도시된 바와 같이, 반도체 소자 Q5는 상기 연결전극(150)과 상기 제3 반도체층(121) 간의 전기적 연결 위치에 차이가 있다. 도 15의 (a) 및 도 18의 (a)에 도시된 바와 같이, 반도체 소자 Q1은 제1 분기전극(150b), 제2 분기전극(150c), 제3 분기전극(150d)이 컨택영역(H1)을 통해 상기 제3 반도체층(121)과 전기적으로 연결된다. 그러나, 실시 예에 따른 반도체 소자 Q5는, 도 15의 (e) 및 도 18의 (e)에 도시된 바와 같이, 제2 분기전극(150c), 제3 분기전극(150d)이 컨택영역(H1)을 통해 상기 제3 반도체층(121)과 전기적으로 연결된다.
즉, 실시 예에 따른 반도체 소자 Q5는, 도 15의 (e)에 도시된 바와 같이, 상기 제1 분기전극(150b) 아래에 배치된 제1 절연층(161) 영역에 컨택영역이 제공되지 않는다. 따라서, 실시 예에 따른 반도체 소자 Q5에 의하면, 반도체 소자 Q1에서 전류 집중 현상이 발생되는 제1 분기전극(150b)과 제3 반도체층(121) 간의 전기적 연결을 제공하지 않는다. 이에 따라, 상기 제2 분기전극(150c)과 상기 제3 반도체층(121) 간의 전기적 연결과 상기 제3 분기전극(150d)과 상기 제3 반도체층(121) 간의 전기적 연결이 제공되므로, 실시 예에 따른 반도체 소자 Q5에 의하면 상기 제1 분기전극(150b)과 상기 제3 반도체층(121) 사이에 전류 집중이 발생되는 현상이 방지될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자 Q5에 의하면, 상기 제2 발광구조물(120)에 대한 메사 식각이 수행됨에 있어, 상기 제1 발광구조물(110)에 접한 영역에서 제3 반도체층(121)이 노출되도록 식각될 필요가 없게 된다. 즉, 반도체 소자 Q5에 의하면, 도 14의 (e)에 도시된 바와 같이, 반도체 소자 Q1에 비하여 활성층의 면적이 확대될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자 Q5에 의하면 활성층의 면적이 증대되어 광도(Po)가 증가될 수 있게 된다.
한편, 도 13의 (f)에 도시된 반도체 소자 Q6는 도 13의 (a)에 도시된 반도체 소자 Q1에 비하여 제2 발광구조물(120)의 형상에 차이가 있다. 또한, 반도체 소자 Q6는 반도체 소자 Q1에 비하여 연결전극(150)과 제3 반도체층(121) 간의 전기적 연결 방식에 차이점이 있다.
실시 예에 따른 반도체 소자 Q6는, 도 14의 (f) 및 도 15의 (f)에 도시된 바와 같이, 상기 제2 발광구조물(120)의 측면에 돌출 영역이 있음을 볼 수 있고, 돌출 영역들 사이의 오목 영역에 제3 반도체층(121)을 노출시키는 컨택영역(H1)이 제1 절연층(161)에 의하여 복수의 홀 형상으로 제공될 수 있다.
이에 따라, 상기 컨택영역(H1)에 제공된 상기 연결전극(150)과 상기 제3 반도체층(121) 간의 전기적 연결이 점 접촉으로 제공될 수 있게 된다. 즉, 상기 제1 분기전극(150b)과 상기 제3 반도체층(121) 간의 전기적 연결, 상기 제2 분기전극(150c)과 상기 제3 반도체층(121) 간의 전기적 연결, 상기 제3 분기전극(150d)과 상기 제3 반도체층(121) 간의 전기적 연결이 각각 접 접촉으로 제공될 수 있다.
이와 같이, 실시 예에 따른 반도체 소자 Q6에 의하면, 상기 연결전극(150)과 상기 제3 반도체층(121) 간의 전기적 연결이 점 접촉(point contact)으로 제공됨에 따라, 상기 제1 절연층(161)이 일종의 전류차단층(Current Blocking Layer)의 역할을 수행하고, 전류 확산이 이루어진 것으로 해석된다.
또한, 실시 예에 따른 반도체 소자 Q6에 의하면, 도 14의 (f)에 도시된 바와 같이, 상기 제2 발광구조물(120)의 측면이 요철 형상으로 메사 식각됨에 따라, 반도체 소자 Q1에 비하여 활성층의 면적이 확대될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자 Q6에 의하면 활성층의 면적이 증대되어 광도(Po)가 증가될 수 있게 된다.
이상에서 설명된 각 실시 예에 따른 반도체 소자들의 특성을 [표 1]에 추가로 정리하였다. [표 1]에서는 예로서 칩 크기가 가로 길이가 1500 마이크로 미터이고 세로 길이가 500 마이크로 미터인 경우를 기준으로 각 반도체 소자의 특성을 나타내었으나, 반도체 소자의 칩 크기는 실시 예에 따라 다양하게 변경될 수 있다. [표 1]에서 “n-접촉 영역”은 연결전극과 제3 반도체층 간의 접촉 영역을 나타낸 것이고, “제2 절연층”이 분산 브래그 반사층(DBR)으로 제공된 경우에 대해 측정된 값을 나타낸 것이다.
번호 Q1 Q2 Q3 Q4 Q5 Q6
칩 크기(μ㎡) 1500 * 500
칩 면적(μ㎡) 750,000 750,000 750,000 750,000 750,000 750,000
활성층 면적(μ㎡) 588,018 584,747 577,331 588,018 596,258 604,241
활성층 비율(%) 78.40 77.97 76.98 78.40 79.5 80.57
n-접촉 영역(μ㎡) 14,062 15,287 18,353 7,942 8,258 7,942
제2 절연층(μ㎡) 730,079 730,079 730,079 730,079 730,079 730,079
VF3(V at 100mA) 6.15 6.14 6.13 6.22 6.23 6.31
Po(mW at 100mA) 296.3 296.2 296.0 296.6 297.4 297.7
실시 예에 따른 반도체 소자에 의하면, [표 1]에 기재된 바와 같이, 수 볼트의 전압 및 수백 밀리 암페어의 전류가 인가될 수 있으며, 수백 밀리와트의 광도를 제공할 수 있다.
[표 1]에 기재된 바와 같이, 실시 예에 따른 반도체 소자 Q2 및 Q3는 반도체 소자 Q1에 비하여 동작전압(VF3)이 낮음을 확인할 수 있다. 실시 예에 따른 반도체 소자 Q2 및 Q3는 반도체 소자 Q1에 비하여 연결전극과 제3 반도체층 간의 접촉 면적이 늘어 나면서 전류 확산이 원활하게 수행된 결과로 해석된다.
또한, 실시 예에 따른 반도체 소자 Q5 및 Q6는 반도체 소자 Q1에 비하여 광 출력(Po)가 높음을 확인할 수 있다. 실시 예에 따른 반도체 소자 Q5 및 Q6는 반도체 소자 Q1에 비하여 연결전극의 배치 변화에 따라 활성층의 면적이 늘어 나면서 광 출력이 향상된 것으로 해석된다. 또한, 실시 예에 따른 반도체 소자 Q4는 반도체 소자 Q1에 비하여 동작전압(VF3)과 광 출력(Po)이 모두 증가된 것으로 측정되었다.
한편, 이상에서 설명된 실시 예에 따른 반도체 소자는 반도체 소자 패키지에 적용될 수 있다. 실시 예에 따른 반도체 소자는 플립칩 본딩 방식, 다이 본딩 방식, 와이어 본딩 방식 등을 통하여 기판 또는 리드 전극에 전기적으로 연결되어 반도체 소자 패키지로 제공될 수 있다.
또한, 실시 예에 따른 반도체 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 반도체 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 반도체 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다.
또한, 실시 예에 따른 반도체 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있다.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 위에 배치되는 반사판과, 광을 방출하며 반도체 소자를 포함하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
또한, 조명 장치는 기판과 실시 예에 따른 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.
해드 램프는 기판 상에 배치되는 반도체 소자를 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 특허청구범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
100 기판
110 제1 발광구조물
111 제1 반도체층
112 제1 활성층
113 제2 반도체층
120 제2 발광구조물
121 제3 반도체층
122 제2 활성층
123 제4 반도체층
131 제1 오믹접촉층
132 제2 오믹접촉층
141 제1 반사전극
142 제2 반사전극
150 연결전극
150a 메인전극
150b 제1 분기전극
150c 제2 분기전극
150d 제3 분기전극
151 제1 금속층
152 제2 금속층
161 제1 절연층
162 제2 절연층
171 제1 전극패드
172 제2 전극패드

Claims (15)

  1. 기판;
    상기 기판 위에 배치되며, 제1 도전형의 제1 반도체층, 상기 제1 반도체층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 반도체층을 포함하고, 상기 제2 반도체층과 상기 제1 활성층을 관통하여 상기 제1 반도체층을 노출시키는 제1 관통홀을 제공하는 제1 발광구조물;
    상기 기판 위에 상기 제1 발광구조물과 이격되어 배치되며, 제1 도전형의 제3 반도체층, 상기 제3 반도체층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 반도체층을 포함하는 제2 발광구조물;
    상기 제1 발광구조물의 상기 제2 반도체층 위에 배치된 제1 반사전극;
    상기 제2 발광구조물의 상기 제4 반도체층 위에 배치된 제2 반사전극;
    상기 제1 발광구조물의 상기 제2 반도체층과 상기 제2 발광구조물의 상기 제3 반도체층에 전기적으로 연결된 연결 전극;
    상기 제1 발광구조물 위에 배치되고, 상기 제1 발광구조물의 상기 제1 관통홀을 통하여 상기 제1 반도체층에 전기적으로 연결된 제1 전극패드;
    상기 제2 발광구조물 위에 배치되고, 상기 제2 반사전극에 전기적으로 연결된 제2 전극패드;
    를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 전극패드, 상기 제1 반도체층, 상기 제2 반도체층, 상기 연결전극, 상기 제3 반도체층, 상기 제4 반도체층, 상기 제2 전극패드가 전기적으로 직렬 연결된 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 반사전극과 상기 제2 반도체층 사이에 배치된 제1 오믹접촉층과, 상기 제2 반사전극과 상기 제4 반도체층 사이에 배치된 제2 오믹접촉층을 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 연결전극은 상기 제3 반도체층의 상부면과 상기 제1 반사전극의 상부면에 접촉된 반도체 소자.
  5. 제1항에 있어서,
    상기 연결전극은 서로 마주 보는 상기 제1 발광구조물의 측면과 상기 제2 발광구조물의 측면 사이에 배치된 반도체 소자.
  6. 제1항에 있어서,
    상기 연결전극은 메인전극, 상기 메인전극에 접촉되어 연결된 제1 분기전극, 상기 제1 분기전극의 일단으로부터 연장된 제2 분기전극, 상기 제1 분기전극의 타단으로부터 연장된 제3 분기전극을 포함하고,
    상기 메인전극의 제1 영역은 상기 제2 반도체층 위에 배치되고, 상기 메인전극의 제2 영역은 상기 제1 발광구조물의 측면과 상기 제2 발광구조물의 측면 사이에 배치되고,
    상기 제1 분기전극, 상기 제2 분기전극, 상기 제3 분기전극은 상기 제3 반도체층 위에 배치된 반도체 소자.
  7. 제6항에 있어서,
    상기 제3 반도체층의 상부 면을 노출시키는 컨택영역을 제공하는 제1 절연층을 더 포함하고,
    상기 컨택영역을 통해 상기 제1 분기전극, 상기 제2 분기전극, 상기 제3 분기전극과 상기 제3 반도체층이 전기적으로 연결된 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 분기전극, 상기 제2 분기전극, 상기 제3 분기전극은 상기 컨택영역을 통해 상기 제3 반도체층의 상부 면에 접촉되어 배치된 반도체 소자.
  9. 제7항에 있어서,
    상기 컨택영역은 상기 제1 분기전극, 상기 제2 분기전극, 상기 제3 분기전극의 연장되어 배치된 방향을 따라 직선 형상으로 제공된 반도체 소자.
  10. 제7항에 있어서,
    상기 컨택영역은 상기 제1 분기전극, 상기 제2 분기전극, 상기 제3 분기전극의 연장되어 배치된 방향을 따라 복수의 홀 형상으로 제공된 반도체 소자.
  11. 제6항에 있어서,
    상기 제3 반도체층 위에 배치되며, 상기 제2 분기전극과 상기 제3 분기전극을 연결하는 제4 분기전극을 더 포함하고,
    상기 제1 분기전극, 상기 제2 분기전극, 상기 제3 분기전극, 상기 제4 분기전극은 상기 제2 발광구조물의 둘레에 배치되어 폐루프를 제공하는 반도체 소자.
  12. 제7항에 있어서,
    상기 제1 발광구조물의 측면과 상기 제2 발광구조물의 측면 사이에 배치된 상기 제1 절연층의 영역은 상기 제3 반도체층의 상부 면을 노출하는 컨택영역을 포함하지 않는 반도체 소자.
  13. 제6항에 있어서,
    상기 제1 분기전극, 상기 제2 분기전극, 상기 제3 분기전극 아래에 배치된 상기 제3 반도체층의 측면이 요철형상으로 제공된 반도체 소자.
  14. 제7항에 있어서,
    상기 제1 절연층은 상기 제1 반도체층의 상부 면을 노출시키는 제2 관통홀을 포함하고,
    상기 제1 절연층 위에 배치되고, 상기 제2 관통홀에 연결되어 상기 제1 반도체층의 상부 면을 노출시키는 제3 관통홀을 제공하는 제2 절연층을 더 포함하고,
    상기 제1 전극패드는 상기 제2 관통홀과 상기 제3 관통홀을 통하여 상기 제1 반도체층에 전기적으로 연결된 반도체 소자.
  15. 제14항에 있어서,
    상기 제2 관통홀에 배치된 제1 금속층을 더 포함하고,
    상기 제1 금속층은 상기 제1 전극패드의 하부 면과 상기 제1 반도체층의 상부 면에 접촉되어 배치된 반도체 소자.
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