KR102379833B1 - 반도체 소자 및 반도체 소자 패키지 - Google Patents

반도체 소자 및 반도체 소자 패키지 Download PDF

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Abstract

실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하는 반도체 구조물을 포함할 수 있다. 반도체 소자는 반도체 구조물 위에 배치된 투광성 전극층을 포함할 수 있다. 반도체 소자는 반도체 구조물 위에 배치된 반사층과 반사층 위에 배치된 제1 전극 및 제2 전극을 포함할 수 있다.
실시 예에 따른 반사층은, 투광성 전극층의 상면을 노출시키는 복수의 제1 개구부와 제1 도전형 반도체층의 상면을 노출시키는 복수의 제2 개구부를 포함할 수 있다. 제1 전극은 복수의 제2 개구부를 통해 제1 도전형 반도체층에 접촉될 수 있다. 제2 전극은 복수의 제1 개구부를 통해 투광성 전극층에 접촉될 수 있다.
실시 예에 의하면, 복수의 제1 개구부 중에서 이웃하는 제1 개구부 간의 거리가, 복수의 제1 및 제2 개구부 중에서 이웃하는 제1 개구부와 제2 개구부 간의 거리와 다르게 제공될 수 있다.
실시 예에 따른 반도체 소자는 보호층을 포함할 수 있다. 보호층은, 제1 전극 및 상기 제2 전극 위에 배치되며, 제2 전극의 상면을 노출시키는 복수의 제3 개구부, 제1 전극의 상면을 노출시키는 복수의 제4 개구부, 제1 전극의 상면을 노출시키는 제1 측정부, 제2 전극의 상면을 노출시키는 제2 측정부를 포함할 수 있다.

Description

반도체 소자 및 반도체 소자 패키지 {SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE PACKAGE}
실시 예는 반도체 소자 및 반도체 소자 제조방법, 반도체 소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 반도체 소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 반도체 소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 반도체 소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 이와 같은 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용될 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
반도체 소자(Light Emitting Device)는 예로서 주기율표상에서 3족-5족 원소 또는 2족-6족 원소를 이용하여 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로 제공될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 파장 구현이 가능하다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 반도체 소자, 녹색(Green) 반도체 소자, 자외선(UV) 반도체 소자, 적색(RED) 반도체 소자 등은 상용화되어 널리 사용되고 있다.
예를 들어, 자외선 반도체 소자의 경우, 200nm~400nm의 파장대에 분포되어 있는 빛을 발생하는 발광 다이오드로서, 상기 파장대역에서, 단파장의 경우, 살균, 정화 등에 사용되며, 장파장의 경우 노광기 또는 경화기 등에 사용될 수 있다.
자외선은 파장이 긴 순서대로 UV-A(315nm~400nm), UV-B(280nm~315nm), UV-C (200nm~280nm) 세 가지로 나뉠 수 있다. UV-A(315nm~400nm) 영역은 산업용 UV 경화, 인쇄 잉크 경화, 노광기, 위폐 감별, 광촉매 살균, 특수조명(수족관/농업용 등) 등의 다양한 분야에 응용되고 있고, UV-B(280nm~315nm) 영역은 의료용으로 사용되며, UV-C(200nm~280nm) 영역은 공기 정화, 정수, 살균 제품 등에 적용되고 있다.
한편, 고 출력을 제공할 수 있는 반도체 소자가 요청됨에 따라 고 전원을 인가하여 출력을 높일 수 있는 반도체 소자에 대한 연구가 진행되고 있다.
또한, 반도체 소자 패키지에 있어, 반도체 소자의 광 추출 효율을 향상시키고, 패키지 단에서의 광도를 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다. 또한, 반도체 소자 패키지에 있어, 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다.
실시 예는 광 추출 효율 및 전기적 특성을 향상시킬 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법을 제공할 수 있다.
실시 예는 낮은 온도에서 작은 압력의 제공으로 안정적인 본딩이 수행될 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법을 제공할 수 있다.
실시 예는 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법을 제공할 수 있다.
실시 예는 전류 집중 현상이 발생되는 것을 방지하여 신뢰성을 향상시킬 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법을 제공할 수 있다.
실시 예는 반도체 소자 패키지가 기판 등에 재 본딩되거나 열처리가 진행되는 과정에서 반도체 소자 패키지의 본딩 영역에서 리멜팅(re-melting) 현상이 발생되는 것을 방지할 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법을 제공할 수 있다.
실시 예는 반도체 소자 및 반도체 소자 패키지의 전기적 특성을 정확하게 검출할 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법을 제공할 수 있다.
실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 위에 배치된 활성층, 상기 활성층 위에 배치된 제2 도전형 반도체층을 포함하는 반도체 구조물; 상기 반도체 구조물 위에 배치된 투광성 전극층; 상기 투광성 전극층 위에 배치되며, 상기 투광성 전극층의 상면을 노출시키는 복수의 제1 개구부와 상기 제1 도전형 반도체층의 상면을 노출시키는 복수의 제2 개구부를 포함하는 반사층; 상기 반사층 위에 배치되며, 상기 복수의 제2 개구부를 통해 상기 제1 도전형 반도체층에 접촉된 제1 전극; 상기 반사층 위에 상기 제1 전극과 이격되어 배치되며, 상기 복수의 제1 개구부를 통해 상기 투광성 전극층에 접촉된 제2 전극; 상기 제1 전극 및 상기 제2 전극 위에 배치되며, 상기 제2 전극의 상면을 노출시키는 복수의 제3 개구부, 상기 제1 전극의 상면을 노출시키는 복수의 제4 개구부, 상기 제1 전극의 상면을 노출시키는 제1 측정부, 상기 제2 전극의 상면을 노출시키는 제2 측정부를 포함하는 보호층; 상기 보호층 위에 배치되며, 상기 복수의 제4 개구부를 통해 상기 제1 전극에 접촉되고 상기 제1 측정부를 노출시키는 제1 본딩패드; 상기 보호층 위에 배치되며, 상기 복수의 제3 개구부를 통해 상기 제2 전극에 접촉되고 상기 제2 측정부를 노출시키는 제2 본딩패드; 를 포함하고, 상기 제1 전극은 제1 서브 전극과 복수의 제1 가지 전극을 포함하고, 상기 제1 서브 전극은 상기 제1 본딩패드 아래에 배치되고, 상기 복수의 제1 가지 전극은 상기 제1 서브 전극으로부터 상기 제2 전극 방향으로 연장되어 배치되고, 상기 제2 전극은 제2 서브 전극과 복수의 제2 가지 전극을 포함하고, 상기 제2 서브 전극은 상기 제2 본딩패드 아래에 배치되고, 상기 복수의 제2 가지 전극은 상기 제2 서브 전극으로부터 상기 제1 전극 방향으로 연장되여 배치되고, 상기 복수의 제1 가지 전극과 상기 복수의 제2 가지 전극은 상기 반사층의 상면에 서로 엇갈리게 배치배치되고, 상기 복수의 제1 개구부 중에서 이웃하는 제1 개구부 간의 거리가, 상기 복수의 제1 및 제2 개구부 중에서 이웃하는 제1 개구부와 제2 개구부 간의 거리와 다르게 제공될 수 있다.
실시 예에 의하면, 상기 복수의 제1 개구부 중에서 이웃하는 제1 개구부 간의 거리는 110 마이크로 미터 내지 140 마이크로 미터이고, 상기 복수의 제2 개구부 중에서 이웃하는 제2 개구부 간의 거리는 110 마이크로 미터 내지 140 마이크로 미터이고, 상기 복수의 제1 및 제2 개구부 중에서 이웃하는 제1 개구부와 제2 개구부 간의 거리는 120 마이크로 미터 내지 160 마이크로 미터로 제공될 수 있다.
실시 예에 의하면, 상기 복수의 제1 및 제2 가지 전극 중에서 이웃하는 제1 가지 전극과 제2 가지 전극 간의 거리는 110 마이크로 미터 내지 140 마이크로 미터로 제공될 수 있다.
실시 예에 의하면, 상기 복수의 제1 가지 전극은 상기 반사층의 상면에 수직한 제1 방향에서 상기 복수의 제2 개구부와 중첩되어 제공되고, 상기 복수의 제2 가지 전극은 상기 제1 방향에서 상기 복수의 제1 개구부와 중첩되어 제공될 수 있다.
실시 예에 의하면, 상기 제1 및 제2 본딩패드는 상기 보호층 위에 배치된 Ag층과 상기 Ag층 위에 배치된 Sn층을 포함할 수 있다.
실시 예에 의하면, 상기 제1 및 제2 본딩패드는 Sn층 또는 In층을 포함할 수 있다.
실시 예에 의하면, 상기 Sn층 또는 상기 In층은 수 마이크로 미터의 두께로 제공될 수 있다.
실시 예에 따른 반도체 소자 패키지는, 서로 이격되어 배치된 제1 프레임과 제2 프레임; 상기 제1 및 제2 프레임 상에 배치되며, 제1 전극 및 제2 전극을 포함하는 반도체 소자; 상기 제1 전극과 상기 제1 프레임 사이에 배치되며, 상기 제1 전극과 상기 제1 프레임에 전기적으로 연결된 제1 금속간 화합물층; 상기 제2 전극과 상기 제2 프레임 사이에 배치되며, 상기 제2 전극과 상기 제2 프레임에 전기적으로 연결된 제2 금속간 화합물층; 을 포함하고, 상기 제1 및 제2 금속간 화합물층은 AgSn층을 포함할 수 있다.
실시 예에 의하면, 상기 제1 전극은 제1 서브 전극과 복수의 제1 가지 전극을 포함하고, 상기 복수의 제1 가지 전극은 상기 제1 서브 전극으로부터 상기 제2 전극 방향으로 연장되어 배치되고, 상기 제2 전극은 제2 서브 전극과 복수의 제2 가지 전극을 포함하고, 상기 복수의 제2 가지 전극은 상기 제2 서브 전극으로부터 상기 제1 전극 방향으로 연장되여 배치되고, 상기 복수의 제1 가지 전극과 상기 복수의 제2 가지 전극은 서로 엇갈리게 배치될 수 있다.
실시 예에 의하면, 상기 복수의 제1 및 제2 가지 전극 중에서 이웃하는 제1 가지 전극과 제2 가지 전극 간의 거리는 110 마이크로 미터 내지 140 마이크로 미터로 제공될 수 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 광 추출 효율, 각 계면의 접착 특성 및 전기적 특성을 향상시킬 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 낮은 온도에서 작은 압력의 제공으로 안정적인 본딩이 수행될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 전류 집중 현상이 발생되는 것을 방지하여 신뢰성을 향상시킬 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 반도체 소자 패키지가 기판 등에 재 본딩되는 과정에서 반도체 소자 패키지의 본딩 영역에서 리멜팅(re-melting) 현상이 발생되는 것을 방지할 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 반도체 소자 및 반도체 소자 패키지의 전기적 특성을 정확하게 검출할 수 있는 장점이 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 도 1에 도시된 반도체 소자의 A-A 선에 다른 단면도이다.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반도체층이 형성된 단계를 설명하는 도면이다.
도 4a 내지 도 4c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 투광성 전극층이 형성된 단계를 설명하는 도면이다.
도 5a 내지 도 5c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반사층이 형성된 단계를 설명하는 도면이다.
도 6a 내지 도 6c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 전극과 제2 전극이 형성된 단계를 설명하는 도면이다.
도 7a 내지 도 7c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 보호층이 형성된 단계를 설명하는 도면이다.
도 8a 내지 도 8c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 본딩패드와 제2 본딩패드가 형성된 단계를 설명하는 도면이다.
도 9는 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 평면도이다.
도 10a 및 도 10b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반도체층이 형성된 단계를 설명하는 도면이다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 투광성 전극층이 형성된 단계를 설명하는 도면이다.
도 12a 및 도 12b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반사층이 형성된 단계를 설명하는 도면이다.
도 13a 및 도 13b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 전극과 제2 전극이 형성된 단계를 설명하는 도면이다.
도 14a 및 도 14b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 보호층이 형성된 단계를 설명하는 도면이다.
도 15a 및 도 15b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 본딩패드와 제2 본딩패드가 형성된 단계를 설명하는 도면이다.
도 16은 본 발명의 실시 예에 따른 반도체 소자 패키지를 나타낸 도면이다.
도 17은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다.
도 18은 본 발명의 실시 예에 따른 반도체 소자 패키지에 적용된 프레임의 예를 나타낸 도면이다.
도 19는 본 발명의 실시 예에 따른 반도체 소자 패키지에 적용된 금속간 화합물(IMC)층을 설명하는 도면이다.
이하 실시 예를 첨부된 도면을 참조하여 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명하나 실시 예가 이에 한정되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자 및 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 대해 상세히 설명하도록 한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 실시 예에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이고, 도 2는 도 1에 도시된 반도체 소자의 A-A 선에 따른 단면도이다.
한편, 이해를 돕기 위해, 도 1을 도시함에 있어, 제1 본딩패드(171)와 제2 본딩패드(172) 아래에 배치되지만, 상기 제1 본딩패드(171)에 전기적으로 연결된 제1 전극(141)과 상기 제2 본딩패드(172)에 전기적으로 연결된 제2 전극(142)이 보일 수 있도록 도시되었다.
실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 기판(105) 위에 배치된 반도체 구조물(110)을 포함할 수 있다.
상기 기판(105)은 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 기판(105)은 상부 면에 요철 패턴이 형성된 PSS(Patterned Sapphire Substrate)로 제공될 수 있다.
상기 반도체 구조물(110)은 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)을 포함할 수 있다. 상기 활성층(112)은 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(111) 위에 상기 활성층(112)이 배치되고, 상기 활성층(112) 위에 상기 제2 도전형 반도체층(113)이 배치될 수 있다.
실시 예에 의하면, 상기 제1 도전형 반도체층(111)은 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)은 p형 반도체층으로 제공될 수 있다. 물론, 다른 실시 예에 의하면, 상기 제1 도전형 반도체층(111)이 p형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)이 n형 반도체층으로 제공될 수도 있다.
이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
또한, 이상의 설명에서는 상기 기판(105) 위에 상기 제1 도전형 반도체층(111)이 접촉되어 배치된 경우를 기준으로 설명되었다. 그러나, 상기 제1 도전형 반도체층(111)과 상기 기판(105) 사이에 버퍼층이 더 배치될 수도 있다. 예로서, 버퍼층은 상기 기판(105)과 상기 반도체 구조물(110) 간의 격자 상수 차이를 줄여 주고 결정성을 향상시키는 기능을 제공할 수 있다.
상기 반도체 구조물(110)은 화합물 반도체로 제공될 수 있다. 상기 반도체 구조물(110)은 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 반도체 구조물(110)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 제공될 수 있다.
상기 제1 도전형 반도체층(111)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제1 도전형 반도체층(111)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제1 도전형 반도체층(111)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등을 포함하는 그룹 중에서 선택된 n형 도펀트가 도핑될 수 있다.
상기 활성층(112)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 활성층(112)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예로서, 상기 활성층(112)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 활성층(112)은 다중 우물 구조로 제공될 수 있으며, 복수의 장벽층과 복수의 우물층을 포함할 수 있다.
상기 제2 도전형 반도체층(113)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제2 도전형 반도체층(113)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제2 도전형 반도체층(113)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등을 포함하는 그룹 중에서 선택된 p형 도펀트가 도핑될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 2에 도시된 바와 같이, 투광성 전극층(130)을 포함할 수 있다. 상기 투광성 전극층(130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다. 상기 투광성 전극층(130)의 배치 위치 및 형상에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
예로서, 상기 투광성 전극층(130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 투광성 전극층(130)은 투광성의 물질을 포함할 수 있다. 상기 투광성 전극층(130)은 오믹 접촉층으로 지칭될 수도 있다.
상기 투광성 전극층(130)은, 예를 들어 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd를 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 반사층(160)을 포함할 수 있다. 상기 반사층(160)은 상기 투광성 전극층(130) 위에 배치될 수 있다.
상기 반사층(160)이 상기 투광성 전극층(130) 상에 배치됨으로써, 상기 활성층(112)에서 방출되는 광이 상기 반사층(160)에서 반사될 수 있다. 이에 따라, 상기 활성층(112)에서 방출되는 광이 뒤에서 설명될 제1 전극(141) 및 제2 전극(142)에 흡수되어 손실되는 것이 방지될 수 있으므로 상기 반도체 소자(100)의 광추출효율이 개선될 수 있다.
즉, 본 실시예에서는 전기적 특성을 확보하기 위해 상기 투광성 전극층(130)과 상기 반사층(160)을 구비하였다. 다만, 이에 한정하지 않고, 다른 실시 예에 의하면, 상기 투광성 전극층(130)을 배치하지 않고 상기 반사층(160)만을 구비하여 전기적, 광학적 특성을 모두 확보하도록 구성하는 실시 예를 포함할 수도 있다.
상기 반사층(160)은 상기 투광성 전극층(130)을 노출시키는 제1 개구부(h1)를 포함할 수 있다. 상기 반사층(160)은 상기 투광성 전극층(130) 위에 제공된 복수의 제1 개구부(h1)를 포함할 수 있다.
상기 반사층(160)은 상기 제1 도전형 반도체층(111)의 상면을 노출시키는 제2 개구부(h2)를 포함할 수 있다. 상기 반사층(160)은 상기 제1 도전형 반도체층(111)의 상면을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다.
실시 예에 의하면, 상기 제1 개구부(h1) 아래에 전류확산층(120)이 더 배치될 수 있다. 상기 전류확산층(120)은 상기 제2 도전형 반도체층(113)과 상기 투광성 전극층(130) 사이에 배치될 수 있다.
실시 예에 의하면, 상기 복수의 제1 개구부(h1) 중에서 이웃하는 제1 개구부 간의 거리(d1)는 110 마이크로 미터 내지 140 마이크로 미터로 제공될 수 있다. 상기 복수의 제2 개구부(h2) 중에서 이웃하는 제2 개구부 간의 거리(d1)는 110 마이크로 미터 내지 140 마이크로 미터로 제공될 수 있다. 상기 복수의 제1 및 제2 개구부(h1, h2) 중에서 이웃하는 제1 개구부(h1)와 제2 개구부(h2) 간의 거리(d2)는 120 마이크로 미터 내지 160 마이크로 미터로 제공될 수 있다.
상기 복수의 제1 및 제2 개구부(h1, h2)에는 제1 전극(141) 또는 제2 전극(142)이 배치되어 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113)에 전원이 제공될 수 있다.
따라서, 상기 제1 및 제2 개구부(h1, h2)의 배치 간격은 반도체 소자의 크기 및 전류 확산 특성을 고려하여 설정될 수 있다.
실시 예에 의하면, 상기 복수의 제1 개구부(h1) 중에서 이웃하는 제1 개구부(h1) 간의 거리가, 상기 복수의 제1 및 제2 개구부(h1, h2) 중에서 이웃하는 제1 개구부(h1)와 제2 개구부(h2) 간의 거리와 다르게 제공될 수 있다.
예로서, 상기 복수의 제1 개구부(h1) 중에서 이웃하는 제1 개구부(h1) 간의 거리가, 상기 복수의 제1 및 제2 개구부(h1, h2) 중에서 이웃하는 제1 개구부(h1)와 제2 개구부(h2) 간의 거리에 비해 더 작게 제공될 수 있다.
또한, 상기 복수의 제2 개구부(h2) 중에서 이웃하는 제2 개구부(h2) 간의 거리가, 상기 복수의 제1 및 제2 개구부(h1, h2) 중에서 이웃하는 제1 개구부(h1)와 제2 개구부(h2) 간의 거리에 비해 더 작게 제공될 수 있다. 상기 복수의 제2 개구부(h2) 중에서 이웃하는 제2 개구부(h2) 간의 거리가, 상기 복수의 제1 개구부(h1) 중에서 이웃하는 제1 개구부(h1) 간의 거리와 유사하게 제공될 수 있다.
이에 대해서는, 뒤에서 상기 제1 전극(141) 및 상기 제2 전극(142)의 배치 간격을 설명하면서 더 살펴 보도록 한다.
또한, 실시 예에 따른 상기 반사층(160), 상기 투광성 전극층(130), 상기 전류확산층(120)의 배치 위치 및 형상에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
상기 반사층(160)은 절연성 반사층으로 제공될 수 있다. 예로서, 상기 반사층(160)은 DBR(Distributed Bragg Reflector)층으로 제공될 수 있다. 또한, 상기 반사층(160)은 ODR(Omni Directional Reflector)층으로 제공될 수 있다. 또한, 상기 반사층(160)은 DBR층과 ODR층이 적층되어 제공될 수도 있다.
실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)을 포함할 수 있다.
상기 제1 전극(141)은 상기 제2 개구부(h2) 내부에서 상기 제1 도전형 반도체층(111)과 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다.
예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113), 상기 활성층(112)을 관통하여 제1 도전형 반도체층(111)의 일부 영역까지 배치되는 리세스 내에서 상기 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.
상기 제1 전극(141)은 상기 반사층(160)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 상기 제2 개구부(h2)와 상기 리세스는 수직으로 중첩할 수 있고 예로서, 상기 제1 전극(141)은, 도 1 및 도 2에 도시된 바와 같이, 복수의 리세스 영역에서 상기 제1 도전형 반도체층(111)의 상면에 직접 접촉될 수 있다.
상기 제2 개구부(h2)의 측면과 상기 리세스의 측면은 서로 다른 경사각을 가질 수 있다. 상기 제2 개구부(h2)의 측면과 상기 리세스의 바닥면이 이루는 경사각은 상기 리세스의 측면과 상기 리세스의 바닥면이 이루는 경사각과 상이할 수 있다. 상기 반사층(160)이 상기 리세스 내에 배치되는 경우, 상기 반사층(160)이 배치되기 위한 공정에서 스텝 커버리지(Step-coverage) 특성으로 인해, 상기 리세스의 측면과 상기 리세스의 바닥면이 이루는 경사각과 상기 제2 개구부(h2)의 측면과 상기 리세스의 바닥면이 이루는 경사각이 서로 상이할 수 있다.
따라서 상기 리세스의 하부에 배치되는 반사층(160)의 수평 방향의 폭과 상기 리세스의 상부에 배치되는 반사층(160)의 수평 방향의 폭이 서로 상이할 수 있다. 상기 리세스 하부에 배치되는 반사층(160)의 수평 방향의 폭과 상기 리세스 상부에 배치되는 반사층(160)의 수평 방향의 폭이 서로 상이함에 따라 상기 반도체 소자의 전기적 신뢰성이 개선되고, 반사층(160)에 의한 광학적 특성이 개선될 수 있다.
상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 투광성 전극층(130)이 배치될 수 있다.
상기 제2 전극(142)은 상기 반사층(160)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)과 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 도 1 및 도 2에 도시된 바와 같이, 복수의 영역에서 상기 투광성 전극층(130)을 통하여 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다.
상기 제2 전극(142)은, 도 1 및 도 2에 도시된 바와 같이, 복수의 영역에서 상기 반사층(160)에 제공된 복수의 제1 개구부(h1)를 통하여 상기 투광성 전극층(130)의 상면에 직접 접촉될 수 있다.
실시 예에 의하면, 도 1 및 도 2에 도시된 바와 같이, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 다른 극성을 가질 수 있고, 서로 이격되어 배치될 수 있다.
상기 제1 전극(141)은 예로서 복수의 라인 형상으로 제공될 수 있다. 또한, 상기 제2 전극(142)은 예로서 복수의 라인 형상으로 제공될 수 있다. 상기 제1 전극(141)과 상기 제2 전극(142)은 각각 복수의 가지 전극을 포함할 수 있다. 상기 제1 전극(141)은 이웃된 복수의 제2 전극(142) 사이에 배치될 수 있다. 상기 제2 전극(142)은 이웃된 복수의 제1 전극(141) 사이에 배치될 수 있다.
상기 제1 전극(141)은 제1 서브 전극(141a)과 복수의 제1 가지 전극(141a1, 141a2)을 포함할 수 있다. 상기 제1 서브 전극(141a)은 상기 제1 본딩패드(171) 아래에 배치될 수 있다. 상기 복수의 제1 가지 전극(141a1, 141a2)은 상기 제1 서브 전극141a 으로부터 상기 제2 전극(1423) 방향으로 연장되어 배치될 수 있다.
상기 제2 전극(142)은 제2 서브 전극(142a)과 복수의 제2 가지 전극(142a1, 142a2, 142a3)을 포함할 수 있다. 상기 제2 서브 전극(142a)은 상기 제2 본딩패드(172) 아래에 배치될 수 있다. 상기 복수의 제2 가지 전극(142a1, 142a2, 142a3)은 상기 제2 서브 전극(142a)으로부터 상기 제1 전극(141) 방향으로 연장되여 배치될 수 있다.
예로서, 상기 복수의 제1 가지 전극(141a1, 141a2)과 상기 복수의 제2 가지 전극(142a1, 142a2, 142a3)은 상기 반사층(160)의 상면에 서로 엇갈리게 배치될 수 있다.
또한, 상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3) 중에서 이웃하는 제1 가지 전극과 제2 가지 전극 간의 거리는 110 마이크로 미터 내지 140 마이크로 미터로 제공될 수 있다. 또한, 상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3)의 각각의 폭은 수 마이크로 미터 내지 수십 마이크로 미터로 제공될 수 있다.
상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3)의 개수 및 폭은 반도체 소자의 크기 및 전류 확산 정도를 고려하여 설정될 수 있다.
상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3)의 개수가 많을 경우에는 전류 확산에 더 유리할 수 있다.
또한, 상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3)의 개수가 작을 경우에는 상기 활성층(112)에서 생성된 빛이 상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3)에서 흡수되는 것을 줄일 수 있으므로 광 추출 효율이 향상될 수 있다.
실시 예에 따른 반도체 소자에 의하면, 상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3)의 개수를 5 개로 하고, 이상에서 설명된 바와 같은 수치 범위에서 제공되도록 함으로써, 전류 확산 효율 및 광 추출 효율을 향상시킬 수 있다.
한편, 도 1에서는 상기 복수의 제1 가지 전극(141a1, 141a2)이 2 개로 제공되고, 복수의 제2 가지 전극(142a1, 142a2, 142a3)이 3 개로 제공된 경우를 예로서 도시하였다. 그러나, 반도체 소자의 크기 및 전류 확산을 고려하여 상기 복수의 제1 및 제2 가지 전극의 숫자는 5 개보다 더 많게 제공될 수도 있고, 또한 더 작게 제공될 수도 있다.
실시 예에 의하면, 상기 복수의 제1 가지 전극(141a1, 141a2)은 상기 반사층(160)의 상면에 수직한 제1 방향에서 상기 복수의 제2 개구부(h2)와 중첩되어 제공될 수 있다.
또한, 상기 복수의 제2 가지 전극(142a1, 142a2, 142a3)은 상기 제1 방향에서 상기 복수의 제1 개구부(h1)와 중첩되어 제공될 수 있다.
상기 제1 전극(141)과 상기 제2 전극(142)이 서로 다른 극성으로 구성되는 경우, 서로 다른 개수의 가지 전극으로 배치될 수 있다. 예를 들어 상기 제1 전극(141)이 n 전극으로, 상기 제2 전극(142)이 p 전극으로 구성되는 경우 상기 제1 전극(141)의 가지 전극보다 상기 제2 전극(142)의 가지 전극의 개수가 더 많을 수 있다.
예로서, 상기 제2 전극(142)이 상기 제1 개구부(h1)를 통해 상기 제2 도전형 반도체층(113)과 접하는 영역의 전체 면적이 상기 제1 전극(141)이 상기 제2 개구부(h2)를 통해 상기 제1 도전형 반도체층(111)과 접하는 영역의 전체 면적에 비해 더 크게 제공될 수 있다.
상기 제2 도전형 반도체층(113)과 상기 제1 도전형 반도체층(111)의 전기 전도도 및/또는 저항이 서로 다른 경우, 상기 제1 전극(141)과 상기 제2 전극(142)에 의해 상기 반도체 구조물(110)로 주입되는 전자와 정공의 균형을 맞출 수 있고 따라서 상기 반도체 소자의 광학적 특성이 개선될 수 있다.
상기 제1 전극(141)과 상기 제2 전극(142)은 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 상기 제1 전극(141)과 상기 제2 전극(142)은 오믹 전극일 수 있다. 예를 들어, 상기 제1 전극(141)과 상기 제2 전극(142)은 ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Cr/Al/Ni/Au, Cr/Al/Ni/Au/Ti 중 적어도 하나 또는 이들 중 2개 이상의 물질의 합금일 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 보호층(150)을 포함할 수 있다.
상기 보호층(150)은 상기 반사층(160) 위에 배치될 수 있다. 상기 보호층(150)은 상기 제1 전극(141) 및 상기 제2 전극(142) 위에 배치될 수 있다.
상기 보호층(150)은 상기 제2 전극(142)의 상면을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다. 또한, 상기 보호층(150)은 상기 제2 전극(142)의 상면을 노출시키는 제2 측정부(PB2)를 포함할 수 있다. 도 1 및 도 2에는 상기 제2 측정부(PB2)가 하나만 제공된 것으로 도시되었으나, 상기 제2 측정부(PB2)는 복수로 제공될 수도 있다.
또한, 상기 보호층(150)은 상기 제1 전극(141)의 상면을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다. 상기 보호층(150)은 상기 제1 전극(141)의 상면을 노출시키는 제1 측정부(PB1)를 포함할 수 있다. 도 1 및 도 2에는 상기 제1 측정부(PB1)가 하나만 제공된 것으로 도시되었으나, 상기 제1 측정부(PB1)는 복수로 제공될 수도 있다.
상기 제1 측정부(PB1)와 상기 제2 측정부(PB2)는 반도체 소자(100)의 전기적 특성을 검출하는 데 이용될 수 있다. 상기 제1 측정부(PB1)와 상기 제2 측정부(PB2)를 통하여 검사장비의 측정단자가 상기 제1 및 제2 전극(141, 142)에 접촉되고 반도체 소자(100)의 전기적 특성을 검출할 수 있다. 상기 제1 및 제2 측정부(PB1, PB2)를 포함하는 반도체 소자(100)의 장점에 대해서는 뒤에서 더 설명하기로 한다.
예로서, 상기 보호층(150)은 절연물질로 제공될 수 있다. 예를 들어, 상기 보호층(150)은 SixOy, SiOxNy, SixNy, AlxOy 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 상기 보호층(150) 위에 배치된 제1 본딩패드(171)와 제2 본딩패드(172)를 포함할 수 있다.
상기 제1 본딩패드(171)는 상기 반사층(160) 위에 배치될 수 있다. 상기 제1 본딩패드(171)는 상기 제1 전극(141) 위에 배치될 수 있다.
또한, 상기 제2 본딩패드(172)는 상기 반사층(160) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(171)는 상기 보호층(150)에 제공된 상기 복수의 제4 개구부(h4)를 통하여 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 복수의 제4 개구부(h4)는 상기 제2 개구부(h2)와 수직 방향에서 서로 중첩되지 않고 어긋나도록 배치될 수 있다. 상기 복수의 제4 개구부(h4)와 상기 제2 개구부(h2)가 서로 수직으로 어긋나는 경우, 상기 제1 본딩패드(171)로 주입되는 전류가 상기 제1 전극(141)의 수평 방향으로 골고루 퍼질 수 있고, 따라서 상기 복수의 제4 개구부(h4)에서 전류가 골고루 주입될 수 있다.
또한, 상기 제2 본딩패드(172)는 상기 보호층(150)에 제공된 상기 복수의 제3 개구부(h3)를 통하여 상기 제2 전극(142)의 상부 면에 접촉될 수 있다. 상기 복수의 제3 개구부(h3)는 상기 복수의 제1 개구부(h1)와 수직 방향에서 서로 중첩되지 않도록 배치되는 경우 상기 제2 본딩패드(172)로 주입되는 전류가 상기 제2 전극(142)의 수평 방향으로 골고루 퍼질 수 있고, 따라서 상기 복수의 제3 개구부(h3)에서 전류가 골고루 주입될 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)은 상기 복수의 제4 개구부(h4) 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 도 2에 도시된 바와 같이, 상기 반사층(160)이 상기 제1 전극(141) 및 상기 제2 전극(142) 아래에 배치될 수 있다. 이에 따라, 상기 반사층(160)은 상기 반도체 구조물(110)의 활성층(112)에서 발광되는 빛을 반사시켜 상기 제1 전극(141)과 상기 제2 전극(142)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.
예를 들어, 상기 반사층(160)은 절연성 재료로 이루어지되, 상기 활성층(114)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다.
상기 반사층(160)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 반사층(160)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반사층(160)은 상기 활성층(112)에서 발광하는 빛의 파장에 따라 상기 활성층(112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 선택될 수 있다.
또한, 다른 실시 예에 의하면, 상기 반사층(160)은 ODR층으로 제공될 수도 있다. 또 다른 실시 예에 의하면, 상기 반사층(160)은 DBR층과 ODR층이 적층된 일종의 하이브리드(hybrid) 형태로 제공될 수도 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 본딩패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
예를 들어, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)는 Au, AuTi 등으로 형성됨으로써 실장공장이 안정적으로 진행될 수 있다. 또한 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)는 Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru, Rh, Sn, ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 등 중에서 하나 이상의 물질 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 반도체 구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 반도체 구조물(110)에서 방출되는 빛은 상기 반사층(160)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다. 또한, 상기 반도체 구조물(110)에서 방출되는 빛은 상기 반도체 구조물(110)의 측면 방향으로도 방출될 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 반도체 구조물(110)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있고, 상기 반도체 소자(100)의 전기적인 특성을 확보할 수 있게 된다.
실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에는 적정 간격이 제공되어야 반도체 소자 패키지 제조 시 프레임에 실장되는 과정에서 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전기적으로 연결되는 것을 방지할 수 있다. 이러한 점을 고려하여 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60% 이하가 되도록 설정될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 적정 간격은 뒤에서 더 살펴 보기로 한다.
실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 신뢰성을 향상시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.
실시 예에 의하면, 상기 반사층(160)에 의하여, 상기 반도체 구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 반사층(160)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 상기 반도체 소자(100)가 실장 되는 패키지 몸체의 제1 패드부와 제2 패드부 간의 간격을 고려하여 선택될 수 있다.
예로서, 패키지 몸체의 제1 패드부와 제2 패드부 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(171)와 제2 본딩패드(172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 패드부 및 제2 패드부와 상기 반도체 소자의 제1 본딩패드(171) 및 제2 본딩패드(172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 확보될 수 있다.
상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 광학적 특성을 확보하고, 공정 마진을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다.
실시 예에서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격으로서, 125 마이크로 미터 이상 300 마이크로 이하를 예시하였다. 그러나, 이에 한정하지 않고, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은, 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서 125 마이크로 미터보다 작게 배치될 수도 있고, 광학적 특성을 향상시키기 위해서 300 마이크로 미터보다 크게 배치될 수도 있다.
또한, 실시 예에 의하면, 상기 반사층(160)에 의하여, 상기 반도체 구조물(110)로부터 방출되는 빛이 상기 제1 전극(141)과 상기 제2 전극(142)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 구조물(110)에서 생성되어 방출되는 빛이 상기 제1 전극(141)과 상기 제2 전극(142)에 입사되어 손실되는 것을 최소화할 수 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
한편, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171) 및 상기 제2 본딩패드(172)는 Sn층 또는 In층을 포함할 수 있다. 예로서, 상기 제1 및 제2 본딩패드(171, 172)는 상기 보호층(150) 위에 배치된 Ag층과 상기 Ag층 위에 배치된 Sn층 또는 In층을 포함할 수 있다.
실시 예에 따른 상기 제1 및 제2 본딩패드(171, 172)가 Ag층과 Sn층을 포함하는 경우, 반도체 소자 패키지를 제조하는 과정에서 패키지 몸체에 제공된 프레임 또는 패드부 간의 본딩 과정에서 금속간 화합물(IMC: InterMetallic Compound)층이 형성될 수 있다.
이때, 상기 금속간 화합물(IMC)층은 상기 제1 및 제2 본딩패드(171, 172)에 포함된 물질과 패키지의 프레임 또는 패드부에 포함된 물질 간의 반응에 의하여 형성될 수 있다. 예로서, 상기 금속간 화합물(IMC)층은 Ag와 Sn을 포함할 수 있다. 또한, 금속간 화합물층은 AgSn층을 포함할 수 있다.
금속간 화합물(IMC)층의 형성을 이용하는 반도체 소자 패키지 및 반도체 소자 패키지 제조방법에 의하면, 실시 예에 따른 반도체 소자(100)의 제1 및 제2 본딩패드(171, 172)와 패키지 몸체의 프레임 간의 결합에 의한 금속간 화합물층의 용융점이 일반적인 본딩 물질의 용융점에 비해 더 높은 값을 갖도록 선택될 수 있다.
따라서, 실시 예에 따른 반도체 소자 소자 패키지는 메인 기판 등에 리플로우(reflow) 공정을 통해 본딩되는 경우에도 리멜팅(re-melting) 현상이 발생되지 않으므로 전기적 연결 및 물리적 본딩력이 열화되지 않는 장점이 있다.
또한, 실시 예에 따른 반도체 소자 패키지 및 반도체 소자 패키지 제조방법에 의하면, 반도체 소자를 패키지 몸체에 실장하는 프리 본딩 공정 및 에어 리플로우 공정이 상대적으로 저온에서 수행될 수 있으므로, 반도체 소자 패키지를 제조하는 공정에서 상기 패키지 몸체가 고온에 노출되지 않게 된다. 따라서, 실시 예에 의하면, 상기 패키지 몸체가 고온에 노출되어 손상되거나 변색이 발생되는 것을 방지할 수 있다.
이에 따라, 패키지 몸체를 구성하는 물질에 대한 선택 폭이 넓어질 수 있게 된다. 실시 예에 의하면, 패키지 몸체는 세라믹 등의 고가의 물질뿐만 아니라, 상대적으로 저가의 수지 물질을 이용하여 제공될 수도 있다.
예를 들어, 패키지 몸체는 PPA(PolyPhtalAmide) 수지, PCT(PolyCyclohexylenedimethylene Terephthalate) 수지, EMC(Epoxy Molding Compound) 수지, SMC(Silicone Molding Compound) 수지를 포함하는 그룹 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 제1 본딩패드(171) 및 상기 제2 본딩 패드(172)가 Sn 또는 In을 포함하는 저융점의 금속 물질을 포함하고, 반도체 소자 패키지 제조 과정에서 금속간 화합물(IMC)이 형성되는 경우에 대한 설명 및 장점에 대해서는 뒤에서 도면을 참조하여 더 살펴 보기로 한다.
한편, 반도체 소자(100)의 전기적 특성을 검출하는 방안으로서 검사장비의 측정단자를 상기 제1 본딩패드(171) 및 상기 제2 본딩패드(172)에 접촉하여 전기적 특성을 측정하는 방법이 이용될 수 있다.
그런데, 상기 제1 및 제2 본딩패드(171, 172)가 Sn 또는 In 등의 저융점 금속 물질을 포함하는 경우, 검사가 수행되는 과정에서 검사장비의 측정단자가 상기 제1 및 제2 본딩패드(171, 172)에 접촉됨에 따라 Sn 또는 In에 의한 오염 등의 부작용으로 인하여 측정결과가 왜곡되어 검출되는 현상이 발생될 수 있다.
예를 들어, 반도체 소자(100)의 실제 동작전압(Vf) 특성은 정상이지만 검사장비의 측정단자가 오염됨에 따라 동작전압이 높게 측정되거나 실제 동작전압과 다른 값을 갖는 것으로 검출되는 오류가 발생될 수 있다.
실시 예에 의하면, 상기 보호층(150)에 제공된 제1 측정부(PB1) 및 제2 측정부(PB2)를 통하여 상기 제1 전극(141)과 상기 제2 전극(142)에 검사장비의 측정단자를 직접 접촉시키고 반도체 소자(100)의 전기적 특성을 검출할 수 있다.
도 1 및 도 2에 도시된 바와 같이, 상기 제1 측정부(PB1)는 상기 제1 본딩패드(171)에 제공된 제1 리세스(R1)를 통하여 노출될 수 있다. 또한, 상기 제2 측정부(PB2)는 상기 제2 본딩패드(172)에 제공된 제2 리세스(R2)를 통하여 노출될 수 있다.
따라서, 실시 예에 따른 반도체 소자(100)에 의하면, 반도체 소자(100)의 전기적 특성을 검출함에 있어 검사장비의 측정단자가 상기 제1 및 제2 본딩패드(171, 172)에 접촉될 필요가 없으므로 측정단자가 오염되지 않을 수 있으며, 반도체 소자(100)의 왜곡되지 않은 전기적 특성을 정확하게 검출할 수 있게 된다.
그러면, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 제조방법을 설명하기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 1 및 도 2를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
먼저, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 3a 내지 도 3c에 도시된 바와 같이, 기판(105) 위에 반도체 구조물(110)이 형성될 수 있다.
도 3a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 반도체 구조물의 형상을 나타낸 평면도이고, 도 3b는 도 3a에 도시된 단위 공정이 수행된 결과물을 나타낸 평면도이고, 도 3c는 도 3a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 기판(105) 위에 반도체 구조물(110)이 형성될 수 있다. 예로서, 상기 기판(105) 위에 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)이 형성될 수 있다.
또한, 실시 예에 의하면, 상기 반도체 구조물 위에 전류확산층(120)이 형성될 수 있다. 상기 전류확산층(120)은 상기 제2 도전형 반도체층(113) 위에 형성될 수 있다. 상기 전류확산층(120)은 복수로 제공될 수 있으며 서로 이격되어 제공될 수 있다.
예로서, 상기 전류확산층(120)은 산화물 또는 질화물 등으로 제공될 수 있다.
다음으로, 도 4a 내지 도 4c에 도시된 바와 같이, 투광성 전극층(130)이 형성될 수 있다.
도 4a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 투광성 전극층의 형상을 나타낸 평면도이고, 도 4b는 도 4a에 도시된 단위 공정이 수행된 결과물을 나타낸 평면도이고, 도 4c는 도 4a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 반도체 구조물(110) 위에 상기 투광성 전극층(130)이 형성되고 메사 식각이 수행될 수 있다. 상기 제2 도전형 반도체층(113) 위에 상기 투광성 전극층(130)이 형성될 수 있으며, 상기 제1 도전형 반도체층(111)을 노출시키는 메사 식각 공정이 수행될 수 있다.
실시 예에 의하면, 메사 식각 공정을 통하여 상기 제1 도전형 반도체층(111)의 일부 영역이 노출되도록 형성될 수 있다. 상기 반도체 구조물(110)은 메사 식각에 의하여 상기 제1 도전형 반도체층(111)을 노출시키는 복수의 메사 개구부(M)를 포함할 수 있다. 예로서, 상기 메사 개구부(M)는 복수의 원 형상으로 제공될 수 있다. 또한, 상기 메사 개구부(M)는 리세스로 지칭될 수도 있다. 상기 메사 개구부(M)는 원 형상뿐만 아니라, 타원형 또는 다각형 등의 다양한 형상으로 제공될 수도 있다.
다음으로, 도 5a 내지 도 5c에 도시된 바와 같이, 반사층(160)이 형성될 수 있다.
도 5a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 반사층의 형상을 나타낸 평면도이고, 도 5b는 도 5a에 도시된 단위 공정이 수행된 결과물을 나타낸 평면도이고, 도 5c는 도 5a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
상기 반사층(160)은 상기 투광성 전극층(130) 위에 배치될 수 있다.
상기 반사층(160)은 복수의 개구부를 포함할 수 있다. 예로서, 상기 반사층(160)은 상기 기판(105)의 상면에 수직한 제1 방향에서 상기 전류확산층(120)과 중첩되는 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)를 통해 상기 전류확산층(120) 위에 배치된 상기 투광성 전극층(130)이 노출될 수 있다.
또한, 상기 반사층(160)은 상기 제1 방향에서 상기 복수의 메사 리세스(M)와 중첩되는 복수의 제2 개구부(h2)를 포함할 수 있다. 상기 복수의 제2 개구부(h2)를 통해 상기 제1 도전형 반도체층(111)의 상부 면이 노출될 수 있다. 상기 복수의 제2 개구부(h2)는 상기 반도체 구조물(110)에 형성된 상기 복수의 메사 개구부(M) 영역에 대응되어 제공될 수 있다. 또한, 상기 복수의 제2 개구부(h2)는 상기 투광성 전극층(130)에 제공된 복수의 개구부 영역에 대응되어 제공될 수 있다.
예를 들어, 상기 복수의 제1 개구부(h1)는 상기 기판(105)의 장축 방향을 따라 복수의 라인 형상으로 배열되어 제공될 수 있다. 또한, 상기 복수의 제2 개구부(h2)는 상기 기판(105)의 장축 방향을 따라 복수의 라인 형상으로 배열되어 제공될 수 있다. 상기 복수의 제1 개구부(h1)와 상기 복수의 제2 개구부(h2)는 상기 기판(105)의 단축 방향에서 서로 순차적으로 배열되어 제공될 수 있다.
실시 예에 의하면, 상기 복수의 제1 개구부(h1) 중에서 이웃하는 제1 개구부 간의 거리(d1)는 110 마이크로 미터 내지 140 마이크로 미터로 제공될 수 있다. 상기 복수의 제2 개구부(h2) 중에서 이웃하는 제2 개구부 간의 거리(d1)는 110 마이크로 미터 내지 140 마이크로 미터로 제공될 수 있다. 상기 복수의 제1 및 제2 개구부(h1, h2) 중에서 이웃하는 제1 개구부(h1)와 제2 개구부(h2) 간의 거리(d2)는 120 마이크로 미터 내지 160 마이크로 미터로 제공될 수 있다.
상기 복수의 제1 및 제2 개구부(h1, h2)에는 제1 전극(141) 또는 제2 전극(142)이 배치되어 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113)에 전원이 제공될 수 있다.
따라서, 상기 제1 및 제2 개구부(h1, h2)의 배치 간격은 반도체 소자의 크기 및 전류 확산 특성을 고려하여 설정될 수 있다.
실시 예에 의하면, 상기 복수의 제1 개구부(h1) 중에서 이웃하는 제1 개구부(h1) 간의 거리가, 상기 복수의 제1 및 제2 개구부(h1, h2) 중에서 이웃하는 제1 개구부(h1)와 제2 개구부(h2) 간의 거리와 다르게 제공될 수 있다.
예로서, 상기 복수의 제1 개구부(h1) 중에서 이웃하는 제1 개구부(h1) 간의 거리가, 상기 복수의 제1 및 제2 개구부(h1, h2) 중에서 이웃하는 제1 개구부(h1)와 제2 개구부(h2) 간의 거리에 비해 더 작게 제공될 수 있다.
또한, 상기 복수의 제2 개구부(h2) 중에서 이웃하는 제2 개구부(h2) 간의 거리가, 상기 복수의 제1 및 제2 개구부(h1, h2) 중에서 이웃하는 제1 개구부(h1)와 제2 개구부(h2) 간의 거리에 비해 더 작게 제공될 수 있다. 상기 복수의 제2 개구부(h2) 중에서 이웃하는 제2 개구부(h2) 간의 거리가, 상기 복수의 제1 개구부(h1) 중에서 이웃하는 제1 개구부(h1) 간의 거리와 유사하게 제공될 수 있다.
이에 대해서는, 뒤에서 제1 전극(141) 및 제2 전극(142)의 배치 간격을 설명하면서 더 살펴 보도록 한다.
이어서, 도 6a 내지 도 6c에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)이 형성될 수 있다.
도 6a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 전극 및 제2 전극의 형상을 나타낸 평면도이고, 도 6b는 도 6a에 도시된 단위 공정이 수행된 결과물을 나타낸 평면도이고, 도 6c는 도 6a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되어 배치될 수 있다.
상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.
상기 제1 전극(141)은 상기 반사층(160)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(141)은, 복수의 영역에서 상기 제1 도전형 반도체층(111)의 상면에 직접 접촉될 수 있다.
상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 투광성 전극층(130)이 배치될 수 있다.
상기 제2 전극(142)은 상기 반사층(160)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 복수의 영역에서 상기 투광성 전극층(130)을 통하여 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 복수의 영역에서 상기 투광성 전극층(130)의 상부 면에 직접 접촉될 수 있다.
상기 제1 전극(141)은 제1 서브 전극(141a)과 복수의 제1 가지 전극(141a1, 141a2)을 포함할 수 있다. 상기 제1 서브 전극(141a)은 상기 제1 본딩패드(171) 아래에 배치될 수 있다. 상기 복수의 제1 가지 전극(141a1, 141a2)은 상기 제1 서브 전극141a 으로부터 상기 제2 전극(1423) 방향으로 연장되어 배치될 수 있다.
상기 제2 전극(142)은 제2 서브 전극(142a)과 복수의 제2 가지 전극(142a1, 142a2, 142a3)을 포함할 수 있다. 상기 제2 서브 전극(142a)은 상기 제2 본딩패드(172) 아래에 배치될 수 있다. 상기 복수의 제2 가지 전극(142a1, 142a2, 142a3)은 상기 제2 서브 전극(142a)으로부터 상기 제1 전극(141) 방향으로 연장되여 배치될 수 있다.
예로서, 상기 복수의 제1 가지 전극(141a1, 141a2)과 상기 복수의 제2 가지 전극(142a1, 142a2, 142a3)은 상기 반사층(160)의 상면에 서로 엇갈리게 배치될 수 있다.
또한, 상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3) 중에서 이웃하는 제1 가지 전극과 제2 가지 전극 간의 거리는 110 마이크로 미터 내지 140 마이크로 미터로 제공될 수 있다. 또한, 상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3)의 각각의 폭은 수 마이크로 미터 내지 수십 마이크로 미터로 제공될 수 있다.
상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3)의 개수 및 폭은 반도체 소자의 크기 및 전류 확산 정도를 고려하여 설정될 수 있다.
상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3)의 개수가 많을 경우에는 전류 확산에 더 유리할 수 있다.
또한, 상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3)의 개수가 작을 경우에는 상기 활성층(112)에서 생성된 빛이 상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3)에서 흡수되는 것을 줄일 수 있으므로 광 추출 효율이 향상될 수 있다.
실시 예에 따른 반도체 소자에 의하면, 상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3)의 개수를 5 개로 하고, 이상에서 설명된 바와 같은 수치 범위에서 제공되도록 함으로써, 전류 확산 효율 및 광 추출 효율을 향상시킬 수 있다.
한편, 도 6a 내지 도 6c에서는, 상기 복수의 제1 가지 전극(141a1, 141a2)이 2 개로 제공되고, 복수의 제2 가지 전극(142a1, 142a2, 142a3)이 3 개로 제공된 경우를 예로서 도시하였다. 그러나, 반도체 소자의 크기 및 전류 확산을 고려하여 상기 복수의 제1 및 제2 가지 전극의 숫자는 5 개보다 더 많게 제공될 수도 있고, 또한 더 작게 제공될 수도 있다.
실시 예에 의하면, 상기 복수의 제1 가지 전극(141a1, 141a2)은 상기 반사층(160)의 상면에 수직한 제1 방향에서 상기 복수의 제2 개구부(h2)와 중첩되어 제공될 수 있다.
또한, 상기 복수의 제2 가지 전극(142a1, 142a2, 142a3)은 상기 제1 방향에서 상기 복수의 제1 개구부(h1)와 중첩되어 제공될 수 있다.
상기 제1 전극(141)과 상기 제2 전극(142)이 서로 다른 극성으로 구성되는 경우, 서로 다른 개수의 가지 전극으로 배치될 수 있다. 예를 들어 상기 제1 전극(141)이 n 전극으로, 상기 제2 전극(142)이 p 전극으로 구성되는 경우 상기 제1 전극(141)의 가지 전극보다 상기 제2 전극(142)의 가지 전극의 개수가 더 많을 수 있다.
예로서, 상기 제2 전극(142)이 상기 제1 개구부(h1)를 통해 상기 제2 도전형 반도체층(113)과 접하는 영역의 전체 면적이 상기 제1 전극(141)이 상기 제2 개구부(h2)를 통해 상기 제1 도전형 반도체층(111)과 접하는 영역의 전체 면적에 비해 더 크게 제공될 수 있다.
상기 제2 도전형 반도체층(113)과 상기 제1 도전형 반도체층(111)의 전기 전도도 및/또는 저항이 서로 다른 경우, 상기 제1 전극(141)과 상기 제2 전극(142)에 의해 상기 반도체 구조물(110)로 주입되는 전자와 정공의 균형을 맞출 수 있고 따라서 상기 반도체 소자의 광학적 특성이 개선될 수 있다.
다음으로, 도 7a 내지 도 7c에 도시된 바와 같이, 보호층(150)이 형성될 수 있다.
도 7a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 보호층의 형상을 나타낸 평면도이고, 도 7b는 도 7a에 도시된 단위 공정이 수행된 결과물을 나타낸 평면도이고, 도 7c는 도 7a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
상기 보호층(150)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 보호층(150)은 상기 반사층(160) 위에 배치될 수 있다.
상기 보호층(150)은 상기 제1 전극(141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 보호층(150)은 상기 제1 전극(141)의 복수의 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.
상기 보호층(150)은 상기 제2 전극(142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 보호층(150)은 상기 제2 전극(142)의 복수의 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.
상기 보호층(150)은 상기 제1 전극(141)의 상면을 노출시키는 제1 측정부(PB1)를 포함할 수 있다. 도 7a 내지 도 7c에는 상기 제1 측정부(PB1)가 하나만 제공된 것으로 도시되었으나, 상기 제1 측정부(PB1)는 복수로 제공될 수도 있다.
또한, 상기 보호층(150)은 상기 제2 전극(142)의 상면을 노출시키는 제2 측정부(PB2)를 포함할 수 있다. 도 7a 내지 도 7c에는 상기 제2 측정부(PB2)가 하나만 제공된 것으로 도시되었으나, 상기 제2 측정부(PB2)는 복수로 제공될 수도 있다.
상기 제1 측정부(PB1)와 상기 제2 측정부(PB2)는 반도체 소자(100)의 전기적 특성을 검출하는 데 이용될 수 있다. 상기 제1 측정부(PB1)와 상기 제2 측정부(PB2)를 통하여 검사장비의 측정단자가 상기 제1 및 제2 전극(141, 142)에 접촉되고 반도체 소자(100)의 전기적 특성을 검출할 수 있다.
이어서, 도 8a 내지 도 8c에 도시된 바와 같이, 제1 본딩패드(171)와 제2 본딩패드(172)가 형성될 수 있다.
도 8a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 및 제2 본딩패드의 형상을 나타낸 평면도이고, 도 8b는 도 8a에 도시된 단위 공정이 수행된 결과물을 나타낸 평면도이고, 도 8c는 도 8a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 도 8a에 도시된 형상으로 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 형성될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)는 상기 보호층(150) 위에 배치될 수 있다.
상기 제1 본딩패드(171)는 상기 반사층(160) 위에 배치될 수 있다. 상기 제1 본딩패드(171)는 상기 제1 전극(141) 위에 배치될 수 있다.
상기 제2 본딩패드(172)는 상기 반사층(160) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(171)는 상기 보호층(150)에 제공된 상기 복수의 제4 개구부(h4)를 통하여 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 복수의 제4 개구부(h4)는 상기 제2 개구부(h2)와 수직 방향에서 서로 중첩되지 않고 어긋나도록 배치될 수 있다. 상기 복수의 제4 개구부(h4)와 상기 제2 개구부(h2)가 서로 수직으로 어긋나는 경우, 상기 제1 본딩패드(171)로 주입되는 전류가 상기 제1 전극(141)의 수평 방향으로 골고루 퍼질 수 있고, 따라서 상기 복수의 제4 개구부(h4)에서 전류가 골고루 주입될 수 있다.
또한, 상기 제2 본딩패드(172)는 상기 보호층(150)에 제공된 상기 복수의 제3 개구부(h3)를 통하여 상기 제2 전극(142)의 상부 면에 접촉될 수 있다. 상기 복수의 제3 개구부(h3)는 상기 복수의 제1 개구부(h1)와 수직 방향에서 서로 중첩되지 않도록 배치되는 경우 상기 제2 본딩패드(172)로 주입되는 전류가 상기 제2 전극(142)의 수평 방향으로 골고루 퍼질 수 있고, 따라서 상기 복수의 제3 개구부(h3)에서 전류가 골고루 주입될 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)은 상기 복수의 제4 개구부(h4) 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
실시 예에 의하면, 상기 제1 본딩패드(171)와 상기 제2 전극패드(172)에 전원이 인가됨에 따라, 상기 반도체 구조물(110)이 발광될 수 있게 된다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 본딩패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 반도체 구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 반도체 구조물(110)에서 방출되는 빛은 상기 반사층(160)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다. 또한, 상기 반도체 구조물(110)에서 방출되는 빛은 상기 반도체 구조물(110)의 측면 방향으로도 방출될 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 반도체 구조물(110)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있고, 상기 반도체 소자(100)의 전기적인 특성을 확보할 수 있게 된다.
실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에는 적정 간격이 제공되어야 반도체 소자 패키지 제조 시 프레임에 실장되는 과정에서 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전기적으로 연결되는 것을 방지할 수 있다. 이러한 점을 고려하여 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60% 이하가 되도록 설정될 수 있다.
실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 신뢰성을 향상시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.
실시 예에 의하면, 상기 반사층(160)에 의하여, 상기 반도체 구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 반사층(160)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 상기 반도체 소자(100)가 실장 되는 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 간격을 고려하여 선택될 수 있다.
예로서, 패키지 몸체의 제1 패드부와 제2 패드부 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(171)와 제2 본딩패드(172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 패드부 및 제2 패드부와 상기 반도체 소자의 제1 본딩패드(171) 및 제2 본딩패드(172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 확보될 수 있다.
상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 광학적 특성을 확보하고 공정 마진을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다.
실시 예에서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격으로서, 125 마이크로 미터 이상 300 마이크로 이하를 예시하였다. 그러나, 이에 한정하지 않고, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은, 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서 125 마이크로 미터보다 작게 배치될 수도 있고, 광학적 특성을 향상시키기 위해서 300 마이크로 미터보다 크게 배치될 수도 있다.
실시 예에 의하면, 상기 반사층(160)과 상기 반사층(160)에 의하여, 상기 반도체 구조물(110)로부터 방출되는 빛이 상기 제1 전극(141)과 상기 제2 전극(142)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 구조물(110)에서 생성되어 방출되는 빛이 상기 제1 전극(141)과 상기 제2 전극(142)에 입사되어 손실되는 것을 최소화할 수 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
한편, 이상의 설명에서는 상기 투광성 전극층(130) 위에 상기 반사층(160)이 직접 접촉되어 배치된 반도체 소자(100)를 기준으로 설명되었다. 그러나, 다른 실시 예에 따른 반도체 소자에 의하면, 상기 투광성 전극층(130)과 상기 반사층(160) 사이에 절연층 또는 전극이 더 배치될 수도 있다. 또한, 상기 투광성 전극층(130)과 상기 반도체 구조물(110) 사이에 전류확산층이 더 배치될 수도 있다.
한편, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171) 및 상기 제2 본딩패드(172)는 Sn층 또는 In층을 포함할 수 있다. 예로서, 상기 제1 및 제2 본딩패드(171, 172)는 상기 보호층(150) 위에 배치된 Ag층과 상기 Ag층 위에 배치된 Sn층 또는 In층을 포함할 수 있다.
실시 예에 따른 상기 제1 및 제2 본딩패드(171, 172)가 Ag층과 Sn층을 포함하는 경우, 반도체 소자 패키지를 제조하는 과정에서 패키지 몸체에 제공된 프레임 또는 패드부 간의 본딩 과정에서 금속간 화합물(IMC: InterMetallic Compound)층이 형성될 수 있다.
이때, 상기 금속간 화합물(IMC)층은 상기 제1 및 제2 본딩패드(171, 172)에 포함된 물질과 패키지의 프레임 또는 패드부에 포함된 물질 간의 반응에 의하여 형성될 수 있다. 예로서, 상기 금속간 화합물(IMC)층은 Ag와 Sn을 포함할 수 있다. 또한, 금속간 화합물층은 AgSn층을 포함할 수 있다.
금속간 화합물(IMC)층의 형성을 이용하는 반도체 소자 패키지 및 반도체 소자 패키지 제조방법에 의하면, 실시 예에 따른 반도체 소자(100)의 제1 및 제2 본딩패드(171, 172)와 패키지 몸체의 프레임 간의 결합에 의한 금속간 화합물층의 용융점이 일반적인 본딩 물질의 용융점에 비해 더 높은 값을 갖도록 선택될 수 있다.
따라서, 실시 예에 따른 반도체 소자 소자 패키지는 메인 기판 등에 리플로우(reflow) 공정을 통해 본딩되는 경우에도 리멜팅(re-melting) 현상이 발생되지 않으므로 전기적 연결 및 물리적 본딩력이 열화되지 않는 장점이 있다.
또한, 실시 예에 따른 반도체 소자 패키지 및 반도체 소자 패키지 제조방법에 의하면, 반도체 소자를 패키지 몸체에 실장하는 프리 본딩 공정 및 에어 리플로우 공정이 상대적으로 저온에서 수행될 수 있으므로, 반도체 소자 패키지를 제조하는 공정에서 상기 패키지 몸체가 고온에 노출되지 않게 된다. 따라서, 실시 예에 의하면, 상기 패키지 몸체가 고온에 노출되어 손상되거나 변색이 발생되는 것을 방지할 수 있다.
이에 따라, 패키지 몸체를 구성하는 물질에 대한 선택 폭이 넓어질 수 있게 된다. 실시 예에 의하면, 패키지 몸체는 세라믹 등의 고가의 물질뿐만 아니라, 상대적으로 저가의 수지 물질을 이용하여 제공될 수도 있다.
예를 들어, 패키지 몸체는 PPA(PolyPhtalAmide) 수지, PCT(PolyCyclohexylenedimethylene Terephthalate) 수지, EMC(Epoxy Molding Compound) 수지, SMC(Silicone Molding Compound) 수지를 포함하는 그룹 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 제1 본딩패드(171) 및 상기 제2 본딩 패드(172)가 Sn 또는 In을 포함하는 저융점의 금속 물질을 포함하고, 반도체 소자 패키지 제조 과정에서 금속간 화합물(IMC)이 형성되는 경우에 대한 설명 및 장점에 대해서는 뒤에서 도면을 참조하여 더 살펴 보기로 한다.
한편, 반도체 소자(100)의 전기적 특성을 검출하는 방안으로서 검사장비의 측정단자를 상기 제1 본딩패드(171) 및 상기 제2 본딩패드(172)에 접촉하여 전기적 특성을 측정하는 방법이 이용될 수 있다.
그런데, 상기 제1 및 제2 본딩패드(171, 172)가 Sn 또는 In 등의 저융점 금속 물질을 포함하는 경우, 검사가 수행되는 과정에서 검사장비의 측정단자가 상기 제1 및 제2 본딩패드(171, 172)에 접촉됨에 따라 Sn 또는 In에 의한 오염 등의 부작용으로 인하여 측정결과가 왜곡되어 검출되는 현상이 발생될 수 있다.
예를 들어, 반도체 소자(100)의 실제 동작전압(Vf) 특성은 정상이지만 검사장비의 측정단자가 오염됨에 따라 동작전압이 높게 측정되거나 실제 동작전압과 다른 값을 갖는 것으로 검출되는 오류가 발생될 수 있다.
실시 예에 의하면, 상기 보호층(150)에 제공된 제1 측정부(PB1) 및 제2 측정부(PB2)를 통하여 상기 제1 전극(141)과 상기 제2 전극(142)에 검사장비의 측정단자를 직접 접촉시키고 반도체 소자(100)의 전기적 특성을 검출할 수 있다.
상기 제1 측정부(PB1)는 상기 제1 본딩패드(171)에 제공된 제1 리세스(R1)를 통하여 노출될 수 있다. 또한, 상기 제2 측정부(PB2)는 상기 제2 본딩패드(172)에 제공된 제2 리세스(R2)를 통하여 노출될 수 있다.
따라서, 실시 예에 따른 반도체 소자(100)에 의하면, 반도체 소자(100)의 전기적 특성을 검출함에 있어 검사장비의 측정단자가 상기 제1 및 제2 본딩패드(171, 172)에 접촉될 필요가 없으므로 측정단자가 오염되지 않을 수 있으며, 반도체 소자(100)의 왜곡되지 않은 전기적 특성을 정확하게 검출할 수 있게 된다.
다음으로, 도 9를 참조하여 실시 예에 따른 반도체 소자의 다른 예를 설명하기로 한다. 도 9는 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 평면도이다.
도 9를 참조하여 실시 예에 따른 반도체 소자의 다른 예를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 9에 도시된 바와 같이, 복수의 측정부(PB1, PB2, PB3, PB4)를 포함할 수 있다. 상기 복수의 측정부(PB1, PB2, PB3, PB4)는 보호층(150)에 제공되어 제1 전극(141) 또는 제2 전극(142)을 노출시킬 수 있다.
예로서, 제1 및 제3 측정부(PB1, PB3)는 상기 보호층(150)에 제공되어 상기 제1 전극층(141)의 상면을 노출시킬 수 있다. 제2 및 제4 측정부(PB2, PB4)는 상기 보호층(150)에 제공되어 상기 제2 전극층(142)의 상면을 노출시킬 수 있다.
상기 제1 전극(141) 위에 배치된 제1 본딩패드(171)는 상기 제1 및 제3 측정부(PB1, PB3)를 노출시키는 제1 및 제3 리세스(R1, R3)를 포함할 수 있다. 또한, 상기 제2 전극(142) 위에 배치된 제2 본딩패드(172)는 상기 제2 및 제4 측정부(PB2, PB4)를 노출시키는 제2 및 제4 리세스(R2, R4)를 포함할 수 있다.
그러면, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자 제조방법을 설명하면서, 반도체 소자의 구조를 더 살펴 보기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.먼저, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 10a 및 도 10b에 도시된 바와 같이, 기판(105) 위에 반도체 구조물(110)이 형성될 수 있다.
도 10a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 반도체 구조물의 형상을 나타낸 평면도이고, 도 10b는 도 10a에 도시된 단위 공정이 수행된 결과물을 나타낸 평면도이다.
실시 예에 의하면, 상기 기판(105) 위에 반도체 구조물(110)이 형성될 수 있다. 예로서, 상기 기판(105) 위에 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)이 형성될 수 있다.
또한, 실시 예에 의하면, 상기 반도체 구조물 위에 전류확산층(120)이 형성될 수 있다. 상기 전류확산층(120)은 상기 제2 도전형 반도체층(113) 위에 형성될 수 있다. 상기 전류확산층(120)은 복수로 제공될 수 있으며 서로 이격되어 제공될 수 있다.
다음으로, 도 11a 및 도 11b에 도시된 바와 같이, 투광성 전극층(130)이 형성될 수 있다.
도 11a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 투광성 전극층의 형상을 나타낸 평면도이고, 도 11b는 도 11a에 도시된 단위 공정이 수행된 결과물을 나타낸 평면도이다.
실시 예에 의하면, 상기 반도체 구조물(110) 위에 상기 투광성 전극층(130)이 형성되고 메사 식각이 수행될 수 있다. 상기 제2 도전형 반도체층(113) 위에 상기 투광성 전극층(130)이 형성될 수 있으며, 상기 제1 도전형 반도체층(111)을 노출시키는 메사 식각 공정이 수행될 수 있다.
실시 예에 의하면, 메사 식각 공정을 통하여 상기 제1 도전형 반도체층(111)의 일부 영역이 노출되도록 형성될 수 있다. 상기 반도체 구조물(110)은 메사 식각에 의하여 상기 제1 도전형 반도체층(111)을 노출시키는 복수의 메사 개구부(M)를 포함할 수 있다. 예로서, 상기 메사 개구부(M)는 복수의 원 형상으로 제공될 수 있다. 또한, 상기 메사 개구부(M)는 리세스로 지칭될 수도 있다. 상기 메사 개구부(M)는 원 형상뿐만 아니라, 타원형 또는 다각형 등의 다양한 형상으로 제공될 수도 있다.
다음으로, 도 12a 및 도 12b에 도시된 바와 같이, 반사층(160)이 형성될 수 있다.
도 12a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 반사층의 형상을 나타낸 평면도이고, 도 12b는 도 12a에 도시된 단위 공정이 수행된 결과물을 나타낸 평면도이다.
상기 반사층(160)은 상기 투광성 전극층(130) 위에 배치될 수 있다.
상기 반사층(160)은 복수의 개구부를 포함할 수 있다. 예로서, 상기 반사층(160)은 상기 기판(105)의 상면에 수직한 제1 방향에서 상기 전류확산층(120)과 중첩되는 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)를 통해 상기 전류확산층(120) 위에 배치된 상기 투광성 전극층(130)이 노출될 수 있다.
또한, 상기 반사층(160)은 상기 제1 방향에서 상기 복수의 메사 리세스(M)와 중첩되는 복수의 제2 개구부(h2)를 포함할 수 있다. 상기 복수의 제2 개구부(h2)를 통해 상기 제1 도전형 반도체층(111)의 상부 면이 노출될 수 있다. 상기 복수의 제2 개구부(h2)는 상기 반도체 구조물(110)에 형성된 상기 복수의 메사 개구부(M) 영역에 대응되어 제공될 수 있다. 또한, 상기 복수의 제2 개구부(h2)는 상기 투광성 전극층(130)에 제공된 복수의 개구부 영역에 대응되어 제공될 수 있다.
예를 들어, 상기 복수의 제1 개구부(h1)는 상기 기판(105)의 장축 방향을 따라 복수의 라인 형상으로 배열되어 제공될 수 있다. 또한, 상기 복수의 제2 개구부(h2)는 상기 기판(105)의 장축 방향을 따라 복수의 라인 형상으로 배열되어 제공될 수 있다. 상기 복수의 제1 개구부(h1)와 상기 복수의 제2 개구부(h2)는 상기 기판(105)의 단축 방향에서 서로 순차적으로 배열되어 제공될 수 있다.
실시 예에 의하면, 상기 복수의 제1 개구부(h1) 중에서 이웃하는 제1 개구부 간의 거리(d1)는 110 마이크로 미터 내지 140 마이크로 미터로 제공될 수 있다. 상기 복수의 제2 개구부(h2) 중에서 이웃하는 제2 개구부 간의 거리(d1)는 110 마이크로 미터 내지 140 마이크로 미터로 제공될 수 있다. 상기 복수의 제1 및 제2 개구부(h1, h2) 중에서 이웃하는 제1 개구부(h1)와 제2 개구부(h2) 간의 거리(d2)는 120 마이크로 미터 내지 160 마이크로 미터로 제공될 수 있다.
상기 복수의 제1 및 제2 개구부(h1, h2)에는 제1 전극(141) 또는 제2 전극(142)이 배치되어 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113)에 전원이 제공될 수 있다.
따라서, 상기 제1 및 제2 개구부(h1, h2)의 배치 간격은 반도체 소자의 크기 및 전류 확산 특성을 고려하여 설정될 수 있다. 이에 대해서는, 뒤에서 제1 전극(141) 및 제2 전극(142)의 배치 간격을 설명하면서 더 살펴 보도록 한다.
이어서, 도 13a 및 도 13b에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)이 형성될 수 있다.
도 13a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 전극 및 제2 전극의 형상을 나타낸 평면도이고, 도 13b는 도 13a에 도시된 단위 공정이 수행된 결과물을 나타낸 평면도이다.
실시 예에 의하면, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되어 배치될 수 있다.
상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.
상기 제1 전극(141)은 상기 반사층(160)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(141)은, 복수의 영역에서 상기 제1 도전형 반도체층(111)의 상면에 직접 접촉될 수 있다.
상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 투광성 전극층(130)이 배치될 수 있다.
상기 제2 전극(142)은 상기 반사층(160)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 복수의 영역에서 상기 투광성 전극층(130)을 통하여 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 복수의 영역에서 상기 투광성 전극층(130)의 상부 면에 직접 접촉될 수 있다.
상기 제1 전극(141)은 제1 서브 전극(141a)과 복수의 제1 가지 전극(141a1, 141a2)을 포함할 수 있다. 상기 제1 서브 전극(141a)은 상기 제1 본딩패드(171) 아래에 배치될 수 있다. 상기 복수의 제1 가지 전극(141a1, 141a2)은 상기 제1 서브 전극141a 으로부터 상기 제2 전극(1423) 방향으로 연장되어 배치될 수 있다.
상기 제2 전극(142)은 제2 서브 전극(142a)과 복수의 제2 가지 전극(142a1, 142a2, 142a3)을 포함할 수 있다. 상기 제2 서브 전극(142a)은 상기 제2 본딩패드(172) 아래에 배치될 수 있다. 상기 복수의 제2 가지 전극(142a1, 142a2, 142a3)은 상기 제2 서브 전극(142a)으로부터 상기 제1 전극(141) 방향으로 연장되여 배치될 수 있다.
예로서, 상기 복수의 제1 가지 전극(141a1, 141a2)과 상기 복수의 제2 가지 전극(142a1, 142a2, 142a3)은 상기 반사층(160)의 상면에 서로 엇갈리게 배치될 수 있다.
또한, 상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3) 중에서 이웃하는 제1 가지 전극과 제2 가지 전극 간의 거리는 110 마이크로 미터 내지 140 마이크로 미터로 제공될 수 있다. 또한, 상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3)의 각각의 폭은 수 마이크로 미터 내지 수십 마이크로 미터로 제공될 수 있다.
상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3)의 개수 및 폭은 반도체 소자의 크기 및 전류 확산 정도를 고려하여 설정될 수 있다.
상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3)의 개수가 많을 경우에는 전류 확산에 더 유리할 수 있다.
또한, 상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3)의 개수가 작을 경우에는 상기 활성층(112)에서 생성된 빛이 상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3)에서 흡수되는 것을 줄일 수 있으므로 광 추출 효율이 향상될 수 있다.
실시 예에 따른 반도체 소자에 의하면, 상기 복수의 제1 및 제2 가지 전극(141a1, 141a2, 142a1, 142a2, 142a3)의 개수를 5 개로 하고, 이상에서 설명된 바와 같은 수치 범위에서 제공되도록 함으로써, 전류 확산 효율 및 광 추출 효율을 향상시킬 수 있다.
한편, 도 13a 및 도 13b에는, 상기 복수의 제1 가지 전극(141a1, 141a2)이 2 개로 제공되고, 복수의 제2 가지 전극(142a1, 142a2, 142a3)이 3 개로 제공된 경우를 예로서 도시하였다. 그러나, 반도체 소자의 크기 및 전류 확산을 고려하여 상기 복수의 제1 및 제2 가지 전극의 숫자는 5 개보다 더 많게 제공될 수도 있고, 또한 더 작게 제공될 수도 있다.
실시 예에 의하면, 상기 복수의 제1 가지 전극(141a1, 141a2)은 상기 반사층(160)의 상면에 수직한 제1 방향에서 상기 복수의 제2 개구부(h2)와 중첩되어 제공될 수 있다.
또한, 상기 복수의 제2 가지 전극(142a1, 142a2, 142a3)은 상기 제1 방향에서 상기 복수의 제1 개구부(h1)와 중첩되어 제공될 수 있다.
상기 제1 전극(141)과 상기 제2 전극(142)이 서로 다른 극성으로 구성되는 경우, 서로 다른 개수의 가지 전극으로 배치될 수 있다. 예를 들어 상기 제1 전극(141)이 n 전극으로, 상기 제2 전극(142)이 p 전극으로 구성되는 경우 상기 제1 전극(141)의 가지 전극보다 상기 제2 전극(142)의 가지 전극의 개수가 더 많을 수 있다.
상기 제2 도전형 반도체층(113)과 상기 제1 도전형 반도체층(111)의 전기 전도도 및/또는 저항이 서로 다른 경우, 상기 제1 전극(141)과 상기 제2 전극(142)에 의해 상기 반도체 구조물(110)로 주입되는 전자와 정공의 균형을 맞출 수 있고 따라서 상기 반도체 소자의 광학적 특성이 개선될 수 있다.
다음으로, 도 14a 및 도 14b에 도시된 바와 같이, 보호층(150)이 형성될 수 있다.
도 14a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 보호층의 형상을 나타낸 평면도이고, 도 14b는 도 14a에 도시된 단위 공정이 수행된 결과물을 나타낸 평면도이다.
상기 보호층(150)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 보호층(150)은 상기 반사층(160) 위에 배치될 수 있다.
상기 보호층(150)은 상기 제1 전극(141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 보호층(150)은 상기 제1 전극(141)의 복수의 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.
상기 보호층(150)은 상기 제2 전극(142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 보호층(150)은 상기 제2 전극(142)의 복수의 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.
상기 보호층(150)은 상기 제1 전극(141)의 상면을 노출시키는 제1 측정부(PB1)와 제3 측정부(PB3)를 포함할 수 있다. 도 14a 및 도 14b에는 상기 제1 측정부(PB1)와 상기 제3 측정부(PB3)가 제공된 것으로 도시되었으나, 상기 측정부는 하나가 제공될 수도 있으며 3개 이상으로 제공될 수도 있다.
또한, 상기 보호층(150)은 상기 제2 전극(142)의 상면을 노출시키는 제2 측정부(PB2)와 제4 측정부(PB4)를 포함할 수 있다. 도 14a 및 도 14b에는 상기 제2 측정부(PB2)와 상기 제4 측정부(PB4)가 제공된 것으로 도시되었으나, 상기 측정부는 하나가 제공될 수도 있으며 3개 이상으로 제공될 수도 있다.
상기 복수의 측정부(PB1, PB2, PB3, PB4)는 반도체 소자(100)의 전기적 특성을 검출하는 데 이용될 수 있다. 상기 복수의 측정부(PB1, PB2, PB3, PB4)를 통하여 검사장비의 측정단자가 상기 제1 및 제2 전극(141, 142)에 접촉되고 반도체 소자(100)의 전기적 특성을 검출할 수 있다.
이어서, 도 15a 및 도 15b에 도시된 바와 같이, 제1 본딩패드(171)와 제2 본딩패드(172)가 형성될 수 있다.
도 15a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 및 제2 본딩패드의 형상을 나타낸 평면도이고, 도 15b는 도 15a에 도시된 단위 공정이 수행된 결과물을 나타낸 평면도이다.
실시 예에 의하면, 도 15a에 도시된 형상으로 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 형성될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)는 상기 보호층(150) 위에 배치될 수 있다.
상기 제1 본딩패드(171)는 상기 반사층(160) 위에 배치될 수 있다. 상기 제1 본딩패드(171)는 상기 제1 전극(141) 위에 배치될 수 있다.
상기 제2 본딩패드(172)는 상기 반사층(160) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(171)는 상기 보호층(150)에 제공된 상기 복수의 제4 개구부(h4)를 통하여 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 복수의 제4 개구부(h4)는 상기 제2 개구부(h2)와 수직 방향에서 서로 중첩되지 않고 어긋나도록 배치될 수 있다. 상기 복수의 제4 개구부(h4)와 상기 제2 개구부(h2)가 서로 수직으로 어긋나는 경우, 상기 제1 본딩패드(171)로 주입되는 전류가 상기 제1 전극(141)의 수평 방향으로 골고루 퍼질 수 있고, 따라서 상기 복수의 제4 개구부(h4)에서 전류가 골고루 주입될 수 있다.
또한, 상기 제2 본딩패드(172)는 상기 보호층(150)에 제공된 상기 복수의 제3 개구부(h3)를 통하여 상기 제2 전극(142)의 상부 면에 접촉될 수 있다. 상기 복수의 제3 개구부(h3)는 상기 복수의 제1 개구부(h1)와 수직 방향에서 서로 중첩되지 않도록 배치되는 경우 상기 제2 본딩패드(172)로 주입되는 전류가 상기 제2 전극(142)의 수평 방향으로 골고루 퍼질 수 있고, 따라서 상기 복수의 제3 개구부(h3)에서 전류가 골고루 주입될 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)은 상기 복수의 제4 개구부(h4) 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
실시 예에 의하면, 상기 제1 본딩패드(171)와 상기 제2 전극패드(172)에 전원이 인가됨에 따라, 상기 반도체 구조물(110)이 발광될 수 있게 된다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 본딩패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 반도체 구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 반도체 구조물(110)에서 방출되는 빛은 상기 반사층(160)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다. 또한, 상기 반도체 구조물(110)에서 방출되는 빛은 상기 반도체 구조물(110)의 측면 방향으로도 방출될 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 반도체 구조물(110)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있고, 상기 반도체 소자(100)의 전기적인 특성을 확보할 수 있게 된다.
실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에는 적정 간격이 제공되어야 반도체 소자 패키지 제조 시 프레임에 실장되는 과정에서 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전기적으로 연결되는 것을 방지할 수 있다. 이러한 점을 고려하여 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60% 이하가 되도록 설정될 수 있다.
실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 신뢰성을 향상시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.
실시 예에 의하면, 상기 반사층(160)에 의하여, 상기 반도체 구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 반사층(160)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 상기 반도체 소자(100)가 실장 되는 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 간격을 고려하여 선택될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 패드부 및 제2 패드부와 상기 반도체 소자의 제1 본딩패드(171) 및 제2 본딩패드(172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 확보될 수 있다.
상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 광학적 특성을 확보하고 공정 마진을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다.
실시 예에서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격으로서, 125 마이크로 미터 이상 300 마이크로 이하를 예시하였다. 그러나, 이에 한정하지 않고, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은, 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서 125 마이크로 미터보다 작게 배치될 수도 있고, 광학적 특성을 향상시키기 위해서 300 마이크로 미터보다 크게 배치될 수도 있다.
실시 예에 의하면, 상기 반사층(160)과 상기 반사층(160)에 의하여, 상기 반도체 구조물(110)로부터 방출되는 빛이 상기 제1 전극(141)과 상기 제2 전극(142)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 구조물(110)에서 생성되어 방출되는 빛이 상기 제1 전극(141)과 상기 제2 전극(142)에 입사되어 손실되는 것을 최소화할 수 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
한편, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171) 및 상기 제2 본딩패드(172)는 Sn층 또는 In층을 포함할 수 있다. 예로서, 상기 제1 및 제2 본딩패드(171, 172)는 상기 보호층(150) 위에 배치된 Ag층과 상기 Ag층 위에 배치된 Sn층 또는 In층을 포함할 수 있다.
실시 예에 따른 상기 제1 및 제2 본딩패드(171, 172)가 Ag층과 Sn층을 포함하는 경우, 반도체 소자 패키지를 제조하는 과정에서 패키지 몸체에 제공된 프레임 또는 패드부 간의 본딩 과정에서 금속간 화합물(IMC: InterMetallic Compound)층이 형성될 수 있다.
이때, 상기 금속간 화합물(IMC)층은 상기 제1 및 제2 본딩패드(171, 172)에 포함된 물질과 패키지의 프레임 또는 패드부에 포함된 물질 간의 반응에 의하여 형성될 수 있다. 예로서, 상기 금속간 화합물(IMC)층은 Ag와 Sn을 포함할 수 있다. 또한, 금속간 화합물층은 AgSn층을 포함할 수 있다.
금속간 화합물(IMC)층의 형성을 이용하는 반도체 소자 패키지 및 반도체 소자 패키지 제조방법에 의하면, 실시 예에 따른 반도체 소자(100)의 제1 및 제2 본딩패드(171, 172)와 패키지 몸체의 프레임 간의 결합에 의한 금속간 화합물층의 용융점이 일반적인 본딩 물질의 용융점에 비해 더 높은 값을 갖도록 선택될 수 있다.
따라서, 실시 예에 따른 반도체 소자 소자 패키지는 메인 기판 등에 리플로우(reflow) 공정을 통해 본딩되는 경우에도 리멜팅(re-melting) 현상이 발생되지 않으므로 전기적 연결 및 물리적 본딩력이 열화되지 않는 장점이 있다.
또한, 실시 예에 따른 반도체 소자 패키지 및 반도체 소자 패키지 제조방법에 의하면, 반도체 소자를 패키지 몸체에 실장하는 프리 본딩 공정 및 에어 리플로우 공정이 상대적으로 저온에서 수행될 수 있으므로, 반도체 소자 패키지를 제조하는 공정에서 상기 패키지 몸체가 고온에 노출되지 않게 된다. 따라서, 실시 예에 의하면, 상기 패키지 몸체가 고온에 노출되어 손상되거나 변색이 발생되는 것을 방지할 수 있다.
이에 따라, 패키지 몸체를 구성하는 물질에 대한 선택 폭이 넓어질 수 있게 된다. 실시 예에 의하면, 패키지 몸체는 세라믹 등의 고가의 물질뿐만 아니라, 상대적으로 저가의 수지 물질을 이용하여 제공될 수도 있다.
예를 들어, 패키지 몸체는 PPA(PolyPhtalAmide) 수지, PCT(PolyCyclohexylenedimethylene Terephthalate) 수지, EMC(Epoxy Molding Compound) 수지, SMC(Silicone Molding Compound) 수지를 포함하는 그룹 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 제1 본딩패드(171) 및 상기 제2 본딩 패드(172)가 Sn 또는 In을 포함하는 저융점의 금속 물질을 포함하고, 반도체 소자 패키지 제조 과정에서 금속간 화합물(IMC)이 형성되는 경우에 대한 설명 및 장점에 대해서는 뒤에서 도면을 참조하여 더 살펴 보기로 한다.
한편, 반도체 소자(100)의 전기적 특성을 검출하는 방안으로서 검사장비의 측정단자를 상기 제1 본딩패드(171) 및 상기 제2 본딩패드(172)에 접촉하여 전기적 특성을 측정하는 방법이 이용될 수 있다.
그런데, 상기 제1 및 제2 본딩패드(171, 172)가 Sn 또는 In 등의 저융점 금속 물질을 포함하는 경우, 검사가 수행되는 과정에서 검사장비의 측정단자가 상기 제1 및 제2 본딩패드(171, 172)에 접촉됨에 따라 Sn 또는 In에 의한 오염 등의 부작용으로 인하여 측정결과가 왜곡되어 검출되는 현상이 발생될 수 있다.
예를 들어, 반도체 소자(100)의 실제 동작전압(Vf) 특성은 정상이지만 검사장비의 측정단자가 오염됨에 따라 동작전압이 높게 측정되거나 실제 동작전압과 다른 값을 갖는 것으로 검출되는 오류가 발생될 수 있다.
실시 예에 의하면, 상기 보호층(150)에 제공된 복수의 측정부(PB1, PB2, PB3, PB4)를 통하여 상기 제1 전극(141)과 상기 제2 전극(142)에 검사장비의 측정단자를 직접 접촉시키고 반도체 소자(100)의 전기적 특성을 검출할 수 있다.
상기 제1 및 제3 측정부(PB1, PB3)는 상기 제1 본딩패드(171)에 제공된 제1 및 제3 리세스(R1, R3)를 통하여 노출될 수 있다. 또한, 상기 제2 및 제4 측정부(PB2, PB4)는 상기 제2 본딩패드(172)에 제공된 제2 및 제4 리세스(R2, R4)를 통하여 노출될 수 있다.
따라서, 실시 예에 따른 반도체 소자(100)에 의하면, 반도체 소자(100)의 전기적 특성을 검출함에 있어 검사장비의 측정단자가 상기 제1 및 제2 본딩패드(171, 172)에 접촉될 필요가 없으므로 측정단자가 오염되지 않을 수 있으며, 반도체 소자(100)의 왜곡되지 않은 전기적 특성을 정확하게 검출할 수 있게 된다.
그러면, 도 16 내지 도 19를 참조하여, 반도체 소자의 제1 본딩패드 및 제2 본딩 패드가 Sn 또는 In을 포함하는 저융점의 금속 물질을 포함하고, 반도체 소자 패키지 제조 과정에서 금속간 화합물(IMC)층이 형성되는 경우에 대해 살펴 보기로 한다.
먼저, 도 16은 본 발명의 실시 예에 따른 반도체 소자 패키지를 나타낸 도면이다. 도 16을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자 패키지(800)는, 도 16에 도시된 바와 같이, 반도체 소자(650), 패드부(210), 리드 프레임(220), 패키지 몸체(230), 메인기판(300)을 포함할 수 있다.
상기 반도체 소자(650)는 패키지 몸체(230)에 제공된 상기 패드부(210)에 전기적으로 연결될 수 있다. 상기 패드부(210)는 하부에 배치된 상기 메인기판(300)에 전기적으로 연결될 수 있다. 예로서, 상기 패드부(210)는 하부에 배치된 상기 리드 프레임(220)을 통하여 상기 메인기판(300)에 전기적으로 연결될 수 있다.
상기 패드부(210)는 상기 리드 프레임(220)과 일체로 제공될 수도 있고, 서로 분리된 구조로 제공될 수도 있다.
상기 반도체 소자(650)는 상기 리드 프레임(220) 위에 제공된 상기 패드부(210)에 배치될 수 있다. 상기 반도체 소자(650) 위에는 몰딩부(240)가 배치될 수 있다. 예로서, 상기 몰딩부(240)는 상기 반도체 소자(650)로부터 제공되는 빛을 입사 받고 파장 변환된 빛을 방출하는 파장변환 입자를 포함할 수 있다.
실시 예에 따른 반도체 소자 패키지(800)는, 도 16에 도시된 바와 같이, 상기 패드부(210) 위에 배치된 금속간 화합물(IMC)층(710)과 상기 리드 프레임(220) 아래에 배치된 본딩층(310)을 포함할 수 있다.
예로서, 상기 금속간 화합물(IMC)층(710)은 상기 반도체 소자(650)가 상기 패드부(210)에 실장되는 과정에서 형성될 수 있다. 또한, 상기 본딩층(310)은 솔더링 등의 본딩 공정에 이용되는 본딩 물질을 포함할 수 있다. 예로서, 상기 본딩층(310)은 Sn, In을 포함하는 저 융점 본딩 물질 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.
실시 예에 의하면, 상기 금속간 화합물(IMC)층(710)은 상기 본딩층(310)에 비해 더 높은 용융점을 가질 수 있다. 또한, 상기 금속간 화합물(IMC)층(710)은 상기 본딩층(310)의 용융점 아래에서 형성될 수 있다.
실시 예에 따른 반도체 소자 패키지(800) 제조방법에 의하면, 상기 반도체 소자(650)와 상기 패드부(210) 간의 본딩 공정은 상대적으로 저온의 제1 온도에서 수행될 수 있다. 또한, 상기 반도체 소자(650)와 상기 패드부(210) 간의 본딩 공정은 상대적으로 낮은 제1 압력을 가하면서 수행될 수 있다.
그리고, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩 공정은 상대적으로 고온의 제2 온도에서 수행될 수 있다. 또한, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩 공정은 상대적으로 높은 제2 압력을 가하면서 수행될 수 있다.
그러나, 이상에서 설명된 바와 같이, 상기 금속간 화합물(IMC)층(710)의 용융점이 상기 제2 온도에 비해 더 높으므로, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩을 위한 리플로우(reflow) 공정에서 상기 반도체 소자(650)와 상기 패드부(210) 간의 결합력이 열화되지 않게 된다.
또한, 이상에서 설명된 바와 같이, 상기 반도체 소자(650)와 상기 패드부(210) 간의 본딩 공정은 비교적 낮은 상기 제1 온도에서 수행될 수 있게 된다. 이에 따라, 실시 예에 의하면 상기 반도체 소자(650)와 상기 패드부(210) 간의 본딩 과정에서 상기 패키지 몸체(230)가 손상되거나 변색이 발생되는 것을 방지할 수 있게 된다.
실시 예에 의하면, 상기 반도체 소자(650)와 상기 패드부(210) 간의 본딩 공정은 비교적 낮은 상기 제1 온도에서 수행될 수 있으므로, 상기 패키지 몸체(230)를 구성하는 물질에 대한 선택 폭이 넓어질 수 있게 된다. 실시 예에 의하면, 상기 패키지 몸체(230)는 세라믹 등의 고가의 물질뿐만 아니라, 상대적으로 저가의 수지 물질을 이용하여 제공될 수도 있다.
한편, 도 17은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이고, 도 18은 본 발명의 실시 예에 따른 반도체 소자 패키지에 적용된 프레임의 예를 나타낸 도면이다.
도 17 및 도 18을 참조하여 실시 예에 따른 반도체 소자 및 반도체 소자 패키지를 설명함에 있어, 도 1 내지 도 16을 참조하여 설명된 부분과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(500)는, 도 17에 도시된 바와 같이, 반도체층(510)을 포함할 수 있다. 도 17에 도시된 반도체 소자(500)는 상기 반도체층(510)에 외부로부터 전원이 공급되는 일부 영역만을 도시한 것이다. 상기 반도체층(510)은 제1 도전형 반도체층으로 제공될 수 있다. 또한, 상기 반도체층(510)은 제2 도전형 반도체층으로 제공될 수도 있다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 17에 도시된 바와 같이, 금속층(520)을 포함할 수 있다.
상기 금속층(520)은 상기 반도체층(510) 위에 배치될 수 있다. 상기 금속층(510)은 단일층으로 제공될 수도 있으며, 복수의 층으로 제공될 수도 있다. 예로서, 상기 금속층(510)은 접착 금속층, 반사 금속층, 배리어 금속층 중에서 적어도 하나의 층을 포함할 수 있다.
예로서, 상기 금속층(520)은 수십 나노미터의 두께로 제공될 수 있다. 상기 금속층(520)은 20 마이크로 미터 내지 40 마이크로 미터의 두께로 제공될 수 있다.
실시 예에 의하면, 상기 접착 금속층은 상기 반도체층(510)과의 접착력이 우수한 물질을 포함할 수 있다. 상기 접착 금속층은 예로서, Cr, Ti 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다. 상기 접착 금속층은 단일층 또는 복수의 층으로 제공될 수 있다.
상기 반사 금속층은 상기 반도체 소자(500)로부터 방출되는 빛의 파장 대역에 대해 반사도가 높은 물질을 포함할 수 있다. 상기 반사 금속층은 예로서, Al, Ag, Rh 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다. 상기 반사 금속층은 단일층 또는 복수의 층으로 제공될 수 있다.
상기 배리어 금속층은 상기 반도체 소자(500)가 패키지 몸체 등의 프레임에 본딩되는 과정에서 본딩 물질이 상기 반도체층(510)으로 확산되는 것을 방지할 수 있는 물질을 포함할 수 있다. 상기 배리어 금속층은 예로서, Ni, Cr, Ti, Cu, Pt, Au 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다. 상기 배리어 금속층은 단일층 또는 복수의 층으로 제공될 수 있다.
실시 예에 의하면, 상기 금속층(520)은 상기 반도체층(510)의 제1 도전형 반도체층에 전기적으로 연결된 제1 전극과 상기 반도체층(510)의 제2 도전형 반도체층에 전기적으로 연결된 제2 전극을 포함할 수 있다.
한편, 실시 예에 따른 반도체 소자(500)는, 도 17에 도시된 바와 같이, 제1 Ag층(530)과 Sn층(550)을 포함할 수 있다.
상기 제1 Ag층(530)은 상기 반도체층(510) 위에 배치될 수 있다. 상기 제1 Ag층(530)은 상기 금속층(520) 위에 배치될 수 있다. 상기 Sn층(550)은 상기 제1 Ag층(530) 위에 배치될 수 있다.
실시 예에 의하면, 상기 제1 Ag층(530)과 상기 Sn층(550)은 추후 실시 예에 따른 반도체 소자(500)가 반도체 소자 패키지의 프레임에 본딩되는 과정에서 금속간 화합물(IMC)층을 형성하게 된다. 실시 예에 따른 금속간 화합물(IMC)층 형성 과정에 대해서는 뒤에서 다시 설명하기로 한다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 17에 도시된 바와 같이, 제1 배리어층(540)과 제2 배리어층(560)을 포함할 수 있다.
상기 제1 배리어층(540)은 상기 제1 Ag층(530) 위에 배치될 수 있다. 상기 제1 배리어층(540)은 상기 제1 Ag층(530)과 상기 Sn층(550) 사이에 배치될 수 있다.
상기 Sn층(550)은 상기 제1 배리어층(540) 위에 배치될 수 있다. 상기 Sn층(550)은 상기 제1 배리어층(540)과 상기 제2 배리어층(560) 사이에 배치될 수 있다.
상기 제1 배리어층(540)과 상기 제2 배리어층(560)은 예로서, Ni, Cr, Ti, Cu, Pt, Au 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다. 상기 제1 배리어층(540)과 상기 제2 배리어층(560)은 단일층 또는 복수의 층으로 제공될 수 있다.
예로서, 상기 제1 배리어층(540)은 상기 제1 Ag층(530)이 산화되는 것을 방지하는 기능을 제공할 수 있다. 또한, 상기 제2 배리어층(560)은 상기 Sn층(550)이 산화되는 것을 방지하는 기능을 제공할 수 있다.
또한, 상기 제2 배리어층(560)은 실시 예에 따른 반도체 소자(500)가 패키지 몸체 등의 프레임에 본딩되는 과정에서 프레임과의 접착력을 향상시키는 기능을 제공할 수 있다.
상기 제1 배리어층(540)과 상기 제2 배리어층(560)은 같은 물질로 형성될 수도 있고, 또한 서로 다른 물질로 형성될 수도 있다. 상기 제1 배리어층(540)과 상기 제2 배리어층(560)은 수십 나노미터의 두께로 제공될 수 있다. 예로서, 상기 제1 배리어층(540)과 상기 제2 배리어층(560)은 20 나노미터 내지 40 나노미터의 두께로 제공될 수 있다.
한편, 실시 예에 따른 반도체 소자(500)에 의하면, 상기 금속층(520)과 상기 반도체층(510) 사이에 상기 반도체층(510)에 전기적으로 접속된 별도의 전도성 물질이 더 제공될 수도 있다. 또한, 다른 실시 예에 따른 반도체 소자(500)에 의하면, 상기 금속층(520)이 제공되지 않고, 상기 제1 Ag층(530)이 상기 반도체층(510)에 직접 접촉되어 배치될 수도 있다.
또한, 실시 예에 따른 반도체 소자(500)에 의하면, 상기 제1 배리어층(540)과 상기 제2 배리어층(560) 중에서 적어도 하나가 제공될 수 있다. 또한, 다른 실시 예에 따른 반도체 소자(500)에 의하면, 상기 제1 배리어층(540)과 상기 제2 배리어층(560)이 모두 제공되지 않도록 선택될 수도 있다.
상기 제1 Ag층(530)의 양은 상기 Sn층(550)의 양에 비하여 질량 퍼센트(Wt%) 기준으로 2.73 배 보다 작게 제공될 수 있다. 상기 Sn층(550)의 양이 상기 제1 Ag층(530)의 양에 비하여 질량 퍼센트(Wt%) 기준으로 1/2.73 보다 크게 제공될 수 있다.
상기 제1 Ag층(530)과 상기 Sn층(550)이 금속간 화합물(IMC)층을 형성하는 경우, Ag의 양과 Sn의 양이 질량 퍼센트(Wt%) 기준으로 2.73:1의 비율로 결합이 진행될 수 있다. 또한, Ag의 원자량이 107.8682 이고, Sn의 원자량이 118.710 이므로, At% 기준으로 보면, Ag와 Sn은 3:1의 비율로 결합이 진행될 수 있다.
그런데, 실시 예에 따른 상기 Sn층(550)은 상기 제1 Ag층(530)뿐만 아니라, 상기 반도체 소자(500)가 본딩될 패키지 몸체의 프레임에 제공된 금속층과도 금속간 화합물(IMC)층을 형성할 수 있어야 한다.
이에 따라, 상기 Sn층(550)과 상기 제1 Ag층(530)의 양은, 상기 Sn층(550)과 상기 제1 Ag층(530) 간의 금속간 화합물(IMC)층이 형성될 때, 상기 Sn층(550)이 남을 수 있도록 각 층의 양이 선택되어야 한다.
이는 상기 Sn층(550)이 상기 제1 Ag층(530) 뿐만 아니라 프레임과도 금속간 화합물(IMC)층을 형성할 수 있어야, 실시 예에 따른 반도체 소자와 프레임에 제공된 패드부 간에 안정적인 본딩 결합력이 제공될 수 있기 때문이다.
예로서, 상기 제1 Ag층(530)과 상기 Sn층(550)은 각각 수 마이크로 미터의 두께로 제공될 수 있다. 상기 제1 Ag층(530)의 두께는 상기 Sn층(550)의 두께에 비하여 0.47 배 보다 작게 제공될 수 있다.
실시 예에 의하면 상기 Sn층(550)의 두께는 2 마이크로 미터 내지 4 마이크로 미터로 제공될 수 있다. 그리고, 상기 제1 Ag층(530)의 두께는 0.6 마이크로 미터 내지 1.8 마이크로 미터로 제공될 수 있다.
실시 예에 따른 반도체 소자(500)에 의하면, 상기 반도체층(510) 위에 배치된 층들은 본딩패드로 지칭될 수도 있다. 상기 반도체층(510)은 본딩패드를 통하여 전원을 공급받을 수 있다.
예로서, 실시 예에 따른 본딩패드는 Ag층/Au층/Sn층/Au층을 포함할 수 있다. 또한, 실시 예에 따른 본딩패드는 Ti층/Ag층/Au층/Sn층/Au층을 포함할 수 있다. 또한, 실시 예에 따른 본딩패드는 Ag층/Au층/Sn층, Ag층/Sn층/Au층, 또는 Ag층/Sn층을 포함할 수도 있다.
한편, 본 발명의 실시 예에 따른 반도체 소자 패키지에 적용된 프레임(600)은, 도 18에 도시된 바와 같이, 복수의 층으로 제공될 수 있다.
실시 예에 따른 프레임(600)은, 도 18에 도시된 바와 같이, 제1층(610), 제2층(620), 제2 Ag층(630)을 포함할 수 있다.
참고로, 도 18에 도시된 실시 예에 따른 프레임(600)은 도 17을 참조하여 설명된 상기 반도체 소자(500)가 본딩되기 전의 상태를 나타낸 것이다.
상기 제1층(610)은 상기 프레임(600)의 기본 지지부재이며 예로서 Cu층으로 제공될 수 있다. 또한, 상기 제2층(620)은 가공된 상기 제1층(610)의 상면에 도금층으로 형성될 수 있다. 예로서, 상기 제2층(620)은 Ni 도금층으로 제공될 수 있으며, 상면이 평탄하게 제공될 수 있다.
실시 예에 따른 프레임(600)은 상기 제2 Ag층(630)을 포함할 수 있다. 상기 제2 Ag층(630)은 도 17을 참조하여 설명된 상기 반도체 소자(500)가 본딩되는 과정에서 상기 Sn층(550)과의 결합에 의하여 금속간 화합물(IMC)층을 형성할 수 있다.
예로서, 상기 제1층(610)의 두께는 수십 마이크로 미터 내지 수백 마이크로 미터로 제공될 수 있다. 또한, 상기 제2층(620)의 두께는 수 마이크로 미터로 제공될 수 있다. 또한, 상기 제2 Ag층(630)의 두께는 수 마이크로 미터로 제공될 수 있다.
실시 예에 의하면, 상기 제2 Ag층(630)의 두께는 Ag 물질과 함께 결합되어 금속간 화합물(IMC)층을 형성할 상기 반도체 소자(500)에 제공된 상기 Sn층(550)의 양에 따라 그 두께 및 양이 선택될 수 있다.
또한, 상기 제2층(620)이 Ni층으로 형성되는 경우, Ni층은 열 팽창에 대한 변화가 작은 것으로 알려져 있다. 이에 따라, 패키지 몸체가 열 팽창에 의하여 그 크기 또는 배치 위치가 변화되는 경우에도, 상기 Ni층에 의하여 상부에 본딩된 본딩패드의 위치가 안정적으로 고정될 수 있게 된다. 상기 제2층(620)의 두께는 예로서 1 마이크로 미터 내지 2 마이크로 미터로 제공될 수 있다.
다음으로, 실시 예에 따른 반도체 소자(500)가 프레임(600)에 본딩된 반도체 소자 패키지에서 금속간 화합물(IMC)층이 형성된 예에 대해 살펴 보기로 한다.
도 19는 본 발명의 실시 예에 따른 반도체 소자 패키지에 적용된 금속간 화합물(IMC)층을 설명하는 도면이다.
도 19를 참조하여 실시 예에 따른 반도체 소자 패키지에 적용된 금속간 화합물층을 설명함에 있어 도 1 내지 도 18을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자 패키지(700)는, 도 19에 도시된 바와 같이, 프레임(600), 금속간 화합물(IMC)층(710), 반도체층(510)을 포함할 수 있다.
상기 프레임(600)은 도 18을 참조하여 설명된 제1층(610)과 제2층(620)을 포함할 수 있다. 상기 금속간 화합물(IMC)층(710)은 상기 프레임(600) 위에 배치될 수 있다. 상기 금속간 화합물(IMC)층(710)은 상기 프레임(600)과 상기 반도체층(510) 사이에 배치될 수 있다. 상기 반도체층(510)은 상기 금속간 화합물(IMC)층(710) 위에 배치될 수 있다.
상기 금속간 화합물(IMC)층(710)은 Ag와 Sn을 포함하는 금속간 화합물(IMC)층으로 제공될 수 있다. 상기 금속간 화합물(IMC)층(710)은, 도 17 및 도 18을 참조하여 설명된 바와 같이, 상기 제1 및 제2 Ag층(530, 630)과 상기 Sn층(550) 간의 결합에 의하여 형성될 수 있다.
실시 예에 따른 상기 금속간 화합물(IMC)층(710)은, 실시 예에 따른 반도체 소자(500)가 상기 프레임(600) 위에 배치되고 에어 리플로우(air reflow)가 수행되는 공정에서 형성될 수 있다.
실시 예에 의하면, 에어 리플로우(air reflow) 공정에 의하여, 상기 Sn층(550)에 포함된 Sn 물질이 상기 제1 Ag층(530) 방향으로 확산되고 결합됨에 따라, Sn 물질과 Ag 물질에 의한 상기 금속간 화합물(IMC)층(710)이 형성될 수 있다. 또한, 에어 리플로우(air reflow) 공정에 의하여, 상기 Sn층(550)에 포함된 Sn 물질이 상기 제2 Ag층(630) 방향으로 확산되고 결합됨에 따라, Sn 물질과 Ag 물질에 의한 상기 금속간 화합물(IMC)층(710)이 형성될 수 있다.
예로서, 상기 금속간 화합물(IMC)층(710)은 Ag의 양과 Sn의 양이 질량 퍼센트(Wt%) 기준으로 2.73:1의 비율로 형성될 수 있다.
한편, 실시 예에 의하면, 상기 금속간 화합물(IMC)층(710)은 Ag와 Sn의 조성비가 일정 범위 내에서 변화되어 형성될 수도 있다. 예로서, 상기 금속간 화합물(IMC)층(710)은 Ag의 양이 질량 퍼센트(Wt%)를 기준으로 Sn의 양에 비해 2.27:1 내지 3.18:1의 범위로 제공될 수도 있다.
또한, 실시 예에 의하면, 상기 금속간 화합물(IMC)층(710)은 Au가 더 포함된 영역을 포함할 수 있다. 실시 예에 따른 반도체 소자(500)는 도 17에 도시된 바와 같이 제1 및 제2 배리어층(540, 560)을 포함할 수도 있는데, 상기 제1 및 제2 배리어층(540, 560)에 포함된 Au 물질이 상기 금속간 화합물(IMC)층(710)에 포함될 수 있다.
예로서, 상기 Au가 포함된 영역은 상기 금속간 화합물(IMC)층(710)의 중앙 영역과 상기 프레임(600) 사이에 제공될 수 있다. 상기 Au가 포함된 영역은 상기 금속간 화합물(IMC)층(710) 내에서 상기 반도체층(510)에 비해 상기 프레임(600)에 더 가깝게 제공될 수 있다.
한편, 실시 예에 따른 반도체 소자 패키지에 의하면, 상기 금속간 화합물(IMC)층(710)과 상기 제2층(620) 사이에, 도 18을 참조로 설명된 상기 제2 Ag층(630)이 더 배치될 수도 있다.
예로서, 상기 금속간 화합물(IMC)층(710)이 형성됨에 있어, 상기 제2 Ag층(630)에 포함된 Ag 물질 중에서 상기 Sn층(550)과 금속간 화합물층을 형성하지 않고 남는 양이 존재하는 경우, 상기 금속간 화합물(IMC)층(710)과 상기 제2층(630) 사이에 상기 제2 Ag층(630)이 존재할 수도 있다.
또한, 실시 예에 의하면, 상기 반도체층(510)과 상기 금속간 화합물(IMC)층(710) 사이에 도 17을 참조하여 설명된 금속층(520)이 더 배치될 수도 있다.
이상에서 설명된 바와 같이, 실시 예에 따른 반도체 소자 패키지 및 반도체 소자 패키지 제조방법에 의하면, 실시 예에 따른 반도체 소자의 본딩패드와 프레임 간의 결합에 의한 금속간 화합물층의 용융점이 일반적인 본딩 물질의 용융점에 비해 더 높은 값을 갖도록 선택될 수 있다.
따라서, 실시 예에 따른 반도체 소자 소자 패키지는 메인 기판 등에 리플로우(reflow) 공정을 통해 본딩되는 경우에도 리멜팅(re-melting) 현상이 발생되지 않으므로 전기적 연결 및 물리적 본딩력이 열화되지 않는 장점이 있다.
또한, 실시 예에 따른 반도체 소자 패키지 및 반도체 소자 패키지 제조방법에 의하면, 프리 본딩 공정 및 에어 리플로우 공정이 상대적으로 저온에서 수행되므로, 반도체 소자 패키지를 제조하는 공정에서 패키지 몸체가 고온에 노출되지 않게 된다. 따라서, 실시 예에 의하면, 패키지 몸체가 고온에 노출되어 손상되거나 변색이 발생되는 것을 방지할 수 있다.
이에 따라, 패키지 몸체를 구성하는 물질에 대한 선택 폭이 넓어질 수 있게 된다. 실시 예에 의하면, 상기 패키지 몸체는 세라믹 등의 고가의 물질뿐만 아니라, 상대적으로 저가의 수지 물질을 이용하여 제공될 수도 있다.
예를 들어, 패키지 몸체는 PPA(PolyPhtalAmide) 수지, PCT(PolyCyclohexylenedimethylene Terephthalate) 수지, EMC(Epoxy Molding Compound) 수지, SMC(Silicone Molding Compound) 수지를 포함하는 그룹 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
한편, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지는 광원 장치에 적용될 수 있다.
또한, 광원 장치는 산업 분야에 따라 표시 장치, 조명 장치, 헤드 램프 등을 포함할 수 있다.
광원 장치의 예로, 표시 장치는 바텀 커버와, 바텀 커버 위에 배치되는 반사판과, 광을 방출하며 반도체 소자를 포함하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다. 또한, 표시 장치는 컬러 필터를 포함하지 않고, 적색(Red), 녹색(Gren), 청색(Blue) 광을 방출하는 반도체 소자가 각각 배치되는 구조를 이룰 수도 있다.
광원 장치의 또 다른 예로, 헤드 램프는 기판 상에 배치되는 반도체 소자 패키지를 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
광원 장치의 다른 예인 조명 장치는 커버, 광원 모듈, 방열체, 전원 제공부, 내부 케이스, 소켓을 포함할 수 있다. 또한, 실시 예에 따른 광원 장치는 부재와 홀더 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈은 실시 예에 따른 반도체 소자 또는 반도체 소자 패키지를 포함할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 특허청구범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
100 반도체 소자 105 기판
110 반도체 구조물 111 제1 도전형 반도체층
112 활성층 113 제2 도전형 반도체층
120 전류확산층 130 투광성 전극층
141 제1 전극 141a 제1 서브 전극
141a1, 141a2 제1 가지 전극 142 제2 전극
142a 제2 서브 전극 142a1, 142a2, 142a3 제2 가지 전극
150 보호층 160 반사층
171 제1 본딩패드 172 제2 본딩패드
PB1 제1 측정부 PB2 제2 측정부

Claims (10)

  1. 제1 도전형 반도체층, 상기 제1 도전형 반도체층 위에 배치된 활성층, 상기 활성층 위에 배치된 제2 도전형 반도체층을 포함하는 반도체 구조물;
    상기 반도체 구조물 위에 배치된 투광성 전극층;
    상기 투광성 전극층 위에 배치되며, 상기 투광성 전극층의 상면을 노출시키는 복수의 제1 개구부와 상기 제1 도전형 반도체층의 상면을 노출시키는 복수의 제2 개구부를 포함하는 반사층;
    상기 반사층 위에 배치되며, 상기 복수의 제2 개구부를 통해 상기 제1 도전형 반도체층에 접촉된 제1 전극;
    상기 반사층 위에 상기 제1 전극과 이격되어 배치되며, 상기 복수의 제1 개구부를 통해 상기 투광성 전극층에 접촉된 제2 전극;
    상기 제1 전극 및 상기 제2 전극 위에 배치되며, 상기 제2 전극의 상면을 노출시키는 복수의 제3 개구부, 상기 제1 전극의 상면을 노출시키는 복수의 제4 개구부, 상기 제1 전극의 상면을 노출시키는 제1 측정부, 상기 제2 전극의 상면을 노출시키는 제2 측정부를 포함하는 보호층;
    상기 보호층 위에 배치되며, 상기 복수의 제4 개구부를 통해 상기 제1 전극에 접촉되고 상기 제1 측정부를 노출시키는 제1 본딩패드;
    상기 보호층 위에 배치되며, 상기 복수의 제3 개구부를 통해 상기 제2 전극에 접촉되고 상기 제2 측정부를 노출시키는 제2 본딩패드;
    를 포함하고,
    상기 제1 전극은 제1 서브 전극과 복수의 제1 가지 전극을 포함하고,
    상기 제1 서브 전극은 상기 제1 본딩패드 아래에 배치되고, 상기 복수의 제1 가지 전극은 상기 제1 서브 전극으로부터 상기 제2 전극 방향으로 연장되어 배치되고,
    상기 제2 전극은 제2 서브 전극과 복수의 제2 가지 전극을 포함하고,
    상기 제2 서브 전극은 상기 제2 본딩패드 아래에 배치되고, 상기 복수의 제2 가지 전극은 상기 제2 서브 전극으로부터 상기 제1 전극 방향으로 연장되어 배치되고,
    상기 복수의 제1 가지 전극과 상기 복수의 제2 가지 전극은 상기 반사층의 상면에 서로 엇갈리게 배치되고,
    상기 복수의 제1 개구부 중에서 이웃하는 제1 개구부 간의 거리가, 상기 복수의 제1 및 제2 개구부 중에서 이웃하는 제1 개구부와 제2 개구부 간의 거리와 다르게 제공된 반도체 소자.
  2. 제1항에 있어서,
    상기 복수의 제1 개구부 중에서 이웃하는 제1 개구부 간의 거리는 110 마이크로 미터 내지 140 마이크로 미터이고,
    상기 복수의 제2 개구부 중에서 이웃하는 제2 개구부 간의 거리는 110 마이크로 미터 내지 140 마이크로 미터이고,
    상기 복수의 제1 및 제2 개구부 중에서 이웃하는 제1 개구부와 제2 개구부 간의 거리는 120 마이크로 미터 내지 160 마이크로 미터인 반도체 소자.
  3. 제1항에 있어서,
    상기 복수의 제1 및 제2 가지 전극 중에서 이웃하는 제1 가지 전극과 제2 가지 전극 간의 거리는 110 마이크로 미터 내지 140 마이크로 미터인 반도체 소자.
  4. 제1항에 있어서,
    상기 복수의 제1 가지 전극은 상기 반사층의 상면에 수직한 제1 방향에서 상기 복수의 제2 개구부와 중첩되어 제공되고,
    상기 복수의 제2 가지 전극은 상기 제1 방향에서 상기 복수의 제1 개구부와 중첩되어 제공된 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 및 제2 본딩패드는 상기 보호층 위에 배치된 Ag층과 상기 Ag층 위에 배치된 Sn층을 포함하는 반도체 소자.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
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