KR20180073435A - 트렌치 게이트 igbt - Google Patents

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KR20180073435A
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trench
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emitter
layer
trenches
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료 칸다
히토시 마츠우라
슈이치 키쿠치
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
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Abstract

[과제] 고성능의 트렌치 게이트 IGBT를 제공하는 것.
[해결수단] 본 실시형태에 관계되는 트렌치 게이트 IGBT는, 반도체 기판(11)과, 반도체 기판(11)에 설치된 채널층(15)과, 채널층(15)의 양측에 설치된 2개의 플로팅 P형층(12)으로서, 채널층(15)보다도 깊은 플로팅 P층(12)과, 2개의 플로팅 P층(12) 사이에 배치된 2개의 에미터 트렌치(13)로서, 플로팅 P층(12)과 각각 접하는 에미터 트렌치(13)와, 2개의 에미터 트렌치(13) 사이에 배치된 적어도 2개의 게이트 트렌치(14)와, 2개의 게이트 트렌치(14) 사이에 배치되어, 게이트 트렌치(14)와 각각 접하는 소스 확산층(19)을 구비한 것이다.

Description

트렌치 게이트 IGBT{TRENCH GATE IGBT}
본 발명은 트렌치 게이트 IGBT에 관한 것이다.
특허문헌 1에는 트렌치 게이트 IGBT(Insulated　Gate　Bipolar Transistor)가 개시되어 있다. 특허문헌 1의 도 31의 IGBT는, P형 플로팅 영역의 사이에 배치된 트렌치 게이트를 구비하고 있다.
[특허문헌 1] 일본 특개 2013-140885호 공보
이러한 트렌치 게이트 IGBT에서는, 성능을 더 향상시키고 싶다고 하는 요망이 있다.
그 밖의 과제와 신규한 특징은, 본 명세서의 기술 및 첨부도면으로부터 명확해질 것이다.
일 실시형태에 의하면, 트렌치 게이트 IGBT는, 2개의 플로팅층(層)과, 2개의 플로팅층 사이에 플로팅층과 접하도록 배치된 2개의 에미터(emitter) 트렌치와, 상기 2개의 에미터 트렌치 사이에 배치된 적어도 2개의 게이트 트렌치를 구비한 것이다.
상기 일 실시형태에 의하면, 고성능의 트렌치 게이트 IGBT를 제공할 수 있다.
[도 1] 본 실시형태 1에 관계되는 IGBT의 구성을 모식적으로 나타내는 평면도이다.
[도 2] 본 실시형태 1에 관계되는 IGBT의 구성을 모식적으로 나타내는 단면도이다.
[도 3] 변형예 1에 관계되는 IGBT의 구성을 모식적으로 나타내는 단면도이다.
[도 4] 본 실시형태 2에 관계되는 IGBT의 구성을 모식적으로 나타내는 단면도이다.
[도 5] 본 실시형태 3에 관계되는 IGBT의 구성을 모식적으로 나타내는 단면도이다.
설명의 명확화를 위해, 이하의 기재 및 도면은, 적당히, 생략, 및 간략화가 되어 있다. 또한, 각 도면에 있어서, 동일한 요소에는 동일한 부호가 붙여져 있으며, 필요에 따라 중복설명은 생략되어 있다.
우선, 특허문헌 1에 나타내는 트렌치 게이트 IGBT(Insulated　Gate Bipolar Transistor)에 관하여 설명한다. 특허문헌 1의 트렌치 게이트 IGBT(이하, 간단히 IGBT라고도 칭한다)는, P형 플로팅 영역(플로팅 P형층(層)이라고 하며, 이하, FLP층이라고 한다)을 갖고 있다. 캐리어 축적 효과를 높임으로써 콜렉터(collector)·에미터간(間) 전압(Vce(sat))을 저감할 수 있다.
또한, 특허문헌 1의 도 31에 나타내는 IGBT는, 메탈 에미터 전극에 접속된 트렌치(이하, 에미터 트렌치)와, 메탈 게이트 전극에 접속된 트렌치(이하, 게이트 트렌치)를 갖고 있다. 그리고, 게이트 트렌치가 2개의 에미터 트렌치 사이에 배치되어 있다. 즉, 2개의 FLP층 사이에는, 에미터 트렌치, 게이트 트렌치, 에미터 트렌치의 순번으로 배치되어 있다. 이 구조(이하, EGE 구조)에 의해, 귀환 용량(Cres)을 저감할 수 있기 때문에, 스위치 특성을 향상시킬 수 있다.
특허문헌 1의 트렌치 게이트 IGBT에서는, 콜렉터·에미터간 전압(Vce(sat))의 저감과 스위치 특성의 향상이 가능하게 되어 있다. 또한, FLP층이 트렌치보다도 깊게 되어 있는 것은, 트렌치 바닥 단부(bottom end)에서의 전계(電界)를 완화시켜, 내압(耐壓)(BVces)을 향상시키기 위해서이다. FLP층이 얕고, FLP층의 폭이 넓으면 내압(BVces)이 저하해 버린다. 또한, 엄밀하게는, 입력 용량(Cies)에 대해 귀환 용량(Cres)을 작게 하는 것이 중요하다.
특허문헌 1의 도 31에 나타나는 트렌치 게이트 IGBT에서는, 통상의 셀(cell)에 비해, 게이트 트렌치의 점유율이 작아진다. 이 때문에, 입력 용량(Cies)이 작아지고, 노이즈의 영향을 받기 쉬워진다고 하는 문제나, ESD(ElectroStatic Discharge) 내량(耐量)이 저하하는 등의 문제가 있다. 이것은, 전류대(current band)가 작은(즉, 칩 사이즈가 작은) 제품일수록 심하게 된다.
본 실시형태에 관계되는 트렌치 게이트 IGBT는 특성 향상과, 노이즈 내성, ESD 내량의 향상을 양립시키는 것을 목적으로 고안된 것이다. 본 실시형태에 관계되는 트렌치 게이트 IGBT는 소전류 용도에 있어서, 특히 유효하다. 또한, 본 실시형태에 관계되는 트렌치 게이트 IGBT의 기본적 구성, 및 제조 방법에 관해서는, 특허문헌 1의 개시된 내용을 적당히 참조할 수 있다.
실시형태 1.
본 실시형태 1에 관계되는 트렌치 게이트 IGBT에 관해, 도 1, 및 도 2를 이용하여 설명한다. 도 1은, 트렌치 게이트 IGBT(1)(이하, 간단히 IGBT(1)라 한다)의 셀의 주요부의 구성을 모식적으로 나타내는 평면도이다. 도 2는, 도 1의 II－II단면도이며, 2개의 인접하는 플로팅 P형층(12) 사이의 구성을 나타내고 있다. 또한, 도면에서는, 설명의 명확화를 위해, 반도체 기판(11)의 두께 방향(깊이 방향)을 Z 방향으로 하고, Z 방향에 직교하는 평면을 XY 평면으로 하고 있다. XY 평면에 있어서, Y 방향은 후술하는 선상(線狀)의 게이트 트렌치(14)의 길이 방향이며, X 방향은 게이트 트렌치(14)의 너비 방향이다. X 방향과 Y 방향은 직교하고 있다.
IGBT(1)는, 반도체 기판(11), 플로팅 P형층(이하, FLP층)(12), 에미터 트렌치(13), 게이트 트렌치(14), 채널층(15), 절연막(17), 에미터 전극(18), 소스 확산층(19), 콘택트(21), 게이트 전극(31), P형 웰(32), 콘택트(36)를 구비하고 있다.
반도체 기판(11)은, 예를 들면, 실리콘 단결정 웨이퍼이며, 인(P) 등의 불순물이 도입된 N형 기판으로 되어 있다. 반도체 기판(11)에는, FLP층(12), 에미터 트렌치(13), 게이트 트렌치(14), 채널층(15)이 형성되어 있다. 반도체 기판(11) 상에는, 절연막(17), 및 에미터 전극(18)이 형성되어 있다. 또한, 도시를 생략하지만, 반도체 기판(11)의 이면측은 P형의 콜렉터로 된다.
FLP층(12)은, 붕소 등의 불순물이 도입된 P형의 웰이다. FLP층(12)의 전위(電位)는, 플로팅으로 되어 있다. 도 1, 2에 나타내는 바와 같이, 셀에는, 2개의 플로팅 P층(12)이 설치되어 있다. 2개의 FLP층(12)은, X 방향으로 이간(離間)하여 설치되어 있다. 각각의 FLP층(12)은, XY 평면에서 보아 직사각형 모양으로 되어 있다.
도 2에 나타내는 바와 같이, 인접하는 2개의 FLP층 사이에는, 2개의 에미터 트렌치(13)가 설치되어 있다. 2개의 에미터 트렌치(13)는, X 방향으로 이간하여 설치되어 있다. 에미터 트렌치(13)는 FLP층(12)과 접하도록 배치되어 있다. 즉, 2개의 에미터 트렌치(13)의 한쪽(예를 들면, +X측의 에미터 트렌치(13))이, 2개의 FLP층(12)의 한쪽(예를 들면, +X측의 FLP층(12))과 접하고, 2개의 에미터 트렌치(13)의 다른쪽(예를 들면, -X측의 에미터 트렌치)이, 2개의 FLP층(12)의 다른쪽(예를 들면, -X측의 FLP층(12))과 접하고 있다.
도 1에 나타내는 XY 평면에서 보아, FLP층(12)은, 직사각형 모양으로 형성되어 있다. XY 평면에서 보아, 에미터 트렌치(13)는, コ자 형상으로 형성되어 있다. 그리고, XY 평면에서 보아, コ자 형상의 에미터 트렌치(13)는, 직사각형 모양의 FLP층(12)의 세 변과 접하고 있다. FLP층(12)이 에미터 트렌치(13)보다도 깊게 되어 있다. 이에 의해, 트렌치 바닥 단부에서의 전계를 완화시켜, 내압(BVces)을 향상시킬 수 있다.
또한, 도 1에 나타내는 바와 같이, FLP층(12) 상에는, 폴리실리콘 전극(35)이 형성되어 있다. X 방향에 있어서, 폴리실리콘 전극(35)은, FLP층(12)을 걸치도록 형성되어 있다. 따라서, X 방향에 있어서의 폴리실리콘 전극(35)의 단부는, 에미터 트렌치(13) 상에 형성되어 있다.
그리고, 폴리실리콘 전극(35)은, 에미터 전위를 취하기 위해, 에미터 트렌치(13)와 접속되어 있다. 폴리실리콘 전극(35)은, 예를 들면, 폴리실리콘막에 의해 형성되어 있다. 폴리실리콘 전극(35) 상에는, 콘택트(36)가 설치되어 있다. 콘택트(36)는, 폴리실리콘 전극(35)과 접촉하고 있다. 따라서, 콘택트(36)는, 폴리실리콘 전극(35)을 통해, 에미터 트렌치(13)와 접속되어 있다. 콘택트(36)를 통해, 에미터 트렌치(13)가 에미터 전위에 접속된다.
도 2에 나타내는 바와 같이, 2개의 에미터 트렌치(13) 사이에는, 2개의 게이트 트렌치(14)가 배치되어 있다. 2개의 게이트 트렌치(14)는, X 방향으로 이간하여 배치되어 있다.
도 1에 나타내는 바와 같이, 게이트 트렌치(14)는, Y 방향을 길이 방향으로 하는 선상의 트렌치이다. XY 평면에서 보아, 게이트 트렌치(14)는, 2개의 에미터 트렌치(13) 사이의 위치로부터, 게이트 전극(31)과 중복되는 위치까지, Y 방향으로 연재(延在)하고 있다. 즉, 게이트 트렌치(14)의 +Y 방향의 단부는, 게이트 전극(31)과 중복되어 있다.
또한, 게이트 트렌치(14)의 +Y 방향의 단부에 있어서, 2개의 게이트 트렌치(14)는 게이트 트렌치(14a)를 통해, 접속되어 있다. 게이트 전극(31)을 통해, 게이트 트렌치(14)에 게이트 전위가 공급된다. 게이트 전극(31)은, 예를 들면, 폴리실리콘 전극(35)과 동일층의 폴리실리콘막에 의해 형성되어 있다. 게이트 전극(31)은, P형 웰(32) 상에 형성되어 있다.
또한, 게이트 트렌치(14)는, 예를 들면, 트렌치의 내표면(內表面)에 형성된 게이트 산화막과, 트렌치에 매립된 실리콘막을 구비하고 있다. 에미터 트렌치(13)는 게이트 트렌치(14)와 동일한 프로세스에 의해 형성할 수 있다.
또한, 도 2에 나타내는 바와 같이, 반도체 기판(11)의 표면에는 채널층(15)이 형성되어 있다. 채널층(15)은 2개의 에미터 트렌치(13) 사이에 배치되어 있다. 채널층(15)은, 붕소 등의 불순물이 도입된 P+형의 웰로 되어 있다. 채널층(15)은, FLP층(12)보다도 얕은 웰로 되어 있다. 즉, FLP층(12)은, 채널층(15)보다도 깊게 형성되어 있다.
반도체 기판(11) 상에는, 절연막(17)이 형성되어 있다. 절연막(17)은 실리콘 산화막 등이다. 절연막(17) 상에는 에미터 전극(18)이 형성되어 있다. 에미터 전극(18)은, 예를 들면, 폴리실리콘막이며, 폴리실리콘 전극(35)과 동일층으로 형성할 수 있다. 절연막(17)은, 콘택트(21)를 갖고 있다. 콘택트(21)에는, 에미터 전극(18)이 매설되어 있다. 즉, 절연막(17)에 설치된 콘택트(21)를 통해, 에미터 전극(18)이 채널층(15)과 접속되어 있다. 도 1에 나타내는 XY 평면에서 보는 바와 같이, 콘택트(21)는, Y 방향을 길이 방향으로 하는 선상으로 형성되어 있다.
또한, 2개의 게이트 트렌치(14) 사이에는, FET(Field　Effect　Transistor)의 소스 확산층(19)이 형성되어 있다. 소스 확산층(19)은, 반도체 기판(11)의 채널층(15)의 표면에 형성되어 있다. 소스 확산층(19)은, 게이트 트렌치(14)에 접해 있다. 소스 확산층(19)은, N+형의 에미터 확산층이며, 콘택트(21)를 통해, 에미터 전위와 접속된다.
이와 같이, 2개의 에미터 트렌치(13) 사이에는, 2개의 게이트 트렌치(14)가 배치되어 있다. IGBT(1)는, X 방향에 있어서, 인접하는 2개의 FLP층(12) 사이에, 에미터 트렌치(13), 게이트 트렌치(14), 게이트 트렌치(14), 에미터 트렌치(13)의 순번으로 배치된 구조(이하, EGGE 구조)를 갖고 있다. EGGE 구조에서는, 2개의 FLP층(12) 사이에, 2개의 에미터 트렌치(13)가 배치되고, 2개의 에미터 트렌치(13) 사이에 적어도 2개의 게이트 트렌치(14)가 배치된다.
EGGE 구조에 의해, EGE 구조의 이점을 유지하면서, 게이트 트렌치(14)의 점유율을 증가시킬 수 있다. 따라서, 입력 용량(Cies)을 증가시킬 수 있다. 이 때문에, 노이즈 내량, ESD 내량이 향상된다. 이것은, 예를 들면, 칩 사이즈가 작은 저전류 용도에 있어서, 더 유효하다. 특히는, IGBT(1)는, 소전류 용도의 인버터에 적합하다.
물론, 2개의 에미터 트렌치(13) 사이에는 배치되는 게이트 트렌치(14)의 수는 2개에 한하지 않고, 3개 이상이어도 된다. EGGE 구조에서는 게이트 트렌치(14)를 복수개 배치하고 있기 때문에, 용량값이나 전류 밀도의 컨트롤성(性)을 갖게 할 수 있다. 플로팅 구조에 의해, 콜렉터·에미터간 전압(Vce(sat))을 저감할 수 있다. 또한, FLP층(12)을 에미터 트렌치(13)에 의해 게이트 트렌치(14)와 접촉을 시키지 않는 구성으로 되어 있다. 즉, 에미터 트렌치(13)가 게이트 트렌치(14)와 FLP층(12) 사이에 개재된다. 따라서, 귀환 용량(Cres)의 저감 효과를 유지하면서, 설계의 유연성을 갖게 하는 것이 가능해진다.
변형예 1.
실시형태 1의 변형예 1에 관계되는 트렌치 게이트 IGBT(1a)(이하, 간단히 IGBT(1a)라고 한다)에 관해, 도 3을 이용하여 설명한다. 도 3은, IGBT(1a)의 구성을 모식적으로 나타내는 XZ 단면도이다. 또한, IGBT(1a)의 기본적 구성은, 도 1, 도 2에 나타낸 IGBT(1)와 동일하기 때문에, 적당히 설명을 생략한다. 도 3에서는, 에미터 트렌치(13)와 게이트 트렌치(14) 사이에 배치된 채널층(15)을 채널층(15a, 15b)으로서 나타내고 있다.
IGBT(1a)는, 에미터 트렌치(13)와 게이트 트렌치(14) 사이에 배치된 소스 확산층(19)을, 더 구비하고 있다. 트렌치 게이트 IGBT(1a)에는, 2개의 게이트 트렌치(14) 사이의 영역뿐만 아니라, 게이트 트렌치(14)와 에미터 트렌치(13) 사이의 영역에 소스 확산층(19)이 설치되어 있다. 즉, 채널층(15a, 15b)의 표면에 소스 확산층(19)이 형성되어 있다. X 방향에 있어서, 1개의 게이트 트렌치(14)의 양측에 소스 확산층(19)이 배치되어 있다. 이와 같이 함으로써, 소스 밀도를 올릴 수 있어, 더 큰 전류를 흘릴 수 있다. 게이트 트렌치(14)와 에미터 트렌치(13) 사이에 설치된 소스 확산층(19) 이외에 관해서는, 실시형태 1과 동일하기 때문에 설명을 생략한다.
또한, 실시형태 1의 도 2에 나타내는 구성에서는, 게이트 트렌치(14)와 에미터 트렌치(13) 사이의 영역에 소스 확산층(19)이 설치되어 있지 않은 구성으로 되어 있다. 즉, 2개의 게이트 트렌치(14) 사이에만, 소스 확산층(19)이 설치되어 있다. 이 경우, 게이트 트렌치(14)와 에미터 트렌치(13) 사이의 무효 영역을 좁게 할 수 있다. 따라서, 무효 영역을 축소할 수 있어, 면적을 작게 할 수 있다.
소스 확산층(19)의 크기는, 흘리는 전류에 대응해서 조정하면 된다. 예를 들면, 소스 확산층(19)의 면적을 크게 함으로써, 전류를 크게 할 수 있으며, 소스 확산층(19)을 작게 함으로써, 전류를 작게 할 수 있다. 소스 확산층(19)을 작게 함으로써, 부하(負荷)가 단락(短絡)된 때에 흐르는 단락 전류를 작게 할 수 있다. 소스 확산층(19)의 크기에 의해, 단락 내량을 조정할 수 있다.
실시형태 2.
본 실시형태에 관계되는 트렌치 게이트 IGBT(2)(이하, 간단히 IGBT(2)라고 한다)에 관해, 도 4를 이용하여 설명한다. 도 4는, IGBT(2)의 구성을 모식적으로 나타내는 단면도이다. 도 4에 대해서도, 도 3과 동일하게, 에미터 트렌치(13)와 게이트 트렌치(14) 사이에 배치된 채널층(15)을 채널층(15a, 15b)으로서 나타내고 있다.
본 실시형태에서는, 절연막(17)에 설치된 콘택트(21)의 배치가 상이하다. 또한, 콘택트(21)의 배치 이외의 기본적 구성에 관해서는, 실시형태 1의 IGBT(1)와 동일하기 때문에, 설명을 생략한다.
본 실시형태에서는, 채널층(15a, 15b) 상에 콘택트(21)가 형성되어 있지 않고, 즉, 채널층(15a, 15b)은, 절연막(17)으로 덮여 있다. 따라서, 에미터 트렌치(13)와 게이트 트렌치(14) 사이에 배치된 채널층(15a, 15b)이 플로팅으로 되어 있다.
채널층(15a, 15b)을 플로팅으로 함으로써, 축적 캐리어(正孔)가 콘택트에 흡수되지 않게 된다. 따라서, 축적 효과가 높아져, 콜렉터·에미터간 전압(Vce(sat))을 저감할 수 있다.
실시형태 3.
본 실시형태에 관계되는 IGBT(3)에 관해, 도 5를 이용하여 설명한다. 도 5는, IGBT(3)의 구성을 모식적으로 나타내는 단면도이다. 본 실시형태에서는, 절연막(17)에 설치된 콘택트(21)의 배치가 상이하다. 또한, 콘택트(21)의 배치 이외의 기본적 구성에 관해서는, 실시형태 1과 동일하기 때문에, 설명을 생략한다.
도 5에 있어서도, 도 3, 도 4와 동일하게, 에미터 트렌치(13)와 게이트 트렌치(14) 사이에 배치된 채널층(15)을 채널층(15a, 15b)으로서 나타내고 있다. 또한, 채널층(15a) 상의 콘택트(21)를 콘택트(21a)로 하고, 채널층(15b) 상의 콘택트(21)를 콘택트(21b)로서 나타내고 있다.
콘택트(21a)가, 에미터 트렌치(13) 상으로부터, 채널층(15a) 상까지 연재하고 있다. 즉, 콘택트(21a)가 에미터 트렌치(13)와 채널층(15a)의 경계를 걸치고 있다. 콘택트(21b)가, 에미터 트렌치(13) 상으로부터, 채널층(15b) 상까지 연재하고 있다. 즉, 콘택트(21a)가 에미터 트렌치(13)와 채널층(15a)의 경계를 걸치고 있다.
이와 같이 함으로써, 에미터 트렌치(13)로부터 게이트 트렌치까지의 무효 영역의 거리를 축소하는 것이 가능해진다. 따라서, 무효 영역을 축소할 수 있어, 면적을 작게 할 수 있다.
예를 들면, 상기 실시형태에 관계되는 반도체 장치에서는, 반도체 기판, 반도체층, 확산층(확산 영역) 등의 도전형(P형 혹은 N형)을 반전시킨 구성으로 해도 된다. 그 때문에, N형, 및 P형의 한쪽의 도전형을 제1 도전형으로 하고, 다른쪽의 도전형을 제2 도전형으로 한 경우, 제1 도전형을 P형, 제2 도전형을 N형으로 할 수도 있고, 반대로 제1 도전형을 N형, 제2 도전형을 P형으로 할 수도 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 근거하여 구체적으로 설명했지만, 본 발명은 이미 기술한 실시형태로 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에 있어서 여러 가지 변경이 가능한 것은 말할 필요도 없다.
1 트렌치 게이트 IGBT
11 반도체 기판
12 FLP층
13 에미터 트렌치
14 게이트 트렌치
15 채널층
17 절연막
18 에미터 전극
19 소스
21 콘택트
31 게이트 전극
35 폴리실리콘 전극
36 콘택트

Claims (6)

  1. 기판과,
    상기 기판에 설치된 제1 도전형(導電型)의 채널층과,
    상기 채널층의 양측에 설치된 2개의 플로팅층으로서, 상기 채널층보다도 깊은 제1 도전형의 플로팅층과,
    상기 2개의 플로팅층 사이에 배치된 2개의 에미터 트렌치로서, 상기 플로팅층과 각각 접하는 에미터 트렌치와,
    상기 2개의 에미터 트렌치 사이에 배치된 적어도 2개의 게이트 트렌치와,
    상기 2개의 게이트 트렌치 사이에 배치되어, 상기 게이트 트렌치와 각각 접하는 소스 확산층
    을 구비한 트렌치 게이트 IGBT(Insulated　Gate Bipolar　Transistor).
  2. 제1항에 있어서,
    상기 에미터 트렌치와 상기 게이트 트렌치의 사이에는, 상기 소스 확산층이 배치되어 있지 않은 트렌치 게이트 IGBT.
  3. 제1항에 있어서,
    상기 에미터 트렌치와 상기 게이트 트렌치의 사이에 배치된 소스 확산층을, 더 구비한 트렌치 게이트 IGBT.
  4. 제1항에 있어서,
    상기 게이트 트렌치와 상기 에미터 트렌치의 사이에 배치된 상기 채널층이 플로팅으로 되어 있는 트렌치 게이트 IGBT.
  5. 제1항에 있어서,
    상기 에미터 트렌치와 접속하는 콘택트를 갖는 절연막이 상기 기판 상에 형성되고,
    상기 콘택트가, 상기 에미터 트렌치 상으로부터, 상기 에미터 트렌치와 상기 게이트 트렌치 사이의 상기 채널층 상까지 연재(延在)하고 있는 트렌치 게이트 IGBT.
  6. 제1항에 있어서,
    상기 플로팅층이 상기 에미터 트렌치보다도 깊게 형성되어 있는 트렌치 게이트 IGBT.
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