KR20180045029A - 배선 복잡성이 감소된 시프트 레지스터 - Google Patents

배선 복잡성이 감소된 시프트 레지스터 Download PDF

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Abstract

시프트 레지스터가 설명된다. 시프트 레지스터는 복수의 셀 및 레지스터 공간을 포함한다. 시프트 레지스터는 시프트된 데이터를 수신하는 입력들과 시프트된 데이터를 송신하는 출력들을 갖는 회로를 포함하고, i) 제1 및 제2 논리적으로 순서화된 셀들 사이에 물리적으로 위치하는 셀들의 회로는 임의의 논리적 시프트를 수행하지 않도록 구성되고; ii) 직전의 논리적으로 순서화된 셀에 의해 송신된 시프트된 데이터를 수신하도록 커플링된 셀들의 회로는 시프트 레지스터에 의해 실행중인 시프트 명령에서 특정된 시프트의 양이 할당된 입력에서 수신된 데이터를 로컬 레지스터 공간에 기입하는 회로를 포함하고, iii) 시프트된 데이터를 직후의 논리적으로 순서화된 셀로 송신하도록 커플링된 셀들의 회로는 데이터가 수신된 입력의 시프트 양으로부터 증분된 시프트 양이 할당된 출력으로부터 데이터를 송신하는 회로를 포함한다.

Description

배선 복잡성이 감소된 시프트 레지스터
관련 사건
본 출원은 그 전체가 참고로 인용된 2015년 12월 4일자로 제출된 "SHIFT REGISTER WITH REDUCED WIRING COMPLEXITY"라는 명칭의 미국 가출원 제62/263,530호의 이익을 주장한다.
발명의 분야
본 발명의 분야는 일반적으로 컴퓨팅 과학에 관한 것으로, 더욱 구체적으로는 배선 복잡성이 감소된 시프트 레지스터에 관한 것이다.
이미지 처리는 전형적으로 어레이로 조직되는 픽셀 값들의 처리를 수반한다. 여기서, 공간적으로 조직화된 2차원 어레이는 이미지들의 2차원 특성을 포착한다(추가적인 차원들은 시간(예를 들어, 2차원 이미지들의 시퀀스) 및 데이터 유형(예를 들어, 컬러)을 포함할 수 있다). 전형적인 시나리오에서, 어레이화된 픽셀 값들(arrayed pixel values)은 모션 이미지를 포착하기 위해 정지 이미지 또는 프레임 시퀀스를 생성한 카메라에 의해 제공된다. 전통적인 이미지 프로세서들은 전형적으로 두 극단치(extreme) 중 어느 한 측에 있다.
제1 극단치는 범용 프로세서 또는 범용 유사 프로세서(예를 들어, 벡터 명령어 강화를 갖는 범용 프로세서) 상에서 실행되는 소프트웨어 프로그램들로서 이미지 처리 작업들을 수행한다. 제1 극단치는 전형적으로 매우 다양한 애플리케이션 소프트웨어 개발 플랫폼을 제공하지만, 연관된 오버헤드(예를 들어, 명령어 인출 및 디코드, 온칩 및 오프칩 데이터 처리, 추론적 실행)와 결합된 보다 정교한 데이터 구조들의 사용은 궁극적으로 프로그램 코드의 실행 동안 데이터의 단위당 더 많은 양의 에너지가 소모되는 결과를 가져온다.
제2의 반대 극단치는 고정 기능 하드와이어드 회로(fixed function hardwired circuitry)를 훨씬 더 큰 데이터 블록에 적용한다. 커스텀 설계 회로들(custom designed circuits)에 직접적으로 적용되는 더 큰 데이터 블록을 사용하면 데이터 단위당 전력 소비가 크게 감소한다. 그러나, 커스텀 설계 고정 기능 회로를 사용하면 일반적으로 프로세서가 수행할 수 있는 작업 세트가 제한적이게 된다. 이와 같이, 폭넓은 다용도 프로그래밍 환경(제1 극단치와 연관됨)은 제2 극단치에서 부족하다.
데이터 단위당 개선된 전력 효율성과 결합된 매우 다용도의 애플리케이션 소프트웨어 개발 기회들을 제공하는 기술 플랫폼이 바람직하지만 아직 결여된 해결책으로 남아 있다.
시프트 레지스터가 설명된다. 시프트 레지스터는 복수의 셀 및 레지스터 공간을 포함한다. 시프트 레지스터는 시프트된 데이터를 수신하는 입력들과 시프트된 데이터를 송신하는 출력들을 갖는 회로를 포함하고, i) 제1 및 제2 논리적으로 순서화된 셀들(logically ordered cells) 사이에 물리적으로 위치하는 셀들의 회로는 임의의 논리적 시프트를 수행하지 않도록 구성되고; ii) 직전의 논리적으로 순서화된 셀에 의해 송신된 시프트된 데이터를 수신하도록 커플링된 셀들의 회로는 시프트 레지스터에 의해 실행되는 시프트 명령에서 특정된 시프트의 양이 할당된 입력에서 수신된 데이터를 로컬 레지스터 공간에 기입하는 회로를 포함하고, iii) 시프트된 데이터를 직후의 논리적으로 순서화된 셀로 송신하도록 커플링된 셀의 회로는 데이터가 수신된 입력의 시프트 양으로부터 증분된 시프트 양이 할당된 출력으로부터 데이터를 송신하는 회로를 포함한다.
시프트 레지스터의 셀은 각자의 입력들에 각자의 데이터 항목들을 수신하기 위한 수단을 갖는 것으로 설명되고, 여기서, 입력들은 각각 상이한 각자의 시프트 양을 할당 받는다. 시프트 레지스터에 대한 셀은 또한 시프트 명령에 의해 특정된 시프트 양을 갖는 입력들 중 하나에서 수신된 데이터 항목들 중 하나의 데이터 항목을 레지스터 공간에 기입하는 수단을 갖는다. 시프트 레지스터를 위한 셀은 또한 다른 데이터 항목들이 각각 수신된 각자의 입력들의 시프트 양보다 점진적으로 더 높은 시프트 양을 할당받은 각자의 출력들로부터의 데이터 항목들 중 다른 데이터 항목을 송신하는 수단을 갖고, 여기서, 점진적으로 더 큰 시프트 양은 시프트 명령에 의해 특정된 시프트 양보다 작다. 시프트 레지스터의 셀은 또한 레지스터 공간으로부터 데이터 항목을 판독하고 판독한 데이터 항목을 크기가 1인 시프트 양이 할당된 출력으로부터 송신하는 수단을 갖는다.
다음의 설명 및 첨부 도면들은 본 발명의 실시예들을 설명하기 위해 사용된다. 도면들에서:
도 1은 폐루프 시프트 레지스터(closed loop shift register)를 도시한다.
도 2a는 엄격한 논리적 순서로 레이아웃되지 않은 셀들을 갖는 폐루프 시프트 레지스터를 도시한다.
도 2b는 엄격한 논리적 순서로 레이아웃되지 않고 단일 사이클에서 상이한 시프트 양을 지원하는 셀들을 갖는 폐루프 시프트 레지스터를 도시한다.
도 3은 단일 사이클에서 상이한 시프트 양을 지원하는 개선된 시프트 레지스터에 대한 아키텍처를 도시한다.
도 4는 도 3의 시프트 레지스터의 셀들의 지원 로직 회로(supporting logic circuitry)에 대한 단위 셀 설계들(unit cell designs)을 도시한다.
도 5a, 도 5b 및 도 5c는 시프트 레지스터에 의한 상이한 시프트 동작들을 도시한다.
도 6은 도 5a, 도 5b 및 도 5c의 시프트 레지스터와 상이한 물리적 레이아웃을 갖는 시프트 레지스터에 의한 시프트 동작을 도시한다.
도 7은 시프팅 단위 셀 로직 회로 설계를 도시한다.
도 8은 양방향 시프트 레지스터를 도시한다.
도 9는 2차원 시프트 레지스터 어레이를 도시한다.
도 10은 본 출원의 시프트 레지스터를 사용하는 2차원 시프트 레지스터 어레이의 설계를 도시한다.
도 11은 2차원 시프트 레지스터의 수평 시프트 레지스터와 수직 시프트 레지스터 사이의 커플링을 도시한다.
도 12는 2차원 시프트 레지스터의 수평 시프트 레지스터 단위 셀 회로와 수직 시프트 레지스터 단위 셀 회로 사이의 커플링을 도시한다.
도 13은 본 명세서에 설명된 시프트 레지스터에 의해 수행되는 방법을 도시한다.
도 14는 이미지 프로세서의 스텐실 프로세서 컴포넌트를 도시한다.
도 15는 컴퓨팅 시스템을 도시한다.
도 1은 8의 치수를 갖는 예시적인 폐루프 시프트 레지스터 회로(100)를 도시한다. 여기서, 고유 데이터는 8개의 셀 각각에 저장된다. 시프트 명령을 받으면 각각의 레지스터의 내용은, 내용을 1번째 셀로 롤백하는 8번째 셀을 제외한 모든 셀에 대해 "오른쪽으로" 한 셀을 시프트시킨다. 즉, 셀 0은 내용을 셀 1로 시프트시키고, 셀 1은 내용을 셀 2로 시프트시키고, 이와 같이 하여, 셀 7은 내용을 셀 0으로 시프트시킨다.
도 1은 시프트 레지스터의 예시적인 물리적 레이아웃을 도시한다. 도 1에서 알 수 있는 바와 같이, 셀들은 논리적 순서로 물리적으로 레이아웃된다. 즉, 셀 0은 셀 1 옆에 물리적으로 위치하고, 셀 1은 셀 2 옆에 물리적으로 위치하는 것 등이다. 논리적 순서로 셀들을 물리적으로 레이아웃하는 것의 문제점이 와이어(101)의 길이이다. 여기서, 이 기술분야에서 이해되는 바와 같이, 더 긴 와이어들은 더 많은 저항 및 커패시턴스에 대응하고, 그에 따라서 주어진 구동 강도에 대해 더 느린 전파 지연에 대응한다(또는 역으로, 다른 셀들 사이의 더 짧은 길이의 와이어들과 동일한 전파 지연을 갖는 와이어(101)를 구동하는 것이면 셀 7의 출력 드라이버에 의한 더 많은 전력 소모에 대응한다). 여기서, 신호 와이어들은 RC 지배된다. 이와 같이, 지연은 일단 중계기들이 삽입되면 거리에 선형적으로 비례한다. 와이어(101)가 다른 셀들 사이의 더 짧은 와이어들보다 더 긴 전파 지연을 갖는다고 가정하면, 훨씬 더 짧은 출력 와이어들을 갖는 셀 0 내지 셀 6이, 셀 9가 내용을 셀 0으로 시프트할 수 있는 것보다 훨씬 더 빠르게 자신의 내용을 이웃 셀로 시프트할 수 있더라도, 시프트 레지스터(100)의 성능은 와이어(101)에 의해 제한된다.
바로 위에 설명된 문제점에 대한 해결책은 논리적 순서와 상이한 순서로 시프트 레지스터의 셀들을 물리적으로 레이아웃하는 것이다. 도 2a는 도 1의 시프트 레지스터에 대한 이러한 접근법을 설명한다. 도 2a에서 알 수 있는 바와 같이, 셀 1은 셀 5 옆에 물리적으로 위치한다. 논리적 순서와 상이한 순서로 셀들을 물리적으로 레이아웃하는 것에 의해, 도 2a의 시프트 레지스터에서 가장 긴 와이어들은 도 1의 와이어(101)보다 짧고, 이것은 결국 도 1의 시프트 레지스터와 비교하여 도 2a의 시프트 레지스터에 의한 잠재적으로 더 우수한 성능에 대응한다.
도 1 및 도 2a의 두 시프트 레지스터는 +1 시프트 레지스터만을 도시한다(시프트 레지스터는 오직 하나의 논리적 단위 셀의 거리만큼 오른쪽으로 데이터 내용을 시프트시킬 수 있다). 도 2b는 +1 시프트뿐만 아니라 +2 시프트를 지원하도록 추가로 설계되는 경우 도 2a의 시프트 레지스터를 도시한다. 즉, 단일 사이클에서, 도 2b의 시프트 레지스터의 임의의 셀은 그의 내용을 그 다음 논리적 이웃 또는 그 다음의 두 번째 논리적 이웃으로 시프트시킬 수 있다.
예를 들어, 도 2b의 직접 배선으로부터, 셀 0은 내용을 셀 1(와이어(201)을 통해) 또는 셀 2(와이어(202)를 통해)로 시프트시킬 수 있다. 그러나, 도 2b의 직접 배선 접근법의 문제점은 배선의 복잡성이다. 간단히 말하면, 도 2a 및 도 2b를 비교하면, 하나 더 많은 논리적 시프트를 도입하는 것만으로, 도 2a의 회로보다 많은 수의 더 긴 와이어가 도 2b의 회로에 도입된다. 배선 복잡성 문제점은 더 큰 치수 시프트 레지스터(단위 셀의 수에 관하여) 및/또는 더 넓은 범위의 논리적 시프트(예를 들어, +1, +2, +3 및 +4)를 지원하는 시프트 레지스터에 대해 악화된다. r개의 레지스터로, +n의 시프트를 지원하기 위해, 도 2b의 접근법은 2*(n-1) 단위 길이인 가장 긴 와이어를 갖는 r*n개의 와이어를 필요로 할 것이다.
따라서, 예를 들어, 더 높은 성능 및 감소된 전력 소비가 바람직한 넓은 범위의 논리적 시프트 옵션들을 갖는 큰 치수 시프트 레지스터에 대해, 보다 양호한 시프트 레지스터 설계가 필요하다.
도 3은 개선된 시프트 레지스터 설계(300)의 물리적 아키텍처를 도시한다. 도 3에서 알 수 있는 바와 같이, 시프트 레지스터(300)는 상부 부분(301) 및 하부 부분(302)을 갖는 지원 로직(supporting logic)을 갖는 단위 셀들로서 간주될 수 있다. 논리적 및 물리적 시프트는 시프트 레지스터 주변의 "루프"에서 한 방향으로 발생한다. 다양한 실시예들에서, 모든 논리적 시프트가 동일한 방향(예를 들어, 양수 또는 "+")에 존재하는 동안 상부 부분(301)은 한 방향으로(예를 들어, 오른쪽으로) 물리적으로 시프트하도록 구상될 수 있고 하부 부분(302)은 다른 방향으로(예를 들어, 왼쪽으로) 물리적으로 시프트하도록 구상될 수 있다. 도 3에서 알 수 있는 바와 같이, 각각의 단위 셀을 지원하는 각자의 로직 회로(303_0 내지 303_N)는 두 물리적 방향으로 시프팅을 수행할 수 있다.
도 4는 도 3의 지원 로직 회로(303_1 내지 303_N)에 대한 단위 셀 로직 회로 설계들(401, 402)을 도시한다. 도 4의 각각의 단위 셀 로직 설계(401, 402)는 한 방향으로 시프팅을 지원할 수 있다. 이와 같이, 도 3의 시프트 레지스터의 지원 로직(303_1 내지 303_N)의 각각의 인스턴스(instance)는 도 4의 단위 셀 로직 설계들(401, 402)로부터 선택된 단위 셀 로직의 2개의 인스턴스를 갖는다(즉, 각각의 방향에 대한 하나의 선택된 단위 셀 로직 설계, 또는 다른 방식으로, 상부 부분에 대한 하나의 선택 및 하부 부분에 대한 하나의 선택).
아래에서 추가로 더욱 상세하게 설명되는 바와 같이, 어떤 특정 단위 셀 로직 설계가 임의의 특정 단위 셀의 지원 로직의 임의의 특정 방향/부분에 대해 선택되는 것은 시프트 레지스터의 단위 셀들 사이의 전체 논리적 관계에 대한 각각의 셀의 물리적 레이아웃 위치의 함수이다. 따라서, 시프트 레지스터 내의 논리적 식별자 및 물리적 위치에 따라, 일부 단위 셀은 단위 셀(401)의 2개의 인스턴스를 가질 수 있고, 다른 단위 셀들은 단위 셀(402)의 2개의 인스턴스를 가질 수 있고, 또 다른 단위 셀들은 단위 셀(401)의 하나의 인스턴스 및 단위 셀(402)의 하나의 인스턴스를 가질 수 있다. 일례로서, 도 4의 단위 셀들(401, 402)은 +1, + 2, +3 및 +4 논리적 시프트를 수행할 수 있는 시프트 레지스터에 대한 것이다. 아래에 상세히 설명된 바와 같은 전반적인 설계 접근법을 계속 준수하면서 다른 시프트 양 방식들이 가능하다.
도 4의 2개의 단위 셀은 시프팅 단위 셀(401) 및 비-시프팅(또는 "스트레이트-스루(straight-through)") 단위 셀(402)을 포함한다. 시프팅 단위 셀(401)은 이웃 셀로부터 입력 데이터 내용을 수신한다. 여기서, 각각의 입력은 그 입력에서 수신되는 데이터에 이미 적용된 논리적 시프트의 양을 나타낸다. 예를 들어, +1 입력에서 수신된 데이터는 시프팅 단위 셀(401)에서 수신시 1번 논리적으로 시프트되고, +2 입력에서 수신된 데이터는 시프팅 셀(401)에서 수신시 2번 논리적으로 시프트되고, +3 입력에서 수신된 데이터는 시프팅 셀(401)에서 수신시 논리적으로 시프트되고, +4 입력에서 수신된 데이터는 시프팅 셀(401)에서 수신시 4번 논리적으로 시프트된다.
시프팅 셀(401)은 또한 송신되는 데이터가 시프팅 셀(401)로부터 송신되는 순간에 얼마만큼 시프트되었는지를 나타내는 출력들을 갖는다. 즉, +1 출력은 시프팅 셀(401)에 의해 송신되는 순간에 1번 시프트된 데이터에 대응하고, +2 출력은 시프팅 셀(401)에 의해 송신되는 순간에 2번 시프트된 데이터에 대응하고, +3 출력은 시프팅 셀(401)에 의해 송신되는 순간에 3번 시프트된 데이터에 대응하고, +4 출력은 시프팅 셀(401)에 의해 송신되는 순간에 4번 시프트된 데이터에 대응한다.
정의에 의해, +1 출력에서 송신되는 데이터는 단위 셀의 로컬 레지스터 공간(403)으로부터 판독된다. 즉, 로컬 레지스터(403)로부터 판독되어 단위 셀(401)로부터 다음 셀로 보내지는 데이터는 송신되는 순간에 +1만큼 시프트된다. 이와 같이, +1 출력은 시프팅 단위 셀(401)의 로컬 레지스터 공간(403)에 커플링된다. 유사하게, +2 출력으로부터 송신되는 데이터는 시프팅 단위 셀(401)에 의해 수신된 순간에 +1만큼 이미 시프트되어야 한다. 이와 같이 +2 출력은 +1 입력에 의해 직접 공급된다. 비슷한 이유로, +3 출력은 +2 입력에 의해 직접 공급되고 +4 출력은 +3 입력에 의해 직접 공급된다.
시프팅 셀이 입력 데이터에 적용하는 처리(treatment)는 시프트 양 명령(예를 들어, +1, +2, +3, +4)에 의존한다. 시프트 명령보다 작은 시프트 양에 대응하는 입력들에 대해(예를 들어, 입력 데이터가 +1 입력에서 수신되고 시프트 명령이 +3임), 시프팅 셀(401)은 다음 더 높은 시프트 출력에서 입력 데이터를 재송신한다(예를 들어, +3 시프트 명령의 경우, 데이터는 로컬 레지스터(403)로부터 판독되어 +1 출력에서 송신되고, +1 입력에서 수신된 데이터는 +2 출력으로부터 송신되고 +2 입력에서 수신된 데이터는 +3 출력에서 송신된다). 시프트 명령과 동일한 시프트 양을 갖는 입력에서 수신되는 입력 데이터(예를 들어, +3 입력에서 수신되고 시프트 명령이 +3인 입력 데이터)에 대해, 단위 셀은 입력 데이터를 로컬 레지스터 공간(403)에 저장한다. 아래의 논의로부터 명백해지는 바와 같이, 시프트 명령보다 큰 시프트 양을 갖는 입력들 및 출력들은 셀들에 의해 자연적으로 사용되지 않는다(예를 들어, +3 시프트 명령의 경우, 임의의 셀의 +4 입력 또는 +4 출력에 데이터가 나타나지 않는다).
로컬 레지스터 공간(403)은, 실시예에서, 데이터의 폭의 2배이고 그 자체 내에서 시프팅 능력을 갖는다. 여기서, 제1 시간 프레임(예를 들어, 제1 하프 사이클) 동안, 데이터는 레지스터 공간(403_1)의 "제1" 절반으로부터 판독되고, 데이터는 적절한 입력/출력 경로들을 따라 단위 셀들 사이에서 시프트 레지스터를 통해 전파된다. 제2 시간 프레임(예를 들어, 제2 하프 사이클) 동안, 데이터는 국부적으로 각각의 단위 셀에서 레지스터 공간(403_2)의 "제2" 절반에 기입된다. 레지스터 공간(403)의 어느 부분이 판독되는지(즉, 절반이 "제1" 절반인지) 그리고 어느 부분이 기입되는지(즉, 절반이 "제2" 절반인지)는 연속적인 사이클들 사이에서 토글한다. 이 프로세스에 따르면, 다양한 양(예를 들어, +1, +2, +3 및 +4)의 시프트들이 각각 단일 사이클에서 발생할 수 있다. 그러나 레지스터 공간을 구현하는 다른 접근법들이 사용될 수 있다는 점에 유의해야 한다. 예를 들어, 다른 실시예에서, 클록 에지 상에서 모든 데이터가 판독 또는 갱신되는 플롭 기반 멀티-포트 레지스터 파일이 사용될 수 있다. 또 다른 가능한 실시예들이 존재할 수 있다.
스트레이트-스루 셀(402)은 특정의 시프트 양들을 시프팅 셀들의 특정의 입력들/출력들에 할당하는 방식을 방해하지 않으면서 논리적 순서 이외의 순서로 셀들의 물리적 레이아웃을 허용하기 위해 사용된다. 즉, 정확한 논리적 시프트 순서는 각각의 출력 노드에 입력 노드에서 수신된 것과 동일한 시프트 양을 공급하는 것에 의해 스트레이트 스루 유닛(402)에 의해 보존된다. 따라서, 논리적 순서의 2개의 시프팅 단위 셀이 그것들 사이에 물리적으로 하나 이상의 다른 셀을 갖는 경우, 이들 다른 셀은 송신 단위 셀의 출력들에서 송신되고 수신 시프팅 단위 셀의 입력들에서 수신되는 바와 같이 정확한 시프트 양을 보존하기 위해 스트레이트-스루 셀들을 갖는다.
도 5a 내지 도 5c는 +1, +2, +3 및 +4의 시프트를 지원하는 치수 10의 시프트 레지스터에 의해 설정된 데이터 경로들을 살펴본다. 상기 논의에 따르면, 셀들 각각에 대한 지원 로직 회로는 한 방향으로("우측으로") 데이터를 시프트하는 4개의 입력과 4개의 출력을 갖는 상부 절반(upper half) 및 다른 방향으로("좌측으로") 데이터를 시프트하는 또한 4개의 입력과 4개의 출력을 갖는 하부 절반(lower half)을 갖는 것으로서 간주될 수 있다. 셀들은 순수 논리적 순서(pure logical order)가 아닌 순서로 물리적으로 레이아웃된다(모든 셀이 논리적으로 순서화된 이웃들 옆에 물리적으로 위치하지는 않는다)는 점을 유의한다.
다음의 논의로부터 명백한 바와 같이, 단위 셀들(1, 2, 3 및 4)의 지원 로직 회로는 그 상부 절반에 시프팅 단위 셀을 그리고 그 하부 절반에 스트레이트 스루 단위 셀을 갖는다. 대조적으로, 단위 셀들(9, 8, 7, 6)에 대한 지원 로직은 그 상부 절반에 스트레이트 스루 단위 셀을 그리고 그 하부 절반에 시프팅 단위 셀을 갖는다. 단위 셀(5)은 그 상부 부분의 시프팅 단위 셀의 수신 부분 및 그 하부 부분의 시프팅 단위 셀의 송신 부분으로 이루어진다. 단위 셀 0은 그 하부 부분에 시프팅 단위 셀의 수신 부분 및 그 상부 부분에 시프팅 단위 셀의 송신 부분으로 이루어진다. 셀 0과 셀 5 둘다에 대하여, 수신 부분의 입력들은 시프팅 단위 셀(401)의 설계에 따라 송신 부분에 배선된다.
도 5a는 +1 시프트의 동작을 도시한다. 여기서, 셀 1 내지 셀 4가 각각 수신 측에서 논리적 순서 이웃 옆에 물리적으로 위치하는 경우, 각각의 셀의 상부 부분은 정확한 논리적 이웃으로부터 직접 데이터를 수신할 것이다. 이와 같이, 전술한 바와 같이, 셀 1 내지 셀 4의 상부 부분은 +1 시프트에 대한 정확한 시프팅 기능을 구현하는 것으로 관찰된다. 즉, 셀 1 내지 셀 4 각각의 상부 부분은 +1 입력에서 데이터를 수신하여 그것을 로컬 레지스터 공간에 저장한다. 부가적으로, 단위 셀 1 내지 4 각각은 로컬 레지스터 공간으로부터 데이터를 판독하여 그것을 +1 출력으로부터 송신한다.
단위 셀 4 및 5는 단위 셀 9, 8, 7 및 6에 의해 물리적으로 분리된다. 이와 같이, 단위 셀 9, 8, 7 및 6의 상부 절반은 스트레이트 스루 기능을 수행하는 것으로 관찰된다. 단위 셀 9, 8, 7 및 6의 상부 절반은 스트레이트 스루 기능을 수행하기 때문에, 단위 셀 5는 정확한 시프트 양을 반영하는 입력들에서(즉, +1 입력에서) 단위 셀 4에 의해 송신된 데이터를 수신한다. 이와 같이, 단위 셀 5의 상부 부분은 시프팅 단위 셀의 수신 측 기능을 수행하는 것으로 관찰된다. 단위 셀 5의 하부 부분은 시프팅 단위 셀의 송신 측 기능을 실행한다. 전체 시프트 레지스터의 하부 부분의 실행은 (단위 셀 0이 그 하부 부분에 수신 측 시프팅 셀 기능을 실행하고 그 상부 부분에서 송신 측 시프팅 단위 셀 기능을 실행하는 것을 제외하고) 상부 부분과 동일하지만 상이한 방향으로 실행된다. 모든 셀에 대해 단위 셀 로직에 의해 +1 입력들 및 출력들만이 사용된다는 점에 유의한다. 즉, 모든 단위 셀에 대한 +2, +3 및 +4 입력들 및 출력들은 임의의 데이터를 수송하지 않는다.
도 5b는 +2 시프트를 수행하는 동일한 시프트 레지스터를 도시한다. 여기서, 또한, 셀 1 내지 셀 4의 상부 부분은 +2 시프트를 위한 시프팅 단위 셀 기능을 수행하는 것으로 관찰된다. 이 셀들의 각각의 단위는 +2 입력에서 수신한 데이터를 국부적으로 저장하고, +1 출력으로부터 로컬 레지스터의 내용을 송신하고, +2 출력으로부터 +1 입력에서 수신한 데이터를 송신한다. 여기서, +1 및 +2 데이터 입력들 및 출력들이 셀들에 의해 사용되고 있지만 +3 및 +4 입력들 및 출력들은 사용되지 않는다는 점에 유의한다. 유사하게, 단위 셀 9, 8, 7 및 6의 상부 부분에 의해 수행되는 스트레이트 스루 기능은 +1 및 +2 입력들 및 출력들 모두를 이용한다. 이전과 같이, 종단 단위 셀(end unit cell) 5는 그 최상부에서 +2 수신 측 시프팅 단위 셀 기능을 수행하고 그 최하부에서 +2 송신 시프팅 단위 셀 기능을 수행한다. 마찬가지로, 종단 단위 셀 0은 그 하부 부분에서 +2 수신 측 시프팅 단위 셀 기능을 수행하고 그 최상부에서 +2 송신 시프팅 단위 셀 기능을 수행한다.
도 5c는 +3 시프트를 수행하는 동일한 시프트 레지스터를 도시한다. 셀 1 내지 셀 4의 상부 부분은 +3 시프트에 대해 시프팅 단위 셀 기능을 수행하는 것으로 관찰된다. 이 셀들 각각은 +3 입력에서 수신한 데이터를 국부적으로 저장하고, +1 출력으로부터 로컬 레지스터의 내용을 송신하고, +2 출력으로부터 +1 입력에서 수신한 데이터를 송신하고, +3 출력으로부터 +2 입력에서 수신한 데이터를 송신한다. 여기서, +1, +2 및 +3 데이터 입력들 및 출력들이 단위 셀들에 사용되고 있지만 +4 입력들 및 출력들은 사용되지 않는다는 점에 유의한다. 단위 셀 9, 8, 7 및 6의 상부 부분에 의해 수행되는 스트레이트 스루 기능은 +1, +2 및 +3 입력들 및 출력들을 이용한다. 이전과 같이, 종단 단위 셀 5는 그 상부 부분에서 +3 수신 측 시프팅 단위 셀 기능을 수행하고 그 하부 부분에서 +3 송신 시프팅 단위 셀 기능을 수행한다. 마찬가지로, 종단 단위 셀 0은 그 하부 부분에서 +3 수신 측 시프팅 단위 셀 기능을 수행하고 그 상부 부분에서 +3 송신 시프팅 단위 셀 기능을 수행한다.
도 6은 물리적 레이아웃이 상이하다는 것을 제외하고는 전술한 동일한 원리들에 따라 설계된 치수가 10인 또 다른 시프트 레지스터를 도시한다. 여기서, (도 5a 내지 도 5c의 설계와 같이) 논리적 순서로 배치되어 있는 5개의 셀의 세트들 및 5개의 이웃하는 스트레이트 스루 셀의 세트들 대신에, 대조적으로, 도 6의 설계는 논리적 순서로 레이아웃되는 2개의 셀의 세트들 및 2개의 이웃하는 스트레이트 스루 셀의 세트들을 갖는다. 도 6은 도 6의 시프트 레지스터에 의해 수행되는 +1 시프트를 도시한다.
도 5a의 시프트 레지스터와 도 6의 시프트 레지스터를 비교하면, 도 5a의 시프트 레지스터는 도 6의 시프트 레지스터(도 6에는 하나의 셀 거리의 4개의 홉이 있음)보다 더 큰 수의 가능한 최단 거리 홉(도 5a에는 하나의 셀 거리의 8개의 홉이 있음)을 갖는 것을 특징으로 할 수 있다는 점에 유의한다. 부가적으로, 도 5a의 시프트 레지스터는 도 6의 시프트 레지스터보다 더 긴 최대 거리 홉을 갖는다(도 5a의 시프트 레지스터는 5개의 셀의 최대 홉 거리를 갖고, 도 6의 시프트 레지스터는 3개의 셀의 최대 홉 거리를 갖는다).
이와 같이, 도 6의 시프트 레지스터는 도 5b의 시프트 레지스터보다 더 빨라야 한다. 회로의 일반적인 원리 또는 속성은 지연(거리)이 증가하기 전에 셀들을 레지스터의 최대 시프트 양까지 논리적 순서로 물리적으로 그룹화할 수 있다는 것이다. 도 5a의 시프트 레지스터는 최대 시프트 레지스터 양(4)보다 큰 양(5)으로 논리적 순서로 셀들을 물리적으로 그룹화하고, 도 6의 시프트 레지스터는 그렇지 않다. 이와 같이, 또한, 도 6의 회로는 도 5a의 회로보다 더 빨라야 한다.
도 7은 시프팅 단위 셀(401)에 대한 로직 설계의 실시예(701)를 도시한다. 여기서, 멀티플렉서(701)는 시프트 명령에 기초하여 로컬 레지스터 공간에 기입할 시프트된 입력을 선택한다. 즉, 시프트 명령에 의해 특정된 시프트의 양은 멀티플렉서(701)의 채널 선택 입력으로 보내진다. 회로는 또한 내부 제어 신호를 사용하고, 그 중 제1 내부 제어 신호는 임의의 시프트가 일어나고 있는지(+1, +2, +3 또는 +4) 그리고 +1 출력을 인에이블하기 위해 사용되는지를 나타낸다. 제2 내부 제어 신호는 +2, +3 또는 +4 시프트가 일어나고 있으며 +2 출력을 인에이블하기 위해 사용되는지를 나타낸다. 제3 내부 제어 신호는 +3 또는 +4 시프트가 일어나고 있으며 +3 출력을 인에이블하기 위해 사용되는지를 나타낸다. 제4 내부 제어 신호는 +4 시프트가 일어나고 있으며 +4 출력을 인에이블하기 위해 사용되는지를 나타낸다. 데이터 경로들은 다중 비트 데이터 경로들로서 이해되며, 그에 따라서, 폭이 넓은 데이터 워드들이 그것들과 함께 수송될 수 있다.
위의 논의들은 한 방향으로(+, 또는 "우측으로") 시프트하는 시프트 레지스터에 중점을 둔다. 도 8은 양방향으로(우측으로 +와 좌측으로 -) 시프트할 수 있는 양방향 레지스터의 하이 레벨 도면을 도시한다. 여기서, 양방향 시프트 레지스터는 + 시프트 레지스터에 대한 지원 단위 셀 로직(801)을 구성하고 - 시프트 레지스터에 대한 지원 단위 셀 로직(802)을 구성하고 양방향에 대해 동일한 논리적 셀들을 동일한 레지스터 공간(803)에 커플링하는 것에 의해 구현된다(간략화를 위해 도 8은 하나의 셀에 대한 커플링만을 도시한다). 시프트 및 데이터 흐름 방향들은 시계 방향보다는 반시계 방향이라는 점을 제외하고, + 시프트 레지스터(801)에 대한 로직 설계는, 예를 들어, 도 5a-c 및 도 6에 대해 전술한 것과 동일하고, - 시프트 레지스터(802)에 대한 로직 설계는 또한 도 5a-c에 대해 전술한 것과 동일하다. + 시프트를 구현하기 위해 + 로직(801)이 사용되고 - 로직은 사용되지 않는다. - 시프트를 구현하기 위해 - 로직(802)이 사용되고 + 로직(801)은 사용되지 않는다. 이와 같이, 추가적인 배선 자원들을 소비하지 않고도 어느 방향으로든지 시프트들이 가능하다. 즉, 와이어들은 + 시프트 방향과 - 시프트 방향 사이에 공유된다. 예를 들어, 도 7의 Data +4 Out 와이어를 사용하여 동일한 단위 셀에 대해 Data -4 In 와이어에 대한 바이패스 와이어를 구현할 수도 있다. 이와 같이, 본 설계는 상당한 배선 감소 효율을 허용한다.
도 9는 2차원 시프트 레지스터 어레이(900)를 도시한다. 도 9에서 알 수 있는 바와 같이, 2차원 시프트 레지스터 어레이는 실질적으로 레지스터들의 2차원 어레이를 형성하는 레지스터들의 수 또는 행(row)들을 포함한다. 셀들 사이의 화살표들은 2차원 레지스터 어레이가 우측, 좌측, 위 또는 아래로 시프트할 수 있다는 것을 나타낸다(도면의 용이함을 위해 임의의 행 또는 열을 따르는 루프백 능력은 존재할 수도 있지만 도시되지 않는다). 이와 같이, 2차원 시프트 레지스터 어레이는 SHIFT(+/-X; +/-Y) 형태의 시프트 명령들을 지원할 수 있고, 여기서 X는 행 축을 따르는 시프트 양에 대응하고, Y는 열 축을 따르는 시프트 양에 대응하며, 극성(+ 또는 -)은 양 축을 따르는 시프트의 방향(행 축을 따라 좌측 또는 우측, 그리고 열 축을 따라 위 또는 아래)을 나타낸다. 2차원 시프트 레지스터는, 예를 들어, 이하에서 더욱 상세히 설명되는 바와 같은 이미지 프로세스에서 구현될 수 있다.
도 10은 도 3 내지 도 6과 관련하여 위에서 상세히 설명된 기본 시프트 레지스터 설계로 구성되는 2차원 시프트 레지스터의 하이 레벨 도면을 도시한다. 여기서, 로직 회로 인스턴스들(1001_1 내지 1001_N)은 각각 특정 행 축을 따라 시프트 레지스터에 대한 단위 셀 로직 회로를 구현하고, 여기서 각각의 시프트 레지스터가 전술한 시프트 레지스터 설계 원리들을 구현한다. 회로(1001_1)는 제1 행을 따라 시프트 레지스터를 구현하기 위해 사용되는 로직 회로에 대응하고, 회로(1001_2)는 제2 행을 따라 시프트 레지스터를 구현하기 위해 사용되는 로직 회로에 대응하고, 나머지도 이와 같다. 도면의 용이함을 위해, 회로는 오직 한 방향으로 시프트 능력을 나타내지만, 인스턴스들(1001_1 내지 1001_N) 각각은 도 8과 관련하여 전술한 원리들에 따라 양방향 시프트 능력을 구현할 수 있다.
유사하게, 로직 회로 인스턴스들(1002_1 내지 1002_M)은 각각 특정한 열 축을 따라 시프트 레지스터에 대한 단위 셀 로직 회로를 구현하고, 여기서, 각각의 시프트 레지스터가 전술한 시프트 레지스터 설계 원리들을 구현한다. 회로(1002_1)는 제1 열을 따라 시프트 레지스터를 구현하기 위해 사용되는 로직 회로에 대응하고, 회로(1002_2)는 제2 열을 따라 시프트 레지스터를 구현하기 위해 사용되는 로직 회로에 대응하고, 나머지도 이와 같다. 또한, 도면의 용이함을 위해, 회로는 오직 한 방향으로 시프트 능력을 나타내지만, 인스턴스들(1002_1 내지 1002_N) 각각은 도 8과 관련하여 전술한 원리들에 따라 양방향 시프트 능력을 구현할 수 있다.
도 10의 회로 인스턴스들(1001, 1002)은 수평 시프트 능력을 나타내는 회로(1001) 및 수직 시프트 능력을 나타내는 회로(1002)를 갖는 시프트 레지스터의 셀들을 구현하기 위해 사용되는 로직 회로를 도시한다는 점에 유의한다. 동일한 어레이 셀과 연관된 수평 시프트 및 수직 단위 셀 시프트 회로들은 동일한 레지스터 공간에 커플링된다. 수평 시프트를 구현하기 위해, 수평 시프트 회로들(1001_1 내지 1001_M)이 모든 행을 따라 수평 시프트를 실현하는 데 이용되고, 수직 시프트를 구현하기 위해, 수직 시프트 회로들(1002_1 내지 1002_M)이 모든 열을 따라 수직 시프트를 구현하는 데 이용된다.
2차원 시프트 레지스터를 구현하는 것에 대한 문제점은, 수평 시프트 회로(1001)를 수직 시프트 회로(1002)에 커플링하고 있어서, 예를 들어 수평 시프트 및 수직 시프트가 단일 명령(예를 들어, SHIFT(+3, +4))으로 수행될 수 있다는 점이다. 도 11은 10x10 2차원 시프트 레지스터 어레이의 물리적 레이아웃을 도시하고, 여기서 각각의 행 레지스터 회로는 도 5a 내지 도 5c의 물리적 셀 레이아웃을 구현하고, 각각의 열 레지스터 회로는 도 5a 내지 도 5c의 물리적 레이아웃을 구현한다. 여기서, 어레이의 셀들은 Q/R 형태의 숫자 구문(numeric syntax)을 포함하고, 여기서 Q는 수직 논리적 셀 할당을 나타내며 R은 수평 논리적 셀 할당을 나타낸다(도 11의 좌측 최상부 가장자리들을 따라 나타나는 "행(row)" 및 "열(col)" 라벨들은 물리적인 행들 및 열들에 대응한다). 이와 같이, 임의의 행에 걸친 R 값들을 보면, 도 5a 내지 도 5c의 셀 패턴은 인식 가능하다. 부가적으로, 임의의 열에 걸친 Q 값들을 보면, 도 5a 내지 도 5c의 셀 패턴은 또한 인식 가능하다.
수평 시프트만이 필요한 경우, 데이터 시프트들은 행을 따라서만 일어난다(도 10의 회로 인스턴스들(1001)만이 사용된다). 수직 시프트만이 필요한 경우, 데이터 시프트들은 열을 따라서만 일어난다(도 10의 회로 인스턴스들(1002)만이 사용된다). 수평 시프트와 수직 시프트가 둘다 일어나는 경우, 데이터 단위들은, 예를 들어, 수평으로 먼저 시프트하고 나서 수직으로 시프트하는 구현예에서, 특정 행으로부터 정확한 논리적 수직 셀로 정확하게 시프트될 필요가 있다. 예를 들어, 행 0을 따르는 모든 셀은 수직 논리적 셀 0 내에 있는 것으로 인식된다(R 값이 각각 0이다). +1의 시프트 업(shift up)을 수행하기 위해, 행 0의 각각의 셀의 내용은 수직 논리적 값 1을 갖는 셀로 시프트될 필요가 있다(즉, 내용들은 각각 Q 값이 1인 셀들로 시프트될 필요가 있다). 따라서 화살표(1101)는 논리적으로 정확한 시프트를 수행하는 물리적 배선을 나타낸다.
도 12는 수평 시프트 로직과 수직 시프트 로직 사이의 커플링의 예를 도시한다. 여기서, 예를 들어, 시프팅 단위 셀(1201)은 도 11의 행 0의 임의의 셀에 대한 수평 시프트 로직에 대응한다. 따라서, 시프팅 단위 셀(1202)은 수평 이동으로부터 수직 이동으로 데이터 시프팅을 변환(translate)하기 위해 수평 시프트 로직(1201)이 시프트하는 셀의 수직 시프트 로직에 대응한다. 이 특정 예에서, 수직 시프트 로직(1202)은 수평 시프트 로직(1201)과 동일한 열이지만 논리적 수직 값 1(즉, 1의 Q 값을 가짐)을 갖는 수직 시프트 로직에 대응한다. 따라서, 예를 들어, 회로(1201)는 도 11의 셀(1102)에 대한 수평 시프트 회로에 대응하고, 회로(1202)는 도 11의 셀(1103)에 대한 수직 시프트 회로에 대응한다.
수평 차원에서 수직 차원으로 시프트하는 동작은 +1의 수평 시프트에 대응한다. 따라서, 데이터는 다음으로 더 높은 수직 논리적 값을 갖는 셀(예를 들어, Q 값이 0인 셀(1102)로부터 Q 값이 1인 셀(1103)로)의 +1 입력에서 수신된다. 데이터가 +1 입력에서 수직 시프팅 회로로 시프트되었다면, 수직 시프팅 회로의 동작은 위에서 상세히 설명한 바와 같이 동작한다(예를 들어, +2 수직 이동이 요구된다면, +1 수직 시프트된 데이터는 +2 신호 라인으로 시프트 업되어 다음으로 논리적으로 더 높은 셀의 레지스터에 기입될 것이다).
수평 대 수직 커플링은 도 11의 행 0 내지 행 3 각각에 대한 커플링(1101)과 유사할 것이다. 대조적으로, 커플링(1104)은 4의 논리적 Q 값에서 5의 논리적 Q 값으로의 커플링은 행 4에서 행 9로의 점프를 필요로 하기 때문에 더 길다. 도 12의 멀티플렉서(1203)의 존재에 유의한다. 여기서, 실시예에 따르면, 수평 시프트들은 임의의 시프트 명령에 대한 수직 시프트들 이전에 수행된다. 시프트 명령을 만족시키는 모든 수평 시프팅의 완료시, 명령에서 수직 시프트가 특정되지 않으면, 멀티플렉서(1203)는 수평 시프트 회로(1201)의 로컬 레지스터에 기입하는 채널을 인에이블한다. 반대로, 명령이 수직 시프트를 특정하면, 시프트 명령에 의해 특정된 모든 수평 시프팅의 완료시, 멀티플렉서(1203)는 수직 시프팅 회로(1202)까지 데이터를 라우팅하는 채널을 인에이블한다. 단지 +1의 수직 시프트가 특정되면, 데이터는 시프트 회로(1202)의 로컬 레지스터 공간에 기입된다. 더 수직으로 시프팅(more vertically shifting)이 특정되면, 단위 셀(1201)로부터 단위 셀(1202)로 시프트된 데이터는 단위 셀(1202)의 +2 출력으로부터 송신된다.
EDA 컴파일러에서 사용하기 위한 시프트 레지스터의 회로 설명들(circuit descriptions)(예를 들어, 합성 도구(synthesis tool)에서 사용하기 위한 RTL 설명)은 전체 시프트 레지스터의 합성 프로세스에서 글리치(glitch)를 피하기 위해 2개의 개별 시프트 레지스터로 나누어질 수 있다는 점에 유의해야 한다. 예를 들어, 제1 시프트 레지스터는 예를 들어 소스단(셀 0) 상의 송신 측 시프팅 단위 셀 회로 및 종단(셀 5) 상의 수신 측 시프팅 단위 셀 회로를 갖는 도 5a-5c의 시프트 레지스터의 전술한 상부 부분으로서 설명될 수 있다. 제2 시프트 레지스터는 예를 들어, 도 5a 내지 도 5c의 시프트 레지스터의 전술한 하부 부분으로서 설명될 수 있다. 시프트 레지스터를 2개의 개별 시프트 레지스터 설명으로 나누는 것에 의해, 시프트 레지스터의 논리적 "루프" 유사 설계(logical "loop" like design)로 합성 도구가 가질 수 있는 임의의 문제들이 회피될 수 있다.
도 13은 전술한 바와 같이 시프트 레지스터의 셀에 의해 수행되는 방법을 도시한다. 이 방법은 각자의 입력들에 각자의 데이터 항목들을 수신하는 단계를 포함하고, 여기서 입력들에는 각각 상이한 각자의 시프트 양(1301)이 할당된다. 이 방법은 시프트 명령(1302)에 의해 특정된 시프트 양을 갖는 입력들 중 하나의 입력에서 수신된 데이터 항목들 중 하나의 데이터 항목을 레지스터 공간에 기입하는 단계를 포함한다. 이 방법은, 데이터 항목들 중 다른 데이터 항목들을, 다른 데이터 항목들이 각각 수신된 각자의 입력들의 시프트 양보다 점진적으로 더 높은 시프트 양이 할당된 각자의 출력들로부터 송신하는 단계(1303)를 포함하고, 여기서, 점진적으로 더 높은 시프트 양은 시프트 명령에 의해 특정된 시프트 양보다 작다. 이 방법은 레지스터 공간으로부터 데이터 항목을 판독하고 판독한 데이터 항목을 크기가 1인 시프트 양이 할당된 출력으로부터 송신하는 단계(1304)를 포함한다.
전술한 2차원 시프트 레지스터 어레이의 실시예들은 하나 이상의 통합 스텐실 프로세서를 갖는 이미지 프로세서 내에서 구현될 수 있다. 다음의 논의로부터 더욱 명백해지는 바와 같은 스텐실 프로세서는 이미지 데이터의 스텐실을 처리하도록 최적화 또는 다른 방식으로 설계되는 프로세서이다.
도 14는 스텐실 프로세서 아키텍처(1400)의 실시예를 도시한다. 도 14에서 알 수 있는 바와 같이, 스텐실 프로세서는 데이터 계산 유닛(1401), 스칼라 프로세서(1402) 및 연관된 메모리(1403) 및 I/O 유닛(1404)을 포함한다. 데이터 계산 유닛(1401)은 어레이의 특정 행들 또는 열들과 연관된 실행 레인들의 어레이(1405), 2차원 시프트 어레이 구조(1406) 및 개별 랜덤 액세스 메모리들(1407)을 포함한다.
I/O 유닛(1404)은 데이터 계산 유닛(1401)에 수신된 이미지 데이터의 입력 "시트들"을 로딩하고 스텐실 프로세서로부터의 데이터의 출력 시트들을 데이터 계산 유닛으로부터 외부에 저장하는 역할을 한다. 실시예에서, 시트 데이터를 데이터 계산 유닛(1401)에 로딩하는 것은 수신된 시트를 이미지 데이터의 행들/열들로 파싱(parsing)하고 이미지 데이터의 행들/열들을 2차원 시프트 레지스터 구조(1406) 또는 실행 레인 어레이의 행들/열들의 각자의 랜덤 액세스 메모리들(1407) 내로 로딩하는 것을 수반한다(아래에서 더욱 상세히 설명됨). 시트가 처음에 메모리들(1407)에 로딩되면, 실행 레인 어레이(1405) 내의 개별 실행 레인들은 적절할 때(예를 들어, 시트의 데이터에 대한 동작 바로 이전의 로드 명령어로서) 랜덤 액세스 메모리들(1407)로부터 2차원 시프트 레지스터 구조(1406) 내로 시트 데이터를 로딩할 수 있다. (직접적으로 시트 생성기로부터든지 또는 메모리들(1407)로부터든지) 레지스터 구조(1406)에 데이터의 시트의 로딩 완료시, 실행 레인 어레이(1405)의 실행 레인들은 데이터에 대해 동작하고 최종적으로 완료 데이터를 스텐실 프로세서로부터 외부로, 또는 랜덤 액세스 메모리들(1407)로 "라이트 백(write back)"할 수 있다. 나중에 I/O 유닛(1404)이 랜덤 액세스 메모리들(1407)로부터 데이터를 인출하여 출력 시트를 형성하고, 출력 시트가 그 다음에 시트 생성기로부터 외부로 기입된다.
스칼라 프로세서(1402)는 명령어 메모리(1403)로부터 스텐실 프로세서의 프로그램 코드의 명령어들을 판독하고 명령어들을 실행 레인 어레이(1405)의 실행 레인들에 발행하는 프로그램 제어기(1409)를 포함한다. 실시예에서, 단일의 동일한 명령어가 데이터 계산 유닛(1401)으로부터 SIMD 유사 거동(SIMD-like behavior)을 실시하기 위해 어레이(1405) 내의 모든 실행 레인으로 브로드캐스트된다. 실시예에서, 스칼라 메모리(1403)로부터 판독되고 실행 레인 어레이(1405)의 실행 레인들로 발행된 명령어들의 명령어 포맷은 명령어 당 둘 이상의 연산코드를 포함하는 VLIW(very-long-instruction-word) 타입 포맷을 포함한다. 추가의 실시예에서, VLIW 포맷은 각각의 실행 레인의 ALU에 의해 수행되는 수학적 기능을 지시하는 ALU 연산코드와 (특정 실행 레인 또는 실행 레인들의 세트에 대한 메모리 연산을 지시하는) 메모리 연산코드 둘다를 포함한다. 다양한 실시예에서, 실행 레인들 자체는 그 자신의 각자의 시프트 명령어를 실행하여 시프트 레지스터의 내용들의 대규모 SIMD 2차원 시프트를 실시한다.
"실행 레인"이라는 용어는 명령어를 실행할 수 있는 하나 이상의 실행 유닛들의 세트(예를 들어, 명령어를 실행할 수 있는 로직 회로)를 지칭한다. 그러나, 실행 레인은, 다양한 실시예에서, 단지 실행 유닛들을 넘어서는 더 많은 프로세서 유사 기능(processor-like functionality)을 포함할 수 있다. 예를 들어, 하나 이상의 실행 유닛 외에도, 실행 레인은 수신된 명령어를 디코딩하는 로직 회로, 또는, 더 많은 MIMD 유사 설계의 경우에, 명령어를 인출하고 디코딩하는 로직 회로를 또한 포함할 수 있다. MIMD 유사 접근법들과 관련하여, 중앙집중된 프로그램 제어 접근법이 본 명세서에서 주로 설명되었지만, 다양한 대안적인 실시예에서 더 분산된 접근법이 구현될 수 있다(예를 들어, 어레이(1405)의 각각의 실행 레인 내에 프로그램 제어기 및 프로그램 코드를 포함함).
실행 레인 어레이(1405), 프로그램 제어기(1409) 및 2차원 시프트 레지스터 구조(1406)의 조합은 광범위한 프로그램 가능 기능을 위한 광범위하게 적응가능한/구성가능한 하드웨어 플랫폼을 제공한다. 예를 들어, 애플리케이션 소프트웨어 개발자들은, 개별 실행 레인들이 다양한 기능을 수행할 수 있고 임의의 출력 어레이 위치에 근접한 입력 이미지 데이터를 쉽게 액세스할 수 있다는 점을 감안할 때, 치수(예를 들어, 스텐실 크기)뿐만 아니라 광범위한 상이한 기능적 능력을 가진 커널들을 프로그래밍할 수 있다.
동작 동안, 실행 레인 어레이(1405) 및 2차원 시프트 레지스터(1406) 때문에, 이미지의 복수의 스텐실이 병렬로 동작될 수 있다(이 기술분야에서 이해되는 바와 같이, 스텐실은 전형적으로 이미지 내의 픽셀들의 연속적인 NxM 또는 NxMxC 그룹(여기서 N은 M과 같을 수 있음)으로서 구현된다). 여기서, 예를 들어, 각각의 실행 레인은 이미지 데이터 내의 데이터의 가치가 있는 특정 스텐실에 대한 처리를 수행하는 연산들을 실행하고, 2차원 시프트 어레이는 데이터를 시프트하여 각각의 스텐실의 데이터를 스텐실에 대한 작업들을 실행중인 실행 레인에 커플링된 레지스터 공간에 순차적으로 전달한다. 2차원 시프트 레지스터(106)는 또한 실행 레인 어레이(105)보다 큰 치수를 가질 수 있다는 점에 유의한다(예를 들어, 실행 레인 어레이가 치수 XxX인 경우, 2차원 시프트 레지스터(106)는 치수 YxY일 수 있고, 여기서, Y>X이다). 여기서 스텐실들을 완전히 처리하기 위해, 스텐실들의 좌측 에지가 실행 레인들에 의해 처리중일 때, 시프트 레지스터(106)의 데이터는 실행 레인 어레이(105)의 우측 에지로부터 "푸시 아웃(push out)"될 것이다. 시프트 레지스터(106)의 여분의 치수는 실행 레인 어레이의 에지로부터 푸시되는 데이터를 흡수할 수 있다.
실행 레인 어레이(1405)에 의해 연산중인 이미지 데이터에 대한 데이터 저장소(data store)로서 동작하는 것 외에, 랜덤 액세스 메모리들(1407)은 또한 하나 이상의 룩업 테이블을 유지할 수 있다. 다양한 실시예에서, 하나 이상의 스칼라 룩업 테이블이 또한 스칼라 메모리(1403) 내에 인스턴스화될 수 있다.
스칼라 룩업은 동일한 인덱스로부터 동일한 룩업 테이블의 동일한 데이터 값을 실행 레인 어레이(1405) 내의 실행 레인들 각각으로 전달하는 것을 수반한다. 다양한 실시예에서, 전술한 VLIW 명령어 포맷은 스칼라 룩업 테이블로 스칼라 프로세서에 의해 수행되는 룩업 연산을 보내는 스칼라 연산코드를 또한 포함하도록 확장된다. 연산코드와 함께 사용하도록 특정되는 인덱스는 즉치 피연산자(immediate operand)이거나 일부 다른 데이터 저장 위치로부터 인출될 수 있다. 그럼에도 불구하고, 실시예에서, 스칼라 메모리 내의 스칼라 룩업 테이블로부터의 룩업은 본질적으로 동일한 클록 사이클 동안 실행 레인 어레이(1405) 내의 모든 실행 레인에 동일한 데이터 값을 브로드캐스트하는 것을 수반한다.
전술한 다양한 이미지 프로세서 아키텍처 특징은 종래의 의미에서의 이미지 처리에 반드시 제한되는 것이 아니고, 따라서 이미지 프로세서가 재-특성화되도록 할 수 있는(또는 하지 않을 수 있는) 다른 애플리케이션들에 적용될 수 있다는 점에 주목한다. 예를 들어, 전술한 다양한 이미지 프로세서 아키텍처 특징 중 임의의 것이 실제 카메라 이미지들의 처리와는 대조적으로 애니메이션의 생성 및/또는 생성 및/또는 렌더링에 사용되면, 이미지 프로세서는 그래픽 처리 유닛으로서 특성화될 수 있다. 부가적으로, 전술한 이미지 프로세서 아키텍처 특징들은 비디오 처리, 비전 처리, 이미지 인식 및/또는 기계 학습과 같은 다른 기술적 애플리케이션들에 적용될 수 있다. 이러한 방식으로 적용되면, 이미지 프로세서는 보다 범용적인 프로세서(예를 들어, 컴퓨팅 시스템의 CPU이거나 CPU의 일부분임)와 (예를 들어, 코-프로세서로서) 통합될 수 있거나, 컴퓨팅 시스템 내의 스탠드 얼론 프로세서일 수 있다.
전술한 하드웨어 설계 실시예들은 반도체 칩 내에서 및/또는 반도체 제조 프로세스를 향한 최종 타게팅을 위한 회로 설계의 설명으로서 구현될 수 있다. 후자의 경우에, 회로 설계들에 대한 이러한 설명들은 (예를 들어, VHDL 또는 Verilog) 레지스터 전송 레벨(RTL) 회로 설명, 게이트 레벨 회로 설명, 트랜지스터 레벨 회로 설명 또는 마스크 설명 또는 그의 다양한 조합의 형태를 취할 수 있다. 회로 설계들의 설명은 통상적으로 컴퓨터 판독가능 저장 매체(예를 들어, CD-ROM 또는 다른 유형의 저장 기술)에 구현된다. 회로 설계들의 설명은 통상적으로 컴퓨터 판독가능 저장 매체(예를 들어, CD-ROM 또는 다른 유형의 저장 기술)에 구현된다.
전술한 섹션으로부터, 전술한 바와 같은 이미지 프로세서는 (예를 들어, 핸드헬드 디바이스의 카메라로부터의 데이터를 처리하는 핸드헬드 디바이스의 시스템 온 칩(System on Chip)(SOC)의 일부로서) 컴퓨터 시스템 상의 하드웨어로 구현될 수 있다는 것을 인식한다. 이미지 프로세서가 하드웨어 회로로서 구현되는 경우들에서, 이미지 프로세서에 의해 처리되는 이미지 데이터는 카메라로부터 직접 수신될 수 있다는 점에 유의한다. 여기서, 이미지 프로세서는 개별 카메라의 일부이거나, 통합된 카메라를 갖는 컴퓨팅 시스템의 일부일 수 있다. 후자의 경우에, 이미지 데이터는 카메라로부터 또는 컴퓨팅 시스템의 시스템 메모리로부터 직접 수신될 수 있다(예를 들어, 카메라는 이미지 데이터를 이미지 프로세서가 아닌 시스템 메모리로 전송한다). 이전 섹션들에서 설명한 많은 특징이 그래픽 프로세서 유닛(애니메이션을 렌더링함)에 적용가능할 수 있다는 점에도 유의한다.
도 15는 컴퓨팅 시스템의 예시적인 도면을 제공한다. 이하에서 설명되는 컴퓨팅 시스템의 많은 컴포넌트는 통합된 카메라 및 연관된 이미지 프로세서를 갖는 컴퓨팅 시스템(예를 들어, 스마트폰 또는 태블릿 컴퓨터와 같은 핸드헬드 디바이스)에 적용가능하다. 본 기술분야의 통상의 기술자는 이 두 가지를 쉽게 구분할 수 있다.
도 15에서 알 수 있는 바와 같이, 기본 컴퓨팅 시스템은 중앙 처리 유닛(1501)(예를 들어, 복수의 범용 처리 코어(1515_1 내지 1515_N) 및 멀티 코어 프로세서 또는 애플리케이션 프로세서 상에 배치된 주 메모리 제어기(1517)를 포함할 수 있음), 시스템 메모리(1502), 디스플레이(1503)(예를 들어, 터치 스크린, 플랫 패널), 로컬 유선 포인트-투 포인트 링크(예를 들어, USB) 인터페이스(1504), 다양한 네트워크 I/O 기능(1505)(예를 들어, 이더넷 인터페이스 및/또는 셀룰러 모뎀 서브시스템), 무선 근거리 네트워크(예를 들어, WiFi) 인터페이스(1506), 무선 포인트-투-포인트 링크(예를 들어, 블루투스) 인터페이스(1507) 및 글로벌 포지셔닝 시스템 인터페이스(1508), 다양한 센서(1509_1 내지 1509_N) , 하나 이상의 카메라(1510), 배터리(1511), 전력 관리 제어 유닛(1512), 스피커 및 마이크로폰(1513) 및 오디오 코더/디코더(1514)를 포함할 수 있다.
애플리케이션 프로세서 또는 멀티 코어 프로세서(1550)는 그 CPU(1501) 내의 하나 이상의 범용 처리 코어(1515), 하나 이상의 그래픽 처리 유닛(1516), 메모리 관리 기능(1517)(예를 들어, 메모리 제어기), I/O 제어 기능(1518) 및 이미지 처리 유닛(1519)을 포함할 수 있다. 범용 처리 코어들(1515)은 전형적으로 컴퓨팅 시스템의 운영 시스템 및 애플리케이션 소프트웨어를 실행한다. 그래픽 처리 유닛들(1516)은 전형적으로 그래픽 집중 기능들(graphics intensive functions)을 실행하여, 예를 들어, 디스플레이(1503) 상에 제시되는 그래픽 정보를 생성한다. 메모리 제어 기능(1517)은 시스템 메모리(1502)와 인터페이스하여 시스템 메모리(1502)로/로부터 데이터를 기입/판독한다. 전력 관리 제어 유닛(1512)은 일반적으로 시스템(1500)의 전력 소비를 제어한다.
이미지 처리 유닛(1519)은 이전 섹션들에서 상세히 전술한 이미지 처리 유닛 실시예들 중 임의의 것에 따라 구현될 수 있다. 대안적으로 또는 조합하여, IPU(1519)는 GPU(1516) 및 CPU(1501) 중 어느 하나 또는 둘 모두에 그것의 코-프로세서로서 커플링될 수 있다. 부가적으로, 다양한 실시예에서, GPU(1516)는 위에서 상세히 설명한 이미지 프로세서 특징들 중 임의의 것으로 구현될 수 있다.
본 명세서에서 설명되고 도시된 시프트 레지스터들은 이미지 처리 이외의 애플리케이션들에 사용될 수 있다. 예를 들어, 시프트 레지스터들은 병렬 대 직렬 데이터 변환 또는 직렬 대 병렬 데이터 변환에 사용될 수 있다. 시프트 레지스터들은 지연 회로들에 사용될 수 있다. 시프트 레지스터들은 디지털 펄스 익스텐더들(digital pulse extenders)에 사용될 수 있다. 시프트 레지스터들은 디지털 신호 프로세서(DSP), 범용 프로세서 코어에서, 또는 ASIC에서 사용될 수 있다.
터치 스크린 디스플레이(1503), 통신 인터페이스들(1504-1507), GPS 인터페이스(1508), 센서들(1509), 카메라(1510) 및 스피커/마이크로폰 코덱(1513, 1514) 각각은 모두, 적절한 경우, 통합된 주변 디바이스(예를 들어, 하나 이상의 카메라(1510))를 또한 포함하는 전체 컴퓨팅 시스템에 대한 다양한 형태의 I/O(입력 및/또는 출력)로서 보일 수 있다. 구현에 따라, 이들 I/O 컴포넌트들 중 다양한 것들은 애플리케이션 프로세서/멀티 코어 프로세서(1550) 상에 통합될 수 있거나 또는 다이 외부 또는 애플리케이션 프로세서/멀티 코어 프로세서(1550)의 패키지 외부에 위치될 수 있다.
실시예에서, 하나 이상의 카메라(1510)는 카메라와 그 시야 내의 물체 사이의 깊이를 측정할 수 있는 깊이 카메라를 포함한다. 애플리케이션 프로세서 또는 다른 프로세서의 범용 CPU 코어(또는 프로그램 코드를 실행하기 위한 명령어 실행 파이프라인을 갖는 다른 기능 블록)에서 실행하는 애플리케이션 소프트웨어, 운영 체제 소프트웨어, 디바이스 드라이버 소프트웨어 및/또는 펌웨어는 위에서 설명한 기능들 중 임의의 것을 수행할 수 있다.
본 발명의 실시예들은 전술한 바와 같은 다양한 프로세스들을 포함할 수 있다. 프로세스들은 머신 실행 가능 명령어들로 구체화될 수 있다. 명령어들은 범용 또는 특수 목적 프로세서가 특정 프로세스들을 수행할 수 있게 하는 데 사용될 수 있다. 대안적으로, 이들 프로세스들은, 프로세스들을 수행하기 위한 하드와이어드 로직을 포함하는 특정 하드웨어 컴포넌트들에 의해, 또는 프로그램된 컴퓨터 컴포넌트들과 커스텀 하드웨어 컴포넌트들의 임의의 조합에 의해 수행될 수 있다.
본 발명의 요소들은 또한 머신 실행 가능 명령어들을 저장하기 위한 머신 판독가능 매체로서 제공될 수 있다. 머신 판독가능 매체는 플로피 디스켓들, 광 디스크들, CD-ROM들, 및 광자기 디스크들, 플래시(FLASH) 메모리, ROM들, RAM들, EPROM들, EEPROM들, 자기 또는 광 카드들, 전파 매체 또는 전자 명령어들을 저장하기에 적절한 다른 타입의 매체/머신 판독가능 매체를 포함할 수 있고, 이에 제한되지 않는다. 예를 들어, 본 발명은 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 통해 반송파 또는 다른 전파 매체에 구체화된 데이터 신호들에 의해 원격 컴퓨터(예를 들어, 서버)로부터 요청하는 컴퓨터(예를 들어, 클라이언트)에 전송될 수 있는 컴퓨터 프로그램으로서 다운로드될 수 있다.
전술한 명세서에서, 본 발명은 그 특정 예시적인 실시예들을 참조하여 설명되었다. 그러나, 첨부된 청구항들에 제시되는 바와 같이 본 발명의 보다 광범위한 사상 및 범위를 벗어나지 않고도 다양한 수정들 및 변경들이 이루어질 수 있다는 점이 명백할 것이다. 따라서, 명세서 및 도면은 제한적인 의미가 아닌 예시적인 것으로 간주되어야 한다.

Claims (20)

  1. 시프트 레지스터로서,
    논리적 순서를 벗어나 물리적으로 배열되는 복수의 셀들
    을 포함하고, 상기 셀들은 각자의 레지스터 공간 및 시프트된 데이터를 수신하는 입력들과 시프트된 데이터를 송신하는 출력들을 갖는 회로를 포함하고,
    i) 제1 및 제2 논리적으로 순서화된 셀들(logically ordered cells) 사이에 물리적으로 위치하는 셀들의 회로는 임의의 논리적 시프트를 수행하지 않도록 구성되고;
    ii) 직전의 논리적으로 순서화된 셀에 의해 송신된 시프트된 데이터를 수신하도록 커플링된 셀들의 회로는 상기 시프트 레지스터에 의해 실행중인 시프트 명령(shift command)에서 특정된 시프트의 양이 할당된 입력에서 수신된 데이터를 로컬 레지스터 공간에 기입하는 회로를 포함하고,
    iii) 시프트된 데이터를 직후의 논리적으로 순서화된 셀로 송신하도록 커플링된 셀들의 회로는 데이터가 수신된 입력의 시프트 양으로부터 증분된 시프트 양이 할당된 출력으로부터 데이터를 송신하는 회로를 포함하는, 시프트 레지스터.
  2. 제1항에 있어서,
    상기 iii)의 상기 회로는 그의 로컬 레지스터 공간으로부터 데이터를 판독하고 상기 데이터를 1의 크기를 갖는 시프트 양이 할당된 출력으로부터 송신하는 회로를 추가로 포함하는, 시프트 레지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 셀들은, 상기 셀들이 물리적으로 레이아웃되는 순서로 상기 시프트 레지스터가 상기 시프트 레지스터를 통해 폐루프(closed loop)에서 데이터를 물리적으로 전파하도록 배열되는, 시프트 레지스터.
  4. 제3항에 있어서,
    상기 셀들은 상기 폐루프를 따라 제1 방향으로 또는 제2 방향으로 시프트들이 일어나도록 물리적으로 배열되는 시프트 레지스터.
  5. 제1항 또는 제4항 중 어느 한 항에 있어서,
    상기 시프트 레지스터는 양방향 시프트 레지스터인, 시프트 레지스터.
  6. 제1항 또는 제5항 중 어느 한 항에 있어서,
    상기 시프트 레지스터는 2차원 시프트 레지스터인, 시프트 레지스터.
  7. 제6항에 있어서,
    상기 2차원 시프트 레지스터는 이미지 프로세서의 일부인, 시프트 레지스터.
  8. 이미지 프로세서로서,
    제6항에 따른 2차원 시프트 레지스터를 포함하고, 상기 2차원 시프트 레지스터의 축을 따라 적어도 2개의 셀을 포함하는, 이미지 프로세서.
  9. 방법으로서,
    시프트 레지스터의 셀에서:
    각자의 입력들에서 각자의 데이터 항목들을 수신하는 단계 - 상기 입력들에는 각각 상이한 각자의 시프트 양이 할당됨 - ;
    시프트 명령에 의해 특정된 시프트 양을 갖는 상기 입력들 중 하나의 입력에서 수신된 상기 데이터 항목들 중 하나의 데이터 항목을 레지스터 공간에 기입하는 단계;
    상기 데이터 항목들 중 다른 데이터 항목들을, 상기 데이터 항목들 중 상기 다른 데이터 항목들이 각각 수신된 상기 각자의 입력들보다 점진적으로 더 높은 시프트 양(incrementally higher shift amount)이 할당된 각자의 출력들로부터 송신하는 단계 - 상기 점진적으로 더 높은 시프트 양은 상기 시프트 명령에 의해 특정된 상기 시프트 양보다 작음 - ; 및
    레지스터 공간으로부터 데이터 항목을 판독하고, 상기 판독한 데이터 항목을 1의 크기를 갖는 시프트 양이 할당된 출력으로부터 송신하는 단계
    를 수행하는 단계를 포함하는 방법.
  10. 제9항에 있어서,
    상기 시프트 레지스터 주변의 폐루프에서 상기 데이터 항목들을 물리적으로 전파하는 단계를 추가로 포함하고, 상기 데이터 항목들이 순차적으로 통과하는 상기 레지스터의 셀들이 엄격한 논리적 순서로 물리적으로 레이아웃되지 않는, 방법.
  11. 시프트 레지스터의 셀의 회로 설계로서,
    제9항 또는 제10항의 방법을 수행하도록 구성되는 시프트 레지스터의 셀의 회로 설계.
  12. 장치로서,
    논리적 순서를 벗어나 물리적으로 배열되는 셀들을 포함하는 시프트 레지스터
    를 포함하고, 상기 셀들은 레지스터 공간 및 시프트된 데이터를 수신하는 입력들과 시프트된 데이터를 송신하는 출력들을 갖는 회로를 포함하고, 상기 입력들 중 상이한 입력들에는 상이한 각자의 시프트 양이 할당되고, 상기 출력들 중 상이한 출력들에는 상이한 각자의 시프트 양이 할당되고,
    i) 제1 및 제2 논리적으로 순서화된 셀들 사이에 물리적으로 위치하는 셀들의 회로는 임의의 논리적 시프트를 수행하지 않고;
    ii) 직전의 논리적으로 순서화된 셀에 의해 송신된 시프트된 데이터를 수신하도록 커플링된 셀들의 회로는 상기 시프트 레지스터에 의해 실행중인 시프트 명령에서 특정된 시프트의 양이 할당된 입력에서 수신된 데이터를 그의 로컬 레지스터 공간에 기입하는 회로를 포함하고,
    iii) 시프트된 데이터를 직후의 논리적으로 순서화된 셀로 송신하도록 커플링된 셀들의 회로는 데이터가 수신된 입력의 시프트 양으로부터 증분된 시프트 양이 할당된 출력으로부터 데이터를 송신하는 회로를 포함하는, 장치.
  13. 제12항에 있어서,
    상기 iii)의 상기 회로는 그의 로컬 레지스터 공간으로부터 데이터를 판독하고 상기 데이터를 1의 크기를 갖는 시프트 양이 할당된 출력으로부터 송신하는 회로를 추가로 포함하는, 장치.
  14. 제12항 또는 제13항에 있어서,
    상기 셀들은, 상기 셀들이 물리적으로 레이아웃되는 순서로 상기 시프트 레지스터가 상기 시프트 레지스터를 통해 폐루프에서 데이터를 물리적으로 전파하도록 배열되는, 장치.
  15. 제14항에 있어서,
    상기 셀들은 상기 폐루프를 따라 제1 방향으로 또는 제2 방향으로 시프트들이 일어나도록 물리적으로 배열되는, 장치.
  16. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 시프트 레지스터는 양방향 시프트 레지스터인, 장치.
  17. 제12항 내지 제16항 중 어느 한 항에 있어서,
    상기 시프트 레지스터는 2차원 시프트 레지스터인, 장치.
  18. 제17항에 있어서,
    상기 2차원 시프트 레지스터는 논리적 순서를 벗어나 물리적으로 배열되는 상기 2차원 시프트 레지스터의 축을 따르는 셀들을 포함하는, 장치.
  19. 머신 판독가능 저장 매체로서,
    제1항 내지 제7항 중 어느 한 항에 따른 시프트 레지스터의 회로 설계를 포함하는 머신 판독가능 저장 매체.
  20. 머신 판독가능 저장 매체로서,
    제12항 내지 제18항 중 어느 한 항에 따른 장치의 회로 설계를 포함하는 머신 판독가능 저장 매체.
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