JP5020029B2 - 画像処理装置 - Google Patents
画像処理装置 Download PDFInfo
- Publication number
- JP5020029B2 JP5020029B2 JP2007298142A JP2007298142A JP5020029B2 JP 5020029 B2 JP5020029 B2 JP 5020029B2 JP 2007298142 A JP2007298142 A JP 2007298142A JP 2007298142 A JP2007298142 A JP 2007298142A JP 5020029 B2 JP5020029 B2 JP 5020029B2
- Authority
- JP
- Japan
- Prior art keywords
- sub
- block
- unit
- blocks
- image
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Advance Control (AREA)
- Multi Processors (AREA)
- Image Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
また、サブブロックは、第1ユニット内の演算素子によって演算される又は演算された画素値を保持可能な複数のレジスタを有する第2ユニットを有している。従って、第2ユニットに保持されている画素値は再利用可能であるため、連続点探索を行う際に、バッファからサブブロックへの画素値の転送量を削減することができる。また、選択手段の設定によって、自サブブロックと隣接サブブロックとを接続しない場合には、自サブブロック内でリング状パスを形成することができる。一方、自サブブロックと隣接サブブロックとを接続する場合には、自サブブロックと隣接サブブロックとの間で、第1ユニット同士及び第2ユニット同士を連結することができる。
図5〜7を参照して、プロセッシングユニットPUは、8×8画素サイズのデータバッファと、画素1点分の評価値演算を行う演算素子PEが64(=8×8)個と、評価値を探索状態に応じて足しこむ加算器12,13とを備えて構成されている。
シフトレジスタユニットSRUは、8×8画素の合計64画素分の画素値バッファであり、8×8個のシフトレジスタ素子SREを備えて構成されている。シフトレジスタ素子SRE単体の内部構成を図8に示す。初期ロードとして、シフトレジスタユニットSRUはSWRAM2から8×8画素の画素値の供給を受け、これを1サイクルで保持することができる。シフトレジスタユニットSRUは、内部に保持している画素値を左右に1画素分シフトすることができ、このシフトによって溢れた画素値は、同一サブブロックSBSA内のプロセッシングユニットPU、又は横隣接サブブロックSBSA内のシフトレジスタユニットSRUへと供給することが可能である。また、シフトレジスタユニットSRUは、下方向からの画素値の供給を受けて、保持している画素値を縦方向に1画素分シフトすることができる。このシフトによって溢れた画素値は、上隣接サブブロックSBSA内のシフトレジスタユニットSRUへと供給することが可能である。
プロセッシングユニットPU、シフトレジスタユニットSRU、及び記憶部7が初期的なロードで保持する画素値についての詳細を図10,11に示す。図10は画像を回転させない場合について示しており、図11は画像を回転させる場合について示している。
左シフト動作は、現在の保持状態から左方向に画素値をシフトする動作であり、直線連続点探索の基本となる動作である。探索としては、左から右に向かって連続点探索を行う動作となる。左シフト動作を図12に示す。シフトレジスタユニットSRUの左端列8画素分の画素値(図12の“0”)が、プロセッシングユニットPUに供給されて、プロセッシングユニットPUの右端列8画素に保持される。プロセッシングユニットPUから溢れた画素値(図12の“a”)は、シフトレジスタユニットSRUの右端列8画素に保持させることができる。
右シフト動作は、現在の保持状態から右方向に画素値をシフトする動作であり、FS動作としてスネークサーチ(図15参照)を実現するために必要となる動作である。探索としては、右から左に向かって連続点探索を行う動作となる。右シフト動作を図13に示す。プロセッシングユニットPUの右端列8画素分の画素値(図13の“h”)が、シフトレジスタユニットSRUに供給されて、シフトレジスタユニットSRUの左端列8画素に保持される。シフトレジスタユニットSRUから溢れた画素値(図13の“7”)は、プロセッシングユニットPUの左端列8画素に保持させることができる。
上シフト動作は、現在の保持状態から上方向に画素値をシフトする動作であり、FS動作としてスネークサーチ(図15参照)を実現するために必要となる動作である。探索としては、上から下に向かって1画素分だけシフトする動作となる。上シフト動作を図14に示す。記憶部7(又は下隣接サブブロックSBSA内のプロセッシングユニットPU)に保持されている8×1画素の画素値(図14の“u”)が、プロセッシングユニットPUに供給されて、プロセッシングユニットPUの下端行8画素に保持される。プロセッシングユニットPUから溢れた上端行8画素分の画素値は、上隣接サブブロックSBSA内のプロセッシングユニットPUの下端行8画素に保持されるか、破棄される。
FSは一般的な探索手法であり、探索範囲として指定した矩形領域を網羅的に探索する手法である。RRSA構成では、FSをスネークサーチと呼ばれる方法で実現する。スネークサーチにおける矩形領域内の探索順を図15に示す。また、FS時におけるサブブロックSBSA内の内部結線状態を図16〜20に示す。図16はマクロブロックペア(16×32)に対応し、図17はmode1(16×16)に対応し、図18はmode2(16×8)に対応し、図19はmode3(8×16)に対応し、図20はmode4(8×8)に対応する。
DSは、水平又は垂直に直線探索を行う探索手法である。DS時におけるサブブロックSBSA内の内部結線状態を図21〜25に示す。図21はマクロブロックペア(16×32)に対応し、図22はmode1(16×16)に対応し、図23はmode2(16×8)に対応し、図24はmode3(8×16)に対応し、図25はmode4(8×8)に対応する。
RBMは、単一点のみを探索する探索手法である。単一点の探索に関しては特にシフト動作を行う必要はなく、プロセッシングユニットPUに初期ロードを行うだけで、その点の評価値が自動的に求まる。
このように本実施の形態に係る画像処理装置によれば、アレイ5は複数のサブブロックSBSA0〜SBSA7に分割されている。そして、処理すべき画像のサイズに応じてマルチプレクサ10A,10B,11A,11Bの設定を切り換えることによって、アレイ5内に一又は複数のサブブロックSBSAを含む一又は複数のブロックが設定される。そのため、処理対象であるマクロブロックペアが細分化されてブロックの個数が増えたとしても、アレイ5内に設定された複数のブロックを同時に処理できるため、1マクロブロックペアの探索にかかるサイクル数が増大することを回避できる。また、複数のブロックの各々は他のブロックとは独立に動作可能であるため、1マクロブロックペア内の複数のブロックを並列に処理することができる。その結果、1マクロブロックペアの探索にかかるサイクル数が増大することを回避できる。
2 SWRAM
3 TBバッファ
4 画像回転処理部
5 アレイ
7 記憶部
10A,10B,11A,11B マルチプレクサ
Claims (6)
- 画像の画素値に基づいて評価値を演算するための複数の演算素子が行列状に配設されたアレイを備え、
前記アレイは、それぞれが所定数の前記演算素子を含む複数のサブブロックに分割されており、
前記複数のサブブロックの各々は、自サブブロックと、自サブブロックに隣接する隣接サブブロックとを接続するか否かを選択可能な選択手段を有しており、
処理すべき画像のサイズに応じて前記選択手段の設定を切り換えることによって、前記アレイ内に、一又は複数のサブブロックを含む一又は複数のブロックを設定可能であり、
前記サブブロックは、
複数の前記演算素子を有する第1ユニットと、
前記第1ユニット内の前記演算素子によって演算される又は演算された画素値を保持可能な複数のレジスタを有する第2ユニットと
を有しており、
前記選択手段は、
自サブブロックの第1ユニットへの入力として、自サブブロックの第2ユニット及び隣接サブブロックの第1ユニットの一方を選択する選択手段と、
自サブブロックの第2ユニットへの入力として、自サブブロックの第1ユニット及び隣接サブブロックの第2ユニットの一方を選択する選択手段と
を含む、画像処理装置。 - 前記アレイ内に複数のブロックが設定されている場合、前記複数のブロックの各々は他のブロックとは独立に動作可能である、請求項1に記載の画像処理装置。
- 複数の前記サブブロックが接続されることにより、一の前記ブロック内に複数の第1ユニットと複数の第2ユニットとが含まれる場合、前記複数の第1ユニットのうちの一部の第1ユニットを、他の第1ユニット内の演算素子によって演算される又は演算された画素値を保持するためのレジスタとして使用可能である、請求項1又は2に記載の画像処理装置。
- 前記アレイにロードされている画像部分に対して所定方向に隣接する箇所の画像部分の画素値を保持可能な記憶部をさらに備え、
画像の評価位置を前記所定方向にシフトする際、前記記憶部に保持されている画素値が前記記憶部から前記アレイに入力される、請求項1〜3のいずれか一つに記載の画像処理装置。 - 前記選択手段は、
自サブブロックへの入力として、隣接サブブロック及び前記記憶部の一方を選択する選択手段
を含む、請求項4に記載の画像処理装置。 - 前記サブブロックは、自サブブロック内の複数の前記演算素子によって演算された評価値を加算する加算器群を有しており、
前記加算器群は、
連続する行の評価値を加算するための、フレーム画像対応の加算器群と、
隔行の評価値を加算するための、フィールド画像対応の加算器群と
を含む、請求項1〜5のいずれか一つに記載の画像処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007298142A JP5020029B2 (ja) | 2007-11-16 | 2007-11-16 | 画像処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007298142A JP5020029B2 (ja) | 2007-11-16 | 2007-11-16 | 画像処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009123074A JP2009123074A (ja) | 2009-06-04 |
JP5020029B2 true JP5020029B2 (ja) | 2012-09-05 |
Family
ID=40815137
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007298142A Expired - Fee Related JP5020029B2 (ja) | 2007-11-16 | 2007-11-16 | 画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5020029B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5889747B2 (ja) | 2012-08-07 | 2016-03-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9465758B2 (en) * | 2013-05-29 | 2016-10-11 | Qualcomm Incorporated | Reconfigurable instruction cell array with conditional channel routing and in-place functionality |
US9772852B2 (en) | 2015-04-23 | 2017-09-26 | Google Inc. | Energy efficient processor core architecture for image processor |
US10313641B2 (en) | 2015-12-04 | 2019-06-04 | Google Llc | Shift register with reduced wiring complexity |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61136169A (ja) * | 1984-12-06 | 1986-06-24 | Toshiba Corp | 高速演算装置 |
JPH04290155A (ja) * | 1991-03-19 | 1992-10-14 | Fujitsu Ltd | 並列データ処理方式 |
JPH05103318A (ja) * | 1991-08-09 | 1993-04-23 | Seiko Epson Corp | 動きベクトル検出回路 |
JPH05216988A (ja) * | 1992-02-04 | 1993-08-27 | Hitachi Ltd | テンプレート演算処理方法および装置 |
JPH09218949A (ja) * | 1996-02-13 | 1997-08-19 | Sharp Corp | ブロックマッチング装置 |
-
2007
- 2007-11-16 JP JP2007298142A patent/JP5020029B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009123074A (ja) | 2009-06-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107563952B (zh) | 可编程二维图像处理器上的卷积神经网络 | |
JP5131830B2 (ja) | ローカル・レジスタを有する処理要素のアレイ | |
US20100017450A1 (en) | Architecture for vector memory array transposition using a block transposition accelerator | |
KR102335955B1 (ko) | 컨볼루션 신경망 시스템 및 그것의 동작 방법 | |
JP5020029B2 (ja) | 画像処理装置 | |
US9665540B2 (en) | Video decoder with a programmable inverse transform unit | |
JP2008165756A5 (ja) | ||
US8509567B2 (en) | Half pixel interpolator for video motion estimation accelerator | |
JP6895466B2 (ja) | 二次元画像プロセッサ上での統計演算 | |
CN108140417B (zh) | 具有降低布线复杂度的移位寄存器 | |
JPH04128982A (ja) | プロセッサエレメント、プロセッシングユニット、プロセッサ、及びその演算処理方法 | |
JP6003744B2 (ja) | 演算処理装置及び演算処理方法 | |
JP5903598B2 (ja) | 対称型フィルタ演算装置及び対称型フィルタ演算方法 | |
JP4255475B2 (ja) | データ駆動型情報処理装置 | |
Kim et al. | MESIP: A configurable and data reusable motion estimation specific instruction-set processor | |
JP5445469B2 (ja) | Simd型並列データ処理装置及びデータソート方法並びにプロセッシングエレメント | |
JPWO2007099950A1 (ja) | 高速pe間データ再配置機能を有するプロセッサアレイシステム | |
JP5889747B2 (ja) | 半導体装置 | |
CN101370143B (zh) | 图像的运动估计方法及装置 | |
EP1927950A1 (en) | Array of processing elements with local registers | |
JP2009232441A (ja) | オーバーラップフィルタリングとコア変換を行うための方法及び装置 | |
JP5369669B2 (ja) | Simd型マイクロプロセッサ | |
JP5601817B2 (ja) | 並列演算処理装置 | |
TWI616840B (zh) | 卷積運算裝置及方法 | |
WO2013145221A1 (ja) | パイプライン型プロセッサ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101004 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20101005 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20110621 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111012 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111017 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111208 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120521 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120612 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5020029 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150622 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |