KR20180035966A - 표시장치 - Google Patents

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Abstract

본 실시예는, 액티브 영역과 패드영역을 포함하는 표시패널, 표시패널의 패드영역에 배치된 게이트 드라이버, 게이트 드라이버 외측에 배치된 제1 신호라인, 게이트 드라이버와 액티브 영역 사이에 배치된 제2 신호라인, 게이트 드라이버는 복수의 GIP 회로로 구성되고, 복수의 GIP 회로와 인접하게 배치된 복수의 더미 GIP 회로를 포함할 수 있다. 본 실시예는, 액티브 영역을 사이에 두고 표시패널에 배치되는 게이트 드라이버 영역에 서로 동일한 신호라인들이 배치되도록 함으로써, 게이트 드라이버들의 편차를 최소화하고 화질 불량을 개선한 효과가 있다.

Description

표시장치{DISPLAY DEVICE}
본 실시예는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정 표시장치(LCD: Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 유기발광 표시장치(OLED: Organic Light Emitting Display Device) 등과 같은 여러 종류의 표시장치가 활용되고 있다.
또한, 표시장치는 데이터 라인들과 게이트 라인들이 배치되며 데이터 라인과 게이트 라인이 교차하는 영역에 정의되는 서브픽셀들이 배치된 표시패널과, 데이터 라인들로 데이터 전압을 공급하는 데이터 드라이버와, 게이트 라인들을 구동하는 게이트 드라이버와, 데이터 드라이버 및 게이트 드라이버의 구동 타이밍을 제어하는 컨트롤러 등을 포함한다.
종래의 게이트 드라이버는 상기 게이트 드라이버의 쉬프트 레지스터가 내장된 별도의 게이트 드라이버 집적회로(Gate Driver IC)를 만들고 이를 TCP 공정 등을 이용하여 표시패널의 게이트 라인 패드에 연결하여 사용하였다.
하지만, 최근에는 게이트 드라이버의 쉬프트 레지스터를 직접 표시패널 상에 형성하는 게이트 인 패널(Gate In Panel, GIP) 기술이 적용되고 있다.
게이트 인 패널(GIP) 기술은 표시패널 상에 박막 트랜지스터들로 구성된 GIP 회로들이 형성되고, GIP 회로에 복수의 신호라인들이 표시패널 상에 함께 배치된다.
신호라인들은 게이트 라인 형성시 기판 상에 동시에 형성하거나, 데이터 라인 형성시 기판 상에 동시에 형성할 수 있다. 또한, 신호라인들은 GIP 회로에 신호를 공급하거나 GIP 회로들로부터 출력되는 신호를 모니터링 하기 위해 배치한다.
하지만, 표시패널에 적어도 두 개 이상의 게이트 드라이버가 GIP 구조로 배치될 경우, 각 게이트 드라이버 영역에 배치되는 신호라인들의 개수가 서로 다르면 각 게이트 드라이버와 사이에서 발생되는 커패시턴스 등의 편차가 발생하여 화질 품위를 저하시키게 된다.
또한, 최근 표시패널이 곡선형 표시패널로 제작되는 경우, 표시패널의 패드 영역에 배치되는 신호라인들도 곡선형 구조를 갖도록 계단 형태로 형성하고 있다.
하지만, 계단 형태의 신호라인은 인접하여 배치되는 게이트 드라이버의 GIP 회로들과 이격 간격이 멀어져 이를 통해 GIP 회로에 포함된 트랜지스터의 열화를 유발하는 문제가 있다.
본 실시예는, 곡선형 표시패널에 배치되는 신호라인들과 GIP 회로들 사이에 더미 GIP를 배치함으로써, GIP 회로의 열화를 방지한 표시장치를 제공함에 그 목적이 있다.
또한, 본 실시예는, 액티브 영역을 사이에 두고 표시패널에 배치되는 게이트 드라이버 영역에 서로 동일한 신호라인들이 배치되도록 함으로써, 게이트 드라이버들의 편차를 최소화하고 화질 불량을 개선한 표시장치를 제공함에 다른 목적이 있다.
본 실시예에 따른 표시장치는, 복수의 서브픽셀을 구비한 액티브 영역과 액티브 영역 둘레를 따라 배치된 패드영역을 포함하는 표시패널, 표시패널의 패드영역에 배치된 게이트 드라이버, 게이트 드라이버 외측에 배치된 제1 신호라인, 게이트 드라이버와 액티브 영역 사이에 배치된 제2 신호라인을 포함할 수 있다.
또한, 본 실시예에 따른 표시장치는, 게이트 드라이버는 복수의 GIP 회로로 구성되고, 복수의 GIP 회로와 인접하게 배치된 복수의 더미 GIP 회로를 포함할 수 있다.
또한, 본 실시예에 따른 표시장치는, 복수의 더미 GIP 회로는 제1 신호라인과 게이트 드라이버 사이 또는 제2 신호라인과 게이트 드라이버 사이에 배치될 수 있다.
또한, 본 실시예에 따른 표시장치는, 액티브 영역은 소정의 곡률을 갖는 곡선형으로 형성되고, 액티브 영역의 곡선을 따라 게이트 드라이버, 제1 및 제2 신호라인은 곡선 구조를 가질 수 있다.
또한, 본 실시예에 따른 표시장치는, 복수의 GIP 회로는 수직 방향으로 일부가 서로 중첩되도록 배치되고, 복수의 GIP 회로와 인접한 복수의 더미 GIP 회로는 수직 방향으로 일부가 서로 중첩되도록 배치될 수 있다.
또한, 본 실시예에 따른 표시장치는, 제1 및 제2 신호라인은 수직부와 수평부가 반복된 복수의 절곡 구조로 형성될 수 있다.
또한, 본 실시예에 따른 표시장치는, 복수의 더미 GIP 회로는 각각 제1 신호라인 또는 제2 신호라인의 수직부들과 마주할 수 있다.
또한, 본 실시예에 따른 표시장치는, GIP 회로는 쉬프트 레지스트와 레벨 시프터를 포함하는 복수의 트랜지스터로 구성될 수 있다.
또한, 본 실시예에 따른 표시장치는, 더미 GIP 회로는 복수의 트랜지스터로 구성될 수 있다.
또한, 본 실시예에 따른 표시장치는, 더미 GIP 회로는 제1 신호라인 영역에서 유입되는 전계가 GIP 회로로 진행하는 것을 차단할 수 있다.
또한, 본 실시예에 따른 표시장치는, 복수의 서브픽셀들이 배치되는 액티브 영역과 상기 액티브 영역 둘레를 따라 배치되는 패드 영역을 포함하는 표시패널, 액티브 영역을 사이에 두고 상기 패드 영역에 배치된 제1 및 제2 게이트 드라이버, 제1 게이트 드라이버 영역에 배치된 적어도 하나 이상의 신호라인들을 포함하는 제1 신호라인그룹, 제2 게이트 드라이버 영역에 배치된 적어도 하나 이상의 신호라인들을 포함하는 제2 신호라인그룹을 포함할 수 있다.
또한, 본 실시예에 따른 표시장치는, 제1 신호라인그룹의 신호라인 개수와 제2 신호라인그룹의 신호라인 개수는 동일할 수 있다.
또한, 본 실시예에 따른 표시장치는, 복수의 서브픽셀은 유기발광 다이오드를 포함할 수 있다.
또한, 본 실시예에 따른 표시장치는, 제1 및 제2 게이트 드라이브 영역 중 어느 하나에는 각 서브픽셀에 인에이블 신호를 공급하기 위해 배치된 복수의 인에이블 회로를 더 포함할 수 있다.
또한, 본 실시예에 따른 표시장치는, 복수의 서브픽셀은 4개의 트랜지스터와 하나의 커패시터, 5개의 트랜지스터와 하나의 커패시터 또는 5개의 트랜지스터와 2개의 커패시터로 중 어느 하나일 수 있다.
또한, 본 실시예에 따른 표시장치는, 제1 신호라인그룹에 배치된 신호라인들 중 어느 하나와 제2 신호라인그룹에 배치된 신호라인들 중 어느 하나는 서로 동일한 신호가 인가될 수 있다.
또한, 본 실시예에 따른 표시장치는, 제1 신호라인그룹에 배치된 신호라인들 중 어느 하나와 제2 신호라인그룹에 배치된 신호라인들 중 어느 하나는 하나의 신호라인으로부터 분기된 신호라인일 수 있다.
또한, 본 실시예에 따른 표시장치는, 곡선형 표시패널에 배치되는 신호라인들과 GIP 회로들 사이에 더미 GIP를 배치함으로써, GIP 회로의 열화를 방지한 효과가 있다.
본 실시예에 따른 표시장치는, 곡선형 표시패널에 배치되는 신호라인들과 GIP 회로들 사이에 더미 GIP를 배치함으로써, GIP 회로의 열화를 방지한 효과가 있다.
또한, 본 실시예에 따른 표시장치는, 액티브 영역을 사이에 두고 표시패널에 배치되는 게이트 드라이버 영역에 서로 동일한 신호라인들이 배치되도록 함으로써, 게이트 드라이버들의 편차를 최소화하고 화질 불량을 개선한 효과가 있다.
도 1은 본 실시예에 따른 표시장치의 개략적인 시스템 구성도이다.
도 2는 본 실시예의 표시장치의 서브픽셀에 대한 등가 회로도이다.
도 3은 본 실시예에 따른 곡선형 표시장치의 구조를 도시한 도면이다.
도 4는 본 실시예에 따른 곡선형 표시장치의 A 영역을 확대한 도면이다.
도 5는 곡선형 표시장치의 게이트 드라이버에서 발생되는 열화 현상을 설명하기 위한 도면이다.
도 6은 본 실시예에 따른 곡선형 표시장치의 게이트 드라이버 구조를 도시한 도면이다.
도 7은 본 실시예에 따른 곡선형 표시장치의 게이트 드라이브에서 더미 GIP 회로에 의해 게이트 드라이브의 GIP 회로들이 보호되는 과정을 설명하기 위한 도면이다.
도 8은 본 실시예에 따른 다른 표시장치의 구조를 도시한 도면이다.
도 9 내지 도 11은 도 8의 표시장치의 서브픽셀에 대한 다양한 등가회로를 도시한 도면이다.
도 12는 본 실시예에 따른 다른 표시장치의 게이트 드라이버 영역의 신호라인들의 구조를 도시한 도면이다.
도 13은 본 실시예에 따른 다른 표시장치에서 게이트 드라이버 영역에서 신호라인들이 서로 비대칭적으로 배치되는 모습을 도시한 단면도이다.
도 14 및 도 15는 본 실시예에 따른 다른 표시장치에서 게이트 드라이버 영역에서 신호라인들이 서로 대칭적으로 배치되는 모습을 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 실시예에 따른 유기발광 표시장치의 개략적인 시스템 구성도이고, 도 2는 본 실시예의 유기발광 표시장치의 서브픽셀에 대한 등가회로도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 유기발광 표시장치(100)는, 제1방향(예: 열 방향)으로 다수의 데이터 라인(DL #1, DL #2, ... , DL #4M, M은 1 이상의 자연수)이 배치되고, 제2방향(예: 행 방향)으로 다수의 게이트 라인(GL #1, GL #2, ... , GL #N, N은 1 이상의 자연수)이 배치되며, 다수의 서브픽셀(SP)이 매트릭스 타입으로 배치된 표시패널(110)과, 다수의 데이터 라인(DL #1, DL #2, ... , DL #4M)을 구동하는 데이터 드라이버(120)와, 다수의 게이트 라인(GL #1, GL #2, ... , GL #N)을 구동하는 게이트 드라이버(130)와, 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어하는 컨트롤러(T-CON, 140) 등을 포함한다.
데이터 드라이버(120)는, 다수의 데이터 라인(DL #1, DL #2, ... , DL #4M)으로 데이터 전압을 공급함으로써, 다수의 데이터 라인을 구동한다.
게이트 드라이버(130)는, 다수의 게이트 라인(GL #1, GL #2, ... , GL #N)으로 스캔 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL #1, GL #2, ... , GL #N)을 순차적으로 구동한다.
컨트롤러(140)는, 데이터 드라이버(120) 및 게이트 드라이버(130)로 각종 제어신호를 공급하여, 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어한다.
이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 드라이버(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
게이트 드라이버(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL #1, GL #2, ... , GL #N)에 순차적으로 공급하여 다수의 게이트 라인(GL #1, GL #2, ... , GL #N)을 구동한다.
게이트 드라이버(130)는, 구동 방식에 따라서, 도 1에서와 같이, 표시패널(110)의 일 측에만 위치할 수도 있고, 경우에 따라서는, 양측에 위치할 수도 있다.
또한, 게이트 드라이버(130)는, 하나 이상의 게이트 드라이버 집적회로(Gate Driver Integrated Circuit)를 포함할 수 있다. 이를 본 명세서에서는 GIP 회로라고 한다.
각 GIP 회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다.
각 GIP 회로들 각각은 쉬프트 레지스터, 레벨 쉬프터 등을 포함할 수 있다.
데이터 드라이버(120)는, 특정 게이트 라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL #1, DL #2, ... , DL #4M)으로 공급함으로써, 다수의 데이터 라인(DL #1, DL #2, ... , DL #4M)을 구동한다.
데이터 드라이버(120)는 적어도 하나의 소스 드라이버 집적회로(Source Driver Integrated Circuit)를 포함하여 다수의 데이터 라인(DL #1, DL #2, ... , DL #4M)을 구동할 수 있다.
각 소스 드라이버 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다.
각 소스 드라이버 집적회로는, 쉬프트 레지스터, 래치 회로 등을 포함하는 로직부와, 디지털 아날로그 컨버터(DAC: Digital Analog Converter)와, 출력 버퍼 등을 포함할 수 있으며, 경우에 따라서, 서브픽셀의 특성(예: 구동 트랜지스터의 문턱전압 및 이동도, 유기발광 다이오드의 문턱전압, 서브픽셀의 휘도 등)을 보상하기 위하여 서브픽셀의 특성을 센싱하기 위한 센싱부를 더 포함할 수 있다.
각 소스 드라이버 집적회로는, 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로의 일 단은 적어도 하나의 소스 인쇄회로기판(Source Printed Circuit Board)에 본딩되고, 타 단은 표시패널(110)에 본딩된다.
한편, 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 데이터 드라이버(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하는 것 이외에, 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(120) 및 게이트 드라이버(130)로 출력한다.
예를 들어, 컨트롤러(140)는, 게이트 드라이버(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 드라이버(130)를 구성하는 하나 이상의 GIP 회로들(게이트 드라이버 집적회로)의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 하나 이상의 GIP 회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 GIP 회로의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 드라이버(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 드라이버(120)를 구성하는 하나 이상의 소스 드라이버 집적회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 드라이버(120)의 출력 타이밍을 제어한다.
도 1을 참조하면, 컨트롤러(140)는, 소스 드라이버 집적회로가 본딩된 소스 인쇄회로기판과 연성 플랫 케이블(FFC: Flexible Flat Cable) 또는 연성 인쇄 회로(FPC: Flexible Printed Circuit) 등의 연결 매체를 통해 연결된 컨트롤 인쇄회로기판(Control Printed Circuit Board)에 배치될 수 있다.
이러한 컨트롤 인쇄회로기판에는, 표시패널(110), 데이터 드라이버(120) 및 게이트 드라이버(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 전원 컨트롤러(미도시)가 더 배치될 수 있다. 이러한 전원 컨트롤러는 전원 관리 집적회로(Power Management IC)라고도 한다.
위에서 언급한 소스 인쇄회로기판과 컨트롤 인쇄회로기판은 하나의 인쇄회로기판으로 되어 있을 수도 있다.
본 실시예에 따른 유기발광 표시장치(100)에서 표시패널(110)에 배치되는 각 서브픽셀(SP)에는, 유기발광 다이오드(OLED: Organic Light Emitting Diode), 둘 이상의 트랜지스터, 적어도 하나의 커패시터 등의 회로 소자로 구성될 수 있다.
각 서브픽셀을 구성하는 회로 소자의 종류 및 개수는, 제공 기능 및 설계 방식 등에 따라 다양하게 정해질 수 있다.
본 실시예에 따른 표시패널(110)에서의 각 서브픽셀은 유기발광 다이오드(OLED)의 특성치(예: 문턱전압 등), 유기발광 다이오드(OLED)를 구동하는 구동 트랜지스터의 특성치(예: 문턱전압, 이동도 등) 등의 서브픽셀 특성치를 보상하기 위한 회로 구조로 되어 있을 수 있다.
도 2를 참조하면, 각 서브픽셀(SP)은 1개의 데이터 라인(DL)과 연결되고 1개의 게이트 라인(GL)을 통해 하나의 스캔신호(SCAN) 만을 공급받는다.
이러한 각 서브픽셀은, 유기발광 다이오드(OLED: Organic Light Emitting Diode)를 포함하고, 구동 트랜지스터(DT: Driving Transistor), 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 스토리지 커패시터(Cst) 등을 포함한다. 이와 같이, 각 서브픽셀은 3개의 트랜지스터(DT, T1, T2)와 1개의 스토리지 커패시터(Cst)를 포함하기 때문에, 각 서브픽셀은 3T(Transistor) 1C(Capacitor) 구조를 갖는다고 한다.
각 서브픽셀 내 구동 트랜지스터(DT)는, 구동전압 라인(DVL: Driving Voltage Line)에서 공급되는 구동전압(EVDD)을 인가 받고, 제2 트랜지스터(T2)를 통해 인가된 게이트 노드(N2)의 전압(데이터 전압)에 의해 제어되어 유기발광 다이오드(OLED)를 구동시키는 트랜지스터이다. 도면에 도시된 EVSS는 기저전압이다.
이러한 구동 트랜지스터(DT)는 제1노드(N1), 제2노드(N2), 제3노드(N3)를 가지고 있으며, 제1노드(N1)로는 제1 트랜지스터(T1)와 연결되고, 제2노드(N2)로는 제2 트랜지스터(T2)와 연결되며, 제3노드(N3)로는 구동전압(EVDD)을 공급받는다.
여기서, 일 예로, 구동 트랜지스터(DT)의 제1노드는 소스 노드(Source Node, '소스 전극'이라고도 함)이고, 제2노드는 게이트 노드(Gate Node, '게이트 전극'이라고도 함)이며, 제3노드(N3)는 드레인 노드(Drain Node, '드레인 전극’이라고도 함)일 수 있다. 트랜지스터의 타입 변경, 회로 변경 등에 따라, 구동 트랜지스터(DT)의 제1노드, 제2노드 및 제3노드가 바뀔 수 있다.
또한, 제1 트랜지스터(T1)는, 게이트 라인(GL)에서 공급되는 스캔신호(SCAN)에 의해 제어되며, 기준전압(Vref: Reference Voltage)을 공급하는 기준전압라인(RVL: Reference Voltage Line) 또는 기준전압라인(RVL)에 연결되는 연결패턴(CP: Connection Pattern)과 구동 트랜지스터(DT)의 제1노드(N1) 사이에 연결된다.
이러한 제1 트랜지스터(T1)는 “센서 트랜지스터(Sensor Transistor)”라고도 한다.
또한, 제2 트랜지스터(T2)는 게이트 라인(GL)에서 공통으로 공급되는 스캔신호(SCAN)에 의해 제어되며 해당 데이터 라인(DL)과 구동 트랜지스터(DT)의 제2노드(N2) 사이에 연결된다. 이러한 제2 트랜지스터(T2)는 “스위칭 트랜지스터(Switching Transistor)”라고도 한다.
또한, 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 제1노드(N1)와 제2노드(N2) 사이에 연결되어, 데이터 전압을 한 프레임 동안 유지시켜 주는 역할을 할 수 있다.
위에서 언급한 바와 같이, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는, 하나의 동일한 게이트 라인(공통 게이트 라인)을 통해 공급되는 하나의 스캔신호에 의해 제어된다. 이와 같이, 각 서브픽셀은 하나의 스캔신호를 사용하기 때문에, 본 발명의 실시예에서 각 서브픽셀은 “3T1C 기반의 1 스캔 구조”의 기본 서브픽셀 구조를 갖는다고 한다.
하지만, 이것은 고정된 것이 아니기 때문에 제1 트랜지스터(T1)와 제2 트랜지스터(T2)에 각각 개별적으로 게이트 라인과 센싱 라인이 연결될 수 있고, 이러한 구조를 “3T1C 기반의 2 스캔 구조”라 명명한다.
한편, 본 실시예에 따른 유기발광 표시장치(100)의 서브픽셀 구조는, 도 2를 참조하여 설명한 “기본 서브픽셀 구조(3T1C 기반의 1 스캔 구조)” 이외에, 각 서브픽셀이 데이터 라인(DL), 게이트 라인(GL), 구동전압라인(DVL), 기준전압라인(RVL) 등의 여러 신호 라인과 연결되는 것과 관련된 “신호 라인 연결 구조”도 포함한다.
여기서, 신호 라인은, 각 서브픽셀에 데이터 전압을 공급해주기 위한 데이터 라인(DL)과, 스캔신호를 공급해주기 위한 게이트 라인(GL)뿐만 아니라, 각 서브픽셀에 기준전압(Vref)을 공급하기 위한 기준전압라인(RVL)과, 구동전압(EVDD)을 공급하기 위한 구동전압라인(DVL) 등을 더 포함한다.
위에서 언급한 기준전압라인(RVL)과 구동전압라인(DVL)은 데이터 라인(DL)과 평행하게 형성되는데, 각각의 개수는 데이터 라인 개수와 동일할 수도 있고 데이터 라인의 개수보다 적을 수도 있다.
만약, 기준전압라인(RVL) 개수 및 구동전압라인(DVL) 개수가 데이터 라인(DL) 개수보다 적은 경우, 일부 서브픽셀은 구동전압라인(DVL) 및 기준전압라인(RVL)과는 바로 연결될 수도 있고, 다른 일부 서브픽셀은 구동전압라인(DVL) 및 기준전압라인(RVL)과 바로 연결되지 않고 연결패턴(CP)을 통해 구동전압라인(DVL) 및 기준전압라인(RVL)과 각각 연결될 수 있다.
또한, 본 실시예의 유기발광 표시장치(100)에 배치되는 서브픽셀들은 적색(R) 서브픽셀, 백색(W) 서브픽셀, 청색(B) 서브픽셀 및 녹색(G) 서브픽셀 순서로 하나의 단위 픽셀을 이룰 수 있다. 하지만, 이것은 고정된 것이 아니기 때문에 적색(R) 서브픽셀, 백색(W) 서브픽셀, 청색(B) 서브픽셀 및 녹색(G) 서브픽셀들의 순서는 다양하게 변경되어 배치될 수 있다.
또한, 본 명세서 및 도면에서는, 트랜지스터들(DT, T1, T2)이 N 타입인 것으로 도시되어 설명되었으나, 이는 설명의 편의를 위한 것일 뿐, 회로 설계 변경에 따라, 트랜지스터들(DT, T1, T2) 모두가 P 타입으로 변경되거나, 트랜지스터들(DT, T1, T2) 중 일부는 N 타입으로 다른 일부는 P 타입으로 구현될 수도 있다. 또한, 유기발광 다이오드(OLED)는 인버티드(Inverted) 타입으로도 변경될 수 있을 것이다.
또한, 본 명세서에 기재된 트랜지스터들(DT, T1, T2)은 박막 트랜지스터(TFT: Thin Film Transistor)라고도 한다.
도 3은 본 실시예에 따른 곡선형 표시장치의 구조를 도시한 도면이다.
도 3을 참조하면, 본 실시예에 따른 곡선형 표시장치(420)는, 원형 구조 또는 타원 구조로 형성될 수 있다. 도 1에 도시된 표시패널(110)은 사각형 형태를 갖지만, 시계와 같은 표시장치에 사용할 경우에는 소정의 곡률을 갖는 곡선형 표시패널(310)로 형성될 수 있다.
본 실시예에 따른 곡선형 표시패널(310)은 둘레를 따라 소정의 곡률을 가질 수 있다. 예를 들어, 본 실시예에 따른 곡선형 표시패널(310)은 액티브 영역(A/A)의 중심으로부터 곡선형 표시패널(310)의 가장자리 둘레가 동일한 길이로 구현되는 원형 표시패널, 장방향과 단반향의 길이가 서로 다른 타원형 표시패널을 포함할 수 있다.
곡선형 표시패널(310)의 액티브 영역(A/A: Active Area)에는 도 1에서 설명한 바와 같이, 복수의 서브픽셀들이 배치되고, 액티브 영역(A/A)의 외측을 따라 다수의 패드들로 구성된 패드부(PAP)와 신호라인들이 배치된 영역으로 구성된 패드 영역(PA: Pad Area)을 포함할 수 있다.
도 3에 도시된 바와 같이, 액티브 영역(A/A)이 원형인 경우, 패드 영역(PA)에 배치된 신호라인들(SL1, SL2)은 액티브 영역(A/A)을 감싸도록 곡선형으로 형성될 수 있다. 또한, 곡선형 표시장치(420)가 GIP 구조를 갖는 경우, 게이트 드라이버(300)도 곡선형 구조로 형성된다. 게이트 드라이버(300) 내측에는 복수의 GIP 회로들이 배치되고, GIP 회로는 쉬프트 레지스트, 레벨 쉬프터 등을 구현하기 위해 배치된 복수의 트랜지스터들을 포함한다.
도면에 도시된 바와 같이, 곡선형 표시패널(310)의 패드 영역(PA)에는 제1 신호라인(SL1)과 제2 신호라인(SL2)이 배치된다. 제1 신호라인(SL1)과 제2 신호라인(SL2)는 각각 복수의 라인들로 구성되고, 이들 라인들은 본 실시예에의 표시장치가 유기발광 표시장치인 경우, 클럭 신호를 공급하는 라인, 게이트 드라이버(300)에 신호를 입출력 하기 위한 라인들, 먹스부 및 오토 프루브 검사를 위한 스위칭부 등을 포함할 수 있다.
도 4는 본 실시예에 따른 곡선형 표시장치의 A 영역을 확대한 도면이다.
도 4를 참조하면, 본 실시예에 따른 곡선형 표시장치(420)의 A 영역을 보면, 원형의 액티브 영역(A/A)을 따라 신호 라인들(SL1, SL2)과 GIP 회로들(GIP)로 구성된 게이트 드라이버가 배치되어 있다. 제1 신호 라인(SL1)은 액티브 영역(A/A)의 곡선을 따라 형성될 수 있도록 수평부(HP)와 수직부(VP)로 복수회 절곡하여 형성한다. 따라서, 제1 신호 라인(SL1)은 액티브 영역(A/A)의 곡선을 따라 계단 형상을 갖는 것을 볼 수 있다.
또한, 게이트 드라이버를 구성하는 GIP 회로들(GIP)은 수직 방향으로 순차적으로 배치되되, 수평 방향으로 순차적으로 GIP 회로들(GIP)이 쉬프트 되어, GIP 회로들(GIP)은 수직 방향을 기준으로 일부 영역만 중첩되게 배치된다. 즉, GIP 회로들(GIP) 역시 계단 형태로 배열된다.
따라서, 게이트 드라이버를 구성하는 각각의 GIP 회로는 인접한 제1 신호라인(SL1)의 수직부(VP)와 서로 마주하도록 배치된다.
하지만, 전술한 바와 같이, GIP 회로들(GIP)을 배치하고, 제1 신호라인(SL1)을 계단 형태로 형성할 경우, 제1 신호라인(SL1)의 수직부(VP)와 게이트 드라이버의 GIP 회로(GIP) 사이에 이격 공간(SPA)이 존재하는 문제가 발생된다.
이와 같이, GIP 회로(GIP)와 제1 신호라인(SL1) 사이에 이격 공간(SPA)이 발생할 경우, 제1 신호라인(SL1)으로부터 GIP 회로들(GIP)에 전계가 인가되어 GIP 회로를 구성하는 트랜지스터들에 열화가 발생한다.
도 5는 곡선형 표시장치의 게이트 드라이브에서 발생되는 열화 현상을 설명하기 위한 도면이다.
도 5에 도시된 바와 같이, 게이트 드라이버를 구성하는 GIP 회로들(GIP)은 쉬프트 레지스트 및 레벨 쉬프터 등을 포함할 수 있고, 이들은 복수의 트랜지스터들로 구성된다.
GIP 회로들(GIP)을 구성하는 트랜지스터의 단면을 보면, 절연층(IL) 상에 버퍼층(BL)이 형성되고, 버퍼층(BL) 상에 액티브층(AL), 소스/드레인 전극(D), 게이트 절연층(GI) 및 게이트 전극(Gate)이 적층되어 있다. 또한, 트랜지스터와 인접한 영역에는 제1 신호라인(SL1)이 배치되는데, 제1 신호라인(SL1)과 트랜지스터의 사이에 전계가 형성될 경우, 절연층(IL)으로 사용되는 폴리이므드(Polyimid)에서 홀(hole)들과 전자(e)가 유기된다.
이와 같이, 유기된 홀(h)과 전자(e)들은 이온 상태로 트랜지스터의 액티브층(AL)에 충격을 주고 액티브층(AL) 내에서 재결합 되면서 트랜지스터에 열화를 유발한다.
게이트 드라이버를 구성하는 GIP 회로(GIP) 내의 트랜지스터들이 열화 되면 소자 신뢰성이 떨어져 게이트 드라이버에서 출력되는 스캔신호에 왜곡이 발생한다.
스캔신호의 왜곡은 표시장치의 화면 품의를 떨어트리는 원인이 된다.
본 실시예에 따른 곡선형 표시장치는 게이트 드라이버를 구성하는 GIP 회로들과 인접한 신호라인들 사이에 더미 GIP 회로들을 배치함으로써, 신호라인들과 GIP 회로들 사이에 형성되는 전계를 차폐한 효과가 있다.
또한, 본 실시예에 따른 곡선형 표시장치는 게이트 드라이버를 구성하는 GIP 회로들과 신호라인들 사이에 더미 GIP 회로들을 배치함으로써, GIP 회로에 배치되는 트랜지스터들의 열화를 방지하여 소자 신뢰성을 향상시킨 효과가 있다.
도 6은 본 실시예에 따른 곡선형 표시장치의 게이트 드라이버 구조를 도시한 도면이고, 도 7은 본 실시예에 따른 곡선형 표시장치의 게이트 드라이브에서 더미 GIP 회로에 의해 게이트 드라이브의 GIP 회로들이 보호되는 과정을 설명하기 위한 도면이다.
도 6 및 도 7을 참조하면, 본 실시예에 따른 곡선형 표시장치는, 게이트 드라이버 영역에 배치된 GIP 회로들(GIP)과 게이트 드라이버를 사이에 두고 배치된 제1 신호라인(SL1) 및 제2 신호라인(SL2)을 포함한다.
곡선형 표시장치에 배치되는 신호라인들은 원형의 액티브 영역을 따라 곡선형으로 형성되어야 하기 때문에 제1 신호라인(SL1)과 제2 신호라인(SL2)은 수직부(VP)와 수평부(HP)가 복수회 반복된 절곡 구조로 형성된다. 즉, 제1 신호라인(SL1) 및 제2 신호라인(SL2)은 각각 계단 형상으로 형성된다.
또한, 본 실시예에 따른 곡선형 표시장치는 게이트 드라이버와 제1 신호라인(SL1) 사이에 더미 GIP 회로들(D_GIP)을 배치하여, 게이트 드라이버의 열화 현상을 방지하였다.
또한, 게이트 드라이버를 구성하는 GIP 회로들(GIP)의 배치 구조(도 4의 설명)와 유사하게 GIP 회로들(GIP)에 각각 인접하도록 배치되는 복수의 더미 GIP 회로(D_GIP)들도 수직 방향으로 순차적으로 배치된다.
또한, 더미 GIP 회로들(D_GIP)은 수평 방향으로 쉬프트 수직 방향을 기준으로 더미 GIP 회로들(D_GIP)도 일부 영역만 서로 중첩되게 배치된다. 즉, 더미 GIP 회로들(D_GIP) 역시 계단 형태로 배열된다.
도면에 도시된 바와 같이, 더미 GIP 회로들(D_GIP)은 각각 GIP 회로들(GIP)과 수평 방향으로 인접하게 배치되고, 제1 신호라인(SL1)의 수직부(VP)와 마주한다.
도면에는 도시하지 않았지만, 더미 GIP 회로들(D_GIP)은 게이트 드라이버와 제2 신호라인(SL2) 사이에 제1 신호라인(SL1)과 인접하게 더미 GIP 회로들(D_GIP)이 배치된 구조와 동일한 방식으로 배치될 수 있다.
도 7에 도시된 바와 같이, 제1 신호라인(SL1)과 GIP 회로들(GIP) 사이에는 더미 GIP 회로들(D_GIP)이 배치되어 있다. 제1 신호라인(SL1)에 의해 발생한 전계는 더미 GIP 회로(D_GIP)에 의해 GIP 회로들(GIP)에 인가되지 않고 차단된다. 따라서, 홀(h)과 전자(e)의 재결합은 더미 GIP 회로(D_GIP)의 트랜지스터에서 발생하고, 게이트 드라이버를 구성하는 GIP 회로들(GIP)에는 열화 현상이 발생되지 않는다.
따라서, 제1 신호라인에 의해 발생되는 전계에 의해 게이트 드라이버를 구성하는 트랜지스터들에 열화가 발생하는 것을 방지할 수 있다. 이로 인하여, 게이트 드라이버를 구성하는 GIP 회로들의 신뢰성을 향상시킬 수 있다.
도 7에 도시된 바와 같이, 제1 신호라인(SL1)에 의해 발생된 전계에 의해 홀(h)과 전자(e)는 더미 GIP 회로(D_GIP) 내의 트랜지스터에서 재결합되고, GIP 회로(GIP)를 구성하는 트랜지스터에서는 홀(h)과 전자(e)가 유기되지 않는 것을 볼 수 있다.
따라서, 본 실시예에 따른 곡선형 표시장치는 게이트 드라이버를 구성하는 GIP 회로들과 인접한 신호라인들 사이에 더미 GIP 회로들을 배치함으로써, 신호라인들과 GIP 회로들 사이에 형성되는 전계를 차폐한 효과가 있다.
또한, 본 실시예에 따른 곡선형 표시장치는 게이트 드라이버를 구성하는 GIP 회로들과 신호라인들 사이에 더미 GIP 회로들을 배치함으로써, GIP 회로에 배치되는 트랜지스터들의 열화를 방지하여 소자 신뢰성을 향상시킨 효과가 있다.
도 8은 본 실시예에 따른 다른 표시장치의 구조를 도시한 도면이다.
도 8을 참조하면, 본 실시예에 따른 표시장치는(800), 액티브 영역(A/A)과 패드 영역(PA)을 구비한 표시패널(810)을 포함할 수 있다. 표시패널(810)의 액티브 영역(A/A)에는 복수의 서브픽셀들이 배치되고, 패드 영역(PA)에는 복수의 패드들이 배치된 패드부(PAP), 제1 게이트 드라이버(803a)와 제2 게이트 드라이버(803b) 및 데이터 구동부(801)가 배치될 수 있다.
본 실시예에 따른 표시장치는 제1 게이트 드라이버(803a)와 제2 게이트 드라이버(803b)가 표시패널(810) 상에 실장되는 GIP 구조를 가질 수 있다.
본 실시예에 따른 표시장치는 유기발광 표시장치 일 수 있고, 각 서브픽셀은 도 2에서 설명한 3T1C 구조이거나 도 9 내지 도 11에 도시한 바와 같이, 4T1C 구조, 5T1C 구조 및 5T2C 구조일 수 있다.
도 9 내지 도 11은 도 8의 표시장치의 서브픽셀에 대한 다양한 등가회로를 도시한 도면이다.
도 9를 참조하면, 본 실시예에 따른 표시장치의 각 서브픽셀은 4T2C 구조를 가질 수 있다. 각 서브 픽셀은 제1 스캔라인(제1 게이트라인: SCAN1)에 게이트가 연결되고 데이터 라인(DL)에 일단이 연결되며 제1노드(A)에 타단이 연결된 제1트랜지스터(TFT1)와, 제1노드(A)와 구동전압라인(DVL) 사이에 연결된 제1커패시터(CS1)와, 제1노드(A)와 제2노드(B) 사이에 연결된 제2커패시터(CS2)와, 제2노드(B)에 게이트가 연결되고 구동전압라인(DVL)에 일단이 연결되며 제3노드(C)에 타단이 연결된 구동 트랜지스터(DT)와, 제2 스캔라인(제2 게이트라인: SCAN2)에 게이트가 연결되고 제2노드(B)에 일단이 연결되며 제3노드(C)에 타단이 연결된 제2트랜지스터(TFT2)와, 인에이블 라인(Enable)에 게이트가 연결되고 제3노드(C)에 일단이 연결된 제3트랜지스터(TFT3)와, 제3트랜지스터(TFT3)의 타단에 제1전극이 연결되고 기저전압라인(VSS)에 제2전극이 연결된 유기 발광다이오드(OLED)를 포함할 수 있다.
여기서, 제1트랜지스터(TFT1)는 제1 스캔라인(제1 게이트 라인: SCAN1)을 통해 공급된 제1 스캔신호에 의해 턴온되며 데이터 라인(DL)을 통해 공급된 데이터신호를 전달한다. 그리고 제1커패시터(CS1)는 구동전압라인(DVL)을 통해 공급된 전압과 제1트랜지스터(TFT1)를 통해 공급된 전압의 차전압을 유지한다.
그리고 제2커패시터(CS2)는 제1트랜지스터(TFT1)를 통해 공급된 데이터신호와 제1커패시터(CS1)에 유지된 전압에 의한 데이터신호를 저장한다. 그리고 제2트랜지스터(TFT2)는 제2 스캔 라인(제2 게이트 라인: SCAN2)을 통해 공급된 제2 스캔신호에 의해 턴온되며 구동 트랜지스터(DT)의 문턱전압을 제어한다. 그리고 구동 트랜지스터(DT)는 제2커패시터(CS2)에 저장된 데이터신호에 대응하여 구동한다. 제3트랜지스터(TFT3)는 인에이블 라인(Enable)을 통해 공급된 인에이블 신호에 의해 턴온되며 구동 트랜지스터(DT)를 통해 흐르는 전류를 제어한다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DT)가 구동을 하고 제3트랜지스터(TFT3)가 턴온 상태가 되면, 구동전압라인(DVL)을 통해 공급된 전류에 의해 발광한다.
도 10을 참조하면, 본 실시예에 따른 표시장치의 각 서브픽셀은 5T1C 구조를 가질 수 있다. 각 서브 픽셀은 제1 스캔 라인(SCAN1)에 게이트가 연결되고 데이터 라인(DL)에 일단이 연결되며 제1노드(A)에 타단이 연결된 제1트랜지스터(TFT1)와, 제1노드(A)와 제2노드(B) 사이에 연결된 커패시터(CST)와, 제2노드(B)에 게이트가 연결되고 구동전압라인(DVL)에 일단이 연결되며 제3노드(C)에 타단이 연결된 구동 트랜지스터(DT)와, 인에이블 라인(Enable)에 게이트가 연결되고 제1노드(A)에 일단이 연결되며 기준전압라인(RVL)에 타단이 연결된 제2트랜지스터(TFT2)와, 제2 스캔 라인(SCAN2)에 게이트가 연결되고 제2노드(B)에 일단이 연결되며 제3노드(C)에 타단이 연결된 제3트랜지스터(TFT3)와, 인에이블 라인(Enable)에 게이트가 연결되고 제3노드(C)에 일단이 연결된 제4트랜지스터(TFT4)와, 제4트랜지스터(TFT4)의 타단에 제1전극이 연결되고 기저전압라인(VSS)에 제2전극이 연결된 유기 발광다이오드(OLED)를 포함할 수 있다. 이하, 구체적인 동작은 생략한다.
도 11을 참조하면, 본 실시예에 따른 표시장치의 각 서브픽셀은 5T2C 구조를 가질 수 있다. 각 서브 픽셀은 제1 스캔라인(SCAN1)에 게이트가 연결되고 데이터 라인(DL)에 일단이 연결되며 제1노드(A)에 타단이 연결된 제1트랜지스터(TFT1)와, 제1노드(A)와 구동전압라인(DVL) 사이에 연결된 제1커패시터(CS1)와, 제1노드(A)와 제2노드(B) 사이에 연결된 제2커패시터(CS2)와, 제2 스캔 라인(SCAN2)에 게이트 연결되고 기준전압라인(RVL)에 일단이 연결되며 제1노드(A)에 타단이 연결된 제2트랜지스터(TFT2)와, 제2노드(B)에 게이트가 연결되고 구동전압라인(DVL)에 일단이 연결되며 제3노드(C)에 타단이 연결된 구동 트랜지스터(DT)와, 제2 스캔 라인(SCAN2)에 게이트가 연결되고 제2노드(B)에 일단이 연결되며 제3노드(C)에 타단이 연결된 제3트랜지스터(TFT3)와, 인에이블 라인(Enable)에 게이트가 연결되고 제3노드(C)에 일단이 연결된 제4트랜지스터(TFT4)와, 제4트랜지스터(TFT4)의 타단에 제1전극이 연결되고 기저전압라인(VSS)에 제2전극이 연결된 유기 발광다이오드(OLED)를 포함할 수 있다.
이와 같이, 본 실시예에 따른 표시장치의 각 서브픽셀들이 4T1C 구조, 5T1C 구조 및 5T2C 구조일 경우, 유기발광 다이오드(OLED)에 연결된 트랜지스터의 온/오프를 제어하기 위해 인에이블 신호를 공급한다. 인에이블 신호는 게이트 드라이버와 일체로 형성되거나 분리되어 형성된 인에이블 회로(E)를 통해 공급될 수 있다.
도 12는 본 실시예에 따른 다른 표시장치의 게이트 드라이버 영역의 신호라인들의 구조를 도시한 도면이고, 도 13은 본 실시예에 따른 다른 표시장치에서 게이트 드라이버 영역에서 신호라인들이 서로 비대칭적으로 배치되는 모습을 도시한 단면도이다.
도 12 및 도 13을 참조하면, 본 실시예에 따른 표시장치(800)의 표시패널(810)에는 제1 게이트 드라이버(803a)와 제2 게이트 드라이버(803b)가 실장되어 있다.
제1 게이트 드라이버(803a)와 제2 게이트 드라이버(803b) 내에는 복수의 GIP 회로들(GIP)이 배치되어 있고, GIP 회로(GIP)는 쉬프트 레지스트 및 레벨 시프터를 포함한다. 또한, 제2 게이트 드라이버(803b)와 별개로 인에이블 신호를 공급하는 인에이블 회로(E)들이 배치될 수 있다.
제1 게이트 드라이버(803a)와 제2 게이트 드라이버(803b)의 외측 영역에는 각각 제1 내지 제5 신호라인들(SL1, SL2, SL3, SL4, SL5)이 배치되어 있다. 즉, 제1 게이트 드라이버(803a)의 외측에는 제1 및 제2 신호라인들(SL1, SL2)로 구성된 제1 신호라인그룹(SLG1)이 배치되고, 제2 게이트 드라이버(803b)의 외측에는 제3 내지 제5 신호라인들(SL3, SL4, SL5)로 구성된 제2 신호라인그룹(SLG2)이 배치된다.
제1 내지 제5 신호배선들(SL1, SL2, SL3, SL4, SL5)은 제1 및 제2 게이트 드라이버(803a, 803b)의 GIP 회로들(GIP)의 상태를 점검하기 위해 공급하거나, GIP회로들(GIP)에 스타트 펄스를 공급하거나, 인에이블 회로(E) 및 게이트 드라이버(803a, 803b)에서 출력되는 스캔신호를 모니터링하기 위해 배치되는 신호라인들 일 수 있다. 도면에 도시하였지만 설명하지 않은 L은 클럭 신호를 공급하는 신호라인 또는 표시장치가 유기발광 표시장치인 경우, 기준전압을 공급하거나 구동전압을 공급하기 위해 배치되는 신호라인들일 수 있다.
도 13에 도시된 바와 같이, 기판(S) 상에 배치되는 액티브 영역(A/A)을 중심으로 좌측과 우측 가장자리에 제1 신호라인그룹(SLG1)과 제2 신호라인그룹(SLG2)이 배치된다.
하지만, 제1 신호라인그룹(SLG1)에는 제1 및 제2 신호라인들(SL1, SL2)이 배치되고, 제2 신호라인그룹(SLG2)에는 제3 내지 제5 신호라인들(SL3, SL4, SL5)이 배치되어, 배치되는 신호라인들의 개수가 서로 비대칭이다.
이와 같이, 신호라인들이 비대칭적으로 배치되면 제1 신호라인그룹(SLG1)과 제1 게이트 드라이버(803a) 사이 또는 제2 신호라인그룹(SLG2)과 제2 게이트 드라이버(803b) 사이에서 발생되는 커패시턴스 또는 신호들에 대한 영향이 서로 달라 화질 불량이 발생하는 문제가 있다.
즉, 제1 신호라인그룹(SLG1)과 제1 게이트 드라이버(803a)에 배치된 트랜지스터들 사이의 전계 또는 커패시턴스와 제2 신호라인그룹(SLG2)과 제2 게이트 드라이버(803b)에 배치된 트랜지스터들 사이의 전계 또는 커패시턴스가 서로 달라 각 게이트 드라이버에서 출력되는 스캔신호가 달라질 수 있다.
본 실시예에 따른 다른 표시장치는, 표시패널에 실장되는 각 게이트 드라이버 영역에 배치되는 신호라인들의 개수를 동일하게 함으로써, 게이트 드라이버에서 출력되는 스캔신호의 편차를 제거하여 화면 품위를 개선한 효과가 있다.
도 14 및 도 15는 본 실시예에 따른 다른 표시장치에서 게이트 드라이버 영역에서 신호라인들이 서로 대칭적으로 배치되는 모습을 도시한 도면이다.
도 14 및 도 15를 참조하면, 본 실시예에 따른 표시장치(800)의 표시패널(810)에는 제1 게이트 드라이버(803a)와 제2 게이트 드라이버(803b)가 실장되어 있다.
제1 게이트 드라이버(803a)와 제2 게이트 드라이버(803b) 내에는 복수의 GIP 회로들(GIP)이 배치되어 있고, GIP 회로(GIP)는 쉬프트 레지스트 및 레벨 쉬프터를 포함한다. 또한, 제2 게이트 드라이버(803b)와 별개로 인에이블 신호를 공급하는 인에이블 회로들(E)이 배치될 수 있다. 인에이블 신호는 표시패널에 배치되는 서브픽셀이 도 9 내지 도 11과 같은 구조일 경우, 공급하는 신호이다.
제1 게이트 드라이버(803a)와 제2 게이트 드라이버(803b)의 외측 영역에는 각각 제1 내지 제3 신호라인들(SL1, SL2, SL3)과 제4 내지 제6 신호라인들(SL4, SL5, SL6)이 배치되어 있다. 즉, 제1 게이트 드라이버(803a)의 외측에 배치된 제1 내지 제3 신호라인들(SL1, SL2, SL3)로 구성된 제1 신호라인그룹(SLG1)이 배치되고, 제2 게이트 드라이버(803b)의 외측에 배치된 제4 내지 제6 신호라인들(SL4, SL5, SL6)로 구성된 제2 신호라인그룹(SLG2)이 배치된다.
제1 신호라인그룹(SLG1)에 배치된 제1 내지 제3 신호라인들(SL1, SL2, SL3) 중 어느 하나는 제2 신호라인그룹(SLG2)에 배치된 제4 내지 제6 신호라인들 중 어느 하나의 신호라인에서 연장된 신호라인일 수 있다.
도면에 도시된 바와 같이, 제2 게이트 드라이버(803b)의 인접 영역에 배치되는 인에이블 회로들(E)에 연결된 제6 신호라인(SL6)은 제1 게이트 드라이버(803a)의 인접 영역에 배치된 제3 신호라인(SL3)과 동일한 신호가 출력되는 라인일 수 있다.
즉, 인에이블 회로들(E)과 연결된 제6 신호라인(SL6)은 인에이블 회로들(E) 하단에서 분기되어 제2 게이트 드라이버(803b)에 인접하게 배치되고, 분기된 다른 하나의 신호라인은 제1 게이트 드라이버(803a)에 인접한 제3 신호라인(SL3)으로 배치된다. 따라서, 제3 신호라인(SL3)과 제6 신호라인(SL6)은 서로 동일한 신호가 공급되는 라인일 수 있다.
이와 같이, 본 실시예에 따른 표시장치는, 표시패널에 배치되는 제1 및 제2 게이트 드라이버(803a, 803b) 영역에 동일한 개수의 신호라인들이 배치되도록 함으로써, 신호라인들의 영향에 의한 제1 및 제2 게이트 드라이버의 트랜지스터들 편차를 최소화하여 화면 품위를 개선한 효과가 있다.
도 15에 도시된 바와 같이, 기판(S) 상에 배치되는 액티브 영역(A/A)을 중심으로 좌측과 우측 가장자리에 제1 신호라인그룹(SLG1)과 제2 신호라인그룹(SLG2)이 배치된다.
도 13과 달리, 제1 신호라인그룹(SLG1)에는 제1 내지 제3 신호라인들(SL1, SL2, SL3)이 배치되고, 제2 신호라인그룹(SLG2)에는 제4 내지 제6 신호라인들(SL4, SL5, SL6)이 배치되어, 배치되는 신호라인들이 서로 대칭이 된다.
따라서, 제1 신호라인그룹(SLG1)과 제1 게이트 드라이버(803a)에 배치된 트랜지스터들 사이에서의 신호 영향 또는 커패시턴스와 제2 신호라인그룹(SLG2)과 제2 게이트 드라이버(803b)에 배치된 트랜지스터들에 사이에서의 신호 영향 또는 커패시턴스의 편차가 줄어든다.
이와 같이, 제1 및 제2 게이트 드라이버(803a, 803b)에 가해지는 영향에 의한 트랜지스터들의 편차가 감소하면, 각 게이트 드라이버(803a, 803b)에서 출력되는 스캔신호들도 서로 편차가 줄어 표시패널의 화면 품위를 개선할 수 있다.
본 실시예에 따른 다른 표시장치는, 표시패널에 실장되는 게이트 드라이버 영역에 배치되는 신호라인들의 개수를 동일하게 함으로써, 각 게이트 드라이버에 배치된 트랜지스터들의 편차를 최소화하는 효과가 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치
110: 표시패널
120: 데이터 드라이버
130: 게이트 드라이버
140: 컨트롤러
SLG1: 제1 신호라인그룹
SLG2: 제2 신호라인그룹

Claims (15)

  1. 복수의 서브픽셀을 구비한 액티브 영역과 액티브 영역 둘레를 따라 배치된 패드영역을 포함하는 표시패널;
    상기 표시패널의 패드영역에 배치된 게이트 드라이버;
    상기 게이트 드라이버 외측에 배치된 제1 신호라인; 및
    상기 게이트 드라이버와 액티브 영역 사이에 배치된 제2 신호라인을 포함하고,
    상기 게이트 드라이버는 복수의 GIP 회로로 구성되고, 상기 복수의 GIP 회로와 인접하게 배치된 복수의 더미 GIP 회로를 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 복수의 더미 GIP 회로는 상기 제1 신호라인과 상기 게이트 드라이버 사이 또는 상기 제2 신호라인과 상기 게이트 드라이버 사이에 배치되는 표시장치.
  3. 제2항에 있어서,
    상기 액티브 영역은 소정의 곡률을 갖는 곡선형으로 형성되고, 상기 액티브 영역의 곡선을 따라 상기 게이트 드라이버, 제1 및 제2 신호라인은 곡선 구조를 갖는 표시장치.
  4. 제3항에 있어서,
    상기 복수의 GIP 회로는 수직 방향으로 일부가 서로 중첩되도록 배치되고, 상기 복수의 GIP 회로와 인접한 복수의 더미 GIP 회로는 수직 방향으로 일부가 서로 중첩되도록 배치되는 표시장치.
  5. 제3항에 있어서,
    상기 제1 및 제2 신호라인은 수직부와 수평부가 반복된 복수의 절곡 구조로 형성된 표시장치.
  6. 제5항에 있어서,
    상기 복수의 더미 GIP 회로는 각각 상기 제1 신호라인 또는 제2 신호라인의 수직부들과 마주하는 표시장치.
  7. 제1항에 있어서,
    상기 GIP 회로는 쉬프트 레지스트와 레벨 시프터를 포함하는 복수의 트랜지스터로 구성된 표시장치.
  8. 제1항에 있어서,
    상기 더미 GIP 회로는 복수의 트랜지스터로 구성된 표시장치.
  9. 제1항에 있어서,
    상기 더미 GIP 회로는 상기 제1 신호라인 영역에서 유입되는 전계가 상기 GIP 회로로 진행하는 것을 차단하는 표시장치.
  10. 복수의 서브픽셀들이 배치되는 액티브 영역과 상기 액티브 영역 둘레를 따라 배치되는 패드 영역을 포함하는 표시패널;
    상기 액티브 영역을 사이에 두고 상기 패드 영역에 배치된 제1 및 제2 게이트 드라이버;
    상기 제1 게이트 드라이버 영역에 배치된 적어도 하나 이상의 신호라인들을 포함하는 제1 신호라인그룹; 및
    상기 제2 게이트 드라이버 영역에 배치된 적어도 하나 이상의 신호라인들을 포함하는 제2 신호라인그룹을 포함하고,
    상기 제1 신호라인그룹의 신호라인 개수와 상기 제2 신호라인그룹의 신호라인 개수는 동일한 표시장치.
  11. 제10항에 있어서,
    상기 복수의 서브픽셀은 유기발광 다이오드를 포함하는 표시장치.
  12. 제10항에 있어서,
    상기 제1 및 제2 게이트 드라이브 영역 중 어느 하나에는 각 서브픽셀에 인에이블 신호를 공급하기 위해 배치된 복수의 인에이블 회로를 더 포함하는 표시장치.
  13. 제12항에 있어서,
    상기 복수의 서브픽셀은 4개의 트랜지스터와 하나의 커패시터, 5개의 트랜지스터와 하나의 커패시터 또는 5개의 트랜지스터와 2개의 커패시터로 중 어느 하나인 표시장치.
  14. 제10항에 있어서,
    상기 제1 신호라인그룹에 배치된 신호라인들 중 어느 하나와 상기 제2 신호라인그룹에 배치된 신호라인들 중 어느 하나는 서로 동일한 신호가 인가되는 표시장치.
  15. 제10항에 있어서,
    상기 제1 신호라인그룹에 배치된 신호라인들 중 어느 하나와 상기 제2 신호라인그룹에 배치된 신호라인들 중 어느 하나는 하나의 신호라인으로부터 분기된 신호라인인 표시장치.
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