KR101948896B1 - 패드부 핀 맵 구조 및 그 구조를 갖는 평판 표시 장치 - Google Patents

패드부 핀 맵 구조 및 그 구조를 갖는 평판 표시 장치 Download PDF

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Abstract

본 발명은 평판 표시장치의 패드부에 배열된 핀의 맵 구조 및 그 핀-맵 구조를 갖는 평판 표시 장치에 관한 것이다. 본 발명에 의한 핀-맵 구조는 제 1 층에 형성되는 n 개의 핀들(여기서, n은 2 이상의 자연수); 상기 n 개의 핀에서 연장되며, 상기 n 개의 핀들을 (k+1) 개 그룹으로 나누어 연결된 (k+1) 개의 패드들(여기서 k는 2 이상이며 n 이하인 자연수); 제 2 층에 형성되며, 상기 (k+1) 개의 패드들을 k개로 나누어 할당된 k 개의 패드 단자들을 포함한다. 본 발명은, 제조 비용을 최소화하면서 다양하게 핀 수를 할당할 수 있는 핀-맵 구조 및 그 핀-맵 구조를 갖는 의한 평판 표시 패널을 제공한다.

Description

패드부 핀 맵 구조 및 그 구조를 갖는 평판 표시 장치 {Pin Map Structure At Pad Area And Flat Panel Display Having The Same}
본 발명은 평판 표시장치의 패드부에 배열된 핀의 맵 구조 및 그 핀-맵 구조를 갖는 평판 표시 장치에 관한 것이다. 특히, 본 발명은 평판 표시장치에서 외부 구동부와 연결되는 패드 부에 배열된 핀들의 연결 상태를 가변할 수 있는 핀-맵(Pin-Map) 구조 및 그 핀-맵 구조를 갖는 평판 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 평판표시장치가 개발되어 활용되고 있다.
평판표시장치는 표시패널의 게이트 라인들에 스캔 신호를 공급하는 게이트 구동회로와 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로를 이용하여 영상을 표시한다. 예를 들어, 게이트 구동회로는 다수의 게이트 드라이브 집적회로(Integrated Circuit)를 실장한 인쇄회로보드(Printed Circuit Board)를 표시패널에 부착하는 TAB(Tape Automated Bonding) 방식으로 형성된다. 또는, 협 베젤(Narrow Bezel) 구조를 위해, 게이트 구동회로가 표시패널에 직접 형성된 GIP(Gate In Panel) 방식으로 형성되기도 한다.
도 1은 종래 기술에서 TAB 방식으로 형성한 평판표시장치의 개략적인 구조를 나타내는 평면도이다. 도 1을 참조하면, 표시패널(DPL)의 상단부 일측변에는 TAB 방식으로 표시패널(DPL)의 데이터 배선에 연결되는 데이터 구동부(DIC)가 배치된다. 즉, 테이프 캐리어 패키지(혹은, TCP: Tape Carrier Package)(TP)에 데이터 구동부(DIC)가 실장되고, TCP(TP)의 일측변이 표시패널(DPL)의 상단부 일측변에 배치된 패드부와 연결된다. 또한, 표시패널(DPL)의 좌측 일측변에는 TAB 방식으로 표시패널(DPL)의 게이트 배선에 연결되는 게이트 구동부(GIC)가 배치된다. 데이터 구동부(DIC)와 게이트 구동부(GIC)를 제어하기 위한 제어부(TCON)와 전원을 공급하기 위한 전원부(PIC)는 인쇄회로기판(PCB)에 장착되고, 데이터 구동부(DIC)를 실장한 TCP(TP)의 타측변에 인쇄회로기판(PCB)의 패드부가 연결된다.
표시패널(DPL)의 좌측 일측변에 게이트 구동부(GIC)가 실장된 TAB이 게이트 패드 단자(GPT)에 부착되어 게이트 구동부(GIC)가 게이트 배선(GL)에 신호를 공급한다. 그리고 표시패널(DPL)의 상부 일측변에 데이터 구동부(DIC)가 실장된 TAB이 데이터 패드 단자(DPT)에 부착되어 데이터 구동부(DIC)가 데이터 배선(DL)에 비디오 데이터 신호를 공급한다.
이와 같이 평판 표시 패널에서 표시 영역의 외주부에는 구동 회로들로부터 신호를 인가 받기 위한 여러 배선들이 나열된다. 특히, 표시 패널(DPL)의 좌측 혹은 우측 변에는 게이트 배선(GL) 혹은 공통 배선(CL)들을 연결하며, 상단에 배치되는 타이밍 컨트롤러(TCON)나 전원부(PIC)와 연결하도록 표시 패널(DPL)의 상부 변으로 연장된다. 그리고 상부 변에 배치된 데이터 구동 회로(DIC)와 연결하도록 배치된 패드 핀(PIN)의 일부에 할당되어 타이밍 컨트롤러(TCON)나 전원부(PIC)와 연결된다.
표시 패널(DPL)의 상단에는 여러 개의 패드 핀들이 배치된다. 대부분 패드 핀 하나에 하나의 배선이 연결되는 것이 보통이다. 하지만, 특정 배선의 경우, 선 저항이 문제가 되어, 더 넓은 배선 폭을 필요로 하는 경우가 있다. 이러한 배선의 경우, 패드 핀을 하나만 할당하면, 패드 핀 부분에서 전류의 병목 현상이 발생하여, 저항이 높아지고, 이로 인해 과도한 열이 발생할 수 있다. 이러한 경우, 결국 제품의 수명 및 신뢰도에 큰 악영향을 줄 수 있다.
본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, 표시 패널과 외부 컨트롤러를 연결하는 패드 핀에서 접촉 저항을 낮출 수 있는 패드 핀 구조를 제공하는 데 있다. 본 발명의 다른 목적은, 표시 패널의 측변에 배열된 넓은 폭을 갖는 배선들의 저항 정도에 따라 가변적으로 패드 핀 할당을 조절할 수 있는 핀-맵 구조를 제공하는 데 있다. 본 발명의 또 다른 목적은, 패드 부에 요구되는 저항에 따라 가변적으로 패드 핀 할당을 조절할 수 있는 핀-맵 구조를 갖는 평판 표시 패널을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 핀-맵 구조는 제 1 층에 형성되는 n 개의 핀들(여기서, n은 2 이상의 자연수); 상기 n 개의 핀에서 연장되며, 상기 n 개의 핀들을 (k+1) 개 그룹으로 나누어 연결된 (k+1) 개의 패드들(여기서 k는 2 이상이며 n 이하인 자연수); 제 2 층에 형성되며, 상기 (k+1) 개의 패드들을 k개로 나누어 할당된 k 개의 패드 단자들을 포함한다.
상기 (k+1) 개의 그룹 중에서 가운데에 배치된 패드들은 한 개의 핀으로 이루어진 독립 핀과 상기 독립 핀에서 연장된 독립 패드인 것을 특징으로 한다.
상기 (k+1) 개의 그룹은, 상기 n 개의 핀들을 2로 나누어, 가운데에 위치하는 핀들 중에서 한 개의 핀으로 이루어진 독립 핀을 k-1 개 설정하고, 상기 독립 핀들의 일측에 위치한 핀들을 제1 그룹으로 설정하고, 상기 독립 핀들의 타측에 위치한 핀들을 제2 그룹으로 설정하여 상기 (k+1) 개의 패드들을 할당하는 것을 특징으로 한다.
상기 n은 8이고, 상기 k는 2이며, 상기 8 개의 핀들 중 1번째 내지 3번째 핀들에서 연장되어 연결된 제1 그룹 패드; 상기 4번째 핀에서 연장된 독립 패드; 그리고 상기 5번째 내지 8번째 핀들에서 연장되어 연결된 제2 그룹 패드를 포함하는 것을 특징으로 한다.
또한, 본 발명에 의한 평판 표시 장치는, 기판 위에서, 제 1 층에 형성되는 n 개의 핀들(여기서, n은 2 이상의 자연수); 상기 n 개의 핀에서 연장되며, 상기 n 개의 핀들을 (k+1) 개 그룹으로 나누어 연결된 (k+1) 개의 패드들(여기서 k는 2 이상이며 n 이하인 자연수); 상기 기판 위에서, 제 2 층에 형성된 배선에서 연장되며, 상기 (k+1) 개의 패드들을 k개로 나누어 할당된 k 개의 패드 단자들을 구비하는 핀-맵 구조를 포함한다.
상기 (k+1) 개의 그룹 중에서 가운데에 배치된 패드들은 한 개의 핀으로 이루어진 독립 핀과 상기 독립 핀에서 연장된 독립 패드인 핀-맵 구조를 포함하는 것을 특징으로 한다.
상기 (k+1) 개의 그룹은, 상기 n 개의 핀들을 2로 나누어, 가운데에 위치하는 핀들 중에서 한 개의 핀으로 이루어진 독립 핀을 k-1 개 설정하고, 상기 독립 핀들의 일측에 위치한 핀들을 제1 그룹으로 설정하고, 상기 독립 핀들의 타측에 위치한 핀들을 제2 그룹으로 설정하여 상기 (k+1) 개의 패드들을 할당하는 핀-맵 구조를 포함하는 것을 특징으로 한다.
상기 n은 8이고, 상기 k는 2이며, 상기 8 개의 핀들 중 1번째 내지 3번째 핀들에서 연장되어 연결된 제1 그룹 패드; 상기 4번째 핀에서 연장된 독립 패드; 그리고 상기 5번째 내지 8번째 핀들에서 연장되어 연결된 제2 그룹 패드를 구비하는 핀-맵 구조를 포함하는 것을 특징으로 한다.
상기 n은 8이고, 상기 k는 3이며, 상기 8 개의 핀들 중 1번째 내지 3번째 핀들에서 연장되어 연결된 제1 그룹 패드; 상기 4번째 핀에서 연장된 제1 독립 패드;
상기 5번째 핀에서 연장된 제2 독립 패드; 그리고 상기 6번째 내지 8번째 핀들에서 연장되어 연결된 제2 그룹 패드를 구비하는 핀-맵 구조를 포함하는 것을 특징으로 한다.
본 발명에 의한 패드 핀 구조는 요구되는 저항에 따라 핀 수 할당을 가변적으로 조절할 수 있다. 또한, 핀 수 할당을 변화시킬 때 수정이 필요한 마스크의 갯수를 최소화할 수 있다. 본 발명에 의하면, 핀에 연결되는 패드 단자를 결정하는 패턴 마스크만을 변화함으로써 패드에서 요구되는 저항에 따라 핀 수 할당을 가변적으로 조절할 수 있다. 따라서, 수정 혹은 교환이 필요한 마스크의 개수를 최소화할 수 있다. 본 발명은, 제조 비용을 최소화하면서 다양하게 핀 수를 할당할 수 있는 핀-맵 구조 및 그 핀-맵 구조를 갖는 의한 평판 표시 패널을 제공한다.
도 1은 종래 기술에서 TAB 방식으로 형성한 평판표시장치의 개략적인 구조를 나타내는 평면도.
도 2는 본 발명에 의한 GIP 방식으로 형성한 평판표시장치의 개략적인 구조를 나타내는 평면도.
도 3은 본 발명에 의한 GIP 방식의 평판표시장치의 구조를 나타내는 구성도.
도 4는 본 발명의 제1 실시 예에 의해 3-5 핀-맵 구조를 나타내는 확대 평면도.
도 5는 본 발명의 제1 실시 예에 의해 4-4 핀-맵 구조를 나타내는 확대 평면도.
도 6은 본 발명의 제2 실시 예에 의한 가변 핀-맵 구조를 나타내는 확대 평면도.
도 7은 본 발명의 제2 실시 예에 의한 가변 핀-맵 구조를 이용하여 3-5 핀-맵을 구현한 경우를 나타낸 평면도.
도 8은 본 발명의 제2 실시 예에 의한 가변 핀-맵 구조를 이용하여 4-4 핀-맵을 구현한 경우를 나타낸 평면도.
도 9는 본 발명의 제3 실시 예에 의한 가변 핀-맵 구조를 나타내는 확대 평면도.
도 10a 내지 10c는 피드백 배선과 피드백 단자 그리고 수직 공통 배선과 공통 패드 단자의 형상을 달리한 제2 마스크들에 따라 서로 다른 핀-맵 구조를 나타내는 확대 평면도.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
우선, 도 2 및 3을 참조하여, 본 발명을 적용하여 본 발명에 의한 효과를 많이 얻을 수 있는, 게이트 구동 소자를 GIP(Gate In Panel) 방식으로 형성한 평판 표시 장치에 대하여 설명한다. 도 2는 본 발명에 의한 GIP 방식으로 형성한 평판표시장치의 개략적인 구조를 나타내는 평면도이다.
도 2를 참조하면, 표시패널(DPL)의 상단부 일측변에는 TAB 방식으로 표시패널(DPL)의 데이터 배선에 연결되는 데이터 구동부(DIC)가 배치된다. 반면에, 게이트 구동부(GIC)는 별도로 구비하지 않고, 표시패널(DPL) 중에서 화상 데이터를 직접 나타내는 화소 영역(PA)이 형성되는 표시부(AA)의 일측 외부 영역인 비 표시부(NA)에 GIP 방식의 게이트 구동부(GP)를 직접 형성한다.
GIP 방식은 TAB 방식에 비해, 표시장치의 베젤 영역에 대해 슬림화가 가능하므로 외적 미관을 높일 수 있을 뿐만 아니라, 비용 절감이 가능하다는 장점이 있다. 따라서, 최근에 게이트 구동회로는 TAB 방식보다 GIP 방식으로 형성되고 있다. 도면 상으로는 편의상 GIP 방식에 의한 게이트 구동부(GP)가 표시 패널(DPL)에서 상당한 부분을 차지하는 것으로 보일 수 있다. 또한, 도 1에서 설명한 TAB 방식에 의한 게이트 구동부(GIC)가 실장된 TCP(TP)가 표시 패널(DPL)과 접촉하는 면적과 크게 다르지 않아 보일 수 있다. 하지만, 이는 도면 편의상 나타난 것일 뿐이며, 실제로 GIP 방식에서는 표시 패널(DPL)에서 게이트 구동부(GP)가 차지하는 면적은 TAB 방식에 비해서 무척 작으므로 베젤 영역을 좁게 형성할 수 있다.
도 3을 더 참조하여 GIP 방식의 평판표시장치를 좀 더 상세히 설명한다. 도 3은 본 발명에 의한 GIP 방식의 평판표시장치의 구조를 나타내는 구성도이다. GIP 방식의 평판표시장치는, 표시패널(DPL), 제어부(TCON), 그리고 데이터 구동부(DIC)를 포함한다. 표시패널(DPL)은 비디오 데이터를 표시하는 화소 영역(PA)이 형성되는 표시부(AA)와 게이트 구동부(GP)가 형성되는 비 표시부(NA)로 구성된다.
특히, 표시패널(DPL)의 표시부(AA)에는 유리 기판에 형성된 다수의 데이터 배선들(DL), 그리고 데이터 배선들(DL)과 직교하는 다수의 게이트 배선들(GL)로 이루어진 신호 배선들을 포함한다. 신호 배선들(DL, GL)의 교차 구조에 의해 표시패널(DPL)의 화소 영역(PA)이 형성되는 표시부(AA)에는 다수의 화소(PIC)들이 매트릭스 형태로 배치된다. 화소(PIC) 각각은 적색 서브화소, 녹색 서브화소 및 청색 서브화소를 포함할 수 있다. 비 표시부(NA)에는 표시부(AA)의 게이트 배선들(GL)을 구동시키기 위한 게이트 구동부(GP)가 형성된다.
제어부(TCON)는 비디오 소스로부터 입력되는 비디오 영상의 RGB 데이터를 구동부(DIC, GP)에 공급한다. 또한, 제어부(TCON)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(DCLK) 등의 타이밍 신호들을 이용하여 구동부(DIC, GP)의 동작 타이밍을 제어하기 위한 제어 신호들을 발생한다.
데이터 구동부(DIC)의 동작 타이밍을 제어하기 위한 데이터 제어신호는 1수평 라인분의 데이터가 표시되는 1 수평 기간 중에서 데이터의 시작점을 지시하는 소스 스타트 펄스(Source Start Pulse: SSP), 라이징(Rising) 또는 폴링(Falling) 에지에 기준하여 데이터의 래치 동작을 제어하는 소스 샘플링 클럭(Source Sampling Clock: SSC), 데이터 구동부(DIC)의 출력을 제어하는 소스 출력 인에이블 신호(SOE), 및 표시패널(DPL)에 공급될 데이터 전압의 극성을 제어하는 극성 제어신호(POL) 등을 포함한다.
게이트 구동부(GP)의 동작 타이밍을 제어하기 위한 게이트 제어신호는 한 화면이 표시되는 1 수직 기간 중에 스캔이 시작되는 시작 수평 라인을 지시하는 게이트 스타트 펄스(Gate Start Pulse: GSP), 게이트 구동부(GP) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트 시키기 위한 게이트 쉬프트 클럭신호(Gate Shift Clock: GSC), 그리고 게이트 구동부(GP)의 출력을 제어하는 게이트 출력 인에이블 신호(Gate Output Enable: GOE)등을 포함한다.
데이터 구동부(DIC)는 데이터 배선들(DL)을 구동시키기 위한 것으로서, 쉬프트 레지스터(Shift Register), 래치(Latch), 디지털-아날로그 변환기(Digital to Analog Converter, DAC), 출력 버퍼(Output Buffer) 등을 포함한다. 데이터 구동부(DIC)는 데이터 제어신호(SSP, SSC, SOE)에 따라 영상 데이터를 래치한다. 데이터 구동부(DIC)는 극성제어신호(POL)에 응답하여 영상 데이터를 아날로그 정극성 감마보상전압과 부극성 감마보상전압으로 변환하여 데이터전압의 극성을 반전시킨다. 데이터 구동부(DIC)는 게이트 구동부(GP)로부터 출력되는 메인 스캔펄스에 동기되도록 데이터 전압을 데이터 배선들(DL)로 출력한다.
게이트 구동부(GP)는 쉬프트 레지스터 어레이(Shift Register Array) 등을 포함한다. 게이트 구동부(GP)의 쉬프트 레지스터 어레이는 표시패널(DPL)에서 화소(PIC)가 형성된 표시부(AA) 외부의 비 표시부(NA)에 GIP 방식으로 형성된다. GIP 방식에 의해, 게이트 쉬프트 레지스터들은 화소(PIC)의 TFT 공정에서 화소의 TFT와 함께 형성된다. 게이트 구동부(GP)는 게이트 제어신호에 따라 게이트 배선(GL)을 구동한다. 게이트 구동부(GP)는 턴 온 레벨의 스캔 펄스를 게이트 배선에 순차적으로 공급한다.
이와 같이 GIP 구조를 갖는 평판 표시 패널에서는, 표시 패널(DPL)의 일측 변(좌측변)에 게이트 구동 회로(GP)가 표시 영역(PA)에 형성되는 박막 트랜지스터와 동시에 형성된다. 또한, 표시 영역(PA)에 게이트 배선(GL)과 평행하게 배열된 공통 배선(CL)들이 모두 연결되어 표시 패널(DPL)의 상측변으로 연장되는 수직 공통 배선(CLv)이 배치된다.
한편, 화소(PIC) 어레이가 배치된 표시 영역(PA) 내에서 공통전압(Vcom)의 미세한 변화를 피드백 감지하여 그 변화분만큼 픽셀(PIC) 어레이에 공급될 입력 공통전압(Vcom)을 조정할 경우가 있다. 이 경우, 공통 전압의 미세한 변화를 피드백 감지하기 위한 피드백 배선(FBL)이 수직 공통 배선(CLv)과 나란하게 배치될 수 있다. 피드백 배선(FBL)도 수직 공통 배선(CLv)과 마찬가지로, 표시 패널(DPL)의 상측변으로 연장된다.
수직 공통 배선(CLv)과 피드백 배선(FBL)은 표시 패널(DPL)의 상측변에 배치된 핀(PIN)에서 연장된 패드에 연결된다. 이하, 도 4 및 5를 참조하여, 본 발명의 제1 실시 예에 의한 패드부 핀(PIN)의 배열에 대하여 상세히 설명한다. 도 4는 본 발명의 제1 실시 예에 의해 3-5 핀-맵 구조를 나타내는 확대 평면도이다. 도 5는 본 발명의 제1 실시 예에 의해 4-4 핀-맵 구조를 나타내는 확대 평면도이다.
수직 공통 배선(CLv)과 피드백 배선(FBL)은 기준 전압 값에 해당하는 것으로 저항이 높으면 신호 전달에 오류가 발생할 수 있다. 따라서, 선 저항 및 접촉 저항을 낮추기 위해 배선의 폭이 넓어야 하고, 연결된 핀(PIN)의 수도 많은 개수가 할당되는 것이 바람직하다. 특히, 수직 공통 배선(CLv)이 저항에 더욱 민감할 수 있다. 따라서, 도 4에 도시한 바와 같이, 수직 공통 배선(CLv)은 5개의 핀이 할당되고, 상대적으로 폭이 좁은 배선으로 충분한 피드백 배선(FBL)은 3개의 핀이 할당되도록 선택할 수 있다.
즉, 피드백 배선(FBL)과 수직 공통 배선(CLv)의 핀-맵은 3-5의 핀-맵으로 구성할 수 있다. 3-5 핀-맵을 구성하기 위해서는, 3개의 이웃하는 핀(PIN)들을 하나의 패드로 연결된 구조로 패턴하여 피드백 패드(FBP)를 형성하고, 5개의 이웃하는 핀(PIN)들을 하나의 패드로 연결된 구조로 패턴하여 공통 패드(CP)로 형성한다.
그리고 피드백 배선(FBL)과 수직 공통 배선(CLv)을 형성할 때, 각 배선의 끝단부에 피드백 패드 단자(FBPT)와 공통 패드 단자(CPT)를 연장 형성할 수 있다. 그 후, 피드백 패드 단자(FBPT)와 피드백 패드(FBP)를 서로 연결하고, 공통 패드 단자(CPT)와 공통 패드(CP)를 서로 연결한다.
한편, 피드백 패드(FBP)와 공통 패드(CP)는 게이트 배선 및 게이트 패드와 동일한 물질로 동일한 층에 형성할 수 있다. 이 경우, 피드백 패드(FBP)와 공통 패드(CP)는 기판 위에 바로 형성되므로, 그 위에 절연막들이 적층되어 덮여있을 수 있다. 따라서, 콘택홀(CH)들을 형성하여 절연막을 관통하여 피드백 패드(FBP)와 공통 패드(CP)의 일부분을 노출한다. 그 다음에 피드백 배선(FBL)과 수직 공통 배선(CLv)의 끝단에 연장 형성된 피드백 패드 단자(FBPT)와 공통 패드 단자(CPT)를 피드백 패드(FBP)와 공통 패드(CP)와 중첩하도록 형성한다. 그 결과, 피드백 패드 단자(FBPT)와 피드백 패드(FBP)를 서로 연결하고, 공통 패드 단자(CPT)와 공통 패드(CP)를 서로 연결할 수 있다.
이 경우, 3-5 핀-맵을 형성하기 위해서는 핀(PIN)과 피드백 패드 단자(FBPT) 및 피드백 패드(FBP)를 형성하기 위한 제1 마스크와, 피드백 패드 단자(FBPT) 및 피드백 패드(FBP)를 형성하기 위한 제2 마스크가 필요하다.
경우에 따라서, 피드백 배선(FBL)은 공통전압(Vcom)의 미세한 변화를 피드백 감지하여야 하기 때문에 저항에 더욱 민감한 경우가 있을 수 있다. 이 경우에는, 피드백 배선(FBL)의 저항을 더욱 줄일 필요가 있다. 이를 위해서는, 도 5에 도시한 바와 같이, 수직 공통 배선(CLv)은 4개의 핀이 할당되고, 상대적으로 폭이 좁은 배선으로 충분한 피드백 배선(FBL)은 4개의 핀이 할당되도록 선택할 수 있다.
즉, 피드백 배선(FBL)과 수직 공통 배선(CLv)의 핀-맵은 4-4의 핀-맵으로 구성할 수 있다. 4-4 핀-맵을 구성하기 위해서는, 4개의 이웃하는 핀(PIN)들을 하나의 패드로 연결된 구조로 패턴하여 피드백 패드(FBP)를 형성고, 4개의 이웃하는 핀(PIN)들을 하나의 패드로 연결된 구조로 패턴하여 공통 패드(CP)로 형성한다.
그리고 피드백 배선(FBL)과 수직 공통 배선(CLv)을 형성할 때, 각 배선의 끝단부에 피드백 패드 단자(FBPT)와 공통 패드 단자(CPT)를 연장 형성할 수 있다. 그 후, 피드백 패드 단자(FBPT)와 피드백 패드(FBP)를 서로 연결하고, 공통 패드 단자(CPT)와 공통 패드(CP)를 서로 연결한다.
4-4 핀-맵을 형성하기 위해서는 핀(PIN)과 피드백 패드 단자(FBPT) 및 피드백 패드(FBP)를 형성하기 위한 제1 마스크와, 피드백 패드 단자(FBPT) 및 피드백 패드(FBP)를 형성하기 위한 제2 마스크가 필요하다. 즉, 3-5 핀-맵을 사용하다가 4-4 핀-맵으로 변경하기 위해서는, 제1 마스크 및 제2 마스크를 모두 변경 혹은 수정해야 한다.
이하, 본 발명의 제2 실시 예에서는, 핀-맵을 변경할 때 필요한 변경 혹은 수정이 필요한 마스크의 개수를 줄일 수 있는 핀-맵 구조를 제안한다. 도 6은 본 발명의 제2 실시 예에 의한 가변 핀-맵 구조를 나타내는 확대 평면도이다.
도 6에서 할당 가능한 핀(PIN)의 개수는 8개로 가정한다. 그리고 패드 단자들의 할당은 3-5 핀-맵과 4-4 핀-맵 두 가지 경우에서 전환할 수 있도록 하는 것으로 가정한다. 이 경우, 가운데에 있는, 예를 들어 4번째 핀 혹은 5번째 핀, 핀(PIN)에서 연장되는 패드를 독립 패드(ISO)로 형성한다. 도 6에서는 4번째 핀을 독립 패드(ISO)로 할당한다. 독립 패드(ISO)의 일측(좌측)에 위치하는 3개의 연속된 패드들을 1그룹 패드(PAD1)로 할당하고, 타측(우측)에 위치하는 4개의 연속된 패드들을 2그룹 패드(PAD2)로 할당한다. 제1 마스크를 이용하여, 도 6과 같은 구조를 갖는 핀과 패드를 형성한다.
도 7을 참조하여, 도 6에 도시한 본 발명의 제2 실시 예에 의한 가변 핀-맵 구조를 이용하여 3-5 핀-맵을 갖는 평판 표시 장치의 경우를 설명한다. 도 7은 본 발명의 제2 실시 예에 의한 가변 핀-맵 구조를 이용하여 3-5 핀-맵을 구현한 경우를 나타낸 평면도이다.
도 6과 같은 형태를 갖는 제1 마스크로 핀 및 패드를 형성한다. 그 후, 독립 패드(ISO)의 좌측에 있는 1그룹 패드(PAD1)를 피드백 배선(FBL)의 끝단에 연장된 피드백 패드 단자(FBPT)와 연결한다. 또한, 독립 패드(ISO)와 그 우측에 있는 2그룹 패드(PAD2) 모두를 수직 공통 배선(CLv)의 끝단에 연장된 공통 패드 단자(CPT)와 연결한다. 그 결과, 피드백 패드(FBP)와 공통 배선 패드(CP)가 3-5 핀-맵으로 할당된 평판 표시 패널을 형성할 수 있다.
도 8을 참조하여, 도 6에 도시한 본 발명의 제2 실시 예에 의한 가변 핀-맵 구조를 이용하여 4-4 핀-맵을 갖는 평판 표시 장치의 경우를 설명한다. 도 8은 본 발명의 제2 실시 예에 의한 가변 핀-맵 구조를 이용하여 4-4 핀-맵을 구현한 경우를 나타낸 평면도이다.
도 6과 같은 형태를 갖는 제1 마스크로 핀 및 패드를 형성한다. 그 후, 독립 패드(ISO)와 그 좌측에 있는 1그룹 패드(PAD1) 모두를 피드백 배선(FBL)의 끝단에 연장된 피드백 패드 단자(FBPT)와 연결한다. 또한, 독립 패드(ISO)의 우측에 있는 2그룹 패드(PAD2)를 수직 공통 배선(CLv)의 끝단에 연장된 공통 패드 단자(CPT)와 연결한다. 그 결과, 피드백 패드(FBP)와 공통 배선 패드(CP)가 4-4 핀-맵으로 할당된 평판 표시 패널을 형성할 수 있다.
특히, 본 발명의 제2 실시 예에서는, 3-5 핀-맵 구조 및 4-4 핀-맵 구조에서 모두 동일한 제1 마스크를 이용하여 핀과 패드를 형성할 수 있다. 단지, 제2 마스크만을 변경 혹은 수정함으로써 3-5 핀-맵 구조 혹은 4-4 핀-맵 구조를 선택적으로 구현할 수 있다. 즉, 본 발명의 제2 실시 예는 제1 실시 예에 비해서, 변경 혹은 수정해야할 마스크의 개수가 단 1장으로, 최소화된다.
이하, 도 9를 참조하여 본 발명의 제3 실시 예를 설명한다. 도 9는 본 발명의 제3 실시 예에 의한 가변 핀-맵 구조를 나타내는 확대 평면도이다.
도 9에서 할당 가능한 핀(PIN)의 개수는 8개로 가정한다. 그리고 패드 단자들의 할당은 3-5 핀-맵, 4-4 핀-맵 그리고 5-3 핀-맵 세 가지 경우에서 선택적으로 전환할 수 있도록 하는 것으로 가정한다. 이 경우, 가운데에 있는 2개의 핀(PIN)들에서 연장되는 패드를 제1 독립 패드(IS1)로 그리고 제2 독립 패드(IS2)로 형성한다. 도 9에서는 4번째 핀에서 연장된 패드는 제1 독립 패드(IS1)로, 5번째 핀에서 연장된 패드는 제2 독립 패드(IS2)로 할당한다. 제1 독립 패드(IS1)의 일측(좌측)에 위치하는 3개의 연속된 패드들을 1그룹 패드(PAD1)로 할당하고, 제2 독립 패드(IS2)의 타측(우측)에 위치하는 3개의 연속된 패드들을 2그룹 패드(PAD2)로 할당한다. 제1 마스크를 이용하여, 도 9와 같은 구조를 갖는 핀과 패드를 형성한다.
그러면, 필요에 의해, 제2 마스크를 어떻게 형성하는가에 따라서, 3-5, 4-4 및 5-3 핀-맵 중 어느 하나를 구현할 수 있다. 도 10a 내지 10c는 피드백 배선(FBL)과 피드백 단자(FBPT) 그리고 수직 공통 배선(CLv)과 공통 패드 단자(CPT)의 형상을 달리한 제2 마스크들에 따라 서로 다른 핀-맵 구조를 나타내는 확대 평면도이다.
도 10a를 참조하면, 피드백 배선(FBL)과 피드백 단자(FBPT)는 1그룹 패드(PAD1)로 할당되고, 수직 공통 배선(CLv)과 공통 패드 단자(CPT)는 제1 독립 패드(IS1), 제2 독립 패드(IS2) 및 2그룹 패드(PAD2)들에 할당되도록 제2 마스크를 형성할 수 있다. 그 결과, 3-5 핀-맵 구조를 구현할 수 있다.
도 10b를 참조하면, 피드백 배선(FBL)과 피드백 단자(FBPT)는 1그룹 패드(PAD1)와 제1 독립 패드(IS1)로 할당되고, 수직 공통 배선(CLv)과 공통 패드 단자(CPT)는 제2 독립 패드(IS2)와 2그룹 패드(PAD2)들에 할당되도록 제2 마스크를 형성할 수 있다. 그 결과, 4-4 핀-맵 구조를 구현할 수 있다.
도 10b를 참조하면, 피드백 배선(FBL)과 피드백 단자(FBPT)는 1그룹 패드(PAD1), 제1 독립 패드(IS1) 그리고 제2 독립 패드(IS2)로 할당되고, 수직 공통 배선(CLv)과 공통 패드 단자(CPT)는 2그룹 패드(PAD2)들에 할당되도록 제2 마스크를 형성할 수 있다. 그 결과, 5-3 핀-맵 구조를 구현할 수 있다.
이와 같이, 본 발명의 제2 실시 예에서는 핀과 패드부를 형성하는 제1 마스크 패턴을 다음과 같이 형성함으로써, 제2 마스크 패턴만을 변화하여 가변 핀-맵을 구현할 수 있다.
n개의 핀(PIN)들이 2개의 패드 단자에 가변적으로 할당하는 경우를 설명한다. 가변할 수 있는 핀-맵의 경우의 수를 k로 한다. 여기서, k는 n과 같거나 작다. 그러면, n개의 핀(PIN)을 k+1 개의 그룹으로 나눈다. 이를 위해, 먼저 n 개의 핀(PIN)들을 2로 나눈다. 그 중에서 중앙부에 있는 핀(PIN) k-1 개를 독립 핀으로 할당한다. 그리고 독립 핀으로 할당되지 않은 핀들을 이웃하는 핀들끼리 묶어서 그룹화한다. 즉, 독립 핀(들), 우측 그룹 핀 그리고 좌측 그룹 핀으로 나뉜다. 여기서, 독립 핀(들)의 개수는 k-1개가 된다.
그 결과, 핀과 패드를 형성하는 제1 마스크에 대한 수정 없이, 패드 단자를 형성하는 제2 마스크만을 수정하여 여러 방식의 핀-맵 구조 중에서 선택하여 형성할 수 있다. 따라서, 본 발명은 최소한의 마스크 수정으로 다양한 핀-맵을 구현할 수 있는 평판 표시 패널을 제조할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 PAS: 보호막
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널 층
GI: 게이트 절연막 ES: 에치 스토퍼
AA: 표시 영역 NA: 비 표시 영역
DPL: 표시 패널 CLv: 수직 공통 배선
CP: 공통 패드 CPT: 공통 패드 단자
FBL: 피드백 배선 FBPT: 피드백 패드 단자
FBP: 피드백 패드 PIN: (패드) 핀

Claims (10)

  1. 제 1 층에 형성되는 n 개의 핀들(여기서, n은 2 이상의 자연수);
    상기 n 개의 핀에서 연장되며, 상기 n 개의 핀들을 (k+1) 개 그룹으로 나누어 연결된 (k+1) 개의 패드들(여기서 k는 2 이상이며 n 이하인 자연수);
    제 2 층에 형성되며, 상기 (k+1) 개의 패드들을 k개로 나누어 할당된 k 개의 패드 단자들을 포함하는 것을 특징으로 하는 핀-맵 구조.
  2. 제 1 항에 있어서,
    상기 (k+1) 개의 그룹 중에서 가운데에 배치된 패드들은 한 개의 핀으로 이루어진 독립 핀과 상기 독립 핀에서 연장된 독립 패드인 것을 특징으로 하는 핀-맵 구조.
  3. 제 1 항에 있어서,
    상기 (k+1) 개의 그룹은,
    상기 n 개의 핀들을 2로 나누어, 가운데에 위치하는 핀들 중에서 한 개의 핀으로 이루어진 독립 핀을 k-1 개 설정하고, 상기 독립 핀들의 일측에 위치한 핀들을 제1 그룹으로 설정하고, 상기 독립 핀들의 타측에 위치한 핀들을 제2 그룹으로 설정하여 상기 (k+1) 개의 패드들을 할당하는 것을 특징으로 하는 핀-맵 구조.
  4. 제 3 항에 있어서,
    상기 n은 8이고, 상기 k는 2이며,
    상기 8 개의 핀들 중 1번째 내지 3번째 핀들에서 연장되어 연결된 제1 그룹 패드;
    상기 8 개의 핀들 중 4번째 핀에서 연장된 독립 패드; 그리고
    상기 8 개의 핀들 중 5번째 내지 8번째 핀들에서 연장되어 연결된 제2 그룹 패드를 포함하는 것을 특징으로 하는 핀-맵 구조.
  5. 제 3 항에 있어서,
    상기 n은 8이고, 상기 k는 3이며,
    상기 8 개의 핀들 중 1번째 내지 3번째 핀들에서 연장되어 연결된 제1 그룹 패드;
    상기 8 개의 핀들 중 4번째 핀에서 연장된 제1 독립 패드;
    상기 8 개의 핀들 중 5번째 핀에서 연장된 제2 독립 패드; 그리고
    상기 8 개의 핀들 중 6번째 내지 8번째 핀들에서 연장되어 연결된 제2 그룹 패드를 포함하는 것을 특징으로 하는 핀-맵 구조.
  6. 기판 위에서, 제 1 층에 형성되는 n 개의 핀들(여기서, n은 2 이상의 자연수);
    상기 n 개의 핀에서 연장되며, 상기 n 개의 핀들을 (k+1) 개 그룹으로 나누어 연결된 (k+1) 개의 패드들(여기서 k는 2 이상이며 n 이하인 자연수);
    상기 기판 위에서, 제 2 층에 형성된 배선에서 연장되며, 상기 (k+1) 개의 패드들을 k개로 나누어 할당된 k 개의 패드 단자들을 구비하는 핀-맵 구조를 포함하는 것을 특징으로 하는 평판 표시 장치.
  7. 제 6 항에 있어서,
    상기 (k+1) 개의 그룹 중에서 가운데에 배치된 패드들은 한 개의 핀으로 이루어진 독립 핀과 상기 독립 핀에서 연장된 독립 패드인 핀-맵 구조를 포함하는 것을 특징으로 하는 평판 표시 장치.
  8. 제 6 항에 있어서,
    상기 (k+1) 개의 그룹은,
    상기 n 개의 핀들을 2로 나누어, 가운데에 위치하는 핀들 중에서 한 개의 핀으로 이루어진 독립 핀을 k-1 개 설정하고, 상기 독립 핀들의 일측에 위치한 핀들을 제1 그룹으로 설정하고, 상기 독립 핀들의 타측에 위치한 핀들을 제2 그룹으로 설정하여 상기 (k+1) 개의 패드들을 할당하는 핀-맵 구조를 포함하는 것을 특징으로 하는 평판 표시 장치.
  9. 제 8 항에 있어서,
    상기 n은 8이고, 상기 k는 2이며,
    상기 8 개의 핀들 중 1번째 내지 3번째 핀들에서 연장되어 연결된 제1 그룹 패드;
    상기 8 개의 핀들 중 4번째 핀에서 연장된 독립 패드; 그리고
    상기 8 개의 핀들 중 5번째 내지 8번째 핀들에서 연장되어 연결된 제2 그룹 패드를 구비하는 핀-맵 구조를 포함하는 것을 특징으로 하는 평판 표시 장치.
  10. 제 8 항에 있어서,
    상기 n은 8이고, 상기 k는 3이며,
    상기 8 개의 핀들 중 1번째 내지 3번째 핀들에서 연장되어 연결된 제1 그룹 패드;
    상기 8 개의 핀들 중 4번째 핀에서 연장된 제1 독립 패드;
    상기 8 개의 핀들 중 5번째 핀에서 연장된 제2 독립 패드; 그리고
    상기 8 개의 핀들 중 6번째 내지 8번째 핀들에서 연장되어 연결된 제2 그룹 패드를 구비하는 핀-맵 구조를 포함하는 것을 특징으로 하는 평판 표시 장치.
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