KR20180025182A - 표시 장치 - Google Patents

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KR20180025182A
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히로유끼 기무라
마꼬또 시부사와
히로시 다바따께
야스히로 오가와
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가부시키가이샤 재팬 디스프레이
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Abstract

고품질의 영상을 제공하는 것이 가능한 화소 회로, 및 이것을 포함하는 표시 장치를 제공하는 것을 하나의 목적으로 한다.
게이트와 한 쌍의 단자를 갖는 구동 트랜지스터와, 게이트와 한 쌍의 단자를 갖는 제1 스위칭 트랜지스터와, 게이트와 한 쌍의 단자를 갖는 화소 트랜지스터와, 한 쌍의 단자를 갖는 유지 용량과, 입력 단자와 출력 단자를 갖는 발광 소자를 갖는 표시 장치이다. 구동 트랜지스터의 한 쌍의 단자의 한쪽은, 화소 트랜지스터의 한 쌍의 단자의 한쪽과 전기적으로 접속된다. 구동 트랜지스터의 한 쌍의 단자의 다른쪽은, 제1 스위칭 트랜지스터의 한 쌍의 단자의 한쪽, 및 발광 소자의 입력 단자와 전기적으로 접속된다. 제1 스위칭 트랜지스터의 한 쌍의 단자의 다른쪽은, 구동 트랜지스터의 게이트, 및 유지 용량의 한 쌍의 단자의 한쪽과 전기적으로 접속된다. 유지 용량의 한 쌍의 단자의 한쪽은, 구동 트랜지스터의 활성 영역과 겹친다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시 형태의 하나는, 화소 회로 및 표시 장치에 관한 것으로서, 예를 들어, 유기 일렉트로루미네센스(이하, 「유기 EL」이라고 칭한다) 재료에 의해 구성한 표시 소자를 포함하는 화소 회로, 또는 그것을 갖는 표시 장치에 관한 것이다.
반도체 특성을 나타내는 대표적인 예로서 규소(실리콘)나 게르마늄 등의 제14족 원소를 들 수 있다. 특히 실리콘은 입수의 용이함, 가공의 용이함, 우수한 반도체 특성, 특성 제어의 용이함 등에 기인하여, 표시 장치로 대표되는 거의 모든 반도체 디바이스에서 사용되고 있다. 실리콘과 마찬가지로, 산화물, 예를 들어 인듐이나 갈륨 등의 13족 원소의 산화물도 반도체 특성을 나타내고, 트랜지스터 등의 반도체 소자에 사용할 수 있다. 예를 들어 일본 특허 공개 제2015-225104호 공보, 국제 공개 제2015-031037호 공보, 미국 특허 출원 공개 제2010/0182223호 공보로 개시되어 있는 바와 같이, 실리콘을 함유하는 반도체(이하, 실리콘 반도체)를 갖는 트랜지스터와, 산화물 반도체를 갖는 트랜지스터의 양자가 내장된 반도체 디바이스, 및 이것을 이용하는 표시 장치가 개발되어 있다.
본 발명의 실시 형태의 하나는, 게이트와 한 쌍의 단자를 갖는 구동 트랜지스터와, 게이트와 한 쌍의 단자를 갖는 제1 스위칭 트랜지스터와, 게이트와 한 쌍의 단자를 갖는 화소 트랜지스터와, 한 쌍의 단자를 갖는 유지 용량과, 입력 단자와 출력 단자를 갖는 발광 소자를 갖는 표시 장치이다. 구동 트랜지스터의 한 쌍의 단자의 한쪽은, 화소 트랜지스터의 한 쌍의 단자의 한쪽과 전기적으로 접속된다. 구동 트랜지스터의 한 쌍의 단자의 다른쪽은, 제1 스위칭 트랜지스터의 한 쌍의 단자의 한쪽, 및 발광 소자의 입력 단자와 전기적으로 접속된다. 제1 스위칭 트랜지스터의 한 쌍의 단자의 다른쪽은, 구동 트랜지스터의 게이트, 및 유지 용량의 한 쌍의 단자의 한쪽과 전기적으로 접속된다. 유지 용량의 한 쌍의 단자의 한쪽은, 구동 트랜지스터의 활성 영역과 겹친다.
본 발명의 실시 형태의 하나는, 게이트와 한 쌍의 단자를 갖는 구동 트랜지스터와, 게이트와 한 쌍의 단자를 갖는 제1 스위칭 트랜지스터와, 게이트와 한 쌍의 단자를 갖는 화소 트랜지스터와, 게이트와 한 쌍의 단자를 갖는 참조 트랜지스터와, 한 쌍의 단자를 갖는 유지 용량과, 입력 단자와 출력 단자를 갖는 발광 소자를 갖는 표시 소자이다. 구동 트랜지스터의 한 쌍의 단자의 한쪽은, 제1 스위칭 트랜지스터의 한 쌍의 단자의 한쪽, 및 발광 소자의 입력 단자와 전기적으로 접속된다. 제1 스위칭 트랜지스터의 한 쌍의 단자의 다른쪽은, 구동 트랜지스터의 게이트, 및 유지 용량의 한 쌍의 단자의 한쪽과 전기적으로 접속된다. 유지 용량의 한 쌍의 단자의 다른쪽은, 화소 트랜지스터의 한 쌍의 단자의 한쪽, 및 참조 트랜지스터의 한 쌍의 단자의 한쪽과 전기적으로 접속된다. 유지 용량의 한 쌍의 단자의 한쪽은, 구동 트랜지스터의 활성 영역과 겹친다. 화소 트랜지스터의 활성 영역, 및 참조 트랜지스터의 활성 영역은, 제1 스위칭 트랜지스터의 활성 영역과 겹친다.
본 발명의 실시 형태의 하나는, 게이트와 한 쌍의 단자를 갖는 구동 트랜지스터와, 게이트와 한 쌍의 단자를 갖는 제1 스위칭 트랜지스터와, 게이트와 한 쌍의 단자를 갖는 화소 트랜지스터와, 게이트와 한 쌍의 단자를 갖는 참조 트랜지스터와, 게이트와 한 쌍의 단자를 갖는 리셋 트랜지스터와, 한 쌍의 단자를 갖는 유지 용량과, 입력 단자와 출력 단자를 갖는 발광 소자를 갖는 표시 장치이다. 구동 트랜지스터의 한 쌍의 단자의 한쪽은, 제1 스위칭 트랜지스터의 한 쌍의 단자의 한쪽, 및 발광 소자의 입력 단자와 전기적으로 접속된다. 제1 스위칭 트랜지스터의 한 쌍의 단자의 다른쪽은, 구동 트랜지스터의 게이트, 및 유지 용량의 한 쌍의 단자의 한쪽과 전기적으로 접속된다. 유지 용량의 한 쌍의 단자의 다른쪽은, 화소 트랜지스터의 한 쌍의 단자의 한쪽, 및 참조 트랜지스터의 한 쌍의 단자의 한쪽과 전기적으로 접속된다. 유지 용량의 한 쌍의 단자의 한쪽은, 구동 트랜지스터의 활성 영역과 겹친다. 화소 트랜지스터의 활성 영역, 참조 트랜지스터의 활성 영역, 및 리셋 트랜지스터의 활성 영역은, 제1 스위칭 트랜지스터의 활성 영역과 겹친다.
도 1은 본 발명의 실시 형태의 표시 장치의 모식적인 사시도.
도 2는 본 발명의 실시 형태의 표시 장치의 구성을 도시하는 모식도.
도 3a, 도 3b는 본 발명의 실시 형태의 표시 장치의 화소의 등가 회로, 및 그 타이밍 차트.
도 4a, 도 4b는 본 발명의 실시 형태의 표시 장치의 화소의 등가 회로, 및 그 타이밍 차트.
도 5a, 도 5b는 본 발명의 실시 형태의 표시 장치의 화소의 등가 회로, 및 그 타이밍 차트.
도 6a, 도 6b는 본 발명의 실시 형태의 표시 장치의 화소의 등가 회로, 및 그 타이밍 차트.
도 7a, 도 7b는 본 발명의 실시 형태의 표시 장치의 화소의 등가 회로, 및 그 타이밍 차트.
도 8a, 도 8b는 본 발명의 실시 형태의 표시 장치의 화소의 등가 회로, 및 그 타이밍 차트.
도 9a, 도 9b는 본 발명의 실시 형태의 표시 장치의 화소의 등가 회로, 및 그 타이밍 차트.
도 10a, 도 10b는 본 발명의 실시 형태의 표시 장치의 화소의 등가 회로, 및 그 타이밍 차트.
도 11a, 도 11b는 본 발명의 실시 형태의 표시 장치의 화소의 등가 회로, 및 그 타이밍 차트.
도 12a, 도 12b는 본 발명의 실시 형태의 표시 장치의 화소의 등가 회로, 및 그 타이밍 차트.
도 13은 본 발명의 실시 형태의 표시 장치의 화소의 상면 모식도.
도 14a 내지 도 14c는 본 발명의 실시 형태의 표시 장치의 화소의 단면 모식도.
도 15a 내지 도 15c는 본 발명의 실시 형태의 표시 장치의 제작 방법을 도시하는 단면 모식도.
도 16a 내지 도 16c는 본 발명의 실시 형태의 표시 장치의 제작 방법을 도시하는 단면 모식도.
도 17a 내지 도 17c는 본 발명의 실시 형태의 표시 장치의 제작 방법을 도시하는 단면 모식도.
도 18a 내지 도 18c는 본 발명의 실시 형태의 표시 장치의 제작 방법을 도시하는 단면 모식도.
도 19a 내지 도 19c는 본 발명의 실시 형태의 표시 장치의 제작 방법을 도시하는 단면 모식도.
도 20a 내지 도 20c는 본 발명의 실시 형태의 표시 장치의 제작 방법을 도시하는 단면 모식도.
도 21a 내지 도 21c는 본 발명의 실시 형태의 표시 장치의 제작 방법을 도시하는 단면 모식도.
도 22는 본 발명의 실시 형태의 표시 장치의 화소의 상면 모식도.
도 23a 내지 도 23c는 본 발명의 실시 형태의 표시 장치의 화소의 단면 모식도.
도 24는 본 발명의 실시 형태의 표시 장치의 화소의 상면 모식도.
도 25는 본 발명의 실시 형태의 표시 장치의 화소의 단면 모식도.
이하, 본 발명의 각 실시 형태에 대해서, 도면 등을 참조하면서 설명한다. 단, 본 발명은 그 요지를 일탈하지 않는 범위에서 여러가지 형태로 실시할 수 있고, 이하에 예시하는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다.
도면은, 설명을 보다 명확하게 하기 위해서, 실제의 형태에 비해 각 부의 폭, 두께, 형상 등에 대하여 모식적으로 표현되는 경우가 있지만, 어디까지나 일례이며, 본 발명의 해석을 한정하는 것은 아니다. 본 명세서와 각 도면에 있어서, 기출된 도면에 대하여 설명한 것과 동일한 기능을 구비한 요소에는, 동일한 부호를 부여하고, 중복되는 설명을 생략하는 경우가 있다.
본 발명에 있어서, 어느 하나의 막을 가공하여 복수의 막을 형성한 경우, 이들 복수의 막은 서로 다른 기능, 역할을 갖는 경우가 있다. 그러나, 이들 복수의 막은 동일한 공정에서 동일층으로서 형성된 막에 유래하고, 동일한 층 구조, 동일한 재료를 갖는다. 따라서, 이들 복수의 막은 동일층에 존재하고 있는 것이라 정의한다.
본 명세서 및 특허 청구 범위에 있어서, 어떤 구조체 상에 다른 구조체를 배치하는 형태를 표현함에 있어서, 단지 「상에」라고 표기하는 경우, 특별히 언급이 없는 한은, 어떤 구조체에 접하도록, 바로 위에 다른 구조체를 배치하는 경우와, 어떤 구조체의 상방에, 또 다른 구조체를 개재하여 다른 구조체를 배치하는 경우의 양쪽을 포함하는 것으로 한다.
(제1 실시 형태)
도 1은, 본 발명의 제1 실시 형태 표시 장치(100)의 사시도이다. 표시 장치(100)는 행방향과 열방향으로 배치되는 복수의 화소(106)를 구비한 화소 영역(108), 주사선 구동 회로(102), 데이터선 구동 회로(104)를 기판(110)의 한쪽 면(상면)에 갖고 있다. 화소 영역(108), 주사선 구동 회로(102), 데이터선 구동 회로(104)는 기판(110)과 대향 기판(112) 사이에 설치된다. 외부 회로(도시하지 않음)로부터의 각종 신호는, 기판(110) 상에 설치된 단자(114)에 접속되는 연성 인쇄 회로(FPC) 등의 커넥터를 경유하여 주사선 구동 회로(102)나 데이터선 구동 회로(104)에 입력되고, 이들 신호에 기초하여 각 화소(106)가 제어된다.
복수의 화소(106)에는 서로 다른 색을 나타내는 유기 발광 소자나 액정 소자 등의 표시 소자를 설치할 수 있고, 이에 의해, 풀컬러 표시를 행할 수 있다. 예를 들어 적색, 녹색, 또는 청색을 나타내는 표시 소자를 세개의 화소(106)에 각각 설치할 수 있다. 또는, 모든 화소(106)에서 백색을 나타내는 표시 소자를 사용하고, 컬러 필터를 사용하여 화소(106)마다 적색, 녹색, 또는 청색을 취출하여 풀컬러 표시를 행해도 된다. 최종적으로 취출되는 색은 적색, 녹색, 청색의 조합에 한정되지는 않는다. 예를 들어 네개의 화소(106)로부터 각각 적색, 녹색, 청색, 백색의 4종류의 색을 취출할 수도 있다. 화소(106)의 배열에도 제한은 없고, 스트라이프 배열, 델타 배열, 펜타일 배열 등을 채용할 수 있다. 또한 본 명세서에서는, 화소(106)에 설치되는 표시 소자로서 유기 발광 소자(이하, 간단히 발광 소자라고 기재한다)가 포함되는 예를 설명한다.
도 2는, 표시 장치(100)의 화소 영역(108)의 모식도이다. 표시 장치(100)는 액티브 매트릭스형 구동 방식을 채용한 유기 EL 표시 장치이다. 화소 영역(108) 내에는, 서로 직교하는 X 방향 및 Y 방향을 따라, 복수의 화소(106)가 매트릭스상으로 배치되고, 각 화소(106)에는 화소 회로(PX)가 설치된다. 이하에서는, 이 매트릭스는 N행M열의 정방 배열인 것으로 하여 설명을 행한다.
각 화소 회로(PX)의 내부에는, 후술하는 바와 같이, 발광 소자(OLED)가 하나씩 배치된다. 주사선 구동 회로(102) 및 데이터선 구동 회로(104)는 각 화소 회로(PX) 내의 발광 소자(OLED)를 구동하여 발광시킴으로써, 영상을 형성하는 역할을 한다.
구체적으로 설명하면 주사선 구동 회로(102)는 화소 영역(108) 내에 구성되는 매트릭스의 n행째에 위치하는 복수의 화소 회로(PX)에 대하여 공통으로, 주사 신호 Scan[n], 주사 신호 Scan[n]의 반전 신호 /Scan[n], 및 에미트 신호 Emit[n]을 공급하도록 구성된다. n은, 1부터 N(매트릭스의 행수)까지의 정수이다. 주사 신호 Scan[n]은, n+1행째에 위치하는 복수의 화소 회로(PX)에도 공급된다.
데이터선 구동 회로(104)는 화소 영역(108) 내에 구성되는 매트릭스의 m열째에 위치하는 복수의 화소 회로(PX)에 대하여 공통으로, 영상 신호 Vsig[m] 및 리셋 신호 Vrst[m]을 공급하도록 구성된다. m은, 1부터 M(매트릭스의 열수)까지의 정수이다. 이하의 설명에서는, 영상 신호 Vsig[m] 및 리셋 신호 Vrst[m]의 전위를 각각 Vsig[m] 및 Vrst[m]이라고 표기한다. 이 점은, 후술하는 다른 신호에 대해서도 마찬가지이다. 데이터선 구동 회로(104)는 또한, 고전위 전원 배선을 통하여 각 화소 회로(PX)에 전원 전위 PVDD를 공급하도록 구성된다. 또한, 도 2에는 도시되어 있지 않지만, 화소 영역(108) 내에는, 화소 회로(PX)에 대하여 공통으로 설치되는 공통 전극이 배치되어 있고, 데이터선 구동 회로(104)는 이 공통 전극에 대하여 접지 전위 PVSS를 공급하도록 구성된다.
도 3a는, 도 2에 도시한 화소 회로(PX)의 등가 회로이다. 동 도면에는, 화소 영역(108) 내에 구성되는 매트릭스의 n행m열에 위치하는 화소 회로(PX)(n, m)를 나타내고 있지만, 다른 화소 회로(PX)에 대해서도 마찬가지이다.
도 3a에 도시한 바와 같이, 화소 회로(PX)는, 발광 소자(OLED) 외에, 구동 트랜지스터(DRT), 화소 트랜지스터(SST), 리셋 트랜지스터(RST), 제1 출력 트랜지스터(BCT1), 제2 출력 트랜지스터(BCT2), 제1 스위칭 트랜지스터(TCT), 제2 스위칭 트랜지스터(ICT), 및 유지 용량(Cs)을 갖고 있다. 이들 트랜지스터는 모두, 게이트와 한 쌍의 단자를 갖고, 유지 용량(Cs)은 한 쌍의 단자를 갖는다.
구동 트랜지스터(DRT)의 한쪽 단자(소스)는 제2 출력 트랜지스터(BCT2)를 통하여, 전원 전위 PVDD가 공급되는 고전위 전원 배선에 접속된다. 한편, 구동 트랜지스터(DRT)의 다른 쪽 단자(드레인)는 제1 출력 트랜지스터(BCT1)를 통하여, 발광 소자(OLED)의 입력 단자에 접속된다. 발광 소자(OLED)의 출력 단자는, 접지 전위 PVSS가 공급되는 상기 공통 전극에 접속된다. 또한, 접지 전위 PVSS는 반드시 접지 전위일 필요는 없고, 전원 전위 PVDD보다도 낮은 일정 전압이면 된다.
구동 트랜지스터(DRT)의 한쪽 단자는 또한, 화소 트랜지스터(SST)를 통하여, 영상 신호 Vsig[m]의 입력 단자에도 접속된다. 또한, 발광 소자(OLED)의 입력 단자는, 리셋 트랜지스터(RST)를 통하여, 리셋 신호 Vrst[m]의 입력 단자에 접속된다.
제1 스위칭 트랜지스터(TCT)는, 구동 트랜지스터(DRT)의 게이트 및 다른 쪽 단자 사이에 접속된다. 즉, 제1 스위칭 트랜지스터(TCT)의 한쪽 단자는 구동 트랜지스터(DRT)의 게이트에 접속되고, 다른 쪽 단자는 구동 트랜지스터(DRT)의 다른 쪽 단자에 접속된다. 한편, 제2 스위칭 트랜지스터(ICT)는, 구동 트랜지스터(DRT)의 게이트와 리셋 신호 Vrst[m]의 입력 단자 사이에 접속된다. 즉, 제2 스위칭 트랜지스터(ICT)의 한쪽 단자는 구동 트랜지스터(DRT)의 게이트에 접속되고, 다른 쪽 단자는 리셋 신호 Vrst[m]의 입력 단자에 접속된다.
유지 용량(Cs)은, 구동 트랜지스터(DRT)의 게이트와, 전원 전위 PVDD가 공급되는 고전위 전원 배선 사이에 접속된다. 즉, 유지 용량(Cs)의 한쪽 단자는 구동 트랜지스터(DRT)의 게이트에 접속되고, 다른 쪽 단자는 전원 전위 PVDD가 공급되는 고전위 전원 배선에 접속된다.
제1 출력 트랜지스터(BCT1)의 한쪽 단자와 다른 쪽 단자는 각각, 구동 트랜지스터(DRT)의 다른 쪽 단자와 발광 소자(OLED)의 입력 단자에 접속된다. 제2 출력 트랜지스터(BCT2)의 한쪽 단자와 다른 쪽 단자는 각각, 전원 전위 PVDD가 공급되는 고전위 전원 배선과 구동 트랜지스터(DRT)의 한쪽 단자와 접속된다. 화소 트랜지스터(SST)의 한쪽 단자와 다른 쪽 단자는 각각, 영상 신호 Vsig[m]의 입력 단자와 구동 트랜지스터(DRT)의 한쪽 단자와 접속된다.
상기 각 트랜지스터 중, 구동 트랜지스터(DRT), 화소 트랜지스터(SST), 리셋 트랜지스터(RST), 제1 출력 트랜지스터(BCT1), 및 제2 출력 트랜지스터(BCT2)는, 규소(실리콘)를 포함하는 채널 영역을 가질 수 있다. 본 실시 형태에서는, 이들 트랜지스터는 모두 p채널형의 전계 효과 트랜지스터로서 기술하지만, 이들의 일부를 ｎ채널형의 전계 효과 트랜지스터로 해도 된다. 이와 같은 형태는 후술한다. 또한 이들 트랜지스터의 채널 영역은, 단결정, 다결정, 미결정, 또는 아몰퍼스로부터 선택되는 여러가지 모폴로지를 가질 수 있다. 예를 들어, 비교적 저온에서 아몰퍼스 실리콘을 결정화하여 얻어지는 다결정의 모폴로지(저온 다결정 실리콘(LTPS))를 가질 수도 있다. 본 실시 형태에서는, 구동 트랜지스터(DRT), 화소 트랜지스터(SST), 리셋 트랜지스터(RST), 제1 출력 트랜지스터(BCT1), 및 제2 출력 트랜지스터(BCT2)의 채널 영역이 다결정 실리콘을 갖는 예를 기술한다. 이하, 실리콘을 채널 영역에 갖는 전계 효과 트랜지스터를, 실리콘 트랜지스터라고 기재한다. 특히 다결정 실리콘을 채널 영역에 갖는 전계 효과 트랜지스터를, 폴리실리콘 트랜지스터라고 기재한다.
이에 반해, 제1 스위칭 트랜지스터(TCT) 및 제2 스위칭 트랜지스터(ICT)는, 산화물 반도체를 함유하는 채널 영역을 가질 수 있어, ｎ채널형의 전계 효과 트랜지스터로서 기능하는 것이 가능하다. 제1 스위칭 트랜지스터(TCT) 및 제2 스위칭 트랜지스터(ICT)의 채널 영역의 결정성에도 한정은 없고, 단결정, 다결정, 미결정, 아몰퍼스, 어느 모폴로지를 갖고 있어도 된다. 이하, 산화물 반도체를 채널 영역에 갖는 전계 효과 트랜지스터를, 산화물 반도체 트랜지스터라고 기재한다. 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a에 있어서, 산화물 반도체 트랜지스터는 점선이 사각으로 둘러싸여 있다.
제1 스위칭 트랜지스터(TCT)의 게이트에는, 주사 신호 Scan[n]이 공급된다. 한편, 제2 스위칭 트랜지스터(ICT)의 게이트에는, n-1행째에 위치하는 화소 회로(PX)에 대응하는 주사 신호 Scan[n-1]이 공급된다. 또한, 화소 트랜지스터(SST) 및 리셋 트랜지스터(RST)의 게이트에는 각각, 주사 신호 Scan[n]의 반전 신호 /Scan[n], 주사 신호 Scan[n-1]의 반전 신호 /Scan[n-1]이 공급되고, 제1 출력 트랜지스터(BCT1) 및 제2 출력 트랜지스터(BCT2)의 게이트에는 에미트 신호 Emit[n]이 공통으로 공급된다.
도 3b는, 도 3a에 도시된 각 신호의 시간 변화를 나타내는 타이밍 차트이다. 이하, 이 도면을 참조하면서, 화소 회로(PX)의 동작에 대하여 설명한다. 또한, 이하에서는 활성 상태를 하이 레벨에 대응지어서 설명하지만, 하이레벨과 로우 레벨 중 어느 것을 활성 상태라고 칭할지에 대해서는, 신호마다 임의이다.
도 3b에 도시한 바와 같이, 주사 신호 Scan[n]은, 수평 주사 기간 H의 간격으로 n=1부터 n=N까지 순차 펄스상으로 활성화된다. 개개의 활성화 기간은, 수평 주사 기간 H의 시간의 길이보다도 짧게 되어 있다. 화소 회로(PX)(n, m)에 착안하면, 먼저 주사 신호 Scan[n-1]이 활성화되고, 주사 신호 Scan[n-1]의 반전 신호 /Scan[n-1]이 비활성화됨으로써, 제2 스위칭 트랜지스터(ICT)와 리셋 트랜지스터(RST)가 온의 상태로 된다(리셋 기간 P1). 이때, 주사 신호 Scan[n]은 비활성의 상태이며, 주사 신호 Scan[n]의 반전 신호 /Scan[n]은 활성의 상태이기 때문에, 제1 스위칭 트랜지스터(TCT)와 화소 트랜지스터(SST)는 모두 오프의 상태이다. 또한, 에미트 신호 Emit[n]은, 주사 신호 Scan[n-1]에 앞서서 활성화되고, 주사 신호 Scan[n+1]이 활성화할 때까지, 그 활성 상태가 유지된다. 따라서, 리셋 기간 P1에서는, 제1 출력 트랜지스터(BCT1) 및 제2 출력 트랜지스터(BCT2)도 오프이다.
이와 같이, 리셋 기간 P1에서는 제2 스위칭 트랜지스터(ICT)와 리셋 트랜지스터(RST)만이 온으로 되어, 구동 트랜지스터(DRT)의 게이트에 리셋 신호 Vrst[m]이 공급된다. 이에 의해, 구동 트랜지스터(DRT)의 게이트의 전위(게이트 전위)가 Vrst[m]으로 리셋된다. 또한, 유지 용량(Cs)의 양단 간 전위차가 PVDD-Vrst[m]으로 리셋된다.
이어서, 주사 신호 Scan[n]이 활성화되면, 제1 스위칭 트랜지스터(TCT)가 온의 상태로 된다(기입 기간 P2). 이때, 주사 신호 Scan[n]의 반전 신호 /Scan[n]이 비활성, 주사 신호 Scan[n-1]의 반전 신호 /Scan[n-1]이 활성으로 되기 때문에, 리셋 트랜지스터(RST)가 오프로 되고, 화소 트랜지스터(SST)가 온으로 된다. 한편, 주사 신호 Scan[n-1]이 비활성 상태이기 때문에 제2 스위칭 트랜지스터(ICT)는 오프로 되고, 또한, 에미트 신호 Emit[n]이 계속하여 활성 상태이기 때문에, 제1 출력 트랜지스터(BCT1) 및 제2 출력 트랜지스터(BCT2)도 오프로 된다.
기입 기간 P2에서는, 구동 트랜지스터(DRT)의 한쪽 단자(소스)에 영상 신호 Vsig[m]이 공급되고, 구동 트랜지스터(DRT)의 게이트 및 한쪽 단자(드레인)의 전위가 모두 Vsig[m]-Vth(n, m)으로 된다. 단, Vth(n, m)은 화소 회로(PX)(n, m)의 구동 트랜지스터(DRT)의 역치 전압이다. 이때 유지 용량(Cs)의 양단 간 전위차는 PVDD-(Vsig[m]-Vth(n, m))으로 된다.
이어서, 에미트 신호 Emit[n]이 비활성으로 되면, 제1 출력 트랜지스터(BCT1) 및 제2 출력 트랜지스터(BCT2)가 온으로 된다(출력 기간 P3). 또한, 화소 트랜지스터(SST), 리셋 트랜지스터(RST), 제1 스위칭 트랜지스터(TCT), 제2 스위칭 트랜지스터(ICT)는 모두 오프로 된다. 이에 의해, 구동 트랜지스터(DRT)의 게이트의 전위(게이트 전위)가 실질적으로 Vsig[m]과 동등해져, 구동 트랜지스터(DRT)의 게이트 전위로부터 Vth(n, m)의 영향이 캔슬된다. 따라서, 구동 트랜지스터(DRT)의 드레인 전류의 강도가 Vsig[m]에 따른 값으로 되므로, 발광 소자(OLED)가 Vsig[m]에 따른 강도로 발광하게 된다. 이렇게 해서, 영상 신호 Vsig[m]에 따른 강도의 발광이 실현된다.
그런데, 발광 소자(OLED)를 일정한 강도로 계속 발광시키기 위해서는, 발광 소자(OLED)가 발광하고 있는 동안(즉, 1프레임 기간에 걸쳐), 구동 트랜지스터(DRT)의 게이트 전위를 Vsig[m]으로 유지할 필요가 있다. 이것은, 제1 스위칭 트랜지스터(TCT) 및 제2 스위칭 트랜지스터(ICT) 각각의 오프 전류에 의해 구동 트랜지스터(DRT)의 게이트 전위가 점차 저하되어버리기 때문에, 유지 용량(Cs)을 설치해서 이 저하분을 보상함으로써, 구동 트랜지스터(DRT)의 게이트 전위가 Vsig[m]으로 유지된다. 그러나, 화소의 고정밀화에 수반하여, 유지 용량(Cs)의 정전 용량에 제약이 발생하여, 유지 용량(Cs)만으로는 상기 저하분을 보상하는 것이 어렵다.
본 실시 형태에 따르면, 상술한 바와 같이, 제1 스위칭 트랜지스터(TCT) 및 제2 스위칭 트랜지스터(ICT)의 각 채널 영역은 산화물 반도체를 포함할 수 있다. 산화물 반도체 트랜지스터는, 실리콘 트랜지스터에 비하여 누설 전류가 작다. 따라서, 유지 용량(Cs)의 정전 용량이 작더라도, 또는 유지 용량(Cs)을 설치하지 않더라도 구동 트랜지스터(DRT)의 게이트 전위의 저하를 억제하는 것이 가능해진다. 이에 의해, 발광 소자(OLED)를 일정한 강도로 계속 발광시키는 것이 가능해지므로, 플리커나 세로 크로스토크를 억제하여, 고품질의 영상을 얻는 것이 가능해진다. 또한, 구동 트랜지스터(DRT)의 게이트 전위를 장시간 유지할 수 있기 때문에, 영상 신호 Vsig의 기입 주파수를 낮출 수 있고, 그 결과, 표시 장치(100)의 소비 전력을 저감하는 것이 가능해진다.
또한, 본 실시 형태의 제1 및 제2 스위칭 트랜지스터(TCT, ICT) 이외의 트랜지스터를 다결정 실리콘으로 형성한 경우에는, 화소 회로의 면적을 작게 할 수 있다. 또한, 주변 회로로서의 주사선 구동 회로(102)나 데이터선 구동 회로(104)를 ｎ채널형의 산화물 반도체 트랜지스터와, p채널형의 폴리실리콘 트랜지스터로 형성한 경우에는, ｎ채널형의 폴리실리콘 트랜지스터의 형성 공정이 불필요하게 되므로 프로세스 비용을 삭감할 수 있다. 또한, 주사선 구동 회로(102)나 데이터선 구동 회로(104)를 n 및 p채널형의 폴리실리콘 트랜지스터로 형성한 경우에는, 주변 회로의 면적을 작게 할 수 있어 프레임 영역을 작게 할 수 있다.
(제2 실시 형태)
본 실시 형태에서는, 제1 실시 형태와는 다른 구성을 갖는 화소 회로(PX), 및 그것을 갖는 표시 장치에 관하여, 도 4a, 도 4b를 사용하여 설명한다. 도 4a는, 본 발명의 제2 실시 형태의 화소 회로(PX)의 등가 회로이며, 도 4b는, 도 4a에 도시된 각 신호의 시간 변화를 나타내는 타이밍 차트이다. 제1 실시 형태와 동일한, 또는 유사한 구성에 대해서는 설명을 생략하는 경우가 있다.
도 4a, 도 4b와 도 3a, 도 3b를 각각 비교하면 이해되는 바와 같이, 본 실시 형태의 화소 회로(PX)는, 리셋 트랜지스터(RST) 및 화소 트랜지스터(SST)의 채널형을 ｎ채널형으로 하고, 리셋 트랜지스터(RST)의 게이트에 주사 신호 Scan[n-1]를, 화소 트랜지스터(SST)의 게이트에 주사 신호 Scan[n]을 공급하고 있는 점에서, 제1 실시 형태의 화소 회로(PX)와 상이하다.
본 실시 형태에 따르면, 도 4a에 도시한 바와 같이, 리셋 트랜지스터(RST)의 게이트에 주사 신호 Scan[n-1]를, 화소 트랜지스터(SST)의 게이트에 대하여 제1 스위칭 트랜지스터(TCT)의 게이트와 같은 주사 신호 Scan[n]을 공급함으로써, 제1 실시 형태의 표시 장치(100)와 동일한 동작을 실현할 수 있다. 또한, 주사 신호 Scan[n]의 반전 신호 /Scan[n]이 불필요해지므로, 주사선 구동 회로(102)로부터 각 화소 회로(PX)에 반전 신호 /Scan[n]을 공급하기 위한 배선(도 2 참조)이 불필요해진다. 따라서, 본 실시 형태에 따르면, 유지 용량(Cs)의 정전 용량이 작더라도, 또는 생략하더라도 구동 트랜지스터(DRT)의 게이트 전위의 저하를 억제할 수 있다는 제1 실시 형태와 동일한 효과를 유지하면서, 표시 장치(100)의 소형화라고 하는, 또 다른 효과를 얻는 것이 가능해진다. 또한 제1 실시 형태와 마찬가지로, 구동 트랜지스터(DRT)의 게이트 전위를 산화물 반도체 트랜지스터인 제1 스위칭 트랜지스터(TCT), 제2 스위칭 트랜지스터(ICT)에 의해 장시간 유지할 수 있기 때문에, 영상 신호 Vsig의 기입 주파수를 낮출 수 있고, 그 결과, 표시 장치(100)의 소비 전력을 저감하는 것이 가능해진다.
또한, 본 실시 형태에 있어서도, 제1 및 제2 스위칭 트랜지스터(TCT, ICT) 이외의 트랜지스터를 다결정 실리콘으로 형성한 경우에는, 화소 회로의 면적을 작게 할 수 있다. 또한, 주사선 구동 회로(102)나 데이터선 구동 회로(104)를 n 및 p채널형의 폴리실리콘 트랜지스터로 형성한 경우에는, 주변 회로의 면적을 작게 할 수 있어 프레임 영역을 작게 할 수 있다.
(제3 실시 형태)
본 실시 형태에서는, 제1, 제2 실시 형태와는 다른 구성을 갖는 화소 회로(PX), 및 그것을 갖는 표시 장치에 관하여, 도 5a, 도 5b를 사용하여 설명한다. 도 5a는, 본 발명의 제3 실시 형태의 화소 회로(PX)의 등가 회로이며, 도 5b는, 도 5a에 도시된 각 신호의 시간 변화를 나타내는 타이밍 차트이다. 제1, 제2 실시 형태와 동일한, 또는 유사한 구성에 대해서는 설명을 생략하는 경우가 있다.
도 5a, 도 5b와 도 4a, 도 4b를 각각 비교하면 이해되는 바와 같이, 본 실시 형태의 화소 회로(PX)는, 영상 신호 Vsig[m]이 구동 트랜지스터(DRT)의 게이트에 입력되는 점에서, 제1 실시 형태의 화소 회로(PX)와 상이하다. 구체적으로는, 도 5a에 도시한 바와 같이, 본 실시 형태의 화소 회로(PX)의 구체적인 구성은, 제2 출력 트랜지스터(BCT2)가 설치되어 있지 않고, 게이트와 한 쌍의 단자를 갖는 참조 트랜지스터(RCT)가 추가되어 있는 점에서, 제1 실시 형태의 화소 회로(PX)와 상이하다. 또한, 본 실시 형태 및 이후의 실시 형태에서는, 제1 출력 트랜지스터(BCT1)를 간단히 출력 트랜지스터(BCT)라고 표기하는 경우가 있다.
구동 트랜지스터(DRT)의 한쪽 단자는, 본 실시 형태에서는 직접, 전원 전위 PVDD가 공급되는 고전위 전원 배선에 접속된다. 또한, 유지 용량(Cs)의 타단부는, 화소 트랜지스터(SST) 및 참조 트랜지스터(RCT) 각각의 한쪽 단자에 공통으로 접속된다. 화소 트랜지스터(SST)의 다른 쪽 단자는 영상 신호 Vsig[m]의 입력 단자에 접속되고, 참조 트랜지스터(RCT)의 다른 쪽 단자는 참조 신호 Vref[m]의 입력 단자에 접속된다. 참조 트랜지스터(RCT)의 게이트에는, 제1 스위칭 트랜지스터(TCT)의 게이트와 공통으로 주사 신호 Scan[n]이 공급된다. 또한, 참조 신호 Vref[m]은 도 2에는 도시하고 있지는 않지만, 영상 신호 Vsig[m]과 마찬가지로, 데이터선 구동 회로(104)로부터 m열의 화소 회로(PX)에 대하여 공통으로 공급되는 신호이다.
참조 트랜지스터(RCT)는, 구동 트랜지스터(DRT), 화소 트랜지스터(SST), 리셋 트랜지스터(RST), 및 출력 트랜지스터(BCT)와 마찬가지로, 실리콘을 포함하는 채널 영역을 갖는 p채널형의 전계 효과 트랜지스터로 할 수 있다.
본 변경예의 화소 회로(Px(n, m))의 동작을, 도 5b에 도시된 타이밍 차트를 사용하여 설명한다. 도 5b에 도시한 바와 같이, 주사 신호 Scan[n]과 그 반전 신호 /Scan[n]이 소정의 수평 주사 기간 H의 간격으로, n=1부터 n=N까지, 순차 펄스상으로 활성화된다.
먼저, 화소 회로(Px(n, m))의 리셋 기간 P1에 있어서, 전행의 주사 신호 Scan[n-1]이 활성화되고, 그 반전 신호 /Scan[n-1]이 비활성화된다. Scan[n-1]이 활성화됨으로써 제2 스위칭 트랜지스터(ICT)가 온으로 되고, 주사 신호 /Scan[n-1]이 비활성화됨으로써 리셋 트랜지스터(RST)도 온으로 된다. 리셋 기간 P1에 앞서 주사 신호 Scan[n]은 비활성 상태로 되어 있으므로, 참조 트랜지스터(RCT)는 온 상태를, 제1 스위칭 트랜지스터(TCT)는 오프 상태를 유지하고 있다. 반대로 주사 신호 /Scan[n]은 활성 상태로 되어 있으므로, 화소 트랜지스터(SST)는 오프 상태를 유지하고 있다. 마찬가지로 리셋 기간 P1에 앞서 에미트 신호 Emit[n]도 활성화되어 있으므로, 출력 트랜지스터(BCT)도 오프의 상태를 유지하고 있다.
리셋 기간 P1에서는, 제2 스위칭 트랜지스터(ICT), 리셋 트랜지스터(RST), 참조 트랜지스터(RCT)가 온의 상태이기 때문에, 구동 트랜지스터(DRT)의 게이트와 발광 소자(OLED)의 애노드에는, 각각 제2 스위칭 트랜지스터(ICT)와 리셋 트랜지스터(RST)를 통하여 Vrst[m]이 부여되어서 리셋된다. 유지 용량(Cs)의 한쪽 단자에는 제2 스위칭 트랜지스터(ICT)를 통하여 Vrst[m]이, 다른 쪽 단자에는 참조 트랜지스터(RCT)를 통하여 Vref[m]이 부여된다.
리셋 기간 P1이 종료되고, 계속되는 기입 기간 P2가 시작된 단계에서는, 도 5b에 도시한 바와 같이, 주사 신호 Scan[n-1]이 비활성, 그 반전 신호 /Scan[n-1]이 활성으로 되고, Scan[n]이 활성, 그 반전 신호 /Scan[n]이 비활성으로 된다. 그 결과, 제2 스위칭 트랜지스터(ICT), 리셋 트랜지스터(RST), 참조 트랜지스터(RCT)가 오프 상태로 변화하고, 화소 트랜지스터(SST)와 제1 스위칭 트랜지스터(TCT)가 온 상태로 변화한다. 에미트 신호 Emit[n]은 활성 상태를 유지하고 있기 때문에, 출력 트랜지스터(BCT)는 오프 상태를 유지한다. 구동 트랜지스터(DRT)의 소스는 직접 고전위 전원 배선에 접속되어 있으므로, 구동 트랜지스터(DRT)의 게이트, 및 드레인의 전위는 모두 PVDD-Vth(n, m)으로 변화한다. 한편, 유지 용량(Cs)의 다른 쪽 단자에는 Vsig[m]이 공급된다. 이 때문에, 유지 용량(Cs)의 양단 간 전위차는 Vsig-(PVDD-Vth(n, m))으로 된다.
기입 기간 P2가 종료되고, 계속되는 출력 기간 P3이 시작된 단계에서는, 도 5b에 도시한 바와 같이, 주사 신호 Scan[n]이 비활성, 그 반전 신호 /Scan[n]이 활성으로 된다. 그 결과, 화소 트랜지스터(SST)와 제1 스위칭 트랜지스터(TCT)가 오프 상태로 변화함과 함께, 참조 트랜지스터(RCT)와 출력 트랜지스터(BCT)가 온 상태로 변화한다. 유지 용량(Cs)의 다른 쪽 단자는 참조 신호 Vref[m]의 입력 단자와 전기적으로 접속되고, Vref[m]이 부여된다. 기입 기간 P2에 있어서의 양단 간 전위차 Vsig-(PVDD-Vth(n, m))이 유지되기 때문에, 출력 기간 P3에 있어서의 유지 용량(Cs)의 한쪽 단자, 및 구동 트랜지스터(DRT)의 게이트 전위는 Vref-(Vsig-(PVDD-Vth(n, m))), 즉, Vref-Vsig+PVDD-Vth(n, m)으로 된다. 기입 기간 P2에 있어서의 구동 트랜지스터(DRT)의 드레인의 전위는 PVDD-Vth(n, m)이므로, 출력 기간 P3에 있어서의 구동 트랜지스터(DRT)의 게이트와 소스간 전압 Vgs는(Vref-Vsig+PVDD-Vth(n, m))-(PVDD-Vth(n, m)), 즉 Vref-Vsig로 되고, Vth(n, m)에 의존하지 않는다.
이와 같이, 역치 Vth(n, m)이 캔슬된 전압으로 구동 트랜지스터(DRT)를 구동할 수 있다. 역치 Vth(n, m)의 변동의 영향을 받을 일 없이, Vth(n, m)에 의존하지 않는 전류량에 의해 발광 소자(OLED)를 구동할 수 있기 때문에, 화소 회로(Px(n, m)) 간에서 휘도의 변동이 억제되어, 고품질의 영상을 재현할 수 있다.
본 실시 형태의 화소 회로(PX), 및 그 화소 회로(PX)를 구비하는 표시 장치(100)에 있어서도, 구동 트랜지스터(DRT)의 게이트에 접속되는 제1 스위칭 트랜지스터(TCT) 및 제2 스위칭 트랜지스터(ICT)의 채널 영역은 산화물 반도체를 포함할 수 있다. 따라서, 제1 실시 형태와 마찬가지로, 유지 용량(Cs)의 정전 용량이 작더라도, 또는 설치하지 않더라도, 구동 트랜지스터(DRT)의 게이트 전위의 저하를 억제하는 것이 가능해진다. 또한, 구동 트랜지스터(DRT)의 게이트 전위를 산화물 반도체 트랜지스터인 제1 스위칭 트랜지스터(TCT), 제2 스위칭 트랜지스터(ICT)에 의해 장시간 유지할 수 있기 때문에, 영상 신호 Vsig의 기입 주파수를 낮출 수 있고, 그 결과, 표시 장치(100)의 소비 전력을 저감하는 것이 가능해진다.
또한, 본 실시 형태의 제1 및 제2 스위칭 트랜지스터(TCT, ICT) 이외의 트랜지스터를 다결정 실리콘으로 형성한 경우에는, 화소 회로의 면적을 작게 할 수 있다. 또한, 주사선 구동 회로(102)나 데이터선 구동 회로(104)를 ｎ채널형의 산화물 반도체 트랜지스터와, p채널형의 폴리실리콘 트랜지스터로 형성한 경우에는, ｎ채널형의 폴리실리콘 트랜지스터의 형성 공정이 불필요하게 되므로 프로세스 비용을 삭감할 수 있다. 또한, 주사선 구동 회로(102)나 데이터선 구동 회로(104)를 n 및 p채널형의 폴리실리콘 트랜지스터로 형성한 경우에는, 주변 회로의 면적을 작게 할 수 있어 프레임 영역을 작게 할 수 있다.
(제4 실시 형태)
본 실시 형태에서는, 제1 내지 제3 실시 형태와는 다른 구성을 갖는 화소 회로(PX), 및 그것을 갖는 표시 장치에 관하여, 도 6a, 도 6b를 사용하여 설명한다. 제1 내지 제3 실시 형태와 동일한, 또는 유사한 구성에 대해서는 설명을 생략하는 경우가 있다.
도 6a는, 본 발명의 제4 실시 형태의 화소 회로(PX)의 등가 회로이며, 도 6b는, 도 6a에 도시된 각 신호의 시간 변화를 나타내는 타이밍 차트이다.
도 6a, 도 6b와 도 5a, 도 5b를 각각 비교하면 이해되는 바와 같이, 본 실시 형태의 화소 회로(PX)는, 리셋 트랜지스터(RST) 및 화소 트랜지스터(SST)의 채널형을 ｎ채널형으로 하고, 리셋 트랜지스터(RST)의 게이트에 주사 신호 Scan[n-1]를, 화소 트랜지스터(SST)의 게이트에 주사 신호 Scan[n]을 공급하고 있는 점에서, 제3 실시 형태의 화소 회로(PX)와 상이하다. 이 때문에, 제3 실시 형태의 표시 장치(100)와 동일한 동작을 실현할 수 있다. 그 결과, 주사 신호 Scan[n]의 반전 신호 /Scan[n]이 불필요해지므로, 주사선 구동 회로(102)로부터 각 화소 회로(PX)에 반전 신호 /Scan[n]을 공급하기 위한 배선(도 2 참조)이 불필요해진다. 따라서, 본 실시 형태에 따르면, 유지 용량(Cs)의 정전 용량이 작더라도, 또는 설치하지 않더라도 구동 트랜지스터(DRT)의 게이트 전위의 저하를 억제할 수 있다는 제3 실시 형태와 동일한 효과를 유지하면서, 표시 장치(100)의 소형화라고 하는, 또 다른 효과를 얻는 것이 가능해진다. 또한, 구동 트랜지스터(DRT)의 게이트 전위를 산화물 반도체 트랜지스터인 제1 스위칭 트랜지스터(TCT), 제2 스위칭 트랜지스터(ICT)에 의해 장시간 유지할 수 있기 때문에, 영상 신호 Vsig의 기입 주파수를 낮출 수 있고, 그 결과, 표시 장치(100)의 소비 전력을 저감하는 것이 가능해진다.
또한, 본 실시 형태에 있어서도, 제1 및 제2 스위칭 트랜지스터(TCT, ICT) 이외의 트랜지스터를 다결정 실리콘으로 형성한 경우에는, 화소 회로의 면적을 작게 할 수 있다. 또한, 주사선 구동 회로(102)나 데이터선 구동 회로(104)를 n 및 p채널형의 폴리실리콘 트랜지스터로 형성한 경우에는, 주변 회로의 면적을 작게 할 수 있어 프레임 영역을 작게 할 수 있다.
(제5 실시 형태)
본 실시 형태에서는, 제1 내지 제4 실시 형태와는 다른 구성을 갖는 화소 회로(PX), 및 그것을 갖는 표시 장치에 관하여, 도 7a, 도 7b를 사용하여 설명한다. 제1 내지 제4 실시 형태와 동일한, 또는 유사한 구성에 대해서는 설명을 생략하는 경우가 있다.
도 7a는, 본 발명의 제5 실시 형태의 화소 회로(PX)의 등가 회로이며, 도 7b는, 도 7a에 도시된 각 신호의 시간 변화를 나타내는 타이밍 차트이다.
도 7a, 도 7b와 도 5a, 도 5b를 각각 비교하면 이해되는 바와 같이, 본 실시 형태의 화소 회로(PX)는, 제2 스위칭 트랜지스터(ICT)가 설치되어 있지 않은 점, 및 에미트 신호 Emit[n]의 활성화 타이밍이, 대응하는 주사 신호 Scan[n]의 활성화 후로 되어 있는 점에서, 제3 실시 형태의 화소 회로(PX)와 상이하다. 이하, 상위점을 중심으로, 본 실시 형태의 화소 회로(PX)에 대하여 상세하게 설명한다.
도 7b에 도시한 바와 같이, 본 실시 형태에 있어서는, 주사 신호 Scan[n]이 활성화되고 나서 에미트 신호 Emit[n]이 활성화할 때까지의 동안이 리셋 기간 P1이 되고, 에미트 신호 Emit[n]이 활성화되고 나서 주사 신호 Scan[n]이 비활성으로 복귀될 때까지의 기간이 기입 기간 P2가 된다.
리셋 기간 P1에서는, 구동 트랜지스터(DRT)와 참조 트랜지스터(RCT)가 오프의 상태, 리셋 트랜지스터(RST), 출력 트랜지스터(BCT), 제1 스위칭 트랜지스터(TCT), 및 화소 트랜지스터(SST)가 온의 상태로 되므로, 구동 트랜지스터(DRT)의 게이트와 용량(Cs)의 한쪽 단자에 리셋 신호 Vrst[m]이 공급된다. 동시에, 용량(Cs)의 다른 쪽 단자에는 Vsig[m]이 부여된다. 이것은, 도 5a, 도 5b에 도시된 제3 실시 형태에 있어서, 주사 신호 Scan[n-1]이 활성화되어 제2 스위칭 트랜지스터(ICT)가 온으로 된 상태와 동일하다. 따라서, 구동 트랜지스터(DRT)의 게이트 전위 및 유지 용량(Cs)의 양단 간 전위차가 리셋된다. 유지 용량(Cs)의 양단 간 전위차는 Vsig[m]-Vrst[m]으로 된다. 여기서, 리셋 신호 Vrst[m]의 전위가 0V, 전원 전위 PVDD의 전위가 10V 정도인 경우, 이들의 전위차에 의해 구동 트랜지스터(DRT)의 게이트와 다른 쪽 단자(드레인)의 전위가 결정된다. 따라서, 정도는 불분명하지만, 구동 트랜지스터(DRT)는 오프의 상태이기는 하지만, 어느 정도의 온 상태, 또는 온에 가까운 상태를 취한다.
기입 기간 P2에서는, 주사 신호 Scan[n], 및 주사 신호 Scan[n+1]의 반전 신호 /Scan[n+1]는 활성의 상태가 유지되고, 주사 신호 Scan[n]의 반전 신호 /Scan[n]과 주사 신호 Scan[n+1]는 비활성의 상태가 유지되며, 한편, 에미트 신호 Emit[n]은 활성화된다. 이 때문에, 구동 트랜지스터(DRT), 참조 트랜지스터(RCT), 및 출력 트랜지스터(BCT)가 오프로 되고, 리셋 트랜지스터(RST), 제1 스위칭 트랜지스터(TCT), 및 화소 트랜지스터(SST)는 온의 상태를 유지한다. 출력 트랜지스터(BCT)가 오프 상태로 변화함으로써, 구동 트랜지스터(DRT)의 게이트와 다른 쪽 단자(드레인), 및 용량(Cs)의 한쪽 단자의 전위는 PVDD-Vth(n, m)까지 상승한다. 따라서, 용량(Cs)의 양쪽 단자 간의 전위차는 Vsig[m]-(PVDD-Vth(n, m))으로 된다.
기입 기간 P2가 종료되고, 출력 기간 P3이 개시될 때까지 동안, 주사 신호 Scan[n], 및 주사 신호 Scan[n+1]의 반전 신호 /Scan[n+1]는 비활성으로 되고, 한편, 주사 신호 Scan[n]의 반전 신호 /Scan[n]과 주사 신호 Scan[n+1]는 활성으로 된다. 이에 의해, 제1 스위칭 트랜지스터(TCT), 화소 트랜지스터(SST), 및 리셋 트랜지스터(RST)는 오프의 상태로 전환됨과 함께, 참조 트랜지스터(RCT)가 온 상태로 전환된다. 그 결과, 용량(Cs)의 다른 쪽 단자에는 참조 신호 Vref[m]이 공급된다. 이 기간의 직전 기입 기간 P2에 있어서, 구동 트랜지스터(DRT)의 게이트의 전위는 PVDD-Vth(n, m)으로 되어 있고, 또한, 용량(Cs)의 양쪽 단자 간의 전위차는 유지되기 때문에, 커플링에 의해 구동 트랜지스터(DRT)의 게이트의 전위는 Vref[m]-(Vsig[m]-(PVDD-Vth(n, m)), 즉, Vref[m]-Vsig[m]+PVDD-Vth(n, m))으로 변화된다. 한편, 제1 스위칭 트랜지스터(TCT)는 오프 상태이기 때문에, 구동 트랜지스터(DRT)의 다른 쪽 단자(드레인)의 전위는 PVDD-Vth(n, m)이다. 따라서, 구동 트랜지스터(DRT)의 게이트와 다른 쪽 단자(드레인) 간의 전위차는 Vref[m]-Vsig[m]이 되고, Vth(n, m)을 포함하지 않는다. 환언하면, 구동 트랜지스터(DRT)의 게이트와 다른 쪽 단자(드레인) 간의 전위차는 Vth(n, m)에 의존하지 않는다.
계속되는 출력 기간 P3에서는, 에미트 신호 Emit[n]이 비활성으로 되고, 제1 스위칭 트랜지스터(TCT)가 온의 상태로 이행한다. 그 결과, 구동 트랜지스터(DRT)에는, 게이트와 다른 쪽 단자(드레인) 간의 전위차 Vref[m]-Vsig[m]에 의존한 전류가 흘러, 그 전류가 발광 소자(OLED)에 공급된다.
이와 같이, 역치 Vth(n, m)이 캔슬된 전압으로 구동 트랜지스터(DRT)를 구동할 수 있다. 역치 Vth(n, m)의 변동의 영향을 받을 일 없이, Vth(n, m)에 의존하지 않는 전류량에 의해 발광 소자(OLED)를 구동할 수 있기 때문에, 화소 회로(Px(n, m)) 간에 휘도의 변동이 억제되어, 고품질의 영상을 재현할 수 있다.
본 실시 형태에 있어서도, 제3 실시 형태와 마찬가지로, 유지 용량(Cs)의 정전 용량이 작더라도, 또는 설치하지 않더라도 구동 트랜지스터(DRT)의 게이트 전위의 저하를 억제할 수 있다는 효과를 얻는 것이 가능하다. 또한, 구동 트랜지스터(DRT)의 게이트 전위를 산화물 반도체 트랜지스터인 제1 스위칭 트랜지스터(TCT)에 의해 장시간 유지할 수 있기 때문에, 영상 신호 Vsig의 기입 주파수를 낮출 수 있고, 그 결과, 표시 장치(100)의 소비 전력을 저감하는 것이 가능해진다.
또한, 제1 스위칭 트랜지스터(TCT) 이외의 트랜지스터를 다결정 실리콘으로 형성한 경우에는, 화소 회로의 면적을 작게 할 수 있다. 또한, 주사선 구동 회로(102)나 데이터선 구동 회로(104)를 ｎ채널형의 산화물 반도체 트랜지스터와, p채널형의 폴리실리콘 트랜지스터로 형성한 경우에는, ｎ채널형의 폴리실리콘 트랜지스터의 형성 공정이 불필요하게 되므로 프로세스 비용을 삭감할 수 있다. 또한, 주사선 구동 회로(102)나 데이터선 구동 회로(104)를 n 및 p채널형의 폴리실리콘 트랜지스터로 형성한 경우에는, 주변 회로의 면적을 작게 할 수 있어 프레임 영역을 작게 할 수 있다.
(제6 실시 형태)
본 실시 형태에서는, 제1 내지 제5 실시 형태와는 다른 구성을 갖는 화소 회로(PX), 및 그것을 갖는 표시 장치에 관하여, 도 8a, 도 8b를 사용하여 설명한다. 제1 내지 제5 실시 형태와 동일한, 또는 유사한 구성에 대해서는 설명을 생략하는 경우가 있다. 도 8a는, 본 발명의 제6 실시 형태의 화소 회로(PX)의 등가 회로이며, 도 8b는, 도 8a에 도시된 각 신호의 시간 변화를 나타내는 타이밍 차트이다.
도 8a, 도 8b와 도 7a, 도 7b를 각각 비교하면 이해되는 바와 같이, 본 실시 형태의 화소 회로(PX)는, 리셋 트랜지스터(RST) 및 화소 트랜지스터(SST)의 채널형을 ｎ채널형으로 하고, 리셋 트랜지스터(RST) 및 화소 트랜지스터(SST)의 게이트에 주사 신호 Scan[n]을 공급하고 있는 점에서, 제5 실시 형태의 화소 회로(PX)와 상이하다. 이에 의해, 제5 실시 형태의 표시 장치(100)와 동일한 동작을 실현할 수 있다. 그 결과, 주사 신호 Scan[n]의 반전 신호 /Scan[n]이 불필요해지므로, 주사선 구동 회로(102)로부터 각 화소 회로(PX)에 반전 신호 /Scan[n]을 공급하기 위한 배선(도 2 참조)이 불필요해진다. 따라서, 본 실시 형태에 따르면, 유지 용량(Cs)의 정전 용량이 작더라도, 또는 설치하지 않더라도 구동 트랜지스터(DRT)의 게이트 전위의 저하를 억제할 수 있다는 제5 실시 형태와 동일한 효과를 유지하면서, 표시 장치(100)의 소형화라고 하는, 또 다른 효과를 얻는 것이 가능해진다. 또한, 구동 트랜지스터(DRT)의 게이트 전위를 산화물 반도체 트랜지스터인 제1 스위칭 트랜지스터(TCT)에 의해 장시간 유지할 수 있기 때문에, 영상 신호 Vsig의 기입 주파수를 낮출 수 있고, 그 결과, 표시 장치(100)의 소비 전력을 저감하는 것이 가능해진다.
또한, 본 실시 형태에 있어서도, 제1 및 제2 스위칭 트랜지스터(TCT, ICT) 이외의 트랜지스터를 다결정 실리콘으로 형성한 경우에는, 화소 회로의 면적을 작게 할 수 있다. 또한, 주사선 구동 회로(102)나 데이터선 구동 회로(104)를 n 및 p채널형의 폴리실리콘 트랜지스터로 형성한 경우에는, 주변 회로의 면적을 작게 할 수 있어 프레임 영역을 작게 할 수 있다.
(제7 실시 형태)
도 9a는, 본 발명의 제7 실시 형태의 화소 회로(PX)의 등가 회로이며, 도 9b는, 도 9a에 도시된 각 신호의 시간 변화를 나타내는 타이밍 차트이다.
본 실시 형태에서는, 제1 내지 제6 실시 형태와는 다른 구성을 갖는 화소 회로(PX), 및 그것을 갖는 표시 장치에 관하여, 도 9a, 도 9b를 사용하여 설명한다. 제1 내지 제6 실시 형태와 동일한, 또는 유사한 구성에 대해서는 설명을 생략하는 경우가 있다.
도 9a, 도 9b와 도 2부터 도 7b까지의 대응하는 도면을 비교하면 이해되는 바와 같이, 본 실시 형태의 화소 회로(PX)는, 구동 트랜지스터(DRT)가 ｎ채널형인 점에서 제1 내지 제6 실시 형태와 상이하고, 그것에 수반하여 회로의 전체적인 구성 및 사용되는 신호도 상이하다. 이하, 상위점을 중심으로, 본 실시 형태의 화소 회로(PX)에 대하여 상세하게 설명한다.
도 9a에 도시한 바와 같이, 본 실시 형태의 화소 회로(PX)는, 발광 소자(OLED), 구동 트랜지스터(DRT), 화소 트랜지스터(SST), 리셋 트랜지스터(RST), 출력 트랜지스터(BCT), 유지 용량(Cs), 및 부가 용량(Cel)을 갖는다. 또한, 발광 소자(OLED)의 용량이 충분히 큰 경우, 부가 용량(Cel)은 설치하지 않아도 된다.
구동 트랜지스터(DRT)의 한쪽 단자(드레인)는 출력 트랜지스터(BCT)를 통하여, 전원 전위 PVDD가 공급되는 고전위 전원 배선에 접속된다. 한편, 구동 트랜지스터(DRT)의 다른 쪽 단자(소스)는 발광 소자(OLED)의 입력 단자와 부가 용량(Cel)의 한쪽 단자에 접속된다. 발광 소자(OLED)의 출력 단자와 부가 용량(Cel)의 다른 쪽 단자는, 접지 전위 PVSS가 공급되는 공통 전극에 접속된다.
발광 소자(OLED)의 입력 단자는, 리셋 트랜지스터(RST)를 통하여, 도 2에 도시한 리셋 신호 Vrst[m]의 입력 단자에도 접속된다. 즉, 리셋 트랜지스터(RST)의 한쪽 단자는 발광 소자(OLED)의 입력 단자에 접속되고, 다른 쪽 단자는 리셋 신호 Vrst[m]의 입력 단자에 접속된다.
화소 트랜지스터(SST)는, 영상 신호 Vsig[m]의 입력 단자와, 구동 트랜지스터(DRT)의 게이트 사이에 접속된다. 즉, 화소 트랜지스터(SST)의 한쪽 단자는 영상 신호 Vsig[m]의 입력 단자에 접속되고, 다른 쪽 단자는 구동 트랜지스터(DRT)의 게이트에 접속된다.
여기서, 본 실시 형태의 데이터선 구동 회로(104)(도 2)는 영상 신호 Vsig[m]과 동일한 배선에, 시분할로 초기화 신호 Vini[m]을 공급하도록 구성된다. 따라서, 영상 신호 Vsig[m]의 입력 단자는, 초기화 신호 Vini[m]의 입력 단자를 겸하고 있다.
유지 용량(Cs)은, 구동 트랜지스터(DRT)의 게이트 및 다른 쪽 단자(발광 소자(OLED)의 입력 단자에 접속되는 단자)의 사이에 접속된다. 즉, 유지 용량(Cs)의 한쪽 단자는 구동 트랜지스터(DRT)의 게이트에 접속되고, 다른 쪽 단자는 구동 트랜지스터(DRT)의 다른 쪽 단자에 접속된다.
본 실시 형태에 있어서는, 구동 트랜지스터(DRT), 리셋 트랜지스터(RST), 출력 트랜지스터(BCT)는, LTPS와 같은 실리콘을 포함하는 채널 영역을 갖는 ｎ채널형의 전계 효과 트랜지스터로 할 수 있다. 한편, 화소 트랜지스터(SST)는, 산화물 반도체를 포함하는 채널 영역을 갖는 ｎ채널형의 전계 효과 트랜지스터로 할 수 있다.
본 실시 형태의 주사선 구동 회로(102)(도 2)는 주사 신호 Scan[n], 주사 신호 Scan[n]의 반전 신호 /Scan[n], 및 에미트 신호 Emit[n]을 대신하여, 제어 신호 BG[n], RG[n], SG[n]을 각 화소 회로(PX)에 공급하도록 구성된다. 출력 트랜지스터(BCT)의 게이트에는 제어 신호 BG[n]이 공급되고, 리셋 트랜지스터(RST)의 게이트에는 제어 신호 RG[n]이 공급되고, 화소 트랜지스터(SST)의 게이트에는 제어 신호 SG[n]이 공급된다.
이하, 도 9b에 도시하는 타이밍 차트를 참조하여, n행째의 화소 회로(PX)의 구동을 설명한다.
처음에 제어 신호 BG[n], RG[n], SG[n]은 각각 비활성, 활성, 비활성의 상태로 전환되고, 리셋 조작이 개시된다. 이에 의해, 화소 트랜지스터(SST)와 리셋 트랜지스터(RST)는 온으로 되고, 출력 트랜지스터(BCT)는 오프로 된다. 이때, 초기화 신호 Vini[m]이 화소 트랜지스터(SST)를 통하여 구동 트랜지스터(DRT)의 게이트와 유지 용량(Cs)의 한쪽 단자에 공급된다. 한편, 유지 용량(Cs)의 다른 쪽 단자, 구동 트랜지스터(DRT)의 다른 쪽 단자(소스), 발광 소자(OLED)의 입력 단자, 및 부가 용량(Cel)의 한쪽 단자에는, 리셋 트랜지스터(RST)를 통하여 리셋 신호 Vrst[m]이 공급된다. 이들 조작에 의해, 구동 트랜지스터(DRT)의 게이트의 전위(Vg) 및 유지 용량(Cs)의 양단 간 전위차가 리셋된다. 이때, 구동 트랜지스터(DRT)의 게이트와 소스 간의 전위차 Vgs는 Vrst-Vini로 된다.
계속해서, 제어 신호 SG[n]의 상태 및 초기화 신호 Vini[m]의 공급을 유지하면서, 제어 신호 BG[n], RG[n]의 상태가 각각 활성, 비활성으로 변경되고, 화소 트랜지스터(SST) 및 출력 트랜지스터(BCT)가 온의 상태, 리셋 트랜지스터(RST)가 오프의 상태로 된다. 이에 의해, 구동 트랜지스터(DRT)의 소스와 드레인 간에 전위차가 발생하여, 전류가 흐른다. 이 전류는, 유지 용량(Cs)에 구동 트랜지스터(DRT)의 역치 Vth(n, m)에 상당하는 전하가 축적될 때까지, 즉, 구동 트랜지스터(DRT)의 소스 전위(Vs)가 Vg보다 Vth(n, m)분 낮아질 때까지 흐르고, 정상 상태에 달한다. 이것 때문에 정상 상태에서는, Vs는 Vini[m]-Vth(n, m)으로 된다. 한편, Vg는 Vini가 유지되므로, 게이트와 소스 간의 전위차 Vgs는 Vth(n, m)으로 된다.
이어서, 제어 신호 RG[n] 및 제어 신호 SG[n]의 상태를 유지하면서, 초기화 신호 Vini[m] 대신에 영상 신호 Vsig[m]의 공급이 개시됨과 함께, 제어 신호 BG[n]의 상태가 비활성으로 변경된다. 이에 의해, 화소 트랜지스터(SST)가 온의 상태, 리셋 트랜지스터(RST) 및 출력 트랜지스터(BCT)가 오프의 상태로 된다. 그 결과, 구동 트랜지스터(DRT)의 게이트에는 영상 신호 Vsig[m]이 공급되고, 이에 수반하여 구동 트랜지스터(DRT)의 Vs도 변화한다. 이 변화량은 유지 용량(Cs)과 부가 용량(Cel)의 용량 배분에 의해 결정된다. 보다 구체적으로는, Vs는 이하의 식으로 표현된다.
Figure pat00001
마지막으로, 제어 신호 BG[n], RG[n], SG[n] 각각의 상태가 초기 상태, 즉, 각각 활성, 비활성, 비활성의 각 상태로 되돌려진다. 이에 의해, 출력 트랜지스터(BCT)가 온의 상태, 리셋 트랜지스터(RST) 및 화소 트랜지스터(SST)가 오프의 상태로 된다. 이때, 구동 트랜지스터(DRT)의 Vgs는, Vg는 Vsig[m]이므로, 이하의 식으로 표현되는 값으로 된다.
Figure pat00002
한편, 구동 트랜지스터(DRT)의 소스-드레인 간에 흐르는 전류 Id는, 이하의 식으로 표현된다. 여기서 계수 β는 이득이다.
Figure pat00003
이 식에 Vgs를 대입함으로써 Vth(n, m)이 캔슬되어, Vth(n, m)에 의존하지 않는 전류 Id가 구동 트랜지스터(DRT), 및 발광 소자(OLED)에 공급됨을 알 수 있다. 이 때문에, 역치 Vth(n, m)의 변동의 영향을 받을 일 없이, Vth(n, m)에 의존하지 않는 전류량에 의해 발광 소자(OLED)를 구동할 수 있어, 화소 회로(Px(n, m)) 간에서 휘도의 변동이 억제되어, 고품질의 영상을 재현할 수 있다.
본 실시 형태에 따르면, 화소 트랜지스터(SST)를, 실리콘 트랜지스터에 비하여 누설 전류가 작은 산화물 반도체 트랜지스터에 의해 구성할 수 있다. 이 때문에, 구동 트랜지스터(DRT)에 축적된 전하가 화소 트랜지스터(SST)를 통하여 유출되는 것이 방지된다. 따라서, 제1 내지 제6 실시 형태와 마찬가지로, 유지 용량(Cs)의 정전 용량이 작더라도, 또는 설치하지 않더라도 구동 트랜지스터(DRT)의 게이트 전위의 저하를 억제하는 것이 가능해진다. 또한, 구동 트랜지스터(DRT)의 게이트 전위는, 산화물 반도체 트랜지스터인 화소 트랜지스터(SST)에 의해 장시간 유지되기 때문에, 영상 신호 Vsig의 기입 주파수를 낮출 수 있고, 그 결과, 표시 장치(100)의 소비 전력을 저감하는 것이 가능해진다.
또한, 화소 트랜지스터(SST) 이외의 트랜지스터를 다결정 실리콘으로 형성한 경우에는, 화소 회로의 면적을 작게 할 수 있다. 또한, 주사선 구동 회로(102)나 데이터선 구동 회로(104)를 n 및 p채널형의 폴리실리콘 트랜지스터로 형성한 경우에는, 주변 회로의 면적을 작게 할 수 있어 프레임 영역을 작게 할 수 있다.
(제8 실시 형태)
본 실시 형태에서는, 제1 내지 제7 실시 형태와는 다른 구성을 갖는 화소 회로(PX), 및 그것을 갖는 표시 장치에 관하여, 도 10a, 도 10b를 사용하여 설명한다. 제1 내지 제7 실시 형태와 동일한, 또는 유사한 구성에 대해서는 설명을 생략하는 경우가 있다.
도 10a는, 본 발명의 제8 실시 형태의 화소 회로(PX)의 등가 회로이며, 도 10b는, 도 10a에 도시된 각 신호의 시간 변화를 나타내는 타이밍 차트이다.
도 10a, 도 10b와 도 9a, 도 9b를 각각 비교하면 이해되는 바와 같이, 본 실시 형태의 화소 회로(PX)는, 화소 트랜지스터(SST)와 병렬로 초기화 트랜지스터(IST)를 설치하는 점에서, 제7 실시 형태의 화소 회로(PX)와 상이하다. 이하, 상위점을 중심으로, 본 실시 형태의 화소 회로(PX)에 대하여 상세하게 설명한다.
초기화 트랜지스터(IST)는, 화소 트랜지스터(SST)와 마찬가지로, 산화물 반도체를 포함하는 채널 영역을 가질 수 있다.
본 실시 형태의 데이터선 구동 회로(104)(도 2)는 영상 신호 Vsig[m]과는 다른 배선(도시하지 않음)을 사용하여, 각 화소 회로(PX)에 초기화 신호 Vini[m]을 공급하도록 구성된다. 초기화 트랜지스터(IST)의 한쪽 단자는, 이 초기화 신호 Vini[m]의 입력 단자에 접속된다. 초기화 트랜지스터(IST)의 다른 쪽 단자는, 구동 트랜지스터(DRT)의 게이트에 접속된다.
초기화 트랜지스터(IST)의 게이트에는, 주사선 구동 회로(102)(도 2)로부터 제어 신호 IG[n]이 공급된다. 도 10b와 도 9b를 비교하면 이해되는 바와 같이, 본 실시 형태의 제어 신호 IG[n]은, 제7 실시 형태에 있어서 주사선 구동 회로(102)로부터 초기화 신호 Vini[m]이 공급되는 기간에 활성화되고, 기타의 기간에는 비활성화된다. 또한, 본 실시 형태의 제어 신호 SG[n]은, 제7 실시 형태에 있어서 주사선 구동 회로(102)로부터 영상 신호 Vsig[m]이 공급되는 기간에 활성화되고, 기타의 기간에는 비활성화된다.
이상의 구성에 의해, 본 실시 형태의 화소 회로(PX)의 동작은, 제7 실시 형태의 화소 회로(PX)와 동일한 것이 된다. 본 실시 형태에 따르면, 화소 트랜지스터(SST)뿐만 아니라 초기화 트랜지스터(IST)도, 실리콘 트랜지스터에 비하여 누설 전류가 작은 산화물 반도체 트랜지스터에 의해 구성할 수 있으므로, 구동 트랜지스터(DRT)에 축적된 전하가 화소 트랜지스터(SST) 및 초기화 트랜지스터(IST)를 통하여 유출되는 것이 방지된다. 따라서, 제7 실시 형태와 마찬가지로, 유지 용량(Cs)의 정전 용량이 작더라도, 또는 설치하지 않더라도 구동 트랜지스터(DRT)의 게이트 전위의 저하를 억제하는 것이 가능해진다. 또한, 구동 트랜지스터(DRT)의 게이트 전위는, 산화물 반도체 트랜지스터인 화소 트랜지스터(SST), 초기화 트랜지스터(IST)에 의해 장시간 유지되기 때문에, 영상 신호 Vsig의 기입 주파수를 낮출 수 있고, 그 결과, 표시 장치(100)의 소비 전력을 저감하는 것이 가능해진다.
또한, 화소 트랜지스터(SST) 및 초기화 트랜지스터(IST) 이외의 트랜지스터를 다결정 실리콘으로 형성한 경우에는, 화소 회로의 면적을 작게 할 수 있다. 또한, 주사선 구동 회로(102)나 데이터선 구동 회로(104)를 n 및 p채널형의 폴리실리콘 트랜지스터로 형성한 경우에는, 주변 회로의 면적을 작게 할 수 있어 프레임 영역을 작게 할 수 있다.
또한, 본 실시 형태에 따르면, n행째의 화소 회로(PX)에 대응하는 제어 신호 RG[n]을 비활성으로 되돌린 타이밍에, n+1행째의 화소 회로(PX)에 대응하는 제어 신호 RG [n+1]를 활성화할 수 있으므로, 도 9b와 도 10b를 비교하면 이해되는 바와 같이, 수평 주사 기간 H를 단축할 수 있다는 효과도 얻어진다.
(제9 실시 형태)
본 실시 형태에서는, 제1 내지 제8 실시 형태와는 다른 구성을 갖는 화소 회로(PX), 및 그것을 갖는 표시 장치에 관하여, 도 11a, 도 11b를 사용하여 설명한다. 도 11a는, 본 발명의 제9 실시 형태의 화소 회로(PX)의 등가 회로이며, 도 11b는, 도 11a에 도시된 각 신호의 시간 변화를 나타내는 타이밍 차트이다.
도 11a, 도 11b와 도 9a, 도 9b를 각각 비교하면 이해되는 바와 같이, 본 실시 형태의 화소 회로(PX)는, 리셋 트랜지스터(RST)의 한쪽 단자가, 발광 소자(OLED)의 입력 단자가 아니라 구동 트랜지스터(DRT)의 한쪽 단자(출력 트랜지스터(BCT)측의 단자)에 접속되는 점에서, 제7 실시 형태의 화소 회로(PX)와 상이한 것이다.
본 실시 형태에 따르면, 제7 실시 형태와 마찬가지로, 영상 신호 Vsig[m]에 따른 강도로 발광 소자(OLED)를 발광시킬 수 있다. 또한, 화소 트랜지스터(SST)를 산화물 반도체 트랜지스터에 의해 구성할 수 있으므로, 유지 용량(Cs)의 정전 용량이 작더라도, 또는 설치하지 않더라도 구동 트랜지스터(DRT)의 게이트 전위의 저하를 억제하는 것이 가능해진다. 또한, 구동 트랜지스터(DRT)의 게이트 전위를 산화물 반도체 트랜지스터인 화소 트랜지스터(SST)에 의해 장시간 유지할 수 있기 때문에, 영상 신호 Vsig의 기입 주파수를 낮출 수 있고, 그 결과, 표시 장치(100)의 소비 전력을 저감하는 것이 가능해진다. 또한, 본 실시 형태에 있어서, 리셋 트랜지스터(RST)는, 각 화소 회로(PX) 내에 설치해도 되고, 주사선 구동 회로(102)(도 2) 내에 설치해도 된다.
또한, 화소 트랜지스터(SST) 이외의 트랜지스터를 다결정 실리콘으로 형성한 경우에는, 화소 회로의 면적을 작게 할 수 있다. 또한, 주사선 구동 회로(102)나 데이터선 구동 회로(104)를 n 및 p채널형의 폴리실리콘 트랜지스터로 형성한 경우에는, 주변 회로의 면적을 작게 할 수 있어 프레임 영역을 작게 할 수 있다.
(제10 실시 형태)
본 실시 형태에서는, 제1 내지 제9 실시 형태와는 다른 구성을 갖는 화소 회로(PX), 및 그것을 갖는 표시 장치에 관하여, 도 12a, 도 12b를 사용하여 설명한다. 도 12a는, 본 발명의 제10 실시 형태의 화소 회로(PX)의 등가 회로이며, 도 12b는, 도 12a에 도시된 각 신호의 시간 변화를 나타내는 타이밍 차트이다.
도 12a, 도 12b와 도 10a, 도 10b를 각각 비교하면 이해되는 바와 같이, 본 실시 형태의 화소 회로(PX)는, 리셋 트랜지스터(RST)의 한쪽 단자가, 발광 소자(OLED)의 입력 단자가 아니라 구동 트랜지스터(DRT)의 한쪽 단자(출력 트랜지스터(BCT)측의 단자)에 접속되는 점에서, 제8 실시 형태의 화소 회로(PX)와 상이한 것이다.
본 실시 형태에 따르면, 제8 실시 형태와 마찬가지로, 영상 신호 Vsig[m]에 따른 강도로 발광 소자(OLED)를 발광시킬 수 있고, 게다가, 화소 트랜지스터(SST) 및 초기화 트랜지스터(IST)를 산화물 반도체 트랜지스터에 의해 구성할 수 있으므로, 유지 용량(Cs)의 정전 용량이 작더라도, 또는 설치하지 않더라도 구동 트랜지스터(DRT)의 게이트 전위의 저하를 억제하는 것이 가능해진다. 또한, 구동 트랜지스터(DRT)의 게이트 전위를 산화물 반도체 트랜지스터인 화소 트랜지스터(SST) 및 초기화 트랜지스터(IST)에 의해 장시간 유지할 수 있기 때문에, 영상 신호 Vsig의 기입 주파수를 낮출 수 있고, 그 결과, 표시 장치(100)의 소비 전력을 저감하는 것이 가능해진다. 또한, 본 실시 형태에 있어서도, 리셋 트랜지스터(RST)는, 각 화소 회로(PX) 내에 설치해도 되고, 주사선 구동 회로(102)(도 2) 내에 설치해도 된다.
또한, 화소 트랜지스터(SST) 및 초기화 트랜지스터(IST) 이외의 트랜지스터를 다결정 실리콘으로 형성한 경우에는, 화소 회로의 면적을 작게 할 수 있다. 또한, 주사선 구동 회로(102)나 데이터선 구동 회로(104)를 n 및 p채널형의 폴리실리콘 트랜지스터로 형성한 경우에는, 주변 회로의 면적을 작게 할 수 있어 프레임 영역을 작게 할 수 있다.
(제11 실시 형태)
[1. 레이아웃]
본 실시 형태에서는, 제2 실시 형태에서 설명한 화소(106)의 레이아웃에 대해서, 도 13, 도 14a, 도 14b, 도 14c를 사용하여 설명한다. 도 13은 화소(106)의 상면 모식도이며, 도 14a, 도 14b, 도 14c는 각각, 도 13에 있어서의 쇄선 A-A', B-B', 및 C-C'를 따른 단면 모식도이다.
화소(106)는 전행에 위치하는 화소(106)의 주사선(202), 화소(106)의 주사선(204), 에미트 신호선(206), 리셋 신호선(208), 고전위 전원선(210), 영상 신호선(212) 등의 배선을 갖고 있다. 주사선(202, 204), 에미트 신호선(206)은 데이터선 구동 회로(104)(도 1, 도 2)로부터 대응하는 행에 위치하는 복수의 화소(106)로 신장되고, 각각 주사 신호 Scan[n-1], 주사 신호 Scan[n], 에미트 신호 Emit[n]을 공급하도록 구성할 수 있다. 주사선(202, 204), 에미트 신호선(206)은 동일한 층 내에 존재할 수 있다.
리셋 신호선(208), 고전위 전원선(210), 영상 신호선(212)은 데이터선 구동 회로(104)(도 1, 도 2)로부터 대응하는 열에 위치하는 복수의 화소(106)로 신장되고, 각각 리셋 신호 Vrst[m], 전원 전위 PVDD, 영상 신호 Vsig[m]을 공급하도록 구성할 수 있다. 리셋 신호선(208), 고전위 전원선(210), 영상 신호선(212)은 동일한 층 내에 존재할 수 있다.
도 13에 도시한 바와 같이, 화소(106)는 반도체 막(220, 222, 224, 226)을 갖고 있다. 반도체 막(220, 222, 224, 226)은 실리콘이나 산화물 반도체를 포함할 수 있다. 본 실시 형태에서는, 반도체 막(220과 222)이 실리콘 반도체 막이며, 반도체 막(224, 226)이 산화물 반도체 막인 것으로 하여 설명을 행한다. 실리콘 반도체 막(220과 222)은 동일한 층 내에 존재할 수 있고, 마찬가지로 산화물 반도체 막(224 과 226)은 동일한 층 내에 존재할 수 있다.
도 13에 도시한 바와 같이, 화소(106)는 구동 트랜지스터(DRT), 제1 스위칭 트랜지스터(TCT), 제2 스위칭 트랜지스터(ICT), 화소 트랜지스터(SST), 리셋 트랜지스터(RST), 제1 출력 트랜지스터(BCT1), 제2 출력 트랜지스터(BCT2), 유지 용량(Cs)을 갖고 있다.
구동 트랜지스터(DRT)는, 언더코트(120)를 개재하여 기판(110) 상에 설치되는 실리콘 반도체 막(222)의 일부, 게이트(230), 및 이들 사이에 끼움 지지되는 제1 절연막(232)을 갖고 있다(도 14b 참조). 도 14a, 도 14b에 도시한 바와 같이, 실리콘 반도체 막(222)이 게이트(230)와 겹치는 영역이 구동 트랜지스터(DRT)의 활성 영역(222b)이며, 여기에 채널이 형성된다. 활성 영역(222b)을 사이에 두고, 불순물을 함유하는 불순물 영역(222a)이 구동 트랜지스터(DRT)의 단자로서 기능한다. 제1 절연막(232) 중, 게이트(230)와 활성 영역(222b) 사이에 있는 부분은 구동 트랜지스터(DRT)의 게이트 절연막으로서 기능한다.
유지 용량(Cs)은, 한 쌍의 단자로서 구동 트랜지스터(DRT)의 게이트(230)와, 고전위 전원선(210)의 일부(도 13중, 우측에 돌출된 부분)를 갖고, 이들 사이에 설치되는 제2 절연막(234)을 포함한다(도 14b). 제2 절연막(234)은 유지 용량(Cs)의 유전체막으로서 기능한다. 도 13, 도 14b에 도시한 바와 같이, 유지 용량(Cs)과 구동 트랜지스터(DRT)는 서로 겹치도록 설치할 수 있다. 이 경우, 구동 트랜지스터(DRT)의 게이트(230)는 유지 용량(Cs)에 공유되어, 유지 용량(Cs)의 한쪽 단자로서도 기능한다. 또한, 구동 트랜지스터(DRT)의 활성 영역(222b)은 유지 용량(Cs)의 한 쌍의 단자로서 기능하는 구동 트랜지스터(DRT)의 게이트(230), 및 고전위 전원선(210)의 일부와 겹친다.
리셋 트랜지스터(RST)는, 실리콘 반도체 막(220)의 일부, 전행의 화소(106)의 주사선(202)의 일부(도 13중, 아래로 돌출된 부분), 및 이들 사이에 끼움 지지되는 제1 절연막(232)을 포함한다. 도 14a에 도시한 바와 같이, 실리콘 반도체 막(220)이 주사선(202)의 일부와 겹치는 영역이 리셋 트랜지스터(RST)의 활성 영역(220b)이며, 불순물을 함유하는 불순물 영역(220a)이 활성 영역(220b)을 사이에 두고 있다. 주사선(202)의 일부는 리셋 트랜지스터(RST)의 게이트로서 기능하고, 제1 절연막(232) 중, 이 게이트와 활성 영역(220b)의 사이의 영역은 리셋 트랜지스터(RST)의 게이트 절연막으로서 기능한다. 활성 영역(220b)을 사이에 두는 불순물 영역(220a)이 리셋 트랜지스터(RST)의 단자로서 기능한다. 단자의 한쪽은, 그 상에 설치되는 개구부(도 13중, 점선의 원. 이하 동일)를 통하여 리셋 신호선(208)과 접속된다.
제2 스위칭 트랜지스터(ICT)는, 리셋 트랜지스터(RST)의 게이트이기도 한 주사선(202)의 일부(도 13중, 아래로 돌출된 부분)를 게이트로서 갖고, 그 위에 게이트 절연막으로서 기능하는 제2 절연막(234), 제2 절연막(234) 상의 산화물 반도체 막(224), 산화물 반도체 막(224)과 전기적으로 접속되는 한 쌍의 단자(236, 238)를 갖고 있다. 산화물 반도체 막(224) 중, 단자(236, 238) 사이에 있는 부분은, 제2 스위칭 트랜지스터(ICT)의 활성 영역으로서 작용한다. 단자(236)는 리셋 트랜지스터(RST)의 단자의 하나와 접속되고, 단자(238)는 구동 트랜지스터(DRT)의 게이트(230), 즉, 유지 용량(Cs)의 단자의 하나와 접속된다. 도 13, 도 14a에 도시한 바와 같이, 리셋 트랜지스터(RST)와 제2 스위칭 트랜지스터(ICT)는 서로 겹치도록 설치할 수 있다. 이 경우, 리셋 트랜지스터(RST)의 게이트는, 제2 스위칭 트랜지스터(ICT)에 공유되어, 제2 스위칭 트랜지스터(ICT)의 게이트로서도 기능한다. 또한, 리셋 트랜지스터(RST)의 활성 영역(220b)은 제2 스위칭 트랜지스터(ICT)의 활성 영역과 겹친다.
화소 트랜지스터(SST)는, 실리콘 반도체 막(222)의 일부와 그 위에 설치되는 제1 절연막(232)과 주사선(204)의 일부(도 13에 있어서 위로 돌출된 부분)를 갖는다. 도 14c에 도시한 바와 같이, 실리콘 반도체 막(222)이 주사선(204)의 일부와 겹치는 영역이 화소 트랜지스터(SST)의 활성 영역(222b)이며, 불순물 영역(222a)이 활성 영역(222b)을 사이에 두고 있다. 주사선(204)의 일부는 화소 트랜지스터(SST)의 게이트로서 기능하고, 제1 절연막(232) 중, 이 게이트와 활성 영역(222b)의 사이의 영역은 화소 트랜지스터(SST)의 게이트 절연막으로서 기능한다. 불순물 영역(222a)은 화소 트랜지스터(SST)의 단자로서 기능하고, 단자의 하나는, 영상 신호선(212)과 접속되어 있다.
제1 스위칭 트랜지스터(TCT)는, 화소 트랜지스터(SST)의 게이트이기도 한 주사선(204)의 일부(도 13중, 위로 돌출된 부분)를 게이트로서 갖고, 그 위에 게이트 절연막으로서 기능하는 제2 절연막(234), 제2 절연막(234) 상의 산화물 반도체 막(226), 산화물 반도체 막(226)과 전기적으로 접속되는 한 쌍의 단자(240, 242)를 갖고 있다. 산화물 반도체 막(226) 중, 단자(240, 242) 사이에 있는 부분은, 제1 스위칭 트랜지스터(TCT)의 활성 영역으로서 작용한다. 단자(240)는 구동 트랜지스터(DRT)의 단자의 하나와 접속되고, 단자(242)는 구동 트랜지스터(DRT)의 게이트(230), 즉, 유지 용량(Cs)의 단자의 하나와 접속된다. 도 13, 도 14c에 도시한 바와 같이, 화소 트랜지스터(SST)와 제1 스위칭 트랜지스터(TCT)는 서로 겹치도록 설치할 수 있다. 이 경우, 화소 트랜지스터(SST)의 게이트는, 제1 스위칭 트랜지스터(TCT)에 공유되어, 제1 스위칭 트랜지스터(TCT)의 게이트로서도 기능한다. 또한, 화소 트랜지스터(SST)의 활성 영역(222b)은 제1 스위칭 트랜지스터(TCT)의 활성 영역과 겹친다.
제1 출력 트랜지스터(BCT1)는, 실리콘 반도체 막(222)의 일부, 제1 절연막(232), 및 에미트 신호선(206)을 갖고 있다(도 13). 실리콘 반도체 막(222) 중, 에미트 신호선(206)과 겹치는 영역이 제1 출력 트랜지스터(BCT1)의 활성 영역이며, 그것을 사이에 둔 영역이 단자로서 기능한다. 단자의 하나는 접속 전극(256)과, 다른 한쪽은 제1 스위칭 트랜지스터(TCT)의 단자(240), 및 구동 트랜지스터(DRT)의 단자와 접속된다.
마찬가지로, 제2 출력 트랜지스터(BCT2)는, 실리콘 반도체 막(222)의 일부, 제1 절연막(232), 및 에미트 신호선(206)을 갖고 있다(도 13). 실리콘 반도체 막(222) 중, 에미트 신호선(206)과 겹치는 영역이 제2 출력 트랜지스터(BCT2)의 활성 영역이며, 그것을 사이에 둔 불순물 영역이 단자로서 기능한다. 단자의 하나는 고전위 전원선(210)과, 다른 한쪽은 구동 트랜지스터(DRT)의 단자의 하나, 및 화소 트랜지스터(SST)의 단자의 하나와 접속된다.
화소(106)는 임의의 구성으로서, 각 트랜지스터를 덮는 제3 절연막(250)을 갖고 있어도 된다. 제3 절연막(250) 상에는 평탄화막(252)이 설치되고, 이에 의해, 각 트랜지스터나 유지 용량(Cs)에 기인하는 요철이나 경사를 흡수하여, 평탄한 면을 제공할 수 있다.
평탄화막(252) 상에는 발광 소자(OLED)가 설치된다. 발광 소자(OLED)는 입력 단자인 제1 전극(260), EL층(262), 제2 전극(264)을 갖고 있다. 또한, 제1 전극(260)은 평탄화막(252)이나 제3 절연막(250) 내에 설치되는 개구부에 있어서 접속 전극(256)을 통하여 리셋 트랜지스터(RST)의 단자의 하나, 및 제1 출력 트랜지스터(BCT1)의 한쪽 단자와 접속된다(도 14a, 도 14b, 도 14c). 또한, 제1 전극(260)의 단부를 덮도록 격벽(254)이 설치되고, EL층(262)은 제1 전극(260)과 격벽(254)을 덮도록 형성된다.
임의의 구성으로서, 화소(106)는 발광 소자(OLED)를 보호하기 위한 패시베이션막(270)을 포함할 수 있다.
본 실시 형태의 화소(106)는 제2 실시 형태에서 설명한 회로 구성을 갖기 때문에, 유지 용량(Cs)의 정전 용량이 작더라도, 또는 생략하더라도 구동 트랜지스터(DRT)의 게이트 전위의 저하를 억제할 수 있어, 더욱 표시 장치(100)의 소형화, 저소비 전력화가 가능하다. 또한 화소(106)는 제2 스위칭 트랜지스터(ICT)와 리셋 트랜지스터(RST)가 적층되고, 제1 스위칭 트랜지스터(TCT)와 화소 트랜지스터(SST)가 적층되고, 또한, 구동 트랜지스터(DRT)와 유지 용량(Cs)이 적층된 구조를 갖기 때문에, 화소(106)의 사이즈를 작게 할 수 있어, 고정밀한 표시 장치를 제공할 수 있다.
[2. 제작 방법]
이하, 상술한 표시 장치(100)의 제작 방법을 도 15a 내지 도 20c를 사용하여 설명한다. 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a는 각각, 도 13에 있어서의 쇄선 A-A'를 따른 단면 모식도이며, 도 14a에 대응한다. 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b는 각각, 도 13에 있어서의 쇄선 B-B'를 따른 단면 모식도이며, 도 14b에 대응한다. 도 15c, 도 16c, 도 17c, 도 18c, 도 19c, 도 20c는 각각, 도 13에 있어서의 쇄선 C-C'를 따른 단면 모식도이며, 도 14c에 대응한다.
먼저 기판(110) 상에 언더코트(120)를 형성한다(도 15a, 도 15b, 도 15c). 기판(110)은 이 위에 형성되는 트랜지스터 등을 지지하는 기능을 갖는다. 따라서 기판(110)에는, 이 위에 형성되는 트랜지스터 등의 프로세스의 온도에 대한 내열성과 프로세스에서 사용되는 약품에 대한 화학적 안정성을 갖는 재료를 사용하면 된다. 구체적으로는, 기판(110)은 유리나 석영, 플라스틱, 금속, 세라믹 등을 포함할 수 있다. 표시 장치(100)에 가요성을 부여하는 경우에는, 고분자 재료를 사용할 수 있고, 예를 들어 폴리이미드, 폴리아미드, 폴리에스테르, 폴리카보네이트로 예시되는 고분자 재료를 사용할 수 있다. 또한, 가요성의 표시 장치(100)를 형성하는 경우, 기판(110)은 기재, 또는 베이스 필름이라고 불리는 경우가 있다.
언더코트(120)는 기판(110)으로부터 알칼리 금속 등의 불순물이 각 반도체 소자 등으로 확산되는 것을 방지하는 기능을 갖는 막이며, 질화규소나 산화규소, 질화산화규소, 산화질화규소 등의 무기 절연체를 포함할 수 있다. 언더코트(120)는 화학 기상 성장법(CVD법)나 스퍼터링법, 라미네이트법 등을 적용하여 단층, 또는 적층 구조를 갖도록 형성할 수 있다. CVD법을 사용하는 경우에는, 테트라알콕시실란 등을 원료의 가스로서 사용하면 된다. 언더코트(120)의 두께는 50nm 내지 1000nm의 범위에서 임의로 선택할 수 있지만, 반드시 기판(110) 상에서 일정할 필요는 없고, 장소에 따라 상이한 두께를 갖고 있어도 된다. 언더코트(120)를 복수의 층으로 구성하는 경우, 예를 들어 기판(110) 상에 질화규소를 함유하는 층, 그 위에 산화규소를 함유하는 층을 적층할 수 있다.
기판(110) 중의 불순물 농도가 작은 경우, 언더코트(120)는 설치하지 않도록, 또는 기판(110)의 일부만을 덮도록 형성해도 된다. 예를 들어 기판(110)으로서 알칼리 금속 농도가 작은 폴리이미드를 사용하는 경우, 언더코트(120)를 설치하지 않아도 된다.
다음으로 언더코트(120) 상에 실리콘 반도체 막(220, 222)을 형성한다(도 15a, 도 15b, 도 15c). 예를 들어 CVD법을 사용하여 아몰퍼스 실리콘(a-Si)을 50nm 내지 100nm 정도의 두께로 언더코트(120) 상에 형성하고, 이것을 가열 처리, 또는 레이저 등의 광을 조사함으로써 결정화를 행하여, 폴리실리콘막으로 변환한다. 결정화는 니켈 등의 촉매 존재 하에서 행해도 된다. 그 후 폴리실리콘막을 에칭에 의해 가공하여, 실리콘 반도체 막(220, 222)이 형성된다.
다음으로 실리콘 반도체 막(220, 222) 상에 제1 절연막(232)을 형성한다(도 15a, 도 15b, 도 15c). 제1 절연막(232)은 단층 구조, 적층 구조 중 어느 구조를 갖고 있어도 되고, 언더코트(120)로 사용 가능한 무기 절연체를 포함할 수 있다. 또는 산화하프늄이나 산화지르코늄, 산화알루미늄, 또는 이들의 혼합 산화물 등, 높은 유전율을 갖는 절연체를 포함해도 된다. 언더코트(120)와 마찬가지로, 제1 절연막(232)은 스퍼터링법, 또는 CVD법 등을 적용하여 형성할 수 있다. 제1 절연막(232)은 리셋 트랜지스터(RST), 제1 출력 트랜지스터(BCT1), 제2 출력 트랜지스터(BCT2), 구동 트랜지스터(DRT), 화소 트랜지스터(SST)의 게이트 절연막으로서 기능한다.
다음으로 제1 절연막(232) 상에 금속막을 형성하고, 에칭에 의해 가공하여 주사선(202, 204), 에미트 신호선(206), 및 구동 트랜지스터(DRT)의 게이트(230)를 형성한다(도 16a, 도 16b, 도 16c). 따라서 이들은 동일한 층에 존재할 수 있다.
금속막은 티타늄이나 알루미늄, 구리, 몰리브덴, 텅스텐, 탄탈륨 등의 금속이나 그의 합금 등을 사용하고, 단층, 또는 적층 구조를 갖도록 형성할 수 있다. 본 실시 형태의 표시 장치(100)가 대면적을 갖는 경우, 신호의 지연을 방지하기 위해서, 알루미늄이나 구리 등의 높은 도전성을 갖는 금속을 사용하는 것이 바람직하다. 예를 들어 티타늄이나 몰리브덴 등의 비교적 높은 융점을 갖는 금속으로 알루미늄이나 구리 등을 끼움 지지하는 구조를 채용할 수 있다.
이어서, 주사선(202, 204), 에미트 신호선(206), 및 구동 트랜지스터(DRT)의 게이트(230)를 덮도록 제2 절연막(234)을 형성한다(도 17, 도 17b, 도 17c). 제2 절연막(234)은 단층 구조, 적층 구조 중 어느 구조를 갖고 있어도 된다. 제2 절연막(234)은 리셋 트랜지스터(RST), 제1 출력 트랜지스터(BCT1), 제2 출력 트랜지스터(BCT2), 구동 트랜지스터(DRT), 화소 트랜지스터(SST) 내에서 소위 층간막으로서 기능함과 동시에, 제1 스위칭 트랜지스터(TCT), 제2 스위칭 트랜지스터(ICT)의 게이트 절연막으로서 작용한다.
제2 절연막(234)은 제1 절연막(232)과 동일한 방법으로 형성하고, 동일한 재료를 함유할 수 있는데, 그 위에 형성되는 산화물 반도체 막(224, 226) 내에서 캐리어의 발생을 억제하기 위해서, 산화규소를 포함하는 절연막을 사용하는 것이 바람직하다. 제2 절연막(234)이 적층 구조를 갖는 경우, 산화물 반도체 막(224, 226)과 접하는 영역이 산화규소를 포함하는 것이 바람직하다.
제2 절연막(234)의 형성 시, 분위기에 가능한 한 수소 가스나 수증기 등, 수소를 함유하는 가스가 포함되지 않는 것이 바람직하고, 이에 의해 수소의 조성이 작고, 화학양론에 가까운, 또는 그 이상의 산소 조성을 갖는 제2 절연막(234)을 형성할 수 있다.
다음으로 주사선(202, 204), 에미트 신호선(206), 및 구동 트랜지스터(DRT)의 게이트(230)를 마스크로서 사용하여, 실리콘 반도체 막(220, 222)에 대하여 선택적으로 이온 임플랜테이션 처리, 또는 이온 도핑 처리를 행한다. 이온은 p형의 도전성을 부여하는 붕소나 알루미늄, 또는 n형의 도전성을 부여하는 인이나 질소 등의 원소를 들 수 있다. 이에 의해 각 트랜지스터의 활성 영역(예를 들어, 활성 영역(220b, 222b)과 불순물 영역(예를 들어 불순물 영역(220a, 222a)이 형성된다(도 17a, 도 17b, 도 17c). 이상의 공정에 의해, 리셋 트랜지스터(RST), 제1 출력 트랜지스터(BCT1), 제2 출력 트랜지스터(BCT2), 구동 트랜지스터(DRT), 화소 트랜지스터(SST)가 형성된다.
다음으로 제2 절연막(234) 상에 리셋 트랜지스터(RST) 및 화소 트랜지스터(SST)의 게이트와 겹치도록, 산화물 반도체 막(224, 226)을 형성한다(도 18a, 도 18c). 산화물 반도체 막(224, 226)은 산화물 반도체를 포함할 수 있고, 산화물 반도체는 인듐이나 갈륨 등의 제13족 원소의 산화물 중에서 선택할 수 있다. 산화물 반도체 막(224, 226)은 서로 다른 복수의 제13족 원소를 함유해도 되고, 인듐-갈륨 산화물(IGO)이어도 된다. 산화물 반도체 막(224, 226)은 또한 12족 원소를 포함해도 되고, 일례로서 인듐-갈륨-아연 산화물(IGZO)을 들 수 있다. 산화물 반도체 막(224, 226)은, 주석 등의 14족 원소나, 티타늄이나 지르코늄 등의 4족 원소를 포함해도 된다.
산화물 반도체 막(224, 226)은, 예를 들어 스퍼터링법 등을 이용해서 20nm 내지 80nm, 또는 30nm 내지 50nm의 두께로 형성된다. 스퍼터링법을 사용하는 경우, 성막은 산소 가스를 포함하는 분위기, 예를 들어 아르곤과 산소 가스의 혼합 분위기 중에서 행할 수 있다. 이때, 아르곤의 분압을 산소 가스의 분압보다 작게해도 된다.
산화물 반도체 막(224, 226)은 산소 결함 등의 결정 결함이 적은 것이 바람직하다. 이 때문에, 산화물 반도체 막(224, 226)에 대하여 가열 처리(어닐)를 행하는 것이 바람직하다. 가열 처리는 산화물 반도체 막(224, 226)의 패터닝 전에 행해도 되고, 패터닝 후에 행해도 된다. 가열 처리에 의해 산화물 반도체 막(224, 226)의 체적이 작아지는(슈링크) 경우가 있으므로, 패터닝 전에 가열 처리를 행하는 것이 바람직하다. 가열 처리는 질소, 건조 공기, 또는 대기의 존재 하, 상압, 또는 감압에서 행하면 된다. 가열 온도는 250℃ 내지 500℃, 또는 350℃ 내지 450℃의 범위에서, 가열 시간은 15분 내지 1시간의 범위에서 선택할 수 있지만, 이들의 범위 밖에서 가열 처리를 행해도 된다. 이 가열 처리에 의해 산화물 반도체 막(224, 226)의 산소 결함에 산소가 도입되는, 또는 산소가 전위하고, 보다 구조가 명확한, 결정 결함이 적은, 결정성이 높은 산화물 반도체 막(224, 226)이 얻어진다. 그 결과, 신뢰성이 높고, 낮은 오프 전류, 낮은 특성(역치 전압) 변동 등, 우수한 전기 특성을 갖는 산화물 반도체 트랜지스터가 얻어진다.
다음으로 도 18a, 도 18c에 도시한 바와 같이, 제1 절연막(232), 제2 절연막(234)을 에칭에 의해 가공하여, 불순물 영역(220a)을 노출하는 개구부를 형성한다(도면 중, 점선의 타원). 이 후, 개구부를 덮도록 금속막을 형성하고, 금속막을 에칭함으로써, 리셋 신호선(208), 고전위 전원선(210), 영상 신호선(212), 단자(236, 238, 240, 242) 등을 형성한다(도 13, 도 19a, 도 19b, 도 19c). 따라서 이들의 단자나 배선은 동일한 층에 존재한다. 이들의 단자나 배선은, 주사선(202, 204), 에미트 신호선(206), 및 구동 트랜지스터(DRT)의 게이트(230)를 형성할 때에 사용하는 금속막과 동일한 구조로, 동일한 방법에 의해 형성할 수 있다.
이상의 공정에 의해, 제1 스위칭 트랜지스터(TCT), 제2 스위칭 트랜지스터(ICT), 유지 용량(Cs)이 형성된다.
이어서, 형성된 트랜지스터나 유지 용량(Cs)을 덮도록, 제3 절연막(250)을 형성한다(도 20a, 도 20b, 도 20c). 제3 절연막(250)은 제1 절연막(232)이나 제2 절연막(234)과 동일한 구조를 갖고, 동일한 방법으로 형성할 수 있다. 그리고 제3 절연막(250) 상에 평탄화막(252)을 형성한다(도 20a, 도 20b, 도 20c). 평탄화막(252)은 유기 절연체를 사용하여 형성할 수 있다. 유기 절연체로서 에폭시 수지, 아크릴 수지, 폴리이미드, 폴리아미드, 폴리에스테르, 폴리카보네이트, 폴리실록산 등의 고분자 재료를 들 수 있고, 스핀 코팅법, 잉크젯법, 인쇄법, 딥 코팅법 등의 습식 성막법에 의해 형성할 수 있다. 평탄화막(252)은 상기 유기 절연체를 포함하는 층과 무기 절연체를 포함하는 층의 적층 구조를 갖고 있어도 된다. 이 경우, 무기 절연체로서는 산화규소나 질화규소, 질화산화규소, 산화질화규소 등의 실리콘을 함유하는 무기 절연체를 들 수 있고, 스퍼터링법이나 CVD법에 의해 형성할 수 있다. 또한, 제3 절연막(250)을 형성하지 않는 경우, 평탄화막(252)은 산화물 반도체 막(224, 226)이나 리셋 신호선(208), 고전위 전원선(210), 영상 신호선(212), 단자(236, 238, 240, 242) 등과 접한다.
다음으로 평탄화막(252)을 가공하여 개구부를 형성하고, 개구부를 덮도록 접속 전극(256)을 형성한다(도 13). 접속 전극(256)은 투광성을 갖는 재료, 예를 들어 인듐-주석 산화물(ITO)이나 인듐-아연 산화물(IZO) 등의 도전성 산화물을 사용하여 형성할 수 있다. 또는, 알루미늄이나 구리, 몰리브덴, 텅스텐 등의 금속이나 그의 합금을 사용하여 형성할 수 있다. 그 후 개구부를 덮도록, 발광 소자(OLED)의 제1 전극(260)을 형성한다(도 21a, 도 21b, 도 21c). 이에 의해, 제1 전극(260)과 제1 출력 트랜지스터(BCT1)의 단자 하나가 전기적으로 접속된다.
표시 소자(OLED)로부터의 발광을 기판(110)을 통하여 취출하는 경우에는, 투광성을 갖는 재료, 예를 들어 ITO나 IZO 등의 도전성 산화물을 제1 전극(260)에 사용할 수 있다. 한편, 표시 소자(OLED)로부터의 발광을 기판(110)과는 반대측으로부터 취출하는 경우에는, 알루미늄이나 은 등의 금속, 또는 이들의 합금을 사용할 수 있다. 또는 상기 금속이나 합금과 도전성 산화물의 적층, 예를 들어 금속을 도전성 산화물로 끼움 지지한 적층 구조(예를 들어 ITO/은/ITO 등)를 채용할 수 있다.
다음으로 격벽(254)을 형성한다(도 21a, 도 21b, 도 21c). 격벽(254)은 평탄화막(252)으로 사용 가능한 재료를 사용하여, 습식 성막법에 의해 형성할 수 있다. 격벽(254)은 제1 전극(260)의 일부를 노출하도록 개구부를 갖고 있으며, 그 개구단부는 완만한 테이퍼 형상으로 되는 것이 바람직하다. 개구부의 단이 급준한 구배를 가지면, 후에 형성되는 EL층(262)이나 제2 전극(264) 등에 결손이 발생하는 것을 방지할 수 있다. 격벽(254)은 인접하는 화소(106) 사이에서 제1 전극(260)끼리를 전기적으로 독립시킬뿐만 아니라, 제1 전극(260)나, 평탄화막(252) 내에 형성되는 개구부에 기인하는 요철을 흡수하는 기능도 갖고 있다. 격벽(254)은 뱅크, 또는 리브라고도 불린다.
다음으로 제1 전극(260) 상에 EL층(262)을 형성한다(도 21a, 도 21b, 도 21c). EL층(262)은 제1 전극(260) 및 격벽(254)을 덮도록 형성된다. EL층(262)은 단일층으로 형성되어 있어도 되고, 복수의 층으로부터 형성되어 있어도 된다. 예를 들어 캐리어 주입층, 캐리어 수송층, 발광층, 캐리어 저지층, 여기자 저지층 등을 적절히 조합하여 EL층(262)을 형성할 수 있다. 또한, 인접하는 화소(106) 사이에서 EL층(262)의 구조가 상이해도 된다. 예를 들어 인접하는 화소(106) 사이에서 발광층이 상이하고, 다른 층이 동일한 구조를 갖도록 EL층(262)을 형성해도 된다. 이에 의해, 인접하는 화소(106)끼리 서로 다른 발광색을 얻을 수 있고, 풀컬러 표시가 가능하게 된다. 반대로 모든 화소(106)에 있어서 동일한 EL층(262)을 사용해도 된다. 이 경우, 예를 들어 백색 발광을 나타내는 EL층(262)을 모든 화소(106)에 공유되도록 형성하고, 컬러 필터 등을 사용하여 각 화소(106)로부터 취출하는 광의 파장을 선택하면 된다. EL층(262)은 증착법이나 습식 성막법을 적용하여 형성할 수 있다.
다음으로 EL층(262) 상에 제2 전극(264)을 형성한다(도 21a, 도 21b, 도 21c). 표시 소자(OLED)로부터의 발광을 기판(110)을 통하여 취출하는 경우에는, 알루미늄이나 은 등의 금속 또는 이들의 합금을 제2 전극(264)에 사용할 수 있다. 한편, 표시 소자(OLED)로부터의 발광을 제2 전극(264)을 통하여 취출하는 경우에는, 상기 금속이나 합금을 사용하여, 가시광을 투과시킬 정도의 막 두께를 갖도록 제2 전극(264)을 형성한다. 또는 제2 전극(264)에는, 투광성을 갖는 재료, 예를 들어 ITO나 IZO 등의 도전성 산화물을 사용할 수 있다. 또한, 상기 금속이나 합금과 도전성 산화물의 적층 구조(예를 들어 Mg-Ag/ITO 등)를 제2 전극(264)에 채용할 수 있다. 제2 전극(264)은 증착법, 스퍼터링법 등을 사용하여 형성할 수 있다. 이상의 공정에 의해, 표시 소자(OLED)가 형성된다.
임의의 구성으로서, 제2 전극(264) 상에 패시베이션막(270)을 형성할 수 있다(도 14a, 도 14b, 도 14c). 패시베이션막(270)은 먼저 형성한 표시 소자(OLED)에 외부로부터의 수분의 침입을 방지하는 것을 기능 중의 하나로 하고 있다. 패시베이션막(270)으로서는 가스 배리어성이 높은 것이 바람직하다. 예를 들어 질화규소나 산화규소, 질화산화규소, 산화질화규소 등의 무기 재료를 사용하여 패시베이션막(270)을 형성하는 것이 바람직하다. 또는 아크릴 수지나 폴리실록산, 폴리이미드, 폴리에스테르 등을 포함하는 유기 수지를 사용해도 된다. 패시베이션막(270)은 단층 구조, 적층 구조, 어느 것을 갖고 있어도 된다. 예를 들어 유기 수지를 포함하는 층을 2가지의 무기 재료를 포함하는 층 사이에 끼운 구조를 가질 수 있다.
패시베이션막(270) 상에 대향 기판(112)(도 1 참조)을 임의의 구성으로 하여 설치해도 된다. 대향 기판(112)은 접착제(도시 생략)를 사용하여 기판(110)과 고정된다. 이때, 대향 기판(112)과 패시베이션막(270)의 사이의 공간에 불활성 가스를 충전해도 되고, 또는 수지 등의 충전재를 충전해도 되고, 또는 접착제로 직접 패시베이션막(270)과 대향 기판(112)이 접착되어도 된다. 대향 기판(112)을 기판(110)에 고정할 때, 접착제나 충전제 중에 스페이서를 포함시켜서 갭을 조정해도 된다. 또는, 화소(106)의 사이에 스페이서가 될 구조체를 형성해도 된다.
또한 대향 기판(112)에는, 발광 영역과 겹치는 영역에 개구를 갖는 차광막이나, 발광 영역과 겹치는 영역에 컬러 필터를 설치해도 된다. 차광막은, 크롬이나 몰리브덴 등 비교적 반사율이 낮은 금속, 또는 수지 재료에 흑색 또는 거기에 준하는 착색재를 함유시킨 것을 사용하여 형성되고, 발광 영역으로부터 직접 얻어지는 광 이외의 산란광이나 외광 반사 등을 차단하는 기능을 갖는다. 컬러 필터의 광학 특성은 인접하는 화소(106)마다 바꾸고, 예를 들어 적색, 녹색, 청색의 발광을 취출하도록 형성할 수 있다. 차광막과 컬러 필터는 언더코트를 개재하여 대향 기판(112)에 설치해도 되고, 또한, 차광막과 컬러 필터를 덮도록 오버코트층을 더 설치해도 된다. 이상의 공정을 거침으로써, 본 실시 형태의 표시 장치(100)가 제작된다.
(제12 실시 형태)
본 실시 형태에서는, 제4 실시 형태에서 설명한 화소(106)의 레이아웃에 대해서, 도 22, 도 23a, 도 23b, 도 23c를 사용하여 설명한다. 도 22는 화소(106)의 상면 모식도이며, 도 23a, 도 23b, 도 23c는 각각, 도 22에 있어서의 쇄선 D-D', E-E', 및 F-F'를 따른 단면 모식도이다. 제1 내지 제11 실시 형태와 동일한 구성에 대해서는 설명을 생략하는 경우가 있다.
본 실시 형태의 표시 장치(100)의 화소(106)는 화소 트랜지스터(SST) 뿐만 아니라, 참조 트랜지스터(RCT)도 제1 스위칭 트랜지스터(TCT)와 겹치는 점, 및 참조 트랜지스터(RCT)와 접속되는 참조 신호선(214)을 갖고 있는 점이, 제11 실시 형태의 화소(106)와 주로 상이하다.
구체적으로는, 도 22에 도시한 바와 같이, 화소(106)는 데이터선 구동 회로(104)(도 1, 도 2)로부터 신장되는 참조 신호선(214)을 갖고 있으며, 이것은 참조 신호 Vref[m]을 공급하도록 구성된다. 화소(106)는 또한, 실리콘 반도체 막(220, 222)과 동일한 층에 존재 가능한 실리콘 반도체 막(228, 229)을 갖고 있으며, 이들은 각각 화소 트랜지스터(SST)와 참조 트랜지스터(RCT)를 구성한다.
도 22, 도 23a에 도시한 바와 같이, 제11 실시 형태와 마찬가지로, 리셋 트랜지스터(RST)와 제2 스위칭 트랜지스터(ICT)는 겹쳐 있고, 구동 트랜지스터(DRT)와 유지 용량(Cs)도 겹쳐 있다. 또한 도 23b에 도시한 바와 같이, 화소 트랜지스터(SST)와 제1 스위칭 트랜지스터(TCT)도 겹쳐 있다. 화소 트랜지스터(SST)의 실리콘 반도체 막(228)은 활성 영역(228b)과 그것을 끼움 지지하는 불순물 영역(228a)을 갖고 있으며, 불순물 영역(228a)의 한쪽은 단자(244)와, 다른쪽(타면)은 영상 신호선(212)과 접속된다.
한편 도 23c에 도시한 바와 같이, 참조 트랜지스터(RCT)는, 언더코트(120)를 개재하여 기판(110) 상에 설치되는 실리콘 반도체 막(229), 주사선(204)의 일부(도 22 중, 위로 돌출된 부분), 및 이들 사이에 끼움 지지되는 제1 절연막(232)을 포함한다. 실리콘 반도체 막(229)이 주사선(204)의 일부와 겹치는 영역이 리셋 트랜지스터(RST)의 활성 영역(229b)이며, 불순물 영역(229a)이 활성 영역(229b)을 사이에 두고 있다. 주사선(204)의 일부는 리셋 트랜지스터(RST)의 게이트로서 기능하고, 제1 절연막(232) 중, 이 게이트와 활성 영역(229b) 사이의 영역은, 리셋 트랜지스터(RST)의 게이트 절연막으로서 기능한다. 불순물 영역(229a)의 한쪽은 단자(244)와, 다른쪽(타면)은 참조 신호선(214)과 접속된다.
제1 스위칭 트랜지스터(TCT)는, 주사선(204)의 일부(도 22 중, 위로 돌출된 부분)를 게이트로서 갖고, 그 위에 게이트 절연막으로서 기능하는 제2 절연막(234), 제2 절연막(234) 상의 산화물 반도체 막(226), 산화물 반도체 막(226)과 전기적으로 접속되는 한 쌍의 단자(240, 242)를 갖고 있다. 산화물 반도체 막(226) 중, 단자(240, 242) 사이에 있는 부분은, 제1 스위칭 트랜지스터(TCT)의 활성 영역으로서 작용한다. 단자(240)는 구동 트랜지스터(DRT)의 단자의 하나와 접속되고, 단자(242)는 구동 트랜지스터(DRT)의 게이트(230), 즉, 유지 용량(Cs)의 단자의 하나와 접속된다(도 22). 도 22, 도 23c에 도시한 바와 같이, 참조 트랜지스터(RCT)와 제1 스위칭 트랜지스터(TCT)는 서로 겹치도록 설치할 수 있다. 이 경우, 참조 트랜지스터(RCT)의 게이트는, 제1 스위칭 트랜지스터(TCT)에도 공유되어, 제1 스위칭 트랜지스터(TCT)의 게이트로서도 기능한다. 또한, 참조 트랜지스터(RCT)의 활성 영역(229b)은 제1 스위칭 트랜지스터(TCT)의 활성 영역과 겹친다.
본 실시 형태의 화소(106)는 제4 실시 형태에서 설명한 회로 구성을 갖기 때문에, 유지 용량(Cs)의 정전 용량이 작더라도, 또는 생략하더라도 구동 트랜지스터(DRT)의 게이트 전위의 저하를 억제할 수 있어, 더욱 표시 장치(100)의 소형화, 저소비 전력화가 가능하다. 또한 화소(106)는 제2 스위칭 트랜지스터(ICT)와 리셋 트랜지스터(RST)가 적층되고, 화소 트랜지스터(SST)와 참조 트랜지스터(RCT)가 제1 스위칭 트랜지스터(TCT)와 적층되고, 또한, 구동 트랜지스터(DRT)와 유지 용량(Cs)이 적층된 구조를 갖기 때문에, 화소(106)의 사이즈를 더욱 작게 할 수 있어, 고정밀한 표시 장치를 제공할 수 있다.
(제13 실시 형태)
본 실시 형태에서는, 제6 실시 형태에서 설명한 화소(106)의 레이아웃에 대해서, 도 24, 25를 사용하여 설명한다. 도 24는 화소(106)의 상면 모식도이며, 도 25는 도 24에 있어서의 쇄선 G-G'를 따른 단면 모식도이다. 제1 내지 제12 실시 형태와 동일한 구성에 대해서는 설명을 생략하는 경우가 있다.
본 실시 형태의 표시 장치(100)의 화소(106)는 화소 트랜지스터(SST), 참조 트랜지스터(RCT) 뿐만 아니라, 리셋 트랜지스터(RST)도 제1 스위칭 트랜지스터(TCT)와 겹치는 점이, 제12 실시 형태의 화소(106)와 주로 상이하다.
구체적으로는 도 24, 25에 도시한 바와 같이, 제12 실시 형태와 마찬가지로, 구동 트랜지스터(DRT)와 유지 용량(Cs)이 겹쳐 있고, 참조 트랜지스터(RCT)와 제1 스위칭 트랜지스터(TCT)도 겹쳐 있다. 제12 실시 형태와 달리, 반도체 막(220)을 갖는 리셋 트랜지스터(RST)는, 제1 스위칭 트랜지스터(TCT)와 겹쳐 있다. 즉 리셋 트랜지스터(RST)는, 언더코트(120)를 개재하여 기판(110) 상에 설치되는 실리콘 반도체 막(220), 주사선(204)의 일부(도 24중, 위로 돌출된 부분), 및 이들 사이에 끼움 지지되는 제1 절연막(232)을 포함한다. 실리콘 반도체 막(220)이 주사선(204)의 일부와 겹치는 영역이 리셋 트랜지스터(RST)의 활성 영역(220b)이며, 불순물 영역(220a)이 활성 영역(220b)을 사이에 두고 있다. 주사선(204)의 일부는 리셋 트랜지스터(RST)의 게이트로서 기능하고, 제1 절연막(232) 중, 이 게이트와 활성 영역(220b)의 사이의 영역은, 리셋 트랜지스터(RST)의 게이트 절연막으로서 기능한다. 불순물 영역(220a)의 한쪽은 리셋 신호선(208)과, 다른쪽(타면)은 단자(240나 242)와 동일한 층에 형성되는 배선(246)을 통하여 발광 소자(OLED)와 접속된다.
도 24, 25에 도시한 바와 같이, 리셋 트랜지스터(RST)와 제1 스위칭 트랜지스터(TCT)는 서로 겹치도록 설치할 수 있다. 이 경우, 리셋 트랜지스터(RST)의 게이트는, 참조 트랜지스터(RCT)와 화소 트랜지스터(SST)의 게이트로서도 작용하고, 또한, 제1 스위칭 트랜지스터(TCT)에 공유되어, 제1 스위칭 트랜지스터(TCT)의 게이트로서도 기능한다. 또한, 리셋 트랜지스터(RST)의 활성 영역(220b)은 제1 스위칭 트랜지스터(TCT)의 활성 영역과 겹친다.
본 실시 형태의 화소(106)는 제6 실시 형태에서 설명한 회로 구성을 갖기 때문에, 유지 용량(Cs)의 정전 용량이 작더라도, 또는 생략하더라도 구동 트랜지스터(DRT)의 게이트 전위의 저하를 억제할 수 있어, 더욱 표시 장치(100)의 소형화, 저소비 전력화가 가능하다. 또한 화소(106)는 구동 트랜지스터(DRT)와 유지 용량(Cs)이 적층되고, 화소 트랜지스터(SST), 참조 트랜지스터(RCT), 및 리셋 트랜지스터(RST)가 제1 스위칭 트랜지스터(TCT)와 적층된 구조를 갖기 때문에, 화소(106)의 사이즈를 더욱 작게 할 수 있어, 고정밀한 표시 장치를 제공할 수 있다.
본 발명의 실시 형태로서 상술한 각 실시 형태는, 서로 모순되지 않는 한에 있어서, 적절히 조합하여 실시할 수 있다. 또한, 각 실시 형태의 표시 장치를 기초로 하여, 당업자가 적절히 구성 요소의 추가, 삭제 또는 설계 변경을 행한 것, 또는, 공정의 추가, 생략 또는 조건 변경을 행한 것도, 본 발명의 요지를 구비하고 있는 한, 본 발명의 범위에 포함된다.
본 명세서에 있어서는, 개시예로서 주로 EL 표시 장치의 경우를 예시했지만, 다른 적용예로서, 기타의 자발광형 표시 장치, 액정 표시 장치, 또는 전기 영동 소자 등을 갖는 전자 페이퍼형 표시 장치 등, 모든 플랫 패널형의 표시 장치를 들 수 있다. 또한, 중소형부터 대형까지, 특별히 한정하지 않고 적용이 가능하다.
상술한 각 실시 형태의 형태에 의해 초래되는 작용 효과와는 상이한 다른 작용 효과여도, 본 명세서의 기재로부터 명확한 것, 또는, 당업자에게 있어서 용이하게 예측할 수 있는 것에 대해서는, 당연히 본 발명에 의해 초래되는 것이라고 풀이된다.
100: 표시 장치
102: 주사선 구동 회로
104: 데이터선 구동 회로
106: 화소
108: 화소 영역
110: 기판
112: 대향 기판
114: 단자
120: 언더코트
202: 주사선
204: 주사선
206: 에미트 신호선
208: 리셋 신호선
210: 고전위 전원선
212: 영상 신호선
214: 참조 신호선
220: 실리콘 반도체 막
220a: 불순물 영역
220b: 활성 영역
222: 실리콘 반도체 막
222a: 불순물 영역
222b: 활성 영역
224: 산화물 반도체 막
226: 산화물 반도체 막
228: 실리콘 반도체 막
228a: 불순물 영역
228b: 활성 영역
229: 실리콘 반도체 막
229a: 불순물 영역
229b: 활성 영역
230: 게이트
232: 제1 절연막
234: 제2 절연막
236: 단자
238: 단자
240: 단자
242: 단자
244: 단자
246: 배선
250: 제3 절연막
252: 평탄화막
254: 격벽
256: 접속 전극
260: 제1 전극
262: 층
264: 제2 전극
270: 패시베이션막
BCT: 출력 트랜지스터
BCT1: 제1 출력 트랜지스터
BCT2: 제2 출력 트랜지스터
BG, RG, SG, IG: 제어 신호
Cs: 유지 용량
DRT: 구동 트랜지스터
Emit: 에미트 신호
ICT: 제2 스위칭 트랜지스터
IST: 초기화 트랜지스터
OLED: 발광 소자
P1: 리셋 기간
P2: 기입 기간
P3: 출력 기간
PVDD: 전원 전위
PVSS: 접지 전위
PX: 화소 회로
RCT: 참조 트랜지스터
RST: 리셋 트랜지스터
SST: 화소 트랜지스터
Scan: 주사 신호
TCT: 제1 스위칭 트랜지스터
Vini: 초기화 신호
Vrst: 리셋 신호
Vsig: 영상 신호

Claims (25)

  1. 게이트와 한 쌍의 단자를 갖는 구동 트랜지스터와,
    게이트와 한 쌍의 단자를 갖는 제1 스위칭 트랜지스터와,
    게이트와 한 쌍의 단자를 갖는 화소 트랜지스터와,
    한 쌍의 단자를 갖는 용량과,
    입력 단자와 출력 단자를 갖는 발광 소자를 갖고,
    상기 구동 트랜지스터의 상기 한 쌍의 단자의 한쪽은, 상기 화소 트랜지스터의 상기 한 쌍의 단자의 한쪽과 전기적으로 접속되고,
    상기 구동 트랜지스터의 상기 한 쌍의 단자의 다른 쪽은, 상기 제1 스위칭 트랜지스터의 상기 한 쌍의 단자의 한쪽, 및 상기 발광 소자의 입력 단자와 전기적으로 접속되고,
    상기 제1 스위칭 트랜지스터의 상기 한 쌍의 단자의 다른 쪽은, 상기 구동 트랜지스터의 상기 게이트, 및 상기 용량의 상기 한 쌍의 단자의 한쪽과 전기적으로 접속되고,
    상기 용량의 상기 한 쌍의 단자의 상기 한쪽은, 상기 구동 트랜지스터의 활성 영역과 겹치는, 표시 장치.
  2. 제1항에 있어서, 상기 제1 스위칭 트랜지스터의 활성 영역은, 상기 화소 트랜지스터의 활성 영역과 겹치는, 표시 장치.
  3. 제2항에 있어서, 상기 제1 스위칭 트랜지스터의 상기 게이트는, 상기 화소 트랜지스터에 의해 공유되는, 표시 장치.
  4. 제2항에 있어서, 상기 화소 트랜지스터의 상기 활성 영역은 실리콘을 갖고,
    상기 제1 스위칭 트랜지스터의 상기 활성 영역은 산화물 반도체를 갖는 표시 장치.
  5. 제1항에 있어서, 상기 구동 트랜지스터의 상기 활성 영역은 실리콘을 갖고,
    상기 제1 스위칭 트랜지스터의 활성 영역은, 산화물 반도체를 갖는 표시 장치.
  6. 제1항에 있어서, 상기 구동 트랜지스터의 상기 게이트는, 상기 용량에 의해 공유되는, 표시 장치.
  7. 제1항에 있어서, 게이트와 한 쌍의 단자를 갖는 리셋 트랜지스터와,
    게이트와 한 쌍의 단자를 갖는 제2 스위칭 트랜지스터를 더 갖고,
    상기 리셋 트랜지스터의 상기 한 쌍의 단자의 한쪽은, 상기 발광 소자의 상기 입력 단자와 전기적으로 접속되고,
    상기 제2 스위칭 트랜지스터의 상기 한 쌍의 단자의 한쪽은, 상기 용량의 상기 한 쌍의 단자의 상기 한쪽, 상기 제1 스위칭 트랜지스터의 상기 한 쌍의 단자의 상기 한쪽, 및 상기 구동 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 리셋 트랜지스터의 활성 영역은, 상기 제2 스위칭 트랜지스터의 활성 영역과 겹치는, 표시 장치.
  8. 제7항에 있어서, 상기 리셋 트랜지스터의 상기 활성 영역은 실리콘을 갖고,
    상기 제2 스위칭 트랜지스터의 상기 활성 영역은, 산화물 반도체를 갖는 표시 장치.
  9. 제7항에 있어서, 상기 리셋 트랜지스터의 상기 게이트는, 상기 제2 스위칭 트랜지스터에 의해 공유되는, 표시 장치.
  10. 제1항에 있어서, 게이트와 한 쌍의 단자를 갖는 출력 트랜지스터를 더 갖고,
    상기 출력 트랜지스터의 상기 한 쌍의 단자의 한쪽은, 상기 제1 스위칭 트랜지스터의 상기 한 쌍의 단자의 상기 한쪽과 전기적으로 접속되고,
    상기 출력 트랜지스터의 상기 한 쌍의 단자의 다른 쪽은, 상기 발광 소자의 상기 입력 단자와 전기적으로 접속되는, 표시 장치.
  11. 게이트와 한 쌍의 단자를 갖는 구동 트랜지스터와,
    게이트와 한 쌍의 단자를 갖는 제1 스위칭 트랜지스터와,
    게이트와 한 쌍의 단자를 갖는 화소 트랜지스터와,
    게이트와 한 쌍의 단자를 갖는 참조 트랜지스터와,
    한 쌍의 단자를 갖는 용량과,
    입력 단자와 출력 단자를 갖는 발광 소자를 갖고,
    상기 구동 트랜지스터의 상기 한 쌍의 단자의 한쪽은, 상기 제1 스위칭 트랜지스터의 상기 한 쌍의 단자의 한쪽, 및 상기 발광 소자의 입력 단자와 전기적으로 접속되고,
    상기 제1 스위칭 트랜지스터의 상기 한 쌍의 단자의 다른 쪽은, 상기 구동 트랜지스터의 상기 게이트, 및 상기 용량의 상기 한 쌍의 단자의 한쪽과 전기적으로 접속되고,
    상기 용량의 상기 한 쌍의 단자의 다른 쪽은, 상기 화소 트랜지스터의 상기 한 쌍의 단자의 한쪽, 및 상기 참조 트랜지스터의 상기 한 쌍의 단자의 한쪽과 전기적으로 접속되고,
    상기 용량의 상기 한 쌍의 단자의 상기 한쪽은, 상기 구동 트랜지스터의 활성 영역과 겹치고,
    상기 화소 트랜지스터의 활성 영역, 및 상기 참조 트랜지스터의 활성 영역은, 상기 제1 스위칭 트랜지스터의 활성 영역과 겹치는, 표시 장치.
  12. 제11항에 있어서, 상기 제1 스위칭 트랜지스터의 상기 게이트는, 상기 화소 트랜지스터와 상기 참조 트랜지스터에 의해 공유되는, 표시 장치.
  13. 제12항에 있어서, 상기 화소 트랜지스터의 상기 활성 영역, 및 상기 참조 트랜지스터의 상기 활성 영역은 실리콘을 갖고,
    상기 제1 스위칭 트랜지스터의 상기 활성 영역은, 산화물 반도체를 갖는 표시 장치.
  14. 제11항에 있어서, 상기 구동 트랜지스터의 상기 활성 영역은 실리콘을 갖고,
    상기 제1 스위칭 트랜지스터의 활성 영역은, 산화물 반도체를 갖는 표시 장치.
  15. 제11항에 있어서, 상기 구동 트랜지스터의 상기 게이트는, 상기 용량에 의해 공유되는, 표시 장치.
  16. 제11항에 있어서, 게이트와 한 쌍의 단자를 갖는 리셋 트랜지스터와,
    게이트와 한 쌍의 단자를 갖는 제2 스위칭 트랜지스터를 더 갖고,
    상기 리셋 트랜지스터의 상기 한 쌍의 단자의 한쪽은, 상기 발광 소자의 상기 입력 단자와 전기적으로 접속되고,
    상기 제2 스위칭 트랜지스터의 상기 한 쌍의 단자의 한쪽은, 상기 용량의 상기 한 쌍의 단자의 상기 한쪽, 상기 제1 스위칭 트랜지스터의 상기 한 쌍의 단자의 상기 한쪽, 및 상기 구동 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 리셋 트랜지스터의 활성 영역은, 상기 제2 스위칭 트랜지스터의 활성 영역과 겹치는, 표시 장치.
  17. 제16항에 있어서, 상기 리셋 트랜지스터의 상기 활성 영역은 실리콘을 갖고,
    상기 제2 스위칭 트랜지스터의 상기 활성 영역은, 산화물 반도체를 갖는 표시 장치.
  18. 제16항에 있어서, 상기 리셋 트랜지스터의 상기 게이트는, 상기 제2 스위칭 트랜지스터에 의해 공유되는, 표시 장치.
  19. 제11항에 있어서, 게이트와 한 쌍의 단자를 갖는 출력 트랜지스터를 더 갖고,
    상기 출력 트랜지스터의 상기 한 쌍의 단자의 한쪽은, 상기 제1 스위칭 트랜지스터의 상기 한 쌍의 단자의 상기 한쪽과 전기적으로 접속되고,
    상기 출력 트랜지스터의 상기 한 쌍의 단자의 다른 쪽은, 상기 발광 소자의 상기 입력 단자와 전기적으로 접속되는, 표시 장치.
  20. 게이트와 한 쌍의 단자를 갖는 구동 트랜지스터와,
    게이트와 한 쌍의 단자를 갖는 제1 스위칭 트랜지스터와,
    게이트와 한 쌍의 단자를 갖는 화소 트랜지스터와,
    게이트와 한 쌍의 단자를 갖는 참조 트랜지스터와,
    게이트와 한 쌍의 단자를 갖는 리셋 트랜지스터와,
    한 쌍의 단자를 갖는 용량과,
    입력 단자와 출력 단자를 갖는 발광 소자를 갖고,
    상기 구동 트랜지스터의 상기 한 쌍의 단자의 한쪽은, 상기 제1 스위칭 트랜지스터의 상기 한 쌍의 단자의 한쪽, 및 상기 발광 소자의 입력 단자와 전기적으로 접속되고,
    상기 제1 스위칭 트랜지스터의 상기 한 쌍의 단자의 다른 쪽은, 상기 구동 트랜지스터의 상기 게이트, 및 상기 용량의 상기 한 쌍의 단자의 한쪽과 전기적으로 접속되고,
    상기 용량의 상기 한 쌍의 단자의 다른 쪽은, 상기 화소 트랜지스터의 상기 한 쌍의 단자의 한쪽, 및 상기 참조 트랜지스터의 상기 한 쌍의 단자의 한쪽과 전기적으로 접속되고,
    상기 용량의 상기 한 쌍의 단자의 상기 한쪽은, 상기 구동 트랜지스터의 활성 영역과 겹치고,
    상기 화소 트랜지스터의 활성 영역, 상기 참조 트랜지스터의 활성 영역, 및 상기 리셋 트랜지스터의 활성 영역은, 상기 제1 스위칭 트랜지스터의 활성 영역과 겹치는, 표시 장치.
  21. 제20항에 있어서, 상기 제1 스위칭 트랜지스터의 상기 게이트는, 상기 화소 트랜지스터, 상기 참조 트랜지스터, 및 상기 리셋 트랜지스터에 의해 공유되는, 표시 장치.
  22. 제21항에 있어서, 상기 화소 트랜지스터의 상기 활성 영역, 상기 참조 트랜지스터의 상기 활성 영역, 상기 리셋 트랜지스터의 상기 활성 영역은 실리콘을 갖고,
    상기 제1 스위칭 트랜지스터의 상기 활성 영역은, 산화물 반도체를 갖는 표시 장치.
  23. 제20항에 있어서, 상기 구동 트랜지스터의 상기 활성 영역은 실리콘을 갖고,
    상기 제1 스위칭 트랜지스터의 활성 영역은, 산화물 반도체를 갖는 표시 장치.
  24. 제20항에 있어서, 상기 구동 트랜지스터의 상기 게이트는, 상기 용량에 의해 공유되는, 표시 장치.
  25. 제20항에 있어서, 게이트와 한 쌍의 단자를 갖는 출력 트랜지스터를 더 갖고,
    상기 출력 트랜지스터의 상기 한 쌍의 단자의 한쪽은, 상기 제1 스위칭 트랜지스터의 상기 한 쌍의 단자의 상기 한쪽과 전기적으로 접속되고,
    상기 출력 트랜지스터의 상기 한 쌍의 단자의 다른 쪽은, 상기 발광 소자의 상기 입력 단자와 전기적으로 접속되는, 표시 장치.
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