KR20180018296A - 전지 보호 장치 - Google Patents

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KR20180018296A
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노부히토 타나카
요시히로 사타케
노리히토 카와구치
코지 코시미즈
카오루 유스이
유스케 오바
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미쓰미덴기가부시기가이샤
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Abstract

[과제] 소형화 및 온 저항의 저하에 공헌한다.
[해결 수단] 2차전지에 접속되는 충전 제어 FET와 방전 제어 FET를 포함하는 충방전 제어 칩과, 2차전지의 양단 전압에 기초하여 충전 제어 FET와 방전 제어 FET를 제어하여 2차전지의 과충전, 과방전 및 과전류를 막는 보호 칩과, 복수의 외부 단자의 접속면과, 접속면과 도통한 타방의 면을 갖는 리드프레임을 구비하고, 리드프레임의 타방의 면과, 충방전 제어 칩의 표면에 형성된 충전 제어 FET 및 방전 제어 FET의 단자가 도전재를 통하여 전기적으로 접속되고, 충방전 제어 칩의 이면에, 보호 칩이 이 보호 칩의 이면이 마주하도록 절연성 부재를 통하여 실장되고, 보호 칩의 단자와 리드프레임의 타방의 면이 본딩 와이어에 의해 전기적으로 접속되고, 충방전 제어 칩과 상기 보호 칩이 수지로 덮여 있다.

Description

전지 보호 장치{BATTERY PROTECTION APPARATUS}
본 발명은 2차전지의 전지 보호 장치에 관한 것이다.
종래부터, 리튬 이온 전지 등의 2차전지를 갖는 전지 팩에는 전지의 과충전, 과방전 및 과전류로부터 보호하기 위한 반도체 장치가 설치되는 것이 알려져 있다.
이 반도체 장치에서는, 1개의 패키지에, MOS(Metal-Oxide-Semiconductor) 스위치를 갖는 충방전 제어용 칩과, MOS 스위치의 제어 회로를 갖는 감시용 칩을 내장하고, 소형화하는 기술이 알려져 있다. 또한 이 반도체 장치에서는, 충방전 제어용 칩은 복수의 본딩 와이어에 의해 전극과 접속되는 것이 알려져 있다(특허문헌 1).
일본 특개 2010-127805호 공보
(발명의 개요)
(발명이 해결하고자 하는 과제)
상기 종래의 기술에서는, 본딩 와이어분의 저항이 충방전 제어용 칩의 저항에 가산되기 때문에, 온 저항을 저하시키는 경우에는 불리한 구조이다. 이 구조에 있어서, 온 저항을 저하시키기 위해서는, 와이어 본딩의 개수를 증가시켜, 저항을 분산시키도록 와이어 본딩을 행할 필요가 있다.
그렇지만, 와이어 본딩의 개수를 증가시키기 위해서는, 패키지측의 단자 사이즈도 크게 할 필요가 있어, 소형화에 공헌할 수 없다. 또한 충방전 제어용 칩의 사이즈를 크게 하는 방법도 생각할 수 있지만, 이 경우도 패키지 사이즈가 커진다.
개시의 기술은 소형화 및 온 저항의 저하에 공헌하는 것이 가능한 전지 보호 장치를 제공하는 것을 목적으로 하고 있다.
개시의 기술은 2차전지(220)에 있어서의 과충전, 과방전 및 과전류를 방지하기 위한 1 패키지화된 전지 보호 장치(100)로서,
상기 2차전지(220)에 접속되는 충전 제어 FET(124)와 방전 제어 FET(123)를 포함하는 충방전 제어 칩(120)과,
상기 2차전지(220)의 양단 전압에 기초하여 상기 충전 제어 FET(124)와 상기 방전 제어 FET(123)를 제어하여 상기 2차전지(220)의 과충전, 과방전 및 과전류를 막는 보호 칩(130)과,
복수의 외부 단자의 접속면(114)과, 상기 접속면(114)과 도통한 타방의 면(113)을 갖는 리드프레임(110)을 구비하고,
상기 리드프레임(110)의 상기 타방의 면(113)과, 상기 충방전 제어 칩(120)의 표면(121)에 형성된 상기 충전 제어 FET(124) 및 상기 방전 제어 FET(123)의 단자가 도전재(111)를 통하여 전기적으로 접속되고,
상기 충방전 제어 칩(120)의 이면(122)에, 상기 보호 칩(130)이 이 보호 칩(130)의 이면(132)이 마주하도록 절연성 부재를 통하여 실장되고,
상기 보호 칩(130)의 단자(T1∼T6)와 상기 리드프레임(110)의 상기 타방의 면(113)이 본딩 와이어(140)에 의해 전기적으로 접속되고,
상기 충방전 제어 칩(120)과 상기 보호 칩(130)이 수지(150)로 덮여 있는 것을 특징으로 한다.
또한, 상기 괄호 내의 참조부호는 이해를 쉽게 하기 위해 붙인 것으로, 일례에 지나지 않으며, 도시의 태양에 한정되는 것은 아니다.
소형화 및 온 저항의 저하에 공헌할 수 있다.
도 1은 본 실시형태의 전지 보호 장치를 설명하는 도면이다.
도 2는 본 실시형태의 전지 보호 장치의 제조 공정을 설명하는 도면이다.
도 3은 본 실시형태의 전지 보호 장치가 탑재된 전지 팩의 일례를 설명하는 도면이다.
도 4는 본 실시형태의 전지 보호 장치가 실장된 배선 기판의 등가 회로를 도시하는 도면이다.
도 5는 B- 단자로부터 P- 단자 사이의 배선폭에 대하여 설명하는 도면이다.
도 6은 본 실시형태와의 비교예를 도시하는 도면이다.
(발명을 실시하기 위한 형태)
이하에 도면을 참조하여 실시형태에 대하여 설명한다. 도 1은 본 실시형태의 전지 보호 장치를 설명하는 도면이다. 도 1(a)는 본 실시형태의 전지 보호 장치의 상면 투과도이며, 도 1(b)는 도 1(a)에 있어서의 A-A 단면도이다.
본 실시형태의 전지 보호 장치(100)는 리드프레임(110)과, 충방전 제어용 칩(120)과, 보호용 칩(130), 본딩 와이어(140), 수지(150)를 갖는다. 리드프레임(110)과, 충방전 제어용 칩(120)과, 보호용 칩(130), 본딩 와이어(140)는 수지(150)에 의해 밀봉되어 있다.
본 실시형태의 전지 보호 장치(100)는, 예를 들면, 리튬 이온 전지 등의 2차전지와 접속된다. 충방전 제어용 칩(120)은 충전 제어 FET(Field Effect Transistor)와 방전 제어 FET를 포함하고, 보호용 칩(130)으로부터의 제어 신호에 따라, 2차전지와, 부하 또는 전력 공급원의 차단/접속을 제어한다.
보호용 칩(130)은 2차전지의 양단 전압 등을 감시하고, 충방전 제어용 칩(120)에 대하여, 2차전지와, 부하 또는 전력공급원(충전기)과의 차단/접속을 제어하는 제어 신호를 출력한다.
본 실시형태의 리드프레임(110)은 전극 단자(DOUT, COUT, V-, VDD, VSS, VPP, G1, G2, S1, S2)를 갖는다. 이들 전극 단자는 전지 보호 장치(100)의 외부 단자가 된다. 각 전극 단자의 상세는 후술한다. 또한 본 실시형태에서는, 리드프레임(110)에 있어서, 도전재(111)가 도포되는 도포면(113)과 대향하는 면(114)을 외부 단자의 접속면(114)이라고 부른다.
본 실시형태의 충방전 제어용 칩(120)은 리드프레임(110)의 도포면(113)에 도포된 도전재(111) 위에 다이본딩 된다. 바꿔 말하면, 충방전 제어용 칩(120)은 전극 단자(G1, G2, S1, S2)에 도포된 도전재(111) 위에 배치된다.
이때, 충방전 제어용 칩(120)은, 전극(단자)이 형성된 표면(121)이 리드프레임(110)의 도포면(113)과 대향하도록, 다이본딩 된다. 따라서, 본 실시형태에서는, 충방전 제어용 칩(120)의 전극(단자)은, 도전재(111)를 통하여, 리드프레임(110)이 형성하는 전극 단자(G1, G2, S1, S2)와 전기적으로 접속된다. 바꿔 말하면, 본 실시형태의 충방전 제어용 칩(120)의 단자는 리드프레임(110)이 갖는 외부 단자의 접속면(114)과 전기적으로 접속된다.
본 실시형태의 보호용 칩(130)은, 충방전 제어용 칩(120)에 있어서, 전극이 형성되어 있지 않은 이면(122)에 도포된 절연성 접착제(112) 위에 배치된다. 이때, 보호용 칩(130)은 전극이 형성되어 있지 않은 이면(132)이 절연성 부재인 절연성 접착제(112)와 접착하도록 배치된다.
보호용 칩(130)에 있어서, 전극(단자)이 형성된 표면(131)은 본딩 와이어(140)에 의해 리드프레임(110)의 도포면(113)과 접속된다. 보다 구체적으로는, 보호용 칩(130)의 표면에 형성된 전극(단자)(T1∼T6)은, 본딩 와이어(140)에 의해, 리드프레임(110)의 도포면(113)에 있어서, 전극 단자(DOUT, COUT, V-, VDD, VSS, VPP)의 각각과 접속된다. 또한, 바꿔 말하면, 본 실시형태의 보호용 칩(130)의 단자는 리드프레임(110)이 갖는 외부 단자의 접속면(114)과 전기적으로 접속된다.
이상과 같이, 본 실시형태의 전지 보호 장치(100)에서는, 충방전 제어용 칩(120)과, 리드프레임(110)을 접속하는 본딩 와이어가 불필요하게 되어, 본딩 와이어분의 저항이 삭감되기 때문에, 온 저항의 저하에 공헌할 수 있다. 또한 본 실시형태에서는, 본딩 와이어가 불필요하게 되는 만큼, 패키지의 소형화에 공헌할 수 있다.
또한 본 실시형태에서는, 충방전 제어용 칩(120)이 갖는 전극(단자)과, 보호용 칩(130)의 전극(단자)은 각각이 리드프레임(110)에 형성된 전극 단자와 접속되고, 서로 접속되지 않는다.
구체적으로는, 충방전 제어용 칩(120)이 갖는 전극(단자)은 전극 단자(G1, G2, S1, S2)와 접속된다. 또한 보호용 칩(130)이 갖는 단자(T1∼T6)는 전극 단자(DOUT, COUT, V-, VDD, VSS, VPP)와 접속된다. 따라서, 본 실시형태의 전지 보호 장치(100)에서는, 충방전 제어용 칩(120)과 보호용 칩(130)의 양쪽에 접속되는 외부 단자는 존재하지 않는다.
즉, 본 실시형태의 전지 보호 장치(100)에서는, 패키지 내에서 충방전 제어용 칩(120)과 보호용 칩(130)이 분리되어 있어, 각각을 독립한 입력 신호에 의해 동작시켜, 각각으로부터 입력에 따른 독립한 출력 신호를 얻을 수 있다.
이 때문에, 본 실시형태에 의하면, 전지 보호 장치(100)의 동작 테스트 등을 행할 때에, 충방전 제어용 칩(120)과 보호용 칩(130)의 각각에 대하여, 독립하여 동작시킬 수 있어, 동작 테스트를 용이하게 할 수 있다. 또한, 본 실시형태에 의하면, 예를 들면, 전지 보호 장치(100)의 동작에 문제가 있었을 경우 등에, 충방전 제어용 칩(120)과 보호용 칩(130)의 각각으로부터 독립한 출력 신호를 취득할 수 있기 때문에, 고장이나 문제의 원인의 해석을 쉽게 할 수 있다.
또한 본 실시형태에서는, 리드프레임(110)에 의해 형성되는 전극 단자의 레이아웃은 전지 보호 장치(100)의 외부 단자면(101)의 중심점(O)에 대하여 점대칭이 되도록 형성되는 것으로 했다. 또한 본 실시형태에서는, 충방전 제어용 칩(120)도 중심점(O)에 대하여 점대칭이 되도록 배치되는 것으로 했다.
또한 본 실시형태에서는, 리드프레임(110)에 의해 형성되는 전극 단자의 레이아웃은, 외부 단자면(101)에 있어서, 전극 단자(G1)와 전극 단자(DOUT), 전극 단자(G2)와 전극 단자(COUT)의 각각이 이웃하도록 했다.
또한, 본 실시형태의 외부 단자면(101)이란, 전지 보호 장치(100)에 있어서, 리드프레임(110)에 의해 형성되는 전극 단자가 노출된 면이다. 본 실시형태의 전극 단자의 레이아웃에 의한 효과에 대해서는 후술한다.
다음에 도 2를 참조하여 본 실시형태의 전지 보호 장치(100)의 제조 공정에 대해 설명한다. 도 2는 본 실시형태의 전지 보호 장치의 제조 공정을 설명하는 도면이다.
공정 (A)에 있어서, 도시하지 않은 스테인리스 기판 등 위에 리드프레임(110)이 형성된다. 또한, 이 스테인리스 기판은 리드프레임(110)이 형성하는 전극 단자가 전지 보호 장치(100)의 외부 단자로서 노출되도록, 뒤에 박리된다.
다음에 공정 (B)에 있어서, 도전재(111)는 리드프레임(110) 위에 도포된다. 본 실시형태의 도전재(111)는, 예를 들면, 땜납 페이스트, 은 페이스트 등이다. 또한 본 실시형태에서는, 도전재(111)를 금 범프, 땜납 범프 등으로 해도 된다.
다음에 공정(C)에 있어서, 충방전 제어용 칩(120)은 플립 칩 다이본딩에 의해 도전재(111) 위에 실장된다. 이때, 충방전 제어용 칩(120)은 표면(121)이 리드프레임(110)의 도포면(113)과 대향하도록 실장된다. 따라서, 충방전 제어용 칩(120)의 표면(121)에 형성된 전극은 도전재(111)를 통하여 리드프레임(110)과 전기적으로 접속된다.
다음에 공정 (D)에 있어서, 충방전 제어용 칩(120)의 이면(122)에 절연성 부재인 절연성 접착제(112)가 도포된다. 다음에 공정 (E)에 있어서, 보호용 칩(130)은 절연성 접착제(112) 위에 실장된다. 이때, 보호용 칩(130)은 이면(132)이 절연성 접착제(112)에 접착되도록 실장된다.
다음에 공정 (F)에 있어서, 보호용 칩(130)의 표면(131)에 형성된 전극과, 리드프레임(110)의 도포면(113)을 와이어 본딩에 의해 접속한다. 구체적으로는, 표면(131)에 형성된 단자(전극)(T1∼T6)와, 전극 단자(DOUT, COUT, V-, VDD, VSS, VPP)의 각각이 와이어 본딩에 의해 접속된다.
또한, 본 실시형태에서는, 표면(131)에 형성된 단자와 리드프레임(110)을 접속하는 와이어 본딩은 리버스 본딩에 의해 행해져도 된다. 본 실시형태에서는, 리버스 본딩에 의해 행함으로써, 본딩 와이어(140)의 루프의 높이를 억제할 수 있어, 패키지의 소형화에 공헌할 수 있다.
다음에 공정 (G)에서는, 충방전 제어용 칩(120), 보호용 칩(130), 본딩 와이어(140)가 수지(150)로 밀봉된다.
다음에 도 3 및 도 4를 참조하여, 본 실시형태의 전지 보호 장치(100)를 갖는 전지 제어 시스템에 대해 설명한다.
도 3은 본 실시형태의 전지 보호 장치가 탑재된 전지 팩의 일례를 설명하는 도면이다. 본 실시형태의 전지 팩(200)에서는, 전지 보호 장치(100)는 배선 기판(210)에 실장되고, 2차전지(220)와 접속된다. 배선 기판(210)은 이면에 P- 단자와 P+ 단자, 부품 실장면에 B- 단자와 B+ 단자(도시 생략)를 갖는다. 2차전지(220)는 부극 단자인 B- 단자와, 정극 단자인 B+ 단자를 갖는다.
배선 기판(210)의 B+ 단자는 2차전지(220)의 정극 단자인 B+ 단자와 접속된다. 배선 기판(210)의 B- 단자는 2차전지(220)의 B- 단자와 접속된다.
또한 P- 단자는 부하 또는 전력공급원의 부극과 접속되고, P+ 단자는 부하 또는 전력공급원의 정극과 접속된다. 또한, 전력공급원이란, 예를 들면, 충전기 등이다.
도 4는 본 실시형태의 전지 보호 장치가 실장된 배선 기판의 등가 회로를 도시하는 도면이다.
전지 팩(200)은 충방전 제어용 칩(120)과, 보호용 칩(130)과, 2차전지(220)와, 저항 소자(R1, R2), 용량 소자(C1, C2)를 갖는다.
저항 소자(R1, R2), 용량 소자(C1, C2)는 정전 파괴나 래치업 또는 외부 노이즈에 의한 오동작이나 파괴 등을 방지할 목적으로, 배선 기판(210)에 실장된다.
본 실시형태의 전지 보호 장치(100)에 있어서, 충방전 제어용 칩(120)은 2개의 FET(Field Effect Transistor)(123, 124)를 갖는다. FET(123)는 2차전지(220)로부터의 방전/방전 정지를 제어하는 방전 제어 FET이다. FET(124)는 2차전지(220)에 대한 충전/충전 정지를 제어하는 충전 제어 FET이다.
본 실시형태의 보호용 칩(130)은 단자(T1∼T6)를 갖는다. 단자(T1)는 전극 단자(DOUT)에 접속되고, 단자(T2)는 전극 단자(V-)와 접속되고, 단자(T3)는 전극 단자(VDD)와 접속된다. 단자(T4)는 전극 단자(VSS)와 접속되고, 단자(T5)는 전극 단자(VPP)와 접속되고, 단자(T6)는 전극 단자(COUT)와 접속된다.
전극 단자(DOUT)와 접속되는 단자(T1)는 2차전지(220)로부터의 방전의 제어에 사용되는 제어 신호를 출력하는 방전 제어 단자이다.
전극 단자(COUT)와 접속되는 단자(T6)는 2차전지(220)에 대한 충전의 제어에 사용되는 제어 신호를 출력하는 충전 제어 단자이다.
전극 단자(V-)는 P- 단자와 접속되는 충전기 부극 접속 단자이다. 전극 단자(VDD)는 B+ 단자와 접속되는 정극 접속 단자이다. 전극 단자(VSS)는 B- 단자와 접속되는 부극 접속 단자이다.
전극 단자(S1, VSS, VPP)는 2차전지(220)의 B- 단자에 접속되고, 전극 단자(S2)는 충전기의 P- 단자에 접속된다. 전극 단자(VDD)는 저항 소자(R1)를 통하여 2차전지(220) 또는 충전기의 P+ 단자에 접속된다. 전극 단자(V-)는 저항 소자(R2)를 통하여 충전기의 P- 단자에 접속된다. 전극 단자(DOUT)는 전극 단자(G1)에 접속되고, 전극 단자(COUT)는 전극 단자(G2)에 접속된다.
전극 단자(G1)는 FET(123)의 게이트 단자와 접속되어 있고, 보호용 칩(130)의 전극 단자(DOUT)로부터 출력되는 제어 신호는 전극 단자(G1)를 통하여 충방전 제어용 칩(120)의 FET(123)의 게이트 단자에 공급된다. FET(123)는, 이 제어 신호에 의해, 온/오프가 제어된다.
전극 단자(G2)는 FET(124)의 게이트 단자와 접속되어 있고, 보호용 칩(130)의 전극 단자(COUT)로부터 출력되는 제어 신호는 전극 단자(G2)를 통하여 충방전 제어용 칩(120)의 FET(124)의 게이트 단자에 공급된다. FET(124)는 이 제어 신호에 의해 온/오프가 제어된다.
또한 전극 단자(S1)는 충방전 제어용 칩(120)의 FET(123)의 소스 단자와 접속되어 있고, 전극 단자(S2)는 충방전 제어용 칩(120)의 FET(124)의 소스 단자와 접속되어 있다.
FET(123)와 FET(124)의 드레인 단자는 충방전 제어용 칩(120) 내에서 공통 접속되어 있다. 이 때문에, 본 실시형태의 전지 보호 장치(100)는, 배선 기판 등에 실장될 때에, FET(123, 124)의 드레인 단자끼리를 충방전 제어용 칩(120)의 외부에서 접속할 필요가 없어, 용이하게 실장할 수 있다.
전지 팩(200)에서는, 통상의 동작에서는, 2차전지(220)로부터 부하에 급전하는, 또는, 충전기에 의해 2차전지(220)를 충전할 때는, 충방전 제어용 칩(120)은 온 상태이기 때문에 단자(B-)로부터 단자(P-) 사이에 전류가 흐른다. 이때, 충방전 제어용 칩(120)의 온 저항이 높으면, 발열을 수반하면서 전력의 손실이 발생한다. 따라서, 특히, 단자(B-)로부터 단자(P-) 사이에 대전류를 흘려보내는 경우 등에는, 단자(B-)로부터 단자(P-) 사이의 저항은 작은 것이 요망된다.
본 실시형태의 전지 보호 장치(100)에서는, 충방전 제어용 칩(120)을 실장할 때, 본딩 와이어를 사용하지 않기 때문에, 본딩 와이어분의 저항을 없앨 수 있다.
또한, 본 실시형태의 전지 보호 장치(100)에서는, 플립 칩 다이본딩에 의해, FET(123, 124)의 소스 패드가 되는 전극 단자(S1, S2)의 전체면에 도전재(111)가 도포된다. 이 때문에, 본 실시형태에 의하면, 충방전 제어용 칩(120)의 온 저항을 저하시킬 수 있어, 온 저항에 의한 손실을 억제할 수 있다.
여기에서, 본 실시형태의 전지 보호 장치(100)의 외부 단자면(101)에 있어서의 전극 단자의 레이아웃에 의한 효과에 대해 설명한다.
본 실시형태에서는, B- 단자로부터 P- 단자 사이는 전류 경로가 된다. 바꿔 말하면, 본 실시형태에서는, 전지 보호 장치(100)의 전극 단자(S1)와 전극 단자(S2) 사이는 전류 경로가 된다. 그 때문에 B- 단자로부터 P- 단자 사이는, 저항이나 발열에 의한 전력의 손실을 억제하기 위해, 배선폭을 최대한 넓혀 기판 설계를 행할 필요가 있다.
그래서, 본 실시형태의 전지 보호 장치(100)에서는, 전극 단자는, 외부 단자면(101)에 있어서, 외부 단자면(101)의 중심점(O)에 대하여 점대칭이 되도록 형성하고 있다(도 1(a)참조). 바꿔 말하면, 본 실시형태의 전지 보호 장치(100)에서는, 충방전 제어용 칩(120)이 중심점(O)에 대하여 점대칭이 되도록 형성하고 있다.
본 실시형태에서는, 이와 같이 전극 단자를 레이아웃함으로써 배선 기판(210)에 있어서, B- 단자로부터 P- 단자 사이의 배선의 폭을 넓게 할 수 있다.
도 5는 B- 단자로부터 P- 단자 사이의 배선폭에 대하여 설명하는 도면이다. 도 5(a)는 배선 기판(210)의 부품 실장면(표면)을 나타내고, 도 5(b)는 배선 기판(210)의 이면을 나타낸다.
도 5의 예에서는, 배선 기판(210)의 부품 실장면(표면)(211)에 전지 보호 장치(100)가 실장되어 있고, B- 단자, B+ 단자가 형성되어 있다. 또한 배선 기판(210)의 이면(212)에는 P- 단자, P+ 단자가 형성되어 있다.
본 실시형태에서는, 전극 단자(S1)와 전극 단자(S2)의 위치가 외부 단자면(101)의 중심점(O)에 대하여 점대칭으로 되어 있다. 이 때문에, B- 단자와 전극 단자(S1) 사이는 다른 배선에 의해 방해받지 않아, B- 단자와 전극 단자(S1)를 접속하는 배선(171)의 폭을 배선 기판(210)에서 채용할 수 있는 최대의 폭까지 용이하게 넓힐 수 있다.
B+ 단자와 전극 단자(S2) 사이도 마찬가지로, 다른 배선에 의해 방해되지 않아, B+ 단자와 전극 단자(S2)를 접속하는 배선(172)의 폭을 배선 기판(210)에서 채용할 수 있는 최대의 폭까지 용이하게 넓힐 수 있다.
또한 본 실시형태에서는, 전지 보호 장치(100)는 배선 기판(210)의 장변과, 외부 단자면(101)의 장변이 대략 평행하게 되도록 배치되어 있지만, 전지 보호 장치(100)의 배치의 방법은 이것에 한정되지 않는다.
본 실시형태의 전지 보호 장치(100)는, 예를 들면, 배선 기판(210)의 단변과, 외부 단자면(101)의 장변이 대략 평행하게 되도록, 배선 기판(210) 상의 실장된 경우에도, 전극 단자는 점대칭으로 배치되어 있기 때문에, 도 5에 도시하는 예와 동일한 효과를 얻을 수 있다.
즉, B- 단자와 전극 단자(S1) 사이와, B+ 단자와 전극 단자(S2) 사이의 각각은 다른 배선에 의해 방해되지 않아, 각각의 단자를 접속하는 배선의 폭을 배선 기판(210)에서 채용할 수 있는 최대의 폭까지 용이하게 넓힐 수 있다.
또한, 본 실시형태의 전지 보호 장치(100)에서는, 전극 단자(DOUT)와 전극 단자(G1), 전극 단자(COUT)와 전극 단자(G2)의 각각이 이웃하도록 배치되어 있다.
전극 단자(DOUT)로부터 출력되는 제어 신호는 전극 단자(G1)에 공급된다. 또한 전극 단자(COUT)로부터 출력되는 제어 신호는 전극 단자(G2)에 공급된다.
따라서, 본 실시형태에서는, 전술한 바와 같이, 전극 단자(DOUT)와 전극 단자(G1), 전극 단자(COUT)와 전극 단자(G2)의 각각이 이웃하도록 배치함으로써 간단하게, 낭비없이 단자 사이를 접속시킬 수 있다.
도 6은 본 실시형태와의 비교예를 나타내는 도면이다. 도 6(a)는 비교예의 전지 보호 장치의 상면 투과도이며, 도 6(b)는 도 6(a)의 투과 측면도이다.
도 6에 도시하는 전지 보호 장치(60)에서는, 리드프레임(61) 위에 도포된 도전재(62) 위에, 충방전 제어용 칩(63)이 접착되어 있다. 이때, 충방전 제어용 칩(63)은 전극이 형성되어 있지 않은 이면(631)이 도전재(62)와 접착하도록 배치된다.
충방전 제어용 칩(63)에 있어서, 전극이 형성된 표면(632)에는, 절연성 접착제(64)가 도포되고, 그 위에 보호용 칩(65)이 접착된다.
그리고, 충방전 제어용 칩(63)의 표면(632)과 리드프레임(61)은 본딩 와이어(66)에 의해 접속되고, 보호용 칩(65)의 표면(651)과 리드프레임(61)은 본딩 와이어(67)에 의해 접속된다.
따라서, 도 6에 도시하는 전지 보호 장치(60)에서는, 리드프레임(61)과 충방전 제어용 칩(63)을 접속하는 본딩 와이어(66)의 저항분이 충방전 제어용 칩(63)의 온 저항에 가산되게 되어, 온 저항이 증대한다.
이에 반해, 본 실시형태를 적용한 전지 보호 장치(100)에서는, 충방전 제어용 칩(120)과 리드프레임(110)을 접속하는 본딩 와이어가 불필요하게 되기 때문에, 온 저항을 증대시키지 않는다. 또한, 본 실시형태에서는 충방전 제어용 칩(120)의 소스 패드 전체면에 도전재(111)를 도포하고 리드프레임(110)과 접속시킬 수 있기 때문에, 충방전 제어용 칩(120)과 리드프레임(110)의 접속에 있어서의 저항을 한층 더 저감시킬 수 있다.
이상, 실시형태에 기초하여 본 발명의 설명을 해왔지만, 상기 실시형태에 나타낸 요건에 본 발명이 한정되는 것은 아니다. 이 점들에 관해서는, 본 발명의 주지를 손상시키지 않는 범위에서 변경할 수 있고, 그 응용 형태에 따라 적절하게 정할 수 있다.
100 전지 보호 장치
101 외부 단자면
110 리드프레임
111 도전재
112 절연성 접착재
113 도포면
114 접속면
120 충방전 제어용 칩
121, 131 표면
122, 132 이면
130 보호용 칩
140 본딩 와이어
150 수지

Claims (5)

  1. 2차전지에 있어서의 과충전, 과방전 및 과전류를 방지하기 위한 1패키지화된 전지 보호 장치로서,
    상기 2차전지에 접속되는 충전 제어 FET와 방전 제어 FET를 포함하는 충방전 제어 칩과,
    상기 2차전지의 양단 전압에 기초하여 상기 충전 제어 FET와 상기 방전 제어 FET를 제어하여 상기 2차전지의 과충전, 과방전 및 과전류를 막는 보호 칩과,
    복수의 외부 단자의 접속면과, 상기 접속면과 도통한 타방의 면을 갖는 리드프레임을 구비하고,
    상기 리드프레임의 상기 타방의 면과, 상기 충방전 제어 칩의 표면에 형성된 상기 충전 제어 FET 및 상기 방전 제어 FET의 단자가 도전재를 통하여 전기적으로 접속되고,
    상기 충방전 제어 칩의 이면에 상기 보호 칩이 이 보호 칩의 이면이 마주하도록 절연성 부재를 통하여 실장되고,
    상기 보호 칩의 단자와 상기 리드프레임의 상기 타방의 면이 본딩 와이어에 의해 전기적으로 접속되고,
    상기 충방전 제어 칩과 상기 보호 칩이 수지로 덮여 있는 것을 특징으로 하는 전지 보호 장치.
  2. 제 1 항에 있어서,
    상기 충전 제어 FET와 상기 방전 제어 FET는 상기 충방전 제어 칩 내에서 드레인이 공통 접속되어 있는 것을 특징으로 하는 전지 보호 장치.
  3. 제 2 항에 있어서,
    상기 복수의 외부 단자의 레이아웃은, 상기 전지 보호 장치에서 상기 복수의 외부 단자가 노출된 외부 단자면의 중심점에 대하여, 점대칭인 것을 특징으로 하는 전지 보호 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 보호 칩의 단자와 상기 충방전 제어 칩의 단자는 각각 독립해 있는 것을 특징으로 하는 전지 보호 장치.
  5. 제 1 항에 있어서,
    상기 복수의 외부 단자 중, 상기 보호 칩의 충전 제어 단자와 접속되는 외부 단자와, 상기 충전 제어 FET의 게이트 단자와 접속되는 외부 단자는 인접하여 배치되고,
    상기 복수의 외부 단자 중, 상기 보호 칩의 방전 제어 단자와 접속되는 외부 단자와, 상기 방전 제어 FET의 게이트 단자와 접속되는 외부 단자는 인접하여 배치되는 것을 특징으로 하는 전지 보호 장치.
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