KR20180013685A - 반도체 다이 개별화 및 이에 의해 형성된 구조물 - Google Patents

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KR20180013685A
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푸천 창
청린 황
웬밍 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13609—Indium [In] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13611—Tin [Sn] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13616—Lead [Pb] as principal constituent
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    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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Abstract

실시형태 방법은 제1 집적 회로 다이, 제2 집적 회로 다이, 상기 제1 집적 회로 다이와 제2 집적 회로 다이 사이의 스크라이브 라인 영역을 포함하는 웨이퍼를 제공하는 단계를 포함한다. 상기 방법은 또한, 스르라이브 라인 영역 내에 커프를 형성하는 단계와, 커프를 형성하는 단계 이후에, 제2 집적 회로 다이로부터 제1 집적 회로 다이를 완전히 분리하기 위해 기계적인 쏘잉 프로세스를 이용하는 단계를 포함한다. 커프는 복수의 유전체 층을 관통하여 반도체 기판 내로에 연장된다.

Description

반도체 다이 개별화 및 이에 의해 형성된 구조물{SEMICONDUCTOR DIE SINGULATION AND STRUCTURES FORMED THEREBY}
우선권 주장 및 교차 참조
본 출원은 2016년 7월 29일자로 출원된 미국 가출원 제62/368,736호의 이익을 주장하며, 상기 출원은 그 전체가 본원에 참조로서 통합된다.
본 발명은 반도체 다이 개별화 및 이에 의해 형성된 구조물에 관한 것이다.
반도체 산업은 여러 가지 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도에서의 지속적인 개선으로 인하여 급속한 성장을 경험하였다. 대부분의 경우, 최소 피처 크기의 반복 감소로 인해 통합 밀도가 향상되었고, 이에 의해 더 많은 구성 요소가 주어진 영역에 통합될 수 있다. 전자 디바이스의 소형화에 대한 요구가 증가함에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기술에 대한 필요성이 부각되었다. 이러한 패키징 시스템의 예는 PoP(Package-on-Package) 기술입니다. PoP 디바이스에서, 상부 반도체 패키지는 하부 반도체 패키지의 상부에 적층되어 높은 집적도 및 부품 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(PCB)에 향상된 기능과 작은 풋 프린트를 갖는 반도체 디바이스의 생산을 가능하게 한다.
일 실시형태에 따르면, 방법은 제1 집적 회로 다이, 제2 집적 회로 다이, 상기 제1 집적 회로 다이와 제2 집적 회로 다이 사이의 스크라이브 라인 영역을 포함하는 웨이퍼를 제공하는 단계를 포함한다. 이 방법은, 스크라이브 라인 영역 내에 커프를 형성하기 위하여 레이저 어블레이션 프로세스를 이용하는 단계와, 커프를 형성한 이후에, 제2 집적 회로 다이로부터 제1 집적 회로 다이를 완전히 분리하기 위하여 기계적 쏘잉 프로세스를 이용하는 단계를 포함한다. 상기 커프는 복수의 유전체 층들을 관통하여 반도체 기판 내로 연장된다. 커프는 상기 복수의 유전체 층들과 상기 반도체 기판 사이의 인터페이스에서의 제1 폭과, 상기 반도체 기판에 대향하는 상기 복수의 유전체 층들의 표면에서의 제2 폭을 포함한다. 상기 제2 폭에 대한 상기 제1 폭의 비는 적어도 약 0.6이다.
일 실시형태에 따르면, 방법은 웨이퍼로부터 반도체 다이를 개별화하는 단계를 포함한다. 상기 반도체 다이를 개별화하는 단계는, 복수의 레이저 빔들을 이용하여 상기 반도체 다이에 인접한 스크라이브 라인 영역 내에 커프를 형성하는 단계를 포함한다. 상기 커프는 복수의 유전체 층들을 관통하여 반도체 기판 내로 부분적으로 연장된다. 상기 반도체 다이를 개별화하는 단계는, 상기 커프에 톱날을 정렬시키는 단계와, 상기 커프에 의해 노출된 상기 반도체 기판의 하부 부분을 자르기 위하여 상기 톱날을 이용하는 단계를 포함한다. 상기 톱날은 상기 복수의 유전체 층들과 상기 반도체 기판 사이의 인터페이스에서 상기 커프보다 좁다. 상기 방법은, 상기 반도체 다이를 개별화하는 단계 이후에, 복수의 도전성 커넥터들을 이용하여 상기 반도체 다이를 또 다른 다이에 본딩하는 단계를 더 포함한다. 상기 반도체 다이를 본딩하는 단계 이후에, 상기 반도체 다이는, 제1 측벽 및 상기 제1 측벽 아래에 있는 제2 측벽을 포함한다. 상기 제1 측벽은 상기 제2 측벽으로부터 측방으로 이격되어 있다.
일 실시형태에 따르면, 디바이스 패키지는 제1 반도체 다이를 포함한다. 상기 제1 반도체 다이는, 반도체 기판, 상기 반도체 기판과의 인터페이스를 가지는 복수의 유전체 층들, 제1 측벽, 및 상기 제1 측벽 아래에 있고, 상기 제1 측벽과는 상기 제1 반도체 다이의 동일한 측부 상에 배치되는 제2 측벽을 포함한다. 상기 제1 측벽은 상기 제2 측벽을 지나 측방으로 연장된다. 상기 디바이스 패키지는 또한 복수의 도전성 커넥터에 의해 제1 반도체 다이에 본딩되는 제2 반도체 다이를 포함한다. 디바이스 패키지는 또한 복수의 도전성 커넥터 주위에 배치되는 언더필을 포함한다. 상기 언더필은 상기 제1 반도체 다이의 상기 제2 측벽을 따라 연장된다.
본 개시의 양태들은 첨부된 도면과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라서, 다양한 피처(feature)들이 동일한 축척으로 그려지지 않는다는 것을 유의해야 한다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수도 있다.
도 1a 내지 도 1c는 일부 실시형태에 따른 웨이퍼 내의 반도체 다이의 다양한 도면을 예시한다.
도 2 내지 도 5는 일부 실시형태에 따른 반도체 다이를 개별화(singulating)하는 다양한 중간 단계의 단면도를 예시한다.
도 6a 및 도 6b는 일부 실시형태에 따른 반도체 디바이스 패키지의 단면도를 예시한다.
본 개시는 본 발명의 상이한 특징을 구현하기 위한 많은 상이한 실시형태들, 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 장치의 특정예가 이하에서 설명된다. 물론, 이들은 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 특징부 상에 또는 그 위에 제1 특징부를 형성하는 것은, 제1 특징부와 제2 특징부가 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 제1 특징부와 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수도 있는 실시형태들도 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태 및/또는 구성 사이의 관계에 영향을 주지는 않는다.
또한,“아래(beneath)”,“아래쪽(below)”,“하부(lower)”,“위(above)”,“상부(upper)”등과 같은 공간적으로 상대적인 용어는, 도면에 나타낸 하나의 요소 또는 특징부에 대한 또 다른 요소(들) 또는 특징부(들)의 관계를 논의하기 위해 설명의 편의상 여기에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향), 여기서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다.
다양한 실시형태가 특정 상황에서, 즉 CoWoS(chip-on-wafer-on-substrate) 패키지의 반도체 다이에 대해 설명된다. 그러나, 다양한 실시형태가 다른 패키지 구성들의 반도체 다이 개별화(singulation)에 적용될 수도 있다.
도 1a는 일부 실시형태에 따른 다이(100)의 단면도를 예시한다. 다이(100)는 반도체 다이일 수 있고 프로세서, 논리 회로, 메모리, 아날로그 회로, 디지털 회로, 혼합 신호 등과 같은 임의의 유형의 집적 회로일 수 있다. 전반적으로 다이로 지칭되더라도, 다이(100)가 더 큰 웨이퍼(200)(도 1b 참조)의 일부인 반면에 다이(100)에 대한 일부 또는 모든 프로세싱이 발생할 수도 있다. 예를 들어, 웨이퍼(200)는 복수의 다이(100)(예를 들어, 각각 도 1a와 관련하여 설명된 바와 같은 피처를 가짐)를 포함하고, 개별화 프로세스는 이하에 더 상세히 설명된 바와 같이 인접한 다이(100)들 사이의 스크라이브 라인 영역을 따라 개별 다이(100)들에 적용될 수 도 있다.
다이(100)는 기판(102), 능동 디바이스(104) 및 기판 상의 상호 접속 구조물(106)을 포함 할 수도 있다. 기판(102)은 예를 들어 도핑되거나 도핑되지 않은 벌크 실리콘, 또는 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판의 활성층을 포함할 수도 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 실리콘과 같은 반도체 물질의 층을 포함한다. 절연체 층은 예를 들어, 매립 산화물(buried oxide; BOX) 층 또는 실리콘 산화물 층일 수도 있다. 절연체 층은 실리콘 또는 유리 기판과 같은 기판 상에 제공된다. 대안적으로, 기판(102)은 게르마늄과 같은 다른 기본 반도체; 탄화 규소, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 아세나이드 및/또는 안티몬화 인듐을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수도 있다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판도 사용될 수 있다.
트랜지스터, 커패시터, 레지스터, 다이오드, 광다이오드, 퓨즈 등과 같은 능도 디바이스(104)는 기판(102)의 상면에 형성될 수도 있다. 상호 접속 구조물(106)은 능동 디바이스(104) 및 기판(102) 위에 형성될 수도 있다. 상호 접속 구조물(106)은 임의의 적절한 방법을 이용하여 형성된 도전성 피처(108)(예컨대, 도전성 라인들 및 비아들)을 포함하는 층간 유전체(inter-layer dielectric; ILD) 및/또는 금속간 유전체(inter-metal dielectric) 층을 포함할 수도 있다. ILD 및 IMD 층은 k 값, 예를 들어, 약 4.0 미만의 k 값을 갖는 로우-k 유전체 물질, 또는 예를 들어 그러한 도전성 피처들 사이에 배치된 약 2.0 미만의 k 값을 갖는 익스트라 로우-k(extra low-k; ELK) 유전체 물질을 포함할 수도 있다. 일부 실시형태에서, ILD 및 IMD 층은, 예를 들어, 스피닝, 화학적 기상 증착(CVD), 및 플라즈마 강화 CVD(PECVD)와 같은 임의의 적절한 방법에 의해 형성된, 포스포실리케이트(phosphosilicate) 유리(PSG), 보로포스포실리케이트 유리(BPSG), 플루오로실리케이트 유리(FSG), SiOxCy, 스핀-온-글래스, 스핀-온-폴리머, 실리콘 탄소 재료, 이들의 화합물, 이들의 합성물, 이들의 조합 등으로 제조될 수도 있다.
도전성 피처(108)는 단일 대머신 또는 듀얼 대머신 프로세스와 같은 대머신 프로세스에 의해 형성될 수도 있다. 도전성 피처(108)는 도전성 재료(예를 들어, 구리, 알루미늄, 텅스텐, 이들의 조합 등을 포함함)로 형성되며, 도전성 피처(108)는 확산 장벽층 및/또는 접착층(도시되지 않음)으로 라이닝(lining)될 수도 있다. 상기 확산 장벽층은, TaN, Ta, TiN, Ti, CoW 등의 하나 이상의 층으로 형성될 수도 있다. 상호 접속 구조물(106) 내의 도전성 피처(108)는 다이(100) 내에 기능 회로를 형성하기 위해 여러가지 능동 디바이스(104)를 전기적으로 연결한다. 그러한 회로에 의해 제공되는 기능은 메모리 구조물, 프로세싱 구조물, 센서, 증폭기, 전원 분배 장치, 입/출력 회로 등을 포함할 수도 있다. 당업자는 상기 실시예가 단지 여러 가지 실시형태의 애플리케이션들을 추가로 설명하기 위한 예시적인 목적을 위해 제공되며, 임의의 방식으로 여러 가지 실시형태를 제한하려는 것이 아님을 인식할 것이다. 다른 회로가 주어진 애플리케이션에 적절하게 사용될 수도 있다.
또한, 하나 이상의 에칭 정지 층(도시 생략)은 ILD 및 IMD 층 중 인접한 층들 사이에 위치될 수도 있음을 주목하여야 한다. 일반적으로, 에칭 정지 층은 비아 및/또는 컨택을 형성할 때 에칭 프로세스를 정지시키는 메커니즘을 제공한다. 에칭 정지 층은 인접하는 층, 예를 들어 하부 기판(102)과 상부 배선 구조(106)과는 다른 에칭 선택도를 갖는 유전체 재료로 형성된다. 실시형태에서, 에칭 정지 층은 CVD 또는 PECVD 기술에 의해 증착된, SiN, SiCN, SiCO, CN, 이들의 조합 등으로 형성될 수도 있다.
도 1a에 의해 추가로 예시된 바와 같이, 상호 접속 구조물(106)은 도전성 피처(108)에 인접한 ILD 및 IMD 층을 통해 또한 연장될 수 있는, 하나 이상의 밀봉 링(110)을 더 포함한다. 밀봉 링(110)은 다이(100)의 프로세싱 동안에 제공될 수도 있는 물, 화학물, 잔여물, 및/또는 오염물로부터 다이(100)의 피처[예컨대, 도전성 피처(108)]를 보호할 수도 있다. 각 밀봉 링(110)은, 다이(100)의 주변을 따라 형성될 수도 있고, 도 1c에 제공된 다이(100)의 탑 다운 뷰에 예시된 바와 같이, 다이(100)의 기능 회로 영역(120)[예컨대, 다이에 형성된 능동 디바이스(104) 및 도전성 피처(108)를 가지는 다이(100)의 영역]을 둘러싸도록 형성되는 연속적인 구조물일 수도 있다. 도 1c에는, 복수의 밀봉 링이 포함될 수도 있지만, 하나의 밀봉 링(110)이 예시되어 있다(예를 들어, 도 1a 참조). 또한, 도 1c에서, 밀봉 링(110)은 실질적으로 직사각형 형상이지만, 다른 실시형태에서는, 밀봉 링(110)이 탑 다운 뷰에 있어서 다른 형상을 가질 수있다. 도 1b에 예시된 바와 같이, 웨이퍼(200) 내의 다이(100)는 스크라이브 라인 영역(202)(예를 들어, 인접한 다이(100)의 밀봉 링(110) 사이에 배치됨)에 의해 분리된다.
도 1a를 다시 참조하면, 밀봉 링(110)은 도전성 재료로 형성될 수도 있다. 일 실시형태에서, 밀봉 링(110)은 도전성 피처(108)와 동일한 재료로, 동시에, 동일한 프로세스(들)에 의해 형성된다. 예를 들어, 밀봉 링(110)은 여러 가지 ILD 및 IMD 층에서 도전성 비아 부분이 ILD 층과 IMD 층 사이의 도전 라인 부분을 연결하는 상태로 도전 라인 부분을 포함할 수도 있다.
여러가지 실시형태에서, 밀봉 링(110)은 능동 디바이스(104)로부터 전기적으로 절연될 수도 있고, 밀봉 링(110)은 능동 디바이스(104)를 갖는 임의의 기능 회로를 형성하지 않을 수도 있다. 밀봉 링(110)은, 다이(100)의 기능 회로 영역(119)으로부터 최소 간격 만큼 이격될 수도 있다. 밀봉 링(110)과 기능 회로 사이에 최소 간격을 포함함으로써, 밀봉 링(110)의 형성 동안에 도전성 피처(108)에 대한 손상의 위험이 감소될 수도 있다. 또한, 도 1a가 기판(102)의 상부 표면에서 정지하는 것으로 밀봉 링(110)을 예시하지만, 다른 실시형태에서는, 밀봉 링(110)이 기판(102) 내로 연장될 수도 있다. 일부 실시형태에서, 밀봉 링(110)의 바닥은 실질적으로 기판(102) 내의 능동 디바이스 영역(예를 들어, 소스/드레인 영역(104’))의 바닥과 동등한 높이이거나 그보다 낮을 수도 있다.
다이(100)는 외부 연결이 이루어지는 알루미늄 패드와 같은 패드(114)를 더 포함한다. 패드(114)는 도전성 피처(108)를 통하여 능동 디바이스(104)에 전기적 접속을 제공할 수도 있다. 패드(114)는 다이(100)의 각각의 활성 측으로 지칭될 수도 있는 것 위에 있다. 패시베이션 막(112)은 상호 접속 구조물(106) 및 패드(114)의 부분 위에 배치된다. 패시베이션 막(112)은 단일 패시베이션 층 또는 다층 구조물을 포함할 수도 있다. 일부 실시형태에서, 패시베이션 막(112)은 하부 ILD 및 IMD 층과 유사한 물질(예를 들어, 로루-k 유전체)을 포함할 수도 있다. 다른 실시형태에서, 패시베이션 막(112)은 실리콘 산화물, 도핑되지 않은 실리케이트 유리, 실리콘 옥시니트라이드 등과 같은 비-유기 물질로 형성될 수도 있다. 다른 적절한 패시베이션 물질이 또한 사용될 수도 있다.
개구부는 패드(114)의 각각의 중앙 부분을 노출하도록 패시베이션 막(112)을 통하여 패턴화될 수도 있다. 패드(116)는 패시베이션 막(112)을 통해 개구부에 형성되고, UBM(under bump metallurgies)(116)으로 지칭될 수도 있다. 예시된 실시형태에서, 패드(116)는 패드(114)에 대하여 패시베이션 막(114) 내에 개구부를 통하여 형성된다. 패드(116)를 형성하는 예로서, 패시베이션 막(112)들 위에 시드 층(도시되지 않음)이 형성된다. 일부 실시형태에서, 시드 층은 금속 층이며, 이는 단일 층, 또는 상이한 재료로 형성된 복수의 서브 층을 포함하는 복합 층일 수도 있다. 일부 실시형태에서, 시드 층은 티타늄 층 및 상기 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 이용하여 형성될 수도 있다. 이어서, 포토레지스트가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수도 있고, 패터닝을 위해 광에 노출될 수도 있다. 포토레지스트의 패턴은 패드(116), 및 선택적으로 패시베이션 막(112) 위의 밀봉 링(110)의 부분에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 통해 개구부를 형성한다. 도전성 물질이 포토레지스트의 개구부에 그리고 시드 층의 노출된 부분 상에 형성된다. 도전성 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수도 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수도 있다. 그 후, 포토레지스트 및 도전성 물질이 형성되지 않은 시드 층의 일부가 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하여 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수도 있다. 일단 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은 수용가능한 에칭 프로세스를 사용함으로써, 시드 층의 노출된 부분이 제거된다. 시드 층 및 도전성 물질의 나머지 부분이 패드(116)를 형성한다. 시드 층의 나머지 부분은 패시베이션 막(112) 위에 밀봉 링(110)의 일부를 선택적으로 더 제공할 수도 있다. 패드(116)가 상이하게 형성되는 실시형태에서, 더 많은 포토레지스트 및 패터닝 단계들이 이용될 수도 있다.
도전성 커넥터(118)는 UBM(116) 상에 형성된다. 도전성 커넥터(118)는, BGA 커넥터, 솔더볼, 금속 필러, 제어된 붕괴 칩 연결(C4) 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금 기법(electroless nickel-electroless palladium-immersion gold technique; ENEPIG)으로 형성된 범프 등일 수도 있다. 도전성 커넥터(118)는 땜납, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 물질을 포함할 수도 있다. 일부 실형태에서, 도전성 커넥터(118)는 증발, 전기 도금, 인쇄, 납땜 이동, 볼 배치 등과 같은 방법을 통해 초기에 땜납 층을 형성함으로써 형성된다. 일단 땜납 층이 구조물 상에 형성되면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수도 있다. 다른 실시형태에서, 도전성 커넥터(118)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필러(예를 들어, 구리 필러)이다. 금속 필러는 솔더 프리(solder free)일 수 있고 실질적으로 수직 의 측벽을 가질 수도 있다. 일부 실시형태에서, 금속 캡층(도시되지 않음)은 금속 필러 커넥터(118)의 상부에 형성된다. 금속 캡층은, 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수도 있고, 도금 프로세스에 의해 형성될 수도 있다.
도 2는 웨이퍼(200)의 스크라이브 라인 영역(202)을 예시한다. 스크라이브 라인 영역(202)은 인접한 다이(100)의 밀봉 링(110) 사이에 배치된다. 다이(100)의 각각은 도 1a, 도 1b 및 도 1c에서 설명된 것과 유사한 피처를 가질 수도 있으며, 여기서 동일한 참조 부호들은 동일한 프로세스들을 이용하여 형성된 동일한 요소들을 나타낸다. 예를 들어, 각 다이(100)는 반도체 기판(102), (예를 들어, 도 1a를 참조, 상호 접속 구조물(106) 및 패시베이션 막(112)의 로우-k 유전체 층을 포함하는) 유전체 층(120), 및 밀봉 링(110)을 포함한다. 일부 실시형태에서, 유전체 층(120)의 두께(T1)는 약 10㎛일 수도 있다. 다른 실시형태에서, 유전체층(120)은 상이한 치수를 가질 수도 있다. 단일 스크라이브 라인 영역(202)이 예시되어 있지만, 각각의 다이(100)는 웨이퍼(200)(도시 생략)의 탑 다운 뷰에서 스크라이브 라인 영역(202)에 의해 모든 측면(예를 들어, 4개의 측면)으로 둘러싸일 수도 있다. 후술되는 실시형태의 개별화 프로세스는 다이(100)를 웨이퍼(200)의 다른 피처들로부터 완전히 분리하기 위해 각각의 다이(100)의 모든면에 적용될 수도 있다.
도 3 내지 도 5는 일부 실시형태에 따라 다이(100)를 웨이퍼(200)(예를 들어, 다른 다이(100))의 다른 피처로부터 분리하는데 사용되는 개별화 프로세스를 개시한다. 개별화 프로세스는 유전체층(120)을 통해 커프(kerf)를 형성하고 반도체 기판(102) 내로 부분적으로 연장되는데 사용되는 레이저 어블레이션(ablation) 프로세스를 포함할 수도 있다. 레이저 어블레이션 프로세스는 적절한 구성의 커프를 제공하기 위해 레이저 빔을 이용한 복수의 경로를 포함할 수도 있다. 커프가 형성된 후에, 기계적 쏘잉(sawing) 프로세스가 커프를 통해 적용되어 다이(100)를 완전히 개별화할 수도 있다.
먼저, 도 3을 참조하면, 레이저 어블레이션 프로세스가 스크라이브 라인 영역(202) 내의 웨이퍼(200)에 적용된다. 레이저 어블레이션 프로세스는 유전체 층(120) 및 기판(102)에 복수의 레이저 빔(204A 내지 204I로 라벨링됨)을 인가하는 단계를 포함할 수도 있다. 각 레이저 빔의 위치, 파워, 수 및/또는 유형이, 결과적으로 생성된 커프의 원하는 프로파일을 달성하기 위하여 제어된다. 일 실시형태에서, 적절한 프로파일의 커프를 제공하기 위해 적어도 9개의 레이저 빔(예컨대, 204A 내지 204I로 라벨링됨)이 인가된다. 적어도 9개의 레이저 빔이 웨이퍼(200)에인가될 때, 보다 더 적은 제조 결함이 후속의 기계적 쏘잉 프로세스의 결과로서 발생할 수도 있다는 것이 관찰되었다(도 5 참조). 다른 실시형태에서, 9보다 크거나 9보다 작은 것과 같은 다른 수의 레이저 빔이 웨이퍼(200)에 인가될 수도 있다.
레이저 빔(204A 내지 204I)은 후속적으로 형성된 커프의 외주로부터 안쪽으로 웨이퍼(200)에 인가될 수도 있다. 각각의 레이저 빔(204A 내지 204I)은 유전층(120)을 통해 부분적으로 기판(102) 내로 연장될 수도 있다. 레이저 빔(204A 내지 204I)은 기판(102)을 완전히 관통하지 않을 수도 있고, 레이저 빔(204A 내지 204I)은 기판의 상부면과 하부면 사이의 중간 지점에서 정지할 수도 있다. 아웃사이드-인(outside-in) 커프 형성 프로세스를 사용하는 실시형태에서, 레이저 빔(204A)은 레이저 빔(204B) 이전에 인가되고; 레이저 빔(204B)은 레이저 빔(204C) 이전에 인가되고; 레이저 빔(204D)은 레이저 빔(204E) 이전에 인가되고; 레이저 빔(204E)은 레이저 빔(204F) 이전에 인가되고; 레이저 빔(204F)은 레이저 빔(204G) 이전에 인가되고; 레이저 빔(204G)은 레이저 빔(204H) 이전에 인가되고; 레이저 빔(204H)은 레이저 빔(204I) 이전에 인가된다. 다른 실시형태에서, 레이저 빔은 상이한 순서로 웨이퍼(200)에 인가될 수도 있다. 예를 들어, 다른 실시형태에서, 레이저 빔(204A 내지 204I)은 후속적으로 형성된 커프의 중앙으로부터 외측으로 웨이퍼(200)에 인가될 수도 있다. 인사이드-아웃(inside-out) 커프 형성 프로세스를 이용하는 실시형태에서, 레이저 빔(204I)은 레이저 빔(204G 또는 204H) 이전에 인가되고; 레이저 빔(204G 및 204H)은 레이저 빔(204E 또는 204F) 이전에 인가되고; 레이저 빔(204E 및 204F)은 레이저 빔(204C 또는 204D) 이전에 인가되고; 레이저 빔(204C 및 204D)은 레이저 빔(204A 또는 204B) 전에 인가된다. 또한, 각각의 레이저 빔(204A 내지 204I)은 약 0.1 와트(W) 내지 약 6W의 전력으로 인가될 수도 있다.
도 4는 도 3과 관련하여 설명되는 레이저 어블레이션 프로세스를 이용하여 형성된 결과적인 커프(206)를 예시한다. 커프(206)는 유전체 층(120)을 통해 부분적으로 기판(102) 내로 연장된다. 커프(206)가 기판(102)을 관통해 완전히 연장되지 않는 여러 가지 실시형태에서, 커프(206)의 하부면은 기판(102)의 재료를 노출시킨다. 일부 실시형태에서, 커프(206)는 웨이퍼(200) 내로 약 13㎛ 이상의 깊이 T2까지 연장된다. 다른 실시형태에서, 커프(206)는 웨이퍼(200) 내로 상이한 깊이로 연장될 수도 있다.
또한, 레이저 어블레이션 프로세스의 결과로서, 유전체 물질(120) 및 기판(102)의 측벽 상에 리캐스트 영역(208)이 형성될 수도 있다. 이러한 리캐스트 영역(208)은 커프(206)의 형성 동안에 레이저 빔(204)(도 3 참조)에 의해 조사된 재료(예컨대, 유전체 물질(120) 및/또는 기판102)의 재료)의 재증착의 결과로서 형성될 수도 있다. 리캐스트 영역(208)은 대칭적인 것(예컨대, 커프(206)의 대향 측벽 상에 동일한 형상을 가짐)으로서 예시되지만, 일부 실시형태에서, 리캐스트 영역(208)은 커프(206)의 각 측벽 상에 상이한 프로파일을 가질 수도 있다. 리캐스트 영역(208)은 약 5㎛ 내지 약 15㎛의 가장 넓은 지점에서 폭(W1)을 가질 수도 있다. 또한, 제1 밀봉 링(110)으로부터 제1 리캐스트 영역(208)까지의 측면 거리(W2)는 약 10㎛ 이상일 수도 있고, 제2 밀봉 링(110)으로부터 제2 리캐스트 영역(208)까지의 측면 거리(W2)는 약 10㎛ 이상일 수도 있다. 제1 밀봉 링(110)/제1 리캐스트 영역(208)은 제2 밀봉 링(110)/제2 리캐스트 영역(208)과는 커프(206)의 대향 측부 상에 배치될 수도 있다. 측면 거리(W2 및 W3)은 동일하거나 상이할 수도 있다. 다른 실시형태에서, 리캐스트 영역(208)은 상이한 치수를 가질 수도 있거나 또는 밀봉 링(110)으로부터 상이한 거리에 배치될 수도 있다.
커프(206)는 개별화로 인한 제조 결함을 줄이기 위해 특정 프로파일 및/또는 치수로 형성된다. 예를 들어, 커프(206)는 유전체층(120)의 상부 표면에서 대향하는 리캐스트 영역(208) 사이에 제1 폭(W4)을 가지며, 커프(206)는 유전체층(120)의 하부면/기판의 상부 표면에서 대향하는 리캐스트 영역(208) 사이에 제2 폭(W5)을 가진다. 여러 가지 실시형태에서, 폭(W5)에 대한 폭(W4)의 비(ratio)는 적어도 약 0.6일 수도 있다. 또한, 커프(206)의 하부면과 커프(206)의 측벽 사이의 각도 θ는 약 90°내지 약 135°일 수도 있다. 이러한 프로파일을 가진 커프(206)를 형성하기 위해 레이저 어블레이션 프로세스를 이용함으로써, 후속의 기계적 쏘잉 프로세스(예를 들어, 도 5 참조) 동안에 유전체 층(120)의 박리/균열이 감소될 수도 있다는 것이 관찰되었다. 예를 들어, 커프(206)를 유전체 층(120)의 하부면에서 상대적으로 넓고 상대적으로 수직(또는 둔각의 측벽)이 되도록 구성함으로써, 후속의 기계적 쏘잉 프로세스(예컨대, 톱날에 의해) 동안에 유전체 층(120)의 노출된 표면에의 충격이 감소되거나 또는 적어도 피할 수 있다. 후속의 기계적 쏘잉 프로세스에서의 톱날(들)의 충격 영역을 감소시킴으로써, 이들 프로세스 동안에 유전체 층(120)의 박리 및/또는 균열이 감소될 수 있다. 또한, 커프(206) 및 각도 θ의 전체 크기가 증가하기 때문에, 유전체 층(120)에 충돌할 실질적인 위험없이 톱날을 적용하기 위한 프로세스 윈도우가 증가될 수 있다. 따라서, 제조 결함이 감소될 수도 있고 수율이 향상될 수도 있다. 예를 들어, 전술한 프로세스를 사용하는 실험에서, 반도체 디바이스의 수율의 25% 개선이 관찰되었다.
도 5는 개별화 프로세스의 다음 단계를 예시한다. 도시된 바와 같이, 톱날(210)은 개별화 프로세스를 완료하기 위해 기계적 쏘잉 단계에서 사용된다. 톱날(210)은 전술한 레이저 어블레이션 프로세스에 의해 형성된 커프(206)에 정렬된다. 톱날(210)은 기판(102)의 나머지 하부를 완전히 잘라내는데 사용된다. 예시된 실시형태에서, 톱날은 폭(W6)을 갖는다. 일부 실시형태에서, 폭(W6)은 유전체 층(120)의 하부면에서의 커프(206)의 폭(W5)(도 4 참조)보다 작다. 일 실시형태에서, 폭(W6)은, 폭(W5)에 따라 폭(W6)의 다른 값들이 사용될 수도 있지만, 예를 들어 약 10㎛ 내지 약 100㎛일 수도 있다. 다른 실시형태에서, 톱날(210)은 상이한 두께를 가질 수도 있다. 또한, 다른 실시형태에서, 개별화 프로세스를 완료하기 위해 복수의 톱날(예를 들어, 동일하거나 상이한 두께를 가짐) 및 복수의 기계적 쏘잉 단계가 사용될 수도 있다.
도 5에 의해 예시된 바와 같이, 톱날(210)은 기판(102)의 측벽(102A)을 형성한다. 일 실시형태에서, 리캐스트 영역(208)의 측벽은 유전체 층(120)의 상부 표면에서 측방향 거리(W7) 만큼 측벽(102A)으로부터 이격될 수도 있고, 리캐스트 영역(208)의 측벽은 유전체층(120)의 하부면에서 거리(W8) 만큼 측벽(102A)으로부터 이격될 수도 있다. 일부 실시형태에서, 거리(W7)는 약 10㎛ 이상인 반면에 거리(W8)은 약 10㎛ 내지 약 20㎛이다. 커프(206)(도 4 참조)의 폭 W4/W5 및/또는 거리 W7/W8가 상기 범위 내에 있는 경우, 톱날을 사용하는 개별화로 인한 제조 결함(예를 들어, 유전체 층(120)의 박리/균열)이 더 적어짐이 관찰되었다.
다이(100)가 실시형태 개별화 프로세스를 사용하여 개별화된 후에, 다이(100)는 디바이스 패키지 내의 다른 디바이스 피처로로 패키징될 수도 있다. 예컨대, 도 6a 및 도 6b는 개별화된 다이(100)를 가진 디바이스 패키지(300)를 예시한다. 여러 가지 실시형태에서, 복수의 다이(100)(예를 들어, 동일한 웨이퍼 또는 상이한 웨이퍼로부터 개별화됨)는 단일 디바이스 패키지(300)로 개별화되고 패키징될 수도 있다. 다이(100)는 논리 다이(예를 들어, 중앙 처리 장치, 마이크로컨트롤러 등), 메모리 다이(예를 들어, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(예를 들어, 전력 관리 집적 회로(PMIC) 다이), 무선 주파수(RF) 다이, 센서 다이, 마이크로-전자-기계-시스템(MEMS) 다이, 단일 프로세싱 다이(예를 들어, 디지털 신호 프로세싱(DSP) 다이), 프론트-엔드 다이(예를 들어, 아날로그 프론트-엔드(AFE) 다이) 등, 또는 이들의 조합일 수도 있다. 또한, 일부 실시형태에서, 다이(100)는 상이한 크기(예를 들어, 상이한 높이 및/또는 표면적)를 가질 수도 있고, 다른 실시형태에서, 다이(100)는 동일한 크기(예를 들어, 동일한 높이 및/또는 표면적)를 가질 수도 있다.
다이(302)는 임의의 적합한 본딩 기술(예를 들어, 다이(100)의 도전성 커넥터(118)를 사용하는 플립 칩 본딩)을 사용하여 더 큰 웨이퍼(도시 생략)의 일부인 반면에, 다이(100)는 다이(302)에 초기에 본딩될 수도 있다. 일부 실시형태에서, 다이(302)는 능동 디바이스가 없고 기판 재료(예를 들어, 실리콘, 필러를 갖는 또는 갖지 않는 폴리머 재료, 이들의 조합 등)를 통해 연장되는 도전성 비아(306)를 갖는 인터포저이다. 도전성 비아(306)는 다이(100)가 다이(302)의 대향 표면에 본딩되는 다이(302)의 표면으로부터 전기적 라우팅을 제공한다. 예를 들어, 도전성 비아(306)는 도전성 커넥터(118)와 다이(302)의 도전성 커넥터(308) 사이의 전기적 라우팅을 제공한다. 도전성 커넥터(306)는 BGA 커넥터, 솔더 볼, 금속 필러, C4 범프, 마이크로 범프, ENEPIG 형성 범프 등일 수도 있다. 도전성 커넥터(306)는 납땜, 구리, 알루미늄, 금, 니켈,은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 물질을 포함할 수도 있다. 일부 실시형태에서, 도전성 커넥터(306)는 증발, 전기 도금, 인쇄, 납땜 이동, 볼 배치 등과 같은 통상적으로 사용되는 방법을 통해 초기에 땜납 층을 형성함으로써 형성된다. 일단 땜납 층이 구조물 상에 형성되면, 물질을 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수도 있다. 다른 실시형태에서, 도전성 커넥터(306)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필러(예를 들어, 구리 필러)이다. 금속 필러는 솔더 프리일 수 있고 실질적으로 수직인 측벽을 가질 수도 있다. 일부 실시형태에서, 금속 캡층(도시되지 않음)은 금속 필러 커넥터(306)의 상부에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수도 있으며, 도금 프로세스에 의해 형성될 수도 있다.
또한, 다이(302)는 선택적으로 상이한 다이(100)와 관통 다이(302) 사이의 전기적 라우팅을 제공하는 도전성 피처를 포함하는 재분배 층(명시적으로 예시되지 않음)을 포함할 수도 있다. 다른 실시형태에서, 다이(302)는 상이한 구성을 가질 수도 있다. 예를 들어, 다이(302)는 내부에 배치된 능동 디바이스, 수동 디바이스, 기능 회로, 이들의 조합 등을 갖는 반도체 디바이스 다이일 수도 있다.
다이(100)가 다이(302)에 본딩된 이후에, 다이(100)와 다이(302) 사이에 적어도 부분적으로 다이(100) 주위에 밀봉제(304)가 형성될 수도 있다. 밀봉제(304)는 몰딩 화합물, 에폭시, 언더필 등을 포함할 수도 있으며, 압축 성형, 트랜스퍼 성형, 모세관력 등에 의해 적용될 수도 있다. 밀봉제(304)는 패키지(300) 내의 도전성 커넥터(118)에 구조적 지지를 제공하기 위하여 도전성 커넥터(118) 주위에 배치될 수도 있다. 또한, 밀봉제(304)는 다이(100)의 측벽을 따라 부분적으로 연장될 수도 있다. 예시된 실시형태에서, 다이(100)는 밀봉제(304)보다 더 높게 연장된다. 다른 실시형태에서, 밀봉제(304)는 다이(100) 보다 높게 연장되거나 다이(100)의 상부 표면과 실질적으로 동일한 높이에 있는 상부 표면을 가질 수도 있다.
다이(100)를 개별화하는데 사용되는 개별화 프로세스로 인해, 다이의 다른 측벽은 도 6b에 예시된 바와 같은 프로파일을 가질 수도 있다. 도 6b는 패키지(300)의 영역(300A)[도 6a를 또한 참조]을 예시한다. 도 6b에 예시된 바와 같이, 다이(100)는 영역(300A)에서 제1 측벽(100A) 및 제2 측벽(100B)을 포함하고 다이(100)의 동일 측부 상에 배치된다. 제1 측벽(100A)의 재료는 기판(102)의 재료일 수도 있는 반면에, 제2 측벽(100B)의 재료는 리캐스터 영역(208)의 재료일 수도 있다. 다이(100)의 하부면(100C)은 제1 측벽(100A)을 제2 측벽(100B)에 연결시킨다. 제1 측벽(100A)은 제2 측벽(100B)으로부터 유전체층(120)과 기판(102) 사이의 인터페이스에서 거리(W8) 만큼 측방으로 이격되며, 제1 측벽(100A)은 기판(102)에 대향하는 유전체 층(120)의 표면에서 거리(W7) 만큼 제2 측벽(100B)으로부터 측방으로 이격된다. 일부 실시형태에서, 거리(W7)는 약 10㎛ 이상이고 거리(W8)는 약 10㎛ 내지 약 20㎛이다. 밀봉제(304)는 제2 측벽(100B)을 따라 연장되고, 일부 실시형태에서 제1 측벽(100A)의 적어도 일부를 따라 추가로 연장될 수도 있다. 이러한 실시형태에서, 밀봉제(304)는 하부면(100C)과 접촉할 수도 있다. 다른 실시형태에서, 밀봉제(304)는 다이(100)의 표면에 비례하는 상이한 형상 및/또는 크기를 가질 수도 있다.
다시 도 6a를 참조하면, 다이(302)는 밀봉제(304)가 형성된 이후에 웨이퍼(도시되지 않음) 내의 다른 피처로부터 개별화될 수도 있다. 일부 실시형태에서, 개별화 프로세스는 다이(100)에 적용된 개별화 프로세스와 실질적으로 유사할 수도 있다. 다른 실시형태에서, 개별화된 다이(302)에 다른 유형의 개별화 프로세스(예를 들어, 레이저 빔이 있거나 없는 개별화 프로세스)가 적용될 수도 있다.
다이(302)가 개별화된 이후에, 다이(302)는 패키지 기판(312)에 본딩될 수도 있다. 패키지 기판(312)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 제조될 수도 있다. 대안 적으로, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 인듐 아세나이드, 인듐 인화물, 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 물질이 또한 사용될 수도 있다. 또한, 패키지 기판(312)은 SOI 기판일 수도 있다. 일반적으로, 패키지 기판(312)은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 하나의 대안적인 실시형태에서, 패키지 기판(312)은 유리 섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 코어 재료의 일례는 FR4와 같은 유리 섬유 수지이다. 코어 재료의 대안으로는 BT(bismaleimide-triazine) 수지, 또는 대안적으로 PCB 재료 또는 필름을 포함한다. 패키지 기판(312)에는 ABF 또는 다른 라미네이트와 같은 빌드업 필름이 사용될 수도 있다.
패키지 기판(312)은 능동 및 수동 디바이스(도 6a에 도시되지 않음)를 포함할 수도 있다. 당업자는 트랜지스터, 커패시터, 레지스터, 이들의 조합 등과 같은 다양한 디바이스가 패키지(300)에 대한 설계의 구조적 및 기능적 요구를 생성하기 위해 사용될 수도 있음을 인식한다. 디바이스들은 임의의 적절한 방법을 사용하여 형성될 수도 있다.
패키지 기판(312)은 또한 금속화 층 및 비아(도시되지 않음) 그리고 금속화 층 및 비아 위의 본드 패드를 포함할 수도 있다. 금속화 층은 능동 디바이스 및 수동 디바이스 위에 형성될 수도 있고 기능 회로를 형성하기 위하여 여러 가지 디바이스를 연결하기 위해 설계된다. 금속 화 층은 도전성 재료의 층을 상호 접속하는 비아를 사용하여 유전체(예를 들어, 로우-k 유전체 재료) 및 도전성 재료(예컨대, 구리)의 층을 교번하여 형성될 수도 있고, 임의의 적절한 프로세스(예를 들어, 증착, 대머신, 듀얼 대머신 등)를 통하여 형성될 수도 있다. 일부 실시형태에서, 패키지 기판(312)은 실질적으로 능동 및 수동 디바이스가 없다.
일부 실시형태에서, 다이(302) 상의 도전성 커넥터(308)들은 다이(302)를 패키지 기판(312)의 본딩 패드에 부착하기 위하여 리플로우 처리될 수 있다. 도전성 커넥터(308)는, 다이(302)가 패키지 기판(312)에 부착된 이후에 남겨진 에폭시 플럭스의 에폭시 부분의 적어도 일부로 리플로우 처리되기 이전에, 상부에 형성된 에폭시 플럭스(도시되지 않음)를 가질 수도 있다. 이러한 남겨진 에폭시 부분은 스트레스를 감소시키고 도전성 컨넥터(308)를 리플로우함으로써 기인하는 조인트를 보호하기 위하여 언더필로서 기능할 수도 있다. 일부 실시형태에서, 언더필(310)은 다이(302)와 패키지 기판(312) 사이에 그리고 도전성 커넥터(308)를 둘러싸면서 형성될 수도 있다. 언더필은 다이(302)가 부착된 이후에 모세관 유동 프로세스에 의해 형성될 수도 있거나 또는 다이(302)가 부착되기 이전에 적절한 증착 방법에 의해 형성될 수도 있다.
패키지 기판(312) 내의 도전성 피처는 다이(302)로서 패키지 기판(312)의 대향 측부에 배치된 도전성 커넥터(314)에 다이(302) 및 다이(100)를 전기적으로 접속할 수도 있다. 일부 실시형태에서, 도전성 커넥터(314)는 C4 범프, BGA 볼, 마이크로 범프 등일 수 있고, 도전성 커넥터(314)는 다른 패키지, 다른 패키지 기판, 다른 인터포저, 마더 보드 등과 같은 다른 반도체 피처에 패키지(300)를 전기적으로 접속하는데 사용될 수도 있다.
본원에 기재된 바와 같이, 개별화 공정은 웨이퍼의 다른 피처(예를 들어, 다른 반도체 다이)로부터 반도체 칩을 개별화하는데 사용될 수도 있다. 개별화 프로세서는 먼저 적절한 프로파일의 웨이퍼 내에 커프를 형성하기 위해 레이저 어블레이션 프로세스를 이용하는 단계를 포함할 수도 있다. 레이저 어블레이션 프로세스의 파라미터(예를 들어, 인가된 레이저 빔의 전력, 위치, 순서, 인가된 레이저 빔의 개수)가 적절한 커프를 제공하기 위해 제어될 수도 있다. 예를 들어, 커프는 반도체 기판에 복수의 유전체 층을 통해 연장될 수도 있다. 커프는 후속의 다이 싱 프로세스에 대한 더 큰 프로세스 윈도우를 제공하기 위해 유전체 층의 대향 측면에 특정의 폭을 가질 수도 있다. 이후에, 기계적 쏘잉 프로세스는 완전히 웨이퍼로부터 상기 다이를 분리하기 위해 적용될 수도 있다. 또한 전술한 바와 같은 프로파일을 가지기 위하여 커프를 제어함으로써, 제조 결함(예를 들어, 유전체층 박리 및/또는 균열)이 기계적 쏘잉 프로세스 동안에 감소될 수 있다는 것이 관찰되었다. 따라서, 개별화 프로세스의 신뢰성 및 수율을 향상시킬 수도 있다.
상기에는 당 기술 분야의 숙련자들이 본 개시의 양태를 더 잘 이해할 수도 있도록 다수의 실시형태의 특징을 개략 설명하였다. 당업자들은 이들이 본 명세서에 소개된 실시형태의 동일한 목적을 수행하고 및/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조물을 설계하거나 수정하기 위한 기초로서 본 개시내용을 용이하게 사용할 수도 있다는 것을 이해해야 한다. 당업자들은 또한 이러한 등가의 구성이 본 개시의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 개시의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 변형을 행할 수도 있다는 것을 인식해야 한다.

Claims (10)

  1. 방법에 있어서,
    웨이퍼를 수용하는 단계로서, 상기 웨이퍼는,
    제1 집적 회로 다이(die);
    제2 집적 회로 다이; 및
    상기 제1 집적 회로 다이와 상기 제2 집적 회로 다이 사이의 스크라이브 라인 영역을 구비하는 것인, 상기 웨이퍼를 수용하는 단계와,
    상기 스크라이브 라인 영역 내에 커프(kerf)를 형성하는 단계로서, 상기 커프는 복수의 유전체 층들을 관통하여 반도체 기판 내로 연장되는 것인, 상기 커프를 형성하는 단계
    를 포함하며,
    상기 커프는,
    상기 복수의 유전체 층들과 상기 반도체 기판 사이의 인터페이스에서의 제1 폭과,
    상기 반도체 기판에 대향하는 상기 복수의 유전체 층들의 표면에서의 제2 폭을 가지며,
    상기 제2 폭에 대한 상기 제1 폭의 비(ratio)는 적어도 0.6인 것인 방법.
  2. 제1항에 있어서, 상기 커프를 형성하는 단계 이후에, 상기 제2 집적 회로 다이로부터 상기 제1 집적 회로 다이를 완전히 분리하도록 기계적 쏘잉(sawing) 프로세스를 이용하는 단계를 더 포함하는 방법.
  3. 제2항에 있어서, 상기 기계적 쏘잉 프로세스는, 제3 폭을 가지는 톱날(saw blade)을 이용하는 단계를 포함하며, 상기 제3 폭은 상기 제1 폭보다 작은 것인 방법.
  4. 제1항에 있어서, 상기 스크라이브 라인 영역 내에 커프를 형성하는 단계는, 레이저 어블레이션(ablation) 프로세스를 포함하는 것인 방법.
  5. 제4항에 있어서, 상기 레이저 어블레이션 프로세스는 또한, 상기 복수의 유전체 층들의 측벽과 상기 반도체 기판의 측벽 상에 리캐스트(recast) 영역을 형성하는 것인 방법,
  6. 제4항에 있어서, 상기 레이저 어블레이션 프로세스는,
    상기 스크라이브 라인 영역 내의 제1 위치에 제1 레이저 빔을 인가(apply)하는 단계와,
    상기 제1 레이저 빔을 인가한 이후에, 상기 스크라이브 라인 영역 내의 제2 위치에 제2 레이저 빔을 인가하는 단계와,
    상기 제2 레이저 빔을 인가한 이후에, 상기 스크라이브 라인 영역 내의 제3 위치에 제3 레이저 빔을 인가하는 단계를 포함하며,
    상기 제2 위치는 상기 제1 위치와 상기 제3 위치 사이에 있는 것인 방법.
  7. 제4항에 있어서, 상기 레이저 어블레이션 프로세스는,
    상기 스크라이브 라인 영역 내의 제1 위치에 제1 레이저 빔을 인가하는 단계와,
    상기 제1 레이저 빔을 인가한 이후에, 상기 스크라이브 라인 영역 내의 제2 위치에 제2 레이저 빔을 인가하는 단계와,
    상기 제2 레이저 빔을 인가한 이후에, 상기 스크라이브 라인 영역 내의 제3 위치에 제3 레이저 빔을 인가하는 단계를 포함하며,
    상기 제3 위치는 상기 제1 위치와 상기 제2 위치 사이에 있는 것인 방법.
  8. 방법에 있어서,
    웨이퍼로부터 반도체 다이를 개별화(singulating)하는 단계를 포함하며,
    상기 반도체 다이를 개별화하는 단계는,
    복수의 레이저 빔들을 이용하여 상기 반도체 다이에 인접한 스크라이브 라인 영역 내에 커프(kerf)를 형성하는 단계로서, 상기 커프는 복수의 유전체 층들을 관통하여 반도체 기판 내로 부분적으로 연장되는 것인, 상기 커프를 형성하는 단계와,
    상기 커프에 톱날을 정렬시키는 단계로서, 상기 톱날은 상기 복수의 유전체 층들과 상기 반도체 기판 사이의 인터페이스에서 상기 커프보다 좁은 것인, 상기 톱날을 정렬시키는 단계와,
    상기 커프에 의해 노출된 상기 반도체 기판의 하부 부분을 자르기 위하여 상기 톱날을 이용하는 단계를 포함하는 방법.
  9. 제8항에 있어서, 상기 반도체 다이를 개별화하는 단계 이후에, 복수의 도전성 커넥터들을 이용하여 상기 반도체 다이를 또 다른 다이에 본딩하는 단계를 더 포함하며,
    상기 반도체 다이를 본딩하는 단계 이후에, 상기 반도체 다이는,
    제1 측벽; 및
    상기 제1 측벽 아래에 있는 제2 측벽
    을 구비하며,
    상기 제1 측벽은 상기 제2 측벽으로부터 측방으로 이격되어 있는 것인 방법.
  10. 디바이스에 있어서,
    제1 반도체 다이로서, 상기 제1 반도체 다이는,
    반도체 기판;
    상기 반도체 기판과의 인터페이스를 가지는 복수의 유전체 층들;
    제1 측벽; 및
    상기 제1 측벽 아래에 있고, 상기 제1 측벽과는 상기 제1 반도체 다이의 동일한 측부(side) 상에 배치되는 제2 측벽으로서, 상기 제1 측벽은 상기 제2 측벽으로부터 측방으로 이격되어 있는 것인, 상기 제2 측벽
    을 구비하는 것인, 상기 제1 반도체 다이와,
    상기 제1 반도체 다이의 상기 제2 측벽을 따라 연장되는 언더필(underfill)을 구비하는 디바이스.
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