KR20170137110A

KR20170137110A - 평탄한 가스 방전관 디바이스들 및 방법들

Info

Publication number: KR20170137110A
Application number: KR1020177029651A
Authority: KR
Inventors: 얀 히스; 고든 엘. 본스
Original assignee: 본스인코오포레이티드
Priority date: 2015-03-17
Filing date: 2016-03-17
Publication date: 2017-12-12
Also published as: EP3644340A3; EP3271934A4; JP2018512709A; CN107836032A; KR102613778B1; US20160276146A1; CN107836032B; US10032621B2; EP3644340A2; EP3271934A1; JP7046604B2; WO2016149553A1

Abstract

평탄한 방전관들에 관련된 디바이스들 및 방법들. 일부 실시예들에서, 가스 방전관(GDT) 디바이스는 제1 측면 및 제2 측면을 갖고 개구부를 정의하는 제1 절연체 기판을 포함할 수 있다. GDT 디바이스는, 제2 절연체 기판 및 제3 절연체 기판의 내향 표면들과 제1 절연체 기판의 개구부가 챔버를 정의하도록, 제1 시일 및 제2 시일을 사용하여, 제1 절연체 기판의 제1 측면 및 제2 측면에, 각각, 실장된 제2 절연체 기판 및 제3 절연체 기판을 추가로 포함할 수 있다. GDT 디바이스는 제2 절연체 기판 및 제3 절연체 기판의 각자의 내향 표면들 상에 구현된 제1 전극 및 제2 전극, 그리고 GDT 디바이스의 적어도 하나의 외부 표면 상에 구현된 제1 단자 및 제2 단자를 추가로 포함할 수 있다. GDT 디바이스는 제1 전극 및 제2 전극과 제1 단자 및 제2 단자 사이에, 각각, 구현된 전기적 연결부들을 추가로 포함할 수 있다.

Description

평탄한 가스 방전관 디바이스들 및 방법들

관련 출원(들)의 상호 참조

본 출원은 2015년 3월 17일에 출원된, 발명의 명칭이 "MICRO FLAT GAS DISCHARGE TUBES"인 미국 가출원 제62/134,533호 - 그 개시내용은 이로써 참조에 의해 그 전체가 본원에 명확히 원용됨 - 를 우선권 주장한다.

본 개시내용은 평탄한 가스 방전관들에 관한 것이다.

많은 전자 디바이스들 및 회로들은 2개의 전극들 사이에 구속(confine)된 일정 부피의 가스를 갖는 가스 방전관(gas discharge tube, GDT) 디바이스를 이용한다. 2개의 전극들 사이에 충분한 전위차가 존재할 때, 가스가 이온화될 수 있어서, 전도성 매질(conductive medium)을 제공함으로써, 아크 형태의 전류를 생성한다.

이러한 작동 원리에 기초하여, GDT는 전기적 교란(electrical disturbance)들 동안 다양한 적용분야들에 대한 신뢰성 있고 효과적인 과전압 보호를 제공하도록 구성될 수 있다. 일부 적용분야들에서, GDT는, 예를 들어, 반도체 애벌란시 다이오드(avalanche diode) 또는 사이리스터 디바이스보다 바람직할 수 있다. 반도체 디바이스들은 전형적으로 인가된 전압에 의존하는 보다 높은 커패시턴스들을 갖는다. 이것은 보호된 통신 채널에 복구불능 왜곡과 높은 삽입 손실 및 귀환 손실을 야기할 수 있다. 그에 따라, GDT는 과전압들과 같은 전기적 교란들에 대한 보호가 요망되는 통신 및 다른 적용분야들에서 빈번히 사용된다.

일부 구현들에서, 본 개시내용은, 제1 측면 및 제2 측면을 갖고 개구부를 정의하는 제1 절연체 기판을 포함하는, 가스 방전관(GDT) 디바이스에 관한 것이다. GDT 디바이스는, 제2 절연체 기판 및 제3 절연체 기판의 내향 표면(inward facing surface)들과 제1 절연체 기판의 개구부가 챔버를 정의하도록, 제1 절연체 기판의 제1 측면 및 제2 측면에, 각각, 실장(mount)된 제2 절연체 기판 및 제3 절연체 기판을 추가로 포함한다. GDT 디바이스는 챔버의 하나 이상의 내향 표면들 상에 구현된 제1 전극 및 제2 전극을 추가로 포함한다. GDT 디바이스는 GDT 디바이스의 적어도 하나의 외부 표면 상에 구현된 제1 단자 및 제2 단자를 추가로 포함한다. GDT 디바이스는 제1 전극 및 제2 전극과 제1 단자 및 제2 단자 사이에, 각각, 구현된 전기적 연결부(electrical connection)들을 추가로 포함한다.

일부 실시예들에서, 제1 전극 및 제2 전극은 제2 절연체 기판의 내향 표면 상에 구현될 수 있다. 일부 실시예들에서, 제1 전극 및 제2 전극은, 각각, 제2 절연체 기판 및 제3 절연체 기판의 내향 표면들 상에 구현될 수 있다.

일부 실시예들에서, 제1 절연체 기판은 세라믹 층을 포함할 수 있다. 제2 절연체 기판 및 제3 절연체 기판 각각은 세라믹 층을 포함할 수 있다.

일부 실시예들에서, GDT 디바이스는 챔버의 실링(sealing)을 용이하게 하도록 구성된 제1 시일(seal) 및 제2 시일을 추가로 포함할 수 있다. 제1 시일은 제2 절연체 기판과 제1 절연체 기판 사이에 구현될 수 있고, 제2 시일은 제3 절연체 기판과 제1 절연체 기판 사이에 구현될 수 있다. 일부 실시예들에서, 제1 시일 및 제2 시일 각각은 전기 전도성 시일(electrically conductive seal) 또는 전기 비전도성 시일(electrically non-conductive seal)일 수 있다.

일부 실시예들에서, 제1 단자 및 제2 단자는 적어도 제2 절연체 기판 상에 구현될 수 있다. 제1 단자 및 제2 단자는 또한 제3 절연체 기판 상에 구현되고 제2 절연체 기판 상의 그 각자의 제1 단자 및 제2 단자에 전기적으로 연결될 수 있다.

일부 실시예들에서, 전기적 연결부들은, 제2 절연체 기판을 관통하여 연장되고 제1 전극을 제1 단자에 전기적으로 연결시키도록 구성된, 제1 내부 비아를 포함할 수 있다. 전기적 연결부들은, 제3 절연체 기판을 관통하여 연장되고 제2 전극을 제3 절연체 기판의 외향 표면(outward facing surface) 상의 전도체 특징부(conductor feature)에 전기적으로 연결시키도록 구성된, 제2 내부 비아를 추가로 포함할 수 있다. 전기적 연결부들은 제3 절연체 기판, 제1 절연체 기판, 및 제2 절연체 기판을 관통하여 연장되는 제3 내부 비아를 추가로 포함할 수 있고, 제3 내부 비아는 제3 절연체 기판의 외향 표면 상의 전도체 특징부와 제2 단자를 전기적으로 연결시키도록 구성된다. 전기적 연결부들은, GDT 디바이스의 측면 에지(side edge) 상에 구현되고 제3 절연체 기판의 외향 표면 상의 전도체 특징부와 제2 단자를 전기적으로 연결시키도록 구성된, 외부 전도성 특징부(external conductive feature)를 추가로 포함할 수 있다. 외부 전도성 특징부는 전기 전도성 재료로 적어도 부분적으로 충전(fill) 및/또는 도금(plate)된 캐스털레이션 특징부(castellation feature)를 포함할 수 있다.

일부 실시예들에서, 전기적 연결부들은 제1 전극으로부터 GDT 디바이스의 제1 측면 에지 쪽으로 측방으로 연장되는 제1 금속화된 트레이스(metalized trace), 및 제2 전극으로부터 GDT 디바이스의 제2 측면 에지 쪽으로 측방으로 연장되는 제2 금속화된 트레이스를 포함할 수 있다. 제1 측면 에지와 제2 측면 에지는 반대쪽에 있는 에지(opposing edge)들일 수 있다. 전기적 연결부들은 제1 측면 에지 상에 구현되고 제1 금속화된 트레이스를 제1 단자에 전기적으로 연결시키도록 구성된 제1 외부 전도성 특징부, 및 제2 측면 에지 상에 구현되고 제2 금속화된 트레이스를 제2 단자에 전기적으로 연결시키도록 구성된 제2 외부 전도성 특징부를 추가로 포함할 수 있다. 제1 외부 전도성 특징부 및 제2 외부 전도성 특징부 각각은 전기 전도성 재료로 적어도 부분적으로 충전 및/또는 도금된 캐스털레이션 특징부를 포함할 수 있다.

일부 실시예들에서, 제1 단자는 제2 절연체 기판 상에 구현될 수 있고, 제2 단자는 제3 절연체 기판 상에 구현될 수 있다. 전기적 연결부들은 제1 전극으로부터 제2 절연체 기판의 측면 에지에 또는 그 근방에 있는 위치 쪽으로 측방으로 연장되는 제1 금속화된 트레이스, 및 제2 전극으로부터 제3 절연체 기판의 측면 에지에 또는 그 근방에 있는 위치 쪽으로 측방으로 연장되는 제2 금속화된 트레이스를 포함할 수 있다. 제2 절연체 기판의 측면 에지와 제3 절연체 기판의 측면 에지는 반대쪽에 있는 에지들일 수 있다. 전기적 연결부들은 제2 절연체 기판의 측면 에지 상에 구현되고 제1 금속화된 트레이스를 제1 단자에 전기적으로 연결시키도록 구성된 제1 외부 전도성 특징부, 및 제3 절연체 기판의 측면 에지 상에 구현되고 제2 금속화된 트레이스를 제2 단자에 전기적으로 연결시키도록 구성된 제2 외부 전도성 특징부를 추가로 포함할 수 있다. 제1 외부 전도성 특징부 및 제2 외부 전도성 특징부 각각은 전기 전도성 재료로 적어도 부분적으로 충전 및/또는 도금된 캐스털레이션 특징부를 포함할 수 있다.

일부 실시예들에서, 전기적 연결부들은 제2 절연체 기판을 관통하여 구현되고 제1 금속화된 트레이스를 제1 단자에 전기적으로 연결시키도록 구성된 제1 내부 전도성 비아(internal conductive via), 및 제3 절연체 기판을 관통하여 구현되고 제2 금속화된 트레이스를 제2 단자에 전기적으로 연결시키도록 구성된 제2 내부 전도성 비아를 추가로 포함할 수 있다.

일부 실시예들에서, 개구부는 원통형 형상을 가질 수 있다. 일부 실시예들에서, 제1 절연체 기판은 적어도 하나의 부가적인 개구부를 추가로 정의할 수 있고, 제2 절연체 기판 및 제3 절연체 기판은 어레이로 배열된(arranged in an array) 복수의 챔버들을 정의하기 위해 적어도 하나의 부가적인 개구부 각각에 대한 각자의 부가적인 제1 전극 및 제2 전극을 포함할 수 있다. 일부 실시예들에서, 복수의 챔버들 중 적어도 일부는 전기적으로 상호연결될 수 있다.

일부 실시예들에서, GDT 디바이스는 제1 적층 챔버(stacked chamber) 및 제2 적층 챔버를 생성하기 위해 GDT 디바이스와 적층된 다른 GDT 디바이스를 추가로 포함할 수 있다. 일부 실시예들에서, 적층 챔버들 중 적어도 일부는 전기적으로 상호연결될 수 있다. 일부 실시예들에서, 제1 적층 챔버 및 제2 적층 챔버 각각은 실질적으로 실링될 수 있다. 일부 실시예들에서, 제1 적층 챔버와 제2 적층 챔버는 구멍(hole)을 통해 연통(in communication)될 수 있다.

일부 실시예들에서, 적층 챔버들과 연관된 첫 번째 전극과 마지막 전극은, 각각, 제1 단자와 제2 단자에 전기적으로 연결될 수 있다. 일부 실시예들에서, 첫 번째 전극과 마지막 전극 사이의 중심 전극(center electrode)들은 제3 단자에 전기적으로 연결될 수 있다.

일부 실시예들에서, GDT 디바이스는 제3 전극 및 제3 전극에 전기적으로 연결된 제3 단자를 추가로 포함할 수 있다.

일부 구현들에서, 본 개시내용은 가스 방전관(GDT) 디바이스를 제조하는 방법에 관한 것이다. 본 방법은 제1 측면 및 제2 측면을 갖고 개구부를 정의하는 제1 절연체 기판을 제공 또는 형성하는 단계를 포함한다. 본 방법은 제2 절연체 기판 및 제3 절연체 기판의 내향 표면들과 제1 절연체 기판의 개구부가 챔버를 정의하도록, 제1 절연체 기판의 제1 측면 및 제2 측면에, 각각, 제2 절연체 기판 및 제3 절연체 기판을 실장하는 단계를 추가로 포함한다. 제2 절연체 기판 및 제3 절연체 기판 각각은 챔버와 대면하는 표면 상에 구현된 전극을 포함한다. 본 방법은 제2 절연체 기판 및 제3 절연체 기판의 적어도 하나의 외부 표면 상에 제1 단자 및 제2 단자를 형성하는 단계를 추가로 포함한다. 본 방법은 제1 전극 및 제2 전극과 제1 단자 및 제2 단자를, 각각, 전기적으로 연결시키는 단계를 추가로 포함한다.

일부 구현들에서, 본 개시내용은 가스 방전관(GDT) 디바이스들을 제조하는 방법에 관한 것이다. 본 방법은 제1 측면 및 제2 측면과, 개구부들의 어레이를 갖는 제1 절연체 플레이트를 제공 또는 형성하는 단계를 포함한다. 본 방법은 제2 절연체 및 제3 절연체 - 각각은 표면 상에 구현된 전극들의 어레이, 및 각각의 전극에 전기적으로 연결된 전도체 특징부를 포함함 - 를 제공 또는 형성하는 단계를 추가로 포함한다. 본 방법은, 제2 절연체 플레이트 및 제3 절연체 플레이트 상의 전극들의 어레이들이 개구부들의 어레이를 통해 서로 대면함으로써 챔버들의 어레이를 정의하도록, 제2 절연체 플레이트 및 제3 절연체 플레이트를 제1 절연체 플레이트의 제1 측면 및 제2 측면에, 각각, 실장하는 단계를 추가로 포함한다.

일부 실시예들에서, 본 방법은 제2 절연체 플레이트 및 제3 절연체 플레이트의 적어도 하나의 표면 상에 제1 전극 및 제2 전극의 각각의 쌍에 대한 제1 단자 및 제2 단자를 형성하는 단계를 추가로 포함할 수 있다. 본 방법은 제1 전극 및 제2 전극의 각각의 쌍과 제1 단자 및 제2 단자를, 각각, 전기적으로 연결시키는 단계를 추가로 포함할 수 있다.

일부 실시예들에서, 제2 절연체 플레이트 및 제3 절연체 플레이트 각각은 대응하는 챔버가 실질적으로 실링된 챔버가 되도록 표면 상에 구현된 시일들의 어레이를 추가로 포함할 수 있다. 일부 실시예들에서, 제1 절연체 플레이트, 제2 절연체 플레이트 및 제3 절연체 플레이트 각각은 세라믹 플레이트를 포함할 수 있다.

일부 실시예들에서, 전도체 특징부는 제2 절연체 플레이트를 관통하여 연장되는 제1 내부 비아, 및 제3 절연체 플레이트를 관통하여 연장되는 제2 내부 비아를 포함할 수 있다. 제1 단자 및 제2 단자는 제2 절연체 플레이트 상에 형성될 수 있다. 제1 내부 비아는 대응하는 제1 전극과 대응하는 제1 단자 사이의 전기적 연결을 제공할 수 있다. 제2 내부 비아는 대응하는 제2 전극과 제3 절연체 플레이트 상의 전도체 특징부 사이의 전기적 연결을 제공할 수 있다.

일부 실시예들에서, 전기적으로 연결시키는 단계는 각각의 전도체 특징부와 대응하는 제2 단자 사이에 전기적 경로(electrical path)를 형성하는 단계를 추가로 포함할 수 있다. 각각의 전도체 특징부와 대응하는 제2 단자 사이의 전기적 경로는 제3 절연체 플레이트, 제1 절연체 플레이트 및 제2 절연체 플레이트를 관통하는 전도성 비아를 포함할 수 있다. 각각의 전도체 특징부와 대응하는 제2 단자 사이의 전기적 경로는 전도성 캐스털레이션 비아(conductive castellation via)의 일부분을 포함할 수 있다.

일부 실시예들에서, 본 방법은 챔버들의 어레이를 복수의 개별 GDT 디바이스들로 싱귤레이트(singulate)하는 단계를 추가로 포함할 수 있다.

일부 실시예들에서, 전도체 특징부는 제1 전극을 제2 절연체 플레이트 상의 대응하는 유닛의 제1 측면 에지에 전기적으로 연결시키기 위해 측방으로 연장되는 제1 금속화된 트레이스, 및 제2 전극을 제3 절연체 플레이트 상의 대응하는 유닛의 제2 측면 에지에 전기적으로 연결시키기 위해 측방으로 연장되는 제2 금속화된 트레이스를 포함할 수 있다. 제2 절연체 플레이트의 제1 측면 에지는 제1 금속화된 트레이스와 제1 단자를 전기적으로 연결시키는 전도성 캐스털레이션을 포함할 수 있고, 제3 절연체 플레이트의 제2 측면 에지는 제2 금속화된 트레이스와 제2 단자를 전기적으로 연결시키는 전도성 캐스털레이션을 포함할 수 있다. 일부 실시예들에서, 본 방법은 챔버들의 어레이를 복수의 개별 GDT 디바이스들로 싱귤레이트하는 단계를 추가로 포함할 수 있다. 싱귤레이트하는 단계의 결과, 제2 절연체 플레이트의 제1 측면 에지 및 제3 절연체 플레이트의 제2 측면 에지를 따라 있는 캐스털레이션들이 노출될 수 있다.

일부 실시예들에서, 제1 단자 및 제2 단자는 제2 절연체 플레이트 상에 구현될 수 있다. 일부 실시예들에서, 제1 단자 및 제2 단자는 제2 절연체 플레이트 및 제3 절연체 플레이트 둘 다 상에 구현될 수 있다.

일부 실시예들에서, 제2 절연체 플레이트의 제1 측면 에지를 따라 있는, 전도성 재료로 충전 및/또는 도금된 캐스털레이션은 제1 절연체 플레이트 및 제3 절연체 플레이트의 대응하는 측면 에지들을 관통하여 연장될 수 있고, 제3 절연체 플레이트의 제2 측면 에지를 따라 있는, 전도성 재료로 충전 및/또는 도금된 캐스털레이션은 제1 절연체 플레이트 및 제2 절연체 플레이트의 대응하는 측면 에지들을 관통하여 연장될 수 있다.

일부 실시예들에서, 제1 단자는 제2 절연체 플레이트 상에 형성될 수 있고, 제2 단자는 제3 절연체 플레이트 상에 형성될 수 있다.

일부 실시예들에서, 싱귤레이트하는 단계는 각각의 개별 GDT 디바이스가 하나의 챔버를 포함하도록 챔버들의 어레이를 싱귤레이트하는 단계를 포함할 수 있다. 일부 실시예들에서, 싱귤레이트하는 단계는 각각의 개별 GDT 디바이스가 복수의 챔버들을 포함하도록 챔버들의 어레이를 싱귤레이트하는 단계를 포함할 수 있다. 일부 실시예들에서, 본 방법은 복수의 챔버들 중 적어도 일부를 전기적으로 상호연결시키는 단계를 추가로 포함할 수 있다.

일부 실시예들에서, 본 방법은 제1 적층 챔버 및 제2 적층 챔버를 생성하기 위해 다른 GDT 디바이스를 GDT 디바이스와 적층시키는 단계를 추가로 포함할 수 있다. 본 방법은 적층 챔버들 중 적어도 일부를 전기적으로 상호연결시키는 단계를 추가로 포함할 수 있다. 일부 실시예들에서, 제1 적층 챔버 및 제2 적층 챔버 각각은 실질적으로 실링될 수 있다. 일부 실시예들에서, 제1 적층 챔버와 제2 적층 챔버는 구멍을 통해 연통될 수 있다.

본 개시내용을 요약하기 위해, 본 발명의 특정 양태들, 장점들 및 신규의 특징들이 본원에 기술되어 있다. 이러한 장점들 모두가 꼭 본 발명의 임의의 특정 실시예에 따라 달성될 수 있다는 것은 아님을 잘 알 것이다. 이와 같이, 본 발명은, 본원에 교시되거나 암시되어 있을 수 있는 다른 장점들을 꼭 달성할 필요 없이, 본원에 교시된 바와 같은 하나의 장점 또는 일군의 장점들을 달성하거나 최적화하는 방식으로 구현 또는 수행될 수 있다.

도 1은 본원에 기술되는 바와 같은 하나 이상의 특징부들을 갖는 평탄한 가스 방전관(GDT)의 측단면도.
도 2는 2개의 전극들 각각이 전도성 비아들과 같은 하나 이상의 내부 기판 관통 연결부(internal through-substrate connection)들을 통해 그의 대응하는 단자에 전기적으로 연결될 수 있는 예시적인 GDT를 도시한 도면.
도 3은 전극들과 그 각자의 단자들 사이의 전기적 연결부들이 평탄한 GDT의 각자의 에지들을 따라 있는 하나 이상의 전도성 비아들 및 하나 이상의 외부 전도성 특징부들을 포함할 수 있는 예시적인 GDT를 도시한 도면.
도 4는 2개의 전극들 각각이 절연체 기판들 상에 형성된 커넥터 트레이스(connector trace)들을 통해 그리고 평탄한 GDT의 각자의 에지들을 따라 있는 하나 이상의 외부 전도성 특징부들을 통해 그의 대응하는 단자에 전기적으로 연결될 수 있는 예시적인 GDT를 도시한 도면.
도 5a는 도 2의 평탄한 GDT의 보다 구체적인 예일 수 있는 평탄한 GDT의 측단면도.
도 5b는 도 5a의 평탄한 GDT의 상부 사시도(upper perspective view).
도 5c는 도 5a의 평탄한 GDT의 분해 상부 사시도(unassembled upper perspective view).
도 5d는 도 5a의 평탄한 GDT의 분해 하부 사시도(unassembled lower perspective view).
도 6a는 도 3의 평탄한 GDT의 보다 구체적인 예일 수 있는 평탄한 GDT의 측단면도.
도 6b는 도 6a의 평탄한 GDT의 분해 상부 사시도.
도 6c는 도 6a의 평탄한 GDT의 분해 하부 사시도.
도 7a는 도 4의 평탄한 GDT의 보다 구체적인 예일 수 있는 평탄한 GDT의 측단면도.
도 7b는 도 7a의 평탄한 GDT의 분해 상부 사시도.
도 7c는 도 7a의 평탄한 GDT의 분해 하부 사시도.
도 8a는 도 4의 평탄한 GDT의 다른 보다 구체적인 예일 수 있는 평탄한 GDT의 측단면도.
도 8b는 도 8a의 평탄한 GDT의 분해 상부 사시도.
도 8c는 도 8a의 평탄한 GDT의 분해 하부 사시도.
도 9a 및 도 9b는 도 2 및 도 5의 예들에 대해 이용되기 위해 제1 절연체 플레이트가 어떻게 처리될 수 있는지의 일 예를 도시한 도면.
도 10a 및 도 10b는 도 2 및 도 5의 예들에 대해 이용되기 위해 제2 절연체 플레이트가 어떻게 처리될 수 있는지의 일 예를 도시한 도면.
도 11a 및 도 11b는 도 2 및 도 5의 예들에 대해 이용되기 위해 제3 절연체 플레이트가 어떻게 처리될 수 있는지의 일 예를 도시한 도면.
도 12a 및 도 12b는 도 9b의 제1 절연체 플레이트가 어떻게 추가로 처리될 수 있는지의 일 예를 도시한 도면.
도 13a 및 도 13b는 도 10b의 제2 절연체 플레이트가 어떻게 추가로 처리될 수 있는지의 일 예를 도시한 도면.
도 14a 및 도 14b는 도 11b의 제3 절연체 플레이트가 어떻게 추가로 처리될 수 있는지의 일 예를 도시한 도면.
도 15a 내지 도 15d는, 복수의 개별적인 평탄한 GDT들을 생성하기 위해, 처리된 절연체 플레이트들이 어떻게 적층되고 추가로 처리될 수 있는지의 예들을 도시한 도면.
도 16a 및 도 16b는 도 3 및 도 6의 예들에 대해 이용되기 위해 제1 절연체 플레이트가 어떻게 처리될 수 있는지의 일 예를 도시한 도면.
도 17a 및 도 17b는 도 3 및 도 6의 예들에 대해 이용되기 위해 제2 절연체 플레이트가 어떻게 처리될 수 있는지의 일 예를 도시한 도면.
도 18a 및 도 18b는 도 3 및 도 6의 예들에 대해 이용되기 위해 제3 절연체 플레이트가 어떻게 처리될 수 있는지의 일 예를 도시한 도면.
도 19a 및 도 19b는 도 16b의 제1 절연체 플레이트가 어떻게 추가로 처리될 수 있는지의 일 예를 도시한 도면.
도 20a 및 도 20b는 도 17b의 제2 절연체 플레이트가 어떻게 추가로 처리될 수 있는지의 일 예를 도시한 도면.
도 21a 및 도 21b는 도 18b의 제3 절연체 플레이트가 어떻게 추가로 처리될 수 있는지의 일 예를 도시한 도면.
도 22a 내지 도 22d는, 복수의 개별적인 평탄한 GDT들을 생성하기 위해, 처리된 절연체 플레이트들이 어떻게 적층되고 추가로 처리될 수 있는지의 예들을 도시한 도면.
도 23a 및 도 23b는 도 4, 도 7 및 도 8의 예들에 대해 이용되기 위해 제1 절연체 플레이트가 어떻게 처리될 수 있는지의 일 예를 도시한 도면.
도 24a 및 도 24b는 도 4, 도 7 및 도 8의 예들에 대해 이용되기 위해 제2 절연체 플레이트가 어떻게 처리될 수 있는지의 일 예를 도시한 도면.
도 25a 및 도 25b는 도 4, 도 7 및 도 8의 예들에 대해 이용되기 위해 제3 절연체 플레이트가 어떻게 처리될 수 있는지의 일 예를 도시한 도면.
도 26a 및 도 26b는 도 23b의 제1 절연체 플레이트가 어떻게 추가로 처리될 수 있는지의 일 예를 도시한 도면.
도 27a 및 도 27b는 도 24b의 제2 절연체 플레이트가 어떻게 추가로 처리될 수 있는지의 일 예를 도시한 도면.
도 28a 및 도 28b는 도 25b의 제3 절연체 플레이트가 어떻게 추가로 처리될 수 있는지의 일 예를 도시한 도면.
도 29a 내지 도 29d는, 복수의 개별적인 평탄한 GDT들을 생성하기 위해, 처리된 절연체 플레이트들이 어떻게 적층되고 추가로 처리될 수 있는지의 예들을 도시한 도면.
도 30a 및 도 30b는 본원에 기술되는 바와 같은 하나 이상의 특징부들을 갖는 평탄한 GDT가 2개 초과의 단자들을 포함할 수 있는 일 예를 도시한 도면.
도 30c 및 도 30d는 도 30a 및 도 30b의 예와 유사할 수 있지만, 상부 표면 및 하부 표면 둘 다 상에 구현된 중심 단자를 갖는 예시적인 평탄한 GDT를 도시한 도면.
도 30e 및 도 30f는 본원에 기술되는 바와 같은 하나 이상의 특징부들을 갖는 평탄한 GDT가 모든 전극들을 실링된 챔버의 한쪽 측면 상에 포함할 수 있는 일 예를 도시한 도면.
도 30g 및 도 30h는 모든 전극들을 실링된 챔버의 한쪽 측면 상에 갖는 평탄한 GDT의 다른 예를 도시한 도면.
도 31은 본원에 기술되는 바와 같은 하나 이상의 특징부들을 갖는 다른 예시적인 평탄한 GDT의 측단면도.
도 32a는 도 31의 예시적인 GDT와 유사한 예시적인 평탄한 GDT를 도시한 도면.
도 32b는 도 31의 예시적인 GDT와 유사한 다른 예시적인 평탄한 GDT를 도시한 도면.
도 33a는 도 31의 평탄한 GDT에 대해 이용될 수 있는 제1 절연체 기판의 분해 평면도(unassembled plan view).
도 33b는 도 31의 평탄한 GDT의 제2 절연체 기판 및/또는 제3 절연체 기판으로서 이용될 수 있는 절연체 기판의 단자측(terminal side)의 분해 평면도.
도 33c는 도 33b의 절연체 기판의 전극측(electrode side)의 분해 평면도.
도 34a 및 도 34b는 도 4 및 도 31 내지 도 33의 예들에 대해 이용되기 위해 제1 절연체 플레이트가 어떻게 처리될 수 있는지의 일 예를 도시한 도면.
도 35a 내지 도 35e는 도 4 및 도 31 내지 도 33의 예들에 대해 제2 절연체 플레이트 및/또는 제3 절연체 플레이트로서 이용되기 위해 절연체 플레이트가 어떻게 처리될 수 있는지의 일 예를 도시한 도면.
도 36은 스택(stack)이 도 34b의 제1 절연체 플레이트 및 도 35e의 2개의 절연체 플레이트들로 형성될 수 있는 예시적인 처리 단계를 도시한 도면.
도 37은 스택 구성으로 된(in a stacked configuration) 도 36의 3개의 절연체 층들을 도시한 도면.
도 38은 복수의 개별적인 평탄한 GDT들을 생성하기 위해 도 37의 절연체 플레이트들의 어셈블리가 싱귤레이트될 수 있는 일 예를 도시한 도면.
도 39는 스택 구성으로(in a stack configuration) 구현된 복수의 실링된 챔버들을 갖는 GDT 디바이스의 일 예를 도시한 도면.
도 40은 스택 구성으로 구현된 복수의 실링된 챔버들을 갖는 GDT 디바이스의 다른 예를 도시한 도면.
도 41은 도 39의 예와 유사한 스택 구성을 갖지만 서로 연통하는 복수의 챔버들을 갖는 GDT 디바이스의 일 예를 도시한 도면.
도 42는 도 40의 예와 유사한 스택 구성을 갖지만 서로 연통하는 복수의 챔버들을 갖는 GDT 디바이스의 일 예를 도시한 도면.
도 43은 도 39의 예와 유사한 스택 구성을 갖지만 중심 전극들이 제3 단자에 전기적으로 연결될 수 있는 GDT 디바이스의 일 예를 도시한 도면.
도 44는 도 43의 예와 유사하지만 복수의 챔버들이 서로 연통할 수 있는 GDT 디바이스의 일 예를 도시한 도면.

본원에 제공되는 제목들은, 있는 경우, 편의를 위한 것에 불과하며, 청구된 발명의 범주 또는 의미에 꼭 영향을 주는 것은 아니다.

개요:

절연체 기판(들)과 같은 기판(들) 상에 형성된 하나 이상의 전극들을 갖는 평탄한 가스 방전관(GDT)에 관련된 디바이스들 및 방법들의 예들이 본원에 기술되어 있다. 평탄한 GDT들에 관한 부가적인 상세들은 발명의 명칭이 "DEVICES AND METHODS RELATED TO FLAT GAS DISCHARGE TUBES"인 미국 공보 제2014/0239804호 - 이는 참조에 의해 그 전체가 명확히 원용되고 그 개시내용이 본 출원의 명세서의 일부로서 간주되어야만 함 - 에서 찾아볼 수 있다.

도 1은 본원에 기술되는 바와 같은 하나 이상의 특징부들을 갖는 평탄한 GDT(100)의 측단면도를 도시하고 있다. 평탄한 GDT(100)는 개구부(108)를 정의하는 제1 절연체 기판(102)을 포함할 수 있다. 일부 실시예들에서, 이러한 제1 절연체 기판은, 예를 들어, 세라믹을 포함할 수 있다. 제1 절연체 기판(102)은 제1 측면(예컨대, 도 1에 도시된 바와 같은 하부 측면) 및 제2 측면(예컨대, 도 1에 도시된 바와 같은 상부 측면)을 포함하는 것으로 도시되어 있다.

도 1은 제1 절연체 기판(102)의 제1 측면 상에 구현된 제2 절연체 기판(104) 및 제1 절연체 기판(102)의 제2 측면 상에 구현된 제3 절연체 기판(106)을 추가로 도시하고 있다. 일부 실시예들에서, 제2 절연체 기판(104) 및 제3 절연체 기판(106) 중 어느 하나 또는 둘 다는, 예를 들어, 세라믹을 포함할 수 있다. 이러한 제1, 제2 및 제3 절연체 기판들을 갖는 다양한 예들이 본원에 기술되어 있지만, 본 개시내용의 하나 이상의 특징들이 또한 3개 초과 또는 3개 미만의 절연체 기판들을 이용하여 구현될 수 있다는 것이 이해될 것이다. 예를 들어, 평탄한 GDT는 절연체 기판을 관통하는 개구부를 갖는 절연체 기판, 및 본원에 기술되는 바와 같은 전극을 갖는 상부 또는 하부 절연체 기판을 포함할 수 있다. 이러한 구성에서, 다른 전극은 반대쪽에 있는 측면(opposing side) 상에 절연체 기판 기반 전극(insulator substrate-based electrode)으로서 실장될 수 있다. 다른 예에서, 평탄한 GDT는 하나의 절연체 기판 또는 양쪽 절연체 기판들에 의해 정의된 챔버를 갖는 2개의 절연체 기판들을 포함할 수 있고, 각각의 절연체 기판은 본원에 기술되는 바와 같은 전극을 갖는다. 다양한 예들이 본원에서 미리 소성된(pre-fired) 세라믹 기판들의 사용에 기초하여 기술되지만, 본 개시내용의 하나 이상의 특징들이, 예를 들어, 동시-소성(co-fired) 세라믹 기판 및 관련 제조 공정들, 또는 저온 동시-소성 세라믹(low temperature co-fired ceramic, LTCC) 기판 및 관련 제조 공정들을 이용하여 구현될 수 있다는 것이 이해될 것이다.

도 1의 예에서, 제2 절연체 기판(104)은 시일(120)을 사용해 제1 절연체 기판(102)의 하부 측면에 실장될 수 있다. 이와 유사하게, 제3 절연체 기판(106)은 시일(122)을 사용해 제1 절연체 기판(102)의 상부 측면에 실장될 수 있다. 시일들(120, 122) 각각은 전기 전도체 또는 전기 절연체일 수 있다. 전기 전도성 시일은, 예를 들어, 구리-은(CuSil) 재료와 같은 브레이즈/솔더(braze/solder) 재료에 의해 형성될 수 있다. 전기 비전도성 시일은, 예를 들어, 유리/글루(glass/glue) 비전도성 접착 재료에 의해 형성될 수 있다. 일부 실시예들에서, 대응하는 기판들의 접합(joining)에 앞서, 대응하는 절연체 기판(104 또는 106)의 표면 및/또는 제1 절연체 기판(102)의 대응하는 표면 상에 시일이 형성될 수 있다. 일부 실시예들에서, 3개의 절연체 기판들 전부는, 예를 들어, 브레이징 또는 실링 오븐을 이용하여 동시에 접합될 수 있다. 동시-소성 세라믹 기판들 또는 저온 세라믹(LTCC) 기판들을 이용하는 실시예들에서, 절연체 기판들 사이의 시일들은, 예를 들어, 소성 공정 동안 인접한 기판들의 직접 본딩(direct bonding)으로 달성될 수 있다.

도 1의 예에서, 전극(114)은 제2 절연체 기판(104) 상에 구현되는 것으로 도시되어 있다. 이이와 유사하게, 전극(116)은 제3 절연체 기판(106) 상에 구현되는 것으로 도시되어 있다. 그에 따라, 개구부(108) 그리고 그 각자의 제1 전극 및 제2 전극을 갖는 제2 절연체 기판(104) 및 제3 절연체 기판(106)에 의해 실질적으로 실링된 챔버가 형성될 수 있다.

도 1의 예에서, 제1 전극(114) 및 제2 전극(116)은 124로서 일반적으로 도시된 2개 이상의 단자들에 전기적으로 연결될 수 있다. 이러한 전기적 연결들이 전극들(114, 116)과 단자들(124) 중 일부 또는 전부 사이에서 어떻게 구현될 수 있는지의 다양한 예들이 본원에서 보다 상세히 기술된다.

시일들의 예들:

도 1의 예시적인 평탄한 GDT(100)에서는 물론, 본원에 기술되는 다른 보다 구체적인 예들에서, 시일들(120, 122)은 전기 전도성 시일들, 전기 비전도성 시일들, 또는 이들의 임의의 조합일 수 있다. 이러한 전기 전도성 및 전기 비전도성 시일들에 관련된 예들이 본원에서 보다 상세히 기술된다. 동시-소성 세라믹 기판들 또는 저온 세라믹(LTCC) 기판들을 이용하는 실시예들에서, 절연체 기판들 사이의 시일들은, 예를 들어, 소성 공정 동안 인접한 기판들의 직접 본딩으로 달성될 수 있다.

전극들과 단자들 사이의 연결부들의 예들:

도 2 내지 도 4는 전극들(114, 116)이 그 각자의 단자들에 어떻게 전기적으로 연결될 수 있는지의 추가 예들을 도시하고 있다. 도 2는 전극들(114, 116) 각각이 전도성 비아들과 같은 하나 이상의 내부 기판 관통 연결부들을 통해 그의 대응하는 단자에 전기적으로 연결될 수 있는 일 예를 도시하고 있다. 도 3은 전극들(114, 116)과 그 각자의 단자들 사이의 전기적 연결부들이 평탄한 GDT(100)의 각자의 에지들을 따라 있는 하나 이상의 전도성 비아들 및 하나 이상의 외부 전도성 특징부들을 포함할 수 있는 일 예를 도시하고 있다. 도 4는 전극들(114, 116) 각각이 절연체 기판들(104, 106) 상에 형성된 커넥터 트레이스들을 통해 그리고 평탄한 GDT(100)의 각자의 에지들을 따라 있는 하나 이상의 외부 전도성 특징부들을 통해 그의 대응하는 단자에 전기적으로 연결될 수 있는 일 예를 도시하고 있다. 설명의 목적상, 이러한 트레이스들이 전기적 경로를 제공하기 위해 커넥터, 전도체, 금속화된 층(metallized layer), 또는 이들의 임의의 조합으로서 기술될 수 있다는 것이 이해될 것이다.

도 2를 참조하면, 평탄한 GDT(100)는 제1 절연체 기판(102)의 개구부(108)에 의해 용이하게 되는 실링된 챔버를 형성하기 위해 도 1의 예와 유사할 수 있는 제1 절연체 기판(102), 제2 절연체 기판(104), 제3 절연체 기판(106), 시일들(120, 122), 및 전극들(114, 116)을 포함하는 것으로 도시되어 있다. 시일들(120, 122)은 전기 전도성 또는 전기 비전도성일 수 있다.

도 2의 예에서, 단자들(150, 160)은, 예를 들어, 표면 실장 적용분야들을 용이하게 하기 위해 평탄한 GDT(100)의 하부 측면에 구현되는 것으로 도시되어 있다. 제2 절연체 기판(104) 상의 전극(114)은 비아(152)와 같은 기판 관통 연결부를 통해 단자(150)에 전기적으로 연결되는 것으로 도시되어 있다. 제3 절연체 기판(106) 상의 전극(116)은 비아(166)와 같은 기판 관통 연결부, 제3 절연체 기판(106)의 표면 상의 커넥터 트레이스(164), 및 제3 절연체 기판(106), 제1 절연체 기판(102), 및 제2 절연체 기판(104)을 관통하여 연장되는 비아(162)와 같은 연결부를 통해 단자(160)에 전기적으로 연결되는 것으로 도시되어 있다. 일부 실시예들에서, 기판 관통 연결부들(152, 166, 162)의 일부 또는 전부는 전도성 비아들일 수 있다. 이러한 전도성 비아들이 어떻게 형성될 수 있는지의 예들은 미국 공보 제2014/0239804호에 보다 상세히 기술되어 있다.

도 3을 참조하면, 평탄한 GDT(100)는 제1 절연체 기판(102)의 개구부(108)에 의해 용이하게 되는 실링된 챔버를 형성하기 위해 도 1의 예와 유사할 수 있는 제1 절연체 기판(102), 제2 절연체 기판(104), 제3 절연체 기판(106), 시일들(120, 122), 및 전극들(114, 116)을 포함하는 것으로 도시되어 있다. 시일들(120, 122)은 전기 전도성 또는 전기 비전도성일 수 있다.

도 3의 예에서, 단자들(170, 180)은, 예를 들어, 똑바른(upright) 또는 뒤집힌(inverted) 배향에서의 표면 실장 적용분야들을 용이하게 하기 위해 평탄한 GDT(100)의 하부 측면(단자들(170a, 180a)을 가짐) 및 상부 측면(단자들(170b, 180b)을 가짐) 둘 다 상에 구현되는 것으로 도시되어 있다. 제2 절연체 기판(104) 상의 전극(114)은 비아(172)와 같은 기판 관통 연결부를 통해 단자(170)에 전기적으로 연결되는 것으로 도시되어 있다. 제3 절연체 기판(106) 상의 전극(116)은 비아(186)와 같은 기판 관통 연결부, 제3 절연체 기판(106)의 표면 상의 커넥터 트레이스(184), 및 평탄한 GDT(100)의 대응하는 에지 상의 캐스털레이션(182)과 같은 외부 전도성 특징부를 통해 단자(180)에 전기적으로 연결되는 것으로 도시되어 있다.

일부 실시예들에서, 단자(170)에 전기적으로 연결되는 캐스털레이션(174)과 같은 외부 전도성 특징부가 구현될 수 있거나 그렇지 않을 수 있다. 예를 들어, 평탄한 GDT(100)가 도시된 바와 같이 단자들(170, 180)을 갖는 하부 측면을 통해 표면 실장되도록 설계된다면, 외부 전도성 특징부(174)는 필요하지 않거나 요망되지 않을 수 있다. 다른 예에서, 단자들이 (도 3에 도시된 바와 같이 보여질 때) 상부 측면 상에 구현될 수 있다. 이러한 구성을 달성하기 위해, 외부 전도성 특징부(174)(그리고 따라서 전극(114))에 전기적으로 연결되는 단자가 도 3의 평탄한 GDT(100)의 좌측 상부 측면 상에 형성될 수 있다. 상부 측면 상의 다른 단자에 대해, 커넥터 트레이스(184)는 단자로서 구성될 수 있고, 그에 의해 전극(116)에의 전기적 연결을 제공할 수 있다.

일부 실시예들에서, 외부 전도성 특징부들(182, 174)의 일부 또는 전부는, 예를 들어, 비아들 또는 그 부분들과 같은 충전 및/또는 도금된 캐스털레이션 특징부들을 포함할 수 있다. 이러한 캐스털레이션 특징부들이 어떻게 형성될 수 있는지의 예들은 미국 공보 제2014/0239804호에 보다 상세히 기술되어 있다.

도 4를 참조하면, 평탄한 GDT(100)는 제1 절연체 기판(102)의 개구부(108)에 의해 용이하게 되는 실링된 챔버를 형성하기 위해 도 1의 예와 유사할 수 있는 제1 절연체 기판(102), 제2 절연체 기판(104), 제3 절연체 기판(106), 시일들(120, 122), 및 전극들(114, 116)을 포함하는 것으로 도시되어 있다. 시일들(120, 122)은 전기 전도성 또는 전기 비전도성일 수 있다.

도 4의 예에서, 단자들은, 예를 들어, 평탄한 GDT(100)의 양 측면 상의 표면 실장을 용이하게 하기 위해 평탄한 GDT(100)의 하부 측면 및 상부 측면 둘 다 상에 구현되는 것으로 도시되어 있다. 보다 상세하게는, 단자들(190a, 200a)은 평탄한 GDT(100)의 하부 측면 상에 구현되고, 단자들(190b, 200b)은 평탄한 GDT(100)의 상부 측면 상에 구현된다. 도 4의 평탄한 GDT(100)가 이러한 구성으로 기술되어 있지만, 본 개시내용의 하나 이상의 특징들이 또한 한쪽 측면 상에만 있는 단자들로 구현될 수 있다는 것이 이해될 것이다.

도 4의 예에서, 제2 절연체 기판(104) 상의 전극(114)은 전도성 트레이스(194)와 같은 측방 연결부(lateral connection) 및 평탄한 GDT(100)의 대응하는 에지 상의 캐스털레이션(192)과 같은 외부 전도성 특징부를 통해 단자들(190a, 190b)에 전기적으로 연결되는 것으로 도시되어 있다. 이와 유사하게, 제3 절연체 기판(106) 상의 전극(116)은 전도성 트레이스(204)와 같은 측방 연결부 및 평탄한 GDT(100)의 대응하는 에지 상의 캐스털레이션(202)과 같은 외부 전도성 특징부를 통해 단자들(200a, 200b)에 전기적으로 연결되는 것으로 도시되어 있다.

일부 실시예들에서, 외부 전도성 특징부들(192, 202)의 일부 또는 전부는, 예를 들어, 비아들 또는 그 부분들과 같은 충전 및/또는 도금된 캐스털레이션 특징부들을 포함할 수 있다. 이러한 캐스털레이션 특징부들이 어떻게 형성될 수 있는지의 예들은 미국 공보 제2014/0239804호에 보다 상세히 기술되어 있다.

평탄한 GDT들의 보다 구체적인 예들:

도 5 내지 도 8은 도 2 내지 도 4를 참조하여 앞서 기술된 구성들의 보다 구체적인 예들을 도시하고 있다. 주어진 전극들-단자들 구성에 대해, 시일들은 전기 전도성 또는 전기 비전도성일 수 있다.

도 5 내지 도 8의 다양한 예들에서, 제1 절연체 기판들(102) 및 그 각자의 개구부들(108), 제2 절연체 기판들(104) 및 제3 절연체 기판들(106)은 도 1 내지 도 4를 참조하여 기술된 바와 일반적으로 유사할 수 있다. 이와 유사하게, 도 5 내지 도 8의 다양한 예들에서의 전기 전도성 시일들 및/또는 전기 비전도성 시일들은 도 1 내지 도 4를 참조하여 기술된 바와 일반적으로 유사할 수 있다. 일부 구체적인 예들에서, 이러한 시일들은 대응하는 설계들을 수용하도록 적절히 구성될 수 있고; 이러한 변형들이 본원에서 보다 상세히 기술된다.

내부 전도성 비아들을 갖는 평탄한 GDT들에 관련된 예들:

도 5a 내지 도 5d는 전극들과 단자들 사이에 전기적 연결들을 제공하기 위한 복수의 내부 기판 관통 비아들을 갖는 예시적인 평탄한 GDT(100)의 다양한 도면들을 도시하고 있다. 도 5a는 측단면도를 도시하고, 도 5b는 상부 사시도를 도시하며, 도 5c는 분해 상부 사시도를 도시하고, 도 5d는 분해 하부 사시도를 도시하고 있다. 도 5a 내지 도 5d의 예에서, 시일들은 본원에 기술되는 바와 같이 전기 전도성 또는 전기 비전도성일 수 있다. 도 5a 내지 도 5d의 이러한 평탄한 GDT(100)는 도 2를 참조하여 본원에 기술되는 평탄한 GDT(100)의 보다 구체적인 예일 수 있다.

도 5a 내지 도 5d의 예에서, 기판 관통 연결부들(도 2에서의 152, 166, 162)은 전기 전도성 기판 관통 비아들(152, 166, 162)로서 도시되어 있다. 보다 상세하게는, 비아(152)는 전극(114)을 단자(150)에 전기적으로 연결시키기 위해 제2 절연체 기판(104)을 관통하여 형성되는 것으로 도시되어 있다. 비아(166)는 전극(116)을 제3 절연체 기판(106)의 상부 측면 상의 커넥터 트레이스(164)에 전기적으로 연결시키기 위해 제3 절연체 기판(106)을 관통하여 형성되는 것으로 도시되어 있다. 비아(162)는 커넥터 트레이스(164)(그리고 따라서 전극(116))를 단자(160)에 전기적으로 연결시키기 위해 제3 절연체 기판(106), 제1 절연체 기판(102), 및 제2 절연체 기판(104)을 관통하여 형성되는 것으로 도시되어 있다.

도 5b 및 도 5c를 참조하면, 2개의 예시적인 비아들(166)은 커넥터 트레이스(164)에 전기적으로 연결되는 것으로 도시되어 있다. 이와 유사하게, 2개의 예시적인 비아들(162)은 커넥터 트레이스(164)에 전기적으로 연결되는 것으로 도시되어 있다. 다른 개수의 비아들(예컨대, 2개 미만 또는 2개 초과)이 이용될 수 있다는 것이 이해될 것이다.

또한, 도 5b 및 도 5c를 참조하면, 커넥터 트레이스(164)는 디바이스의 온 상태(on-state) 동안 생성된 패키지 내부의 전극(116)으로부터의 열 에너지를 제거하기 위해 적절한 열 경로를 제공하도록 구성된 금속화된 층일 수 있다. 이와 유사하게, 단자(150)는 히트 싱크로서 작용하여 전극(114)으로부터의 열을 제거하도록 구성될 수 있다.

또한 도 5b 및 도 5c를 참조하면, 커넥터 트레이스(164)는 비아들(166)과 비아들(162) 사이에 전기적 연결을 제공하도록 치수가 정해진(dimensioned) 금속화된 층일 수 있다. 이러한 금속화된 층은, 예를 들어, 후막(thick film)의 인쇄, 도금 또는 다른 퇴적 및 에칭과 같은 패터닝을 비롯한, 다수의 기법들을 이용하여 제3 절연체 기판(106)의 상부 표면 상에 형성될 수 있다.

도 5a 내지 도 5d의 예에서, 평탄한 GDT(100)는 제1 절연체 기판(102)과 제2 절연체 기판(104) 사이의 시일(120), 및 제1 절연체 기판(102)과 제3 절연체 기판(106) 사이의 시일(122)을 포함하는 것으로 도시되어 있다. 이러한 시일들은 전기 전도성 시일들, 전기 비전도성 시일들, 또는 이들의 임의의 조합일 수 있다.

도 5c 및 도 5d를 참조하면, 2개의 비아들(162)은 시일들(120, 122)을 관통하여 연장되는 것으로 도시되어 있다. 그에 따라, 시일들(120, 122)이 전기 전도성이면, 전극(116) 및 대응하는 단자(160)는 전기 전도성 시일들(120, 122)에 전기적으로 연결된다. 이러한 구성에서, 전극들(114, 116) 중 어느 하나 또는 둘 다는 2개의 전극들 사이에 충분한 전기적 절연 갭(electrical insulation gap)을 제공하도록 적절하게 치수가 정해질 수 있다. 시일들(120, 122)이 전기 비전도성이면, 또는 2개의 비아들(162)이 절연의 영역들에 의해 둘러싸여 있고 따라서 전기 전도성 시일들(120, 122)에 전기적으로 연결되지 않으면, 전극들(114, 116) 중 어느 하나 또는 둘 다의 영역들이 2개의 전극들 사이에 충분한 전기적 절연 거리를 유지하면서 증가될 수 있다.

도 5a 및 도 5d에 도시된 바와 같이, 전극(116)은 제3 절연체 기판(106)의 하부 측면 상에 형성될 수 있다. 이와 유사하게, 그리고 도 5a 및 도 5c에 도시된 바와 같이, 전극(114)은 제2 절연체 기판(104)의 상부 측면 상에 형성될 수 있다. 일부 실시예들에서, 이러한 전극들(114, 116) 각각은 간단한 금속 층(metal layer)일 수 있거나, 와플 패턴과 같은 특징부들을 포함할 수 있다. 일부 실시예들에서, 방사 코팅(emissive coating)이 전극들 상에 인쇄될 수 있다. 일부 실시예들에서, 전이온화(pre-ionization) 라인들 및/또는 패턴들이 브레이크다운(breakdown) 파라미터들을 제어하기 위해 절연체 기판들 중 하나 이상 상에 형성될 수 있다. 이러한 특징부들 중 하나 이상에 관련된 예들은 미국 공보 제2014/0239804호에 보다 상세히 기술되어 있다.

내부 비아들 및 외부 연결부들을 갖는 평탄한 GDT들에 관련된 예들:

도 6a 내지 도 6c는 전극들과 단자들 사이에 전기적 연결들을 제공하기 위한 내부 기판 관통 비아들 및 외부 전도성 특징부들 둘 다를 갖는 예시적인 평탄한 GDT(100)의 다양한 도면들을 도시하고 있다. 도 6a는 측단면도를 도시하고, 도 6b는 분해 상부 사시도를 도시하며, 도 6c는 분해 하부 사시도를 도시하고 있다. 도 6a 내지 도 6c의 예에서, 시일들은 본원에 기술되는 바와 같이 전기 전도성 또는 전기 비전도성일 수 있다. 도 6a 내지 도 6c의 이러한 평탄한 GDT(100)는 도 3을 참조하여 본원에 기술되는 평탄한 GDT(100)의 보다 구체적인 예일 수 있다.

도 6a 내지 도 6c의 예에서, 기판 관통 연결부들(도 3에서의 172, 186)은 전기 전도성 기판 관통 비아들(172, 186)로서 도시되어 있고, 외부 전도성 특징부들(도 3에서의 174, 182)은 금속화된 캐스털레이션들(174, 182)일 수 있다. 보다 상세하게는, 비아(172)는 전극(114)을 단자(170)에 전기적으로 연결시키기 위해 제2 절연체 기판(104)을 관통하여 형성되는 것으로 도시되어 있다. 캐스털레이션(174)은 단자(170)에 전기적으로 연결되기 위해 평탄한 GDT(100)의 측면 에지 상에 포함될 수 있다. 비아(186)는 전극(116)을 제3 절연체 기판(106)의 상부 측면 상의 커넥터 트레이스(184)에 전기적으로 연결시키기 위해 제3 절연체 기판(106)을 관통하여 형성되는 것으로 도시되어 있다. 캐스털레이션(182)은 커넥터 트레이스(184)(그리고 따라서 전극(116))를 단자(180)에 전기적으로 연결시키기 위해 평탄한 GDT(100)의 측면 에지 상에 포함되는 것으로 도시되어 있다.

도 6b 및 도 6c를 참조하면, 2개의 예시적인 비아들(186)이 전극(116)과 커넥터 트레이스(184) 사이에 전기적 연결을 제공하는 것으로 도시되어 있다. 다른 개수의 비아들(예컨대, 2개 미만 또는 2개 초과)이 이용될 수 있다는 것이 이해될 것이다. 커넥터 트레이스(184)는 비아들(186)과 측면 캐스털레이션(182) 사이에 전기적 연결을 제공하도록 치수가 정해진 금속화된 층일 수 있다. 일부 실시예들에서, 커넥터 트레이스(184)는, 예를 들어, 후막의 인쇄, 도금 또는 다른 퇴적 및 에칭과 같은 패터닝을 비롯한, 다수의 기법들을 이용하여 형성될 수 있다.

도 6a 내지 도 6c의 예에서, 평탄한 GDT(100)는 제1 절연체 기판(102)과 제2 절연체 기판(104) 사이의 시일(120), 및 제1 절연체 기판(102)과 제3 절연체 기판(106) 사이의 시일(122)을 포함하는 것으로 도시되어 있다. 이러한 시일들은 전기 전도성 시일들, 전기 비전도성 시일들, 또는 이들의 임의의 조합일 수 있다.

도 6a 및 도 6b에 도시된 바와 같이, 전극(114)은 제2 절연체 기판(104) 상에 형성될 수 있다. 이와 유사하게, 그리고 도 6a 및 도 6c에 도시된 바와 같이, 전극(116)은 제3 절연체 기판(106) 상에 형성될 수 있다. 일부 실시예들에서, 이러한 전극들(114, 116) 각각은 간단한 금속 층일 수 있거나, 와플 패턴과 같은 특징부들을 포함할 수 있다. 일부 실시예들에서, 방사 코팅이 전극들 상에 인쇄될 수 있다. 일부 실시예들에서, 전이온화 라인들 및/또는 패턴들이 브레이크다운 파라미터들을 제어하기 위해 절연체 기판들 중 하나 이상 상에 형성될 수 있다. 이러한 특징부들 중 하나 이상에 관련된 예들은 미국 공보 제2014/0239804호에 보다 상세히 기술되어 있다.

비아 없는(Via-Less) 평탄한 GDT들에 관련된 예들:

도 7 및 도 8은 내부 전도성 비아들을 사용하지 않고 전극들과 그 각자의 단자들 사이의 전기적 연결들이 이루어질 수 있는 평탄한 GDT들의 예들을 도시하고 있다. 도 7a 내지 도 7c는 2개의 단자들이 평탄한 GDT의 한쪽 측면 상에 구현될 수 있는 일 예를 도시하고 있다. 도 8a 내지 도 8c는 2개의 단자들이 평탄한 GDT의 양쪽 측면들 각각 상에 구현될 수 있는 일 예를 도시하고 있다.

도 7a 내지 도 7c는 전극들과 그 각자의 단자들에 차례로 전기적으로 연결되는 캐스털레이션 비아들과 같은 외부 전도성 특징부들 사이에 전기적 연결들을 제공하기 위한 금속화된 트레이스들을 갖는 예시적인 평탄한 GDT(100)의 다양한 도면들을 도시하고 있다. 도 7a는 측단면도를 도시하고, 도 7b는 분해 상부 사시도를 도시하며, 도 7c는 분해 하부 사시도를 도시하고 있다. 도 7a 내지 도 7c의 예에서, 시일들(120, 122)은 본원에 기술되는 바와 같이 전기 전도성 또는 전기 비전도성일 수 있다. 도 7a 내지 도 7c의 이러한 평탄한 GDT(100)는 도 4를 참조하여 본원에 기술되는 평탄한 GDT(100)의 보다 구체적인 예일 수 있다.

도 7a 내지 도 7c의 예에서, 측방 연결부들(도 4에서의 194, 204)은 금속화된 트레이스들(194, 204)로서 도시되어 있다. 보다 상세하게는, 금속화된 트레이스(194)는 전극(114)을 평탄한 GDT(100)의 대응하는 측면 상에 형성된 캐스털레이션 비아(192)에 전기적으로 연결시키기 위해 제2 절연체 기판(104) 상에 구현되는 것으로 도시되어 있다. 캐스털레이션 비아(192)는, 전극 (114)이 단자(190)에 전기적으로 연결되도록, 단자(190)에 전기적으로 연결되는 것으로 도시되어 있다. 이와 유사하게, 금속화된 트레이스(204)는 전극(116)을 평탄한 GDT(100)의 대응하는 측면 상에 형성된 캐스털레이션 비아(202)에 전기적으로 연결시키기 위해 제3 절연체 기판(106) 상에 구현되는 것으로 도시되어 있다. 캐스털레이션 비아(202)는, 전극 (116)이 단자(200)에 전기적으로 연결되도록, 단자(200)에 전기적으로 연결되는 것으로 도시되어 있다.

일부 실시예들에서, 그리고 도 7a 및 도 7b를 참조하면, 금속화된 트레이스(194)는 제2 절연체 기판(104) 상에 형성될 수 있다. 전극(114)의 일부 또는 전부는, 금속화된 트레이스(194)가 전극(114)과 캐스털레이션 비아(192) 사이에 전기적 연결을 제공하도록, 금속화된 트레이스(194)의 일부분 위쪽에 형성될 수 있다. 이와 유사하게, 시일(120)의 일부분은 금속화된 트레이스(194)의 일부분 위쪽에 형성될 수 있다. 시일(120)이 전기 전도성이면, 시일(120)이 캐스털레이션 비아(202)와 전기적으로 접촉하지 않기만 하다면, 시일(120)은 금속화된 트레이스(194)를 통해 전극(114)과 전기적으로 접촉하면서 실링 기능을 제공할 수 있다. 시일(120)이 전기 비전도성이면, 시일(120)은 전극(114)과 전기적으로 접촉하지 않고 실링 기능을 제공할 수 있다. 일부 실시예들에서, 금속화된 트레이스(194)는, 예를 들어, 인쇄 기법들을 이용하여 니켈 또는 브레이즈/솔더 재료(예컨대, 구리-은(CuSil) 재료)로 도금된, 예를 들어, 후막 몰리 망간(thick film molly manganese) 또는 후막 텅스텐(thick film tungsten)으로 형성될 수 있다.

이와 유사하게, 그리고 도 7a 및 도 7c를 참조하면, 금속화된 트레이스(204)는 제3 절연체 기판(106) 상에 형성될 수 있다. 전극(116)의 일부 또는 전부는, 금속화된 트레이스(204)가 전극(116)과 캐스털레이션 비아(202) 사이에 전기적 연결을 제공하도록, 금속화된 트레이스(204)의 일부분 위쪽에 형성될 수 있다. 이와 유사하게, 시일(122)이 캐스털레이션 비아(192)와 전기적으로 접촉하지 않기만 하다면, 시일(122)의 일부분은 금속화된 트레이스(204)의 일부분 위쪽에 형성될 수 있다. 시일(122)이 전기 전도성이면, 시일(122)은 금속화된 트레이스(204)를 통해 전극(116)과 전기적으로 접촉하면서 실링 기능을 제공할 수 있다. 시일(122)이 전기 비전도성이면, 시일(122)은 전극(116)과 전기적으로 접촉하지 않고 실링 기능을 제공할 수 있다. 일부 실시예들에서, 금속화된 트레이스(204)는, 예를 들어, 인쇄 기법들을 이용하여 니켈 또는 브레이즈/솔더 재료(예컨대, 구리-은(CuSil) 재료)로 도금된, 예를 들어, 후막 몰리 망간 또는 후막 텅스텐으로 형성될 수 있다.

도 7a 내지 도 7c의 예에서, 금속화된 트레이스(194 또는 204) 및 그의 대응하는 시일(120 또는 122)은 개별적인 층들로서 형성되는 것으로 기술된다. 일부 실시예들에서, 시일들(120, 122)이 전기 전도성이면, 금속화된 트레이스(194 또는 204) 및 그의 대응하는 전도성 시일(120 또는 122)이 단일 전도성 층으로서 함께 패터닝되고 형성될 수 있다는 것이 이해될 것이다. 또한, 일부 실시예들에서, 시일들(120, 122)이 전기 전도성이면, 금속화된 트레이스가 대응하는 전도성 시일(120 또는 122)과 전기적으로 접촉하지 않도록, 금속화된 트레이스(194 또는 204)가 유리, 금속 산화물 또는 중합체와 같은 절연체 층에 의해 분리될 수 있다는 것이 이해될 것이다. 금속화된 트레이스(194 또는 204)를 대응하는 시일(120 또는 122)로부터 전기적으로 격리시키는 것에 의해, 전기 비전도성 시일들을 사용하는 것의 설계 이점들의 일부 또는 전부가 본원에 기술되는 바와 같이 달성될 수 있다.

도 7a 내지 도 7c의 예에서, 전극들(114, 116) 각각은 간단한 금속 층으로서 구현될 수 있거나, 와플 패턴과 같은 특징부들을 포함할 수 있다. 일부 실시예들에서, 방사 코팅이 전극들 상에 인쇄될 수 있다. 일부 실시예들에서, 전이온화 라인들 및/또는 패턴들은 브레이크다운 파라미터들을 제어하기 위해 절연체 기판들 중 하나 이상 상에 형성될 수 있다. 이러한 특징부들 중 하나 이상에 관련된 예들은 미국 공보 제2014/0239804호에 보다 상세히 기술되어 있다.

도 7a 내지 도 7c의 예에서, 평탄한 GDT(100)는 한쪽 측면 상에 구현된 단자들(190, 200)을 갖는다. 그에 따라, 이러한 평탄한 GDT는 그 측면에서, 예를 들어, 회로 보드 상에 실장될 수 있다. 일부 적용분야들에서, 평탄한 GDT를 양 측면에서 실장할 수 있는 것이 바람직할 수 있다. 도 8a 내지 도 8c는 도 7a 내지 도 7c의 예와 내부적으로 유사하지만 평탄한 GDT들의 상부 및 하부 표면들 둘 다에 단자들을 갖는 평탄한 GDT의 일 예를 도시하고 있다.

도 8a 내지 도 8c는 도 7a 내지 도 7c의 예와 내부적으로 유사하지만 평탄한 GDT(100)의 상부 및 하부 표면들 둘 다에 단자들을 갖는 예시적인 평탄한 GDT(100)의 다양한 도면들을 도시하고 있다. 도 8a는 측단면도를 도시하고, 도 8b는 분해 상부 사시도를 도시하며, 도 8c는 분해 하부 사시도를 도시하고 있다. 도 8a 내지 도 8c의 예에서, 시일들(120, 122)은 본원에 기술되는 바와 같이 전기 전도성 또는 전기 비전도성일 수 있다. 도 8a 내지 도 8c의 이러한 평탄한 GDT(100)는 도 4를 참조하여 본원에 기술되는 평탄한 GDT(100)의 보다 구체적인 예일 수 있다.

도 8a 내지 도 8c의 예에서, (금속화된 트레이스(194)를 통해 전극(114)에 전기적으로 연결되는) 캐스털레이션 비아(192)는 하부 단자(190a) 및 상부 단자(190b) 각각에 전기적으로 연결되는 것으로 도시되어 있다. 이와 유사하게, (금속화된 트레이스(204)를 통해 전극(116)에 전기적으로 연결되는) 캐스털레이션 비아(202)는 하부 단자(200a) 및 상부 단자(200b) 각각에 전기적으로 연결되는 것으로 도시되어 있다. 그에 따라, 평탄한 GDT(100)는 하부 단자들(190a, 200a) 또는 상부 단자들(190b, 200b)을 이용하여 실장될 수 있다.

도 7 및 도 8의 예들에서, 그 각자의 전극들로부터 각자의 캐스털레이션 비아들 쪽으로 측방으로 연장되는 금속화된 트레이스들은 내부 기판 관통 비아들을 사용하지 않고 각자의 단자들에의 전기적 연결들이 이루어질 수 있게 할 수 있다. 그에 따라, 주어진 전극이 전도성 비아없이 구현될 수 있고, 그에 의해 주어진 격리 경로에 대해 어느 한쪽의 또는 양쪽 전극들의 최대화된 또는 보다 큰 치수들을 가능하게 한다. 전도성 비아들의 이러한 부재는 보다 많은 유연성을 갖는 전극들(예컨대, 보다 큰 면적의 전극들)이 구현될 수 있게 할 수 있다.

평탄한 GDT들의 부가적인 예들:

도 31 내지 도 33은 전도성 캐스털레이션들과 같은 외부 전도성 특징부들을 사용하여 또는 내부 전도성 비아들을 사용하여 전극들과 그 각자의 단자들 사이의 전기적 연결들이 이루어질 수 있는 평탄한 GDT들의 예들을 도시하고 있다. 도 31 내지 도 33의 예들에서, 하나의 단자가 평탄한 GDT의 양쪽 측면들 각각 상에 구현될 수 있다.

도 31 및 도 33a 내지 도 33c는 전극들과 그 각자의 단자들에 차례로 전기적으로 연결되는 캐스털레이션 비아들과 같은 외부 전도성 특징부들 사이에 전기적 연결들을 제공하기 위한 금속화된 트레이스들을 갖는 예시적인 평탄한 GDT(100)의 다양한 도면들을 도시하고 있다. 도 31은 제1 측면(예컨대, 도 31에 도시된 바와 같은 하부 측면) 및 제2 측면(예컨대, 도 31에 도시된 바와 같은 상부 측면)을 갖는 제1 절연체 기판을 갖는 평탄한 GDT(100)의 측단면도를 도시하고 있다. 예시적인 평탄한 GDT(100)는 제1 절연체 기판(102)의 제1 측면 상에 구현된 제2 절연체 기판(104) 및 제1 절연체 기판(102)의 제2 측면 상에 구현된 제3 절연체 기판(106)을 추가로 포함하는 것으로 도시되어 있다. 일부 실시예들에서, 제1, 제2 및 제3 절연체 기판들(102, 104, 106) 각각은, 예를 들어, 알루미나 세라믹과 같은 세라믹을 포함할 수 있다. 이러한 알루미나 세라믹은 우수한 전기적 절연, 바람직한 기계적 특성들, 바람직한 열적 특성들(예컨대, 높은 용융점(high melting point)), 및 바람직한 내식성과 같은 하나 이상의 특성들을 제공할 수 있다.

도 32a는 도 31의 예시적인 GDT(100)와 유사한 예시적인 평탄한 GDT(100)를 도시하고 있다. 그렇지만, 도 32a의 평탄한 GDT(100)는 측방 연결부들(194, 204)을 통해 각자의 전극들(114, 116)과 단자들(190, 200) 사이의 전기적 연결들을 제공하는 내부 전도성 비아들(191, 201)을 포함하는 것으로 도시되어 있다. 그에 따라, 도 33b 및 도 33c의 분해도들이 이러한 내부 전도성 비아들을 포함하고 캐스털레이션 비아들과 같은 외부 전도성 특징부들을 제거하도록 적절하게 수정될 수 있다는 것이 이해될 것이다.

도 32a의 예에서, 전도성 트레이스들과 같은 측방 연결부들(194, 204)은 각자의 전극들(114, 116)을 전도성 비아들(191, 201)에 전기적으로 연결시키는 데 이용된다. 일부 실시예들에서, 전극들과 전도성 비아들 사이의 전기적 연결들이 직접적으로 이루어질 수 있다.

예를 들어, 도 32b는 도 32a의 예시적인 GDT(100)와 유사한 GDT(100)를 도시하고 있다. 그렇지만, 도 32b의 평탄한 GDT(100)는 각자의 전극들(114, 116)과 단자들(190, 200) 사이의 직접적인 전기적 연결들을 제공할 수 있는 내부 전기적 연결부들(115a, 115b)을 포함하는 것으로 도시되어 있다. 이러한 내부 전기적 연결부들(115a, 115b)은, 예를 들어, 전도성 비아들일 수 있다. 일부 실시예들에서, 도 32b의 예시적인 구성은 복수의 챔버들이 스택으로 배열되는 스택 구성이 요망될 때 특히 유용할 수 있다. 이러한 스택 구성에 관련된 예들이 본원에서 보다 상세히 기술된다.

일부 적용분야들에서, 이러한 내부 전도성 비아들의 사용은 금속화된 절연체 관통 연결부(metallized through-insulator connection)들이 실질적으로 완전하게 유지되고 싱귤레이션(singulation) 공정 동안 분할되지 않게 할 수 있다. 이러한 실질적으로 완전한 내부 전도성 비아들은 전극들과 그 각자의 단자들 사이의 전기 전도성의 유지를 가능하게 할 수 있다.

또한, 일부 실시예들에서, 도 31 내지 도 33을 참조하여 기술된 바와 같은 하나 이상의 특징부들을 갖는 평탄한 GDT가 캐스털레이션 비아들과 같은 하나 이상의 외부 전도성 특징부들 및 하나 이상의 내부 전도성 비아들을 포함할 수 있다는 것이 이해될 것이다.

도 33a는 제1 절연체 기판(102)의 분해 평면도를 도시하고, 도 33b 및 도 33c는 도 31의 예시적인 평탄한 GDT의 제2 절연체 기판(104) 및/또는 제3 절연체 기판(106)으로서 이용될 수 있는 절연체 기판(104, 106)의 단자측(도 33b) 및 전극측(도 33c)의 분해 평면도들을 도시하고 있다. 본원에 기술되는 바와 같이, 도 31의 외부 전도성 캐스털레이션들(191, 201) 대신에 내부 전도성 비아들(191, 201)이 이용되는 도 32의 예시적인 평탄한 GDT를 생성하기 위해 도 33b 및 도 33c의 예에 대해 적절한 수정들이 이루어질 수 있다.

도 31 및 도 33a 내지 도 33c를 참조하면, 제1 절연체 기판(102)은 실링된 체적의 반대쪽에 있는 측면들 상에 구현된 제1 및 제2 전극들(114, 116)을 갖는 실링된 체적의 형성을 가능하게 하도록 치수가 정해진 개구부(108)를 포함할 수 있다. 제1 전극(114)은 도 31의 측방 연결부(예컨대, 금속화된 트레이스)(194) 및 외부 연결부(예컨대, 전도성 캐스털레이션)(191) 또는 도 32의 내부 연결부(예컨대, 전도성 비아)(191)를 통해 평탄한 GDT(100)의 제1 측면 상의 제1 단자(190)에 전기적으로 연결되는 것으로 도시되어 있다. 이와 유사하게, 제2 전극(116)은 도 31의 측방 연결부(예컨대, 금속화된 트레이스)(204) 및 외부 연결부(예컨대, 전도성 캐스털레이션)(201) 또는 도 32의 내부 연결부(예컨대, 전도성 비아)(201)를 통해 평탄한 GDT(100)의 제2 측면 상의 제2 단자(200)에 전기적으로 연결되는 것으로 도시되어 있다.

도 31 내지 도 33을 참조하면, 시일(120)은 제1 절연체 기판(102)과 제2 절연체 기판(104) 사이에 구현될 수 있다. 이와 유사하게, 시일(122)은 제1 절연체 기판(102)과 제3 절연체 기판(106) 사이에 구현될 수 있다. 일부 실시예들에서, 시일들(120, 122)은 본원에 기술되는 바와 같이 전기 전도성 또는 전기 비전도성일 수 있다.

도 31 내지 도 33의 예에서, 제1 절연체 기판(102)은 제2 절연체 기판(104) 및 제3 절연체 기판(106)에 대해 일반적으로 대칭일 수 있다. 게다가, 제2 절연체 기판(104) 및 제3 절연체 기판(106) 각각은 전극, 측방 전도성 트레이스, 시일, 및 전도성 캐스털레이션을 갖는 공통 절연체 기판으로 구현될 수 있다. 평탄한 GDT들이 어떻게 이러한 공통 절연체 기판을 이용하여 제조될 수 있는지의 예들이 도 34 내지 도 38을 참조하여 기술된다.

도 31 내지 도 33의 예에서, 측방 연결부들은 금속화된 트레이스들(194, 204)로서 도시되어 있다. 보다 상세하게는, 금속화된 트레이스(194)는 제1 전극(114)을 도 31의 평탄한 GDT(100)의 대응하는 측면 상에 형성된 전도성 캐스털레이션(191) 또는 도 32의 평탄한 GDT의 전도성 비아(191)에 전기적으로 연결시키기 위해 제2 절연체 기판(104) 상에 구현되는 것으로 도시되어 있다. 전도성 캐스털레이션(191)은, 제1 전극(114)이 평탄한 GDT(100)의 제1 측면 상의 제1 단자(190)에 전기적으로 연결되도록, 제1 단자(190)에 전기적으로 연결되는 것으로 도시되어 있다.

이와 유사하게, 금속화된 트레이스(204)는 제2 전극(116)을 도 31의 평탄한 GDT(100)의 대응하는 측면 상에 형성된 전도성 캐스털레이션(201) 또는 도 32의 평탄한 GDT의 전도성 비아(201)에 전기적으로 연결시키기 위해 제3 절연체 기판(106) 상에 구현되는 것으로 도시되어 있다. 전도성 캐스털레이션(201)은, 제2 전극(116)이 평탄한 GDT(100)의 제2 측면 상의 제2 단자(200)에 전기적으로 연결되도록, 제2 단자(200)에 전기적으로 연결되는 것으로 도시되어 있다.

일부 실시예들에서, 그리고 도 31 내지 도 33을 참조하면, 금속화된 트레이스(194)는 제2 절연체 기판(104) 상에 형성될 수 있다. 제1 전극(114)의 일부 또는 전부는, 금속화된 트레이스(194)가 제1 전극(114)과 도 31의 전도성 캐스털레이션(191) 또는 도 32의 전도성 비아(191) 사이에 전기적 연결을 제공하도록, 금속화된 트레이스(194)의 일부분 위쪽에 형성될 수 있다. 일부 실시예들에서, 시일(120)은 금속화된 트레이스(194) 위쪽에 형성될 수 있다. 시일(120)이 전기 비전도성이면, 시일(120)은 제1 전극(114)과 전기적으로 연결되지 않고 실링 기능을 제공할 수 있다.

이와 유사하게, 금속화된 트레이스(204)는 제3 절연체 기판(106) 상에 형성될 수 있다. 제2 전극(116)의 일부 또는 전부는, 금속화된 트레이스(204)가 제2 전극(116)과 도 31의 전도성 캐스털레이션(201) 또는 도 32의 전도성 비아(201) 사이에 전기적 연결을 제공하도록, 금속화된 트레이스(204)의 일부분 위쪽에 형성될 수 있다. 일부 실시예들에서, 시일(122)은 금속화된 트레이스(204) 위쪽에 형성될 수 있다. 시일(122)이 전기 비전도성이면, 시일(122)은 제2 전극(116)과 전기적으로 연결되지 않고 실링 기능을 제공할 수 있다.

도 31 내지 도 33의 예에서, 전극들(114, 116) 각각은 간단한 금속 층으로서 구현될 수 있거나, 와플 패턴과 같은 특징부들을 포함할 수 있다. 일부 실시예들에서, 방사 코팅이 전극들 상에 인쇄될 수 있다. 일부 실시예들에서, 전이온화 라인들 및/또는 패턴들이 브레이크다운 파라미터들을 제어하기 위해 실링된 체적(108)과 연관된 절연체 기판들 및/또는 표면들 중 하나 이상 상에 형성될 수 있다.

도 31 내지 도 33의 예에서, 평탄한 GDT(100)는 평탄한 GDT(100)의 반대쪽에 있는 측면들 상에 구현된 단자들(190, 200)을 갖는다. 그에 따라, 이러한 평탄한 GDT는 전기 컴포넌트(electrical component)와 직렬로 이용될 수 있고 비교적 큰 솔더링가능 단자를 제공할 수 있다. 예를 들어, 평탄한 금속 산화물 배리스터(flat metal oxide varistor, MOV)가 평탄한 디바이스로서 구현될 수 있고, 도 31 내지 도 33을 참조하여 기술된 바와 같은 하나 이상의 특징부들을 갖는 평탄한 GDT(100)는 평탄한 GDT(들)(100)에 의해 제공되는 하나 이상의 큰 솔더링가능 단자들을 생성하기 위해 이러한 평탄한 MOV 디바이스의 어느 한쪽의 또는 양쪽 측면들 상에 솔더링될 수 있다.

제조 공정들의 예들:

도 9 내지 도 29 및 도 34 내지 도 38은 도 1 내지 도 8 및 도 31 내지 도 33을 참조하여 본원에 기술되는 다양한 평탄한 GDT들을 제조하는 데 이용될 수 있는 공정들의 예들을 도시하고 있다. 본원에 기술되는 공정 예들에서, 다양한 단계들의 일부 또는 실질적으로 전부가 절연체 기판들에 대응하는 유닛들의 어레이를 갖는 절연체 플레이트들 상에서 구현될 수 있다. 이러한 유닛들은, 실질적으로 최종 형태일 수 있거나 추가로 처리될 수 있는, 복수의 개별 유닛들을 생성하기 위해 분리될 수 있다. 이러한 완성된 형태의 개별 유닛들 각각은 이어서 본원에 기술되는 바와 같은 하나 이상의 특징부들을 갖는 평탄한 GDT가 될 수 있다.

도 9a 및 도 9b는, 부분적으로 처리된 제1 절연체 플레이트(302)를 생성하기 위해, 경계들(301a)에 의해 일반적으로 정의되는 개별 유닛들의 어레이를 갖는 제1 절연체 플레이트(300a)가 챔버 구멍들(108)의 어레이 및 기판 관통 비아들(162)의 어레이를 형성하기 위해 어떻게 처리될 수 있는지의 일 예를 도시하고 있다. 개별 유닛들로 싱귤레이트될 때, 각각의 유닛은 도 2 및 도 5를 참조하여 본원에 기술되는 제1 절연체 기판(102)으로서 이용될 수 있다.

도 9a 및 도 9b의 예에서, 챔버 구멍들(108) 및 기판 관통 비아들(162)은, 예를 들어, 레이저 및/또는 다른 구멍 형성 기법들을 이용하여 형성될 수 있다.

도 10a 및 도 10b는, 부분적으로 처리된 제2 절연체 플레이트(304)를 생성하기 위해, 경계들(301b)에 의해 일반적으로 정의되는 개별 유닛들의 어레이를 갖는 제2 절연체 플레이트(300b)가 기판 관통 비아들(152)의 어레이 및 기판 관통 비아들(162)의 어레이를 형성하기 위해 어떻게 처리될 수 있는지의 일 예를 도시하고 있다. 개별 유닛들로 싱귤레이트될 때, 각각의 유닛은 도 2 및 도 5를 참조하여 본원에 기술되는 제2 절연체 기판(104)으로서 이용될 수 있다.

도 10a 및 도 10b의 예에서, 기판 관통 비아들(152) 및 기판 관통 비아들(162)은, 예를 들어, 레이저 및/또는 다른 구멍 형성 기법들을 이용하여 형성될 수 있다.

도 11a 및 도 11b는, 부분적으로 처리된 제3 절연체 플레이트(306)를 생성하기 위해, 경계들(301c)에 의해 일반적으로 정의되는 개별 유닛들의 어레이를 갖는 제3 절연체 플레이트(300c)가 기판 관통 비아들(166)의 어레이 및 기판 관통 비아들(162)의 어레이를 형성하기 위해 어떻게 처리될 수 있는지의 일 예를 도시하고 있다. 개별 유닛들로 싱귤레이트될 때, 각각의 유닛은 도 2 및 도 5를 참조하여 본원에 기술되는 제3 절연체 기판(106)으로서 이용될 수 있다.

도 11a 및 도 11b의 예에서, 기판 관통 비아들(166) 및 기판 관통 비아들(162)은, 예를 들어, 레이저 및/또는 다른 구멍 형성 기법들을 이용하여 형성될 수 있다.

도 12a는 도 9b의 부분적으로 처리된 제1 절연체 플레이트(302)를 도시하고 있다. 도 12b는 이러한 절연체 플레이트가 비아들(162)을 전도성 재료로 충전시키기 위해, 그리고 부분적으로 처리된 제1 절연체 플레이트(302)의 양쪽 측면들 상에 시일 링(seal ring)들(120, 122)을 형성하기 위해 추가로 처리될 수 있다는 것을 보여주고 있다. 예를 들어, 비아들(162)은 전도성 금속을 비아들(162) 내로 끌어들이기 위해 진공을 이용하여 전도성 금속으로 충전될 수 있다. 시일 링들(120, 122)은, 예를 들어, 인쇄에 의해 형성될 수 있다. 전술한 충전된 비아들 및 시일 링들의 형성 시에, 어셈블리는 추가 처리에 앞서 건조 및 소성될 수 있다.

본원에 기술되는 바와 같이, 시일 링들(120, 122)은 전기 전도성 또는 전기 비전도성일 수 있다. 시일 링들(120, 122)이 전도성이면, 이러한 링들은 전도성 비아들(162)과 제2 및 제3 절연체 플레이트들(304, 306)에서의 그의 대응하는 비아들의 전기적 연결들을 용이하게 할 수 있다. 시일 링들(120, 122)이 비전도성(예컨대, 유리 또는 에폭시와 같은 절연체)이면, 상이한 절연체 플레이트들의 전도성 비아들 사이의 전기적 연결들의 형성을 가능하게 하기 위해, 적절한 크기의 개구부들이 시일 링들(120, 122)에 형성될 수 있다(예컨대, 인쇄 공정 동안 형성된 원형 개구부들). 예를 들어, 시일 링들(120, 122)에서의 이러한 개구부는 전도성 재료(예컨대, 솔더, 브레이즈 또는 전도성 에폭시)(예컨대, 구리-은(CuSil) 재료)로 선택적으로 충전 및/또는 도금될 수 있다. 2개의 끝이 맞닿게 인접한(end-to-end adjacent) 충전된 전도성 비아들 사이에 전기적 연결을 생성하기 위해, 시일 링들(120, 122)에서의 개구부들 내의 이러한 전도성 재료가 실링 공정 동안에 용융(melt), 용해(fuse) 또는 경화(cure)될 수 있다. 일부 실시예들에서, 충전된 비아들 및 시일 링들의 전술한 형성들 동안 및/또는 그 이후에 하나 이상의 건조 및 소성 공정들이 수행될 수 있다. 이러한 건조 및 소성 공정(들)은 절연체 플레이트(302)의 추가 처리 이전에 수행될 수 있다.

도 13a는 도 10b의 부분적으로 처리된 제2 절연체 플레이트(304)를 도시하고 있다. 도 13b는 이러한 절연체 플레이트가 비아들(152) 및 비아들(162)을 전도성 재료로 충전시키기 위해, 그리고 부분적으로 처리된 제2 절연체 플레이트(304)의 상부 측면 상에 시일 링들(120)을 형성하기 위해 추가로 처리될 수 있다는 것을 보여주고 있다. 예를 들어, 비아들(152, 162)은 전도성 금속을 비아들(152, 162) 내로 끌어들이기 위해 진공을 이용하여 전도성 금속으로 충전될 수 있다. 시일 링들(120)은, 예를 들어, 인쇄에 의해 형성될 수 있다.

도 13b의 예에서, 시일 링들(120) 및 비아들(162)의 형성은 전기 전도성 및 전기 비전도성 시일 링들을 수용하기 위해 도 12b를 참조하여 기술된 바와 같이 구현될 수 있다.

도 13b의 예에서, 전극들(114)은 부분적으로 처리된 제2 절연체 플레이트(304)의 상부 측면 상에 형성될 수 있고, 단자들(150, 160)은 부분적으로 처리된 제2 절연체 플레이트(304)의 하부 측면 상에 형성될 수 있다. (주어진 유닛에 대한) 전극(114) 및 단자(150) 둘 다가 모두 전도성이기 때문에, 이들은 충전된 전도성 비아들(152) 바로 위쪽에 형성될 수 있다. 도시된 예에서, 싱귤레이트될 때, 각각이 대응하는 개별 유닛의 단자가 되도록, 인접한 유닛들의 단자들(150, 160)에 대해 단일 전도성 층이 형성되는 것으로 도시되어 있다. 이러한 이웃하는 단자들이 또한 개별적으로 패터닝되고 형성될 수 있다는 것이 이해될 것이다.

일부 실시예들에서, 충전된 비아들, 시일 링들, 전극들, 및 단자들의 전술한 형성들 동안 및/또는 그 이후에 하나 이상의 건조 및 소성 공정들이 수행될 수 있다. 이러한 건조 및 소성 공정(들)은 절연체 플레이트(304)의 추가 처리 이전에 수행될 수 있다.

도 14a는 도 11b의 부분적으로 처리된 제3 절연체 플레이트(306)를 도시하고 있다. 도 14b는 이러한 절연체 플레이트가 비아들(166) 및 비아들(162)을 전도성 재료로 충전시키기 위해, 그리고 부분적으로 처리된 제3 절연체 플레이트(306)의 하부 측면 상에 시일 링들(122)을 형성하기 위해 추가로 처리될 수 있다는 것을 보여주고 있다. 예를 들어, 비아들(166, 162)은 전도성 금속을 비아들(166, 162) 내로 끌어들이기 위해 진공을 이용하여 전도성 금속으로 충전될 수 있다. 시일 링들(122)은, 예를 들어, 인쇄에 의해 형성될 수 있다.

도 14b의 예에서, 시일 링들(120) 및 비아들(162)의 형성은 전기 전도성 및 전기 비전도성 시일 링들을 수용하기 위해 도 12b를 참조하여 기술된 바와 같이 구현될 수 있다.

도 14b의 예에서, 전극들(116)은 부분적으로 처리된 제3 절연체 플레이트(306)의 하부 측면 상에 형성될 수 있고, 커넥터 트레이스들(164)은 부분적으로 처리된 제3 절연체 플레이트(306)의 상부 측면 상에 형성될 수 있다. (주어진 유닛에 대한) 전극(116) 및 커넥터 트레이스(164) 둘 다가 모두 전도성이기 때문에, 이들은 충전된 전도성 비아들(166) 바로 위쪽에 형성될 수 있다. 이와 유사하게, 커넥터 트레이스(164)는 충전된 전도성 비아(162) 바로 위쪽에 형성될 수 있다.

일부 실시예들에서, 충전된 비아들, 시일 링들, 전극들, 및 커넥터 트레이스들의 전술한 형성들 동안 및/또는 그 이후에 하나 이상의 건조 및 소성 공정들이 수행될 수 있다. 이러한 건조 및 소성 공정(들)은 절연체 플레이트(306)의 추가 처리 이전에 수행될 수 있다.

일부 실시예들에서, 절연체 플레이트들(302, 304, 306)이 이어서 금속화된 영역들을 덮도록 도금될 수 있다. 이러한 도금은, 예를 들어, 니켈 및 임의로 선택적 구리를 포함할 수 있다.

도 15a 내지 도 15d는 본원에 기술되는 바와 같은 하나 이상의 특징부들을 갖는 복수의 개별적인 평탄한 GDT들을 생성하기 위해 도 12b, 도 13b, 도 14b의 처리된 절연체 플레이트들(각각, 302, 304, 306)이 어떻게 적층되고 추가로 처리될 수 있는지의 예들을 도시하고 있다. 도 15a에서, 스택은 제1 절연체 플레이트(302)를 제2 절연체 플레이트(304) 위쪽에 그리고 이어서 제3 절연체 플레이트(306)를 제1 절연체 플레이트(302) 위쪽에 위치시키는 것에 의해 형성될 수 있다. 일부 실시예들에서, 3개의 절연체 플레이트들의 개별 유닛들의 정렬에서 충분한 정확도를 보장하기 위해 적층 장치(stacking apparatus)가 이용될 수 있다. 이러한 정렬은, 예를 들어, 3개의 절연체 플레이트들 전부를 관통하는 전기적 연결들을 제공할 비아들(162)의 정렬을 포함할 수 있다.

도 15b는 개별적인 평탄한 GDT들(100)이 될 것들의 어레이를 정의하기 위해 적층되고 정렬된 3개의 절연체 층들(304, 302, 306)을 도시하고 있다. 각각이 원하는 가스로 충전된 실링된 챔버를 갖는 평탄한 GDT들(100)의 어레이를 형성하기 위해 이러한 적층된 어셈블리가 경화될 수 있다. 예를 들어, 적층된 어셈블리는 퍼니스(furnace)에 놓일 수 있고, 공기가 원하는 가스 혼합물로 대체될 수 있다. 이어서, 원하는 가스 혼합물로 충전된 각자의 챔버들을 실질적으로 실링하도록 절연체 플레이트들 사이의 시일 링 층들이 용융되거나 경화되는 지점까지 온도가 상승될 수 있다.

도 15c는 챔버들이 한 쌍의 절연체 플레이트들 사이의 시일 링들에 의해 실질적으로 실링되는 절연체 플레이트들의 이러한 어셈블리의 일 예를 도시하고 있다. 일부 실시예들에서, 절연체 플레이트들의 실링된 어셈블리는 퍼니스로부터 제거될 수 있고, 예를 들어, 노출된 단자들 및 금속 특징부들(예컨대, 커넥터 트레이스(164) 및 임의의 노출된 비아들) 상에 형성된 도금을 가질 수 있다. 이러한 도금은, 예를 들어, 주석 또는 다른 솔더링가능 재료를 포함할 수 있다. 일부 실시예들에서, 절연체 플레이트들의 실링된 어셈블리는 임의로 디바이스들의 어레이에 있는 동안 원하는 성능 레벨을 충족시키도록 임의로 컨디셔닝(condition) 및 테스트될 수 있다.

도 15d는 복수의 개별적인 평탄한 GDT들(100)을 생성하기 위해 도 15c의 처리 단계(들)로부터 얻어진 절연체 플레이트들의 어셈블리가 싱귤레이트될 수 있는 일 예를 도시하고 있다. 이러한 싱귤레이션은, 예를 들어, 커팅(cutting), 쏘잉(sawing) 등에 의해 달성될 수 있다. 일부 실시예들에서, 2개 이상의 평탄한 GDT들(100)은 기계적으로 연결되고 그리고 임의로 전기적으로 연결된 채로 있어, 어레이형 GDT 디바이스들을 생성할 수 있다.

일부 실시예들에서, 싱귤레이트된 평탄한 GDT들(100) 각각은 임의로, 예를 들어, 주석 또는 다른 솔더링가능 재료로 도금될 수 있고, 이어서 아직 행해지지 않았다면, 원하는 성능 레벨을 충족시키도록 컨디셔닝 및 테스트될 수 있다. 이러한 완성된 제품은 이어서 회로 보드와 같은 다른 장치에 패키징되거나 구현될 수 있다.

도 16a 및 도 16b는, 부분적으로 처리된 제1 절연체 플레이트(302)를 생성하기 위해, 경계들(301a)에 의해 일반적으로 정의되는 개별 유닛들의 어레이를 갖는 제1 절연체 플레이트(300a)가 챔버 구멍들(108)의 어레이 및 캐스털레이션 비아들(320)의 어레이를 형성하기 위해 어떻게 처리될 수 있는지의 일 예를 도시하고 있다. 개별 유닛들로 싱귤레이트될 때, 각각의 유닛은 도 3 및 도 6을 참조하여 본원에 기술되는 제1 절연체 기판(102)으로서 이용될 수 있다.

도 16a 및 도 16b의 예에서, 챔버 구멍들(108) 및 캐스털레이션 비아들(320)은, 예를 들어, 레이저 및/또는 다른 구멍 형성 기법들을 이용하여 형성될 수 있다.

도 17a 및 도 17b는, 부분적으로 처리된 제2 절연체 플레이트(304)를 생성하기 위해, 경계들(301b)에 의해 일반적으로 정의되는 개별 유닛들의 어레이를 갖는 제2 절연체 플레이트(300b)가 기판 관통 비아들(172)의 어레이 및 캐스털레이션 비아들(320)의 어레이를 형성하기 위해 어떻게 처리될 수 있는지의 일 예를 도시하고 있다. 개별 유닛들로 싱귤레이트될 때, 각각의 유닛은 도 3 및 도 6을 참조하여 본원에 기술되는 제2 절연체 기판(104)으로서 이용될 수 있다.

도 17a 및 도 17b의 예에서, 기판 관통 비아들(172) 및 캐스털레이션 비아들(320)은, 예를 들어, 레이저 및/또는 다른 구멍 형성 기법들을 이용하여 형성될 수 있다.

도 18a 및 도 18b는, 부분적으로 처리된 제3 절연체 플레이트(306)를 생성하기 위해, 경계들(301c)에 의해 일반적으로 정의되는 개별 유닛들의 어레이를 갖는 제3 절연체 플레이트(300c)가 기판 관통 비아들(186)의 어레이 및 캐스털레이션 비아들(320)의 어레이를 형성하기 위해 어떻게 처리될 수 있는지의 일 예를 도시하고 있다. 개별 유닛들로 싱귤레이트될 때, 각각의 유닛은 도 3 및 도 6를 참조하여 본원에 기술되는 제3 절연체 기판(106)으로서 이용될 수 있다.

도 18a 및 도 18b의 예에서, 기판 관통 비아들(186) 및 캐스털레이션 비아들(320)은, 예를 들어, 레이저 및/또는 다른 구멍 형성 기법들을 이용하여 형성될 수 있다.

도 19a는 도 16b의 부분적으로 처리된 제1 절연체 플레이트(302)를 도시하고 있다. 도 19b는 이러한 절연체 플레이트가 캐스털레이션 비아들(320)을 전도성 재료로 충전시키기 위해, 그리고 부분적으로 처리된 제1 절연체 플레이트(302)의 양쪽 측면들 상에 시일 링들(120, 122)을 형성하기 위해 추가로 처리될 수 있다는 것을 보여주고 있다. 예를 들어, 캐스털레이션 비아들(320)은 전도성 금속을 비아들(320) 내로 끌어들이기 위해 진공을 이용하여 전도성 금속으로 충전될 수 있다. 일부 실시예들에서, 이러한 충전된 캐스털레이션 비아들은 표면 레벨들을 넘어 연장될 수 있거나, 다른 절연체 플레이트와 적층될 때 대응하는 캐스털레이션 비아들과 접합하는 것을 가능하게 하기 위해, 이러한 비아들의 단부들에 부가의 전도성 재료가 유입될 수 있다. 시일 링들(120, 122)은, 예를 들어, 인쇄에 의해 형성될 수 있다. 본원에 기술되는 바와 같이, 시일 링들(120, 122)은 전기 전도성 또는 전기 비전도성일 수 있다. 전술한 충전된 비아들 및 시일 링들의 형성 시에, 어셈블리는 추가 처리에 앞서 건조 및 소성될 수 있다.

도 20a는 도 17b의 부분적으로 처리된 제2 절연체 플레이트(304)를 도시하고 있다. 도 20b는 이러한 절연체 플레이트가 비아들(172) 및 캐스털레이션 비아들(320)을 전도성 재료로 충전시키기 위해, 그리고 부분적으로 처리된 제2 절연체 플레이트(304)의 상부 측면 상에 시일 링들(120)을 형성하기 위해 추가로 처리될 수 있다는 것을 보여주고 있다. 예를 들어, 비아들(172, 320)은 전도성 금속을 비아들(172, 320) 내로 끌어들이기 위해 진공을 이용하여 전도성 금속으로 충전될 수 있다. 일부 실시예들에서, 이러한 충전된 캐스털레이션 비아들은 표면 레벨들을 넘어 연장될 수 있거나, 다른 절연체 플레이트와 적층될 때 대응하는 캐스털레이션 비아들과 접합하는 것을 가능하게 하기 위해, 이러한 비아들의 단부들에 부가의 전도성 재료가 유입될 수 있다. 시일 링들(120)은, 예를 들어, 인쇄에 의해 형성될 수 있다. 본원에 기술되는 바와 같이, 시일 링들(120)은 전기 전도성 또는 전기 비전도성일 수 있다.

도 20b의 예에서, 전극들(114)은 부분적으로 처리된 제2 절연체 플레이트(304)의 상부 측면 상에 형성될 수 있고, 단자들(170, 180)은 부분적으로 처리된 제2 절연체 플레이트(304)의 하부 측면 상에 형성될 수 있다. (주어진 유닛에 대한) 전극(114) 및 단자(170) 둘 다가 모두 전도성이기 때문에, 이들은 충전된 전도성 비아들(172)의 각자의 단부들 바로 위쪽에 형성될 수 있다. 도시된 예에서, 싱귤레이트될 때, 각각이 대응하는 개별 유닛의 단자가 되도록, 인접한 유닛들의 단자들(170, 180)에 대해 단일 전도성 층이 형성되는 것으로 도시되어 있다. 이러한 이웃하는 단자들이 또한 개별적으로 패터닝되고 형성될 수 있다는 것이 이해될 것이다.

도 21a는 도 18b의 부분적으로 처리된 제3 절연체 플레이트(306)를 도시하고 있다. 도 21b는 이러한 절연체 플레이트가 비아들(186) 및 캐스털레이션 비아들(320)을 전도성 재료로 충전시키기 위해, 그리고 부분적으로 처리된 제3 절연체 플레이트(306)의 하부 측면 상에 시일 링들(122)을 형성하기 위해 추가로 처리될 수 있다는 것을 보여주고 있다. 예를 들어, 비아들(186, 320)은 전도성 금속을 비아들(186, 320) 내로 끌어들이기 위해 진공을 이용하여 전도성 금속으로 충전될 수 있다. 일부 실시예들에서, 이러한 충전된 캐스털레이션 비아들은 표면 레벨들을 넘어 연장될 수 있거나, 다른 절연체 플레이트와 적층될 때 대응하는 캐스털레이션 비아들과 접합하는 것을 가능하게 하기 위해, 이러한 비아들의 단부들에 부가의 전도성 재료가 유입될 수 있다. 시일 링들(122)은, 예를 들어, 인쇄에 의해 형성될 수 있다. 본원에 기술되는 바와 같이, 시일 링들(122)은 전기 전도성 또는 전기 비전도성일 수 있다.

도 21b의 예에서, 전극들(116)은 부분적으로 처리된 제3 절연체 플레이트(306)의 하부 측면 상에 형성될 수 있고, 커넥터 트레이스들(184)은 부분적으로 처리된 제3 절연체 플레이트(306)의 상부 측면 상에 형성될 수 있다. (주어진 유닛에 대한) 전극(116) 및 커넥터 트레이스(164) 둘 다가 모두 전도성이기 때문에, 이들은 충전된 전도성 비아들(186)의 각자의 단부들 바로 위쪽에 형성될 수 있다. 이와 유사하게, 커넥터 트레이스(164)는 충전된 캐스털레이션 비아(320) 바로 위쪽에 형성될 수 있다.

도 22a 내지 도 22d는 본원에 기술되는 바와 같은 하나 이상의 특징부들을 갖는 복수의 개별적인 평탄한 GDT들을 생성하기 위해 도 19b, 도 20b, 도 21b의 처리된 절연체 플레이트들(각각, 302, 304, 306)이 어떻게 적층되고 추가로 처리될 수 있는지의 예들을 도시하고 있다. 도 22a에서, 스택은 제1 절연체 플레이트(302)를 제2 절연체 플레이트(304) 위쪽에 그리고 이어서 제3 절연체 플레이트(306)를 제1 절연체 플레이트(302) 위쪽에 위치시키는 것에 의해 형성될 수 있다. 일부 실시예들에서, 3개의 절연체 플레이트들의 개별 유닛들의 정렬에서 충분한 정확도를 보장하기 위해 적층 장치가 이용될 수 있다. 이러한 정렬은, 예를 들어, 외부 전기적 연결들을 제공할 캐스털레이션 비아들(320)의 정렬을 포함할 수 있다.

도 22b는 개별적인 평탄한 GDT들(100)이 될 것들의 어레이를 정의하기 위해 적층되고 정렬된 3개의 절연체 층들(304, 302, 306)을 도시하고 있다. 각각이 원하는 가스로 충전된 실링된 챔버를 갖는 평탄한 GDT들(100)의 어레이를 형성하기 위해 이러한 적층된 어셈블리가 경화될 수 있다. 예를 들어, 적층된 어셈블리는 퍼니스에 놓일 수 있고, 공기가 원하는 가스 혼합물로 대체될 수 있다. 이어서, 원하는 가스 혼합물로 충전된 각자의 챔버들을 실질적으로 실링하도록 절연체 플레이트들 사이의 시일 링 층들이 용융되거나 경화되는 지점까지 온도가 상승될 수 있다.

도 22c는 챔버들이 한 쌍의 절연체 플레이트들 사이의 시일 링들에 의해 실질적으로 실링되는 절연체 플레이트들의 이러한 어셈블리의 일 예를 도시하고 있다. 일부 실시예들에서, 절연체 플레이트들의 실링된 어셈블리는 퍼니스로부터 제거될 수 있고, 예를 들어, 노출된 단자들 및 금속 특징부들(예컨대, 커넥터 트레이스(164) 및 임의의 노출된 비아들) 상에 형성된 도금을 가질 수 있다. 이러한 도금은, 예를 들어, 주석 또는 다른 솔더링가능 재료를 포함할 수 있다. 일부 실시예들에서, 절연체 플레이트들의 실링된 어셈블리는 임의로 디바이스들의 어레이에 있는 동안 원하는 성능 레벨을 충족시키도록 임의로 컨디셔닝 및 테스트될 수 있다.

도 22d는 복수의 개별적인 평탄한 GDT들(100)을 생성하기 위해 도 22c의 처리 단계(들)로부터 얻어진 절연체 플레이트들의 어셈블리가 싱귤레이트될 수 있는 일 예를 도시하고 있다. 이러한 싱귤레이션은, 예를 들어, 커팅, 쏘잉 등에 의해 달성될 수 있다. 일부 실시예들에서, 2개 이상의 평탄한 GDT들(100)은 기계적으로 연결되고 그리고 임의로 전기적으로 연결된 채로 있어, 어레이형 GDT 디바이스들을 생성할 수 있다.

개별적인 평탄한 GDT들(100)이 싱귤레이트될 때, 한 쌍의 이웃하는 유닛들 사이의 캐스털레이션 비아들(320)은 도 3 및 도 6을 참조하여 기술된 캐스털레이션들(174, 182)이 되도록 대략 반분된(halved) 비아들이 된다. 이러한 캐스털레이션들의 노출된 표면들은, 예를 들어, 니켈 및 주석으로 도금될 수 있다.

도 23a 및 도 23b는, 부분적으로 처리된 제1 절연체 플레이트(302)를 생성하기 위해, 경계들(301a)에 의해 일반적으로 정의되는 개별 유닛들의 어레이를 갖는 제1 절연체 플레이트(300a)가 챔버 구멍들(108)의 어레이 및 캐스털레이션 비아들(320)의 어레이를 형성하기 위해 어떻게 처리될 수 있는지의 일 예를 도시하고 있다. 개별 유닛들로 싱귤레이트될 때, 각각의 유닛은 도 4, 도 7 및 도 8을 참조하여 본원에 기술되는 제1 절연체 기판(102)으로서 이용될 수 있다.

도 23a 및 도 23b의 예에서, 챔버 구멍들(108) 및 캐스털레이션 비아들(320)은, 예를 들어, 레이저 및/또는 다른 구멍 형성 기법들을 이용하여 형성될 수 있다.

도 24a 및 도 24b는, 부분적으로 처리된 제2 절연체 플레이트(304)를 생성하기 위해, 경계들(301b)에 의해 일반적으로 정의되는 개별 유닛들의 어레이를 갖는 제2 절연체 플레이트(300b)가 캐스털레이션 비아들(320)의 어레이를 형성하기 위해 어떻게 처리될 수 있는지의 일 예를 도시하고 있다. 개별 유닛들로 싱귤레이트될 때, 각각의 유닛은 도 4, 도 7 및 도 8을 참조하여 본원에 기술되는 제2 절연체 기판(104)으로서 이용될 수 있다.

도 24a 및 도 24b의 예에서, 캐스털레이션 비아들(320)은, 예를 들어, 레이저 및/또는 다른 구멍 형성 기법들을 이용하여 형성될 수 있다.

도 25a 및 도 25b는, 부분적으로 처리된 제3 절연체 플레이트(306)를 생성하기 위해, 경계들(301c)에 의해 일반적으로 정의되는 개별 유닛들의 어레이를 갖는 제3 절연체 플레이트(300c)가 캐스털레이션 비아들(320)의 어레이를 형성하기 위해 어떻게 처리될 수 있는지의 일 예를 도시하고 있다. 개별 유닛들로 싱귤레이트될 때, 각각의 유닛은 도 4, 도 7 및 도 8을 참조하여 본원에 기술되는 제3 절연체 기판(106)으로서 이용될 수 있다.

도 25a 및 도 25b의 예에서, 캐스털레이션 비아들(320)은, 예를 들어, 레이저 및/또는 다른 구멍 형성 기법들을 이용하여 형성될 수 있다.

도 26a는 도 23b의 부분적으로 처리된 제1 절연체 플레이트(302)를 도시하고 있다. 도 26b는 이러한 절연체 플레이트가 캐스털레이션 비아들(320)을 전도성 재료로 충전시키기 위해, 그리고 부분적으로 처리된 제1 절연체 플레이트(302)의 양쪽 측면들 상에 시일 링들(120, 122)을 형성하기 위해 추가로 처리될 수 있다는 것을 보여주고 있다. 예를 들어, 캐스털레이션 비아들(320)은 전도성 금속을 비아들(320) 내로 끌어들이기 위해 진공을 이용하여 전도성 금속으로 충전될 수 있다. 일부 실시예들에서, 이러한 충전된 캐스털레이션 비아들은 표면 레벨들을 넘어 연장될 수 있거나, 다른 절연체 플레이트와 적층될 때 대응하는 캐스털레이션 비아들과 접합하는 것을 가능하게 하기 위해, 이러한 비아들의 단부들에 부가의 전도성 재료가 유입될 수 있다. 시일 링들(120, 122)은, 예를 들어, 인쇄에 의해 형성될 수 있다. 본원에 기술되는 바와 같이, 시일 링들(120, 122)은 전기 전도성 또는 전기 비전도성일 수 있다. 전술한 충전된 비아들 및 시일 링들의 형성 시에, 어셈블리는 추가 처리에 앞서 건조 및 소성될 수 있다.

도 27a는 도 24b의 부분적으로 처리된 제2 절연체 플레이트(304)를 도시하고 있다. 도 27b는 이러한 절연체 플레이트가 캐스털레이션 비아들(320)을 전도성 재료로 충전시키기 위해, 그리고 부분적으로 처리된 제2 절연체 플레이트(304)의 상부 측면 상에 전도성 트레이스들(194)을 형성하기 위해 추가로 처리될 수 있다는 것을 보여주고 있다. 시일 링들(120)은 또한 부분적으로 처리된 제2 절연체 플레이트(304)의 상부 측면 상에 형성될 수 있다. 각각의 시일 링(120)의 일부분은 전도성 트레이스(194)의 대응하는 부분을 덮을 수 있다.

캐스털레이션 비아들(320)은 전도성 금속을 비아들(320) 내로 끌어들이기 위해 진공을 이용하여 전도성 금속으로 충전될 수 있다. 일부 실시예들에서, 이러한 충전된 캐스털레이션 비아들은 표면 레벨들을 넘어 연장될 수 있거나, 다른 절연체 플레이트와 적층될 때 대응하는 캐스털레이션 비아들과 접합하는 것을 가능하게 하기 위해, 이러한 비아들의 단부들에 부가의 전도성 재료가 유입될 수 있다. 전도성 트레이스들(194) 및 시일 링들(120)은, 예를 들어, 인쇄에 의해 형성될 수 있다. 본원에 기술되는 바와 같이, 시일 링들(120)은 전기 전도성 또는 전기 비전도성일 수 있다.

도 27b의 예에서, 전극들(114)은 부분적으로 처리된 제2 절연체 플레이트(304)의 상부 측면 상에 형성될 수 있고, 단자들(190a, 200a)은 부분적으로 처리된 제2 절연체 플레이트(304)의 하부 측면 상에 형성될 수 있다. 도시된 예에서, 싱귤레이트될 때, 각각이 대응하는 개별 유닛의 단자가 되도록, 인접한 유닛들의 단자들(190a, 200a)에 대해 단일 전도성 층이 형성되는 것으로 도시되어 있다. 이러한 이웃하는 단자들이 또한 개별적으로 패터닝되고 형성될 수 있다는 것이 이해될 것이다.

도 27b의 예에서, 각각의 전극(114)은 대응하는 전도성 트레이스(194)를 적어도 부분적으로 덮도록 형성될 수 있다. 그에 따라, 전극(114)은 본원에 기술되는 바와 같이 대응하는 캐스털레이션 비아(320)에 전기적으로 연결될 수 있다.

일부 실시예들에서, 충전된 비아들, 전도성 트레이스들, 시일 링들, 전극들, 및 단자들의 전술한 형성들 동안 및/또는 그 이후에 하나 이상의 건조 및 소성 공정들이 수행될 수 있다. 이러한 건조 및 소성 공정(들)은 절연체 플레이트(304)의 추가 처리 이전에 수행될 수 있다.

도 28a는 도 25b의 부분적으로 처리된 제3 절연체 플레이트(306)를 도시하고 있다. 도 28b는 이러한 절연체 플레이트가 캐스털레이션 비아들(320)을 전도성 재료로 충전시키기 위해, 그리고 부분적으로 처리된 제3 절연체 플레이트(306)의 하부 측면 상에 전도성 트레이스들(204)을 형성하기 위해 추가로 처리될 수 있다는 것을 보여주고 있다. 시일 링들(122)은 또한 부분적으로 처리된 제3 절연체 플레이트(306)의 하부 측면 상에 형성될 수 있다. 각각의 시일 링(122)의 일부분은 전도성 트레이스(204)의 대응하는 부분을 덮을 수 있다.

캐스털레이션 비아들(320)은 전도성 금속을 비아들(320) 내로 끌어들이기 위해 진공을 이용하여 전도성 금속으로 충전될 수 있다. 일부 실시예들에서, 이러한 충전된 캐스털레이션 비아들은 표면 레벨들을 넘어 연장될 수 있거나, 다른 절연체 플레이트와 적층될 때 대응하는 캐스털레이션 비아들과 접합하는 것을 가능하게 하기 위해, 이러한 비아들의 단부들에 부가의 전도성 재료가 유입될 수 있다. 전도성 트레이스들(204) 및 시일 링들(122)은, 예를 들어, 인쇄에 의해 형성될 수 있다. 본원에 기술되는 바와 같이, 시일 링들(122)은 전기 전도성 또는 전기 비전도성일 수 있다.

도 28b의 예에서, 전극들(116)은 부분적으로 처리된 제3 절연체 플레이트(306)의 하부 측면 상에 형성될 수 있고, 단자들(190b, 200b)은 부분적으로 처리된 제3 절연체 플레이트(306)의 상부 측면 상에 형성될 수 있다. 도시된 예에서, 싱귤레이트될 때, 각각이 대응하는 개별 유닛의 단자가 되도록, 인접한 유닛들의 단자들(190b, 200b)에 대해 단일 전도성 층이 형성되는 것으로 도시되어 있다. 이러한 이웃하는 단자들이 또한 개별적으로 패터닝되고 형성될 수 있다는 것이 이해될 것이다.

도 28b의 예에서, 각각의 전극(116)은 대응하는 전도성 트레이스(204)를 적어도 부분적으로 덮도록 형성될 수 있다. 그에 따라, 전극(116)은 본원에 기술되는 바와 같이 대응하는 캐스털레이션 비아(320)에 전기적으로 연결될 수 있다.

일부 실시예들에서, 충전된 비아들, 전도성 트레이스들, 시일 링들, 전극들, 및 단자들의 전술한 형성들 동안 및/또는 그 이후에 하나 이상의 건조 및 소성 공정들이 수행될 수 있다. 이러한 건조 및 소성 공정(들)은 절연체 플레이트(306)의 추가 처리 이전에 수행될 수 있다.

도 28a 및 도 28b의 예에서, 평탄한 GDT(100)가 양 측면을 통해 실장될 수 있는 도 8a 내지 도 8c의 예시적인 구성을 생성하도록 상부 단자들(109b, 200b)이 포함될 수 있다. 평탄한 GDT(100)가 한쪽 측면에만 단자들을 갖는 도 7a 내지 도 7c의 예시적인 구성을 생성하기 위해 도 28a 및 도 28b의 예에서 이러한 상부 단자들(109b, 200b)이 생략될 수 있다.

도 29a 내지 도 29d는 본원에 기술되는 바와 같은 하나 이상의 특징부들을 갖는 복수의 개별적인 평탄한 GDT들을 생성하기 위해 도 26b, 도 27b, 도 28b의 처리된 절연체 플레이트들(각각, 302, 304, 306)이 어떻게 적층되고 추가로 처리될 수 있는지의 예들을 도시하고 있다. 도 29a에서, 스택은 제1 절연체 플레이트(302)를 제2 절연체 플레이트(304) 위쪽에 그리고 이어서 제3 절연체 플레이트(306)를 제1 절연체 플레이트(302) 위쪽에 위치시키는 것에 의해 형성될 수 있다. 일부 실시예들에서, 3개의 절연체 플레이트들의 개별 유닛들의 정렬에서 충분한 정확도를 보장하기 위해 적층 장치가 이용될 수 있다. 이러한 정렬은, 예를 들어, 외부 전기적 연결들을 제공할 캐스털레이션 비아들(320)의 정렬을 포함할 수 있다.

도 29b는 개별적인 평탄한 GDT들(100)이 될 것들의 어레이를 정의하기 위해 적층되고 정렬된 3개의 절연체 층들(304, 302, 306)을 도시하고 있다. 각각이 원하는 가스로 충전된 실링된 챔버를 갖는 평탄한 GDT들(100)의 어레이를 형성하기 위해 이러한 적층된 어셈블리가 경화될 수 있다. 예를 들어, 적층된 어셈블리는 퍼니스에 놓일 수 있고, 공기가 원하는 가스 혼합물로 대체될 수 있다. 이어서, 원하는 가스 혼합물로 충전된 각자의 챔버들을 실질적으로 실링하도록 절연체 플레이트들 사이의 시일 링 층들이 용융되거나 경화되는 지점까지 온도가 상승될 수 있다.

도 29c는 챔버들이 한 쌍의 절연체 플레이트들 사이의 시일 링들에 의해 실질적으로 실링되는 절연체 플레이트들의 이러한 어셈블리의 일 예를 도시하고 있다. 일부 실시예들에서, 절연체 플레이트들의 실링된 어셈블리는 퍼니스로부터 제거될 수 있고, 예를 들어, 노출된 단자들 및 금속 특징부들(예컨대, 임의의 노출된 비아들) 상에 형성된 도금을 가질 수 있다. 이러한 도금은, 예를 들어, 주석 또는 다른 솔더링가능 재료를 포함할 수 있다. 일부 실시예들에서, 절연체 플레이트들의 실링된 어셈블리는 임의로 디바이스들의 어레이에 있는 동안 원하는 성능 레벨을 충족시키도록 임의로 컨디셔닝 및 테스트될 수 있다.

도 29d는 복수의 개별적인 평탄한 GDT들(100)을 생성하기 위해 도 29c의 처리 단계(들)로부터 얻어진 절연체 플레이트들의 어셈블리가 싱귤레이트될 수 있는 일 예를 도시하고 있다. 이러한 싱귤레이션은, 예를 들어, 커팅, 쏘잉 등에 의해 달성될 수 있다. 일부 실시예들에서, 2개 이상의 평탄한 GDT들(100)은 기계적으로 연결되고 그리고 임의로 전기적으로 연결된 채로 있어, 어레이형 GDT 디바이스들을 생성할 수 있다.

개별적인 평탄한 GDT들(100)이 싱귤레이트될 때, 한 쌍의 이웃하는 유닛들 사이의 캐스털레이션 비아들(320)은 도 4, 도 7 및 도 8을 참조하여 기술된 캐스털레이션들(192, 202)이 되도록 대략 반분된 비아들이 된다. 이러한 캐스털레이션들의 노출된 표면들은, 예를 들어, 니켈 및 주석으로 도금될 수 있다.

도 34a 및 도 34b는, 부분적으로 처리된 제1 절연체 플레이트(502)를 생성하기 위해, 경계들(501)에 의해 일반적으로 정의되는 개별 유닛들의 어레이를 갖는 제1 절연체 플레이트(500)가 챔버 구멍들(108)의 어레이를 형성하기 위해 어떻게 처리될 수 있는지의 일 예를 도시하고 있다. 개별 유닛들로 싱귤레이트될 때, 각각의 유닛은 도 4 및 도 31 내지 도 33을 참조하여 본원에 기술되는 제1 절연체 기판(102)으로서 이용될 수 있다.

도 34a 및 도 34b의 예에서, 제1 절연체 플레이트(500)는 알루미나 세라믹 플레이트와 같은 세라믹 플레이트일 수 있다. 그렇지만, 제1 절연체 플레이트(500)가 하나 이상의 다른 전기 절연성 재료들로 형성될 수 있다는 것이 이해될 것이다. 도 34a 및 도 34b의 예에서, 챔버 구멍들(108)은, 예를 들어, 레이저 및/또는 다른 구멍 형성 기법들을 이용하여 형성될 수 있다.

도 35a 내지 도 35e는 도 4 및 도 31 내지 도 33을 참조하여 본원에 기술되는 복수의 제2 절연체 기판들(104) 및 복수의 제3 절연체 기판들(106)을 생성하기 위해 절연체 플레이트가 제2 절연체 플레이트 및/또는 제3 절연체 플레이트로서 어떻게 구성될 수 있는지의 일 예를 도시하고 있다. 경계들(도 35a에서의 505)에 의해 일반적으로 정의되는 개별 유닛들의 이러한 어레이는 부분적으로 처리된 절연체 플레이트(520)를 생성하도록 처리될 수 있다. 개별 유닛들로 싱귤레이트될 때, 각각의 유닛은 도 4 및 도 31 내지 도 33을 참조하여 본원에 기술되는 제2 절연체 기판(104) 및/또는 제3 절연체 기판(106)으로서 이용될 수 있다.

도 35a, 도 31, 도 33b 및 도 33c를 참조하여, 504로 표시된 절연체 플레이트가 형성되거나 제공될 수 있다. 본원에 기술되는 바와 같이, 이러한 절연체 플레이트는 경계들(505)에 의해 일반적으로 정의되는 개별 유닛들의 어레이의 처리를 가능하게 하도록 구성될 수 있다.

도 35b, 도 31, 도 33b 및 도 33c를 참조하여, 전도성 캐스털레이션 특징부들(508)은 어셈블리(506)를 생성하기 위해 도 35a의 절연체 플레이트(504)의 선택된 위치들 상에 형성될 수 있다. 일부 실시예들에서, 주어진 전도성 캐스털레이션(508)이 경계(도 35a에서의 505)에 형성될 수 있다. 본원에 기술되는 바와 같이, 추가로 처리될 때, 어셈블리(506)의 각각의 개별 유닛은 평탄한 GDT의 제2 절연체 기판(104) 및/또는 제3 절연체 기판(106)으로서 이용될 수 있다. 따라서, 제2 절연체 기판(104)으로서 이용될 때, 전도성 캐스털레이션 특징부(508)의 대략 절반은 전도성 캐스털레이션(191)일 수 있다(예컨대, 도 31, 도 33b 및 도 33c). 제3 절연체 기판(106)으로서 이용될 때, 전도성 캐스털레이션 특징부(508)의 대략 절반은 전도성 캐스털레이션(201)일 수 있다(예컨대, 도 31, 도 33b 및 도 33c).

일부 실시예들에서, 전도성 캐스털레이션 특징부들(508)은, 예를 들어, 레이저 및/또는 다른 구멍 형성 기법들과 그에 뒤이은 금속 충전 또는 도금 기법들을 비롯하여, 본원에 기술된 바와 같이 형성될 수 있다. 전도성 캐스털레이션 특징부들을 형성하기 위해 다른 기법들이 또한 이용될 수 있다는 것이 이해될 것이다.

도 32의 평탄한 GDT의 제2 및 제3 절연체 기판들(104, 106)을 획득하기 위해, 도 35b의 예시적인 공정 단계가 절연체 플레이트(504)의 각각의 유닛의 경계들 내에 하나 이상의 내부 전도성 비아들을 형성하도록 수정될 수 있다는 것에 유의해야 한다. 이러한 전도성 비아(들)는 전도성 캐스털레이션 특징부들(508) 대신에 또는 그에 부가하여 구현될 수 있다. 도 35a 내지 도 35e의 예에서의 다른 공정 단계들 중 일부 또는 전부가 내부 전도성 비아들을 갖는 이러한 구성을 수용하도록 적절하게 수정될 수 있다는 것이 이해될 것이다.

도 35c, 도 31 및 도 33c를 참조하여, 전도성 트레이스들(512)은 어셈블리(510)를 생성하기 위해 도 35b의 절연체 플레이트 어셈블리(506)의 선택된 위치들 상에 형성될 수 있다. 일부 실시예들에서, 주어진 전도성 트레이스(512)는 주어진 경계(500)의 양측에 있도록 형성될 수 있다. 일부 실시예들에서, 이러한 전도성 트레이스는 대응하는 전도성 캐스털레이션 특징부(508)와 전기적으로 접촉할 수 있고, 전도성 캐스털레이션 특징부(508) 주위에 있는 2개의 이웃하는 유닛들 둘 다 내로 연장될 수 있다. 추가로 처리될 때, 어셈블리(510)의 각각의 개별 유닛은 평탄한 GDT의 제2 절연체 기판(104) 및/또는 제3 절연체 기판(106)으로서 이용될 수 있다. 따라서, 제2 절연체 기판(104)으로서 이용될 때, 전도성 트레이스(512)는 전도성 트레이스(194)일 수 있다(예컨대, 도 31 및 도 33c). 제3 절연체 기판(106)으로서 이용될 때, 전도성 트레이스(512)는 전도성 트레이스(204)일 수 있다(예컨대, 도 31 및 도 33c).

일부 실시예들에서, 전도성 트레이스들(512)은, 예를 들어, 인쇄, 소성 및 도금 기법들을 이용하여 구리 또는 니켈 또는 브레이즈/솔더 재료(예컨대, 구리-은(CuSil) 재료)로 도금된, 예를 들어, 후막 몰리 망간 또는 후막 텅스텐으로 형성될 수 있다. 전도성 트레이스들을 형성하기 위해 다른 기법들이 또한 이용될 수 있다는 것이 이해될 것이다.

여전히 도 35c, 도 31 및 도 33c를 참조하여, 단자들(514)은 절연체 플레이트 어셈블리(510)의 선택된 위치들 상에 형성될 수 있다. 일부 실시예들에서, 주어진 단자(514)는 주어진 경계(500)의 양측에 있도록 형성될 수 있다. 일부 실시예들에서, 이러한 단자는 대응하는 전도성 캐스털레이션 특징부(508)와 전기적으로 접촉할 수 있고, 전도성 캐스털레이션 특징부(508) 주위에 있는 2개의 이웃하는 유닛들 둘 다 내로 연장될 수 있다. 추가로 처리될 때, 어셈블리(510)의 각각의 개별 유닛은 평탄한 GDT의 제2 절연체 기판(104) 및/또는 제3 절연체 기판(106)으로서 이용될 수 있다. 따라서, 제2 절연체 기판(104)으로서 이용될 때, 단자(514)는 단자(190)일 수 있다(예컨대, 도 31 및 도 33b). 제3 절연체 기판(106)으로서 이용될 때, 단자(514)는 단자(200)일 수 있다(예컨대, 도 31 및 도 33b).

일부 실시예들에서, 단자들(514)은, 예를 들어, 몰리브덴-망간 또는 후막 텅스텐과 같은 전도체 재료의 후막의 인쇄 및 소성, 그에 뒤이은 소성된 후막 전도체 재료 위쪽에 도금된 구리 층, 구리 층 위쪽에 도금된 니켈 층, 및 니켈 층 위쪽에 도금된 주석 또는 금 층에 의해 형성될 수 있다. 단자들을 형성하기 위해 다른 기법들이 또한 이용될 수 있다는 것이 이해될 것이다.

도 35d, 도 31 및 도 33c를 참조하여, 전극들(518)은 어셈블리(516)를 생성하기 위해 도 35c의 절연체 플레이트 어셈블리(510)의 선택된 위치들 상에 형성될 수 있다. 일부 실시예들에서, 주어진 전극(518)은 대응하는 전도성 트레이스(512) 위쪽에 형성될 수 있다. 본원에 기술되는 바와 같이, 추가로 처리될 때, 어셈블리(516)의 각각의 개별 유닛은 평탄한 GDT의 제2 절연체 기판(104) 및/또는 제3 절연체 기판(106)으로서 이용될 수 있다. 따라서, 제2 절연체 기판(104)으로서 이용될 때, 전극(518)은 전극(114)일 수 있다(예컨대, 도 31 및 도 33c). 제3 절연체 기판(106)으로서 이용될 때, 전극(518)은 전극(116)일 수 있다(예컨대, 도 31 및 도 33c).

일부 실시예들에서, 전극들(518)은 본원에 기술되는 바와 같이 형성되고 구성될 수 있다. 예를 들어, 각각의 전극(518)은 간단한 금속 층일 수 있거나, 와플 패턴과 같은 특징부들을 포함할 수 있다. 일부 실시예들에서, 방사 코팅이 전극들 상에 인쇄될 수 있다. 일부 실시예들에서, 전이온화 라인들 및/또는 패턴들이 브레이크다운 파라미터들을 제어하기 위해 절연체 기판들 중 하나 이상 상에 형성될 수 있다.

도 35e, 도 31 및 도 33c를 참조하여, 시일(522)은 어셈블리(520)를 생성하기 위해 도 35d의 절연체 플레이트 어셈블리(516)의 선택된 위치들 상에 형성될 수 있다. 일부 실시예들에서, 시일(522)은 전도성 트레이스들(512)을 실질적으로 덮을 수 있고, 전극들(518)을 노출시키도록 패터닝될 수 있다. 본원에 기술되는 바와 같이, 추가로 처리될 때, 어셈블리(520)의 각각의 개별 유닛은 평탄한 GDT의 제2 절연체 기판(104) 및/또는 제3 절연체 기판(106)으로서 이용될 수 있다. 따라서, 제2 절연체 기판(104)으로서 이용될 때, 시일(522)은 시일(120)일 수 있다(예컨대, 도 31 및 도 33c). 제3 절연체 기판(106)으로서 이용될 때, 시일(522)은 시일(122)일 수 있다(예컨대, 도 31 및 도 33c).

일부 실시예들에서, 시일(522)은, 예를 들어, 글레이징(glazing) 기법에 의해 형성된 유리를 비롯하여, 본원에 기술된 바와 같이 형성될 수 있다. 시일을 형성하기 위해 다른 기법들이 또한 이용될 수 있다는 것이 이해될 것이다.

도 36 내지 도 38은 본원에 기술되는 바와 같은 하나 이상의 특징부들을 갖는 복수의 개별적인 평탄한 GDT들을 생성하기 위해 도 34b 및 도 35e의 처리된 절연체 플레이트들(각각, 502 및 520)이 어떻게 적층되고 추가로 처리될 수 있는지의 예들을 도시하고 있다. 도 36에서, 도 34b의 제1 절연체 플레이트(502)를 제2 절연체 플레이트로서 이용되는 도 35e의 절연체 플레이트(520) 위쪽에 위치시키고, 이어서 제3 절연체 플레이트로서 이용되는 역시 도 35e의 절연체 플레이트(520)를 제1 절연체 플레이트(502) 위쪽에 위치시키는 것에 의해 스택이 형성될 수 있다. 일부 실시예들에서, 3개의 절연체 플레이트들의 개별 유닛들의 정렬에서 충분한 정확도를 보장하기 위해 적층 장치가 이용될 수 있다.

일부 실시예들에서, 다양한 플레이트들의 전술한 적층은 네온 또는 아르곤과 같은 원하는 가스를 갖는 환경에서의 라미네이션 공정에 의해 수행될 수 있다. 따라서, 라미네이션 공정의 완료 시에, 원하는 가스는 각각의 체적(108)에 의해 형성된 실질적으로 밀봉된 챔버(substantially hermetic chamber) 내에 트래핑될 수 있다(예컨대, 도 31).

도 37은 개별적인 평탄한 GDT들(100)이 될 것들의 어레이를 정의하기 위해 적층되고 라미네이트된 3개의 절연체 층들(520, 502, 520)을 도시하고 있다. 각각이 원하는 가스로 충전된 실링된 챔버를 갖는 평탄한 GDT들(100)의 어레이를 형성하기 위해 이러한 적층된 어셈블리가 경화될 수 있다. 이러한 라미네이션 공정에서, 적층된 어셈블리는 퍼니스에 놓일 수 있고, 공기가 원하는 가스 혼합물(예컨대, 네온 및/또는 아르곤을 갖는 혼합물)로 대체될 수 있다. 이어서, 원하는 가스 혼합물로 충전된 각자의 챔버들을 실질적으로 실링하도록 절연체 플레이트들 사이의 시일이 용융되거나 경화되는 지점까지 온도가 상승될 수 있다.

도 38은 복수의 개별적인 평탄한 GDT들(100)을 생성하기 위해 도 37의 처리 단계(들)로부터 얻어진 절연체 플레이트들의 어셈블리가 싱귤레이트될 수 있는 일 예를 도시하고 있다. 이러한 싱귤레이션은 실질적으로 정렬된 경계들(505, 501, 505)을 따라, 예를 들어, 커팅, 쏘잉 등에 의해 달성될 수 있다. 일부 실시예들에서, 2개 이상의 평탄한 GDT들(100)은 기계적으로 연결되고 그리고 임의로 전기적으로 연결된 채로 있어, 어레이형 GDT 디바이스들을 생성할 수 있다.

개별적인 평탄한 GDT들(100)이 싱귤레이트될 때, 한 쌍의 이웃하는 유닛들 사이의 캐스털레이션 특징부들(508)은 도 31 및 도 33을 참조하여 기술된 캐스털레이션들(191, 201)이 되도록 대략 반분된 특징부들이 된다. 이러한 캐스털레이션들의 노출된 표면들은, 예를 들어, 구리, 니켈 및 주석으로 도금될 수 있다.

일부 실시예들에서, 싱귤레이트된 평탄한 GDT들(100) 각각은 원하는 성능 레벨을 충족시키도록 임의로 컨디셔닝 및 테스트될 수 있다. 이러한 완성된 제품은 이어서 회로 보드와 같은 다른 장치에 패키징되거나 구현될 수 있다.

도 31 및 도 35 내지 도 38을 참조하여 기술된 예들에서, 제2 절연체 기판(104) 및 제3 절연체 기판(106) 각각은 한쪽 측면 상에 전도성 캐스털레이션을 갖는 것으로 도시되어 있다. 게다가, 하나의 절연체 기판의 전도성 캐스털레이션은 다른 절연체 기판의 전도성 캐스털레이션이 구현되는 에지와 반대쪽에 있는 에지 상에 있는 것으로 도시되어 있다. 다른 구성들이 또한 구현될 수 있다는 것이 이해될 것이다. 예를 들어, 전도성 캐스털레이션들이 제2 및 제3 절연체 기판들 둘 다에 대해 평탄한 GDT의 동일한 측면 상에 구현될 수 있다.

또한, 도 31 및 도 35 내지 도 38의 예들에서, 제2 절연체 기판(104)과 제3 절연체 기판(106)이 서로에 대해 측방으로 오프셋된 동일한 절연체 플레이트 어셈블리들(520) 중 일반적으로 2개로부터 얻어지는 것으로 기술된다는 것에 유의해야 한다. 그렇지만, 제2 절연체 기판(104)과 제3 절연체 기판(106)이 동일할 수 있거나 그렇지 않을 수 있다는 것이 이해될 것이다.

다른 구성들을 갖는 평탄한 GDT들의 예들:

다양한 예들이 2-단자 디바이스들과 관련하여 기술된다. 일부 실시예들에서, 본 개시내용의 하나 이상의 특징들이 2개 초과의 단자들을 갖는 평탄한 GDT들에 구현될 수 있다. 예를 들어, 도 30a 및 도 30b는 본원에 기술되는 바와 같은 하나 이상의 특징부들을 갖는 평탄한 GDT(100)가 3개의 단자들(414, 416, 418)을 포함할 수 있는 일 예를 도시하고 있다. 도 30a는 본원에 기술되는 다양한 예들과 유사한 방식들로 제조되고 적층된 3개의 절연체 층들(304, 302, 306)의 어셈블리를 도시하고 있다. 도 30b는 도 30a의 스택으로부터 싱귤레이트된 후의 개별적인 평탄한 GDT(100)를 도시하고 있다.

도 30a 및 도 30b를 참조하면, 평탄한 GDT(100)는 전도성 트레이스(402a) 및 평탄한 GDT(100)의 대응하는 에지 상의 캐스털레이션과 같은 외부 전도성 특징부(403a)를 통해 제1 전극(114)에 전기적으로 연결된 제1 단자(414)를 포함할 수 있다. 이와 유사하게, 제2 단자(416)는 전도성 트레이스(402b) 및 평탄한 GDT(100)의 대응하는 에지 상의 캐스털레이션과 같은 외부 전도성 특징부(403b)를 통해 제2 전극(116)에 전기적으로 연결될 수 있다. 평탄한 GDT(100)는 전도성 비아(404)를 통해 제3 전극(118)에 전기적으로 연결된 제3 단자(418)를 추가로 포함할 수 있다.

일부 실시예들에서, 제1 전극(118)은 3-단자 GDT들에서의 방전들 동안 L1-접지 경로 및 L2-접지 경로(L1과 L2는 제1 전극(114)과 제2 전극(116)에 대응함)를 제공하기 위한 중심 전극일 수 있다. 이러한 방전 경로들은 공통 챔버(108)를 통해 달성될 수 있고, 공통 모드 서지들에 대해 균형잡힌 GDT(well-balanced GDT)를 생성할 수 있다.

도 30a 및 도 30b의 예들에서, 전극(118)은 평탄한 GDT(100)의 한쪽 측면(예컨대, 도 30b에 도시된 바와 같이 배향될 때 하부 측면) 상에 구현된 단자(418)에 전기적으로 연결되는 것으로 도시되어 있다. 일부 실시예들에서, 이러한 전극(118)은 평탄한 GDT의 양쪽 측면들 상에 구현된 단자에 연결될 수 있다.

예를 들어, 도 30c 및 도 30d는 본원에 기술되는 바와 같은 하나 이상의 특징부들을 갖는 평탄한 GDT(100)가 3개의 단자들(414, 416, 418)을 포함할 수 있는 일 예를 도시하고 있다. 도 30c는 본원에 기술되는 다양한 예들과 유사한 방식들로 제조되고 적층된 3개의 절연체 층들(304, 302, 306)의 어셈블리를 도시하고 있다. 도 30d는 도 30c의 스택으로부터 싱귤레이트된 후의 개별적인 평탄한 GDT(100)를 도시하고 있다.

도 30c 및 도 30d를 참조하면, 평탄한 GDT(100)는 평탄한 GDT(100)의 상부 측면 및 하부 측면 둘 다 상에 구현된 제3 단자(418)를 포함할 수 있다. 이러한 제3 단자는, 예를 들어, 다른 전극들에 대한 전기적 연결들을 위해 이용되지 않는 측벽 상의 캐스털레이션과 같은 외부 전도성 특징부(409)를 통해 제3 전극(118)에 전기적으로 연결될 수 있다. 도 30d에 도시된 예에서, 이러한 측벽은 전방 측벽 또는 후방 측벽일 수 있다. 제3 전극(118)은 전도성 트레이스(401)를 통해 캐스털레이션(409)에 전기적으로 연결될 수 있다.

도 30c 및 도 30d의 예들에서, 제1 단자(414)는 전도성 트레이스(402a) 및 평탄한 GDT(100)의 대응하는 에지 상의 캐스털레이션과 같은 외부 전도성 특징부(403a)를 통해 제1 전극(114)에 전기적으로 연결될 수 있다. 이와 유사하게, 제2 단자(416)는 전도성 트레이스(402b) 및 평탄한 GDT(100)의 대응하는 에지 상의 캐스털레이션과 같은 외부 전도성 특징부(403b)를 통해 제2 전극(116)에 전기적으로 연결될 수 있다.

일부 실시예들에서, 제3 전극(118)은 3-단자 GDT들에서의 방전들 동안 L1-접지 경로 및 L2-접지 경로(L1과 L2는 제1 전극(114)과 제2 전극(116)에 대응함)를 제공하기 위한 중심 전극일 수 있다. 이러한 방전 경로들은 공통 챔버(108)를 통해 달성될 수 있고, 공통 모드 서지들에 대해 균형잡힌 GDT를 생성할 수 있다.

전술한 방식으로 구성되면, 도 30d의 예시적인 평탄한 GDT는 단자들 3개 모두가 상부 측면 및 하부 측면 각각에 존재하는 것으로 인해 똑바른 또는 반전된 배향으로 실장될 수 있다.

다양한 예들은 전극들이 챔버의 반대쪽에 있는 측면들 상에 구현되는 것과 관련하여 기술된다. 일부 실시예들에서, 본 개시내용의 하나 이상의 특징들은 전극들이 챔버의 한쪽 측면 상에만 구현될 수 있는 평탄한 GDT에서 구현될 수 있다. 예를 들어, 도 30e 및 도 30f는 평탄한 GDT(100)가, 챔버(108)를 정의하기 위해 함께 적층되는, 개구부를 갖는 제1 절연체 기판(102), 제2 절연체 기판(104), 및 제3 절연체 기판(106)을 포함하는 일 예를 도시하고 있다. 제1 시일(120)은 제1 절연체 기판(102)과 제2 절연체 기판(104) 사이에 구현될 수 있고, 제2 시일(122)은 제1 절연체 기판(102)과 제3 절연체 기판(106) 사이에 구현될 수 있다. 일부 실시예들에서, 제1 시일과 제2 시일은 본원에 기술되는 바와 같이 전도성 또는 비전도성(예컨대, 유리)일 수 있다. 일부 실시예들에서, 제1 전극(114) 및 제2 전극(116)은, 양쪽 전극들이 챔버(108) 내로의 동일한 방향으로 향해 있도록, 제2 절연체 기판(104)의 표면 상에 구현될 수 있다.

도 30e는 본원에 기술되는 다양한 예들과 유사한 방식들로 제조되고 적층된 3개의 절연체 층들(304, 302, 306)의 어셈블리를 도시하고 있다. 도 30f는, 도 30e의 스택으로부터 싱귤레이트된 후의, 전술한 특징부들을 갖는 개별적인 평탄한 GDT(100)를 도시하고 있다.

도 30e 및 도 30f의 예에서, 제1 전극(114)은 전도성 트레이스(194) 및 평탄한 GDT(100)의 대응하는 에지 상의 캐스털레이션과 같은 외부 전도성 특징부(405a)를 통해 제1 단자(190)에 전기적으로 연결되는 것으로 도시되어 있다. 이와 유사하게, 제2 전극(114)은 전도성 트레이스(204) 및 평탄한 GDT(100)의 대응하는 에지 상의 캐스털레이션과 같은 외부 전도성 특징부(405b)를 통해 제2 단자(200)에 전기적으로 연결되는 것으로 도시되어 있다.

도 30e 및 도 30f의 예에서, 전극들은 캐스털레이션들과 같은 외부 전도성 특징부들을 통해 그 각자의 단자들에 전기적으로 연결된다. 전극들과 단자들 사이의 전기적 연결들이 또한 다른 방식들로 구현될 수 있다는 것이 이해될 것이다. 예를 들어, 도 30g 및 도 30h는 양쪽 전극들(114, 116)이 동일한 절연체 기판(예컨대, 제2 절연체 기판(104)) 상에 구현된다는 점에서 도 30e 및 도 30f의 예와 유사한 평탄한 GDT(100)를 도시하고 있다. 그렇지만, 도 30g 및 도 30h의 예에서, 이러한 전극들은 내부 전도성 비아들(407a, 407b)을 통해 제1 및 제2 단자들(190, 200)에 전기적으로 연결되는 것으로 도시되어 있다.

도 30g는 본원에 기술되는 다양한 예들과 유사한 방식들로 제조되고 적층된 3개의 절연체 층들(304, 302, 306)의 어셈블리를 도시하고 있다. 도 30h는, 도 30g의 스택으로부터 싱귤레이트된 후의, 전술한 특징부들을 갖는 개별적인 평탄한 GDT(100)를 도시하고 있다.

일부 구현들에서, 도 30e 내지 도 30h의 예시적인 평탄한 GDT들은 표면 실장가능할 간단하고 저렴한 구성으로서 구현될 수 있다. 전극들 둘 다가 동일한 측면 상에 있는 것이 전극들이 서로 대면하는 구성들에서와 유사한 성능 레벨을 제공하지 않을 수 있지만, 도 30e 내지 도 30h의 평탄한 GDT들이 이용될 수 있는 일부 적용분야들이 있을 수 있다.

본 개시내용의 하나 이상의 특징들을 이용하여 다른 개수의 전극들 및/또는 단자들이 구현될 수 있다는 것이 이해될 것이다.

유리한 특징들의 예들:

본원에 기술되는 다양한 예들에서, 전극들이 세라믹 층들과 같은 기판 층들의 표면들 상에 구현될 수 있다는 것에 유의해야 한다. 일부 실시예들에서, 이러한 전극들은 다른 전도성 층들을 형성하는 데 이미 사용되는 것과 동일하거나 유사한 기법들을 이용하여 형성될 수 있다. 그에 따라, 이러한 전극 구성들은, 유리한 특징들 중에서도 특히, 평탄한 GDT들의 제조에서 비용 유효성을 제공할 수 있다.

또한, 세라믹 층들과 같은 기판 층들의 사용이 부분적으로 또는 완전히 제조된 층들의 어셈블리가 개별 유닛들로 어떻게 싱귤레이트될 수 있는지에서 보다 많은 일관성을 용이하게 할 수 있다는 것에 유의해야 한다.

본원에 기술되는 예들 중 일부 또는 전부에서, 주어진 평탄한 GDT에 대한 단자들이 대응하는 전극(들)을 역시 지지하는 하나 이상의 기판 층들 상에 구현될 수 있다는 것에 또한 유의해야 한다. 그에 따라, 이러한 평탄한 GDT는, 예를 들어, 회로 보드 상에, 추가의 패키징없이 이용될 수 있고, 그에 의해 보다 작은 패키지 및/또는 보다 양호한 전기적 성능이 얻어질 수 있다.

변형들의 예들:

미국 공보 제2014/0239804호는, 그 중에서도 특히, 구현될 수 있는 전이온화 라인들(예컨대, 도 6c 및 도 6d에서의 242)을 개시하고 있다. 이러한 전이온화 라인들이 또한 본 개시내용의 평탄한 GDT들의 일부 또는 전부에서 구현될 수 있다는 것이 이해될 것이다.

본원에 기술되는 다양한 예들에서, 제1 절연체 기판들(102)에서의 개구부들(108)은 간단한 원통형 형상을 갖는 것으로 도시되어 있다. 미국 공보 제2014/0239804호에 개시된 예들을 비롯한, 다른 개구부 프로파일들이 또한 구현될 수 있다는 것이 이해될 것이다.

본원에 기술되는 다양한 예들에서, 평탄한 GDT들은 한 쌍의 전극들을 갖는 하나의 실링된 챔버와 관련하여 기술된다. 일부 실시예들에서, 2개 이상의 실링된 챔버들이 평탄한 GDT로 결합될 수 있다는 것이 이해될 것이다. 평탄한 GDT당 2개 이상의 챔버들을 갖는 이러한 구성들은 미국 공보 제2014/0239804호(예컨대, 도 7 내지 도 10)에 개시된 예들을 포함할 수 있다.

기판 층들을 그 각자의 전극들을 지지하기 위해 사용하는 것이 평탄한 GDT들이 스택 구성으로 배열된 복수의 실링된 챔버들을 가질 수 있게 할 수 있다는 것에 유의해야 한다. 예를 들어, 본원에 기술되는 바와 같은 평탄한 GDT들의 층들의 어셈블리들의 일반적으로 평탄한 속성은 2개 이상의 평탄한 GDT들이 적층되고 내부적으로 및/또는 외부적으로 구현된 전기적 연결들을 갖는 것을 가능하게 할 수 있다.

다른 예에서, 주어진 기판 층은 양쪽 측면 상에 전극들을 지지할 수 있다. 이러한 구성은 2개의 실링된 챔버들이 스택 구성으로 되어 있을 때 하나의 기판 층이 생략될 수 있게 할 수 있다.

도 39 내지 도 44는 복수의 챔버들이 스택 구성으로 구현될 수 있는 GDT 디바이스들의 예들을 도시하고 있다. 도 39 내지 도 44의 각각의 GDT 디바이스(100)에서, 제1 챔버(108a)는 절연체 기판들(102a(개구부를 가짐), 104a 및 106)의 스택으로 구현될 수 있다. 제2 챔버(108b)는 (개구부를 갖는) 절연체 기판들(102b), 제1 챔버(108a)를 갖는 전술한 스택으로부터의 상부 절연체 기판(106), 및 절연체 기판(104b)의 스택에 의해 제1 챔버(108b) 위쪽에 구현될 수 있다.

도 39 내지 도 44의 각각의 GDT 디바이스(100)에서, 2개의 이웃하는 절연체 기판들 사이에 시일이 구현될 수 있다. 보다 상세하게는, 시일(120a)은 절연체 기판(104a)과 절연체 기판(102a) 사이에 구현되는 것으로 도시되어 있고; 시일(122a)은 절연체 기판(102a)과 절연체 기판(106) 사이에 구현되는 것으로 도시되어 있으며; 시일(120b)은 절연체 기판(106)과 절연체 기판(102b) 사이에 구현되는 것으로 도시되어 있고; 시일(122b)은 절연체 기판(102b)과 절연체 기판(104b) 사이에 구현되는 것으로 도시되어 있다.

제1 챔버(108a)에 대해, 제1 단부 전극(114)은 절연체 기판(104a)의 상부 표면 상에 구현되는 것으로 도시되어 있고, 제1 중심 전극(118a)은 절연체 기판(106)의 하부 표면 상에 구현되는 것으로 도시되어 있다. 이와 유사하게, 제2 챔버(108b)에 대해, 제2 중심 전극(118b)은 절연체 기판(106)의 상부 표면 상에 구현되는 것으로 도시되어 있고, 제2 단부 전극(116)은 절연체 기판(104b)의 하부 표면 상에 구현되는 것으로 도시되어 있다.

도 39의 예에서, 2개의 챔버들(108a, 108b)은 일반적으로 서로로부터 실링될 수 있고, 2개의 챔버들(108a, 108b)과 연관된 2개의 GDT 유닛들은 직렬로 전기적으로 연결될 수 있다. 보다 상세하게는, 2개의 GDT 유닛들의 전술한 직렬 배열을 생성하기 위해, 제1 챔버(108a)의 제1 중심 전극(118a)과 제2 챔버(108b)의 제2 중심 전극(118b)이, 예를 들어, 전도성 비아(115)를 통해 전기적으로 연결될 수 있다.

도 39의 예에서, 2개의 GDT 유닛들의 전술한 직렬 배열의 한쪽 단부를 형성하는 제1 단부 전극(114)은 제1 단자(190)에 전기적으로 연결되는 것으로 도시되어 있다. 이와 유사하게, 2개의 GDT 유닛들의 전술한 직렬 배열의 다른 쪽 단부를 형성하는 제2 단부 전극(116)은 제2 단자(200)에 전기적으로 연결되는 것으로 도시되어 있다. 전극들과 대응하는 단자들 사이의 이러한 전기적 연결들은 본원에 기재되는 바와 상이한 방식들로 구현될 수 있다. 예를 들어, 전극(114)은 전도성 트레이스(194) 및 GDT 디바이스(100)의 대응하는 측면 상에 형성된 캐스털레이션과 같은 외부 전도성 특징부(191)를 통해 제1 단자(190)에 전기적으로 연결될 수 있다. 이와 유사하게, 전극(116)은 전도성 트레이스(204) 및 GDT 디바이스(100)의 대응하는 측면 상에 형성된 캐스털레이션과 같은 외부 전도성 특징부(201)를 통해 제2 단자(200)에 전기적으로 연결될 수 있다.

도 40의 예에서, 도 39의 예와 유사하게, 2개의 챔버들(108a, 108b)은 일반적으로 서로로부터 실링될 수 있고, 2개의 챔버들(108a, 108b)과 연관된 2개의 GDT 유닛들은 직렬로 전기적으로 연결될 수 있다. 보다 상세하게는, 2개의 GDT 유닛들의 전술한 직렬 배열을 생성하기 위해, 제1 챔버(108a)의 제1 중심 전극(118a)과 제2 챔버(108b)의 제2 중심 전극(118b)이, 예를 들어, 전도성 비아(115b)를 통해 전기적으로 연결될 수 있다.

도 40의 예에서, 2개의 GDT 유닛들의 전술한 직렬 배열의 한쪽 단부를 형성하는 제1 단부 전극(114)은 전도성 비아(115a)를 통해 제1 단자(190)에 전기적으로 연결되는 것으로 도시되어 있다. 이와 유사하게, 2개의 GDT 유닛들의 전술한 직렬 배열의 다른 쪽 단부를 형성하는 제2 단부 전극(116)은 전도성 비아(115c)를 통해 제2 단자(200)에 전기적으로 연결되는 것으로 도시되어 있다. 전술한 방식으로 구성되면, GDT 디바이스(100)는 한쪽 측면(예컨대, 하부 측면) 상에 제1 단자(190)를 그리고 반대쪽 측면(예컨대, 상부 측면) 상에 제2 단자(200)를 가질 수 있다. 그에 따라, 도 40의 GDT 디바이스(100)는, 예를 들어, 도 31 내지 도 38을 참조하여 본원에 기술되는 적용분야들에서 이용될 수 있다.

도 41은 도 39의 예와 유사한 예시적인 GDT 디바이스(100)를 도시하고 있다. 그렇지만, 도 41의 예에서, 제1 챔버(108a)와 제2 챔버(108b)는 일반적으로 2개의 챔버들을 분리시키는 절연체 기판(106)을 통해 형성된 하나 이상의 개구부들(117)을 통해 서로 연통될 수 있다. 다양한 전극들과 단자들 사이의 전기적 연결들은 도 39의 예와 유사하게 구현될 수 있다.

도 42는 도 40의 예와 유사한 예시적인 GDT 디바이스(100)를 도시하고 있다. 그렇지만, 도 42의 예에서, 제1 챔버(108a)와 제2 챔버(108b)는 일반적으로 2개의 챔버들을 분리시키는 절연체 기판(106)을 통해 형성된 하나 이상의 개구부들(117)을 통해 서로 연통될 수 있다. 다양한 전극들과 단자들 사이의 전기적 연결들은 도 40의 예와 유사하게 구현될 수 있다.

도 43은 도 39의 예와 유사하지만 중심 전극들(118a, 118b)이 제3 단자(203)에 전기적으로 연결되어 있는 예시적인 GDT 디바이스(100)를 도시하고 있다. 보다 상세하게는, 도 43의 예에서, 2개의 챔버들(108a, 108b)은 일반적으로 서로로부터 실링될 수 있다. 제1 챔버(108a)의 제1 중심 전극(118a)과 제2 챔버(108b)의 제2 중심 전극(118b)은, 예를 들어, 전도성 트레이스(119a), 캐스털레이션과 같은 외부 전도성 특징부(111), 및 전도성 트레이스(119b)를 통해 전기적으로 연결될 수 있다. 이러한 캐스털레이션은 다른 전극들에 대한 전기적 연결들을 위해 이용되지 않는 측벽 상에 구현될 수 있다. 도 43에 도시된 예에서, 이러한 측벽은 전방 측벽 또는 후방 측벽일 수 있다.

도 43의 예에서, 캐스털레이션(111)은 GDT 디바이스(100)의 하부 표면 쪽으로 연장되고 하부 표면 상에 형성된 제3 전극(203)과 전기적으로 접촉할 수 있다. 캐스털레이션(111)은 GDT 디바이스(100)의 상부 표면 쪽으로 연장되고 상부 표면 상에 형성된 제3 전극(203)과 전기적으로 접촉할 수 있다. 도 43의 예에서, 다른 전극들(예컨대, 114, 116)과 단자들(190, 200) 사이의 전기적 연결들이 도 39의 예와 유사하게 구현될 수 있다.

도 44는 도 43의 예와 유사한 예시적인 GDT 디바이스(100)를 도시하고 있다. 그렇지만, 도 44의 예에서, 제1 챔버(108a)와 제2 챔버(108b)는 일반적으로 2개의 챔버들을 분리시키는 절연체 기판(106)을 통해 형성된 하나 이상의 개구부들(117)을 통해 서로 연통될 수 있다. 다양한 전극들과 단자들 사이의 전기적 연결들은 도 43의 예와 유사하게 구현될 수 있다.

도 39 내지 도 44에서의 스택 구성들의 다양한 예들에서, 전극들과 단자들 사이의 및/또는 전극들과 단자들 간의 전기적 연결들이 다양한 전기적 연결 기법들의 보다 구체적인 예들과 관련하여 기술된다는 것이 이해될 것이다. 이러한 스택 구성들이 또한 본원에 기술되는 전기적 연결 개념들 중 임의의 것을 개별적으로 또는 임의의 조합으로 이용하여 구현될 수 있다는 것이 이해될 것이다.

일부 실시예들에서, 전류 핸들링 능력 그리고/또는 인덕턴스 및/또는 다른 기생성분(parasitic)들의 감소와 같은 특징부들이 요구되거나 요망되는 일부 적용분야들에서 제3 단자를 갖는 전술한 스택 구성들(예컨대, 도 43, 44)이 바람직할 수 있다. 일부 실시예들에서, 2개의 가스 챔버들을 연결시키는 것(예컨대, 도 41, 도 42, 도 44)은 이층(two-layered)(예컨대, 3-단자 구성에서) GDT(100) 디바이스의 상반부와 하반부 사이의 균형을 통해 임펄스 스파크(impulse spark)를 개선시킬 수 있고, 공통 모드 서지들 동안 횡방향 전압(transverse voltage)을 감소시킬 수 있다.

문맥이 명백히 다른 것을 요구하지 않는 한, 발명을 실시하기 위한 구체적인 내용 및 청구범위에 걸쳐, "포함한다(comprise)", "포함하는(comprising)" 등과 같은 단어들이, 배타적(exclusive) 또는 전수적(exhaustive) 의미가 아니라 포함적(inclusive) 의미로; 즉 "~를 포함하지만 이들로 제한되지 않는다"는 의미로 해석되어야 한다. "결합된(coupled)"이라는 단어는, 본원에서 일반적으로 사용되는 바와 같이, 2개 이상의 요소들이 직접적으로 연결되거나 하나 이상의 중간 요소들을 통해 연결될 수 있는 것을 지칭한다. 그에 부가하여, "본원에서, "이상에서", "이하에서"와 같은 단어들 및 유사한 의미의 단어들은, 본 출원에서 사용될 때, 본 출원의 임의의 특정의 부분들이 아니라 본 출원 전체를 지칭할 것이다. 문맥이 허용하는 경우, 단수 또는 복수를 사용하는 이상의 발명을 실시하기 위한 구체적인 내용에서의 단어들은 또한, 각각, 복수 또는 단수를 포함할 수 있다. 2개 이상의 항목들의 목록과 관련하여 "또는"이라는 단어는 그 단어의 다음과 같은 해석들 모두를 포함한다: 목록 내의 항목들 중 임의의 것, 목록 내의 항목들 모두, 및 목록 내의 항목들의 임의의 조합.

본 발명의 실시예들에 대한 이상의 발명을 실시하기 위한 구체적인 내용은 전수적이거나 본 발명을 이상에 개시되어 있는 정확한 형태로 제한하려는 것으로 의도되어 있지 않다. 본 발명의 구체적인 실시예들 및 예들이 이상에서 예시를 위해 기술되어 있지만, 관련 기술분야의 통상의 기술자라면 잘 알 것인 바와 같이, 본 발명의 범주 내에서 다양한 등가의 수정들이 가능하다. 예를 들어, 공정들 또는 블록들이 주어진 순서로 제시되어 있지만, 대안의 실시예들은, 상이한 순서로, 단계들을 갖는 루틴들을 수행하거나, 블록들을 가지는 시스템들을 이용할 수 있고, 일부 공정들 또는 블록들은 제거, 이동, 추가, 세분, 결합 및/또는 수정될 수 있다. 이 공정들 또는 블록들 각각은 각종의 상이한 방식들로 구현될 수 있다. 또한, 공정들 또는 블록들이 때때로 직렬로 수행되는 것으로 도시되어 있지만, 이 공정들 또는 블록들은 그 대신에 병렬로 수행될 수 있거나, 상이한 때에 수행될 수 있다.

본원에 제공되어 있는 본 발명의 교시내용이 꼭 앞서 기술된 시스템이 아니라 다른 시스템들에 적용될 수 있다. 앞서 기술된 다양한 실시예들의 요소들 및 동작들이 추가의 실시예들을 제공하기 위해 결합될 수 있다.

본 발명의 일부 실시예들이 기술되어 있지만, 이 실시예들은 단지 예로서 제시되어 있으며, 본 개시내용의 범주를 제한하려는 것으로 의도되어 있지 않다. 실제로, 본원에 기술되는 신규의 방법들 및 시스템들은 각종의 다른 형태들로 구현될 수 있고; 게다가, 본 개시내용의 사상을 벗어나지 않고 본원에 기술되는 방법들 및 시스템들의 형태에서의 다양한 생략들, 치환들 및 변경들이 행해질 수 있다. 첨부된 청구항들 및 그의 등가물들은 본 개시내용의 범주 및 사상 내에 속하는 이러한 형태들 또는 수정들을 포함하려는 것으로 의도되어 있다.

Claims

가스 방전관(GDT) 디바이스로서,
제1 측면 및 제2 측면을 갖고 개구부를 정의하는 제1 절연체 기판;
제2 절연체 기판 및 제3 절연체 기판의 내향 표면(inward facing surface)들과 상기 제1 절연체 기판의 상기 개구부가 챔버를 정의하도록, 상기 제1 절연체 기판의 상기 제1 측면 및 상기 제2 측면에, 각각, 실장된 상기 제2 절연체 기판 및 상기 제3 절연체 기판;
상기 챔버의 하나 이상의 내향 표면들 상에 구현된 제1 전극 및 제2 전극;
상기 GDT 디바이스의 적어도 하나의 외부 표면 상에 구현된 제1 단자 및 제2 단자; 및
상기 제1 전극 및 상기 제2 전극과 상기 제1 단자 및 상기 제2 단자 사이에, 각각, 구현된 전기적 연결부들을 포함하는, GDT 디바이스.
제1항에 있어서, 상기 제1 전극 및 상기 제2 전극은 상기 제2 절연체 기판의 상기 내향 표면 상에 구현되는, GDT 디바이스.
제1항에 있어서, 상기 제1 전극 및 상기 제2 전극은, 각각, 상기 제2 절연체 기판 및 상기 제3 절연체 기판의 상기 내향 표면들 상에 구현되는, GDT 디바이스.
제1항에 있어서, 상기 제1 절연체 기판은 세라믹 층을 포함하는, GDT 디바이스.
제4항에 있어서, 상기 제2 절연체 기판 및 상기 제3 절연체 기판 각각은 세라믹 층을 포함하는, GDT 디바이스.
제1항에 있어서, 상기 챔버의 실링(sealing)을 용이하게 하도록 구성된 제1 시일(seal) 및 제2 시일 - 상기 제1 시일은 상기 제2 절연체 기판과 상기 제1 절연체 기판 사이에 구현되고, 상기 제2 시일은 상기 제3 절연체 기판과 상기 제1 절연체 기판 사이에 구현됨 - 을 추가로 포함하는, GDT 디바이스.
제6항에 있어서, 상기 제1 시일 및 상기 제2 시일 각각은 전기 전도성 시일인, GDT 디바이스.
제6항에 있어서, 상기 제1 시일 및 상기 제2 시일 각각은 전기 비전도성 시일인, GDT 디바이스.
제6항에 있어서, 상기 제1 단자 및 상기 제2 단자는 적어도 상기 제2 절연체 기판 상에 구현되는, GDT 디바이스.
제9항에 있어서, 상기 제1 단자 및 상기 제2 단자는 또한 상기 제3 절연체 기판 상에 구현되고 상기 제2 절연체 기판 상의 그 각자의 제1 단자 및 제2 단자에 전기적으로 연결되는, GDT 디바이스.
제9항에 있어서, 상기 전기적 연결부들은, 상기 제2 절연체 기판을 관통하여 연장되고 상기 제1 전극을 상기 제1 단자에 전기적으로 연결시키도록 구성된, 제1 내부 비아(internal via)를 포함하는, GDT 디바이스.
제11항에 있어서, 상기 전기적 연결부들은, 상기 제3 절연체 기판을 관통하여 연장되고 상기 제2 전극을 상기 제3 절연체 기판의 외향 표면(outward facing surface) 상의 전도체 특징부(conductor feature)에 전기적으로 연결시키도록 구성된, 제2 내부 비아를 추가로 포함하는, GDT 디바이스.
제12항에 있어서, 상기 전기적 연결부들은 상기 제3 절연체 기판, 상기 제1 절연체 기판, 및 상기 제2 절연체 기판을 관통하여 연장되는 제3 내부 비아를 추가로 포함하고, 상기 제3 내부 비아는 상기 제3 절연체 기판의 상기 외향 표면 상의 상기 전도체 특징부와 상기 제2 단자를 전기적으로 연결시키도록 구성되는, GDT 디바이스.
제12항에 있어서, 상기 전기적 연결부들은, 상기 GDT 디바이스의 측면 에지(side edge) 상에 구현되고 상기 제3 절연체 기판의 상기 외향 표면 상의 상기 전도체 특징부와 상기 제2 단자를 전기적으로 연결시키도록 구성된, 외부 전도성 특징부(external conductive feature)를 추가로 포함하는, GDT 디바이스.
제14항에 있어서, 상기 외부 전도성 특징부는 전기 전도성 재료로 적어도 부분적으로 충전(fill) 및/또는 도금(plate)된 캐스털레이션 특징부(castellation feature)를 포함하는, GDT 디바이스.
제9항에 있어서, 상기 전기적 연결부들은 상기 제1 전극으로부터 상기 GDT 디바이스의 제1 측면 에지 쪽으로 측방으로 연장되는 제1 금속화된 트레이스(metalized trace), 및 상기 제2 전극으로부터 상기 GDT 디바이스의 제2 측면 에지 쪽으로 측방으로 연장되는 제2 금속화된 트레이스를 포함하는, GDT 디바이스.
제16항에 있어서, 상기 제1 측면 에지와 상기 제2 측면 에지는 반대쪽에 있는 에지(opposing edge)들인, GDT 디바이스.
제16항에 있어서, 상기 전기적 연결부들은 상기 제1 측면 에지 상에 구현되고 상기 제1 금속화된 트레이스를 상기 제1 단자에 전기적으로 연결시키도록 구성된 제1 외부 전도성 특징부, 및 상기 제2 측면 에지 상에 구현되고 상기 제2 금속화된 트레이스를 상기 제2 단자에 전기적으로 연결시키도록 구성된 제2 외부 전도성 특징부를 추가로 포함하는, GDT 디바이스.
제18항에 있어서, 상기 제1 외부 전도성 특징부 및 상기 제2 외부 전도성 특징부 각각은 전기 전도성 재료로 적어도 부분적으로 충전 및/또는 도금된 캐스털레이션 특징부를 포함하는, GDT 디바이스.
제6항에 있어서, 상기 제1 단자는 상기 제2 절연체 기판의 외부 표면 상에 구현되고, 상기 제2 단자는 상기 제3 절연체 기판의 외부 표면 상에 구현되는, GDT 디바이스.
제20항에 있어서, 상기 전기적 연결부들은 상기 제1 전극으로부터 상기 제2 절연체 기판의 측면 에지에 또는 그 근방에 있는 위치 쪽으로 측방으로 연장되는 제1 금속화된 트레이스, 및 상기 제2 전극으로부터 상기 제3 절연체 기판의 측면 에지에 또는 그 근방에 있는 위치 쪽으로 측방으로 연장되는 제2 금속화된 트레이스를 포함하는, GDT 디바이스.
제21항에 있어서, 상기 제2 절연체 기판의 상기 측면 에지와 상기 제3 절연체 기판의 상기 측면 에지는 반대쪽에 있는 에지들인, GDT 디바이스.
제21항에 있어서, 상기 전기적 연결부들은 상기 제2 절연체 기판의 상기 측면 에지 상에 구현되고 상기 제1 금속화된 트레이스를 상기 제1 단자에 전기적으로 연결시키도록 구성된 제1 외부 전도성 특징부, 및 상기 제3 절연체 기판의 상기 측면 에지 상에 구현되고 상기 제2 금속화된 트레이스를 상기 제2 단자에 전기적으로 연결시키도록 구성된 제2 외부 전도성 특징부를 추가로 포함하는, GDT 디바이스.
제23항에 있어서, 상기 제1 외부 전도성 특징부 및 상기 제2 외부 전도성 특징부 각각은 전기 전도성 재료로 적어도 부분적으로 충전 및/또는 도금된 캐스털레이션 특징부를 포함하는, GDT 디바이스.
제21항에 있어서, 상기 전기적 연결부들은 상기 제2 절연체 기판을 관통하여 구현되고 상기 제1 금속화된 트레이스를 상기 제1 단자에 전기적으로 연결시키도록 구성된 제1 내부 전도성 비아(internal conductive via), 및 상기 제3 절연체 기판을 관통하여 구현되고 상기 제2 금속화된 트레이스를 상기 제2 단자에 전기적으로 연결시키도록 구성된 제2 내부 전도성 비아를 추가로 포함하는, GDT 디바이스.
제1항에 있어서, 상기 개구부는 원통형 형상을 갖는, GDT 디바이스.
제1항에 있어서, 상기 제1 절연체 기판은 적어도 하나의 부가적인 개구부를 추가로 정의하고, 상기 제2 절연체 기판 및 상기 제3 절연체 기판은 어레이로 배열된(arranged in an array) 복수의 챔버들을 정의하기 위해 상기 적어도 하나의 부가적인 개구부 각각에 대한 각자의 부가적인 제1 전극 및 제2 전극을 포함하는, GDT 디바이스.
제27항에 있어서, 상기 복수의 챔버들 중 적어도 일부는 전기적으로 상호연결되는, GDT 디바이스.
제1항에 있어서, 제1 적층 챔버(stacked chamber) 및 제2 적층 챔버를 생성하기 위해 상기 GDT 디바이스와 적층된 다른 GDT 디바이스를 추가로 포함하는, GDT 디바이스.
제29항에 있어서, 상기 적층 챔버들 중 적어도 일부는 전기적으로 상호연결되는, GDT 디바이스.
제30항에 있어서, 상기 제1 적층 챔버 및 상기 제2 적층 챔버 각각은 실질적으로 실링되는, GDT 디바이스.
제30항에 있어서, 상기 제1 적층 챔버와 상기 제2 적층 챔버는 구멍(hole)을 통해 연통되는, GDT 디바이스.
제30항에 있어서, 상기 적층 챔버들과 연관된 첫 번째 전극과 마지막 전극은, 각각, 제1 단자와 제2 단자에 전기적으로 연결되는, GDT 디바이스.
제31항에 있어서, 상기 첫 번째 전극과 상기 마지막 전극 사이의 중심 전극(center electrode)들은 제3 단자에 전기적으로 연결되는, GDT 디바이스.
제1항에 있어서, 제3 전극 및 상기 제3 전극에 전기적으로 연결된 제3 단자를 추가로 포함하는, GDT 디바이스.
가스 방전관(GDT) 디바이스를 제조하는 방법으로서,
제1 측면 및 제2 측면을 갖고 개구부를 정의하는 제1 절연체 기판을 제공 또는 형성하는 단계;
제2 절연체 기판 및 제3 절연체 기판의 내향 표면들과 상기 제1 절연체 기판의 상기 개구부가 챔버를 정의하도록, 상기 제1 절연체 기판의 상기 제1 측면 및 상기 제2 측면에, 각각, 상기 제2 절연체 기판 및 상기 제3 절연체 기판을 실장하는 단계 - 상기 제2 절연체 기판 및 상기 제3 절연체 기판 각각은 상기 챔버와 대면하는 표면 상에 구현된 전극을 포함함 -;
상기 제2 절연체 기판 및 상기 제3 절연체 기판의 적어도 하나의 외부 표면 상에 제1 단자 및 제2 단자를 형성하는 단계; 및
상기 제1 전극 및 상기 제2 전극과 상기 제1 단자 및 상기 제2 단자를, 각각, 전기적으로 연결시키는 단계를 포함하는, 방법.
가스 방전관(GDT) 디바이스들을 제조하는 방법으로서,
제1 측면 및 제2 측면과, 개구부들의 어레이를 갖는 제1 절연체 플레이트(insulator plate)를 제공 또는 형성하는 단계;
제2 절연체 및 제3 절연체 - 각각은 표면 상에 구현된 전극들의 어레이, 및 각각의 전극에 전기적으로 연결된 전도체 특징부를 포함함 - 를 제공 또는 형성하는 단계; 및
상기 제2 절연체 플레이트 및 상기 제3 절연체 플레이트 상의 상기 전극들의 어레이들이 상기 개구부들의 어레이를 통해 서로 대면함으로써 챔버들의 어레이를 정의하도록, 상기 제2 절연체 플레이트 및 상기 제3 절연체 플레이트를 상기 제1 절연체 플레이트의 상기 제1 측면 및 상기 제2 측면에, 각각, 실장하는 단계를 포함하는, 방법.
제37항에 있어서, 상기 제2 절연체 플레이트 및 제3 절연체 플레이트의 적어도 하나의 표면 상에 제1 전극 및 제2 전극의 각각의 쌍에 대한 제1 단자 및 제2 단자를 형성하는 단계를 추가로 포함하는, 방법.
제38항에 있어서, 상기 제1 전극 및 상기 제2 전극의 각각의 쌍과 상기 제1 단자 및 상기 제2 단자를, 각각, 전기적으로 연결시키는 단계를 추가로 포함하는, 방법.
제39항에 있어서, 상기 제2 절연체 플레이트 및 상기 제3 절연체 플레이트 각각은 대응하는 챔버가 실질적으로 실링된 챔버가 되도록 상기 표면 상에 구현된 시일들의 어레이를 추가로 포함하는, 방법.
제40항에 있어서, 상기 제1 절연체 플레이트, 상기 제2 절연체 플레이트 및 상기 제3 절연체 플레이트 각각은 세라믹 플레이트를 포함하는, 방법.
제40항에 있어서, 상기 전도체 특징부는 상기 제2 절연체 플레이트를 관통하여 연장되는 제1 내부 비아, 및 상기 제3 절연체 플레이트를 관통하여 연장되는 제2 내부 비아를 포함하는, 방법.
제42항에 있어서, 상기 제1 단자 및 상기 제2 단자는 상기 제2 절연체 플레이트 상에 형성되는, 방법.
제43항에 있어서, 상기 제1 내부 비아는 대응하는 제1 전극과 대응하는 제1 단자 사이의 전기적 연결을 제공하는, 방법.
제44항에 있어서, 상기 제2 내부 비아는 대응하는 제2 전극과 상기 제3 절연체 플레이트 상의 전도체 특징부 사이의 전기적 연결을 제공하는, 방법.
제45항에 있어서, 전기적으로 연결시키는 단계는 각각의 전도체 특징부와 대응하는 제2 단자 사이에 전기적 경로(electrical path)를 형성하는 단계를 추가로 포함하는, 방법.
제46항에 있어서, 각각의 전도체 특징부와 상기 대응하는 제2 단자 사이의 상기 전기적 경로는 상기 제3 절연체 플레이트, 상기 제1 절연체 플레이트 및 상기 제2 절연체 플레이트를 관통하는 전도성 비아를 포함하는, 방법.
제46항에 있어서, 각각의 전도체 특징부와 상기 대응하는 제2 단자 사이의 상기 전기적 경로는 전도성 캐스털레이션 비아(conductive castellation via)의 일부분을 포함하는, 방법.
제46항에 있어서, 상기 챔버들의 어레이를 복수의 개별 GDT 디바이스들로 싱귤레이트(singulate)하는 단계를 추가로 포함하는, 방법.
제40항에 있어서, 상기 전도체 특징부는 상기 제1 전극을 상기 제2 절연체 플레이트 상의 대응하는 유닛의 제1 측면 에지에 전기적으로 연결시키기 위해 측방으로 연장되는 제1 금속화된 트레이스, 및 상기 제2 전극을 상기 제3 절연체 플레이트 상의 대응하는 유닛의 제2 측면 에지에 전기적으로 연결시키기 위해 측방으로 연장되는 제2 금속화된 트레이스를 포함하는, 방법.
제50항에 있어서, 상기 제2 절연체 플레이트의 상기 제1 측면 에지는 상기 제1 금속화된 트레이스와 상기 제1 단자를 전기적으로 연결시키는 전도성 캐스털레이션을 포함하고, 상기 제3 절연체 플레이트의 상기 제2 측면 에지는 상기 제2 금속화된 트레이스와 상기 제2 단자를 전기적으로 연결시키는 전도성 캐스털레이션을 포함하는, 방법.
제51항에 있어서, 상기 챔버들의 어레이를 복수의 개별 GDT 디바이스들로 싱귤레이트하는 단계를 추가로 포함하는, 방법.
제52항에 있어서, 상기 싱귤레이트하는 단계의 결과, 상기 제2 절연체 플레이트의 상기 제1 측면 에지 및 상기 제3 절연체 플레이트의 상기 제2 측면 에지를 따라 있는 상기 캐스털레이션들이 노출되는, 방법.
제53항에 있어서, 상기 제1 단자 및 상기 제2 단자는 상기 제2 절연체 플레이트 상에 구현되는, 방법.
제53항에 있어서, 상기 제1 단자 및 상기 제2 단자는 상기 제2 절연체 플레이트 및 상기 제3 절연체 플레이트 둘 다 상에 구현되는, 방법.
제55항에 있어서, 상기 제2 절연체 플레이트의 상기 제1 측면 에지를 따라 있는 상기 캐스털레이션은 상기 제1 절연체 플레이트 및 상기 제3 절연체 플레이트의 대응하는 측면 에지들을 관통하여 연장되고, 상기 제3 절연체 플레이트의 상기 제2 측면 에지를 따라 있는 상기 캐스털레이션은 상기 제1 절연체 플레이트 및 상기 제2 절연체 플레이트의 대응하는 측면 에지들을 관통하여 연장되는, 방법.
제53항에 있어서, 상기 제1 단자는 상기 제2 절연체 플레이트의 외부 표면 상에 형성되고, 상기 제2 단자는 상기 제3 절연체 플레이트의 외부 표면 상에 형성되는, 방법.
제52항에 있어서, 상기 싱귤레이트하는 단계는 각각의 개별 GDT 디바이스가 하나의 챔버를 포함하도록 챔버들의 어레이를 싱귤레이트하는 단계를 포함하는, 방법.
제52항에 있어서, 상기 싱귤레이트하는 단계는 각각의 개별 GDT 디바이스가 복수의 챔버들을 포함하도록 챔버들의 어레이를 싱귤레이트하는 단계를 포함하는, 방법.
제59항에 있어서, 상기 복수의 챔버들 중 적어도 일부를 전기적으로 상호연결시키는 단계를 추가로 포함하는, 방법.
제52항에 있어서, 제1 적층 챔버 및 제2 적층 챔버를 생성하기 위해 다른 GDT 디바이스를 상기 GDT 디바이스와 적층시키는 단계를 추가로 포함하는, 방법.
제61항에 있어서, 상기 적층 챔버들 중 적어도 일부를 전기적으로 상호연결시키는 단계를 추가로 포함하는, 방법.
제61항에 있어서, 상기 제1 적층 챔버 및 상기 제2 적층 챔버 각각은 실질적으로 실링되는, 방법.
제61항에 있어서, 상기 제1 적층 챔버와 상기 제2 적층 챔버는 구멍을 통해 연통되는, 방법.