KR100522156B1 - 칩형 서지 어레스터 및 이의 제조 방법 - Google Patents

Abstract

본 발명은 칩형 써지 어레스터 및 이의 제조 방법에 관한 것으로, 제 1 전극이 형성된 제 1 적층 시트와, 상기 제 1 전극의 일부와 중첩된 방전 관통공간을 갖는 제 2 적층시트 및 상기 방전 관통공간과 그 일부가 중첩된 제 2 전극이 형성된 제 3 적층시트를 포함하는 칩형 써지 어레스터 및 이의 제조 방법을 제공한다. 이와 같이 소정의 전극과 방전 공간을 포함하는 다수의 시트를 적층하여 써지를 차단할 수 있는 칩형태의 써지 어레스터를 제공할 수 있으며, 어레이 정렬된 다수의 써지 어레스터를 단입 칩내에 구현할 수 있고, 소정의 수동소자를 추가하여 필터등을 포함한 다양한 회로를 구현할 수 있으며, 방전 공간 내에 소정의 배리스터 물질을 충진하여 배리스터 특성을 갖는 칩형 써지 어레스터를 제공할 수 있다.

Description

칩형 서지 어레스터 및 이의 제조 방법{Chip type surge arrester}

본 발명은 칩형 써지어레스터 및 이의 제조 방법에 관한 것으로, 특히 적층칩 형태의 써지 어레스터에 관한 것이다.

써지 어레스터는 일명 스파크 갭(Spark gap)으로도 불리우며, 양 극판사이에 소정의 빈공간이 배치되어 있어 비교적 에너지가 큰 써지 전압이나 써지 전류를 차단하는 역할을 하는 장치이다.

도 1은 종래의 써지 어레스터를 설명하기 위한 개념 단면도이다.

도 1을 참조하면, 제 1 및 제 2 전극판(10, 11)과, 상기 제 1 및 제 2 전극 판(10, 11)사이에 위치한 빈공간(20)과, 상기 제 1 및 제 2 전극판(10, 11)과 각기 접속된 제 1 및 제 2 리드단자(30, 31)를 포함한다. 상술한 바와 같이 두 극판사이에 비교적 큰 공간이 존재하고 있어 써지가 들어왔을 때 양극판 사이에서 전하가 방전되어 써지를 차단하는 효과가 있다.

통상적으로 이러한 양극판에 소정의 공간을 형성하기 위해 유리관을 이용하고 있다. 이에 관해서는 국내 특허 출원된 10-1995-32161호에 제 1 전극, 서지 흡수체와 제 2 전극이 유리관 내부에 밀봉되어 있는 써지 어레스터를 제공한다.

이와 같이 깨지기 쉬운 유리관을 사용하기 때문에 소자가 약한 물리적 충격에도 깨지기 쉬운 단점이 있고, 유리관의 크기를 작게 할 수 없어 소형화할 수 없는 단점이 있다. 또한, 유리관과 전극을 별개의 공정을 통해 개별적으로 제작하여야 하고, 개개의 유리관에 제 1 및 제 2 전극을 접합시켜야 하기 때문에 공정이 복잡해지는 단점이 있다.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 유리관을 사용하지 않고 전극들간에 소정의 방전공간/방전물질을 둘 수 있어 써지 전압 및 전류를 효과적으로 차단할 수 있으며, 제조 공정이 간단하고, 소자를 칩형으로 소형화 할 수 있고, 다양한 회로의 첨가가 용이한, 칩형 써지 어레스터 및 이의 제조 방법을 제공함을 그 목적으로 한다.

본 발명에 따른 제 1 전극이 형성된 제 1 적층 시트와, 상기 제 1 전극의 일부와 중첩된 방전 관통공간을 갖는 제 2 적층시트 및 상기 방전 관통공간과 그 일부가 중첩된 제 2 전극이 형성된 제 3 적층시트를 포함하는 칩형 써지 어레스터를 제공한다.

여기서, 상기 제 2 적층 시트는, 하부 방전 관통공간이 형성된 하부 시트와, 상부 방전 관통공간이 형성된 상부 시트와, 상기 하부 시트와 상기 상부 시트 사이에 형성되어, 상기 하부 방전 관통공간과 상기 상부 방전 관통공간을 관통하는 제 3 전극을 포함하는 것이 바람직하다. 이때, 상기 제 3 전극과 접속되는 제 3 및 제 4 외부 단자 전극을 더 포함하는 것이 효과적이다.

한편, 상기 제 2 적층 시트는, 하부 방전 관통공간이 형성된 하부 시트와, 상기 하부 방전 관통공간과 대응하는 상부 방전 관통공간이 형성된 상부 시트와, 상기 하부 시트와 상기 상부 시트 사이에 위치하며, 하면에 상기 하부 방전 관통공간과 그 일부가 중첩되는 하부 제 3 전극과, 상면에 상기 상부 방전 관통공간과 그 일부가 중첩되는 상부 제 3 전극이 형성된 중간 시트를 포함하는 것이 바람직하다.

이때, 상기의 적층 시트가 다수개 적층되어 어레이 배열되거나, 전극 및 상기 방전 관통공간이 적층 시트에 다수개 형성되어 있는 것이 바람직하다.

그리고, 상기 제 1 전극과 접속된 제 1 외부 단자 전극 및 상기 제 2 전극과 접속된 제 2 외부 단자 전극을 더 포함할 수있다. 상기의 하부 제 3 전극과 접속되는 제 3 외부 단자 전극 및 상기 상부 제 3 전극과 접속되는 제 4 외부 단자 전극을 더 포함할 수 있다.

이뿐 아니라, 상기 적층 시트의 최상부 또는 최하부에 저항체를 포함하는 수동소자가 형성될 수도 있다. 이때, 상기 저항체를 포함하는 수동소자를 보호하는 보호막 또는 보호 시트를 더 포함하는 것이 효과적이다. 상기의 저항체가 제 1 및 제 2 외부 단자 전극에 접속되는 것이 바람직하다.

상기의 방전 관통공간이 배리스터 물질로 충진되어 있는 것이 바람직하다. 상기 적층시트가 LTCC, MLCC 또는 배리스터용 원료물질로 제조된 것이 효과적이다.

또한, 본 발명에 따른 제 1 전극이 형성된 제 1 적층 시트와, 방전 관통공간이 형성된 제 2 적층 시트와, 제 2 전극이 형성된 제 3 적층 시트를 포함하는 다수의 적층 시트를 마련하는 단계와, 상기 방전 관통공간 상하에 상기 제 1 및 제 2 전극이 위치 되도록 상기 다수의 적층시트를 적층하는 단계와, 상기 적층물을 소성하는 단계 및 상기 제 1 전극 및 제 2 전극과 각각 접속하는 외부 단자 전극을 형성하는 단계를 포함하는 칩형 써지 어레스터의 제조하는 방법을 제공한다.

이때, 제 2 적층 시트를 마련하는 단계는, 소정의 절연성 시트를 준비하는 단계 및 기계적 가공 또는 화학적 반응을 이용하여 상기 적층 시트의 소정 영역을 제거하여 상기 방전 관통공간을 형성하는 단계를 포함하는 것이 바람직하다. 이뿐아니라 상기 제 2 적층 시트를 마련하는 단계는, 하부 시트, 중간 시트 및 상부 시트를 준비하는 단계와, 상기 하부 시트의 소정영역의 일부를 제거하여 상기 하부 방전 관통공간을 형성하고, 상기 상부 시트 일부를 제거하여 상기 상부 방전 관통공간을 형성하는 단계 및 상기 중간 시트의 후면에 하부 제 3 전극을 인쇄하고, 전면에 상부 제 3 전극을 인쇄하는 단계를 포함하는 것이 바람직하다.

여기서, 상기 하부 제 3 전극 또는 상기 상부 및 하부 제 3 전극에 접속되는 제 3 외부 단자 전극과, 상기 상부 제 3 전극 또는 상기 상부 및 하부 제 3 전극에 접속되는 제 4 외부 단자 전극을 형성하는 단계를 포함할 수 있다.

상기의 방전 관통공간을 배리스터 물질로 매립하는 단계를 더 포함하는 것이 바람직하다. 상기 다수의 적층 시트로 저항체를 포함하는 수동소자가 형성된 제 4 적층 시트를 더 포함할 수 있다. 상기 적층물을 소성한 후, 적층물의 상부면 혹은 하부면에 저항체를 포함하는 수동소자를 형성하는 단계를 더 포함할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 2는 본 발명의 제 1 실시예에 따른 칩형 써지 어레스터의 단면도이다.

도 3은 본 발명에 제 1 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도이다.

도 2 및 도 3을 참조하면, 본 발명이 제 1 실시예에 따른 칩형 써지 어레스터는 제 1 전극(121)이 형성된 제 1 적층시트(111)와, 제 1 전극(121)의 일부와 중첩된 방전 관통공간(130)을 갖는 제 2 적층시트(112)와, 방전 관통공간(130)과 그 일부가 중첩된 제 2 전극(123)이 형성된 제 3 적층시트(113)를 포함한다. 이때, 제 1 전극(121)과 접속된 제 1 외부 단자 전극(141)과, 제 2 전극(123)과 접속된 제 2 외부 단자 전극(143)을 더 포함한다.

제 1 내지 제 3 적층시트(111 내지 113)는 동일한 크기의 절연성 물질시트를 사용하는 것이 바람직하다. 또한, 제 1 내지 제 3 적층시트(111 내지 113)가 순차적으로 적층되어 있으며, 제 1 적층시트(111) 상부면에 제 1 전극(121)이 형성되고, 제 2 적층시트(112)의 중앙영역에 방전 관통공간(130)이 형성되고, 제 3 적층시트(113)의 하부면에 제 2 전극(123)이 형성되어 있다.

제 1 및 제 2 전극(121, 123)은 상기 방전 관통공간(130)의 폭과 동일한 폭을 갖는 직선형상으로 형성하는 것이 바람직하다. 이는 방전 관통공간(130)을 소정의 시트펀치와 같은 장치를 이용하여 형성하기 때문에 그 상면 및 하면의 폭이 동일하게 되기 때문이다. 이에 한정되지 않고, 방전 관통공간(130)보다 더 큰폭이나 더 두꺼운 폭으로도 형성할 수 있다. 또한, 제 1 및 제 2 전극(121, 123)과 접하는 면이 방전 관통공간(130)의 폭과 동일한 폭이 되도록 형성할 수도 있다. 이는 방전 관통공간(130)의 상면과 하면의 폭이 동일하지 않을 수도 있기 때문이다. 또한, 직선형상이 아닌 제 1 및 제 2 전극(121, 123) 영역 중 방전 관통공간(130)과 접하는 제 1 및 제 2 전극(121, 123) 영역이 방전 관통공간(130)의 면적과 동일하게 할 수도 있다.

제 1 및 제 2 전극(121, 123) 각각은 제 1 내지 제 3 적층시트(111 내지 113)가 적층된 적층물의 일 단면과 타 단면에 각기 노출되도록 하는 것이 바람직하다. 이를 위해 제 1 전극(121)은 제 1 적층시트(111)의 일 단면에서부터 타 단면 부근까지 소정 두께를 갖고 연장된 직선형상으로 형성하고, 제 2 전극(123)은 제 3 적층시트(113)의 타 단면에서부터 일 단면 부근까지 소정 두께를 갖고 연장된 직선형상으로 형성한다.

제 1 내지 제 3 적층시트(111 내지 113)가 적층된 적층물의 일단면에는 제 1 외부 단자 전극(141)이 형성되고, 타 단면에는 제 2 외부 단자 전극(143)이 형성되는 것이 바람직하다. 이를 통해 제 1 외부 단자 전극(141)과 제 1 전극(121)이 전기적으로 접속되고, 제 2 외부 단자 전극(143)과 제 2 전극(123)이 전기적으로 접속된다.

상기의 방전 관통공간(130)은 제 2 적층시트(112)의 소정 영역의 일부를 제거하여 형성된 관통공을 지칭한다. 상기의 관통공은 적층 시트가 다수개가 결합되어 방전 관통공간(130)을 형성할 수도 있다. 또한, 방전 관통공간(130)의 내부를 소정의 방전물질로 매립할 수도 있다. 본 실시예에서는 방전 관통공간(130)을 제 2 적층시트(112)의 중앙 영역에 직사각형 형상으로 형성하는 것이 바람직하다. 물론 이에 한정되지 않고, 다각형 형상, 원 형상, 타원 형상 등 다양한 형상이 가능하다. 또한, 방전 관통공간(130)의 상면과 하면의 면적이 동일한 것이 바람직하지만, 서로 다를 수도 있다. 즉, 칩형 써지 어레스터의 써지 전압 및 써지 전류에 따라 그 형상, 폭 및 두께가 다양하게 변화될 수 있다.

또한, 제 1 내지 제 3 적층 시트(111 내지 113)가 적층된 적층물이 다시 적층되어 다수개의 칩형 써지 어레스터가 수직으로 어레이되도록 할 수 있다.

이하 상술한 구조을 갖는 본 실시예의 칩형 써지 어레스터의 제조 방법을 설명하면 다음과 같다.

도 3a와 같이 제 1 전극(121)이 형성된 제 1 적층시트(111)와, 소정의 방전 관통공간(130)이 형성된 제 2 적층시트(112)와, 제 2 전극(123)이 형성된 제 3 적층시트(113)를 마련한다.

제 1 내지 제 3 적층시트(111 내지 113)는 직사각형 형상으로 형성하는 것이 바람직하되, 최종 제작되는 칩형 써지 어레스터의 사용처와 용도에 따라 이에 한정되지 않고, 정사각형, 오각형을 포함하는 다각형 형상, 원 형상, 타원형상 등이 가능하다.

먼저, 소정의 원료분말을 이용하여 제 1 내지 제 3 적층 시트(111 내지 113)를 제조한다.

소정의 원료 분말을 준비한다. 즉, 공업용으로 시판하고 있는 유리 원료분말(Glass frit)에 여러가지 첨가제를 첨가한 저온동시소성세라믹(LTCC; Low Temperature Cofiring Ceramics)원료분말이나 적층칩캐패시터(MLCC)용 원료분말을 준비한다. 준비된 원료분말에 PVB계 바인더(Binder)를 원료분말(Power) 대비 약 6wt% 정도 솔벤트(Solvent, toluene/alxohol 계)에 용해시켜 투입한 후 볼밀(Ball mill) 등을 이용하여 약 24시간 동안 밀링(Milling) 및 혼합(Mixing)하여 슬러리(Slurry)를 제조한다. 이러한 슬러리를 닥터 블레이드(Doctor blade)등의 방법으로 원하는 두께의 적층 시트로 제조한다.

제 1 적층 시트(111)의 상부면의 일 단면에서 타 단면 방향으로 소정 영역까지 연장된 제 1 전극(121)을 형성하고, 제 3 적층 시트(113)의 하부면의 타 단면에서 일 단면 방향으로 소정 영역까지 연장된 제 2 전극(123)을 형성한다. 제 1 및 제 2 전극(121, 123)은 도전성 페이스트를 실크 스크린을 이용하여 인쇄함으로써 형성하는 것이 바람직하다.

한편, 제 2 적층 시트(112)의 중앙 영역에 방전 관통공간(130)을 형성한다. 이는 자동 펀칭기 등을 이용하여 제 2 적층 시트(112)의 소정영역을 펀칭하여 방전 관통 공간(130)을 형성하는 것이 바람직하다. 물론 이외의 다양한 방법을 통해 관통 공간을 형성할 수 있다. 즉, 소정부분을 깎아 내어 형성할 수도 있고, 화학적 에칭을 통해 그 일부를 제거할 수도 있다.

도 3b와 같이 제 1 내지 제 3 적층 시트(111 내지 113)를 적층 소성한다. 제 1 내지 제 3 적층 시트(111 내지 113)를 순차적으로 적층하여 적층물을 형성하되, 적층된 적층물의 일 단면에 제 1 전극(121)이 노출되고, 타 단면에는 제 2 전극(123)이 노출된다. 이후, 적층물을 압착한 다음, 유기물을 제거하기 위해 약 300도 이하의 온도에서 탈 바인더(Bake out) 작업을 행한 뒤 소성한다.

이때, 제 1 내지 제 3 적층 시트(111 내지 113)를 단위칩용 패턴이 복수개 형성된 그린바(Green bar) 형태로 형성하였을 경우, 적층 시트들을 적층한 다음 압착하고, 단위 칩의 크기로 절단한 후, 탈바인더 작업을 실시한다.

도 3c와 같이 제 1 내지 제 3 적층 시트(111 내지 113)가 적층된 적층물의 양 단부에 제 1 및 제 2 외부 단자 전극(141, 143)을 형성한다. 즉, 제 1 및 제 2 전극(121, 123)이 노출된 양 단부에 소정의 도전성 페이스트를 도포하여 제 1 및 제 2 외부 단자 전극(141, 143)을 형성한다.

이로써, 방전 관통공간(130)과, 그 상하에 배치된 제 1 및 제 2 전극(121, 123)과, 제 1 및 제 2 전극(121, 123) 각각에 접속된 제 1 및 제 2 외부 단자 전극(141, 143)을 갖는 칩형 써지 어레스터를 제조할 수 있다.

이와 같이 제 1 및 제 2 전극(121, 123)에 소정의 써지 전압/전류가 인가될 경우, 방전 관통공간(130)을 통해 써지 전압/전류가 방전되어 써지를 차단할 수 있다. 이때, 방전 관통공간(130) 내부는 대기 상태, 진공상태, 소정의 가스가 채워진 상태일 수 있으며, 방전 효과를 상승시키기 위한 소정의 물질이 채워질 수도 있다.

본 발명은 상술한 싱글칩의 구조를 연장하여 여러개의 칩을 하나로 구현한 어레이형 칩형 써지 어레스터를 제공할 수 있다. 이에 관해 하기에서 도면을 참조하여 설명한다.

도 4a 및 도 4b는 본 발명의 제 2 실시예에 따른 칩형 써지 어레스터의 단면도들이다.

도 5는 본 발명의 제 2 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도이다.

도 4a, 도 4b 및 도 5를 참조하면, 본 발명의 제 2 실시예에 따른 칩형 써지 어레스터는 다수의 제 1 전극(121a 내지 121d)이 형성된 제 1 적층 시트(111)와, 다수의 제 1 전극(121a 내지 121d)과 각기 대응되는 다수의 방전 관통공간(130a 내지 130b)을 갖는 제 2 적층 시트(112)와, 다수의 방전 관통 공간(130a 내지 130d)과 각기 대응되는 다수의 제 2 전극(123a 내지 123d)이 형성된 제 3 적층 시트(113)를 포함한다. 다수의 제 1 전극(121a 내지 121d)에 각기 접속된 다수의 제 1 외부 단자 전극(141a 내지 141d)과, 다수의 제 2 전극(123a 내지 123d)에 각기 접속된 다수의 제 2 외부 단자 전극(143a 내지 143d)을 더 포함한다.

제 1 내지 제 3 적층 시트(111 내지 113)가 적층된 적층물의 일 단면에 다수의 제 1 전극(121a 내지 121d)이 노출되어 있고, 타 단면에는 다수의 제 2 전극(123a 내지 123d)이 노출되도록 하는 것이 바람직하다. 이로써, 노출된 다수의 제 1 전극(121a 내지 121d)과 각기 접속되는 다수의 제 1 외부 단자 전극(141a 내지 141d)을 적층물의 일 단면 영역에 형성하고, 노출된 다수의 제 2 전극(123a 내지 123d)과 각기 접속되는 다수의 제 2 외부 단자 전극(143a 내지 143d)을 적층물의 타 일단면에 형성한다. 이하, 전극, 적층 시트, 방전 관통공간은 앞서 설명한 실시예 1의 설명과 중복됨으로 생략한다.

본 실시예에서는 4개의 제 1 전극(121a 내지 121d)과 이에 대응하는 4개의 방전 관통공간(130a 내지 130d) 및 제 2 전극(123a 내지 123d)이 각기 제 1 내지 제 3 적층 시트(111 내지 113)에 형성된다. 즉, 4개의 방전 관통공간(130a 내지 130d)이 중심부에 소정간격 이격되어 배치되어 있고, 첫 번째 방전 관통공간(130a)의 상하에는 첫 번째 제 1 및 제 2 전극(121a, 123a)이 위치되어 있다. 두 번째 방전 관통공간(130b)의 상하에는 두 번째 제 1 및 제 2 전극(121b, 123b)이 위치되어 있다. 세 번째 방전 관통공간(130c)의 상하에는 세 번째 제 1 및 제 2 전극(121c, 123c)이 위치되어 있다. 네 번째 방전 관통공간(130d)의 상하에는 네 번째 제 1 및 제 2 전극(121d, 123d)이 위치되어 있다. 물론 이에 한정되지 않고, 다수개가 형성가능하다. 이하, 상술한 4개의 전극 및 방전 관통공간을 갖는 써지 어레스터의 제조 방법에 관해 설명한다. 또한, 실시예 1과 중복되는 설명은 생략한다.

도 5a와 같이 4개의 제 1 전극(121a 내지 121d)이 형성된 제 1 적층 시트(111)와, 4개의 방전 관통공간(130a 내지 130d)이 형성된 제 2 적층 시트(112)와, 4개의 제 2 전극(123a 내지 123d)이 형성된 제 3 적층 시트(113)를 마련한다.

제 2 적층 시트(112)의 중앙 영역에 소정간격 이격된 4개의 방전 관통공간(130a 내지 130d)을 형성한다. 방전 관통공간(130)은 적어도 한개의 관통공을 포함하는 것이 바람직하다. 이후, 소정의 인쇄 방법을 통해 제 1 적층 시트(111) 상부면에 4개의 제 1 전극(121a 내지 121d)을 형성하고, 제 3 적층 시트(113) 하부면에 4개의 제 2 전극(123a 내지 123d)을 형성한다. 이때, 각각의 제 1 및 제 2 전극(121, 123)들은 물리적/전기적으로 소정간격 이격되도록 하여 형성한다. 4개의 제 1 전극(121a 내지 121d) 각각은 제 1 적층 시트(111)의 일 단면에서 타 단면 방향으로 소정 길이 연장된 직선 형상으로 형성하고, 4개의 제 2 전극(123a 내지 123d) 각각은 제 3 적층 시트(113)의 타 단면에서 일 단면 방향으로 소정 길이 연장된 직선형상으로 형성하는 것이 바람직하다. 상기의 제 1 및 제 3 적층 시트(111, 113)의 일단면 및 타단면은 시트의 동일한 면을 지칭한다. 제 1 및 제 2 전극(121, 123)의 연장된 길이는 제 2 적층 시트(112)에 형성된 방전 관통공간(130)을 덮을 수 있는 길이까지 연장하는 것이 효과적이다.

도 5b와 같이 제 1 내지 제 3 적층 시트(111 내지 113)를 적층한 다음 소성한다. 제 1 내지 제 3 적층 시트(111 내지 113)를 순차적으로 적층하여 소정의 적층물을 형성한다. 이때, 적층물의 일 단면에는 다수의 제 1 전극(121a 내지 121d)들이 노출되고, 타 단면에는 다수의 제 2 전극(123a 내지 123d)들이 노출된다. 또한, 제 1 내지 제 3 적층 시트(111 내지 113)를 적층함으로 인해 다수의 방전 관통공(130a 내지 130d)의 하부 및 상부에 각기 제 1 및 제 2 전극(12a, 123)이 배치된다. 적층후, 압착, 탈 바인더링하고 소성한다.

도 5c와 같이 적층물의 일 단면으로 노출된 다수의 제 1 전극(121a 내지 121d)들에 각기 접속되는 다수의 제 1 외부 단자 전극(141a 내지 141d)을 형성하고, 타 단면으로 노출된 다수의 제 2 전극(123a 내지 123d)들에 각기 접속되는 다수의 제 2 외부 단자 전극(143a 내지 143d)을 형성한다.

소정의 도전성 페이스트 또는 스크린 인쇄방법을 이용하여 각기 4개의 제 1 및 제 2 외부 단자 전극(141, 143)을 형성하되, 각각의 외부 단자 전극은 서로 전기적/물리적으로 이격되도록 한다. 이때, 제 1 및 제 2 외부 단자 전극(141, 143)들의 형상은 특정한 형상으로 한정되지 않고, 써지 어레스터가 장착될 영역의 본딩과의 접속이 용이한 형상으로 형성하는 것이 바람직하다. 도 5c에서는 전극이 노출된 면 뿐아니라 그 면의 상부 및 하부의 소정영역에도 연장되어 형성되어 있다.

이와 같이 써지 어레스터를 2열, 4열, 5열, 6열 등 다양한 어레이 칩으로 제조하는 것이 가능하다.

상술한 바와 같이 두개의 전극이 각기 2개의 외부 단자 전극에 접속된 써지 어레스터 뿐만 아니라 3 또는 4 단자형 써지 어레스터를 제공할 수 있다. 이하, 도면을 참조하여 이를 설명한다. 또한, 하기에서 제 1 및 제 2 실시예와 충첩되는 설명은 생략한다.

도 6은 본 발명의 제 3 실시예에 따른 칩형 써지 어레스터의 단면도이다.

도 7은 본 발명의 제 3 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도이다.

도 8은 본 발명의 제 3 실시예에 따른 칩형 써지 어레스터의 등가 회로도이다.

도 6 내지 도 8을 참조하면, 본 발명의 제 3 실시예에 따른 칩형 써지 어레스터는, 제 1 전극(121)이 형성된 제 1 적층 시트(111)와, 제 1 전극(121)의 일부와 중첩되는 방전 관통공간(130)과, 제 1 전극과 교차하는 방향으로 제 3 전극(125)이 형성된 제 2 적층 시트(112)와, 방전 관통공간(130)과 그 일부가 중첩되는 제 2 전극(123)이 형성된 제 3 적층 시트(113)를 포함한다. 또한, 제 1 전극(121)과 접속된 제 1 외부 단자 전극(141)과, 제 2 전극(123)과 접속된 제 2 외부 단자 전극(143)과, 제 3 전극(125)과 각기 접속된 제 3 및 제 4 외부 단자 전극(145, 147)을 더 포함한다. 이때, 제 1 과 제 2 전극(121, 123)이 제 1 및 제 2 외부 단자 전극(141, 143)과 접속된다.

이로인해 방전관통공간(130), 제 1 전극(121)과 제 2 전극(123) 및 방전 관통공간(130)에 의해 형성된 써지 어레스터 사이의 방전 관통공간(130) 사이를 관통하는 제 3 전극(125)이 형성된다. 제 1 및 제 2 외부 단자 전극(141, 143)중 어느 하나는 접지 전원에 접속되어 써지를 차단하고, 제 3 및 제 4 외부 단자 전극(145, 147)을 통해 소정의 전기적 흐름을 전달할 수 있다.

이를 위해, 도 7b의 정면으로 보이는 면을 제 1 면으로 하고, 시계방향으로 각기 제 2 내지 제 4 면으로 하였을 때, 제 1 전극(121)은 제 4 면에서부터 제 2 면 방향으로 소정 길이 연장된 직선형상으로 형성한다. 이때 연장되는 길이는 하부 제 2 적층 시트(112)의 방전 관통공간(130) 영역을 덮을 수 있는 길이까지인 것이 바람직하다. 제 2 전극(123)은 제 2 면에서부터 제 4 면 방향으로 소정 길이 연장된 직선 형상으로 형성하되, 연장길이는 제 2 적층 시트(112)의 방전 관통공간(130) 영역을 덮을 수 있는 길이까지인 것이 바람직하다. 제 3 전극(125)은 제 1 면에서 제 2 면까지 연장된 직선형상으로 형성한다.

또한, 제 1 및 제 3 전극(121, 125)과 이들 사이에 위치한 방전 관통공간(130)이 하나의 써지 어레스터로서 동작하고, 제 3 및 제 2 전극(125, 123)이 다른 하나의 써지 어레스터로서 동작할 수 있다. 즉, 두개의 써지 어레스터가 적층되어 구성될 수 있다. 이를 위해, 제 1 및 제 2 전극(121, 123) 각각이 제 2 면에서 제 4 면까지 연장된 직선형상으로 형성하고, 제 3 전극(125)을 제 1 면에서 제 3 면까지 연장된 직선 형상으로 형성한다.

상술한 설명은 제 1 내지 제 4 외부 단자 전극(141 내지 147)의 연결관계에 따라 다양하게 변화될 수 있기 때문이다. 즉, 제 1 외부 단자 전극(141)을 접지에 접속시키고, 제 2 외부 단자 전극(143)을 제 1 입력에 접속시키고, 제 3 및 제 4 외부 단자 전극(145, 147)을 각기 제 2 및 제 3 입력에 접속시키면 써지 어레스터의 방전 관통공간(130)을 관통하는 전류패스를 형성할 수 있다. 또한, 제 3 및 제 4 외부 단자 전극(145, 147)을 접지전원에 접속시키고, 제 1 및 제 2 외부 단자 전극(141, 143) 각각을 서로 다른 입력에 접속시키면 두개의 써지 어레스터가 적층된 구성을 얻을 수 있다.

상술한 제 3 실시예에서 제 2 적층 시트(112)는 다수의 시트를 포함하고, 다수의 시트에는 방전 관통공간(130) 또는 제 3 전극(125)이 형성될 수 있다.

제 2 적층 시트(112)는 하부 방전 관통공간(131)이 형성된 하부 시트(112a)와, 하부 방전 관통공간(131)과 대응하는 상부 방전 관통공간(132)이 형성된 상부 시트(112c)와, 하부 시트(112a)와 상부 시트(112c) 사이에 위치하며, 하면에 하부 방전 관통공간(131)과 그 일부가 중첩되는 하부 제 3 전극(125a)과, 상면에 상부 방전 관통공간(132)과 그 일부가 중첩되는 상부 제 3 전극(125b)이 형성된 중간 시트(112c)를 포함한다.

이뿐 아니라, 제 2 적층 시트(112)는 하부 방전 관통공간(131)이 형성된 하부 시트(112a)와, 상부 방전 관통공간(132)이 형성된 상부 시트(112c)와, 하부 시트(112a)와 상부 시트(112c) 사이에 형성되어, 하부 방전 관통공간(131)과 상부 방전 관통공간(132)을 관통하는 제 3 전극(125)을 포함한다.

이하 상술한 구조의 본 발명의 제 3 실시예에 따른 써지 어레스터의 제조 방법을 설명한다.

도 7a를 참조하면, 제 1 내지 제 3 적층 시트(111 내지 113)를 마련한다. 제 2 적층 시트(112)로 3개의 시트를 마련하되, 하부 방전 관통공간(131)이 형성된 하부 시트(112a)와, 하면과 상면에 각기 상부 및 하부 제 3 전극(125a, 125b)이 형성된 중간 시트(112b)와, 상부 방전 관통공간(132)이 형성된 상부 시트(112c)를 준비한다. 이때, 하부 및 상부 방전 관통공간(131, 132)은 각기 하부 시트(112a)와 상부 시트(112c)의 중앙영영에 위치하도록 하고, 후속공정에 의해 상기 시트들을 적층할 경우, 하부 제 3 전극(125a) 및 상부 제 3 전극(125b)이 각기 하부 방전 관통공간(131) 및 상부 방전 관통공간(132) 영역을 관통하도록 형성한다.

도 7b를 참조하면, 제 1 적층 시트(111), 제 2 적층 시트(112)인 하부 시트(112a), 중간시트(112b), 상부 시트(112c) 및 제 3 적층 시트(113)를 순차적으로 적층하여 소정의 적층물을 형성한다. 이때 적층물의 제 1 면 및 제 3 면에는 상부 및 하부 제 3 전극(125a, 125b)이 노출되어 있고, 제 2 면에는 제 1 전극(121)이 노출되어 있고, 제 4 면에는 제 2 전극(123)이 노출되어 있다. 이뿐 아니라 제 1 및 제 2 전극(121, 123)의 형상에 따라 제 1 면 및 제 3 면에는 상부 및 하부 제 3 전극(125a, 125b)이 노출되어 있고, 제 2 면 및 제 4 면에는 제 1 및 제 2 전극(121, 123)이 노출될 수도 있다.

도 7c를 참조하면, 상기의 적층물의 측면에 노출된 전극들 각각에 제 1 내지 제 4 외부 단자 전극(141 내지 147)을 형성한다. 즉, 제 1 전극(121)과 물리적/전기적으로 접속하는 제 1 외부 단자 전극(141)을 형성하고, 제 2 전극(123)과 접속하는 제 2 외부 단자 전극(143)을 형성하고, 제 3 전극(125)과 접속하는 제 3 및 제 4 외부 단자 전극(145, 147)을 형성한다. 바람직하게는 제 1 면에 노출된 제 3 전극(125)과 접속하도록 제 1 면의 소정영역에 제 3 외부 단자 전극(145)을 형성한다. 제 2 면에 노출된 제 1 전극(121) 또는 제 1 및 제 2 전극(121, 123)과 접속하도록 제 2 면을 포함한 인접영역에 제 2 외부 단자 전극(143)을 형성한다. 제 3 면에 노출된 제 3 전극(125)과 접속하도록 제 3 면의 소정영역에 제 4 외부 단자 전극(147)을 형성한다. 제 4 면에 노출된 제 2 전극(123) 또는 제 1 및 제 2 전극(121, 123)과 접속하도록 제 4 면을 포함한 인접영역에 제 1 외부 단자 전극(141)을 형성한다. 이때 외부 단자 전극은 써지 어레스터가 외부 회로와 접속하는데 용이한 형상으로 형성하는 것이 바람직하다.

이로써, 피드스루(Feedthorugh)형 3단자 칩형 써지 어레스터를 구현할 수 있다.

상술한 3 단자의 써지 어레스터의 구조에 있어서, 상부 및 하부 제 3 전극의 형상이 적층물의 각기 서로다른 한쪽면에만 노출될 수 있다. 이하 이에 관해 도면을 참조하여 설명한다. 하기의 설명에서 제 1 내지 제 3 실시예와 중복되는 설명은 생략한다.

도 9는 본 발명의 제 4 실시예에 따른 칩형 써지 어레스터의 단면도이다.

도 10은 본 발명의 제 4 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도이다.

도 11은 본 발명의 제 4 실시예에 따른 칩형 써지 어레스터의 등가 회로도이다.

도 9 내지 도 11을 참조하면, 제 4 실시예에 따른 칩형 써지 어레스터는, 제 1 전극(121)이 형성된 제 1 적층 시트(111)와, 제 1 전극(121)의 일부와 중첩되는 하부 방전 관통공간(131)을 갖는 하부 시트(112a)와, 후면에 하부 방전 관통공간(131)과 그 일부가 중첩되는 하부 제 3 전극(125a)이 형성되고, 상면에 상부 제 3 전극(125b)이 형성된 중간 시트(112b)와, 상부 제 3 전극(125b)의 일부와 중첩되는 상부 방전 관통공간(132)을 갖는 상부 시트(112c)와, 상기 상부 방전 관통공간(132)과 그 일부가 중첩되는 제 2 전극(123)이 형성된 제 3 적층 시트(113)를 포함한다. 또한, 제 1 전극(121)과 접속된 제 1 외부 단자 전극(141)과, 제 2 전극(123)과 접속된 제 2 외부 단자 전극(143)과, 상부 제 3 전극(125b)과 접속되는 제 3 외부 단자 전극(145)과, 하부 제 3 전극(125a)과 접속되는 제 4 외부 단자 전극(147)을 더 포함한다.

도 10b에서 상부 제 3 전극(125b)이 노출된 면을 제 1 면으로 하고, 시계방향으로 순차적으로 제 2 내지 제 4 면으로 하였을 경우, 하부 제 3 전극(125a)은 중간 시트(112b)의 제 3 면에서부터 제 1 면 방향으로 소정길이 연장된 직선형상으로 형성한다. 상부 제 3 전극(125b)은 중간 시트(112b)의 제 1 면에서부터 제 3 면 방향으로 소정길이 연장된 직선형상으로 형성한다. 이때 연장된 길이는 각기 하부 및 상부 방전 관통공간(131, 132) 영역까지인 것이 바람직하다. 여기서, 상부 및 하부 제 3 전극(125a, 125b)은 동일하게 형성될 수도 있다. 즉, 상부 및 하부 제 3 전극(125a, 125b)이 제 3 및 제 4 외부단자 전극(145, 147)에 동시에 접속될 수 있다.

이로써, 제 3 및 제 4 외부 단자 전극(145, 147)을 접지에 연결하고, 제 1 및 제 2 외부 단자 전극(141, 143)을 각기 다른 입력단에 연결하거나, 제 1 및 제 2 외부 단자 전극(141, 143)을 접지에 연결하고, 제 3 및 제 4 외부 단자 전극(145, 147)을 각기 다른 입력단에 연결하게 되면, 두개의 써지 어레스터가 중첩된 칩형 써지 어레스터를 얻을 수 있다. 물론 이때, 하나의 방전 관통공간과 방전관통공간 상하부에 형성되는 두개의 전극을 포함하는 하나의 써지 어레스터를 구성할 수도 있다.

상술한 제 4 실시예에 따른 써지 어레스터의 제작 방법을 설명하면 다음과 같다.

도 10a를 참조하면, 제 1 적층 시트(111)와, 하부, 중간 및 상부 시트(112)와, 제 3 적층 시트(113)를 마련한다. 이때, 제 1 적층 시트(111)상에는 소정의 스크린 인쇄 방법을 이용하여 제 1 전극(121)을 형성한다. 하부 및 상부 시트(112a, 112c)에는 소정의 펀칭기를 이용하여 방전 관통공간(131, 132)을 형성한다. 중간 시트(112b)의 상부 및 하부에 스크린 인쇄 방법을 이용하여 각기 하부 및 상부 제 3 전극(125a, 125b)을 형성한다. 그리고, 제 3 적층 시트(113) 하부에 스크린 인쇄 방법을 이용하여 제 2 전극(123)을 형성한다.

도 10b를 참조하면, 제 1 적층 시트(111), 하부 시트(112a), 중간 시트(112b), 상부 시트(112c) 및 제 3 적층 시트(113)를 순차적으로 적층한다. 이로써, 하부 방전 관통공간(131)의 상부 및 하부에 각기 제 1 전극(121)과 하부 제 3 전극(125a)이 위치하고, 제 1 전극(121)은 제 2 면에 노출되며, 하부 제 3 전극(125a)은 제 3 면에 노출된다. 상부 방전 관통공간(132)의 상부 및 하부에 각기 상부 제 3 전극(125b) 및 제 2 전극(123)이 위치하고, 상부 제 3 전극(125b)은 제 1 면에 노출되며 제 2 전극(123)은 제 4 면에 노출된다.

상기의 적층물을 압착과 소정온도에서 소성공정을 실시한다.

도 10c를 참조하면, 제 1 전극(121)이 노출된 영역에 소정의 도전성 페이스트를 도포하여 제 1 외부 단자 전극(141)을 형성하고, 제 2 전극(123)이 노출된 영역에 제 2 외부 단자 전극(143)을 형성하고, 상부 제 3 전극(125b)이 노출된 영역에 제 3 외부 단자 전극(145)을 형성하고, 하부 제 3 전극(125a)이 노출된 영역에 제 4 외부 단자 전극(147)을 형성한다.

이와 같이 하나의 3 단자 칩으로 2개의 독립적인 칩의 역할을 할 수 있다.

본 발명의 칩형 써지 어레스터는 소정의 수동소자를 더 포함하여 목표로 하는 회로를 구현할 수 있다. 이때 수동소자의 형상, 위치 및 연결관계는 한정되지 않고, 목표로 하는 회로에 따라 다양하게 변화될 수 있다. 하기에서는 제 4 실시예를 기준으로 수동소자가 포함된 칩형 써지 어레스터에 관해 설명한다. 하기 설명에서 제 1 내지 제 4 실시예와 중복되는 설명은 생략한다.

도 12는 본 발명의 제 5 실시예에 따른 칩형 써지 어레스터의 단면도이다.

도 13은 본 발명의 제 5 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도이다.

도 14는 본 발명의 제 5 실시예에 따른 칩형 써지 어레스터의 등가 회로도이다.

도 12 내지 도 14를 참조하면, 제 5 실시예에 따른 칩형 써지 어레스터는, 제 1 전극(121)이 형성된 제 1 적층 시트(111)와, 제 1 전극(121)의 일부와 중첩되는 하부 방전 관통공간(131)을 갖는 하부 시트(112a)와, 후면에 하부 방전 관통공간(131)과 그 일부가 중첩되는 하부 제 3 전극(125a)이 형성되고, 상면에 상부 제 3 전극(125b)이 형성된 중간 시트(112b)와, 상부 제 3 전극(125b)의 일부와 중첩되는 상부 방전 관통공간(132)을 갖는 상부 시트(112c)와, 후면에 상부 방전 관통공(132)간과 그 일부가 중첩되는 제 2 전극(123)이 형성되고, 상부에 저항체(150)가 형성된 제 3 적층 시트(113)를 포함한다. 이때, 상기의 저항체(150)는 제 1 적층시트(111)의 하부에 형성될 수도 있고, 복수의 시트에 저항체가 형성될 수도 있다.

또한, 제 1 전극(121) 및 저항체(150)와 접속된 제 1 외부 단자 전극(141)과, 제 2 전극(123) 및 저항체(150)와 접속된 제 2 외부 단자 전극(143)과, 상부 제 3 전극(125b)과 접속되는 제 3 외부 단자 전극(145)과, 하부 제 3 전극(125a)과 접속되는 제 4 외부 단자 전극(147)을 더 포함한다. 여기서, 제 1 내지 제 4 외부 단자 전극(141 내지 147)과 저항체(150)간의 연결관계를 조절하여 다양한 회로의 구현이 가능하다. 본 실시예에서는 제 1 외부 단자 전극(141) 및 제 2 외부 단자 전극(143)을 각각 제 1 및 제 2 입력단으로 사용하고, 제 3 및 제 4 외부 단자 전극(145, 147)을 접지 전원으로 사용하게 되면, 제 1 입력단과 접지 전원 사이에 제 1 써지 어레스터가 접속되고, 제 1 입력단과 제 2 입력단 사이에 저항이 접속되고, 제 2 입력단과 접지 전원 사이에 제 2 써지 어레스터가 접속된다.

상술한 구조를 갖는 본 발명의 제 5 실시예에 따른 칩형 써지 어레스터의 제조 방법을 설명하면 다음과 같다.

도 13a를 참조하면, 제 1 전극(121)이 형성된 제 1 적층 시트(111)와, 하부 방전 관통공간(131)이 형성된 하부 시트(112a)와, 전면과 후면에 각기 상부 제 3 전극(125b) 및 하부 제 3 전극(125a)이 형성된 중간 시트(112b)와, 상부 방전 관통공간(132)이 형성된 상부 시트(112c)와, 제 2 전극(123)이 형성된 제 3 적층 시트(113)를 마련한다.

이때, 상기 전극은 도전성 패턴을 형성하기 위한 다양한 방법이 사용될 수 있고, 본 실시예에서는 스크린 인쇄 방법을 이용하여 도전성 패턴을 도포하여 이를 형성한다. 물론 금속막을 증착할 수도 있고, 도금을 실시할 수도 있고, 도전성의 물질을 접착시킬 수도 있다. 또한, 방전 관통공간은 펀칭기 또는 드릴과 같이 소정의 관통공을 형성시킬 수 있는 장치를 이용하여 형성하는 것이 바람직하다.

도 13b를 참조하면, 제 1 적층 시트(111), 하부 시트(112a), 중간 시트(112b), 상부 시트(112c) 및 제 3 적층 시트(113)를 순차적으로 적층한다. 각시트가 적층된 적층물을 압착하고, 소정온도에서 소성한다. 이처럼 소정된 소성체 상에 저항체(150)를 형성한다. 저항체(150)는 제 2 전극(123)이 노출된 면에서부터 제 1 전극(121)이 노출된 면에까지 연장된 직선형상인 것이 바람직하다. 물론 상술한 저항체(150)의 형상은 직선에 한정되지 않고, 외부 단자와 접속되는 영역이 더 넓을 수도 있고, 접속되지 않는 외부 단자와의 단선을 피하기 위해 리세스 되거나 꺽인 형상이 될 수 있다. 또한, 저항체(150)는 상기 시트를 적층하기전, 제 2 전극(123) 형성과 동일한 시기에 형성할 수도 있다.

상기의 저항체(150) 상부에는 저항체(150)를 보호하기 위한 에폭시 혹은 유리질이 도포될 수 있다.

도 13c를 참조하면, 제 1 전극(121)과 저항체(150)와 접속되는 제 1 외부 단자 전극(141)을 형성하고, 제 2 전극(123)과 저항체(150)와 접속되는 제 2 외부 단자 전극(143)을 형성하고, 상부 제 3 전극(125b)과 접속되는 제 3 외부 단자 전극(145)을 형성하고, 하부 제 3 전극(125a)과 접속되는 제 4 외부 단자 전극(147)을 형성한다.

이때 제 1 내지 4 외부 단자 전극(141 내지 147)은 도전성 페이스트를 도포하여 형성한다. 물론 이에 한정되지 않고, 앞서 설명한 전극 형성방법을 응용하여 형성할 수도 있다.

이와 같이 칩내에 저항체(150)를 추가 형성하여 파이(Pi)형 RC 필터를 구현할 수 있다. 즉, 본 실시예의 소자는 저정전 용량이 필요한 2GHz 이상의 대역에서 효율적인 필터의 역할을 할 수 있다.

본 발명은 상술한 저항체를 별도의 시트에 형성할 수도 있고, 이러한 저항체를 보호하기 위한 별도의 시트를 더 포함할 수도 있다. 이하 도면을 참조하여 이를 설명한다. 하기 설명에서 상기의 제 1 내지 제 5 실시예의 설명과 중복되는 설명은 생략한다.

도 15는 본 발명의 제 6 실시예에 따른 칩형 써지 어레스터의 단면도이다.

도 16은 본 발명의 제 6 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도이다.

도 15 및 도 16을 참조하면, 제 6 실시예에 따른 칩형 써지 어레스터는, 제 1 전극(121)이 형성된 제 1 적층 시트(111)와, 제 1 전극(121)의 일부와 중첩되는 하부 방전 관통공간(131)을 갖는 하부 시트(112a)와, 후면에 하부 방전 관통공간(131)과 그 일부가 중첩되는 하부 제 3 전극(125a)이 형성되고, 상면에 상부 제 3 전극(125b)이 형성된 중간 시트(112b)와, 상부 제 3 전극(125b)의 일부와 중첩되는 상부 방전 관통공간(132)을 갖는 상부 시트(112c)와, 후면에 상부 방전 관통공간(132)과 그 일부가 중첩되는 제 2 전극(123)이 형성된 제 3 적층 시트(113)와, 제 3 적층 시트(113) 상에 적층되고, 저항체(150)가 형성된 제 4 적층 시트(113)와, 상기 저항체(150)를 보호하기 위한 제 5 적층 시트(115)를 포함한다.

또한, 제 1 전극(121) 및 저항체(150)와 접속된 제 1 외부 단자 전극(141)과, 제 2 전극(123) 및 저항체(150)와 접속된 제 2 외부 단자 전극(143)과, 상부 제 3 전극(125b)과 접속되는 제 3 외부 단자 전극(145)과, 하부 제 3 전극(125a)과 접속되는 제 4 외부 단자 전극(147)을 더 포함한다.

상술한 구조를 갖는 본 발명의 제 6 실시예에 따른 써지 어레스터에 관해 설명하면 다음과 같다.

도 16a를 참조하면, 상면에 제 1 전극(121)이 형성된 제 1 적층 시트(111)와, 하부 방전 관통공간(131)을 갖는 하부 시트(112a)와, 하면에 하부 제 3 전극(125a)이 형성되고, 상면에 상부 제 3 전극(125b)이 형성된 중간 시트(112b)와, 상부 방전 관통공간(132)을 갖는 상부 시트(112c)와, 하면에 제 2 전극(123)이 형성된 제 3 적층 시트(113)와, 상면에 저항체(150)가 형성된 제 4 적층 시트(114)와, 제 5 적층 시트(115)를 마련한다.

도 16b를 참조하면, 제 1 적층 시트(111), 하부 시트(112a), 중간시트(112b), 상부 시트(112c), 제 3 적층 시트(113), 제 4 적층 시트(114) 및 제 5 적층 시트(115)를 순차적으로 적층한다. 물론 저항체(150)가 형성된 제 4 적층 시트(114)는 제 1 적층 시트(111) 하부에 위치될 수 있으며 복수개의 저항체 적층 시트가 적층될 수도 있다.

도 16b에서 상부 제 3 전극(125b)이 노출된 면을 제 1 면으로 하고 시계방향으로 각기 제 2 내지 제 4 면으로 지칭하였을 경우, 제 1 면에는 상부 제 3 전극(125b)이 노출된다. 제 2 면에는 제 1 전극(121)과 저항체(150)가 노출된다. 제 3 면에는 하부 제 3 전극(125a)이 노출된다. 제 4 면에는 제 2 전극(123)과 저항체(150)가 노출된다. 이로써, 저항체(150)의 상부면이 노출되지 않고 그 측면 즉, 제 2 및 제 4 면으로만 저항체(150)가 노출되어 저항체(150)를 보호할 수 있다.

이후, 상기의 적층물을 압착하고, 소정온도에서 소성한다.

도 16c를 참조하면, 제 2 면 영역에 제 1 전극(121)과 저항체(150)와 접속되는 제 1 외부 단자 전극(141)을 형성하고, 제 4 면 영역에 제 2 전극(123)과 저항체(150)와 접속되는 제 2 외부 단자 전극(143)을 형성하고, 제 1 면 영역에 상부 제 3 전극(125b)과 접속되는 제 3 외부 단자 전극(145)을 형성하고, 제 3 면 영역에 하부 제 3 전극(125a)과 접속되는 제 4 외부 단자 전극(147)을 형성한다.

이와 같이 저항체(150)를 그린시트위에 인쇄한 후, 동시 적층 및 동시 소성하여 소자를 제조하면 소성체 위의 저항체를 인쇄 방식에 비해 공정이 간단해 질 수 있다.

본 발명의 칩형 써지 어레스터는 다수개의 써지 어레스터가 어레이 형태로 하나의 단일칩처럼 구동되도록 할 수 있다. 이하 도면을 참조하여 이를 설명하면 다음과 같다. 하기의 설명에서 제 1 내지 제 6 실시예와 중복되는 설명은 생략한다.

도 17은 본 발명의 제 7 실시예에 따른 칩형 써지 어레스터의 단면도들이다.

도 18은 본 발명의 제 7 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도이다. 도 17a는 칩형 써지 어레스터의 종단면도이고, 도 17b는 횡단면도이다.

도 17a, 도 17b 및 도 18을 참조하면, 제 7 실시예에 따른 칩형 써지 어레스터는, 다수의 제 1 전극(121a 내지 121d)이 형성된 제 1 적층 시트(111)와, 다수의 제 1 전극(121a 내지 121d)의 일부와 각기 중첩되는 다수의 하부 방전 관통공간(131a 내지 131d)을 갖는 하부 시트(112a)와, 후면에 다수의 하부 방전 관통공간(131a 내지 131d)들과 그 일부가 중첩되는 하부 제 3 전극(125a)이 형성되고, 상면에 상부 제 3 전극(125b)이 형성된 중간 시트(112b)와, 상부 제 3 전극(125b)의 일부와 각기 중첩되는 다수의 상부 방전 관통공간(132a 내지 132d)을 갖는 상부 시트(112c)와, 후면에 다수의 상부 방전 관통공간(132a 내지 132d)과 그 일부가 각기 중첩되는 다수의 제 2 전극(123a 내지 123d)이 형성된 제 3 적층 시트(113)를 포함한다.

또한, 다수의 제 1 전극(121a 내지 121d)과 각기 접속된 다수의 제 1 외부 단자 전극(141a 내지 141d)을 포함하고, 다수의 제 2 전극(123a 내지 123d)과 각기 접속된 다수의 제 2 외부 단자 전극(143a 내지 143d)을 더 포함한다. 또한, 상부 제 3 전극(125b)과 접속된 제 3 외부 단자 전극(145)과 하부 제 3 전극(125a)과 접속된 제 4 외부 단자 전극(147)을 더 포함한다. 이때, 상부 및 하부 제 3 전극(125a, 125b)은 동일한 형상으로 제작이 가능하다. 즉, 중간시트(112b)의 상부와 하부의 일단면에서 이에 대응하는 다른 일단면까지 연장된 직선형상으로 형성할 수 있다. 이로써, 상부 및 하부 제 3 전극(125a, 125b)은 제 3 및 제 4 외부 단자 전극(145, 147)에 접속될 수 있다.

이때, 중간 시트(112b)에 형성된 하부 제 3 전극(125a)은 중간 시트(112b)의 일 단면의 후면에서부터 소정 길이 연장되어 형성되어 있고, 상부 제 3 전극(125b)은 중간 시트(112b)의 타 단면의 상면에서부터 소정 길이 연장되어 형성되어 있는 것이 바람직하다. 이때 연장된 길이는 중간 시트(112b) 상부에 위치한 상부 및 하부 시트(112a, 112c)에 형성된 방전 관통공간(131, 132)을 덮을 수 있는 길이까지인 것이 효과적이다. 또한, 하부 및 상부 제 3 전극(125a, 125b)과 다수의 제 1 및 제 2 전극(121, 123)들이 방전 관통공간(131, 132)의 상하에서 교차되도록 형성하는 것이 매우 효과적이다.

본 실시예에서는 각기 4개의 상부 및 하부 방전 관통공간을 갖는 칩형 써지 어레스터를 도시하였지만 이에 한정되지 않고 소자의 특성에 따라 다양하게 변화 될 수 있다.

상술한 구조의 제 7 실시예의 써지 어레스터의 제조 방법을 설명하면 다음과 같다.

도 18a를 참조하면, 다수의 제 1 전극(121a 내지 121d)이 형성된 제 1 적층 시트(111)와, 다수의 하부 방전 관통공간(131a 내지 131d)이 형성된 하부 시트(112a)와, 하면에 하부 제 3 전극(125a)이 형성되고, 상면에 상부 제 3 전극(125b)이 형성된 중간 시트(112b)와, 다수의 상부 방전 관통공간(132a 내지 132d)이 형성된 상부 시트(112c)와, 다수의 제 2 전극(123a 내지 123d)이 형성된 제 3 적층 시트(113)를 마련한다.

이때, 다수의 제 1 전극(121a 내지 121d) 각각은 도전성 물질을 종방향으로 제 1 적층 시트(111)의 일 단면에서 소정 길이 연장된 직선형상으로 스크린 인쇄하여 형성하고, 다수의 제 2 전극(123a 내지 123d) 각각도 도전성 물질을 종방향으로 제 3 적층 시트(113)의 타 단면에서 소정길이 연장된 직선형상으로 스크린 인쇄하는 것이 바람직하다. 하부 제 3 전극(125a)은 중간 시트(112b) 하면에 형성하되, 도전성 물질을 횡방향으로 중간 시트의 일 단면에서 소정 길이 연장된 직선형상으로 스크린 인쇄하고, 상부 제 3 전극(125b)은 중간 시트(112b) 상면에 형성하되, 도전성 물질을 횡방향으로 중간시트(112b)의 타 단면에서 소정 길이 연장된 직선 형상으로 스크린 인쇄하는 것이 바람직하다.

도 18b를 참조하면, 제 1 적층 시트(111), 하부 시트(112a), 중간 시트(112b), 상부 시트(112c) 및 제 3 적층 시트(113)를 순차적으로 적층한다. 상기의 적층물을 압착하고, 소정의 온도에서 소성한다.

이때, 도 18b에서 상부 제 3 전극(125b)이 노출된 면은 제 1 면으로 하고, 시계방향으로 각각 제 2 내지 제 4 면으로 정의하면, 제 1 면에는 상부 제 3 전극(125b)이 노출된다. 제 2 면에는 다수의 제 2 전극(123a 내지 123b)들이 노출된다. 제 3 면에는 하부 제 3 전극(125a)이 노출된다. 제 4 면에는 다수의 제 1 전극(121a 내지 121d)들이 노출된다.

도 18c를 참조하면, 다수의 제 1 전극(121a 내지 121d)들과 각기 접속하는 다수의 제 1 외부 단자 전극(141a 내지 141d)을 형성하고, 다수의 제 2 전극(123a 내지 123d)들과 각기 접속하는 다수의 제 2 외부 단자 전극(143a 내지 143d)을 형성하고, 상부 제 3 전극(125b)과 접속하는 제 3 외부 단자 전극(145)을 형성하고, 하부 제 3 전극(125a)과 접속하는 제 4 외부 단자 전극(147)을 형성한다.

이와 같이 복수시트 적층 및 접지단자를 응용하여 동일 칩크기 에서 4열이 아닌 8열 어레이를 구현할 수 있어 PCB상에 공간 활용도를 높일 수 있다. 또한, 각각의 어레이를 개별 소자로서 사용할 수도 있다.

또한, 상술한 바와 같이 다수의 써지 어레스터 각각에 소정의 수동소자를 더 포함시켜 목표로 하는 회로를 구성할 수 있다. 이에 관해 하기에서는 도면을 참조하여 설명한다. 하기의 설명중 상술한 제 1 내지 제 7 실시예와 중복되는 설명은 생략한다.

도 19는 본 발명의 제 8 실시예에 따른 칩형 써지 어레스터의 단면도이다.

도 20은 본 발명의 제 8 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도이다.

도 21은 본 발명의 제 8 실시예에 따른 칩형 써지 어레스터의 등가 회로도이다.

도 19a는 제 8 실시예에 따른 칩형 써지 어레스터의 종단면도이고, 도 19b는 횡단면도이다.

도 19a, 도 19b, 도 20 및 도 21을 참조하면, 제 8 실시예에 따른 칩형 써지 어레스터는, 다수의 제 1 전극(121a 내지 121d)이 형성된 제 1 적층 시트(111)와, 다수의 제 1 전극(121a 내지 121d)의 일부와 각기 중첩되는 다수의 하부 방전 관통공간(131a 내지 131d)을 갖는 하부 시트(112a)와, 후면에 다수의 하부 방전 관통공간(131a 내지 131d)들과 그 일부가 중첩되는 하부 제 3 전극(125a)이 형성되고, 상면에 상부 제 3 전극(125b)이 형성된 중간 시트(112b)와, 상부 제 3 전극(125b)의 일부와 각기 중첩되는 다수의 상부 방전 관통공간(132a 내지 132d)을 갖는 상부 시트(112c)와, 후면에 다수의 상부 방전 관통공간(132a 내지 132d)과 그 일부가 각기 중첩되는 다수의 제 2 전극(123a 내지 123d)이 형성되고, 상면에 다수의 저항체(150)가 형성된 제 3 적층 시트(113)를 포함한다.

또한, 다수의 제 1 전극(121a 내지 121d) 및 다수의 저항체(150a 내지 150d)와 각기 접속된 다수의 제 1 외부 단자 전극(141a 내지 141d)을 포함하고, 다수의 제 2 전극(123a 내지 123d) 및 다수의 저항체(150a 내지 150d)와 각기 접속된 다수의 제 2 외부 단자 전극(143a 내지 143d)을 더 포함한다. 또한, 상부 제 3 전극(125b)과 접속된 제 3 외부 단자 전극(145)과 하부 제 3 전극(125a)과 접속된 제 4 외부 단자 전극(147)을 더 포함한다.

상기의 다수의 저항체(150a 내지 150d)들 각각은 다수의 제 2 전극(123a 내지 123d)들 각각과 대응되도록 형성하되, 제 3 적층 시트(113)의 일 단면에서 타 일단면까지 연장되도록 형성한다.

이를 통해 첫 번째 제 1 전극(121a), 첫 번째 하부 방전 관통공간(131a) 및 하부 제 3 전극(125a)이 첫 번째 써지 어레스터를 구성하고, 이는 첫 번째 제 1 외부 단자(141a)와 제 4 외부 단자 전극(147) 사이에 접속된다. 첫 번째 제 2 전극(123a), 첫 번째 상부 방전 관통공간(132a) 및 상부 제 3 전극(125b)이 두 번째 써지 어레스터를 구성하고, 이는 첫 번째 제 2 외부 단자(143a)와 제 3 외부 단자 전극(145) 사이에 접속된다. 또한, 첫 번째 제 1 외부 단자 전극(141)과 첫 번째 제 2 외부 단자 전극(143) 사이에는 첫 번째 저항체(150a)가 형성된다.

두 번째 제 1 전극(121b), 두 번째 하부 방전 관통공간(131b) 및 하부 제 3 전극(125a)이 세 번째 써지 어레스터를 구성하고, 이는 두 번째 제 1 외부 단자(141b)와 제 4 외부 단자(147) 사이에 접속된다. 두 번째 제 2 전극(123b), 두 번째 상부 방전 관통공간(132b) 및 상부 제 3 전극(125b)이 네 번째 써지 어레스터를 구성하고, 이는 두 번째 제 2 외부 단자 전극(143b)와 제 3 외부 단자 전극(145) 사이에 접속된다. 또한, 두 번째 제 1 외부 단자 전극(141)과 두 번째 제 2 외부 단자 전극(143) 사이에 두 번째 저항체(150b)가 형성된다.

세 번째 제 1 전극(121c), 세 번째 하부 방전 관통공간(131c) 및 하부 제 3 전극(125a)이 다섯 번째 써지 어레스터를 구성하고, 이는 세 번째 제 1 외부 단자 전극(141c)과 제 4 외부 단자(147) 사이에 접속된다. 세 번째 제 2 전극(123c), 세 번째 상부 방전 관통공간(132c) 및 상부 제 3 전극(125b)이 여섯 번째 써지 어레스터를 구성하고, 이는 세 번째 제 2 외부 단자 전극(143c)과 제 3 외부 단자 전극(145) 사이에 접속된다. 또한, 세 번째 제 1 외부 단자 전극(141c)과 세 번째 제 2 외부 단자 전극(143c) 사이에 세 번째 저항체(150c)가 형성된다.

네 번째 제 1 전극(121d), 네 번째 하부 방전 관통공간(131d) 및 하부 제 3 전극(125a)이 일곱 번째 써지 어레스터를 구성하고, 이는 네 번째 제 1 외부 단자 전극(141d)과 제 4 외부 단자 전극(147) 사이에 접속된다. 네 번째 제 2 전극(123d), 네 번째 상부 방전 관통공간(132d) 및 상부 제 3 전극(125b)이 여덟 번째 써지 어레스터를 구성하고, 이는 네 번째 제 2 외부 단자 전극(143d)과 제 3 외부 단자 전극(145) 사이에 접속된다. 또한, 네 번째 제 1 외부 단자 전극(121d)과 네 번째 제 2 외부 단자 전극(123d) 사이에 네 번째 저항체(150d)가 형성된다.

상술한 구성을 갖는 본 발명의 제 8 실시예에 따른 써지 어레스터의 제조 방법을 설명하면 다음과 같다.

도 20a를 참조하면, 다수의 제 1 전극(121a 내지 121d)이 형성된 제 1 적층 시트(111)와, 다수의 하부 방전 관통공간(131a 내지 131d)이 형성된 하부 시트(112a)와, 하면에 하부 제 3 전극(125a)이 형성되고, 상면에 상부 제 3 전극(125b)이 형성된 중간 시트(112b)와, 다수의 상부 방전 관통공간(132a 내지 132d)이 형성된 상부 시트(112c)와, 다수의 제 2 전극(123a 내지 123d)이 형성된 제 3 적층 시트(113)를 마련한다.

도 20b를 참조하면, 제 1 적층 시트(111), 하부 시트(112a), 중간 시트(112b), 상부 시트(112c) 및 제 3 적층 시트(113)를 순차적으로 적층한다. 상기의 적층물을 압착하고, 소정의 온도에서 소성한다. 이후, 제 3 적층(113) 시트 상에 다수의 저항체(150a 내지 150d)를 형성한다.

도 20c를 참조하면, 다수의 제 1 전극(121a 내지 121d) 및 다수의 저항체(150a 내지 150d)와 각기 접속된 다수의 제 1 외부 단자 전극(141a 내지 141d)을 형성하고, 다수의 제 2 전극(123a 내지 123d) 및 다수의 저항체(150a 내지 150d)와 각기 접속된 제 2 외부 단자 전극(143a 내지 143d)을 형성하고, 상부 제 3 전극(125b)과 접속된 제 3 외부 단자 전극(145)을 형성하고, 하부 제 3 전극(125a)과 접속된 제 4 외부 단자 전극(147)을 형성한다.

이와 같이 다수의 어레이 적층칩 형 써지 어레스터 소체위에 저항체를 구현하여 다수의 RC 필터를 구현할 수 있다. 채널 각각을 한개의 파이형 RC필터로 사용할 수 있다.

이뿐만 아니라, 별도의 시트를 이용하여 다수의 저항체을 형성할 수도 있고, 다수의 저항체을 보호하기 위한 별도의 시트를 더 형성할 수도 있다. 이에 관해 하기에서 설명한다. 후술되는 설명중 제 1 내지 제 8 실시예와 중복되는 설명은 생략한다.

도 22는 본 발명의 제 9 실시예에 따른 칩형 써지 어레스터의 단면도이다.

도 23은 본 발명의 제 9 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도이다.

도 22a는 제 9 실시예에 따른 칩형 써지 어레스터의 종단면도이고, 도 22b는 횡단면도이다.

도 22a, 도 22b 및 도 23을 참조하면, 제 9 실시예에 따른 칩형 써지 어레스터는, 다수의 제 1 전극(121a 내지 121d)이 형성된 제 1 적층 시트(111)와, 다수의 제 1 전극(121a 내지 121d)의 일부와 각기 중첩되는 다수의 하부 방전 관통공간(131a 내지 131d)을 갖는 하부 시트(112a)와, 후면에 다수의 하부 방전 관통공간(131a 내지 131d)과 그 일부가 중첩되는 하부 제 3 전극(125a)이 형성되고, 상면에 상부 제 3 전극(125b)이 형성된 중간 시트(112b)와, 상부 제 3 전극(125b)의 일부와 중첩되는 다수의 상부 방전 관통공간(132a 내지 132d)을 갖는 상부 시트(112c)와, 후면에 다수의 상부 방전 관통공간(132a 내지 132d)과 그 일부가 각기 중첩되는 다수의 제 2 전극(123a 내지 123d)이 형성된 제 3 적층 시트(113)와, 제 3 적층 시트(113) 상에 적층된 다수의 저항체(150a 내지 150d)가 형성된 제 4 적층 시트(114)와, 상기 저항체(150)를 보호하기 위한 제 5 적층 시트(115)를 포함한다.

또한, 다수의 제 1 전극(121a 내지 121d) 및 다수의 저항체(150a 내지 150d)와 각기 접속된 다수의 제 1 외부 단자 전극(141a 내지 141d)을 포함하고, 다수의 제 2 전극(143a 내지 143d) 및 다수의 저항체(150a 내지 150d)와 각기 접속된 다수의 제 2 외부 단자 전극(143a 내지 143d)을 더 포함한다. 또한, 하부 제 3 전극(125a)과 접속된 제 4 외부 단자 전극(147)과 상부 제 3 전극(125b)과 접속된 제 3 외부 단자 전극(125b)을 더 포함한다.

상술한 구성을 갖는 제 9 실시예에 따른 써지 어레스터의 제조 방법을 설명한다.

도 23a를 참조하면, 상면에 다수의 제 1 전극(121a 내지 121d)이 형성된 제 1 적층 시트(111)와, 다수의 하부 방전 관통공간(131a 내지 131d)을 갖는 하부 시트(112a)와, 하면에 하부 제 3 전극(125a)이 형성되고, 상면에 상부 제 3 전극(125b)이 형성된 중간 시트(112b)와, 다수의 상부 방전 관통공간(132a 내지 132d)을 갖는 상부 시트(112c)와, 다수의 제 2 전극(123a 내지 123d)이 형성된 제 3 적층 시트(113)와, 다수의 저항체(150a 내지 150d)가 형성된 제 4 적층 시트(114)와, 제 5 적층 시트(115)를 마련한다.

도 23b를 참조하면, 제 1 적층 시트(111), 하부 시트(112a), 중간시트(112b), 상부 시트(112c), 제 3 적층 시트(113), 제 4 적층 시트(114) 및 제 5 적층 시트(115)를 순차적으로 적층한다. 이후, 압착과 소정의 온도에서 소성한다. 상기의 적층물을 압착하고, 소정의 온도에서 소성한다.

도 23c를 참조하면, 다수의 제 1 전극(121a 내지 121d) 및 다수의 저항체(150a 내지 150d)와 각기 접속된 다수의 제 1 외부 단자 전극(141a 내지 141d)을 형성하고, 다수의 제 2 전극(123a 내지 123d) 및 다수의 저항체(150a 내지 150d)와 각기 접속된 제 2 외부 단자 전극(143a 내지 143d)을 형성하고, 하부 제 3 전극(125a)과 접속된 제 4 외부 단자 전극(147)을 형성하고, 상부 제 3 전극(125b)과 접속된 제 3 단자 전극(145)을 형성한다.

또한, 본 발명은 상술한 모든 실시예의 방전 관통공간 내부에 소정의 물질 또는 가스로 충진 시킬 수 있다. 즉, 방전을 돕기 위한 물질 또는 배리스터물질로 충진할 수 있다. 하기에서는 SiC, ZnO 및 폴리머계등의 배리스터 기능을 갖는 물질로 충진한 경우를 설명한다. 후술되는 설명중 제 1 내지 제 9 실시예와 중복되는 설명은 생략한다.

도 24는 본 발명의 제 10 실시예에 따른 칩형 써지 어레스터의 단면도이다.

도 25는 본 발명의 제 10 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도이다.

도 24 및 도 25를 참조하면, 제 10 실시예에 따른 칩형 써지 어레스터는 제 1 전극(121)이 형성된 제 1 적층시트(111)와, 제 1 전극(121)의 일부와 중첩된 관통 배리스터 물질층(200)이 형성된 제 2 적층시트(112)와, 관통 배리스터 물질층(200)과 그 일부가 중첩된 제 2 전극(123)이 형성된 제 3 적층시트(113)를 포함한다. 이때, 제 1 전극(121)과 접속된 제 1 외부 단자 전극(141)과, 상기 제 2 전극(123)과 접속된 제 2 외부 단자 전극(143)을 더 포함한다.

이로써, 본 실시예의 칩형 써지 어레스터는 배리스터로써도 동작이 가능하다.

상술한 구성을 갖는 제 10 실시예에 따른 칩형 써지 어레스터의 제작 방법을 설명하면 다음과 같다.

도 25a를 참조하면, 일 단면과 접하는 제 1 전극(121)이 형성된 제 1 적층 시트(111)와, 소정의 배리스터 물질층(200)이 상면 및 하면에 노출된 제 2 적층 시트(112)와, 타 단면과 접하는 제 2 전극(123)이 형성된 제 3 적층 시트(113)를 마련한다.

제 1 적층 시트(111)의 상면에 제 1 전극(121)을 형성하고, 제 3 적층 시트(113)의 후면에 제 2 전극(123)을 형성한다. 소정의 펀칭기를 이용하여 제 2 적층 시트(112)의 일부를 제거하여 소정의 관통공을 형성한다. 소정의 스크린(300)과 인쇄용 압착기(400)를 이용하여 배리스터 물질(200a)을 인쇄하여 관통공을 배리스터 물질(200a)로 매립한다. 이로써, 제 2 적층 시트(112)의 소정 영역에 관통 배리스터 물질층(200)을 형성한다.

도 25b를 참조하면, 제 1 내지 제 3 적층 시트(111 내지 113)를 순차적으로 적층한다. 이후, 적층물을 압착하고, 소정의 온도에서 소성한다.

도 25c를 참조하면, 제 1 전극(121)과 접속된 제 1 외부 단자 전극(141)을 형성하고, 제 2 전극(123)과 접속된 제 2 외부 단자 전극(143)을 형성한다.

이와 같이, 배리스터 기능을 갖는 물질을 페이스트 형태로 제조하여 관통공을 배립함으로써, 배리스터 특성을 갖는 칩형 써지 어레스터를 구현할 수 있다.

또한, 본 발명의 써지 어레스터는 상술한 실시예들의 써지 어레스터가 다수개 연속적으로 적층되어 형성될 수도 있다. 하기에서이에 관해 설명한다. 후술되는 설명중 제 1 내지 제 10 실시예와 중복되는 설명은 생략한다.

도 26는 본 발명의 제 11 실시예에 따른 칩형 써지 어레스터의 단면도이다.

도 27는 본 발명의 제 11 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도이다.

도 26 및 도 27을 참조하면, 하부 제 1 전극(121)과 하부 제 2 전극(123) 사이에 소정의 하부 방전 관통공간(130)이 형성된 다수의 하부 적층 시트(111, 112, 113)와, 상부 제 1 전극(221)과 상부 제 2 전극(223) 사이에 소정의 하부 방전 관통공간(230)이 형성된 다수의 상부 적층 시트(212, 223)를 포함하되, 적어도 하나의 하부 적층 시트(111, 112, 113)와 적어도 하나의 상부 적층 시트(212, 213)가 적층된어 있다.

제 2 전극(123)이 형성된 제 1 적층 시트(111)와, 소정의 방전 관통공간(130)이 형성된 제 2 적층 시트(112)와, 하부에 제 1 전극(121)이 형성되고 상부에 제 1 전극(221)이 형성된 제 3 적층 시트(113)와, 소정의 방전 관통공간(230)이 형성된 제 4 적층 시트(212)와, 제 2 전극(223)이 형성된 제 5 적층 시트(213)를 포함하되, 제 1 내지 제 5 적층 시트(111, 112, 113, 212, 213)가 순차적으로 적층된다.

이후 상기의 적층물의 제 1 전극(121, 221)들과 접속되는 제 1 외부 단자 전극(141)과, 제 2 전극들(123, 223)과 접속되는 제 2 외부 단자 전극(143)을 더 포함한다. 이를 위해 제 1 전극(121, 221)은 제 1 적층 시트(111)와 제 5 적층 시트(213)의 일단면에서 부터 소정 길이 연장되도록 형성하고, 제 2 전극(123, 223)은 제 3 적층 시트(113) 상하에 형성하되, 타 단면에서 부터 소정 길이 연장되도록 한다.

상술한 구조를 갖는 본 실시예의 써지 어레스터의 제조 방법을 설명한다.

도 27a를 참조하면, 상부에 제 2 전극(123)이 형성된 제 1 적층 시트(111)와, 소정의 방전 관통공간(130)이 형성된 제 2 적층 시트(112)와, 하부에 제 1 전극(121)이 형성되고, 상부에 제 1 전극(221)이 형성된 제 3 적층 시트(113)와, 방전 관통공간(230)이 형성된 제 4 적층 시트(212)와, 하부에 제 2 전극(223)이 형성된 제 5 적층 시트(213)를 마련한다.

도 27b 및 도 27c를 참조하면, 상기 제 1 내지 제 5 적층 시트(111, 112, 113, 212, 213)를 적층 소성한다. 상기 적층물의 일 측면에 제 1 외부 단자 전극(141) 및 제 2 외부 단자 전극(143)을 형성한다. 이를 통해 다수의 써지 어레스터가 적층된 형상의 칩형 써지 어레스터를 제조할 수 있다.

상술한 바와 같이, 본 발명은 소정의 전극과 방전 공간을 포함하는 다수의 시트를 적층하여 써지를 차단할 수 있는 소형화된 칩형태의 써지 어레스터를 제공할 수 있다.

또한, 어레이 정렬된 다수의 써지 어레스터를 단입 칩내에 구현할 수 있다.

또한, 소정의 수동소자를 추가하여 필터등을 포함한 다양한 회로를 구현할 수 있다.

또한, 방전 공간 내에 소정의 배리스터 물질을 충진하여 배리스터 특성을 갖는 칩형 써지 어레스터를 제공할 수 있다.

도 1은 종래의 써지 어레스터를 설명하기 위한 개념 단면도.

도 2는 본 발명의 제 1 실시예에 따른 칩형 써지 어레스터의 단면도.

도 3은 본 발명에 제 1 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도.

도 4a 및 도 4b는 본 발명의 제 2 실시예에 따른 칩형 써지 어레스터의 단면도.

도 5는 본 발명의 제 2 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도.

도 6은 본 발명의 제 3 실시예에 따른 칩형 써지 어레스터의 단면도.

도 7은 본 발명의 제 3 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도.

도 8은 본 발명의 제 3 실시예에 따른 칩형 써지 어레스터의 등가 회로도.

도 9는 본 발명의 제 4 실시예에 따른 칩형 써지 어레스터의 단면도.

도 10은 본 발명의 제 4 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도.

도 11은 본 발명의 제 4 실시예에 따른 칩형 써지 어레스터의 등가 회로도.

도 12는 본 발명의 제 5 실시예에 따른 칩형 써지 어레스터의 단면도.

도 13은 본 발명의 제 5 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도.

도 14는 본 발명의 제 5 실시예에 따른 칩형 써지 어레스터의 등가 회로도.

도 15는 본 발명의 제 6 실시예에 따른 칩형 써지 어레스터의 단면도.

도 16은 본 발명의 제 6 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도.

도 17은 본 발명의 제 7 실시예에 따른 칩형 써지 어레스터의 단면도들.

도 18은 본 발명의 제 7 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도.

도 19는 본 발명의 제 8 실시예에 따른 칩형 써지 어레스터의 단면도.

도 20은 본 발명의 제 8 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도.

도 21은 본 발명의 제 8 실시예에 따른 칩형 써지 어레스터의 등가 회로도.

도 22는 본 발명의 제 9 실시예에 따른 칩형 써지 어레스터의 단면도.

도 23은 본 발명의 제 9 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도.

도 24는 본 발명의 제 10 실시예에 따른 칩형 써지 어레스터의 단면도.

도 25는 본 발명의 제 10 실시예에 따른 칩형 써지 어레스터 및 이의 제조 방법을 설명하기 위한 제조 공정도.

<도면의 주요 부분에 대한 부호의 설명>

10, 11 : 전극판 20 : 빈공간

30, 31 : 리드 단자

111, 112, 113, 212, 213 : 적층 시트

121, 123, 125, 221, 223 : 전극

130, 131, 132 : 방전 관동공간

141, 143, 145, 147 : 외부 단자 전극

150 : 저항체

Claims (19)

1. 제 1 전극이 형성된 제 1 적층 시트;

   상기 제 1 전극의 일부와 중첩된 방전 관통공간을 갖는 제 2 적층시트;

   상기 방전 관통공간과 그 일부가 중첩된 제 2 전극이 형성된 제 3 적층시트;

   상기 제 1 전극과 접속된 제 1 외부 단자 전극; 및

   상기 제 2 전극과 접속된 제 2 외부 단자 전극을 포함하고,

   상기 방전 관통공간이 방전을 돕기 위한 물질 또는 배리스터 물질로 충진된 칩형 써지 어레스터.
2. 제 1 전극이 형성된 제 1 적층 시트;

   상기 제 1 전극의 일부와 중첩된 하부 방전 관통공간이 형성된 하부 시트;

   상부 방전 관통공간이 형성된 상부 시트;

   상기 하부 시트와 상기 상부 시트 사이에 형성되어, 상기 하부 방전 관통공간과 상기 상부 방전 관통공간을 관통하는 제 3 전극;

   상기 상부 방전 관통공간과 그 일부가 중첩된 제 2 전극이 형성된 제 2 적층시트;

   상기 제 1 전극 및 상기 제 2 전극에 접속된 제 1 및 제 2 외부 단자 전극; 및

   상기 제 3 전극과 접속된 제 3 및 제 4 외부 단자 전극을 포함하는 칩형 써지 어레스터.
3. 삭제
4. 제 1 전극이 형성된 제 1 적층 시트;

   상기 제 1 전극의 일부와 중첩된 하부 방전 관통공간이 형성된 하부 시트;

   상기 하부 방전 관통공간과 대응하는 상부 방전 관통공간이 형성된 상부 시트;

   상기 하부 시트와 상기 상부 시트 사이에 위치하며, 하면에 상기 하부 방전 관통공간과 그 일부가 중첩되는 하부 제 3 전극과, 상면에 상기 상부 방전 관통공간과 그 일부가 중첩되는 상부 제 3 전극이 형성된 중간 시트;

   상기 상부 방전 관통공간과 그 일부가 중첩된 제 2 전극이 형성된 제 2 적층시트;

   상기 제 1 전극과 접속된 제 1 외부 단자 전극;

   상기 제 2 전극과 접속된 제 2 외부 단자 전극;

   상기 상부 제 3 전극과 접속된 제 3 외부 단자 전극; 및

   상기 하부 제 3 전극과 접속된 제 4 외부 단자 전극을 포함하는 칩형 써지 어레스터.
5. 청구항 1, 청구항 2 및 청구항 4 중 어느 하나에 있어서,

   상기의 적층 시트가 다수개 적층되어 어레이 배열되거나, 전극 및 상기 방전 관통공간이 적층 시트에 다수개 형성되어 어레이 배열된 칩형 써지 어레스터.
6. 삭제
7. 삭제
8. 청구항 1, 청구항 2 및 청구항 4 중 어느 하나에 있어서,

   상기 적층 시트의 최상부 또는 최하부에 저항체를 포함하는 수동소자가 형성된 칩형 써지 어레스터.
9. 청구항 8에 있어서,

   상기 저항체를 포함하는 수동소자를 보호하는 보호막 또는 보호 시트를 더 포함하는 칩형 써지 어레스터.
10. 청구항 8에 있어서,

    상기 저항체가 제 1 및 제 2 외부 단자 전극에 접속된 칩형 써지 어레스터.
11. 청구항 2 또는 청구항 4에 있어서,

    상기 방전 관통공간이 방전을 돕기 위한 물질 또는 배리스터 물질로 충진된 칩형 써지 어레스터.
12. 청구항 1, 청구항 2 및 청구항 4 중 어느 하나에 있어서,

    상기 적층시트가 LTCC, MLCC 또는 배리스터용 원료물질로 제조된 칩형 써지 어레스터.
13. 제 1 전극이 형성된 제 1 적층 시트와, 방전 관통공간이 형성된 제 2 적층 시트와, 제 2 전극이 형성된 제 3 적층 시트를 포함하는 다수의 적층 시트를 마련하는 단계;

    상기 방전 관통공간을 방전을 돕기 위한 물질 또는 배리스터 물질로 매립하는 단계;

    상기 방전 관통공간 상하에 상기 제 1 및 제 2 전극이 위치 되도록 상기 다수의 적층시트를 적층하는 단계;

    상기 적층물을 소성하는 단계; 및

    상기 제 1 전극 및 제 2 전극과 각각 접속하는 외부 단자 전극을 형성하는 단계를 포함하는 칩형 써지 어레스터의 제조하는 방법.
14. 삭제
15. 제 1 전극이 형성된 제 1 적층 시트와, 제 2 전극이 형성된 제 3 적층 시트와, 하부 시트, 중간 시트 및 상부 시트를 포함하는 다수의 적층 시트를 마련하는 단계;

    상기 하부 시트 및 상기 상부 시트의 일부를 제거하여 각기 하부 방전 관통공간 및 상부 방전 관통공간을 형성하는 단계;

    상기 중간 시트의 후면 및 상면에 각기 하부 제 3 전극 및 상부 제 3 전극을 인쇄하는 단계;

    상기 하부 방전 관통공간 상에 상기 제 1 전극이 위치하고, 상기 상부 방전 관통공간 하부에 상기 제 2 전극이 위치되도록 상기 다수의 적층시트를 적층하는 단계;

    상기 적층물을 소성하는 단계; 및

    상기 제 1 전극, 제 2 전극, 하부 제 3 전극 및 상부 제 3 전극과 각각 접속하는 외부 단자 전극을 형성하는 단계를 포함하는 칩형 써지 어레스터의 제조하는 방법.
16. 삭제
17. 청구항 15에 있어서,

    상기 상부 및 하부 방전 관통공간을 방전을 돕기 위한 물질 또는 배리스터 물질로 매립하는 단계를 더 포함하는 칩형 써지 어레스터의 제조 방법.
18. 청구항 13 또는 청구항 15에 있어서,

    상기 다수의 적층 시트로 저항체를 포함하는 수동소자가 형성된 적층 시트를 더 포함하는 칩형 써지 어레스터의 제조 방법.
19. 청구항 13 또는 청구항 15에 있어서,

    상기 적층물을 소성한 후, 적층물의 상부면 혹은 하부면에 저항체를 포함하는 수동소자를 형성하는 단계를 더 포함하는 칩형 써지 어레스터의 제조 방법.