KR20170131709A - 터치 패널에서 사용하기 위한 투명 보디를 제조하는 방법 및 시스템 - Google Patents

터치 패널에서 사용하기 위한 투명 보디를 제조하는 방법 및 시스템 Download PDF

Info

Publication number
KR20170131709A
KR20170131709A KR1020177033535A KR20177033535A KR20170131709A KR 20170131709 A KR20170131709 A KR 20170131709A KR 1020177033535 A KR1020177033535 A KR 1020177033535A KR 20177033535 A KR20177033535 A KR 20177033535A KR 20170131709 A KR20170131709 A KR 20170131709A
Authority
KR
South Korea
Prior art keywords
silicon
dielectric film
transparent
layer
containing dielectric
Prior art date
Application number
KR1020177033535A
Other languages
English (en)
Inventor
한스-게오르그 로츠
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20170131709A publication Critical patent/KR20170131709A/ko

Links

Images

Classifications

    • G02B1/105—
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/10—Glass or silica
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/0641—Nitrides
    • C23C14/0652—Silicon nitride
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C23C14/086—Oxides of zinc, germanium, cadmium, indium, tin, thallium or bismuth
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3464—Sputtering using more than one target
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/56—Apparatus specially adapted for continuous coating; Arrangements for maintaining the vacuum, e.g. vacuum locks
    • C23C14/562—Apparatus specially adapted for continuous coating; Arrangements for maintaining the vacuum, e.g. vacuum locks for coating elongated substrates
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B1/00—Optical elements characterised by the material of which they are made; Optical coatings for optical elements
    • G02B1/10—Optical coatings produced by application to, or surface treatment of, optical elements
    • G02B1/16—Optical coatings produced by application to, or surface treatment of, optical elements having an anti-static effect, e.g. electrically conducting coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/34—Gas-filled discharge tubes operating with cathodic sputtering
    • H01J37/3411—Constructional aspects of the reactor
    • H01J37/3414—Targets
    • H01J37/3426—Material
    • H01J37/3429—Plural materials
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04103—Manufacturing, i.e. details related to manufacturing processes specially suited for touch sensitive devices

Abstract

터치 패널에서 사용하기 위한 투명 보디를 제조하는 프로세스가 제공된다. 그 프로세스는 제1 실리콘-함유 유전체막, 제2 실리콘-함유 유전체막, 및 제3 실리콘-함유 유전체막을 갖는 제1 투명층 스택을 기판 상부에 증착하는 단계를 포함한다. 제1 실리콘-함유 유전체막 및 제3 실리콘-함유 유전체막은 저 굴절율을 가지며, 제2 실리콘-함유 유전체막은 고 굴절율을 갖는다. 그 프로세스는 제1 투명층 스택 및 투명 도전막이 이 순서로 기판 상부에 배치되도록 하는 방식으로 투명 도전막을 증착하는 단계를 더 포함한다. 제1 실리콘-함유 유전체막, 제2 실리콘-함유 유전체막, 제3 실리콘-함유 유전체막, 또는 투명 도전막 중 적어도 하나는 타깃으로부터의 스퍼터링에 의해 증착된다. 이에 추가로, 터치 패널에서 사용하기 위한 투명 보디를 제조하는 증착 장치(300) 및 터치 패널에서 사용하기 위한 투명 보디가 제공된다.

Description

터치 패널에서 사용하기 위한 투명 보디를 제조하는 방법 및 시스템{METHOD AND SYSTEM FOR MANUFACTURING A TRANSPARENT BODY FOR USE IN A TOUCH PANEL}
본 개시물의 실시예들은 터치 패널에서 사용하기 위한 투명 보디를 제조하는 프로세스들 및 시스템들, 그리고 이들 프로세스들에 따라 제조된 투명 보디에 관한 것이다.
터치 패널들은, 디스플레이 영역 내에서의 터치를 검출하고 위치결정(locate)할 수 있는 특정 클래스의 전자 시각적 디스플레이들이다. 일반적으로, 터치 패널들은, 스크린 상부에 배치되고 터치를 감지하도록 구성된 투명 보디를 포함한다. 그러한 보디는 실질적으로 투명하여, 스크린에 의해 방출된 가시 스펙트럼에서의 광이 그 보디를 통하여 투과될 수 있다. 적어도 일부의 공지된 터치 패널들은, 기판 상에 이 순서로 형성된 배리어 및 투명 도체에 의해 구성된 투명 보디를 포함한다. 그러한 패널의 디스플레이 영역 상의 터치는 일반적으로, 투명 보디의 영역에서의 캐패시턴스의 측정가능한 변화를 발생시킨다. 캐패시턴스의 변화는 상이한 기술들을 이용하여 측정될 수 있어서, 터치의 위치가 결정될 수 있다.
터치 패널과 함께 사용하기 위한 투명 보디는 몇몇 특정 요건들의 지배를 받는다. 특히, 하나의 핵심 요건은, 투명 보디가 스크린 상의 다수의 접촉들 및 가혹한 조건들을 견디기에 충분히 안정적이어서 터치 스크린의 신뢰도가 시간에 걸쳐 손상되지 않는다는 것이다. 하지만, 강인한 것으로 고려되는 터치 스크린들에 포함된 적어도 일부의 공지된 투명 보디들은, 예를 들어, 투명 보디를 형성한 층들의 두께, 조성, 및 구조로 인해 그 투명 보디를 통한 광의 적절한 투과를 방해한다. 더욱이, 그러한 안정적인 투명 보디를 고 품질로, 예를 들어 균일하고 결함없는 배리어를 갖도록 제조하는 것은 난제이다.
따라서, 보디가 가시 스펙트럼에서 광의 적절한 투과를 손상시키지 않고 기판 상부에 안정적으로 형성되도록 하는 방식으로 터치 패널에서 사용하기 위한 고품질의 투명 보디를 형성하는 프로세스 및 장치가 바람직하다.
또한, 터치 패널 어플리케이션들을 위한 공통적인 제조 프로세스는 스퍼터링 프로세스일 수 있는데, 스퍼터링 프로세스에서는 터치 패널 코팅이 롤-투-롤 스퍼터 웹 코터(roll-to-roll sputter web coater)를 사용하여 플라스틱 막 상에 증착(deposition)된다. 시장에는 여러 타입들의 터치 패널 코팅들이 존재한다. 통상적으로, 한 터치 패널 프로세스에서 다음 프로세스로 변경할 때, 스퍼터 타깃(들) 또는 캐소드(들)의 변경이 행해진다. 이에 의해, 기계가 통기(vent)되고 개방(open)된다. 스퍼터 타깃(들)은 제거되고 상이한 타깃 재료에 의해 대체된다. 이 절차는 시간 소모적이고 고장들(예컨대, 누수)을 생성할 수 있다. 따라서, 터치 패널 제조 시스템의 오퍼레이터를 위한 소유 비용(cost of ownership)을 개선하고, 부가적인 가치를 제공하고자 하는 추가적인 요구가 존재한다.
일 실시예에 따르면, 터치 패널에서 사용하기 위한 투명 보디를 제조하는 프로세스가 제공된다. 그 프로세스는 제1 실리콘-함유 유전체막, 제2 실리콘-함유 유전체막, 및 제3 실리콘-함유 유전체막을 갖는 제1 투명층 스택을 기판 상부에 증착하는 단계를 포함한다. 제1 실리콘-함유 유전체막 및 제3 실리콘-함유 유전체막은 저 굴절율을 가지며, 제2 실리콘-함유 유전체막은 고 굴절율을 갖는다. 이 프로세스는 제1 투명층 스택 및 투명 도전막이 이 순서로 기판 상부에 배치되도록 하는 방식으로 투명 도전막을 증착하는 단계를 더 포함한다. 제1 실리콘-함유 유전체막, 제2 실리콘-함유 유전체막, 제3 실리콘-함유 유전체막, 또는 투명 도전막 중 적어도 하나는 타깃으로부터의 스퍼터링에 의해 증착된다.
상기 프로세스는, 투명 도전막을 패터닝하는 단계를 더 포함할 수 있다.
상기 프로세스에서, 제1 실리콘-함유 유전체막 및 제3 실리콘-함유 유전체막은 1.5보다 낮은 굴절율을 갖고 제2 실리콘-함유 유전체막은 적어도 1.8의 굴절율을 가질 수 있다.
상기 프로세스에서, 제2 실리콘-함유 유전체막은 실리콘 질화물을 포함할 수 있다.
상기 프로세스에서, 제1 실리콘-함유 유전체막 및 제3 실리콘-함유 유전체막은 실리콘 산화물을 포함할 수 있다.
상기 프로세스는 제1 투명층 스택(12)을 증착하는 단계 후에 및 투명 도전막(20)을 증착하는 단계 후에, 기술적 진공(technical vacuum)이 유지되고, 그리고 그후에 상기 프로세스는 적어도 제2 투명층 스택의 제조로 전환하는 단계를 더 포함하며, 상기 프로세스는: 기판(14) 상부에 제2 투명층 스택을 증착하는 단계 ― 제2 투명층 스택은 적어도 추가의 제1 실리콘-함유 유전체막을 포함함 ― ; 및 제1 투명층 스택 및 투명 도전막이 이 순서로 상기 기판(14) 상부에 배치되도록 하는 방식으로 제2 투명 도전막을 증착하는 단계를 포함하고, 추가의 제1 실리콘-함유 유전체막 및 투명 도전막 중 적어도 하나는 타깃으로부터의 스퍼터링에 의해 증착될 수 있다.
상기 프로세스는, 투명 보디를 제조하는 프로세스일 수 있다.
상기 프로세스에서, 제2 투명층 스택은, SiO2-함유 층으로 이루어진 스택; SiO2-함유 층, Si3N4-함유 층, 및 SiO2-함유 층으로 이루어진 스택; 및 Si3N4-함유 층 및 SiO2-함유 층으로 이루어진 스택으로 이루어진 그룹으로부터 선택될 수 있다.
상기 프로세스에서, 상기 실리콘-함유 유전체막들은, 통상적으로 회전가능한 타깃으로부터의 MF 스퍼터링에 의해 스퍼터링되고, 상기 투명 도전막들은 통상적으로 회전가능한 타깃으로부터의 DC 스퍼터링에 의해 스퍼터링될 수 있다.
다른 실시예에 따르면, 터치 패널에서 사용하기 위한 투명 보디를 제조하는 증착 장치가 제공된다. 그 장치는, 제1 투명층 스택을 기판 상부에 증착하도록 구성된 제1 증착 어셈블리 ― 제1 투명층 스택은 제1 실리콘-함유 유전체막, 제2 실리콘-함유 유전체막, 및 제3 실리콘-함유 유전체막을 포함하고, 제1 실리콘-함유 유전체막 및 제3 실리콘-함유 유전체막은 저 굴절율을 가지며 제2 실리콘-함유 유전체막은 고 굴절율을 가짐 ― ; 및 투명 도전막을 증착하도록 구성된 제2 증착 어셈블리를 포함한다. 제1 증착 어셈블리 및 제2 증착 어셈블리는 제1 투명층 스택 및 투명 도전막이 이 순서로 기판 상부에 배치되도록 배열된다. 제1 증착 어셈블리 또는 제2 증착 어셈블리 중 적어도 하나는 타깃, 예컨대 회전가능한 타깃에 동작가능하게 커플링된 스퍼터링 시스템을 포함한다. 그 스퍼터링 시스템은 제1 실리콘-함유 유전체막, 제2 실리콘-함유 유전체막, 제3 실리콘-함유 유전체막, 또는 투명 도전막 중 적어도 하나를 타깃에 의한 스퍼터링에 의해 증착하도록 구성된다.
상기 증착 장치에서, 제1 증착 어셈블리는, 제1 실리콘-함유 유전체막, 제2 실리콘-함유 유전체막, 및 제3 실리콘-함유 유전체막을 이 순서로 기판 상부에 증착하도록 구성될 수 있다.
상기 증착 장치에서, 제1 증착 어셈블리 및 제2 증착 어셈블리는 제1 투명층 스택 및 투명 도전막을, 통상적으로 회전가능한 타깃으로부터의 마그네트론 스퍼터링에 의한 마그네트론 스퍼터링에 의해 증착하도록 구성될 수 있다.
상기 증착 장치는, 투명 도전막 또는 제1 층 스택 중 적어도 하나의 부분을 형성하는 막들 중 적어도 하나의 광학 특성들을 증착 동안에 측정하도록 구성된 측정 시스템을 더 포함할 수 있다.
상기 증착 장치에서, 제1 증착 어셈블리는 반응성 스퍼터링에 의해 상기 유전체막들을 증착하도록 구성될 수 있다.
상기 증착 장치에서, 제1 증착 어셈블리 및 제2 증착 어셈블리는 복수의 회전가능한 타깃들을 포함하고, 상기 복수의 회전가능한 타깃들은 제1 실리콘-함유 유전체막, 제2 실리콘-함유 유전체막, 제3 실리콘-함유 유전체막, 및 투명 도전막이 회전가능한 타깃들로부터의 스퍼터링에 의해 증착될 수 있도록 하는 방식으로 구성될 수 있다.
상기 증착 장치에서, 제1 증착 어셈블리는 적어도 4 개의 중간 주파수 실리콘-함유 캐소드들, 통상적으로 적어도 5 개의 중간 주파수 실리콘-함유 캐소드들을 포함하고, 상기 제2 증착 어셈블리(104)는 ITO의 스퍼터링을 위한 적어도 하나의 직류 캐소드를 포함할 수 있다.
놀랍게도, 터치 패널에서 사용하기 위한 적어도 일부의 공지된 투명 보디들에 비교하여 부가적인 유전체막들을 갖고 굴절율들의 특성 조합을 가지며 그 막들 중 적어도 하나가 타깃에 의한 스퍼터링에 의해 증착되는 본 개시물의 실시예들에 따라 증착된 유전체막들의 조합은, 광의 적절한 투과를 산출할 뿐아니라 시간에 걸친 안정적인 성능을 산출하는 고 품질의 투명 보디의 제조를 가능하게 한다. 추가로, 실리콘-함유 유전체막들을 위해 제공되는 실리콘-함유 스퍼터링 타깃들의 조합은, 3개의 실리콘-함유 유전체 층들을 포함하는 스택들, 2개의 실리콘-함유 유전체 층들을 포함하는 스택들, 또는 1개의 실리콘-함유 층을 포함하는 스택들의 상이한 타입들을 포함하는, 다양한 층 스택들을 가능하게 한다. 따라서, 터치 패널 전구체(precursor)들을 위한 웹 코터의 오퍼레이터는 상이한 타입들의 터치 패널들 사이에서 전환할 수 있다. 이는 예를 들어, 가요성 기판들(웹들)의 상이한 롤들 사이에서 또는 심지어 가요성 기판의 하나의 롤의 상이한 부분들에 대해 행해질 수 있다. 따라서, 상이한 프로세스들 사이의 변경을 위한 시간이 감소되고, 그리고 이에 의해, 소유 비용 및/또는 소유에 대한 부가적인 가치(예컨대, 유연성)가 제공될 수 있다.
본 발명의 추가적인 양태들, 이점들 및 특징들은 종속항들, 설명, 및 첨부의 도면들로부터 명백하다.
실시예들은 또한, 개시된 프로세스들을 실행하고 설명된 프로세스 단계들을 수행하는 장치 부분들을 포함하는 장치들에 관한 것이다. 더욱이, 실시예들은 또한 설명된 장치가 동작하거나 설명된 장치가 그에 의해 제조되는 방법들에 관한 것이다. 그 방법들은 장치의 기능들을 실행하거나 장치의 부분들을 제조하는 방법 단계들을 포함할 수 있다. 방법 단계들은 하드웨어 컴포넌트들, 펌웨어, 소프트웨어, 적절한 소프트웨어에 의하거나 이들의 임의의 조합에 의하거나 또는 임의의 다른 방식으로 프로그래밍된 컴퓨터에 의해 수행될 수 있다.
완전하고 가능한 개시가, 그 최상의 모드를 포함하여, 첨부의 도면들에 대한 참조를 포함한 본 명세서의 나머지 부분에서 당업자에게 더 상세히 설명된다.
도 1은 본 명세서에서의 실시예들에 따른 터치 패널에서 사용하기 위한 예시적인 투명 보디의 개략도이다.
도 2는 본 명세서에서의 실시예들에 따른 터치 패널에서 사용하기 위한 투명 보디를 제조하는 예시적인 증착 장치의 개략도이다.
도 3은 본 명세서에서의 실시예들에 따른 터치 패널에서 사용하기 위한 투명 보디를 제조하는 또 다른 예시적인 증착 장치의 개략도이다.
도 4는 터치 패널에서 사용하기 위한 공지의 투명 보디의 반사율을 나타낸 그래프이다.
도 5는 본 명세서에서의 실시예들에 따른 터치 패널에서 사용하기 위한 예시적인 투명 보디의 반사율을 나타낸 그래프이다.
도 6은 도 4 및 도 5에 도시된 반사율을 직접 비교하는 그래프이다.
도 7은 도 4의 공지의 투명 보디의 구조를 갖는 투명 보디와, 도 5의 예시적인 투명 보디의 구조를 갖는 투명 보디의 b* 값들을 나타낸 그래프들을 도시한다.
도 8은 도 5의 예시적인 투명 보디의 구조를 갖는 투명 보디의 b* 값들을 나타낸 그래프를 도시한다.
도 9는 본 명세서에서의 실시예들에 따라 제조된 투명 보디의 안정적인 성능을 입증하는 상이한 그래프들을 도시한다.
도 10은 적합한 터치 패널에서 사용하기 위한 투명 보디를 제조하는 예시적인 프로세스를 나타낸 플로우 차트이다; 그리고,
도 11은 본 명세서에서의 실시예들에 따른 터치 패널에서 사용하기 위한 투명 보디를 제조하기 위한 다른 예시적인 증착 장치의 개략도이다.
이제, 다양한 실시예들에 대한 참조가 상세히 이루어질 것이며, 그 다양한 실시예들 중 하나 또는 그 초과의 예들이 도면들에 도시된다. 각각의 예는 설명으로서 제공되며, 본 발명의 한정으로서 의도되지 않는다. 일 실시예의 엘리먼트들은 추가의 기재없이 다른 실시예들에서 유리하게 활용될 수도 있는 것으로 생각된다.
본 명세서에서 설명된 실시예들은 터치 패널에서 사용하기 위한 투명 보디를 제조하는 프로세스를 포함한다. 특히, 본 개시물의 실시예들은 터치 패널에서 배리어를 구성하도록 구성된 제1 투명 스택 및 터치 패널에서 투명 도체를 구성하도록 구성된 투명 도전막을 포함하는 투명 보디를 포함한다. 이에 의해, 본 명세서에서의 실시예들에 따른 투명 보디는 터치 패널에서 구현될 때 터치 감지를 가능하게 한다.
본 명세서에서의 실시예들에 따르면, 도 1에 도시된 바와 같이, 제1 투명층 스택(12)이 기판(14) 상부에 증착된다. 본 명세서에서 사용되는 바와 같은 용어 "기판"은 비가요성 기판들, 예를 들어, 웨이퍼 또는 유리판, 및 웹 또는 호일과 같은 가요성 기판들 양자를 포괄할 것이다. 본 명세서에서 사용되는 바와 같은 용어 "투명한"은 특히, 상대적으로 낮은 스캐터링으로 광을 투과시키는 구조의 능력(capability)을 포함하게 될 것이며, 그에 따라 예를 들면, 이 구조를 통해 투과된 광이 실질적으로 선명한 방식으로 보여질 수 있다. 가요성 기판의 경우, 기판(14)은 그 기판 상에 형성된 하드코트(24)를 가지는 것이 통상적이다.
통상의 실시예들에 따르면, 층 스택은 적층되어(one atop another) (예컨대, 증착에 의해) 형성된 다수의 막들에 의해 구성된다. 특히, 본 명세서에서의 실시예들은 복수의 유전체막들, 즉, 실질적으로 전기를 전도하지 않는 막들에 의해 구성될 수 있는 제1 투명층 스택을 증착하는 단계를 포함한다. 특히, 제1 투명층 스택(12)은, 도 1에 예시적으로 도시된 바와 같이, 제1 실리콘-함유 유전체막(16), 제2 실리콘-함유 유전체막(18), 및 제3 실리콘-함유 유전체막(20)을 포함할 수 있다. 이에 의해, 제1 투명층 스택은 터치 패널에서 사용하기 위한 배리어를 구성할 수 있다. 통상의 실시예들에 따르면, 제1 실리콘-함유 유전체막(16), 제2 실리콘-함유 유전체막(18), 및 제3 실리콘-함유 유전체막(20)은 이 순서로 서로 적층되어(one atop each other) 증착된다.
또한 추가의 통상의 실시예들에 따르면, 제1 실리콘-함유 유전체막(16)은 적어도 90 중량%의 SiO₂를 갖는 SiO₂ 층일 수 있고, 제2 실리콘-함유 유전체막(18)은 적어도 70 중량%, 통상적으로 적어도 90 중량%의 Si3N4를 갖는 Si3N4일 수 있고, 그리고 제3 실리콘-함유 유전체막(20)은 적어도 90 중량%의 SiO₂를 갖는 SiO₂ 층일 수 있다. 이에 의해, 하기에서 설명되는 바와 같이, 고 투명도를 위한 층 구조 또는 개선된 투과 특성들을 갖는 층 구조가 제공될 수 있다.
이에 의해, 적어도 3개의 실리콘 스퍼터 타깃 어셈블리들, 통상적으로 MF 트윈 타깃들이 사용된다. 프로세싱 가스들에 의해, 예컨대, 아르곤- 및 산소-함유 가스 혼합물을 사용함으로써 또는 아르곤- 및 질소-함유 가스 혼합물을 사용함으로써, 상이한 층들 및 상이한 층 특성들이 생성된다. 따라서, 상이한 프로세싱 가스들 및/또는 증착 파라미터들을 이용함으로써, 통상적으로 분무된 실리콘 타깃들을 갖는 3개의 실리콘 타깃 어셈블리들이 2개의 상이한 3-층 스택들을 사용하기 위해 사용될 수 있다.
프로세스에서 또한 추가의 선택적인 변경들에 따르면, 제1 실리콘-함유 유전체막만이 적어도 90 중량%의 SiO₂를 갖는 SiO₂ 층으로서 증착될 수 있거나 또는 제1 실리콘-함유 유전체막이 적어도 70 중량%, 통상적으로 적어도 90 중량%의 Si3N4를 갖는 Si3N4 층으로서 증착될 수 있고, 제2 실리콘-함유 유전체막이 적어도 90 중량%의 SiO₂를 갖는 SiO₂ 층으로서 증착될 수 있다. 위에서 설명된 바와 같이, 터치 패널들을 위한 투명층 스택들의 적어도 4개의 상이한 타입들이 설명된 타깃 어셈블리들을 이용하여 제조될 수 있다. 또한, 방법들은 제1 타입의 투명층 스택의 증착 및 추가의 타입들, 예컨대, 타입들 2, 3, 또는 4 중 하나 또는 그 초과의 투명층 스택의 후속적인 증착을 포함할 수 있다. 상이한 투명층 스택들 사이의 전환은, 동일한 Si 타깃 어셈블리들을 스퍼터링하면서, 그리고 프로세싱 가스들, 층 두께들(예컨대, 하기의 도 11에 대한 설명 참조) 및 프로세스 파라미터들의 변경들에 기반하여 행해질 수 있다. 따라서, 상이한 터치 패널 제품들 사이의 변경을 위해 적은 노력을 갖는 유니버셜 터치 패널 스퍼터 코터가 제공될 수 있다.
위에서 설명된 전환 능력은 제1 타입의 투명층 스택과 추가의 상이한 타입의 투명층 스택의 제조 사이에 기술적 진공(technical vacuum)을 유지하는 것으로 설명될 수 있다. 이는 타깃들, 즉 스퍼터링 캐소드들을 교환하기 위해 증착 장치가 개방될 필요가 없다는 사실에 기인한다. 진공을 유지하는 것은 시스템의 통기 및 펌핑 다운(pumping down)이 또한 시간 소모적이라는 의미에서 또한 유익하다. 그러나, 진공의 유지는 주로 타깃 또는 캐소드를 교환하지 않는 것으로서 이해될 것이다.
3-층 투명층 스택이 증착되는 본 명세서에서 설명된 실시예들에 따르면, 제1 실리콘-함유 유전체막 및 제3 실리콘-함유 유전체막은 저 굴절율을 가지며 제2 실리콘-함유 유전체막은 고 굴절율을 갖는다.
더 상세하게, 본 명세서에서의 실시예들에 따르면, 예컨대 SiO₂로 이루어진 제1 실리콘-함유 유전체막 및 제3 실리콘-함유 유전체막은, 예컨대 Si3N4로 이루어진 제2 실리콘-함유 유전체막보다 더 낮은 굴절율을 가진다. 본 명세서에서의 실시예들에 따라 제조된 투명 보디의 제1 투명층 스택, 예컨대 3-층-타입 스택은, 터치 패널에서 사용하기 위한 적어도 일부의 공지된 투명 보디들에 비교하여 부가적인 유전체막들 및 상이한 굴절율들을 갖는 막들의 특성 조합의 관점에서, 투명 보디를 통한 광의 적절한 투과를 가능하게 하는 배리어를 제공한다.
본 명세서에서 사용되는 바와 같이, 저 굴절율은 특정한 투명 보디로 하여금 그 특정 어플리케이션에 적절한 방식으로 광을 투과할 수 있게 하기에 충분히 낮은 굴절율이다. 본 명세서에서 사용되는 바와 같이, 고 굴절율은 특정한 투명 보디로 하여금 그 특정 어플리케이션에 적합한 방식으로 광을 투과할 수 있게 하기에 충분히 높은 굴절율이다. 특정 실시예들에 따르면, 저 굴절율은 1.50보다 낮은 굴절율이다. 특정 실시예들에 따르면, 고 굴절율은 적어도 1.80의 굴절율이다. 일반적으로, 제1 투명층 스택의 유전체막들의 굴절율들은, 본 개시물의 실시예들에 따른 투명 보디를 통해 광이 투과되도록 하는 방식으로 선택된다. 예를 들어, 제1 유전체막 및 제3 유전체막은 1.50 미만, 또는 더 상세하게는 1.47, 또는 보다 더 상세하게는 1.45의 굴절율을 가질 수 있으며, 제2 유전체막들은 적어도 1.80, 또는 더 상세하게는 2.10, 또는 보다 더 상세하게는 2.40의 굴절율을 가질 수 있다. 본 개시물에 열거된 굴절율의 값들은 515 nm의 파장에서 녹색광의 굴절을 지칭한다.
본 명세서에서 설명된 실시예들에 따르면, 투명 보디(10)는, 인듐 주석 산화물(ITO), 특히, 결정질 ITO 또는 400 오옴/스퀘어의 시트 저항을 갖는 ITO와 같지만 이에 한정되지는 않는 투명 도전막(22)을 포함한다. 본 명세서에서 설명된 다른 실시예들과 조합될 수 있는 상이한 실시예들에 따르면, 통상적으로, 결정질 ITO에 대해 97% In2O3 및 3% SnO2 조성을 갖는 ITO 및/또는 비-결정질 ITO에 대해 90% In2O3 및 10% SnO2 조성을 갖는 ITO가 사용될 수 있다. 특히, ITO 증착이 통상적으로 DC 스퍼터링 증착이므로, 두개의 타깃들(예컨대, 두개의 회전가능한 타깃들)을 갖는 타깃 어셈블리는 결정질 ITO를 위한 ITO 타깃 및 비-결정질 ITO를 위한 ITO 타깃을 구비할 수 있다. 이는 증착 장치의 유연성을 더 개선하며 고객은 그때 그때(on the fly) 투명 도전성 산화물 막의 타입을 변경할 수 있다. 즉, 이 구성은 캐소드들 중 어느 하나를 사용함으로써 비-결정질 ITO와 결정질 ITO 사이의 추가의 전환을 가능하게 한다.
통상의 실시예들에 따르면, 도 1에 예시적으로 도시된 바와 같이, 제1 투명층 스택(12) 및 투명 도전막(22)이 투명 보디를 형성하기 위해 이 순서로 기판(14) 상부에 배치되도록 하는 방식으로 증착이 수행된다. 즉, 제1 투명층 스택은 그 위에 도전막이 형성된 상태로 기판 상부에 형성될 수 있다.
도 1은 (예컨대, 패터닝에 의해) 구조화된 투명 도전막(22)을 도시한다. 본 명세서에서의 실시예들은 또한 비구조화된 (예컨대, 비-패터닝된 또는 실질적으로 균일한 막) 투명 도전막(22)을 포함함을 유의해야 한다. 통상의 실시예들에 있어서, 투명층 스택의 구조로 인해, 도전막이 보디를 통한 광의 최적의 투과를 침해하지 않는 것이 가능하게 된다. 특히, 본 명세서에서의 실시예들에 따른 투명층 스택은 도전막, 심지어 구조화된 도전막이 이하 더 논의되는 바와 같이, 반사율 컬러의 중립성에 영향을 주지 않는 것을 가능하게 한다.
통상의 실시예들에 따르면, 하나 또는 그 초과의 회전가능한 타깃들의 스퍼터링에 의해 증착이 수행된다. 더 상세하게, 본 명세서에서의 실시예들에 따르면, 위에서 언급된 막들 중 적어도 하나는 회전가능한 타깃으로부터의 스퍼터링에 의해 증착되어, 고 품질을 가지며 안정적인 투명 보디의 형성이 가능하게 된다. 예를 들어, 본 명세서에서의 실시예들에 따르면, 더 높은 균일도를 갖고 결함들 및 오염 입자들의 낮은 밀도를 갖는 막이 증착될 수도 있다. 이에 의해, 광의 적절한 투과를 산출할 뿐 아니라 시간에 걸친 안정적인 성능도 산출하는 고 품질의 투명 보디의 제조가 가능하게 된다. 더욱이, 하나 또는 그 초과의 회전가능한 타깃들의 스퍼터링을 포함하는 제조 프로세스는 또한, 다른 증착 방법들과 비교할 때 더 높은 제조 레이트 및 더 낮은 수의 오염 입자들의 생성을 가능하게 할 수도 있다.
이에 의해, 통상의 실시예들에 따르면, 실리콘 타깃, 예컨대 분무된 실리콘 타깃으로부터의 스퍼터링은, 중간 주파수 스퍼터링인 MF 스퍼터링에 의해 행해진다. 본 명세서에서의 실시예들에 따르면, 중간 주파수는 5 kHz 내지 100 kHz, 예를 들어 10 kHz 내지 50 kHz의 범위 내의 주파수이다. 투명 도전성 산화물 막을 위한 타깃으로부터의 스퍼터링은 통상적으로 DC 스퍼터링으로서 행해진다.
다른 "비-가시적" 터치 패널 투명층 스택들과 비교하여, 실리콘-함유 층들의 사용의 다른 이점은 고 지수(high index) 재료 니오븀 산화물(Nb2O5)의 타깃 가격과 비교하여 분무된 Si의 타깃 가격이 감소된다는 것이다. 또한, 위에서 설명된 회전가능한 타깃들의 사용은 타깃 수명을 증가시키고, 평면 타깃들을 갖는 배열과 비교하여 더 적은 타깃 교환 시간을 필요로 한다. 또한, 평면 캐소드와 비교하여 회전가능한 캐소드로부터의 입자 생성이 더 적으므로, 코팅의 품질이 개선된다. 따라서, 적어도 3개의 분무된 실리콘 회전가능한 타깃 어셈블리들을 갖는 것은, 3-층 스택들, 2-층 스택들 및 1-층 스택들을 포함하는 터치 패널 어플리케이션들을 위한 투명층 스택의 선택에 있어서 완전한 유연성을 허용하고, 소유 비용을 개선한다.
특정 실시예들에 따르면, 투명 보디(10)의 제조는 투명 도전막(22)의 패터닝을 더 포함한다. 이에 의해, 투영 용량성 터치(projected capacitive touch)를 구현하는 터치 패널을 위한 투명 보디의 형성이 가능하게 된다.
하지만, 패터닝된 투명 도전막(22)은 터치 패널에서 사용하기 위한 투명 보디를 통한 광의 적절한 투과를 더 손상시킬 수 있다. 예를 들어, 터치 패널에서 사용하기 위한 적어도 일부의 공지된 투명 보디들은 2개의 층들: (배리어를 형성하는) SiO₂ 층 및 (투명 도체, 즉 전기 전도성 코팅(electro-conductive coating)을 형성하는) 투명 ITO 층으로 코팅된다. 일부 경우들에서, 투명 ITO 층은 에칭에 의해 부분적으로 제거된다. 이에 의해, 광학 특성들, 특히, 반사율 및 투과율은, 변경되지 않은 증착된 ITO 층을 갖는 투명 보디와 비교하여, 변경된다. 특히, SiO₂/ITO 층의 반사율/투과율은 SiO₂ 층의 반사율/투과율과는 상이하다. 결과적인 콘트라스트/컬러 차이(예컨대, 1976년에 국제조명위원회(CIE)에 의해 정의된 바와 같은 b* 값)는 가시적일 수 있고 사용자를 성가시게 할 수 있다. 이 효과는 도 4에서 예시된다.
도 4는 터치 패널에서 사용하기 위한 공지된 투명 보디(416)의 반사율을 나타낸 그래프(418)를 0% 내지 약 50%의 반사율 범위 내로 도시한다. 공지된 투명 보디(416)는 PET 기판(404), PET 기판(404) 상에 형성된 하드코트(406), 하드코트(406) 상에 형성된 실리콘 산화물 막(408), 및 실리콘 산화물 막(408) 상에 형성된 패터닝된 ITO막(410)을 포함한다. ITO막(410)은 15 nm의 통상의 두께, 및 400 오옴/스퀘어 시트 저항을 가질 수 있다. 실리콘 산화물 막(408)은 15 nm의 통상의 두께를 가질 수도 있다. 도 4에는, 실리콘 산화물 막(408)에 대한 반사광(reflected light)(412) 및 패터닝된 ITO막(410)에 대한 반사광(414)이 더 도시되어 있다. 그래프(418)는 하드코팅된 PET막 상의 패터닝된 ITO 및 실리콘 산화물의 계산된 반사율을 도시한다. 특히, 그래프(418)는 (실리콘 산화물 막(408)에 대한 반사광(412)에 대응하는) 실리콘 산화물에 대한 반사율(400) 및 (패터닝된 ITO막(410)에 대한 반사광(414)에 대응하는) 실리콘 산화물 및 ITO에 대한 반사율(402)을 포함한다.
그래프(418)로부터, 패터닝된 ITO막(410)에 대한 반사광(414)에 대한 반사율의 660 nm로부터 400 nm로의 증가가 존재함을 이해할 수 있고, 이는 실리콘 산화물 막(408)에 대한 반사광(412)의 실질적으로 중립적인 (즉, 일정한) 반사율에 비교하여 약간 "청색" 반사를 생성한다. 반사의 증가는 패터닝된 ITO막(410)의 투과율의 감소에 대응하여, ITO 패터닝된 영역들이 약간 황색 외형을 획득한다. 이에 반하여, 실리콘 산화물 막(408)의 반사율/투과율 컬러는 실질적으로 중립적이다. 즉, 패터닝된 도전층은 "가시적"이게 된다. 하지만, 패터닝된 ITO막(410)과 실리콘 산화물 막(408) 간의 반사율/투과율의 이러한 차이를 최소화하는 것이 바람직할 것이다. 환언하면, 투명 보디의 안정성 및 품질을 손상시키지 않고 도전층이 비-가시적인 투명 보디를 설계하는 것이 바람직할 것이다.
유전체막들 중 적어도 하나가 회전가능한 타깃에 의한 스퍼터링에 의해 증착되는 본 개시물의 실시예들에 따라 증착된 유전체막들의 조합에 의해, 패터닝된 도전층을 포함한 경우에도 투명 보디의 컬러 중립성이 가능하게 된다. 즉, 배리어에서 2개의 부가적인 층들을 사용하는 것은 통상적으로, 투명 도전막이 최상층인 투명 보디의 영역들과 유전체막이 최상층인 영역들 간의 콘트라스트의 상당한 감소를 가능하게 한다. 즉, 본 명세서에서의 실시예들에 따라 제조된 투명 보디는 콘트라스트/컬러 차이를 "비-가시적"이게 하는 것을 가능하게 한다.
위에서 설명된 바와 같이, SiO₂/Si3N4/SiO₂ 투명층 스택의 제조는 결과적으로 투명도 및/또는 콘트라스트/컬러 특성들이 개선되게 한다. 그러나, Si3N4/SiO₂ 투명층 스택 또는 SiO₂ 투명층 스택은 결과적으로 비용 감소를 가져오며, 비용 감소는 더 낮은 품질이 충분한 경우의 터치 패널들에 대해 선호되는 선택일 수 있을 것이다. 본 명세서에서 설명된 방법들 및 장치들은, 타깃들의 교환없이, 즉, 프로세스들 사이의 전환 시에 진공을 유지하면서, 보다 정교한 투명 유전체 층 스택들과 비용이 덜 발생하는 층 스택들 사이의 전환을 가능하게 한다.
도 5는 0% 내지 약 25%의 반사율 범위에서 본 개시물의 실시예들에 따른 투명 보디(516)의 실리콘 산화물에 대한 반사율(500)을 나타낸 그래프(518)를 도시한다. 예시적인 투명 보디(516)는 PET 기판(504), PET 기판(504) 상에 형성된 하드코트(506), 하드코트(506) 상에 형성된 실리콘 산화물(예를 들어, SiO₂) 막(508a), 실리콘 산화물 막(508a) 상에 형성된 실리콘 질화물 막(508b), 막(508b) 상에 형성된 실리콘 산화물(예를 들어, SiO₂) 막(508c), 및 실리콘 산화물 막(508c) 상에 형성된 패터닝된 ITO막(510)을 포함한다(실리콘 산화물 막(508a)은 15 nm의 두께를 갖고, 실리콘 질화물 막(508b)은 15 nm의 두께를 갖고, 실리콘 산화물 막(508c)은 40 nm 내지 60 nm의 두께를 갖고, 패터닝된 ITO막(510)은 15 nm의 두께를 가짐).
도 5는 또한 패터닝된 ITO막(510)에 대한 반사광(514)을 도시한다. 즉, 그래프(518)는 SiO₂-TiO2-SiO₂-ITO 구조(ITO는 패터닝됨)로 이루어질 수 있는 층 스택과 비교하여 하드코팅된 PET 상에 SiO₂-Si3N4-SiO₂ 구조로 이루어질 수 있는 층 스택의 계산된 반사율을 도시한다. 특히, 그래프(518)는 (패터닝된 ITO막(510)이 없는 투명 보디(516)와 같은 투명 보디에 대한 반사광에 대응하는) 실리콘 산화물에 대한 반사율(500) 및 (패터닝된 ITO막(510)에 대한 반사광(514)에 대응하는) 실리콘 산화물 및 ITO에 대한 반사율(502)을 포함한다.
그래프(518)로부터, 반사율 곡선들이 거의 동일하여 도전막의 에칭된 부분과 비-에칭된 부분 간의 시각적 차이가 실질적으로 존재하지 않음을 이해할 수 있다. 즉, 통합된 도전층, 이 경우 ITO를 갖는 투명 보디의 반사율은 (예를 들어, 에칭 프로세스에 의해 부분적으로 제거된) 패터닝된 도전층을 갖는 투명 보디의 반사율과 거의 동일하다. 투과율(도시 안함)은 대응하는 거동을 입증한다. 도 4에서의 SiO₂-ITO 구조와 같은 터치 패널들에 대한 적어도 일부의 공지된 투명 보디들의 반사율에 반하여, 투명 보디(516)의 반사율/투과율 컬러는 실질적으로 중립적이다(즉, b* 값이 거의 0이다). 놀랍게도, 그래프(518)는 터치 패널에서 사용하기 위한 적어도 일부의 공지된 투명 보디들에 대한, 2개의 부가적인 막들을 갖는 투명 보디의 약간 증가된 투과율을 입증함을 유의해야 한다.
도 6은 반사율 범위 0% 내지 약 24%에서 도 4로부터의 실리콘 산화물 및 ITO에 대한 반사율(402)과 도 5로부터의 실리콘 산화물 및 ITO에 대한 반사율(502)을 직접 비교하는 그래프(618)를 도시한다. 이 도면으로부터, "2-층" 시스템에 비교하여, 본 명세서에서의 실시예들에 따른 "4-층" 시스템은 투명 보디에 대한 반사율이 가시 스펙트럼의 청색 영역에서 증가되지 않는 것을 가능하게 한다는 것이 더 이해될 수 있다. 즉, 본 명세서에서의 실시예들에 따라 제조된 투명 보디는 통상적으로 개선된 컬러 중립성을 가능하게 한다.
따라서, 적어도 3개의 분무된 실리콘 회전가능한 타깃 어셈블리들을 갖는 것은, 3-층 스택들, 2-층 스택들 및 1-층 스택들을 포함하는 터치 패널 어플리케이션들을 위한 투명층 스택의 선택에 있어서 완전한 유연성을 허용하며, 소유 비용을 개선한다.
특정 실시예들에 따르면, 제1 투명층 스택 및 투명 도전막은, 제조된 투명 보디에 대한 b* 값이 1.5 미만 또는, 구체적으로 1, 또는 더 상세하게는 0.7, 또는 보다 더 상세하게는 0.2가 되도록 하는 방식으로 증착된다. 특히, 본 명세서에서의 실시예들에 따르면, 제1 투명층 스택 및 투명 도전막에 의해 단독으로 형성되고 실질적으로 투명 기판 상부에 배치된 구조에 대한 b* 값은 이들 값들을 채택할 수 있다.
특정 실시예들에 따르면, 제1 투명층 스택에 포함된 막들 및 투명 도전막의 두께 및/또는 굴절율들은, 제조된 투명 보디에 대한 b* 값이 1.5 미만, 또는 구체적으로 1, 또는 더 상세하게는 0.7, 또는 보다 더 상세하게는 0.2가 되도록하는 방식으로 선택될 수도 있다. 예시적인 투명 보디에 있어서의 막들에 대한 두께값들은 이하에서 논의된다. 특히, 투명 도전막의 상이한 두께 또는 조성에 대해, 특정 b* 값을 달성하기 위해 투명 보디에 있어서의 다른 막들의 두께를 대응하게 조정하는 것이 필요할 수도 있음을 유의해야 한다.
도 7은 패터닝된 ITO막(410) 및 패터닝된 ITO막(510)의 상이한 두께들에 대한, 도 4의 공지된 투명 보디와 유사한 구조를 갖는 -7.5 내지 -1.5 범위의 투명 보디의 b* 값들(704)을 나타내고(그래프(700)), 도 5의 예시적인 투명 보디와 유사한 구조를 갖는 -2.5 내지 5 범위의 투명 보디의 b* 값들(706)을 나타내는(그래프(702)) 2개의 그래프들(700, 702)을 도시한다. 도 7로부터, 도 4의 공지된 "2-층" 투명 보디(416)의 컬러는 대략 -4.5의 계산된 b* 값(반사율)을 가짐을 인식할 수 있다. 이에 반하여, 본 명세서에서의 실시예들에 따라 증착된 예시적인 투명 보디(516)는 제로에 근접한 b* 값을 가진다.
부가적으로, 그래프(700)와 그래프(702) 사이의 비교는, 본 명세서에서의 실시예들에 따라 증착된 투명 보디가 적어도 일부의 공지된 투명 보디들의 "2-층" 구조에 비교하여 도전막(이 예에 있어서, 패터닝된 ITO막(510))의 두께에서의 변동에 대한 b* 값의 상당히 감소된 감도를 가능하게 함을 나타낸다. 따라서, 본 명세서에서의 실시예들에 따라 증착된 투명 보디는, b* 값과 같은 보디의 광학 특성들의 더 우수한 제어, 특히, 도전층의 두께와 같은 제조 파라미터들의 가능한 변동들의 관점에서의 더 우수한 제어를 가능하게 한다.
도 8은 도 5의 예시적인 투명 보디의 구조를 갖는 투명 보디의 -10 내지 2.5 범위의 b* 값들(802)을 나타낸 그래프(800)를 도시한다. 그래프(800)로부터, 예시적인 투명 보디(516), 즉, 15 nm의 ITO층 두께를 갖는 본 명세서에서의 실시예들에 따라 증착된 투명 보디는 그 위에 도전막을 갖고 도전막을 갖지 않는 실질적으로 중립의 반사율을 가짐을 더 이해할 수 있다. 따라서, 본 명세서에서의 실시예들의 적어도 일부에 증착된 투명 보디는, 제조된 막들의 안정성을 손상시키지 않고 실질적으로 중립적인 반사율 컬러를 갖는 터치 패널에서 사용하기 위한 투명 보디의 제조를 가능하게 한다.
본 개시물의 실시예들은, 도 9에 의해 입증되는 바와 같이, 광의 적절한 투과를 산출할 뿐 아니라 시간에 걸친 안정적인 성능을 산출하는 제조 프로세스를 제공한다. 특히, 도 9는 본 명세서에서의 실시예들에 따라 제조된 투명 보디의 안정적인 성능을 입증하는 2개의 그래프들(900, 902)을 도시한다.
그래프(900)는 분위기 테스트 이전의 본 명세서에서의 실시예들에 따른 투명 보디의 부분을 형성하는 ITO막의 저항(R)과 분위기 테스트 이후의 ITO막의 저항(R0) 간의 비율(R/R0)의 변동을 도시한다. 그래프(900)로부터, 본 명세서에서의 실시예들에 따라 제조된 투명 보디는 열악한 분위기 조건들 하에서조차도 시간에 걸친 도전막의 안정적인 저항을 가능하게 함을 이해할 수 있다. 그래프(902)는 분위기 테스트 동안의 시간에 대한 b* 값들의 변동을 도시한다. 그래프(902)로부터, 본 명세서에서의 실시예들에 따라 제조된 투명 보디는 열악한 분위기 조건들 하에서조차도 시간에 걸친 안정적인 b* 값을 가능하게 함을 이해할 수 있다.
따라서, 본 명세서에서의 실시예들에 따라 제조된 투명 보디는 열악한 조건들 하에서조차도 터치 패널의 적절하고 안정적인 광학 성능을 가능하게 한다.
도 2는 본 명세서에서의 실시예들에 따른 터치 패널에서 사용하기 위한 투명 보디를 제조하는 증착 장치(100)의 일 예를 개략적으로 나타낸다. 예시적인 장치는 기판(14) 상부에 제1 투명층 스택(12)을 증착하도록 구성된 제1 증착 어셈블리(102)를 포함하고, 제1 투명층 스택(12)은 제1 실리콘-함유 유전체막(16), 제2 실리콘-함유 유전체막(18) 및 제3 실리콘-함유 유전체막(20)을 포함한다. 통상의 실시예들에 따르면, 층 스택(12)의 각각의 막은 개별 증착 챔버 또는 증착 챔버의 개별 구획(compartment)들에서 증착된다. 특히, 예시적인 증착 장치(100)는 제1 실리콘-함유 유전체막(16)을 증착하도록 구성된 제1 실리콘-함유 유전체막 증착 챔버(106), 제2 실리콘-함유 유전체막(18)을 증착하도록 구성된 제2 실리콘-함유 유전체막 증착 챔버(108), 및 제3 실리콘-함유 유전체막(20)을 증착하도록 구성된 제3 실리콘-함유 유전체막 증착 챔버(110)를 포함한다. 예시적인 증착 장치(100)는 또한 투명 도전막(22)을 증착하도록 구성된 제2 증착 어셈블리(104)를 포함한다. 특히, 예시적인 증착 장치(100)는 투명 도전막(22)을 증착하도록 구성된 도전막 증착 챔버(112)를 포함한다.
본 명세서에서의 실시예들에 따르면, 제1 증착 어셈블리(102) 및 제2 증착 어셈블리(104)는, 제1 투명층 스택(12) 및 투명 도전막(22)이 이 순서로 기판(14) 상부에 배치되도록 배열된다. 예시적인 실시예에 있어서, 기판(14)은, 증착 방향(140)으로 증착 경로를 따라 컨베이어 시스템(도시 안함)에 의해 챔버를 통해 전달된다. 예시적인 실시예에 있어서, 제1 증착 어셈블리(102)는 제2 증착 어셈블리(104)에 대해 상류에 배열되어, 투명 도전막(22)이 제1 투명 스택(12) 상부에 증착된다.
통상의 실시예들에 따르면, 증착 장치(100)는 저 굴절율을 갖는 제1 유전체막 및 제3 유전체막, 그리고 고 굴절율을 갖는 제2 유전체막을 증착하도록 구성된다. 이에 의해, 그러나, 제1, 제2 및 제3 증착 챔버들에는, 이 챔버들이 다수의 목적들을 위해 역할할 수 있도록 실리콘 스퍼터 타깃들이 제공되고, 장치(100)에는 터치 패널 어플리케이션들을 위한 1개, 2개, 3개, 또는 그보다 많은 유전체막들의 투명층 스택들의 상이한 타입들 사이의 전환을 위한 개선된 유연성이 제공된다.
통상의 실시예들에 따르면, 제1 증착 어셈블리(102)는 제1 유전체막(16), 제2 유전체막(18), 및 제3 유전체막(20)을 이 순서로 기판 상부에 증착하도록 구성된다. 예시적인 실시예에 있어서, 제1 유전체막 증착 챔버(106), 제2 유전체막 증착 챔버(108), 및 제3 유전체막 증착 챔버(110)는 증착 경로를 따라 이 순서로 배치되어, 제1 유전체막(16), 제2 유전체막(18), 및 제3 유전체막(20)이 이 순서로, 그리고 특히 적층되어(one atop another), 기판(14) 상부에 증착된다.
증착 챔버들은, 증착 장치(100)로 하여금 본 개시물의 실시예들에 따른 투명 보디를 증착할 수 있게 하는 임의의 적절한 구조, 구성, 배열, 및/또는 컴포넌트들을 포함할 수도 있다. 예를 들어, 증착 챔버들은 코팅 소스들, 전력 소스들, 개별 압력 제어부들, 증착 제어 시스템들, 및 온도 제어부를 포함하는 적절한 증착 시스템들을 포함할 수 있지만 이에 한정되지 않는다.
통상의 실시예들에 따르면, 챔버들에는 개별 가스 공급부들이 제공된다. 이에 의해, 챔버들 중 하나의 프로세싱 가스들의 변경에 의해 상이한 실리콘-함유 층들이 증착될 수 있다. 챔버들은 통상적으로, 양호한 가스 분리를 제공하기 위해 서로로부터 분리된다. 예를 들어, 증착 챔버들은, 특정 챔버에 직접 공급된 가스에 대한, 다른 챔버들로부터 특정 챔버로 확장하는 가스들의 비율이 적어도 1 내지 100이 되도록 하는 방식으로 서로로부터 분리될 수 있다. 본 명세서에서의 실시예들에 따른 증착 장치(100)는 증착 챔버들의 수에 있어서 제한되지 않는다. 예를 들어, 증착 장치(100)는 3개, 5개, 6개, 또는 12개의 증착 챔버들을 포함할 수도 있지만 이에 한정되지 않는다.
통상의 실시예들에 따르면, 증착 장치(100)의 막 증착 챔버들 중 임의의 막 증착 챔버가 통상적으로 회전 가능한 타깃들로부터의 마그네트론 스퍼터링과 같은 스퍼터링에 의해 증착을 수행하도록 구성될 수 있다. 특히, 제1 증착 어셈블리(102)는 스퍼터링에 의해 제1 투명 스택(12)을 증착하도록 구성될 수 있고 및/또는 제2 증착 어셈블리(104)는 마그네트론 스퍼터링에 의한 증착을 수행하도록 구성될 수 있다.
본 명세서에서 사용되는 바와 같이, "마그네트론 스퍼터링"은 자석 어셈블리, 즉, 자계를 생성할 수 있는 유닛을 사용하여 수행된 스퍼터링을 지칭한다. 통상적으로, 그러한 자석 어셈블리는 영구 자석으로 이루어진다. 이러한 영구 자석은 통상적으로, 자유 전자들이 회전가능한 타깃 표면 아래에서 생성되는 생성된 자계 내에 트래핑되도록 하는 방식으로 회전가능한 타깃 내에 배열되거나 평면의 타깃에 커플링된다. 그러한 자석 어셈블리는 또한 평면의 캐소드에 커플링되도록 배열될 수 있다.
마그네트론 스퍼터링은 또한, TwinMag™ 캐소드 어셈블리와 같지만 이에 한정되지 않는 이중 마그네트론 캐소드에 의해 실현될 수 있다. 특히, 실리콘 타깃으로부터의 MF 스퍼터링을 위해, 이중 캐소드들(double cathodes)을 포함하는 타깃 어셈블리들이 적용될 수 있다. 통상의 실시예들에 따르면, 증착 챔버 내의 캐소드들은 교체가능할 수 있다. 그러나, 위에서 설명된 바와 같이, 본 발명의 실시예들은, 타깃들을 변경할 필요 없이, 터치 패널들을 위한 투명층 스택들의 타입들 사이의 전환을 가능하게 한다. 따라서, 실리콘이 소모된 후에 타깃들이 변경된다.
특정 실시예들에 따르면, 챔버들 중 하나 또는 일부가 마그네트론 어셈블리없이 스퍼터링을 수행하도록 구성될 수도 있다. 챔버들 중 하나 또는 일부, 예를 들어 부가적인 챔버는, 화학 기상 증착 또는 펄스형 레이저 증착과 같은, 그러나 이에 한정되지는 않는 다른 방법들에 의해 증착을 수행하도록 구성될 수도 있다.
통상의 실시예들에 따르면, 제1 증착 어셈블리(102) 또는 제2 증착 어셈블리(104) 중 적어도 하나는 회전가능한 타깃에 동작가능하게 커플링된 스퍼터링 시스템을 포함한다. 이들 실시예들에 따르면, 스퍼터링 시스템은 제1 실리콘-함유 유전체막(16), 제2 실리콘-함유 유전체막(18), 제3 실리콘-함유 유전체막(20), 또는 투명 도전막(22) 중 적어도 하나를 회전가능한 타깃으로부터의 스퍼터링에 의해 증착하도록 구성된다. 특정 실시예에 따르면, 제2 증착 어셈블리(104)는 투명 도전막(22)을 회전가능한 타깃의 스퍼터링에 의해 증착하기 위한, 회전가능한 타깃에 동작가능하게 커플링된 스퍼터링 시스템(127)을 포함한다.
특정 실시예들에 따르면, 적어도 제1 증착 어셈블리(102)는, 회전가능한 타깃의 MF 스퍼터링에 의해, 제1 실리콘-함유 유전체막(16), 제2 실리콘-함유 유전체막(18), 또는 제3 실리콘-함유 유전체막(20) 중 적어도 하나의 증착을 위한, 회전가능한 타깃에 동작가능하게 커플링된 스퍼터링 시스템을 포함한다. 특정 실시예들에 따르면, 적어도 제1 증착 어셈블리(102)는 회전가능한 타깃의 스퍼터링에 의해 적어도 제1 유전체막(16) 및 제2 유전체막(18)을 증착하기 위한, 회전가능한 타깃에 동작가능하게 커플링된 스퍼터링 시스템을 포함한다.
특정 실시예들에 따르면, 제1 증착 어셈블리(102) 및 제2 증착 어셈블리(104)는, 제1 유전체막(16), 제2 유전체막(18), 제3 유전체막(20), 및 투명 도전막(22)이 타깃들의 스퍼터링에 의해 증착될 수 있도록 하는 방식으로 구성된, 타깃들 중 하나, 일부 또는 전부가 회전가능할 수 있는 복수의 타깃들을 포함한다. 예시적인 실시예에 있어서, 증착 장치(100)의 증착 챔버들의 각각은 스퍼터링 시스템을 포함한다. 특히, 제1 유전체막 증착 챔버(106)에는 스퍼터링 시스템(120)이 제공되고, 제2 유전체막 증착 챔버(108)에는 스퍼터링 시스템(123)이 제공되고, 제3 유전체막 증착 챔버(110)에는 스퍼터링 시스템(125)이 제공되고, 도전막 증착 챔버(112)에는 스퍼터링 시스템(127)이 제공된다.
특히, 특정 실시예들에 따르면, 증착 장치(100)에서 증착 시스템들 각각은 각각의 막의 증착을 위해 각각의 회전가능한 타깃에 동작가능하게 커플링된다. 예시적인 실시예에 있어서, 스퍼터링 시스템(120)은 타깃(122)(이는 예를 들어, 회전가능한 타깃일 수 있거나, 또는 평면의 캐소드에 대해 조정될 수 있음)에 동작가능하게 커플링되고, 스퍼터링 시스템(123)은 타깃(124)(이는 예를 들어, 회전가능한 타깃일 수 있거나, 또는 평면의 캐소드에 대해 조정될 수 있음)에 동작가능하게 커플링되고, 스퍼터링 시스템(125)은 회전가능한 타깃(126)(이는 대안적으로, 예를 들어 평면의 캐소드에 대해 조정될 수 있음)에 동작가능하게 커플링되고, 그리고 스퍼터링 시스템(127)은 타깃(128)(이는 예를 들어, 회전가능한 타깃일 수 있거나, 또는 평면의 캐소드에 대해 조정될 수 있음)에 동작가능하게 커플링된다. 통상의 실시예들에 따르면, 회전가능한 타깃은 기판(14) 상부에 막을 증착하기 위해 적절히 배열된 하나 또는 그 초과의 원통형 타깃들에 의해 형성된다. 통상적으로, 회전가능한 실리콘 타깃들은 분무된(sprayed) 실리콘 타깃들에 의해 제공된다.
통상의 실시예들에 따르면, 스퍼터링은, 유전체 층들, 예컨대 SiO₂ 또는 Si3N4의 타입을 결정하기 위해 프로세싱 가스들이 사용되는 반응성 스퍼터링에 의해 수행될 수 있다.
통상의 실시예들에 따르면, 증착 장치(100)는 제1 투명층 스택(12)의 부분을 형성하는 막들 중 적어도 하나 또는 투명 도전막(22)의 광학 특성들을 증착 동안 측정하도록 구성된 측정 시스템(138)을 포함한다. 예를 들어, 증착 장치(100)는 막들의 증착 동안 인라인 광학 분광광도(spectrophotomeric) 측정을 구현할 수 있다. 이에 의해, 증착 프로세스의 온라인 모니터링이 가능하게 된다.
증착 장치(100)는 제1 투명층 스택(12)의 적어도 하나의 부분을 형성하는 막들 중 적어도 하나 또는 투명 도전막의 증착에 대한 폐루프 제어를 위해 측정 시스템(138)에 동작가능하게 커플링된 제어 시스템(142)을 포함할 수 있다. 이에 의해, 각각의 층의 증착이 개별적으로 제어될 수 있어서, 막 두께, 조성 또는 광학 특성들이 높은 정밀도로 제어될 수도 있다. 막 특성들의 개별적인 제어는 최적화된 광 투과율을 갖는 안정적인 투명 보디의 형성을 가능하게 한다.
통상의 실시예들에 따르면, 증착 장치(100)는, 전처리 모듈 또는 후처리 모듈과 같은 증착 장치(100)의 다른 모듈들 또는 증착 경로의 상이한 영역들에서 온도를 제어하는 온도 제어 시스템(도시 안함)을 포함한다. 더욱이, 특정 실시예들에 따르면, 그러한 온도 제어 시스템은 증착 챔버에서 기판(14)의 온도를 개별적으로 제어할 수 있다.
도 2의 예시적인 실시예는 또한 증착 전에 기판(14)의 전처리를 수행하는 전처리 챔버(136)를 포함할 수 있다. 예를 들어, 전처리 챔버(136)는 (기판 속도에 의존하여) 1 kW 내지 3 kW의 전력으로 기판(14)의 DC 및/또는 MF 전처리를 수행하도록 구성될 수도 있다. 더욱이, 전처리 챔버(136)는 아르곤 및/또는 산소 분위기에서 기판(14)의 전처리를 수행하도록 구성될 수도 있어서, 예를 들어, 산소 풍부(oxygen rich) 전처리가 수행될 수도 있다.
특정 실시예들에 따르면, 증착 장치(100)는 투명 보디(10)의 패터닝을 수행하는 패터닝 챔버(114)를 포함할 수 있다. 특히, 패터닝 챔버(114)는 예를 들어 그 에칭에 의해 투명 도전막(22)의 패터닝을 위한 스퍼터링 시스템(130)을 포함할 수도 있다. 이에 의해, 투명 보디(10)는 투영된 용량성 터치를 구현하는 터치 패널에 적합하도록 제조될 수 있다. 통상의 실시예들에 있어서, 패터닝 챔버(114)는 투명 도전막(22)의 패터닝(예를 들어, 에칭)에 의해 X-Y 그리드를 형성하도록 구성될 수 있어서, 전극들의 그리드 패턴이 기판(14) 상부에 형성된다. 이 경우, 본 명세서에서의 실시예들에 따른 투명 보디(10)는, 상기 논의된 바와 같이, 패터닝된 도전층으로 인한 디스플레이 영역에 걸친 반사율의 변동의 보상이 투명 보디의 안정성 및 품질을 손상시키지 않고 가능하게 되기 때문에 특히 유리하다.
통상의 실시예들에 따르면, 기판(14)은 하드코팅된 PET 호일과 같은 가요성 기판으로 이루어지고, 증착 장치(100)는, 본 명세서에서의 실시예들에 따른 투명 보디의 형성 이후 기판(14)의 증착 및 와인딩 이전에 기판(14)의 언와인딩을 위한 언와인드 롤러(132) 및 리와인드 롤러(134)를 포함할 수 있다. 증착 장치(100)는 상이한 프로세싱 챔버들을 통한 기판(14)의 병진이동(translation)을 위한 롤러 시스템(도시 안함)을 포함할 수도 있다. 특히, 본 명세서에서의 실시예들에 따른 증착 장치는 플라스틱 막 상의 롤-투-롤 증착을 위한 스퍼터 롤 코터로서 구성될 수 있다.
도면들의 다음의 설명 내에서, 동일한 참조부호들은 유사한 컴포넌트들을 지칭한다. 일반적으로, 개별 실시예들에 대한 차이들만이 설명된다. 도 3은 본 명세서에서의 실시예들에 따른 터치 패널에서 사용하기 위한 투명 보디의 제조를 위한 예시적인 증착 장치(300)를 도시한다. 예시적인 증착 장치(300)는, 언와인딩 모듈(302), 와인딩 모듈(304), 및 이들 사이에 배치된 프로세스 모듈(308)을 포함한 롤-투-롤 시스템으로서 구성된다. 프로세스 모듈(308)은, 도 2에 관하여 논의된 것들과 유사하지만 프로세싱 드럼(306) 주위에 방사상으로 배치되는 제1 실리콘-함유 유전체막 증착 챔버(106), 제2 실리콘-함유 유전체막 증착 챔버(108), 제3 실리콘-함유 유전체막 증착 챔버(110) 및 도전막 증착 챔버(112)를 포함한다.
프로세스 모듈(308)은, 기판(14)을 프로세싱 드럼(306)으로 적절히 제공하고 프로세싱된 기판(14')을 프로세스 모듈(308)로부터 와인딩 모듈(304)로 제공하는 것을 가능케 하는 보조 롤러들(310, 312)을 더 포함할 수 있다. 증착 장치(300)는 어플라이드 머티어리얼스사에 의해 제조되고 본 개시물의 실시예들에 따른 투명 보디를 제조하도록 구성된 SmartWeb™일 수 있다. 본 명세서에서의 실시예들에 따라 구성될 수 있는 롤-투-롤 증착 장치의 예들은 2004년 2월 18일자로 출원되어 공개번호 EP 1 561 837 A1으로 공개된 "Strip coating installation with a vacuum chamber and a coating cylinder"의 명칭인 유럽 특허출원번호 제EP20040003574호에 설명되어 있으며, 이는 이 출원이 본 개시물과 불일치하지 않는한, 인용에 의해 본 명세서에 포함된다.
특정 실시예들에 따르면, 증착 장치(300)는 기판(14) 또는 프로세싱된 기판(14')에 대한 부가적인 프로세싱을 수행하는 부가적인 프로세싱 모듈들을 더 포함한다. 더욱이, 복수의 증착 장치들(300)이, 본 명세서에서의 실시예들에 따른 투명 보디의 생산성을 스케일링하기 위해 연속적으로(in series) 배치될 수 있다. 본 명세서에서의 실시예들에 따라 구성될 수 있는 스케일가능한 증착 시스템의 예들은 2004년 4월 13일자로 출원되어 공개번호 EP 1 589 130 A1으로 공개된 "Guide arrangement with at least one guide roll for guiding webs in web treating apparatuses"의 명칭인 유럽 특허출원번호 제EP20040008699호에 설명되어 있으며, 이는 이 출원이 본 개시물과 불일치하지 않는 정도까지, 인용에 의해 본 명세서에 포함된다.
도 3의 예시적인 실시예에 있어서, 스퍼터링 시스템(120)은 회전가능한 타깃(322)(이는 대안적으로 평면의 캐소드에 대해 조정될 수 있음)에 동작가능하게 커플링되고, 스퍼터링 시스템(123)은 회전가능한 타깃(324)(이는 대안적으로 평면의 캐소드에 대해 조정될 수 있음)에 동작가능하게 커플링되고, 스퍼터링 시스템(125)은 회전가능한 타깃(326)(이는 대안적으로 평면의 캐소드에 대해 조정될 수 있음)에 동작가능하게 커플링되고, 그리고 스퍼터링 시스템(127)은 회전가능한 타깃(328)(이는 대안적으로 평면의 캐소드에 대해 조정될 수 있음)에 동작가능하게 커플링된다.
도 10은 예시적인 투명 보디(10)와 같은 투명 보디를 제조하는 예시적인 프로세스(200)를 나타낸 플로우 차트이다. 그러한 프로세스는 예를 들어 도 2 또는 도 3의 예시적인 장치들 중 임의의 장치에서 수행될 수 있다.
예시적인 프로세스(200)는 기판 상부에 제1 투명층 스택을 증착하는 단계(202)를 포함하고, 제1 투명층 스택은 제1 실리콘-함유 유전체막, 제2 실리콘-함유 유전체막, 및 제3 실리콘-함유 유전체막을 포함하고, 제1 유전체막 및 제3 유전체막은 저 굴절율을 갖고 제2 유전체막은 고 굴절율을 가진다. 특정 실시예들에 따르면, 증착(202)은, 제1 유전체막, 제2 유전체막, 및 제3 유전체막이 이 순서로 결국 적층되어 기판 상부에 배치되도록 하는 방식으로 수행된다.
특정 실시예들에 따르면, 제1 실리콘-함유 유전체막 및/또는 제3 실리콘-함유 유전체막은 실리콘 산화물(특히, SiO₂)을 포함하거나 실리콘 산화물로 이루어진다. 일부 실시예들에 따르면, 제2 실리콘-함유 유전체막은 실리콘 질화물(특히, Si3N4)을 포함하거나 실리콘 질화물로 이루어진다. 예시적인 프로세스(200)는, 제1 투명층 스택 및 투명 도전막이 이 순서로 기판 상부에 배치되도록 하는 방식으로 투명 도전막을 증착하는 단계(204)를 더 포함한다. 예시적인 프로세스(200)에 있어서, 1 유전체막, 제2 유전체막, 제3 유전체막, 또는 투명 도전막 중 적어도 하나가 회전가능한 타깃으로부터의 스퍼터링에 의해 증착된다. 예시적인 프로세스(200)는 투명 도전막을 패터닝하는 단계(206)를 더 포함할 수 있다. 예를 들어, 증착된 투명 도전막의 일부가 에칭될 수도 있다. 특정 실시예들에 따르면, 투명 도전막은, 투명 보디가 투영되는 용량성 터치 패널로 구현되게 구성되도록 하는 방식으로 패터닝된다. 특정 실시예들에 있어서, 투명 도전막은, 투명 보디가 터치 패널의 상호 용량성 센서(mutual capacitive sensor)로 구현되게 구성되도록 하는 방식으로 패터닝된다.
특정 실시예들에 따르면, 예시적인 프로세스(200)는 증착 이전에 기판의 가스 제거를 위한 기판의 가열 처리를 포함한다. 예를 들어, 기판은 기판 속도에 의존하여 60 ℃ 내지 200 ℃의 온도로 가열될 수 있다. 특정 실시예들에 따르면, 예시적인 프로세스(200)는 (기판 속도에 의존하여) 1 kW 내지 3 kW의 전력으로 기판의 DC 및/또는 중간 주파수(MF) 전처리를 수행하는 단계를 포함할 수 있다. 더욱이, 예시적인 프로세스(200)는, 예를 들어 산소 풍부 전처리와 같이 아르곤 및/또는 산소 분위기에서 기판의 전처리를 수행하는 단계를 포함할 수 있다. 본 명세서에서의 실시예들에 따르면, 중간 주파수는 5 kHz 내지 100 kHz 범위의, 예를 들어, 30 kHz 내지 50 kHz의 주파수이다.
본 명세서에서의 실시예들에 따른 장치에서 또는 예시적인 증착 장치들에서의 스퍼터 코팅 소스들은 (세라믹 ITO와 같지만 이에 한정되지 않는) 평면의 또는 회전가능한 타깃들, 및 (도핑된 실리콘 타깃, 특히 SiO₂ 또는 Si3N4를 증착하기 위한 분사된 Si 타깃들과 같은) 평면의 또는 회전가능한 타깃들을 갖는 DC 캐소드일 수도 있다. 통상의 실시예들에 따르면, 투명 보디의 막들은 하나의 연속적인 작업(run)으로 증착된다. 특히, 그 막들은 개별 증착 챔버들에서 상이한 부분 가스 압력들(예를 들어, O2 부분 압력)로 증착될 수도 있다.
추가의 단계로서, 프로세스(200)는 터치 패널을 위한 상이한 타입의 투명 유전체 층 스택의 제조로 전환하는 단계를 포함할 수 있다. 이에 의해, 예를 들어, 장치는, 가요성 기판의 롤 상에 증착을 마친 후에, 또는 가요성 기판의 롤 상에 증착하는 중에 정지될 수 있다. 단일-층 투명 스택 또는 이중 층 투명 스택을 생성하기 위해, 단 하나의 SiO₂ 함유 층만이 증착되거나 하나의 SiO₂ 함유 층이 하나의 Si3N4 함유 층 상에 증착되도록 프로세스 가스들이 교환될 수 있다. 이에 의해, 특별히 2개 또는 그보다 많은 실리콘 타깃 어셈블리들이 하나의 층의 증착을 위해 사용될 수 있다.
예를 들어, 도 3을 참조하여, SiO₂ 층이 Si3N4 층보다 더 두꺼운 두께를 갖는 Si3N4/SiO₂-스택이 제조될 것이라면, 타깃(322)은 Si3N4 층을 위해 사용될 수 있고 타깃(324)과 타깃(326) 양자가 SiO₂ 층을 위해 사용될 수 있다. 이에 의해, 두꺼운 SiO₂ 층이 하나보다 많은 타깃 어셈블리들(324 및 326)을 이용하여 제조될 수 있으므로, 통상적으로 층 두께 및 증착 레이트의 최대 비율을 갖는 층에 의해 제한되는 프로세싱 속도가 개선될 수 있다.
통상의 실시예들에 따르면, 적어도 3개의 실리콘 함유 타깃 어셈블리들, 예컨대, 회전가능한 MF 트윈-캐소드들은, 타깃 교환을 위해 장치를 개방할 필요 없이, 적어도 표준 ITO 투명 보디, 제1 비-가시 ITO 투명 보디, 고 투과율 ITO 투명 보디 및 제2 비-가시 ITO 투명 보디의 제조를 가능하게 한다. 또한, 부가적인 동일한 장치가 또한 타깃 교환을 위해 장치를 개방할 필요 없이 기판들 상의 다른 반사-방지 코팅들에 적용될 수 있다. 표준 ITO 투명 보디는 통상적으로, 서로 적층되어(on top of each other) 증착된, 하드 코트를 갖는 기판(예컨대, PET 막), SiO₂ 층, 및 ITO 층을 포함한다. 이에 의해, 도 1에 도시된 3개의 층들(16-20) 중 2개의 층들이 생략될 수 있다. SiO₂ 층은, 예를 들어, 증착 챔버 내에 아르곤과 같은 비활성 가스 및 산소의 존재 시에, 반응성 스퍼터링에 의해 MF 스퍼터링 프로세스로 증착된다. 또한, SiO₂ 유전체막을 위한 통상의 프로세스 압력은 2x10-3 내지 8x10-3 mbar일 수 있다. 또한. 통상의 증착 레이트들은 20 내지 40 nm/분(평면 캐소드가 사용될 때) 또는 30 내지 60 nm/분(원통형 캐소드가 사용될 때)일 수 있다. ITO는 DC 스퍼터링 프로세스로 증착된다. 통상적으로, 막 두께는 SiO₂ 층에 대해 10 nm 내지 30 nm, 그리고 ITO 층에 대해 10 nm 내지 30 nm이다.
제1 비-가시 ITO 투명 보디는 통상적으로, 서로 적층되어 증착된, 하드 코트를 갖는 기판(예컨대, PET 막), 제1 SiO₂ 층, Si3N4 층, 제2 SiO₂ 층, 및 ITO 층을 포함한다. 제1 SiO₂ 층 및 제3 SiO₂ 층은, 예를 들어, 증착 챔버 내에 아르곤과 같은 비활성 가스 및 산소의 존재 시에, 반응성 스퍼터링에 의해 MF 스퍼터링 프로세스로 증착된다. Si3N4 층은 예를 들어, 증착 챔버 내에 아르곤과 같은 비활성 가스 및 질소의 존재 시에, 반응성 스퍼터링에 의해 MF 스퍼터링 프로세스로 증착된다. 또한, 유전체막들을 위한 통상의 프로세스 압력은 2x10-3 내지 8x10-3 mbar일 수 있다. 또한, 통상의 증착 레이트들은 20 내지 40 nm/분(평면 캐소드가 사용될 때) 또는 30 내지 60 nm/분(원통형 캐소드가 사용될 때)일 수 있다. ITO는 DC 스퍼터링 프로세스를 사용하여 증착된다. 통상적으로, 막 두께는 제1 SiO₂ 층에 대해 10 nm 내지 30 nm, Si3N4 층에 대해 10 nm 내지 40 nm, 제2 SiO₂ 층에 대해 20 nm 내지 60 nm, 그리고 ITO 층에 대해 10 nm 내지 30 nm이다.
고 투과율 ITO 투명 보디는 통상적으로, 서로 적층되어 증착된, 하드 코트를 갖는 기판(예를 들어, PET 막), 제1 SiO₂ 층, Si3N4 층, 제2 SiO₂ 층, 및 ITO 층을 포함한다. 제1 SiO₂ 층 및 제3 SiO₂ 층은, 예를 들어, 증착 챔버 내에 아르곤과 같은 비활성 가스 및 산소의 존재 시에, 반응성 스퍼터링에 의해 MF 스퍼터링 프로세스로 증착된다. Si3N4 층은 예를 들어, 증착 챔버 내에 아르곤과 같은 비활성 가스 및 질소의 존재 시에, 반응성 스퍼터링에 의해 MF 스퍼터링 프로세스로 증착된다. 또한, 유전체막들을 위한 통상의 프로세스 압력은 2x10-3 내지 8x10-3 mbar일 수 있다. 또한, 통상의 증착 레이트들은 20 내지 40 nm/분(평면 캐소드가 사용될 때) 또는 30 내지 60 nm/분(원통형 캐소드가 사용될 때)일 수 있다. ITO는 DC 스퍼터링 프로세스로 증착된다. 통상적으로, 막 두께는 제1 SiO₂ 층에 대해 10 nm 내지 30 nm, Si3N4 층에 대해 30 nm 내지 80 nm, 제2 SiO₂ 층에 대해 30 nm 내지 90 nm, 그리고 ITO 층에 대해 10 nm 내지 30 nm이다.
제2 비-가시 ITO 투명 보디는 통상적으로, 서로 적층되어 증착된, 하드 코트를 갖는 기판(예를 들어, PET 막), Si3N4 층, SiO₂ 층, 및 ITO 층을 포함한다. 이에 의해, 도 1에 도시된 3개의 층들(16-20) 중 1개의 층이 생략될 수 있다. Si3N4 층은 예를 들어, 증착 챔버 내에 아르곤과 같은 비활성 가스 및 질소의 존재 시에, 반응성 스퍼터링에 의해 MF 스퍼터링 프로세스로 증착된다. SiO₂ 층은 예를 들어, 증착 챔버 내에 아르곤과 같은 비활성 가스 및 산소의 존재 시에, 반응성 스퍼터링에 의해 MF 스퍼터링 프로세스로 증착된다. 또한, 유전체막들을 위한 통상의 프로세스 압력은 2x10-3 내지 8x10-3 mbar일 수 있다. 또한, 통상의 증착 레이트들은 20 내지 40 nm/분(평면 캐소드가 사용될 때) 또는 30 내지 60 nm/분(원통형 캐소드가 사용될 때)일 수 있다. ITO는 DC 스퍼터링 프로세스로 증착된다. 통상적으로, 막 두께들은 Si3N4 층에 대해 10 nm 내지 40 nm, SiO₂ 층에 대해 20 nm 내지 60 nm, 그리고 ITO 층에 대해 10 nm 내지 30 nm이다.
유사한 타깃들(적어도 3개의 실리콘-함유 타깃들 및 적어도 하나의 ITO 타깃)이 사용된다는 사실을 고려하여, 상이한 타입들의 투명 보디들 사이의 전환이 실현될 수 있다.
도 4의 그래프(418) 및 도 5의 그래프(518)에서의 반사율을 계산하기 위해, 배면측 반사를 갖고 외부 기판이 없고 빔 반전이 없는 PET 기판(굴절율 1.60), 공기 매질(굴절율 1.00), 및 0 도의 광 입사각이 가정되었음을 유의한다. 더욱이, 도면들에서 표시된 바와 같이 도 7 및 도 8의 b*값들은 2 도 및 광소스 D65에 의한 반사를 지칭한다.
도 11은 본 명세서에서의 실시예들에 따른 터치 패널에서 사용하기 위한 투명 보디를 제조하기 위한 증착 장치(1000)의 예를 개략적으로 도시한다. 예시적인 장치는, 5개의 타깃 어셈블리들(1020-1 내지 1020-5)을 가지며 기판(14) 상부에 제1 투명층 스택(12)을 증착하도록 구성된 제1 증착 어셈블리를 포함하고, 제1 투명층 스택(12)은 제1 실리콘-함유 유전체막(16), 제2 실리콘-함유 유전체막(18) 및 제3 실리콘-함유 유전체막(20)을 포함한다. 통상의 실시예들에 따르면, 층 스택(12)의 각각의 막은 개별 증착 챔버 또는 증착 챔버의 개별 구획들에서 증착된다. 예시적인 증착 장치(1000)는 또한 투명 도전막(22)을 증착하도록 구성된 제2 증착 어셈블리를 포함한다.
본 명세서에서의 실시예들에 따르면, 제1 증착 어셈블리 및 제2 증착 어셈블리는, 제1 투명층 스택(12) 및 투명 도전막(22)이 이 순서로 기판(14) 상부에 배치되도록 배열된다. 예시적인 실시예에 있어서, 기판(14)은, 증착 방향(140)으로 증착 경로를 따라 컨베이어 시스템(도시 안함)에 의해 챔버를 통해 전달된다. 예시적인 실시예에 있어서, 제1 증착 어셈블리는 제2 증착 어셈블리(104)에 대해 상류에 배열되어, 투명 도전막(22)이 제1 투명 스택(12) 위에 증착된다.
통상의 실시예들에 따르면, 증착 장치(1000)는 저 굴절율을 갖는 제1 유전체막 및 제3 유전체막, 그리고 고 굴절율을 갖는 제2 유전체막을 증착하도록 구성된다.
본 명세서에서 설명된 다른 실시예들과 조합될 수 있는 일부 실시예들에 따르면, 장치(1000)는, 각각의 구획이 개별 프로세싱 파라미터들 하에서, 특히 개별 프로세싱 가스들로 동작될 수 있도록, 6개의 구획들, 챔버들 또는 서브-챔버들을 포함할 수 있다. 도 11에 도시된 바와 같이, 장치는 분무된 Si 타깃 튜브들(1022)을 구비한 5개의 회전가능한 MF 캐소드들 또는 타깃 어셈블리들(1020-1 내지 1020-5)을 포함할 수 있다. 다른 하나의 구획은 DC 모드에서 전력이 공급되는(powered) 두개의 ITO 회전가능 타깃들(1028-1 및 1028-2)을 갖는 타깃 어셈블리(1027)를 구비한다. 대안적으로, 6개의 구획들 또는 챔버들을 갖는 장치는, 분무된 Si 타깃 튜브들을 구비한 4개의 회전가능한 MF 캐소드들 또는 타깃 어셈블리들을 포함할 수 있다. 다른 2개의 구획들 또는 챔버들은 DC 모드에서 전력이 공급되는 ITO 회전가능 타깃들을 갖는 타깃 어셈블리들을 구비한다.
이에 의해, 예컨대, 2개 또는 그보다 많은 타깃 어셈블리들(1020)에 의해 제조되는 3개의 층들 중 하나 또는 그 초과의 층들을 가짐으로써, 3개의 실리콘-함유 유전체막들을 갖는 3-층 투명층 스택이 보다 효율적으로 제조될 수 있다. 따라서, 다른 유전체막들의 두께보다 더 두꺼운(larger) 두께를 갖는, 및/또는 다른 유전체막들의 증착 레이트보다 더 느린(smaller) 증착 레이트를 초래하는 증착 파라미터들을 갖는 SiO₂ 층 또는 Si3N4 층의 각 층이 2개 또는 그보다 많은 타깃 어셈블리들에 의해 제조될 수 있다. 이에 의해, 이 층에 의한 처리량의 제약이 회피되거나 감소될 수 있다. 이는 2개의 실리콘-함유 유전체막들을 갖는 2-층 투명층 스택 및 심지어 1개의 실리콘-함유 유전체막을 갖는 1-층 투명층 스택에도 유사하게 적용되며, 1개의 실리콘-함유 막의 두께는 또한, 2개 또는 그보다 많은 실리콘 타깃 어셈블리들에 의해 제공될 수 있다.
위에서 설명된 바와 같이, Si 타깃들(1022)을 갖는 MF-캐소드들은 Ar/산소가 스퍼터 가스로서 사용될 때 저 굴절율 층으로서 SiO₂의 증착을 가능하게 한다. 대안적으로, 고 굴절율 층을 갖는 Si3N4(실리콘 질화물)이 Ar/N2 스퍼터 가스를 사용하여 증착될 수 있다. 이는 터치 패널 코팅의 몇가지 타입들이 동일한 캐소드/타깃 배열로 증착될 수 있다는 이점을 제공한다.
한 타깃 어셈블리(1020-1)에 대해서만, 그리고 한 타깃(1028-1)에 대해서만 도 11에 예시적으로 도시된 바와 같이, 각각 MF-전력 공급기(1120) 및 DC- 전력 공급기(1128)가 제공된다. 다른 타깃 어셈블리들 및 타깃들은 상응하여 장비를 갖춘다(도시 안함).
또한 추가의 실시예들에 따르면, 특히, DC 스퍼터링에서 동작되는 타깃 어셈블리들(1027)을 구비한 구획들은 그 구획 내에 상이한 타깃들(1028-1 및 1028-2)을 가질 수 있다. 예를 들어, (템퍼링 단계 후) 예컨대, 비-결정질 ITO를 위해 90% In2O3 및 10% SnO2의 조성, 또는 결정질 ITO를 위해 97% In2O3 및 3% SnO2의 조성을 갖는 투명 도전성 산화물 막들을 위해 ITO 재료의 2 타입들이 사용될 수 있다. 도 11에서, 이는 상이한 타깃들(1028-1 및 1028-2)에 의해 표시된다. 따라서, ITO 타깃 섹션(도 11의 타깃 어셈블리(1027))에서 하나의 회전가능한 캐소드가 90/10 ITO를 구비하고 다른 회전가능한 캐소드가 97/3 ITO를 구비하면, 장치의 유연성이 더 증가될 수 있다. 이는 또한 캐소드들 중 어느 하나를 사용하여 비-결정질 ITO와 결정질 ITO 사이의 전환을 가능하게 한다.
본 명세서에서 설명되는 다른 실시예들과 조합될 수 있는 다른 추가의 실시예들에 따르면, 상이한 실리콘 기반 유전체막들, 특히 상이한 굴절율들을 갖는 상이한 실리콘 기반 유전체막들을 제조하도록 구성된 복수의 실리콘-함유 타깃들을 갖는 장치가 터치 패널들을 위한 투명층 스택들의 상이한 타입들 사이의 전환을 가능하게 한다. 예를 들어, 층 스택은, PET 막/ SiO₂ / ITO; 개선된 색 반사 층으로서 PET 막 / SiO₂ / Si3N4 / SiO₂ / ITO, 고 투과율 구조로서 PET 막 / SiO₂ / Si3N4 / SiO₂ / ITO; 및 3 층들을 갖는 개선된 색 반사 층으로서 PET 막 / Si3N4 / SiO₂ / ITO 로 이루어진 그룹 중 하나에 의해 형성될 수 있다.
또한 추가의 실시예들에 따르면, 도 11에 도시되어 있고 6개의 구획들, 타깃 어셈블리들, 또는 캐소드들을 갖는 장치(1000)는 또한, 예컨대 8개, 10개, 또는 심지어 12개의 구획들, 타깃 어셈블리들, 또는 캐소드들까지 더 확장(scale up)될 수 있다. 통상적으로, 층 두께 및/또는 증착 레이트에 기반하여 기판의 속도를 제한하는 층이 부가적인 캐소드를 이용하여 증착될 수 있기 때문에, 적어도 처리량은 그러한 확장(up scaling)에 의해 증가될 수 있다. 캐소드들의 유사성을 고려하면, 처리량에서의 이러한 증가는 모든 층 스택들에 대해 실현될 수 있고, 처리량은 실리콘-함유 층 증착에 의해 한계가 정해진다(delimit). 처리량이 주로 ITO 층 증착에 의해 한계가 정해질 경우, 캐소드 어셈블리들 중 제2 캐소드 어셈블리가 ITO 타깃들을 구비할 수 있다.
본 명세서에서 설명된 다른 실시예들과 조합될 수 있는 다른 추가의 실시예들에 따르면, 상이한 굴절율들, 예컨대, 굴절율들의 등급(grading)을 갖는 실리콘-함유 유전체 층들의 층 스택을 갖는 반사-방지 코팅들을 증착하는 옵션에 의해, 제조 방법들 및 장치들의 유연성이 더 제공된다. 이에 의해, 챔버를 통기하고 재-진공배기(re-evacuate)할 필요없이 시스템을 이용함으로써 그러한 장치의 소유 비용이 더 감소될 수 있다.
본 명세서에서 설명된 실시예들은 2개의 타깃 재료들만이 사용되는 방법들 및 장치들에 관한 것이다. 이는 증착 장치의 오퍼레이터가 단지 스퍼터 파라미터들을 변경함으로써 한 프로세스에서 다음 프로세스로 전환할 수 있게 한다. 추가의 타깃 교환은 필요하지 않다. 타깃들을 통기 및 교체하지 않고, 고객은 상이한 타입들의 터치 패널 코팅들을 생산할 수 있다. 또한, 기계를 통기 및 개방함이 없이 플라스틱 재료의 동일한 롤 상에 상이한 타입들의 터치 패널 코팅들을 증착하는 것이 가능한다. 이는 고객을 위한 소유 비용을 개선하고 고객에게 부가적인 가치를 준다. 다른 이점은 터치 패널 어플리케이션들을 위한 다중-층 투명 스택들에 대해 또한 사용될 수 있는 고 지수 재료 니오븀 산화물(Nb2O5)의 타깃 가격과 비교하여 분무된 Si의 타깃 가격이다.
기술된 설명은, 최상의 방식을 포함하여 본 발명을 개시하고 그리고 임의의 당업자로 하여금 본 발명을 제조 및 이용할 수 있게 하는 예들을 이용한다. 본 발명이 다양한 특정 실시예들의 관점에서 설명되었지만, 당업자는 본 발명이 청구항들의 사상 및 범위 내의 변형들에 의해 실시될 수 있음을 인식할 것이다. 특별히, 상기 설명된 실시예들의 예들 및 실시예들 또는 그 변형들의 상호 비-배타적인 특징들이 서로 결합될 수도 있다.
본 발명의 특허가능한 범위는 청구항들에 의해 정의되며, 당업자에게 생각이 떠오르는 다른 예들을 포함할 수도 있다. 그러한 다른 예들은 청구항들의 범위 내에 있는 것으로 의도된다.
상술한 바는 본 발명의 실시예들에 주안점을 두지만, 본 발명의 다른 및 추가의 실시예들이 그 기본 범위로부터 일탈함없이 안출될 수도 있으며, 그 범위는 다음의 청구항들에 의해 결정된다.

Claims (6)

  1. 터치 패널에서 사용하기 위한 투명 보디를 제조하는 프로세스로서,
    롤-투-롤 증착 장치에서의 제1 스택 형성 프로세스 ― 상기 제1 스택 형성 프로세스는:
    기판 위에 제1 투명층 스택을 증착하는 단계 ― 상기 제1 투명층 스택은 SiO2를 포함하는 제1 실리콘-함유 유전체막, 상기 제1 실리콘-함유막과 직접 접촉하는 Si3N4를 포함하는 제2 실리콘-함유 유전체막, 및 상기 제2 실리콘-함유막과 직접 접촉하는 SiO2를 포함하는 제3 실리콘-함유 유전체막을 포함함 ―, 및 상기 제3 실리콘-함유 유전체막과 직접 접촉하는 ITO를 포함하는 투명 도전막을 증착하는 단계 ― 상기 제1 실리콘-함유 유전체막 및 상기 제3 실리콘-함유 유전체막은 저 굴절율을 갖고 상기 제2 실리콘-함유 유전체막은 고 굴절율을 가지고, 상기 제1 실리콘-함유 유전체막, 상기 제2 실리콘-함유 유전체막, 상기 제3 실리콘-함유 유전체막, 및 상기 투명 도전막은 상기 롤-투-롤 증착 장치 내에서 타겟들로부터의 스퍼터링에 의해 증착됨 ―; 및
    상기 제1 투명층 스택을 증착하는 단계 이후에 그리고 상기 투명 도전막을 증착하는 단계 이후에 진공을 유지하는 단계를 포함함 ―; 및
    상기 롤-투-롤 증착 장치에서 제2 스택 형성 프로세스로의 전환 ― 상기 제2 스택 형성 프로세스는:
    상기 기판 위에 제2 투명층 스택을 증착하는 단계 ― 상기 제 2 투명층 스택은: SiO2-함유 층으로 이루어진 스택; SiO2-함유 층, Si3N4-함유 층, 및 SiO2-함유 층으로 이루어진 스택; 및 Si3N4-함유 층 및 SiO2-함유 층으로 이루어진 스택으로 이루어진 그룹으로부터 선택되고, 상기 제2 투명층 스택 및 상기 제2 투명 도전막은 상기 롤-투-롤 증착 장치 내에서 타겟들로부터의 스퍼터링에 의해 증착됨 ―; 및
    상기 제1 투명층 스택, 상기 투명 도전막, 상기 제2 투명층 스택, 및 상기 제2 투명 도전막이 이 순서로 상기 기판 위에 배치되도록 하는 방식으로 증착하는 단계를 포함함 ―
    을 포함하는,
    투명 보디를 제조하는 프로세스.
  2. 제 1 항에 있어서,
    상기 투명 도전막을 패터닝하는 단계를 더 포함하는,
    투명 보디를 제조하는 프로세스.
  3. 제 1 항에 있어서,
    상기 제1 실리콘-함유 유전체막 및 상기 제3 실리콘-함유 유전체막은 1.5보다 낮은 굴절율을 갖고 상기 제2 실리콘-함유 유전체막은 적어도 1.8의 굴절율을 갖는,
    투명 보디를 제조하는 프로세스.
  4. 제 1 항에 있어서,
    상기 제2 실리콘-함유 유전체막은 실리콘 질화물을 포함하는,
    투명 보디를 제조하는 프로세스.
  5. 제 1 항에 있어서,
    상기 제1 실리콘-함유 유전체막, 상기 제2 실리콘-함유 유전체막, 및 상기 제3 실리콘-함유 유전체막을 포함하는 상기 제1 투명층 스택은 MF 스퍼터링에 의해 스퍼터링되고, 상기 투명 도전막은 DC 스퍼터링에 의해 스퍼터링되는,
    투명 보디를 제조하는 프로세스.
  6. 제 1 항에 있어서,
    상기 제1 실리콘-함유 유전체막은 적어도 90 중량%의 SiO2를 갖는 SiO2 층이고, 상기 제2 실리콘-함유 유전체막은 적어도 70 중량%의 Si3N4를 갖는 Si3N4층이고, 그리고 상기 제3 실리콘-함유 유전체막은 적어도 90 중량%의 SiO2를 갖는 SiO2 층인,
    투명 보디를 제조하는 프로세스.
KR1020177033535A 2011-09-07 2011-09-07 터치 패널에서 사용하기 위한 투명 보디를 제조하는 방법 및 시스템 KR20170131709A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/EP2011/065478 WO2013034181A1 (en) 2011-09-07 2011-09-07 Method and system for manufacturing a transparent body for use in a touch panel

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020147009089A Division KR20140074922A (ko) 2011-09-07 2011-09-07 터치 패널에서 사용하기 위한 투명 보디를 제조하는 방법 및 시스템

Publications (1)

Publication Number Publication Date
KR20170131709A true KR20170131709A (ko) 2017-11-29

Family

ID=44674767

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020147009089A KR20140074922A (ko) 2011-09-07 2011-09-07 터치 패널에서 사용하기 위한 투명 보디를 제조하는 방법 및 시스템
KR1020177033535A KR20170131709A (ko) 2011-09-07 2011-09-07 터치 패널에서 사용하기 위한 투명 보디를 제조하는 방법 및 시스템

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020147009089A KR20140074922A (ko) 2011-09-07 2011-09-07 터치 패널에서 사용하기 위한 투명 보디를 제조하는 방법 및 시스템

Country Status (6)

Country Link
US (1) US9856554B2 (ko)
EP (1) EP2753960B1 (ko)
JP (1) JP6096195B2 (ko)
KR (2) KR20140074922A (ko)
CN (1) CN103782201B (ko)
WO (1) WO2013034181A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013143615A1 (en) * 2012-03-30 2013-10-03 Applied Materials, Inc. Transparent body for use in a touch panel and its manufacturing method and apparatus
US9632635B2 (en) * 2012-07-02 2017-04-25 Sharp Kabushiki Kaisha Touch panel and touch panel-equipped display device
CN103395247B (zh) * 2013-07-30 2015-05-13 深圳欧菲光科技股份有限公司 盖板玻璃及其制备方法
EP2863291A1 (en) * 2013-10-18 2015-04-22 Applied Materials, Inc. Transparent body for a touch panel manufacturing method and system for manufacturing a transparent body for a touch screen panel
JP2015132005A (ja) * 2014-01-15 2015-07-23 株式会社アルバック 成膜方法、および、スパッタ装置
JP5958476B2 (ja) * 2014-01-17 2016-08-02 Tdk株式会社 透明導電体及びタッチパネル
JP6137066B2 (ja) * 2014-06-23 2017-05-31 住友金属鉱山株式会社 ガス放出パイプ及びこれを具備する成膜装置並びにこの装置を用いた酸化物膜又は窒化物膜の成膜方法
JP2016091455A (ja) * 2014-11-10 2016-05-23 Tdk株式会社 透明導電体及びタッチパネル
JP6116632B2 (ja) * 2015-08-28 2017-04-19 三菱マテリアル株式会社 スパッタリング用シリコンターゲット材及びそのターゲット材に割れ防止層を形成する方法
KR102136549B1 (ko) * 2016-04-06 2020-07-22 주식회사 엘지화학 전도성 필름의 제조 방법
JP6869648B2 (ja) * 2016-06-07 2021-05-12 日東電工株式会社 多層膜の成膜方法
JP6852987B2 (ja) * 2016-06-07 2021-03-31 日東電工株式会社 多層膜の成膜方法
CN107357454A (zh) * 2017-06-21 2017-11-17 天津宝兴威科技股份有限公司 一种带有ito消影膜的触控屏的生产工艺
WO2022225731A1 (en) * 2021-04-21 2022-10-27 Applied Materials, Inc. Material deposition apparatus, method of depositing material on a substrate, and material deposition system

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2509215B2 (ja) 1987-04-24 1996-06-19 ホ−ヤ株式会社 反射防止能を有する透明導電性フイルム
JP2936276B2 (ja) * 1990-02-27 1999-08-23 日本真空技術株式会社 透明導電膜の製造方法およびその製造装置
US5521765A (en) * 1994-07-07 1996-05-28 The Boc Group, Inc. Electrically-conductive, contrast-selectable, contrast-improving filter
JPH11242102A (ja) * 1998-02-26 1999-09-07 Toppan Printing Co Ltd 反射防止膜とその製造方法
WO2000028104A1 (en) 1998-11-06 2000-05-18 Scivac Sputtering apparatus and process for high rate coatings
JP2003215309A (ja) 2001-04-17 2003-07-30 Sony Corp 反射防止フィルム及び反射防止層付きプラスチック基板
US6532112B2 (en) 2001-04-18 2003-03-11 Applied Vacuum Coating Technologies Co., Ltd. Anti-reflection conducting coating
JP2003136625A (ja) * 2001-08-24 2003-05-14 Sony Corp 表示体用フィルム、タッチパネル及びこれらの製造方法
US8307549B2 (en) * 2001-11-20 2012-11-13 Touchsensor Technologies, Llc Method of making an electrical circuit
US20030100235A1 (en) * 2001-11-29 2003-05-29 N.V. Bekaert S.A. Articles having low reflectance conductive coatings with conductive component outermost
JP2004152727A (ja) * 2002-11-01 2004-05-27 Toyo Metallizing Co Ltd 透明導電膜
JP2004285412A (ja) * 2003-03-20 2004-10-14 Dainippon Printing Co Ltd 光学機能性フィルムの製造方法及び製造装置
JP2005028821A (ja) 2003-07-10 2005-02-03 Sony Corp 透明導電性基材およびタッチパネル
DE102004006131B4 (de) 2004-02-07 2005-12-15 Applied Films Gmbh & Co. Kg Bandbeschichtungsanlage mit einer Vakuumkammer und einer Beschichtungswalze
EP1589130B1 (de) 2004-04-13 2009-07-29 Applied Materials GmbH & Co. KG Führungsanordnung mit mindestens einer Führungswalze für die Führung von Bändern in Bandbehandlungsanlagen
CN1728332A (zh) * 2004-07-28 2006-02-01 胜华科技股份有限公司 热稳定型及低电阻比氧化铟锡膜制法
US20060159844A1 (en) * 2005-01-18 2006-07-20 Fuji Photo Film Co., Ltd. Process and apparatus for producing magnetic recording medium
JP2006289901A (ja) 2005-04-14 2006-10-26 Asahi Glass Co Ltd 反射防止フィルムおよびディスプレイ装置
CN100380418C (zh) * 2005-06-09 2008-04-09 胜华科技股份有限公司 触控面板的制法
EP1897113A1 (en) 2005-06-30 2008-03-12 Bekaert Advanced Coatings NV. A module for coating both sides of a substrate in a single pass
US7857907B2 (en) * 2007-01-25 2010-12-28 Au Optronics Corporation Methods of forming silicon nanocrystals by laser annealing
TW200923536A (en) * 2007-11-23 2009-06-01 Acrosense Technology Co Ltd High transmittance touch panel
CN101458416A (zh) * 2007-12-12 2009-06-17 胜华科技股份有限公司 触控面板及其制作方法
CN101566903B (zh) * 2008-04-25 2012-01-18 联享光电股份有限公司 透明导电膜及应用其的具耐写性高穿透度电阻式触控面板
JP5160329B2 (ja) * 2008-07-24 2013-03-13 日東電工株式会社 透明導電性フィルム及びタッチパネル
JP5297125B2 (ja) * 2008-09-09 2013-09-25 グンゼ株式会社 透明導電膜付ガスバリアフィルムとこれを用いたタッチパネル
FR2939240B1 (fr) 2008-12-03 2011-02-18 Saint Gobain Element en couches et dispositif photovoltaique comprenant un tel element
JP5463678B2 (ja) 2009-02-04 2014-04-09 凸版印刷株式会社 透明導電性フィルム
KR101030803B1 (ko) * 2009-02-13 2011-04-27 서피스텍 주식회사 고투명 전도성 적층체
CN101593785B (zh) * 2009-07-03 2011-04-06 友达光电股份有限公司 光学感测元件、其制作方法及光学式触控装置
JP5549216B2 (ja) 2009-12-22 2014-07-16 凸版印刷株式会社 透明導電性積層体およびその製造方法ならびにタッチパネル
WO2013143615A1 (en) * 2012-03-30 2013-10-03 Applied Materials, Inc. Transparent body for use in a touch panel and its manufacturing method and apparatus
EP2863291A1 (en) * 2013-10-18 2015-04-22 Applied Materials, Inc. Transparent body for a touch panel manufacturing method and system for manufacturing a transparent body for a touch screen panel

Also Published As

Publication number Publication date
CN103782201B (zh) 2016-10-19
EP2753960B1 (en) 2016-12-07
WO2013034181A1 (en) 2013-03-14
CN103782201A (zh) 2014-05-07
US20140216924A1 (en) 2014-08-07
JP6096195B2 (ja) 2017-03-15
JP2014532204A (ja) 2014-12-04
US9856554B2 (en) 2018-01-02
KR20140074922A (ko) 2014-06-18
EP2753960A1 (en) 2014-07-16

Similar Documents

Publication Publication Date Title
JP6096195B2 (ja) タッチパネルで使用される透明体を製造するための方法およびシステム
US20110318553A1 (en) Method and system for manufacturing a transparent body for use in a touch panel
TWI606373B (zh) 用於觸控面板之透明體及製造用於觸控螢幕面板之透明體的方法與系統
KR101890790B1 (ko) 터치 스크린 패널에서 이용하기 위한 투명 바디 및 그 제조 방법 및 시스템
JP6377735B2 (ja) タッチパネル用透明体の製作方法及びタッチスクリーンパネル用透明体を製作するシステム
TWI661070B (zh) 串聯式沉積控制設備、具有其之真空沉積設備、及串聯式沉積控制之方法
US11306392B2 (en) Method for producing optical film
KR20160042734A (ko) 내열성이 우수한 커버 글라스 및 그의 제조방법
KR101459027B1 (ko) 전자빔 증착법을 이용한 터치스크린용 투명전도성 시트 및 이를 포함한 터치스크린 패널
KR20130127169A (ko) 터치 스크린 패널용 투명 도전성 필름 및 그 제조방법
KR20120036219A (ko) 블랭크 터치, 터치 센서 및 제조방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application