KR20170127497A - 저항성 랜덤 액세스 메모리로서 사용하기 위한 다공성 유기실리케이트 유리 막을 증착시키는 방법 - Google Patents

저항성 랜덤 액세스 메모리로서 사용하기 위한 다공성 유기실리케이트 유리 막을 증착시키는 방법 Download PDF

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Abstract

본 발명은 저항성 랜덤-액세스 메모리 소자를 형성시키는 방법으로서, 기판 상에 제1 전극을 증착시키는 단계; 제1 전극 상에 다공성 저항성 메모리 물질 층을 형성시키는 단계로서, 다공성 저항성 메모리 층이, (i) 실리콘 전구체 및 포로겐 전구체를 포함하는 가스상 조성물을 증착시키고 증착 직후에 (ii) 조성물을 UV 방사선에 노출시킴으로써 포로겐 전구체를 제거함으로써, 형성되는 단계; 및 다공성 저항성 메모리 물질 층의 상부 상에 제2 전극을 증착시키는 단계를 포함하는 방법을 제공한다.

Description

저항성 랜덤 액세스 메모리로서 사용하기 위한 다공성 유기실리케이트 유리 막을 증착시키는 방법
본 발명은 화학적 증기 증착 기술들을 이용함으로써 저항성 랜덤 액세스 메모리(RRAM; resistive random access memory) 소자를 제조하는 방법에 관한 것이다. 보다 상세하게, 본 발명은 실리콘-함유 전구체와 포로겐 전구체의 가스상 혼합물을 증착시키기 위한 플라즈마 강화 화학적 증기 증착(PECVD; plasma enhanced chemical vapor deposition) 공정, 및 이후 UV 방사선에 의한 포로겐의 제거를 이용함으로써 저항성 랜덤 액세스 메모리 소자를 제조하는 것에 관한 것이다.
저항성 랜덤-액세스 메모리(RRAM)는 종종 멤리스터(memristor)로 지칭되는 고체-상태 유전 물질을 가로지르는 저항을 변화시킴으로써 작동하는 비-휘발성 랜덤-액세스(RAM) 컴퓨터 메모리의 한 유형이다. RRAM은 산소 공공(oxygen vacancy)(산소가 제거된 옥사이드 결합 위치)으로서 공지된, 얇은 옥사이드 층에서의 결함들을 발생시키는 것을 수반하는데, 이는 후속하여 전기장 하에서 하전되고 이동할 수 있다. 옥사이드에서 산소 이온들 및 공공들의 운동은 반도체에서 전자들 및 정공들의 운동과 유사할 것이다.
RRAM 소자를 제조하기 위한 소정 범위의 물질들 및 방법들이 종래 기술에서 사용되고 있다. 예를 들어, 미국공개번호 제2011/124174A호는 열 전극(heat electrode)을 형성시키고; 열 전극 상에 가변 저항 물질 층(variable resistance material layer)을 형성시키고; 가변 저항 물질 층 상에 상부 전극을 형성시키는 것을 포함하는, 가변 저항 메모리 소자(variable resistance memory device) 및 가변 저항 반도체 메모리 소자의 전극을 형성시키는 방법으로서, 열 전극은, 원자 반경이 티탄(Ti)의 원자 반경 보다 더욱 크고 플라즈마를 사용하지 않고 열적 화학적 증기 증착(CVD) 방법을 통해 형성된, 금속의 니트라이드를 포함하는 방법을 제공한다.
문헌["Complementary and bipolar regimes of resistive switching in TiN/HfO2/TiN stacks grown by atomic-layer deposition," Egorov, K. V., et al., Phys. Status Solidi A, (2015)]에는 저항성 랜덤 액세스 메모리 메모리 엘리먼트(resistive random access memory memory element)를 위한 전체 ALD-성장된 평면 TiN/HfO2/TiN 금속-절연체-금속 구조들을 수득하기 위해 사용되는 진공 XPS 분석(vacuo XPS analysis)과 결합한 원자-층 증착(ALD; atomic-layer deposition) 기술이 기재되어 있다.
문헌["Resistive switching phenomena in TiOx nanoparticle layers for memory applications," Goren, E., et al., Condens. Matter: 1-15 (2014)]에는 두 가지 상이한 방법, 즉, ALD 또는 졸 겔(sol gel)에 의해 제작된, Co/TiOx/Co 저항성 메모리 소자의 전기적 특징들이 제공되어 있다.
문헌["Self-Limited Switching in Ta2O5/TaOx Memristors Exhibiting Uniform Multilevel Changes in Resistance," Kim, K. M., et al., (2015), Adv. Funct. Mater. 25: 1527-1534]에는 전이금속 옥사이드를 기초로 한 여러 저항 스위칭 메모리(resistance switching memory)들에서 필라멘트 스위칭 메카니즘(filamentary switching mechanism)의 랜덤 특성에 의해 야기된, 스위칭의 비-균일성(non-uniformity)의 문제를 해소하는 방법이 기재되어 있다.
문헌["Bipolar resistive switching and charge transport in silicon oxide memristor," Mikhaylov, A. N., et al., (2015), Materials Science and Engineering: B 194: 48-54]에는 TiN/Ti 금속화된 SiO2/Si 기판들 상에서 마그네트론 스퍼터링 기술에 의해 증착된 SiOx-기반 박막 멤리스터 구조들에서의 재현 가능한 양극성 저항성 스위칭(bipolar resistive switching)이 기재되어 있다.
미국공개번호 US 2013/264536A호에는 (1) 기판; (2) 기판과 연관된 전기 스위치; (3) 절연층; 및 (3) 저항성 메모리 물질을 포함하는 멤레지스터 셀(memresistor cell)들의 다양한 구체예들이 기재되어 있다. 저항성 메모리 물질은 SiOx, SiOxH, SiOxNy, SiOxNyH, SiOxCz, SiOxCzH, 및 이들의 조합들로 이루어진 군으로부터 선택되며, 여기에서, x, y 및 z 각각은 1 또는 그 초과이거나 2 또는 그 미만이다. 본 발명의 추가적인 구체예들은 (1) 복수의 비트 라인들(bit lines); (2) 비트 라인들과 직교하는 복수의 워드 라인들(word lines); 및 (3) 워드 라인들과 비트 라인들 사이에 정위된 복수의 상기 멤레지스터 셀들을 포함하는, 멤레지스터 어레이들(memresistor arrays)에 관한 것이다. 본 발명의 추가 구체예들은 상기 멤레지스터 셀들 및 어레이들을 제조하는 방법들을 제공한다.
문헌["Nanoporous Silicon Oxide Memory," Wang, G., et al. (2014) Nano Letters 14(8): 4694-4699]에는 차세대 비휘발성 메모리로 고려되는 옥사이드-기반 2-단자 저항성 랜덤 액세스 메모리가 기재되어 있다. RRAM 메모리 구조는 이의 내부 수직 나노갭을 통해 단극 스위칭을 가능하게 하는 나노다공성 실리콘 옥사이드(SiOx) 물질을 사용한다.
문헌["Resistive switches and memories from silicon oxide," Yao, J., et al. (2010), Nano Lett. 10(10): 4105-4110]에는 전자 소자들의 구조에서 패시브, 절연 부품(passive, insulating component)으로서 Si 옥사이드(SiOx)의 사용이 기재되어 있다.
문헌["Silicon Oxide: A Non-innocent Surface for Molecular Electronics and Nanoelectronics Studies," Yao, J., et al., (2010), Journal of the American Chemical Society 133(4): 941-948]에는 지지 및 절연 매질로서 실리콘 옥사이드(SiOx)의 사용이 기재되어 있다.
문헌["In situ imaging of the conducting filament in a silicon oxide resistive switch," Yao, J., et al., (2012), Sci. Rep. 2]에는 상이한 전기 자극에 반응한 실리콘 나노결정들의 성장 및 수축이 실리콘 형태들에서 에너지적으로 실행 가능한 전이 공정들을 나타내어, 스위칭 메카니즘에 대한 증거를 제공하는 것이 기재되어 있다. 이러한 문헌은 또한, 전자 소자들의 호스트(host)에서 아주 흔한, 실리콘 옥사이드 층들에서 절연 파괴 공정에 대한 통찰력을 제공한다.
문헌["Role of interfacial layer on complementary resistive switching in the TiN/HfOx/TiN resistive memory device," Zhang, H. Z., et al. (2014), Appl. Phys. Lett]에는 TiN/HfOx/IL/TiN 저항성 메모리 소자에서 안정한 상보적 저항성 스위칭(CRS; complementary resistive switching)을 가능하게 하는데 있어서 하부 계면 층(IL; interfacial layer)의 역할이 기재되어 있다. 안정한 CRS는 TiN/HfOx/IL/TiN 소자에 대해 얻어지는데, 여기에서, Hf 및 Ti 서브-옥사이드들을 포함하는 하부 IL은 HfOx 층의 원자층 증착의 초기 스테이지들 동안 TiN의 산화로부터 형성된다. 하부 IL의 형성이 불활성 Pt 금속에 의해 억제되는, TiN/HfOx/Pt 소자에서, CRS는 관찰되지 않는다. TiN/HfOx/IL/TiN 소자에서 관찰되는 상보적 양극성 스위칭 거동을 야기시키기 위해 HfOx 층에서 IL과 전도성 경로 간의 산소-이온 교환이 제안된다.
문헌["Characterization of external resistance effect and performance optimization in unipolar-type SiOx-based resistive switching memory," Zhou, F., et al., (2014), Applied Physics Letters 105(13)]에서는 금속-절연체-금속 구조를 갖는 SiOx-기반 저항성 랜덤 액세스 메모리 소자와 금속-절연체-반도체 구조들을 비교하였으며, 소자 성능에 대한 외부 저항의 효과들이 특징분석되었다.
그러나, 상기 공정들에서, SiOx 막들을 증착시키고 결함들을 생성시키는 것이 별도의, 독립적인 단계들로서 교시되어 있는데, 이는 널리 알려진 대용량 제작 방법들 및 특정 툴(tool)들의 사용이 이러한 공정들에 대해 용이하게 이용 가능하지 않을 수 있기 때문에 비효율적이고 경제적으로 불리하다. 동일한 공정 플랫폼(platform) 내에서 순차적인 단계들에서 증착 및 결함 생성을 억제하는 공정이 요망된다. 본 발명은 이러한 공정을 제공한다.
일 양태에서, 본 발명은 저항성 랜덤-액세스 메모리 소자를 형성시키는 방법으로서, 기판 상에 제1 전극을 증착시키는 단계; 제1 전극 상에 다공성 저항성 메모리 물질 층을 형성시키는 단계로서, 다공성 저항성 메모리 층이, (i) 실리콘 전구체 및 포로겐 전구체를 포함하는 가스상 조성물을 증착시키고 증착 직후에 (ii) 조성물을 UV 방사선에 노출시킴으로써 포로겐 전구체를 제거함으로써, 형성되는 단계; 및 다공성 저항성 메모리 물질 층의 상부 상에 제2 전극을 증착시키는 단계를 포함하는 방법을 제공한다.
도 1은 본 발명의 방법에 의해 제조된 수직 배향된 전자 소자의 개략도를 도시한 것이다.
도 2는 본 발명의 방법에 의해 제조된 다른 수직 배향된 전자 소자의 개략도를 도시한 것이다.
도 3a는 고전위가 인가되고 하드 절연 파괴(hard electrical breakdown) 또는 단락이 SiOx 막에서 발생할 때까지 전도도의 증가를 나타내지 않는 순방향 전압 스위프(forward voltage sweep)의 전류 대 전압 플롯을 예시한 것으로서, 역방향 스위프는 0 볼트로 뒤돌아가는 스위프 동안 전류 밀도가 높게 유지되기 때문에 단락의 영향을 나타낸다.
도 3b는 그린(green)에서 전방향 스위프가 매우 낮은 인가된 전압에서 전도도의 상당한 증가를 나타내는 전류 대 전압 플롯을 예시한 것으로서, 이는 SiOx 막이 너무 누설되거나 전도성이어서 매우 낮은 전위에서 하드 파괴(hard breakdown)를 야기시킨다는 것을 지시하는 것이다.
도 3c는 히스테리시스 전류(hysteretic current), 즉, ca. 3.5V에서의 활성화 및 ca. 10V에서의 비활성화를 나타내는 전압 스위프를 나타내는 전류 대 전압 플롯을 예시한 것이다.
도 4a는 28V의 인가된 전위에서 유전체의 하드 파괴를 나타내는 포로겐 대 구조 형성제의 다양한 비를 사용하여 증착된 SiOx 막들의 전류 대 전압 플롯을 예시한 것이다.
도 4b는 저항성 메모리 스위칭 소자의 히스테리시스 전류-전압 프로파일을 나타내는 포로겐 대 구조 형성제의 다양한 비를 사용하여 증착된 SiOx 막들의 전류 대 전압 플롯을 예시한 것이다.
도 4c는 매우 낮은 인가된 전위에서 전기적으로 파괴되고 메모리 스위칭 소자로서 역할을 하기에 충분히 절연성이지 않은 막의 프로파일을 나타내는 포로겐 대 구조 형성제의 다양한 비를 사용하여 증착된 SiOx 막들의 전류 대 전압 플롯을 예시한 것이다.
도 5a는 80:20의 포로겐 대 구조 형성제 비를 사용하여 증착된 다공성 PECVD 기반 SiOx 막들에 대한 히스테리시스 프로파일들을 나타내는 전류 대 전압 플롯을 예시한 것이다.
도 5b는 85:15의 포로겐 대 구조 형성제 비를 사용하여 증착된 다공성 PECVD 기반 SiOx 막들에 대한 히스테리시스 프로파일들을 나타내는 전류 대 전압 플롯을 예시한 것이다.
도 6a는 연장된 기간에 걸쳐 1V에서 온(ON) 상태 및 오프(OFF) 상태에서의 판독을 기초로 한 다공성 PECVD SiOx 막들의 신호 체류(signal retention)의 플롯을 예시한 것이다.
도 6b는 메모리 스위칭 안정성 1000회 사이클 동안 다공성 PECVD SiOx 막들에 대해 입증됨을 나타내는 플롯을 예시한 것이다.
본 발명의 구체예들은 하기에서 상세히 논의된다. 구체예들을 기술함에 있어서, 명확한 설명을 위하여 특정 용어가 사용된다. 그러나, 본 발명은 이에 따라 선택된 특정 용어로 제한되도록 의도되지 않는다. 예시적인 특정 구체예들이 논의되지만, 이러한 것은 단지 예시 목적으로 행해지는 것으로 이해되어야 한다. 당업자는 본 발명의 사상 및 범위로부터 벗어나지 않으면서 다른 구성요소들 및 구성들이 사용될 수 있다는 것을 인식할 것이다. 본원에서 인용된 모든 참조문헌들은 각각이 개별적으로 포함되는 것처럼 참조로 포함된다.
본 발명은 저항성 랜덤-액세스 메모리 소자를 형성시키는 방법으로서, 기판 상에 제1 전극을 증착시키는 단계; 제1 전극 상에 다공성 저항성 메모리 물질 층을 형성시키는 단계로서, 다공성 저항성 메모리 층이, (i) 실리콘 전구체 및 포로겐 전구체를 포함하는 가스상 조성물을 증착시키고 증착 직후에 (ii) 조성물을 UV 방사선에 노출시킴으로써 포로겐 전구체를 제거함으로써, 형성되는 단계; 및 다공성 저항성 메모리 물질 층의 상부 상에 제2 전극을 증착시키는 단계를 포함하는 방법을 제공한다.
본 발명에 따라 생성된 소자는 바람직하게, RRAM 소자로서, 여기서, 장치(apparatus)는 반도체 기판; 전도성 물질을 포함하는 복수의 전극들; 적어도 하나의 다공성 실리콘 함유 물질을 포함하는 저항성 메모리 물질; 및 절연 물질로 이루어진 적어도 하나의 유전 물질을 포함하며, 여기서, 복수의 전극들의 적어도 일부는 저항성 메모리 물질에 대해 근위에 있으며, 장치는 반도체 기판의 표면 상에 증착된다.
실리콘 옥사이드, 특히, 실리콘 디옥사이드(SiO2)는 오랫동안, 전자 소자의 구조에서 패시브, 절연 부품(예를 들어, 저-k 물질)으로서 여겨졌다. 그러나, 본원에 제시된 구체예들에서, 실리콘 옥사이드(예를 들어, SiO2 및 SiOx)가 스위칭 가능한 전도성 상태로 변환 시에, 전자 소자들에서 활성 스위칭 물질 및 전자 수송 엘리먼트로서 역할을 할 수 있음을 나타낸다. 임의 이론 또는 메카니즘에 의해 제한하고자 하는 것은 아니지만, 실리콘 옥사이드-함유 전자 소자에 적절한 규모(magnitude)의 하나 이상의 전압 펄스들 또는 스위프들의 적용이 일반적으로 비-전도성 실리콘 옥사이드 매트릭스를 통해 스위칭 가능한 전도성 경로의 형성을 야기시키는 것으로 여겨진다. 하나 이상의 고전압 펄스들 또는 스위프들은 일반적으로, 실리콘 옥사이드의 소프트 절연 소프트 파괴 포텐셜(soft electrical soft breakdown potential)의 전압에서 또는 그 보다 높은 전압에서 존재하지만, 하드 파괴가 일어나는 전압 미만에서 존재한다. 적절한 규모의 전압 펄스들 또는 스위프들의 적용은 전극 단자들 간의 전자 수송을 지지하는 실리콘 옥사이드 매트릭스 내에 실리콘 나노결정들, 실리콘 나노와이어들, 또는 금속 필라멘트들을 함유한 스위칭 가능한 전도성 경로의 형성을 야기시킨다. 스위칭 가능한 전도성 경로는 충분한 규모의 전압 펄스를 인가함으로써 파괴되고, 이후에 보다 낮은 규모의 전압 펄스를 인가함으로써 재형성될 수 있다. 전도성 경로의 파괴 및 재형성은 각각, 메모리 소자에서 오프 상태 및 온 상태의 작동(operation)에 해당하는 것으로서, 메모리 엘리먼트들 및 멤리스터들과 같이 별개의 오프 상태 및 온 상태에서 전자 소자들을 작동할 수 있게 한다.
다양한 구체예들에서, 본원에 기술된 공정에 의해 제조된 전자 소자들은 두 전기적 콘택트 사이에 갭 영역(gap region)을 한정하도록 배열된 제1 전기적 콘택트 및 제2 전기적 콘택트를 포함한다. 스위칭 가능한 전도성 실리콘 옥사이드를 함유한 스위칭 층은 갭 영역에 존재한다. 적어도 제1 전기적 콘택트는 기판 상에 증착된다. 전자 소자는 히스테르시스 전류 대 전압 성질을 나타낸다.
일부 구체예들에서, 스위칭 가능한 전도성 실리콘 옥사이드는 결함-함유(defect-laden) SiO2이다. 이러한 결함-함유 SiO2는 갭 영역에 존재하는 SiO2로부터 형성될 수 있다. 본 발명의 바람직한 구체예들에서, 결함-함유 SiO2는 본원의 하기에서 더욱 상세히 논의되는 바와 같이 SiO2 매트릭스로부터 포로겐의 제거에 의해 일어난다.
본원에서 사용되는 용어 "스위칭 가능한 전도성 실리콘 옥사이드"는 예를 들어, 소프트 절연 파괴 전압에서 또는 그 보다 높지만 하드 절연 파괴 전압 보다 낮은 전압(즉, 단락을 야기시키는 전압)에서 활성화된 후 히스테리시스 전류 대 전압 거동을 나타내는 실리콘 옥사이드를 지칭한다. 히스테리시스 전류 대 전압 거동으로 인하여, 스위칭 가능한 전도성 실리콘 옥사이드를 함유한 전자 소자는 실질적으로 전도성인 적어도 하나의 온 상태, 및 실질적으로 비-전도성인 적어도 하나의 오프 상태를 갖는다. 임의 이론 또는 메카니즘에 의해 제한하고자 하는 것은 아니지만, 실리콘-실리콘 결합들이 모 실리콘 옥사이드 물질에서 스위칭 가능한 전도성 경로를 형성시키기 위해 실리콘 나노결정들의 형태에서 실리콘-산소 결합들을 대체하는 것으로 여겨진다.
일부 구체예들에서, 스위칭 가능한 전도성 실리콘 옥사이드는 비-화학양론적 실리콘 옥사이드 SiOx이다. 일부 구체예들에서, SiOx는 실리콘 모노옥사이드와 실리콘 디옥사이드 사이의 화학양론을 갖는다(예를 들어, x는 1 보다 크고 2 보다 작다). 더욱 특정 구체예들에서, x는 1.5 내지 2의 범위이다. 더욱더 특정 구체예들에서, x는 1.6 내지 1.8, 또는 1.9 내지 2의 범위이다. 다른 구체예들에서, SiOx는 실리콘 모노옥사이드 보다 작은 화학양론을 갖는다(예를 들어, x는 0 보다 크고 1 보다 작다).
RRAM 적용은 유전체를 통해 스위칭 가능한 전도도를 유도하기 위해 인가된 전기장을 통해 화학적으로 변경될 수 있는 결함들, 또는 기공들이 생성되는 방식으로 유전체가 증착된다는 점에서 저-k 적용들과는 상이하다. 막에서 Si-Si 결합과 같은 피쳐(feature)들은 이러한 성질들을 달성할 수 있다. 다공성 저-k 적용들에서, Si-Si 결합은 막의 절연 성질들의 저하를 야기시킬 수 있다.
RRAM 전자 소자들은 다양한 배향들로 구성될 수 있다. 일부 구체예들에서, 전자 소자들은 기판 상에 이격된 제1 전기적 콘택트 및 제2 전기적 콘택트와 수평 방향으로 존재하며, 여기서, 스위칭 층은 제1 전기적 콘택트와 제2 전기적 콘택트 사이의 기판 상에 존재한다. 본 발명의 방법은 도 1을 참조로 하여 예시되며, 도 1은 예시적인 수평으로 배향된 전자 소자(10)의 개략도를 도시한 것이다.
본 발명의 방법의 제1 단계는 기판(12) 상에 제1 전극(14)을 증착시키는 것이다. 바람직하게, 기판(12)은 반도체 기판이다. 반도체 기판은 하기로부터 선택된 물질일 수 있다: 실리콘, 게르마늄, 실리콘 옥사이드, 실리콘 니트라이드, 실리콘 카바이드, 실리콘 카본니트라이드, 탄소 도핑된 실리콘 옥사이드, 붕소 도핑된 실리콘, 인 도핑된 실리콘, 붕소 도핑된 실리콘 옥사이드, 인 도핑된 실리콘 옥사이드, 붕소 도핑된 실리콘 니트라이드, 인 도핑된 실리콘, 실리콘 니트라이드, 금속, 예를 들어, 구리, 텅스텐, 알루미늄, 코발트, 니켈, 탄탈), 금속 니트라이드, 예를 들어, 티탄 니트라이드, 탄탈 니트라이드, 금속 옥사이드, III/V, 예를 들어, GaAs, InP GaP 및 GaN, 및 이들의 조합.
전극은 예를 들어, Au, Pt, Cu, Al, ITO, 그라펜(graphene), 및 고도로 도핑된 Si와 같은 임의 적합한 전도성 물질 또는 임의 다른 적합한 금속 또는 합금으로부터 제조될 수 있다.
제1 전극(14)의 전도성 물질은 하기 증착 공정들 중 하나를 이용하여 증착될 수 있다: 물리적 증기 증착, 화학적 증기 증착, MOCVD, 및 원자층 증착. 하나의 특별한 구체예에서, 제1 전극(14)은 ALD 공정을 이용하여 증착된다. 이러한 구체예에서, 전도성 물질은 하기 화합물들로부터 선택된 유기금속성 전구체를 사용하여 증착될 수 있다: 알킬 금속, 금속 아미드들, 및 금속 할라이드들.
전극 층들의 두께는 필요성 또는 증착 공정에 따라 달라질 수 있다. 예를 들어, ALD에 의해 증착되는 경우에, 전극 층들의 두께는 통상적으로, 10 내지 20 nm일 것이다.
ALD 또는 MOCVD 증착, 공정에 대하여, 전극 물질을 증착시키기 위해 사용하는데 적합한 전구체들은 예를 들어, (2,4-디메틸펜타디에닐)(에틸사이클로펜타디에닐) 루테늄, 비스(2,4-디메틸펜타디에닐) 루테늄, 2,4-디메틸펜타디에닐) (메틸사이클로펜타디에닐) 루테늄, 비스(에틸사이클로펜타디에닐) 루테늄; 금속 카보닐, 예를 들어, 디코발트 헥사카보닐 t-부틸아세틸렌(CCTBA) 또는 사이클로펜타디에닐 코발트 디카보닐 (CpCo(CO)2), Ru3(CO)12; 금속 아미드, 예를 들어, 테트라키스(디메틸아미노)지르코늄(TDMAZ), 테트라키스(디메틸아미노)티탄(TDMAT), 테트라키스(디에틸아미노)티탄(TDEAT), 테트라키스(에틸메틸아미노)티탄(TEMAT), 3차-부틸이미노 트리(디에틸아미노)탄탈(TBTDET), 3차-부틸이미노 트리(디메틸아미노)탄탈(TBTDMT), 3차-부틸이미노 트리(에틸메틸아미노)탄탈(TBTEMT), 에틸이미노 트리(디에틸아미노)탄탈(EITDET), 에틸이미노 트리(디메틸아미노)탄탈(EITDMT), 에틸이미노 트리(에틸메틸아미노)탄탈(EITEMT), 3차-아밀이미노 트리(디메틸아미노)탄탈(TAIMAT), 3차-아밀이미노 트리(디에틸아미노)탄탈, 펜타키스(디메틸아미노)탄탈, 3차-아밀이미노 트리(에틸메틸아미노)탄탈, 비스(3차-부틸이미노)비스(디메틸아미노)텅스텐(BTBMW), 비스(3차-부틸이미노)비스(디에틸아미노)텅스텐, 비스(3차-부틸이미노)비스(에틸메틸아미노)텅스텐; 금속 할라이드, 예를 들어, 하프늄 테트라클로라이드, 탄탈 펜타클로라이드, 텅스텐 헥사클로라이드를 포함한다.
다음으로, 본 발명의 방법은 제1 전극 상에 다공성 저항성 메모리 물질 층을 형성시키는 단계를 포함하며, 여기서, 다공성 저항성 메모리 층은 (i) 실리콘 전구체 및 포로겐 전구체를 포함하는 가스상 조성물을 증착시키고, 증착 직후에, (ii) 조성물을 UV 방사선에 노출시켜 포로겐 전구체를 제거함으로써 형성된다.
도 1을 계속 참조하면, 본 발명의 방법은 저항성 메모리 물질 층(16)으로서 사용되는 다공성 실리콘-함유 물질 또는 막을 제공한다. 바람직하게, 증착된 다공성 저항성 메모리 물질 층(16)은 실리콘 전구체, 예를 들어, 테트라에톡시실란 또는 임의 다른 실리콘 전구체들과 함께 통상적인 화학적 증기 증착 방법들, 예를 들어, 저압 화학적 증기 증착(LPCVD), 화학적 증기 증착(CVD), 또는 플라즈마 강화 화학적 증기 증착(PECVD)을 이용하여 증착될 수 있는, 실리콘 옥사이드, 탄소 도핑된 실리콘 옥사이드, 실리콘 옥시니트라이드, 실리콘 니트라이드, 탄소 도핑된 실리콘 니트라이드, 다공성 실리콘 옥사이드, 다공성 실리콘 탄소 도핑된 옥사이드로 이루어진 군으로부터 선택된다.
바람직하게, 다공성 실리콘-함유 막(들)은 플라즈마 강화 화학적 증기 증착(PECVD) 또는 원자층 증착(ALD) 공정을 이용하여 증착될 수 있다. PECVD가 바람직하다. 다공성 실리콘-함유 막들은 하나의 층 또는 다중 층들일 수 있다. 일부 구체예들에서, 다공성 실리콘-함유 막은 실리콘 전구체 및 포로겐 전구체를 포함하는 조성물로부터 PECVD 공정을 이용하여 증착되며, 여기서, 탄소의 양은 최적의 말단 메틸; 최적의 브릿징된 탄소; 다공성 막에 대한 최적의 비정질 탄소를 갖는 막을 얻기 위해 실리콘 전구체 및 포로겐의 선택을 통해 조절된다. 탄소 함량 및 타입은 최적화된 전기성형 조건들(예를 들어, 전극들 사이에 가장 낮은 인가된 전압)을 제공하는 결함 밀도를 가지는 경화후 얻어진 막을 제공하기 위해 최적화되었다.
다공성 실리콘-함유 막의 PECVD 증착은 증착된 막의 기공 밀도를 조절하기 위해 조정될 수 있다. 기공 크기는 다른 증착 기술들과 비교하여 PECVD에서 본질적으로 작거나 마이크로다공성이다. 기공 밀도를 조절하고 이에 따라 기공 상호연결성 길이(interconnectivity length)를 조절하기 위해 증착을 최적화하여 얻어진 저항성 메모리 물질의 스위칭 성능을 향상시키고, 전기성형 포텐셜을 감소시키고, 장치 상에서 세트(set) 및 리셋(reset) 가능성을 감소시킨다. 이러한 구체예 또는 대안적인 구체예에서, 다공성 실리콘-함유 막의 기공 밀도는 실리콘 전구체/포로겐 혼합 비를 포함하는 증착 파라미터들에 의해 조절될 수 있다.
다공성 실리콘-함유 물질 또는 막(즉, 저항성 메모리 물질 층(16))은 실리콘 전구체와 포로겐 전구체의 가스상 혼합물을 포함하는 조성물을 사용하여 증착된다. 예시적인 실리콘 전구체들은 테트라에톡시실란, 디에톡시메틸실란, 디메톡시메틸실란, 디-3차부톡시메틸실란, 디-3차펜톡시메틸실란, 디-3차부톡시실란, 디-3차펜톡시실란, 메틸트리아세톡시실란, 디메틸아세타톡시실란, 디메틸디아세톡시실란, 디메틸디메톡시실란, 디메틸디에톡시실란, 메틸트리에톡시실란, 네오헥실트리에톡시실란, 네오펜틸트리메톡시실란, 디아세톡시메틸실란, 페닐디메톡시실란, 페닐디에톡시실란, 페닐트리에톡시실란, 페닐트리메톡시실란, 페닐메틸디메톡시실란, 1,3,5,7-테트라메틸테트라사이클로실록산, 옥타메틸테트라사이클로실록산, 1,1,3,3-테트라메틸디실록산, 1-네오헥실-1,3,5,7-테트라메틸사이클로테트라실록산, 헥사메틸디실록산, 1,3-디메틸-1-아세톡시-3-에톡시디실록산, 1,2-디메틸-1,2-디아세톡시-1,2-디에톡시디실란, 1,3-디메틸-1,3-디에톡시디실록산, 1,3-디메틸-1,3-디아세톡시디실록산, 1,2-디메틸,1,1,2,2-테트라아세톡시디실란, 1,2-디메틸-1,1,2,2-테트라에톡시디실란, 1,3-디메틸-1-아세톡시-3-에톡시디실록산, 1,2-디메틸-1-아세톡시-2-에톡시디실란, 메틸아세톡시(3차)부톡시실란, 메틸실란, 디메틸실란, 트리메틸실란, 테트라메틸실란, 헥사메틸디실란, 테트라메틸디실란, 디메틸디실란, 헥사메틸디실록산(HMDSO), 옥타메틸사이클로테트라실록산(OMCTS), 테트라메틸사이클로테트라실록산(TMCTS), 비스(트리에톡시실릴)메탄, 비스(트리에톡시실릴)에탄, 비스(트리메톡시실릴)메탄, 비스(트리메톡시실릴)에탄, 비스(디에톡시메틸실릴)메탄, 비스(디에톡시메틸실릴)에탄, 비스(메틸디에톡시실릴)메탄, (디에톡시메틸실릴)(디에톡시실릴)메탄, 및 이들의 혼합물들을 포함하지만, 이로 제한되지 않는다.
다공성 층의 바람직한 두께는 약 40 내지 60 nm이다. 그러한 범위는 더 얇거나 더 두꺼울 수 있고, 가능하게는, 요망되는 막 성질들에 따라 20 내지 120 nm일 수 있다. 20 nm 보다 훨씬 얇은 두께는 아마도 너무 누설성을 나타낼 것이다. 100 내지 120 nm 보다 훨씬 두꺼운 두께는 소프트 절연 파괴를 얻기에 더욱 어려울 것이다.
본 발명에서 사용하기에 적합한 다른 실리콘 전구체들은 미국특허번호 제6,846,515호, 미국특허번호 제7,384,471호, 미국특허번호 제7,943,195호, 미국특허번호 제8,293,001호, 미국특허번호 제9,061,317호, 미국특허번호 제8,951,342호, 미국특허번호 제7,404,990호, 미국특허번호 제7,470,454호, 미국특허번호 제7,098,149, 및 미국특허번호 제7,468,290호에 기술된 것들을 포함하며, 이러한 문헌들의 개시내용들은 본원에 참고로 포함된다.
바람직한 구체예들에서, 실리콘 전구체는 테트라에톡시실란, 디-3차부톡시실란, 또는 이들의 혼합물이다.
바람직하게, 실리콘 전구체와 혼합된 포로겐 전구체는 알파-테르피넨, 리모넨, 사이클로헥산, 사이클로옥탄, 감마-테르피넨, 캄펜, 디메틸헥사디엔, 에틸벤젠, 노르보르나디엔, 사이클로펜텐 옥사이드, 1,2,4-트리메틸사이클로헥산, 1,5-디메틸-1,5-사이클로옥타디엔, 캄펜, 아다만탄, 1,3-부타디엔, 치환된 디엔, 및 데카하이드로나프텔렌으로 이루어진 군으로부터 선택된 적어도 하나이다. 바람직한 구체예들에서, 포로겐 전구체는 노르보르나디엔, 사이클로옥탄, 및 이들의 혼합물들로 이루어진 군으로부터 선택된다.
다른 구체예에서, 다공성 실리콘-함유 물질은 둘 이상의 실리콘 전구체들 및 포로겐 전구체를 포함하는 조성물을 사용하여 증착될 수 있다. 이러한 구체예들에서, 포로겐은 알파-테르피넨, 리모넨, 사이클로헥산, 사이클로옥탄, 감마-테르피넨, 캄펜, 디메틸헥사디엔, 에틸벤젠, 노르보르나디엔, 사이클로펜텐 옥사이드, 1,2,4-트리메틸사이클로헥산, 1,5-디메틸-1,5-사이클로옥타디엔, 캄펜, 아다만탄, 1,3-부타디엔, 치환된 디엔, 및 데카하이드로나프텔렌으로 이루어진 군으로부터 선택된 적어도 하나이며; 실리콘 전구체들은 상기 언급된 화합물들의 리스트(list)로부터 선택된다.
사용되는 경우에, 유전 물질 및 저항성 메모리 물질은 동일한 공정 조건들 또는 상이한 공정 조건들 하에서 동일한 실리콘 전구체(들)를 사용하여 증착될 수 있다. 다른 구체예들에서, 유전 물질 및 저항성 메모리 물질은 동일한 공정 조건들 또는 상이한 공정 조건들 하에서 상이한 실리콘 전구체(들)를 사용하여 증착될 수 있다.
추가 구체예에서, 다공성 실리콘-함유 막은, 다공성 실리콘-함유 막의 PECVD 증착 동안 도펀트를 첨가함으로써 도핑될 수 있다. 도펀트들은 Zn, Mg, B, P, As, S, Se, 및 Te를 포함하지만, 이로 제한되지 않는, II족 내지 VI족 원소들로 이루어진 군으로부터 선택될 수 있다. 이러한 도펀트들은 알콕사이드들(트리메틸 보레이트, 트리에틸 보레이트, 트리메틸 포스페이트, 트리메틸 포스파이트), 하이드라이드들(AsH3, PH3, H2Se, H2Te), 디메틸 아연, 디메틸 마그네슘, 디메틸 텔루라이드, 디메틸 셀레나이드, 트리메틸 포스핀, 트리메틸 비소 또는 디에톡시메틸실릴포스핀과 같은, 실리콘-함유 전구체들에 테더링된 도펀트들로서 공동-증착될 수 있다.
다른 구체예에서, 금속 또는 금속 옥사이드는 다공성 실리콘-함유 막들의 저항성 거동을 개선시키기 위해 다공성 실리콘-함유 막들에 첨가될 수 있다. 물리적 증기 증착(PVD) 및 금속-옥사이드 화학적 증기 증착(MOCVD)이 증착된 금속에 사용될 수 있지만, 옥사이드의 기공이 통상적으로 10 nm 미만이기 때문에, PVD 또는 ALD가 바람직하다. 다공성 실리콘-함유 막들 막에 첨가된 금속의 농도는 RRAM 소자로서 작동할 때 낮은 전도 상태와 높은 전도 상태 사이에서의 저항률(resistivity)의 차이를 보존하기 위해 조절될 수 있다. 사용될 수 있는 예시적인 금속 전구체들은 금속 알킬, 예를 들어, 디에틸 아연, 트리메틸알루미늄, (2,4-디메틸펜타디에닐)(에틸사이클로펜타디에닐) 루테늄, 비스(2,4-디메틸펜타디에닐) 루테늄, 2,4-디메틸펜타디에닐) (메틸사이클로펜타디에닐) 루테늄, 비스(에틸사이클로펜타디에닐) 루테늄; 금속 카보닐, 예를 들어, 디코발트 헥사카보닐 t-부틸아세틸렌(CCTBA) 또는 사이클로펜타디에닐 코발트 디카보닐 (CpCo(CO)2), Ru3(CO)12; 금속 아미드, 예를 들어, 테트라키스(디메틸아미노)지르코늄(TDMAZ), 테트라키스(디에틸아미노)지르코늄(TDEAZ), 테트라키스(에틸메틸아미노)지르코늄(TEMAZ), 테트라키스(디메틸아미노)하프늄(TDMAH), 테트라키스(디에틸아미노)하프늄(TDEAH), 및 테트라키스(에틸메틸아미노)하프늄(TEMAH), 테트라키스(디메틸아미노)티탄(TDMAT), 테트라키스(디에틸아미노)티탄(TDEAT), 테트라키스(에틸메틸아미노)티탄(TEMAT), 3차-부틸이미노 트리(디에틸아미노)탄탈(TBTDET), 3차-부틸이미노 트리(디메틸아미노)탄탈(TBTDMT), 3차-부틸이미노 트리(에틸메틸아미노)탄탈(TBTEMT), 에틸이미노 트리(디에틸아미노)탄탈(EITDET), 에틸이미노 트리(디메틸아미노)탄탈(EITDMT), 에틸이미노 트리(에틸메틸아미노)탄탈(EITEMT), 3차-아밀이미노 트리(디메틸아미노)탄탈(TAIMAT), 3차-아밀이미노 트리(디에틸아미노)탄탈, 펜타키스(디메틸아미노)탄탈, 3차-아밀이미노 트리(에틸메틸아미노)탄탈, 비스(3차-부틸이미노)비스(디메틸아미노)텅스텐(BTBMW), 비스(3차-부틸이미노)비스(디에틸아미노)텅스텐, 비스(3차-부틸이미노)비스(에틸메틸아미노)텅스텐; 금속 할라이드, 예를 들어, 하프늄 테트라클로라이드, 탄탈 펜타클로라이드, 텅스텐 헥사클로라이드를 포함하지만, 이로 제한되지 않는다.
또한, 추가 구체예에서, 다공성 실리콘-함유 물질 또는 층(16)은 다공성 실리콘-함유 막들에 도입되거나 대안적으로 이러한 막들에 인접할 수 있는 제2 실리콘-함유 층을 포함할 수 있다. 이러한 구체예에서, 실리콘-함유 층은 시클릭 화학적 증기 증착(CCVD; cyclic chemical vapor deposition) 또는 원자층 증착을 통해 증착될 수 있다. 하나의 특정 구체예에서, 제2 실리콘-함유 층은 다공성 실리콘-함유 물질 내측의 기공들의 표면과 반응시키기 위해 제2 실리콘-함유 전구체를 도입함으로써 Si-OH를 Si-O-SiH3 또는 Si-O-SiH2로 변환시키는, SiH3 또는 SiH2 기들로 이루어진 막의 단일층을 포함하며, 이는 후속 공정에서 전기성형 방법(eletroforming method)을 통해 나노 실리콘 입자들로 변환될 수 있다. 제2 실리콘-함유 막을 증착시키기 위한 제2 실리콘-함유 전구체의 예는 (a) 클로로실란들, 예를 들어, 모노클로로실란 및 모노클로로디실란; (b) 오가노아미노실란들, 예를 들어, 디-이소-프로필아미노실란, 디-2차-부틸아미노실란, 디-이소-프로필아미노디실란, 디-2차-부틸아미노디실란, 비스(3차-부틸아미노)실란, 비스(디메틸아미노)실란, 비스(디에틸아미노)실란, 비스(에틸메틸아미노)실란; (c) 트리실릴아민 및 이의 유도체들; 및 (d) 비스(디실릴아미노)실란 H2Si((NSiH3)2)2를 포함하지만, 이로 제한되지 않는다. 특정 구체예들에서, 여러 방식으로 다양한 탄소 수준이 달성될 수 있는 막을 수득하기 위해 경화 증착된 조밀한 유기실리케이트 유리가 사용될 수 있다.
하기는 다공성 실리콘-함유 막들을 형성시키거나 최적화하기 위한 예시적인 방법이다:
(a) 광대역 UV 방사선 및 오존을 사용하여 기공들을 생성시키고 모든 휘발성 잔부를 제거하고(strip out), 이후에 매우 낮은 소광 계수 < 0.001를 갖는 다공성 실리콘-함유 막들을 형성시키는 단계;
(b) H2 플라즈마와 조합하여 광대역 UV를 사용하여 기공들을 생성시키고, Si에 결합된 수소로 대체하여 Si-CH3를 제거하는 단계. 이러한 Si-H 결합들은 전기성형 공정에서 가능한 결함 사이트로서 역할을 하여, 활성화에 대한 요망되는 가능성을 낮춘다; 및/또는
(c) EUV(< 176nm)를 이용하여 기공들을 생성시키고 Si-CH3을 제거하여 Si-H로 대체하는 단계. 이러한 Si-H 결합들은 전기성형 공정에서 가능한 결함 사이트로서 역할을 하여, 활성화에 대한 요망되는 가능성을 낮춘다.
유기실리케이트 막으로부터 포로겐들의 선택적 제거를 위한 광경화는 하기 조건들 하에서 수행된다.
환경은 불활성(예를 들어, 질소, CO2, 희가스들(He, Ar, Ne, Kr, Xe), 등), 산화성(예를 들어, 공기, 산소 희박 환경들, 산소 풍부 환경들, 오존, 아산화질소, 등), 또는 환원성(예를 들어 희박 또는 풍부 탄화수소들, 수소, 등)일 수 있다. 온도는 바람직하게 주변 내지 500℃이다. 출력(power)은 바람직하게, 0 내지 5000 W이다. 파장은 바람직하게, IR, 가시광선, UV 또는 원 UV(deep UV)(파장 < 200 nm)이다. 전체 경화 시간은 바람직하게, 0.01분 내지 12시간이다.
증착된 막에서 포로겐은 반응 챔버에 도입된 포로겐과 동일한 형태일 수 있거나 그렇지 않을 수 있다. 또한, 포로겐 제거 공정은 막으로부터 포로겐 또는 이의 단편들을 유리시킬(liberate) 수 있다. 본질적으로, 포로겐 시약, 예비 막에서의 포로겐, 및 제거될 포로겐은 동일한 종일 수 있거나 그렇지 않을 수 있지만, 이러한 것들 모두가 포로겐 시약(또는 포로겐 치환체)로부터 비롯된 것이 바람직하다. 본 발명의 공정 전반에 걸쳐 포로겐이 변경되거나 변경되지 않은 지와는 무관하게, 본원에서 사용되는 용어 "포로겐"은 기공-형성 시약들(또는 기공-형상 치환체들) 및 이들의 유도체들을 포함하도록 의도되며, 어떠한 형태로든지, 이러한 것들은 본 발명의 전체 공정 전반에 걸쳐 발견된다.
저항성 메모리 물질의 전체 기공률은 공정 조건들 및 요망되는 최종 막 성질들에 따라 5 내지 75%일 수 있다. 이러한 막들은 바람직하게, 2.0 g/ml 미만, 또는, 대안적으로, 1.5 g/ml 미만 또는 1.25 g/ml 미만의 밀도를 갖는다. 바람직하게, 본 발명의 저항성 메모리 물질은 포로겐 없이 형성된 유사한 실리콘-함유 막의 밀도 보다 적어도 10% 낮은 밀도, 더욱 바람직하게, 적어도 20% 낮은 밀도를 갖는다.
본 발명의 방법은 또한 다공성 저항성 메모리 물질 층(16)의 상부 상에 제2 전극(18)을 증착시키는 단계를 포함한다. 제1 전극(14)과 관련하여 상기에 기술된 동일한 공정 및 전도성 물질들이 제2 전극(18)을 증착시키기 위해 사용될 수 있다.
장치 내에 함유된 물질들 중 하나 이상을 형성시키기 위한 본원에 기술된 증착 방법들의 특정 구체예들은 소비되지 않은 반응물들 및/또는 반응 부산물들을 제거하기 위해 하나 이상의 퍼지 가스들을 사용한다. 적합한 퍼지 가스(들)는 소자를 증착시키기 위해 사용되는 전구체들과 반응하지 않는 가스들이다. 예시적인 퍼지 가스들은 아르곤(Ar), 질소(N2), 헬륨(He), 네온, 수소(H2), 및 이들의 조합들을 포함하지만, 이로 제한되지 않는다.
반응을 유발시키고 기판 상에 실리콘-함유 막 또는 코팅을 형성시키기 위해 실리콘-함유 전구체, 포로겐 전구체, 산소-함유 공급원, 질소-함유 공급원, 환원제, 다른 전구체들 및/또는 이들의 조합 중 적어도 하나에 에너지가 적용된다. 이러한 에너지는 열, 플라즈마, 마이크로파 플라즈마, 펄스화된 플라즈마, 헬리콘 플라즈마, 고밀도 플라즈마, 유도결합 플라즈마, X-선, e-빔, 광자, 원격 플라즈마 방법들, 및 이들의 조합들에 의해 제공될 수 있지만, 이로 제한되지 않는다. 특정 구체예들에서, 기판 표면에서 플라즈마 특징들을 변경시키기 위해 2차 RF 주파수 소스가 사용될 수 있다. 증착이 플라즈마를 수반하는 구체예들에서, 플라즈마-발생된 공정은 플라즈마가 반응기에서 직접적으로 발생되는 직접 플라즈마-발생된 공정, 또는 대안적으로, 플라즈마가 반응기의 외측에서 발생되고 반응기 안으로 공급되는 원격 플라즈마-발생된 공정을 포함할 수 있다.
전구체들은 다양한 방식들로 PECVD 또는 ALD 반응기와 같은 반응 챔버로 전달될 수 있다. 일 구체예에서, 액체 전달 시스템이 사용될 수 있다. 대안적인 구체예에서, 저휘발성 물질을 체적으로(volumetrically) 전달시킬 수 있고 전구체의 열 분해 없이 재현 가능한 이송 및 증착을 초래하기 위해, 결합된 액체 전달 및 플래시 증기화 공정 유닛, 이를테면, 예를 들어, MSP Corporation(Shoreview, MN)에 의해 제작된 터보 기화기가 사용될 수 있다. 액체 전달 포뮬레이션들에서, 본원에 기술된 전구체들은 순 액체 형태(neat liquid form)로 전달될 수 있거나, 대안적으로, 이를 포함하는 용매 포뮬레이션들 또는 조성물들에서 사용될 수 있다. 이에 따라, 특정 구체예들에서, 전구체 포뮬레이션들은 기판 상에 막을 형성시키기 위해 제공된 최종 용도 적용에서 요망되거나 유리할 수 있는 바와 같이 적합한 특징의 용매 성분(들)을 포함할 수 있다.
특정 구체예들에서, 전구체 캐니스터들에서 반응 챔버로 연결하는 가스 라인들은 공정 요건들에 따라 하나 이상의 온도들로 가열되며, 적어도 하나의 실리콘-함유 전구체의 용기는 버블링을 위해 하나 이상의 온도들에서 유지된다. 다른 구체예들에서, 적어도 하나의 실리콘-함유 전구체를 포함하는 용액은 직접 액체 주입을 위한 하나 이상의 온도들에서 유지된 기화기(vaporizer)에 주입된다.
증착을 위한 반응기 또는 증착 챔버의 온도는 하기 종결점들 중 하나로부터의 범위일 수 있다: 주변 온도 또는 25℃; 100℃; 200℃; 250℃; 300℃; 350℃; 400℃; 450℃; 500℃ 및 이들의 임의 조합들. 이와 관련하여, 증착을 위한 반응기 또는 증착 챔버의 온도는 주변 온도 내지 1000℃, 약 150℃ 내지 약 400℃, 약 200℃ 내지 약 400℃, 약 300℃ 내지 600℃, 또는 본원에 기술된 온도 종결점들의 임의 조합들의 범위일 수 있다.
반응기 또는 증착 챔버의 압력은 약 0.1 Torr 내지 약 760 Torr, 바람직하게, 10 torr 미만의 범위일 수 있다. 전구체들, 산소 공급원, 질소 공급원, 및/또는 다른 전구체들, 공급원 가스들, 및/또는 시약들을 공급하는 개개 단계는 얻어진 실리콘-함유 막의 화학양론적 조성을 변경시키기 위해 이러한 것들을 공급하기 위한 시간을 변경시킴으로써 수행될 수 있다.
본 발명의 공정에 의해 제조될 수 있는 소자들의 구성들의 예들은 미국특허번호 제9,129,676호에서 확인될 수 있으며, 이러한 문헌은 본원에 참고로 포함된다.
본 발명은 하기 실시예를 참조로 하여 보다 상세히 예시될 것이지만, 본 발명이 이러한 것으로 한정되지 않는 것으로 간주되지 않는다는 것이 이해되어야 한다.
실시예
하기 실시예들은 막들을 증착시키고 막에서 기공들을 생성시키기 위해 사용되는 공정 조건들에 대해 얻어진 소자 결과들을 나타낸 것이다.
모든 실험들을 도핑되지 않은 TEOS 공정 키트를 이용하여, Advance Energy 2000 rf 발생기가 장착된 200mm DxZ 챔버에서의 Applied Materials Precision-5000 시스템 상에서 수행하였다. 레시피(recipe)는 하기 기본 단계들을 포함하였다: 초기 셋-업 및 가스 흐름들의 안정화, 증착, 및 웨이퍼 제거 전 챔버의 퍼지/배기.
막들을 증착시킨 직후에, 메모리 시험 구조들을 하기와 같이 웨이퍼 상에 쌓았다. 금으로부터 제조된 상부 전극을 다공성 옥사이드 상에 증착하였다. 저-저항률 Si 기판은 하부 전극으로서 제공되었다. 총 5개의 메모리 셀 어레이들을 쌓았으며, 각각은 웨이퍼를 가로질러 20개의 셀을 함유한다.
웨이퍼 당 모두 100개의 셀들 또는 소자들을 다공성 유전체를 가로지르는 전류-전압 스위프들을 이용하여 시험하였다. 전류 대 전압의 프로파일을 이용하여 메모리 스위칭 유닛들로서 작동되는 소자들이 유전체의 하드 파괴가 일어날 때까지 비-전도성인 경우, 또는 낮은 인가된 전압에서 전도성이거나 누설되는 경우를 결정하였다. 이러한 3가지 조건들(하드 파괴, 누설되는 셀들) 중 2가지는 불합격된 소자를 지시할 것이다. 클리어 세트(clear set) 및 리셋 포인트(reset point)들을 갖는 히스테리시스 전압-전류 스위프는 작업 스위칭 가능한 메모리 소자를 지시할 것이다. 도 2는 전류-전압 스위프들을 얻기 위한 시험 구조를 예시하는 것이다. 도 3a 내지 도 3c는 a) 하드 절연 파괴가 일어날 때까지 충분히 전도성이 아니거나, b) 낮은 인가된 전압에서 너무 전도성이거나 누설되거나, c) 스위칭 메모리 소자들로서 적합한 히스테리시스 전류-전압 스위프를 나타내는, 셀들에 대해 얻어진 세 가지 반응을 나타낸다. 상세하게, 도 3a는 고전위가 인가되고 하드 절연 파괴 또는 단락이 SiOx 막에서 발생할 때까지 전도도의 증가를 나타내지 않는 순방향 전압 스위프를 예시한다. 전류 밀도가 다시 0 볼트까지의 스위프 동안 높게 유지되기 때문에 역방향 스위프는 단락의 영향을 나타낸다. 도 3b는 순반향 스위프가 매우 낮은 인가된 전압에서 전도도의 상당한 증가를 나타냄을 예시하고 있는데, 이는 SiOx 막이 너무 누설되거나 전도성을 나타내어 매우 낮은 전위에서 하드 파괴를 야기시킴을 지시하는 것이다. 도 3c 저항성 메모리 소자의 히스테리시스 전류-전압 프로파일을 나타낸 히스테리시스 전류-전압 스위프를 예시한다.
기판 컨디셔닝: 이러한 개발 작업을 위해 사용되는 기판들은 저 저항률 p 타입 Si(0.005 Ω-cm)이었다. 실온에서, 이러한 기판들은 약 8 내지 10A의 표면 천연 옥사이드(native oxide)를 함유하였는데, 이는 결함이 존재하지 않는 고품질 열적 옥사이드이다. 이러한 천연 옥사이드가 Si 기판에 대한 결함 유도 전도 경로들의 완성을 방해할 수 있을 것으로 가정된다. SiOx 막들의 증착 이전에, 조밀한 열적 SiOx 천연 옥사이드 표면을 일부 웨이퍼들에 대해 제거하였다. 평가되는 제1 제거 방법은 묽은(5%) HF 용액을 사용하는 습식 에치이다. 웨이퍼를 교반하면서 10분의 시간 동안 묽은 HF 용액에 딥핑하고, 이후에, DI수에서 린싱하고, 건조시켰다. 이러한 웨이퍼들을 후속하여 5분 내의 천연 옥사이드 스트립의 증착을 위해 P5000으로 옮겨서, 표면의 재산화를 방지하였다.
천연 옥사이드의 HF 제거를 위한 대안적인 방법은 천연 옥사이드를 에칭시키는 F 라디칼들을 발생시키기 위해 인-시튜 플라즈마 또는 원격 플라즈마 소스(RPS; Remote Plasma Source) 기반 플라즈마를 사용하였다. 이러한 공정에서, 웨이퍼를 증착 챔버에 넣고, 인-시튜 NF3 또는 RPS NF3 플라즈마를 점화시키고 사용하여 천연 옥사이드를 제거하였다. 하기 표 I에 명시된 바와 같이, 천연 옥사이드를 제거하기 위한 플라즈마 기반 방법이 스위칭 메모리 소자들에 대한 수율을 상당히 개선시킨다는 것을 결정하였다.
실시예 1: 850 mg/min 사이클로옥탄 흐름; 150 mg/min DEMS 흐름; 100 sccm CO2 캐리어 가스; 20 sccm O2, 700 와트의 인가된 플라즈마 출력; 8 torr의 챔버 압력; 300℃의 서셉터 온도, 45 내지 55 nm의 사전 UV 경화 막 두께를 수득하는 증착 시간 90초의 공정 조건들을 이용하여 SiOx 막들을 증착시킴으로써, 천연 옥사이드 제거 공정들의 비교를 수행하였다. 3가지 기판 컨디셔닝 방법들을 평가하였다: 묽은 HF 습식 에치 인-시튜 NF3 플라즈마, 천연 옥사이드 스트립 없음. 두 개의 20 소자 어레이들에 대한 시험 결과들은 표 I에 포함되어 있다: 천연 옥사이드를 제거하기 위해 사용되는 인-시튜 NF3 플라즈마는 어레이 당 20 소자들로부터 최고 항복(yield)을 제공하였다.
표 1: 증착 전 기판 처리의 세 가지 상이한 방법을 이용한 단일 공정을 위한 소자 항복: 천연 옥사이드의 습식 에칭, 천연 옥사이드의 인-시튜 플라즈마 에칭, 및 천연 옥사이드의 제거 없음.
Figure pct00001
실시예 2: 포로겐에 대한 구조 형성제(structure former)의 3가지 상이한 혼합 비율들을 사용함으로써 전기적 스위칭 성질들에 대한 막 기공률의 비교를 수행하였다. 이러한 것들은 70% 포로겐/30% 구조 형성제; 80% 포로겐/20% 구조 형성제; 90% 포로겐/10% 구조 형성제를 포함하였다. SiOx 막들의 전도성의 증가가 전류가 막을 통과시키기 위해 충분한 결함 밀도를 생성시키는 것을 필요로 하는 것으로 사료된다. 이러한 것을 달성하기 위한 두 가지 방법들은 기공 크기 또는 기공 밀도를 기초로 한 것이다. 5 내지 10 nm 직경의 메소기공들의 사용은 하나의 전극에서 다른 전극에 상호연결되는 연속 다공성 네트워크를 생성시킬 수 있다. PECVD를 이용하여 증착된 다공성 막들은 통상적으로 마이크로기공들 또는 < 2 nm의 직경을 갖는 기공들을 수득한다. 기공 크기들이 작을 수록, 통상적으로 퍼센트 기공률로서 표현되는 기공 밀도 또는 다공성 부피는 전도성 경로들을 확립시키기 위해 더욱 중요하게 된다. 다공성 SiOx 막들에 대한 PECVD의 적용에서, 기공 밀도는 다른 인자들 중에서 구조 형성제 대 포로겐 비율의 선택에 의해 조절될 수 있다. 불충분한 기공 밀도가 존재하는 경우에, 전극들 사이의 전도성 경로는 확립되지 않을 것이며, 막은 궁극적으로, 하드 절연 파괴를 겪게 될 것이다. 기공률이 너무 큰 경우에, 이는 막에서 탄소의 양 및 타입을 포함하는 전도도에 영향을 미치는 다른 인자들과 조합하거나, SiOx 기반 다공성 막들이 낮은 인가된 전위들에서 전도성을 및 단락을 나타내거나, 전류는 OFF 상태에서 전극들 사이에서 누설될 수 있다(누설 전류가 너무 높음). 최적의 기공률은 비교적 낮은 저압에서 세팅되고, 보다 높은 전압에서 리셋되는 히스테리시스 전류-전압 스위프들을 갖는 막들을 제공할 것이고, 인가된 전압이 변함에 따라 앞뒤로 스위칭될 수 있다. 하기 3개의 막들을 유사한 조건들 하에서 증착하였다: 전체 전구체 흐름 1000 mg/min을 사용하였다. 70:30 경우에서, 이는 700 mg/min 사이클로옥탄 및 300 mg/min TEOS; 80:20 - 800 mg/min 사이클로옥탄 및 200 mg/min TEOS; 90:10 - 900 mg/min 사이클로옥탄 및 100 mg/min TEOS로 이루어졌다. TEOS 및 사이클로옥탄 각각에 대해 100 sccm CO2의 캐리어 가스 흐름들을 사용함; 20 sccm의 O2 흐름; 플라즈마 출력은 700 와트임; 챔버 압력 8 torr; 300℃의 증착 온도. 45 내지 55 nm의 두께를 갖는 막들을 모두 세 가지 조건들에 대해 증착시키고, 이후에 후속하여 포로겐을 제거하고 기공들을 생성시키기 위해 90초 동안 광대역 UV 소스를 이용하여 어닐링하였다. 막 기공률 용적을 엘립소미터 기공률분석법(EP; Ellipsometric Porosimitry)에 의해 결정하였고, 탄소 함량을 X-선 광전자 분광법(XPS; X-ray Photoelectron Spectroscopy)에 의해 결정하였으며, 수치는 하기 표 II에 포함되어 있다. 예상되는 바와 같이, 가장 높은 포로겐 대 구조 형성제 비(90:10)를 갖는 공정은 가장 높은 기공률 및 탄소 함량을 함유하였다. 메모리 소자들을 구성하기 위해 이러한 세 가지 막들을 사용하였고, 상기에 기술된 바와 같이 시험하였다. 각 막에 대해 얻어진 전류-전압 프로파일들은 도 4a 내지 도 4c에 도시되어 있다. 상세하게, 도 4a는 28V의 인가된 전위에서 유전체의 하드 파괴를 나타낸다. 이러한 막들은 ca. 25%의 기공 밀도 및 매우 낮은 잔류 탄소를 갖는다. 도 4b는 저항성 메모리 스위칭 소자의 히스테리시스 전류-전압 프로파일을 도시한 것이다. 이러한 막은 > 25%의 기공 밀도 및 < 10% 탄소 함량을 갖는다. 도 4c는 매우 낮은 인가된 전위에서 전기적으로 파괴시키는 막의 프로파일을 도시한 것으로서, 메모리 스위칭 소자로서 역할을 하기에 충분히 절연적이지 않다. 이러한 막은 기공률 > 30% 및 잔류 탄소 > 20%를 갖는다. 높은 기공률 및 잔류 탄소의 조합은 낮은 인가된 전위에서 조기 절연 파괴를 야기시킬 수 있었다.
표 II: PECVD 동안 구조 형성제에 대한 포로겐의 혼합 비율과 증착된 막에서 기공 밀도 및 탄소 함량 간의 관계
Figure pct00002
소자 결과는 도 3a에 도시된 바와 같은 불충분한 기공률을 갖는 막들에서, 결함 유도 소프트 파괴가 일어나지 않았으며 하드 파괴 또는 비가역적으로 단란된 막이 전류-전압 프로파일에 도시된 바와 같은 결과를 나타냄을 지시하였다. 소자 결과들은 또한, 높은 기공률 및 높은 잔류 탄소 함량을 갖는 막들이 낮은 인가된 전위에서 너무 쉽게 전도성이거나 누설될 수 있다는 것을 지시한다. > 25%의 기공률 및 < 20%의 탄소 함량을 갖는 막들은 메모리 스위칭 능력을 나타내었다. 막에서 기공률 및 탄소 함량의 양은 막들을 증착시키고 경화시키기 위해 사용되는 증착 및 경화 조건을 기초로 하여 조정될 수 있다.
실시예 3: 전도성 경로들이 막의 전체 두께를 횡단하게 하기 위해 요망되는 기판 컨디셔닝 및 충분한 기공 밀도의 발견 후에, 막들을 80:20 및 85:15의 포로겐 대 구조 형성제 비들을 이용하여 증착시키고 시험하였다. 탄소 함량을 ≤ 20%까지 감소시키기 위해 이러한 막들을 충분히 긴 시간 동안 경화시켰다. 증착 조건들은 구조 형성제 TEOS(150 또는 200 mg/min) 및 사이클로옥탄(850 또는 800 mg/min)의 1000 mg/min 전체 전구체 흐름, 각 전구체에 대한 100 sccm CO2 캐리어 가스, 20 sccm의 O2 흐름; 700 와트 RF 출력, 8 torr 챔버 압력, 300 C 증착 온도로 이루어졌다. 45 내지 60 nm의 두께를 갖는 막들을 증착시키고, 90초 동안 광대역 UV 소스를 이용하여 UV 경화시켰다. 도 2에 도시된 바와 같인 메모리 소자들을 구성하기 위해 후속하여 막들을 사용하였다. 도 5a 및 도 5b에 도시된 예시적인 전류-전압 스위프 프로파일들에 따른 스위칭 능력(switching capability)에 대해 막들을 평가하였는데, 이는 80:20(도 5a) 및 85:15(도 5b)의 포로겐 대 구조 형성제 비를 이용하여 증착된 다공성 PECVD 기반 SiOx 막들에 대한 히스테리시스 프로파일을 나타낸다. 두 막들 모두는 ca. 3.5 내지 4.5V의 소프트 파괴 및 ca. 10V의 비활성화를 나타내었다.
두 막들 모두는 히스테리시스 스위칭 성질들을 나타내었는데, 이는 저항성 메모리 스위칭 매체로서 사용하기 위한 포텐셜을 지시하는 것이다. 기공률 및 탄소 함량의 특정 막 성질들은 하기 표 III에 나타내었다.
표 III: 80:20 및 85:15의 포로겐 대 구조 형성제 비로부터 증착된 PECVD 기반 SiOx 막들의 기공률 및 탄소 함량
Figure pct00003
실시예 4: 다공성 PECVD SiOx 기반 막들의 성공적인 배치에 대한 중요 구성요소는 프로그래밍된 전도도를 보유하는 능력, 또는 연장된 시간 동안 온-오프 상태이다. 도 5b에서 증착된 막들로부터 제작된 소자 상에서 이러한 메모리 보존을 시험하였고, 도 6a에 도시되어 있다. 1V의 인가된 전위에서 전류를 측정하는 경우에, > 104 Acm-2의 전류 밀도 차이는 105초의 시간 동안 유지되었다.
다공성 PECVD SiOx 기반 막들의 성공적인 배치에 대한 다른 중요한 구성요소는 다수의 스위칭 사이클 동안 전도상 상태에서 비-전도성 상태로 스위칭하는 능력이다. PECVD 기반 다공성 SiOx 막들의 프로그래밍 용량을 1V에서 전류를 측정하면서, 전도성 또는 온 상태에서 절연 또는 오프 상태로의 반복된 스위칭에 의해 시험하였다. 각 상태에 대한 측정된 전류들은 도 6b에 도시되어 있으며, 여기서, 소자는 103 스위칭 사이클 동안 전도성 상태들 사이의 > 103의 전류 밀도 차이를 제공하는 것으로 확인되었다.
본 명세서에서 예시되고 논의된 구체예들은 단지, 본 발명을 제조하고 사용하기 위해 본 발명자들에게 공지된 최선의 방법을 당업자에게 교시하기 위해 의도된 것이다. 본 명세서에서 어떠한 부분도 본 발명의 범위를 제한하는 것으로 고려되지 않아야 한다. 제시된 모든 실시예들은 예시적인 것이고, 비-제한적인 것이다. 본 발명의 상기 기술된 구체예들은 상기 교시들을 고려하여 당업자에 의해 인식되는 바와 같이, 본 발명을 벗어나지 않으면서, 개질되거나 변경될 수 있다. 본 발명이 입구가 넓은 용기(wide mouth container)에 대하여 기술되었지만, 본 발명에 따른 패널 곡률의 기능은 표준 마감(즉, 피니시를 갖는 넓은 마우스 넥(wide mouth neck)이 아님)으로 작동하여야 한다. 이에 따라, 청구범위 및 이의 균등물들 내에, 본 발명이 특별히 기술된 것과 달리 실행될 수 있는 것으로 이해되어야 한다.

Claims (15)

  1. 저항성 랜덤-액세스 메모리 소자(resistive random-access memory device)를 형성시키는 방법으로서,
    기판 상에 제1 전극을 증착시키는 단계;
    제1 전극 상에 다공성 저항성 메모리 물질 층을 형성시키는 단계로서, 다공성 저항성 메모리 층이, (i) 실리콘 전구체 및 포로겐 전구체를 포함하는 가스상 조성물을 증착시키고 증착 직후에 (ii) 조성물을 UV 방사선에 노출시킴으로써 포로겐 전구체를 제거함으로써, 형성되는 단계; 및
    다공성 저항성 메모리 물질 층의 상부 상에 제2 전극을 증착시키는 단계를 포함하는 방법.
  2. 제1항에 있어서, 실리콘 전구체가 테트라에톡시실란, 디에톡시메틸실란, 디메톡시메틸실란, 디-(3차)부톡시메틸실란, 디-3차펜톡시메틸실란, 디-3차부톡시실란, 디-3차펜톡시실란, 메틸트리아세톡시실란, 디메틸아세타톡시실란, 디메틸디아세톡시실란, 디메틸디메톡시실란, 디메틸디에톡시실란, 메틸트리에톡시실란, 네오헥실트리에톡시실란, 네오펜틸트리메톡시실란, 디아세톡시메틸실란, 페닐디메톡시실란, 페닐디에톡시실란, 페닐트리에톡시실란, 페닐트리메톡시실란, 페닐메틸디메톡시실란, 1,3,5,7-테트라메틸테트라사이클로실록산, 옥타메틸테트라사이클로실록산, 1,1,3,3-테트라메틸디실록산, 1-네오헥실-1,3,5,7-테트라메틸사이클로테트라실록산, 헥사메틸디실록산, 1,3-디메틸-1-아세톡시-3-에톡시디실록산, 1,2-디메틸-1,2-디아세톡시-1,2-디에톡시디실란, 1,3-디메틸-1,3-디에톡시디실록산, 1,3-디메틸-1,3-디아세톡시디실록산, 1,2-디메틸,1,1,2,2-테트라아세톡시디실란, 1,2-디메틸-1,1,2,2-테트라에톡시디실란, 1,3-디메틸-1-아세톡시-3-에톡시디실록산, 1,2-디메틸-1-아세톡시-2-에톡시디실란, 메틸아세톡시(3차)부톡시실란, 메틸실란, 디메틸실란, 트리메틸실란, 테트라메틸실란, 헥사메틸디실란, 테트라메틸디실란, 디메틸디실란, 헥사메틸디실록산(HMDSO), 옥타메틸사이클로테트라실록산(OMCTS), 테트라메틸사이클로테트라실록산(TMCTS), 비스(트리에톡시실릴)메탄, 비스(트리에톡시실릴)에탄, 비스(트리메톡시실릴)메탄, 비스(트리메톡시실릴)에탄, 비스(디에톡시메틸실릴)메탄, 비스(디에톡시메틸실릴)에탄, 비스(메틸디에톡시실릴)메탄, (디에톡시메틸실릴)(디에톡시실릴)메탄, 및 이들의 혼합물들로 이루어진 군으로부터 선택된 적어도 하나인 방법.
  3. 제2항에 있어서, 실리콘 전구체가 디-3차부톡시실란, 디-3차펜톡시실란, 테트라에톡시실란(TEOS), 테트라메톡시실란 및 이들의 혼합물로 이루어진 군으로부터 선택되는 방법.
  4. 제1항에 있어서, 포로겐이 알파-테르피넨, 리모넨, 사이클로헥산, 사이클로옥탄, 감마-테르피넨, 캄펜, 디메틸헥사디엔, 에틸벤젠, 노르보르나디엔, 사이클로펜텐 옥사이드, 1,2,4-트리메틸사이클로헥산, 1,5-디메틸-1,5-사이클로옥타디엔, 캄펜, 아다만탄, 1,3-부타디엔, 치환된 디엔, 및 데카하이드로나프텔렌으로 이루어진 군으로부터 선택된 적어도 하나인 방법.
  5. 제3항에 있어서, 포로겐이 노르보르나디엔, 알파-테르피넨 또는 사이클로옥탄을 포함하는 방법.
  6. 제1항에 있어서, 실리콘 전구체 및 포로겐 전구체를 포함하는 가스상 조성물이 플라즈마 강화 화학적 증기 증착(PECVD; plasma enhanced chemical vapor deposition) 또는 플라즈마 강화 사이클릭 화학적 증기 증착(PECCVD) 공정 중 어느 하나에 의해 증착되는 방법.
  7. 제1항에 있어서, 기판이 실리콘, 게르마늄, 실리콘 옥사이드, 실리콘 니트라이드, 실리콘 카바이드, 실리콘 카본니트라이드, 탄소 도핑된 실리콘 옥사이드, 붕소 도핑된 실리콘, 인 도핑된 실리콘, 붕소 도핑된 실리콘 옥사이드, 인 도핑된 실리콘 옥사이드, 붕소 도핑된 실리콘 니트라이드, 인 도핑된 실리콘, 실리콘 니트라이드, 구리, 텅스텐, 알루미늄, 코발트, 니켈, 탄탈, 티탄 니트라이드, 탄탈 니트라이드, 금속 옥사이드, GaAs, InP GaP 및 GaN, 및 이들의 조합으로 이루어진 군으로부터 선택된 물질인 방법.
  8. 제1항에 있어서, 제1 전극이 알킬 금속, 금속 아미드들, 금속 알콕사이드, 및 금속 할라이드로 이루어진 군으로부터 선택된 전구체로부터 증착된 금속인 방법.
  9. 제1항에 있어서, 실리콘 전구체 및 포로겐 전구체를 포함하는 가스상 조성물을 증착할 때 도펀트를 첨가하는 것을 추가로 포함하는 방법.
  10. 제9항에 있어서, 도펀트가 Zn, Mg, B, P, As, S, Se, 및 Te로 이루어진 군으로부터 선택되는 방법.
  11. 제1항에 있어서, 실리콘 전구체 및 포로겐 전구체를 포함하는 가스상 조성물을 증착할 때 금속 또는 금속 옥사이드 전구체를 첨가하는 것을 추가로 포함하는 방법.
  12. 제11항에 있어서, 금속 또는 금속 옥사이드가 디에틸 아연, 트리메틸알루미늄, (2,4-디메틸펜타디에닐)(에틸사이클로펜타디에닐) 루테늄, 비스(2,4-디메틸펜타디에닐) 루테늄, 2,4-디메틸펜타디에닐) (메틸사이클로펜타디에닐) 루테늄, 비스(에틸사이클로펜타디에닐) 루테늄, 디코발트 헥사카보닐 t-부틸아세틸렌(CCTBA) 또는 사이클로펜타디에닐 코발트 디카보닐(CpCo(CO)2), Ru3(CO)12; 금속 아미드들, 예를 들어, 테트라키스(디메틸아미노)지르코늄(TDMAZ), 테트라키스(디에틸아미노)지르코늄(TDEAZ), 테트라키스(에틸메틸아미노)지르코늄(TEMAZ), 테트라키스(디메틸아미노)하프늄(TDMAH), 테트라키스(디에틸아미노)하프늄(TDEAH), 및 테트라키스(에틸메틸아미노)하프늄(TEMAH), 테트라키스(디메틸아미노)티탄(TDMAT), 테트라키스(디에틸아미노)티탄(TDEAT), 테트라키스(에틸메틸아미노)티탄(TEMAT), 3차-부틸이미노 트리(디에틸아미노)탄탈(TBTDET), 3차-부틸이미노 트리(디메틸아미노)탄탈(TBTDMT), 3차-부틸이미노 트리(에틸메틸아미노)탄탈(TBTEMT), 에틸이미노 트리(디에틸아미노)탄탈(EITDET), 에틸이미노 트리(디메틸아미노)탄탈(EITDMT), 에틸이미노 트리(에틸메틸아미노)탄탈(EITEMT), 3차-아밀이미노 트리(디메틸아미노)탄탈(TAIMAT), 3차-아밀이미노 트리(디에틸아미노)탄탈, 펜타키스(디메틸아미노)탄탈, 3차-아밀이미노 트리(에틸메틸아미노)탄탈, 비스(3차-부틸이미노)비스(디메틸아미노)텅스텐(BTBMW), 비스(3차-부틸이미노)비스(디에틸아미노)텅스텐, 비스(3차-부틸이미노)비스(에틸메틸아미노)텅스텐, 하프늄 테트라클로라이드, 탄탈 펜타클로라이드, 및 텅스텐 헥사클로라이드로 이루어진 군으로부터 선택되는 방법.
  13. 제1항에 있어서, 제2 다공성 실리콘-함유 층을 증착시키는 단계를 추가로 포함하는 방법.
  14. 제13항에 있어서, 제2 다공성 실리콘-함유 층이 모노클로로실란, 모노클로로디실란, 디-이소-프로필아미노실란, 디-2차-부틸아미노실란, 디-이소-프로필아미노디실란, 디-2차-부틸아미노디실란, 비스(3차-부틸아미노)실란, 비스(디메틸아미노)실란, 비스(디에틸아미노)실란, 비스(에틸메틸아미노)실란, 트리실릴아민 및 이의 유도체들, 비스(디실릴아미노)실란, 및 H2Si((NSiH3)2)2로 이루어진 군으로부터 선택된 적어도 하나 제2 실리콘-함유 전구체를 증착시킴으로써 형성되는 방법.
  15. 제1항에 있어서, 다공성 저항성 메모리 물질 층이 SiOx, SiOxH, Si, OxNy, SiOxNyH, SiOxCz, SiOxCzH, 및 이들의 조합들로 이루어진 군으로부터 선택되며, 여기서, x, y 및 z 각각이 1 또는 그 초과이거나 2 또는 그 미만인 방법.
KR1020177027879A 2015-03-09 2016-03-08 저항성 랜덤 액세스 메모리로서 사용하기 위한 다공성 유기실리케이트 유리 막을 증착시키는 방법 KR102517882B1 (ko)

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