JP2018517274A

JP2018517274A - 抵抗ランダムアクセスメモリとして使用するための有機ケイ酸ガラス膜の堆積プロセス

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Publication number: JP2018517274A
Application number: JP2017547490A
Authority: JP
Inventors: ゴードンリッジウェイロバート; ティー．サボマイケル; レイモンド　ニコラス　バーティス; ニコラスバーティスレイモンド; ロバートエントリーウィリアム; レイシンジエン; ジャイルズランガンジョン
Original assignee: バーサムマテリアルズユーエス，リミティドライアビリティカンパニー
Priority date: 2015-03-09
Filing date: 2016-03-08
Publication date: 2018-06-28
Anticipated expiration: 2036-03-08
Also published as: JP6748098B2; US20180047898A1; KR20170127497A; IL254225B1; IL254225A0; CN107636852B; WO2016144960A1; KR102517882B1; CN107636852A; EP3268997A1; TW201707250A; IL254225B2; TWI652842B

Abstract

抵抗ランダムアクセスメモリデバイスを形成するためのプロセスであって、基材上に第１電極を堆積する工程と、第１電極上に多孔質抵抗メモリ材料層を形成する工程であって、多孔質抵抗メモリ層が、（ｉ）ケイ素前駆体及びポロゲン前駆体を含むガス状組成物を堆積することと、堆積後に（ｉｉ）組成物をＵＶ放射にさらすことでポロゲン前駆体を除去することとにより形成される工程と、多孔質抵抗メモリ材料層の上部に第２電極を堆積する工程とを含むプロセス。

Description

本発明は、化学気相堆積技術を用いることで抵抗ランダムアクセスメモリ（ＲＲＡＭ）デバイスを製造するためのプロセスに関する。より具体的には、本発明は、プラズマ化学気相堆積（ＰＥＣＶＤ）プロセスを用い、ケイ素含有前駆体とポロゲン前駆体とのガス状混合物を堆積して、その後ＵＶ放射によりポロゲンを除去することで、抵抗ランダムアクセスメモリデバイスを製造することに関する。

抵抗ランダムアクセスメモリ（ＲＲＡＭ）は、誘電体の固状材料間の抵抗を変化させることで動作する非揮発性ランダムアクセス（ＲＡＭ）コンピュータメモリの一種であって、しばしばメモリスタと称される。ＲＲＡＭは、酸素空孔（酸素が除去された酸化物結合位置）として知られる薄い酸化物層中で欠陥を生成することを含み、その酸素空孔は、後に帯電して電場の下でドリフトすることができる。酸化物中の酸素イオンの動きと空孔とは、半導体中の電子の動きとホールとに類似している。

従来技術において、ＲＲＡＭデバイスを製造するために一定範囲の材料及び方法が用いられている。例えば、米国特許出願公開第２０１１／１２４１７４号明細書では、可変抵抗半導体メモリデバイス及び可変抵抗メモリデバイスの電極を形成する方法であって、加熱電極を形成すること；その加熱電極上に可変抵抗材料層を形成すること；及びその可変抵抗材料層上に上部電極を形成することを含み、加熱電極が、原子半径がチタン（Ｔｉ）の原子半径よりも大きい金属の窒化物を含み、かつ、プラズマを使用せずに熱化学気相堆積（ＣＶＤ）法を通じて形成される方法を提供している。

Ｅｇｏｒｏｖ，Ｋ．Ｖらによる、Ｐｈｙｓ．ＳｔａｔｕｓＳｏｌｉｄｉＡ（２０１５）の「原子層堆積により成長したＴｉＮ／ＨｆＯ₂／ＴｉＮスタック中の抵抗スイッチングの相補的及びバイポーラ領域（ＣｏｍｐｌｅｍｅｎｔａｒｙａｎｄｂｉｐｏｌａｒｒｅｇｉｍｅｓｏｆｒｅｓｉｓｔｉｖｅｓｗｉｔｃｈｉｎｇｉｎＴｉＮ／ＨｆＯ₂／ＴｉＮｓｔａｃｋｓｇｒｏｗｎｂｙａｔｏｍｉｃ−ｌａｙｅｒｄｅｐｏｓｉｔｉｏｎ）」と題した文献では、抵抗ランダムアクセスメモリのメモリ部材用の完全にＡＬＤ成長した平面ＴｉＮ／ＨｆＯ₂／ＴｉＮの金属−絶縁体−金属構造を得るのに使用される、真空ＸＰＳ分析と組み合わせた原子層堆積（ＡＬＤ）技術を説明している。

Ｇｏｒｅｎ，Ｅらによる、Ｃｏｎｄｅｎｓ．Ｍａｔｔｅｒ：１〜１５（２０１４）の「メモリ用途用ＴｉＯ_xナノ粒子層中の抵抗スイッチング現象（ＲｅｓｉｓｔｉｖｅｓｗｉｔｃｈｉｎｇｐｈｅｎｏｍｅｎａｉｎＴｉＯ_x ｎａｎｏｐａｒｔｉｃｌｅｌａｙｅｒｓｆｏｒｍｅｍｏｒｙａｐｐｌｉｃａｔｉｏｎｓ）」と題した文献では、２つの異なる方法：ＡＬＤ又はゾルゲルで製作されたＣｏ／ＴｉＯ_x／Ｃｏ抵抗メモリデバイスの電気特性を提供している。

Ｋｉｍ，Ｋ．Ｍらによる、Ａｄｖ．Ｆｕｎｃｔ．Ｍａｔｅｒ．２５：１５２７〜１５３４（２０１５）の「均一なマルチレベル抵抗変化を示すＴａ₂Ｏ₅／ＴａＯ_xメモリスタ中の自己制御スイッチング（Ｓｅｌｆ−ＬｉｍｉｔｅｄＳｗｉｔｃｈｉｎｇｉｎＴａ₂Ｏ₅／ＴａＯ_x ＭｅｍｒｉｓｔｏｒｓＥｘｈｉｂｉｔｉｎｇＵｎｉｆｏｒｍＭｕｌｔｉｌｅｖｅｌＣｈａｎｇｅｓｉｎＲｅｓｉｓｔａｎｃｅ）」と題した文献では、遷移金属酸化物に基づく多くの抵抗スイッチングメモリ中のフィラメントスイッチング機構のランダム性により引き起こされる、スイッチングの非均一性の問題の解決方法を説明している。

Ｍｉｋｈａｙｌｏｖ，Ａ．Ｎらによる、ＭａｔｅｒｉａｌｓＳｃｉｅｎｃｅａｎｄＥｎｇｉｎｅｅｒｉｎｇ：Ｂ１９４：４８〜５４（２０１５）の「酸化ケイ素メモリスタ中の電荷輸送及びバイポーラ抵抗スイッチング（Ｂｉｐｏｌａｒｒｅｓｉｓｔｉｖｅｓｗｉｔｃｈｉｎｇａｎｄｃｈａｒｇｅｔｒａｎｓｐｏｒｔｉｎｓｉｌｉｃｏｎｏｘｉｄｅｍｅｍｒｉｓｔｏｒ）」と題した文献では、ＴｉＮ／Ｔｉで金属化されたＳｉＯ₂／Ｓｉ基材上にマグネトロンスパッタ技術により堆積したＳｉＯｘ系薄膜メモリスタ構造中の再現可能なバイポーラ抵抗スイッチングを説明している。

米国特許出願公開第２０１３／２６４５３６号明細書では、（１）基材と、（２）基材と関連する電気スイッチと、（３）絶縁層と、（３）抵抗メモリ材料とを含むメモレジスタ（ｍｅｍｒｅｉｓｔｏｒ）セルの様々な実施形態を説明している。抵抗メモリ材料は、ＳｉＯ_x、ＳｉＯ_xＨ、ＳｉＯ_xＮ_y、ＳｉＯ_xＮ_yＨ、ＳｉＯ_xＣ_z、ＳｉＯ_xＣ_zＨ、及びそれらの組み合わせからなる群より選択され、式中、ｘ、ｙ及びｚのそれぞれは、１以上又は２以下である。この発明の追加の実施形態では、（１）複数のビット線と、（２）ビット線と直角の複数のワード線と、（３）ワード線とビット線との間に位置した複数の前記メモレジスタセルとを含むメモレジスタアレイに関する。この発明の更なる実施形態では、前記メモレジスタセル及びアレイの製造方法を提供している。

Ｗａｎｇ，Ｇらによる、ＮａｎｏＬｅｔｔｅｒｓ１４（８）：４６９４〜４６９９（２０１４）の「ナノ多孔質酸化ケイ素メモリ（ＮａｎｏｐｏｒｏｕｓＳｉｌｉｃｏｎＯｘｉｄｅＭｅｍｏｒｙ）」と題した文献では、次世代の非揮発性メモリについて考慮されるべき、酸化物系２端子抵抗ランダムアクセスメモリを説明している。ＲＲＡＭメモリ構造は、その内部の鉛直ナノギャップを通じてユニポーラスイッチングが可能であるナノ多孔質酸化ケイ素（ＳｉＯｘ）材料を用いている。

Ｙａｏ，Ｊらによる、ＮａｎｏＬｅｔｔ．１０（１０）：４１０５〜４１１０（２０１０）の「酸化ケイ素からの抵抗スイッチ及びメモリ（Ｒｅｓｉｓｔｉｖｅｓｗｉｔｃｈｅｓａｎｄｍｅｍｏｒｉｅｓｆｒｏｍｓｉｌｉｃｏｎｏｘｉｄｅ）」と題した文献では、電子デバイスの構成中の受動絶縁部品としてのＳｉ酸化物（ＳｉＯｘ）の使用を説明している。

Ｙａｏ，Ｊらによる、ＪｏｕｒｎａｌｏｆｔｈｅＡｍｅｒｉｃａｎＣｈｅｍｉｃａｌＳｏｃｉｅｔｙ１３３（４）：９４１〜９４８の「分子エレクトロニクス及びナノエレクトロニクスの研究のための非無垢な表面（ＳｉｌｉｃｏｎＯｘｉｄｅ：ＡＮｏｎ−ｉｎｎｏｃｅｎｔＳｕｒｆａｃｅｆｏｒＭｏｌｅｃｕｌａr ＥｌｅｃｔｒｏｎｉｃｓａｎｄＮａｎｏｅｌｅｃｔｒｏｎｉｃｓＳｔｕｄｉｅｓ）」と題した文献では、支持及び絶縁媒体としての酸化ケイ素（ＳｉＯｘ）の使用を説明している。

ＹａＯ，Ｊらによる、Ｓｃｉ．Ｒｅｐ．２（２０１２）の「酸化ケイ素抵抗スイッチにおける導電フィラメントのその場画像法（Ｉｎｓｉｔｕｉｍａｇｉｎｇｏｆｔｈｅｃｏｎｄｕｃｔｉｎｇｆｉｌａｍｅｎｔｉｎａｓｉｌｉｃｏｎｏｘｉｄｅｒｅｓｉｓｔｉｖｅｓｗｉｔｃｈ）」と題した文献では、異なる電気的刺激に反応してケイ素ナノ結晶が成長及び収縮することは、ケイ素形態でエネルギー的に実行可能な遷移プロセスを示すことを説明しており、スイッチング現象に対する証拠を提供している。この文献はまた、電子デバイスのホストにおいて普遍的である、酸化ケイ素層でのブレークダウンプロセスへの理解を提供している。

Ｚｈａｎｇ，Ｈ．Ｚらによる、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ（２０１４）の「ＴｉＮ／ＨｆＯ_x／ＴｉＮ抵抗メモリデバイスでの相補型抵抗スイッチングに対する界面層の役割（ＲｏｌｅｏｆｉｎｔｅｒｆａｃｉａｌｌａｙｅｒｏｎｃｏｍｐｌｅｍｅｎｔａｒｙｒｅｓｉｓｔｉｖｅｓｗｉｔｃｈｉｎｇｉｎｔｈｅＴｉＮ／ＨｆＯ_x／ＴｉＮｒｅｓｉｓｔｉｖｅｍｅｍｏｒｙｄｅｖｉｃｅ）」と題した文献では、ＴｉＮ／ＨｆＯ_x／ＩＬ／ＴｉＮ抵抗メモリデバイス中で、安定した相補型抵抗スイッチング（ＣＲＳ）を可能にする下部界面層（ＩＬ）の役割を説明している。安定したＣＲＳは、下部ＩＬがＨｆＯ_x層の原子層堆積の初期段階の間にＴｉＮの酸化から生じたＴｉ亜酸化物及びＨｆを含むＴｉＮ／ＨｆＯ_x／ＩＬ／ＴｉＮデバイスに対して得られる。下部ＩＬの形成が不活性Ｐｔ金属により抑えられたＴｉＮ／ＨｆＯ_x／Ｐｔデバイス中では、ＣＲＳは観測されなかった。ＩＬとＨｆＯ_x層中の導電パスとの間での酸素イオン交換が提供されることで、ＴｉＮ／ＨｆＯ_x／ＩＬ／ＴｉＮデバイス中で観測された相補型バイポーラスイッチング挙動が引き起こされる。

Ｚｈｏｕ，Ｆらによる、ＡｐｐｌｉｅｄＰｈｙｓｉｃｓＬｅｔｔｅｒｓ１０５（１３）（２０１４）の「ユニポーラ型ＳｉＯｘ系抵抗スイッチングメモリ中の性能の最適化及び外部抵抗効果の特徴づけ（Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎｏｆｅｘｔｅｒｎａｌｒｅｓｉｓｔａｎｃｅｅｆｆｅｃｔａｎｄｐｅｒｆｏｒｍａｎｃｅｏｐｔｉｍｉｚａｔｉｏｎｉｎｕｎｉｐｏｌａｒ−ｔｙｐｅＳｉＯｘ−ｂａｓｅｄｒｅｓｉｓｔｉｖｅｓｗｉｔｃｈｉｎｇｍｅｍｏｒｙ）」と題した文献では、金属−絶縁体−金属の構造を持つＳｉＯｘ系抵抗ランダムアクセスメモリデバイスを、金属−絶縁体−半導体の構造と比較し、デバイス性能への外部抵抗の効果を特徴付けしている。

しかしながら、上記のプロセスにおいて、ＳｉＯｘ膜を堆積すること及び欠陥を作り出すことはが別々の独立した工程として教示されており、それは、よく知られた高容量の製造方法の使用としては不十分かつ経済的に不利であり、幾つかのツールはそのようなプロセスに容易に適用することができない。同一のプロセスプラットフォーム内での一連の工程において堆積及び欠陥生成を一緒にしたプロセスが望まれている。

１つの態様において、本発明は、抵抗ランダムアクセスメモリデバイスを形成するためのプロセスであって、基材上に第１電極を堆積する工程と、第１電極上に多孔質抵抗メモリ材料層を形成する工程であって、多孔質抵抗メモリ層が、（ｉ）ケイ素前駆体及びポロゲン前駆体を含むガス状組成物を堆積することと、堆積後に（ｉｉ）ＵＶ放射に組成物をさらすことでポロゲン前駆体を除去することとにより形成される工程と、多孔質抵抗メモリ材料層の上部に第２電極を堆積する工程とを含むプロセスを提供する。

本発明の方法により製造された鉛直配向電子デバイスの概略的図示を示す。本発明の方法により製造された別の鉛直配向電子デバイスの概略的図示を示す。高い電位が印加され、ハードブレークダウン又は短絡がＳｉＯｘ膜内で生じるまで、導電性の増加を示さない順方向電圧スイープの電圧に対する電流のプロットを図示しているのに対して、逆方向スイープは、０ボルトにスイープバックする間に電流密度が高いままであるため、短絡の影響を示している。電圧に対する電流のプロットを図示しており、緑色の順方向スイープが、極めて低い印加電圧での導電性の大きな増加を示しており、ＳｉＯｘ膜は極めて漏洩性（ｌｅａｋｙ）であるか又は導電性であり、極めて低い電位でハードブレークダウンが生じている。ヒステリシスな電流を示している電圧に対する電流のプロット、すなわち、約３．５Ｖでの活性化及び約１０Ｖでの不活性化を示す電圧スイープを図示している。様々なポロゲン：構造形成体比を使用して堆積したＳｉＯｘの電圧に対する電流のプロットを図示しており、２８Ｖの印加電圧での誘電体のハードブレークダウンを示している。様々なポロゲン：構造形成体比を使用して堆積したＳｉＯｘの電圧に対する電流のプロットを図示しており、抵抗メモリスイッチングデバイスのヒステリシスな電流−電圧プロファイルを示している。様々なポロゲン：構造形成体比を使用して堆積したＳｉＯｘの電圧に対する電流のプロットを図示しており、極めて低い印加電位でブレークダウンし、メモリスイッチングデバイスとして提供するのに十分に絶縁していない膜のプロファイルを示している。８０：２０のポロゲン：構造形成体比を使用して堆積した多孔質ＰＥＣＶＤ系ＳｉＯｘ膜についてのヒステリシスプロファイルを示している、電圧に対する電流のプロットを図示している。８５：１５のポロゲン：構造形成体比を使用して堆積した多孔質ＰＥＣＶＤ系ＳｉＯｘ膜についてのヒステリシスプロファイルを示している、電圧に対する電流のプロットを図示している。長時間にわたって１ＶでＯＮ及びＯＦＦ状態を読み取った場合に対する、多孔質ＰＥＣＶＤのＳｉＯｘ膜の信号保持のプロットを図示している。１０００サイクルの間に多孔質ＰＥＣＶＤのＳｉＯｘ膜について実証されたメモリスイッチング安定性を示すプロットを図示している。

本発明の実施形態は、以下で詳細に説明される。実施形態を説明するにあたり、明確にするために具体的な用語が使用される。しかしながら、本発明では、そのように選択された具体的な用語に限定されることは意図されない。具体的な例示の実施形態が説明されるが、これは例示の目的のみのためになされることが理解されるべきである。当業者は、本発明の趣旨及び範囲から逸脱することなく、別の部材及び構成を使用することができると理解する。本明細書で引用される全ての文献は、まるでそれぞれが個々に組み込まれているように、参照することにより組み込まれる。

本発明は、抵抗ランダムアクセスメモリデバイスを形成するためのプロセスであって、基材上に第１電極を堆積する工程と、第１電極に多孔質抵抗メモリ材料層を形成する工程であって、多孔質抵抗メモリ層が、（ｉ）ケイ素前駆体及びポロゲン前駆体を含むガス状組成物を堆積することと、堆積した後に（ｉｉ）ＵＶ放射に組成物をさらすことでポロゲン前駆体を除去することとにより形成される工程と、多孔質抵抗メモリ材料層の上部に第２電極を堆積する工程とを含むプロセスを提供する。

本発明に従って製造されたデバイスは、好ましくはＲＲＡＭデバイスであり、その装置は、半導体基材と、導電材料を含む複数の電極と、少なくとも１つの多孔質ケイ素含有材料を含む抵抗メモリ材料と、絶縁材料で構成された少なくとも１つの誘電体材料とを含み、複数の電極の少なくとも一部は抵抗メモリ材料と隣接しており、装置は半導体基材の表面上に堆積される。

酸化ケイ素、特に二酸化ケイ素（ＳｉＯ₂）は、電子デバイスの構造における受動絶縁部材（すなわち、低−ｋ材料）であると長い間考えられてきた。しかしながら、本明細書で示される実施形態においては、酸化ケイ素（例えば、ＳｉＯ₂及びＳｉＯ_x）は、スイッチ可能な導電状態に変換される際に、電子デバイス中で活性スイッチング材料及び電子移送要素として作用することができると示される。如何なる理論又は機構により拘束されるわけではないが、酸化ケイ素含有電子デバイスに適切な大きさの１つ又は複数の電圧パルス又はスイープを適用することにより、一般的に非導電性酸化ケイ素マトリクスを通るスイッチ可能な導電経路の形成が引き起こされる。１つ又は複数の高電圧パルス又はスイープは、一般的に、酸化ケイ素のソフトブレークダウン電位の電圧以上であるが、ハードブレークダウンが起こる電圧未満である。適切な大きさの電圧パルス又はスイープを適用することにより、電極端子間で電子移送を補助する酸化ケイ素マトリクス内に、ケイ素ナノ結晶、ケイ素ナノワイヤ、又は金属フィラメントを含有するスイッチ可能な導電経路の形成がもたらされる。スイッチ可能な導電経路は、十分な大きさの電圧パルスを印加することで破壊することができ、次いで、より低い大きさの電圧パルスを印加することで再形成することができる。導電経路の破壊及び再形成は、それぞれ、メモリデバイスにおけるＯＦＦ及びＯＮ状態の動作に対応しており、電子デバイスがメモリ要素及びメモリスタとして明確なＯＦＦ及びＯＮで動作することを可能とする。

様々な実施形態において、本明細書で開示されるプロセスで作製された電子デバイスは、第１電気接触部と第２接触部とを含み、それらはその２つの間でギャップ領域を画定するように配置される。スイッチ可能な導電性酸化ケイ素を含有するスイッチング層は、ギャップ領域に存在する。少なくとも第１電気接触部は基材上に堆積される。電子デバイスは、ヒステリシスな電圧に対する電流の特性を示す。

幾つかの実施形態において、スイッチ可能な導電性酸化ケイ素は、欠陥含有ＳｉＯ₂である。そのような欠陥含有ＳｉＯ₂は、ギャップ領域に存在するＳｉＯ₂から作り出すことができる。本発明の好ましい実施形態において、以下でより詳細に説明されるように、欠陥含有ＳｉＯ₂は、ＳｉＯ₂マトリクスからポロゲンを除去することで発生する。

本明細書で使用される場合、「スイッチ可能な導電性酸化ケイ素」という用語は、例えば、ソフトブレークダウン電圧以上であるが、ハードブレークダウン電圧（すなわち、短絡を引き起こす電圧）未満で活性化した後に、ヒステリシスな電圧に対する電流の挙動を示す酸化ケイ素を言い表す。ヒステリシスな電圧に対する電流の挙動のため、スイッチ可能な導電性酸化ケイ素を含有する電子デバイスは、実質的に導電性である少なくとも１つのＯＮ状態と、実質的に非導電性である少なくとも１つのＯＦＦ状態とを有する。如何なる理論又は機構に拘束されるわけではないが、ケイ素−ケイ素結合は、ケイ素ナノ結晶の形態でケイ素−酸素結合に置き換えられて、存在する酸化ケイ素材料中でスイッチ可能な導電経路を形成すると考えられる。

幾つかの実施形態において、スイッチ可能な導電性酸化ケイ素は、非化学量論的な酸化ケイ素ＳｉＯ_xである。幾つかの実施形態において、ＳｉＯ_xは、一酸化ケイ素と二酸化ケイ素との間の化学量論性を有する（例えば、ｘは１より大きく２未満である）。より具体的な実施形態において、ｘは１．５〜２の範囲である。さらにより具体的な実施形態において、ｘは１．６〜１．８又は１．９〜２の範囲である。他の実施形態において、ＳｉＯ_xは、一酸化ケイ素未満の化学量論性を有する（例えば、ｘは０より大きく１未満である）。

ＲＲＡＭ用途は、印加電場を通じて化学的に変化することができる欠陥又は孔が作られるように誘電体が堆積されて、その誘電体を通じてスイッチ可能な導電性をもたらすという点で、低ｋ用途とは異なる。膜内のＳｉ−Ｓｉ結合のような特徴は、そのような特性を達成することができる。多孔質低ｋ用途においては、Ｓｉ−Ｓｉ結合は、膜の絶縁特性の劣化を引き起こす場合がある。

ＲＲＡＭ電子デバイスは、様々な配向で構築することができる。幾つかの実施形態において、電子デバイスは、基材と離間した第１電気接触部及び第２電気接触部と共に水平配向であり、スイッチング層は、第１電気接触部と第２電気接触部の間で基材上に存在する。本発明のプロセスは、図１に関連して例として挙げられ、図１は例示の水平配向電子デバイス１０の概略的図示を示す。

本発明のプロセスの第１工程は、基材１２上に第１電極１４を堆積することである。好ましくは、基材１２は半導体基材である。半導体基材は、以下：ケイ素、ゲルマニウム、酸化ケイ素、窒化ケイ素、炭化ケイ素、炭窒化ケイ素、炭素ドープ酸化ケイ素、ホウ素ドープケイ素、リンドープケイ素、ホウ素ドープ酸化ケイ素、リンドープ酸化ケイ素、ホウ素ドープ窒化ケイ素、リンドープ窒化ケイ素、金属（例えば、銅、タングステン、アルミニウム、コバルト、ニッケル、タンタル）、金属窒化物、例えば、窒化チタン、窒化タンタル、金属酸化物、ＩＩＩ／Ｖ、例えば、ＧａＡｓ、ＩｎＰ、ＧａＰ及びＧａＮ、並びにそれらの組み合わせから選択される材料であることができる。

電極は、任意の適切な導電材料、例えば、Ａｕ、Ｐｔ、Ｃｕ、Ａｌ、ＩＴＯ、グラフェン、及び高ドープＳｉ又は任意の他の適切な金属若しくは合金から作ることができる。

第１電極１４の導電材料は、以下の堆積プロセス：物理気相堆積、化学気相堆積、ＭＯＣＶＤ、及び原子層堆積のうち１つを使用して堆積することができる。１つの特定の実施形態において、第１電極１４は、ＡＬＤプロセスを使用して堆積される。この実施形態において、導電材料は、以下の化合物：アルキル金属、金属アミド、及び金属ハライドから選択される有機金属前駆体を使用して堆積することができる。

電極層の厚さは必要に応じて又は堆積プロセスに応じて変えることができる。例えば、ＡＬＤにより堆積された場合は、電極層の厚さは典型的に１０〜２０ｎｍである。

ＡＬＤ又はＭＯＣＶＤ堆積プロセスについて、電極材料を堆積するために使用するのに適した前駆体としては、例えば、（２，４−ジメチルペンタジエニル）（エチルシクロペンタジエニル）ルテニウム、ビス（２，４−ジメチルペンタジエニル）ルテニウム、（２，４−ジメチルペンタジエニル)（メチルシクロペンタジエニル）ルテニウム、ビス（エチルシクロペンタジエニル）ルテニウム；金属カルボニル、例えば、ジコバルトヘキサカルボニルｔ−ブチルアセチレン（ＣＣＴＢＡ）又はシクロペンタジエニルコバルトジカルボニル（ＣｐＣｏ（ＣＯ）₂）、Ｒｕ₃（ＣＯ）₁₂；金属アミド、例えば、テトラキス（ジメチルアミノ）ジルコニウム（ＴＤＭＡＺ）、テトラキス（ジメチルアミノ）チタン（ＴＤＭＡＴ）、テトラキス（ジエチルアミノ）チタン（ＴＤＥＡＴ）、テトラキス（エチルメチルアミノ）チタン（ＴＥＭＡＴ）、ｔｅｒｔ−ブチルイミノトリ（ジエチルアミノ）タンタル（ＴＢＴＤＥＴ）、ｔｅｒｔ−ブチルイミノトリ（ジメチルアミノ）タンタル（ＴＢＴＤＭＴ）、ｔｅｒｔ−ブチルイミノトリ（エチルメチルアミノ）タンタル（ＴＢＴＥＭＴ）、エチルイミノトリ（ジエチルアミノ）タンタル（ＥＩＴＤＥＴ）、エチルイミノトリ（ジメチルアミノ）タンタル（ＥＩＴＤＭＴ）、エチルイミノトリ（エチルメチルアミノ）タンタル（ＥＩＴＥＭＴ）、ｔｅｒｔ−アミルイミノトリ（ジメチルアミノ）タンタル（ＴＡＩＭＡＴ）、ｔｅｒｔ−アミルイミノトリ（ジエチルアミノ）タンタル、ペンタキス（ジメチルアミノ）タンタル、ｔｅｒｔ−アミルイミノトリ（エチルメチルアミノ）タンタル、ビス（ｔｅｒｔ−ブチルイミノ）ビス（ジメチルアミノ）タングステン（ＢＴＢＭＷ）、ビス（ｔｅｒｔ−ブチルイミノ）ビス（ジエチルアミノ）タングステン、ビス（ｔｅｒｔ−ブチルイミノ）ビス（エチルメチルアミノ）タングステン；金属ハライド、例えば、ハフニウムテトラクロリド、タンタルペンタクロリド、タングステンヘキサクロリドが挙げられる。

次に、本発明のプロセスは、第１電極上に多孔質抵抗メモリ材料層を形成する工程を含み、多孔質抵抗メモリ材料層は、（ｉ）ケイ素前駆体及びポロゲン前駆体を含むガス状組成物を堆積することと、堆積した後に（ｉｉ）ＵＶ放射に組成物をさらすことでポロゲン前駆体を除去することとによって形成される。

図１を参照すると、本発明のプロセスは、抵抗メモリ材料層１６として用いられる多孔質ケイ素含有材料又は膜を提供する。好ましくは、堆積された多孔質ケイ素含有材料層１６は、酸化ケイ素、炭素ドープ酸化ケイ素、酸窒化ケイ素、窒化ケイ素、炭素ドープ窒化ケイ素、多孔質酸化ケイ素、多孔質炭素ドープ酸化ケイ素からなる群より選択され、それは、従来の化学気相堆積法、例えば、低圧化学気相堆積（ＬＰＣＶＤ）、化学気相堆積（ＣＶＤ）、又はプラズマ化学気相堆積（ＰＥＣＶＤ）を使用して、テトラエトキシシランのようなケイ素前駆体又は任意の他のケイ素前駆体で堆積することができる。

好ましくは、１つ又は複数の多孔質ケイ素含有膜は、プラズマ化学気相堆積（ＰＥＣＶＤ）又は原子層堆積（ＡＬＤ）プロセスを使用して堆積することができる。ＰＥＣＶＤが好ましい。多孔質ケイ素含有膜は単一層又は複数層であることができる。幾つかの実施形態において、多孔質ケイ素含有膜は、ケイ素前駆体及びポロゲン前駆体を含む組成物からＰＥＣＶＤプロセスを使用して堆積され、炭素の量をケイ素前駆体及びポロゲンの選択を通じて制御して、適切な末端メチル、最適な架橋炭素、多孔質膜のための最適な非晶質非晶質炭素を得る。炭素含有量及びタイプは、最適化された電鋳条件（例えば、電極間での最低印加電圧）を提供する欠陥密度を有する最終的な膜の後硬化処理を提供するために最適化される。

多孔質ケイ素含有膜のＰＥＣＶＤ堆積は、堆積された膜の孔密度を制御するために調整することができる。孔サイズは、他の堆積技術と比較して、ＰＥＣＶＤ使用した場合は本質的に小さいか又は微小孔である。孔密度、したがって孔相互接続長を制御するために最適化した堆積は、得られる抵抗メモリ材料のスイッチング性能を向上し、電鋳電位を低減し、装置上のセット及びリセット電位を低減する。この又は代替的な実施形態において、多孔質ケイ素含有膜の孔密度は、ケイ素前駆体／ポロゲンの混合比を含む堆積パラメータによって制御することができる。

多孔質ケイ素含有材料又は膜（すなわち、抵抗メモリ材料層１６）は、ケイ素前駆体とポロゲン前駆体とのガス状混合物を含む組成物を使用して堆積される。例示のケイ素前駆体としては、限定されないが、テトラエトキシシラン、ジエトキシメチルシラン、ジメトキシメチルシラン、ジ−３級ブトキシメチルシラン、ジ−３級ペントキシメチルシラン、ジ−３級ブトキシシラン、ジ−３級ペントキシシラン、メチルトリアセトキシシラン、ジメチルアセトキシシラン、ジメチルジアセトキシシラン、ジメチルジメトキシシラン、ジメチルジエトキシシラン、メチルトリエトキシシラン、ネオヘキシルトリエトキシシラン、ネオペンチルトリメトキシシラン、ジアセトキシメチルシラン、フェニルジメトキシシラン、フェニルジエトキシシラン、フェニルトリエトキシシラン、フェニルトリメトキシシラン、フェニルメチルジメトキシシラン、１，３，５，７−テトラメチルテトラシクロシロキサン、オクタメチルテトラシクロシロキサン、１，１，３，３−テトラメチルジシロキサン、１−ネオヘキシル−１，３，５，７−テトラメチルシクロテトラシロキサン、ヘキサメチルジシロキサン、１，３−ジメチル−１−アセトキシ−３−エトキシジシロキサン、１，２−ジメチル−１，２−ジアセトキシ−１，２−ジエトキシジシラン、１，３−ジメチル−１，３−ジエトキシジシロキサン、１，３−ジメチル−１，３−ジアセトキシジシロキサン、１，２−ジメチル−１，１，２，２−テトラアセトキシジシラン、１，２−ジメチル−１，１，２，２−テトラエトキシジシラン、１，３−ジメチル−１−アセトキシ−３−エトキシジシロキサン、１，２−ジメチル−１−アセトキシ−２−エトキシジシラン、メチルアセトキシ（３級）ブトキシシラン、メチルシラン、ジメチルシラン、トリメチルシラン、テトラメチルシラン、ヘキサメチルジシラン、テトラメチルジシラン、ジメチルジシラン、ヘキサメチルジシロキサン（ＨＭＤＳＯ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、ビス（トリエトキシシリル）メタン、ビス（トリエトキシシリル）エタン、ビス（トリメトキシシリル）メタン、ビス（トリメトキシシリル）エタン、ビス（ジエトキシメチルシリル）メタン、ビス（ジエトキシメチルシリル）エタン、ビス（メチルジエトキシシリル）メタン、（ジエトキシメチルシリル）（ジエトキシシリル）メタン、及びそれらの混合物が挙げられる。

多孔質層の好ましい厚さは約４０〜６０ｎｍである。その範囲はより薄いか又はより厚いことができ、所望の膜の特性に応じて場合によって２０〜１２０ｎｍである。２０ｎｍを大きく下回ると、極めて漏洩性になることがある。１００〜１２０ｎｍを大きく超過すると、ソフトブレークダウンを得るのがより困難になる。

本発明で使用するのに適した他のケイ素前駆体としては、米国特許第６８４６５１５号明細書、同第７３８４４７１号明細書、同第７９４３１９５号明細書、同第８２９３００１号明細書、同第９０６１３１７号明細書、同第８９５１３４２号明細書、同第７４０４９９０号明細書、同第７４７０４５４号明細書、同第７０９８１４９号明細書及び同第７４６８２９０号明細書に開示されているものを含み、それらの開示は参照することにより本明細書に組み込まれる。

好ましい実施形態において、ケイ素前駆体はテトラエトキシシラン、ジ−３級ブトキシシラン、又はそれらの混合物である。

好ましくは、ケイ素前駆体と混合されるポロゲン前駆体は、アルファ−テルピネン、リモネン、シクロヘキサン、シクロオクタン、ガンマ−テルピネン、カンフェン、ジメチルヘキサジエン、エチルベンゼン、ノルボルナジエン、シクロペンテン酸化物、１，２，４−トリメチルシクロヘキサン、１，５−ジメチル−１，５−シクロオクタジエン、カンフェン、アダマンタン、１，３−ブタジエン、置換ジエン、及びデカヒドロナフタレンからなる群より選択される少なくとも１つである。

別の実施形態において、多孔質ケイ素含有材料は、２つ以上のケイ素前駆体及びポロゲン前駆体を含む組成物を使用して堆積することができる。これらの実施形態において、ポロゲンは、アルファ−テルピネン、リモネン、シクロヘキサン、シクロオクタン、ガンマ−テルピネン、カンフェン、ジメチルヘキサジエン、エチルベンゼン、ノルボルナジエン、シクロペンテン酸化物、１，２，４−トリメチルシクロヘキサン、１，５−ジメチル−１，５−シクロオクタジエン、カンフェン、アダマンタン、１，３−ブタジエン、置換ジエン、及びデカヒドロナフタレンからなる群より選択される少なくとも１つであり、ケイ素前駆体は前述した化合物のリストから選択される。

用いられる場合は、誘電体材料及び抵抗メモリ材料は、同一のプロセス条件又は異なるプロセス条件の下で１つ又は複数の同一のケイ素前駆体を使用して堆積することができる。他の実施形態において、誘電体材料及び抵抗メモリ材料は、同一のプロセス条件又は異なるプロセス条件の下で１つ又は複数の異なるケイ素前駆体を使用して堆積することができる。

更なる実施形態において、多孔質ケイ素含有膜は、多孔質ケイ素含有膜のＰＥＣＶＤ堆積の間にドーパントを加えることでドープすることができる。ドーパントは、限定されないが、Ｚｎ、Ｍｇ、Ｂ、Ｐ、Ａｓ、Ｓ、Ｓｅ及びＴｅを含むグループＩＩ〜ＶＩの元素からなる群より選択することができる。そのようなドーパントはアルコキシド（ホウ酸トリメチル、ホウ酸トリエチル、リン酸トリメチル、亜リン酸トリメチル）、ハイドライド（ＡｓＨ₃、ＰＨ₃、Ｈ₂Ｓｅ、Ｈ₂Ｔｅ）、ジメチル亜鉛、ジメチルマグネシウム、ジメチルテルル化物、ジメチルセレン化物、トリメチルホスフィン、トリメチルアルシン、又はジエトキシメチルシリルホスフィンのようなケイ素含有前駆体に束縛されたドーパントとして共堆積することができる。

別の実施形態において、多孔質ケイ素含有膜の抵抗挙動を改善するために、金属又は金属酸化物を多孔質ケイ素含有膜に加えることができる。物理気相堆積（ＰＶＤ）及び金属酸化物化学気相堆積（ＭＯＣＶＤ）を、堆積された金属に使用することができるが、酸化物の孔が典型的に１０ｎｍ未満であるためＰＶＤ又はＡＬＤが好まれる。多孔質ケイ素含有膜に加えられた金属の濃度は、ＲＲＡＭデバイスとして動作する場合に低導電状態と高導電状態間の抵抗差を保つために、制御することができる。使用することができる例示の金属前駆体としては、限定されないが、金属アルキル、例えば、ジエチル亜鉛、トリメチルアルミニウム、（２，４−ジメチルペンタジエニル）（エチルシクロペンタジエニル）ルテニウム、ビス（２，４−ジメチルペンタジエニル）ルテニウム、（２，４−ジメチルペンタジエニル）（メチルシクロペンタジエニル）ルテニウム、ビス（エチルシクロペンタジエニル）ルテニウム；金属カルボニル、例えば、ジコバルトヘキサカルボニルｔ−ブチルアセチレン（ＣＣＴＢＡ）又はシクロペンタジエニルコバルトジカルボニル（ＣｐＣｏ（ＣＯ）₂）、Ｒｕ₃（ＣＯ）₁₂；金属アミド、例えば、テトラキス（ジメチルアミノ）ジルコニウム（ＴＤＭＡＺ）、テトラキス（ジエチルアミノ）ジルコニウム（ＴＤＥＡＺ）、テトラキス（エチルメチルアミノ）ジルコニウム（ＴＥＭＡＺ）、テトラキス（ジメチルアミノ）ハフニウム（ＴＤＭＡＨ）、テトラキス（ジエチルアミノ）ハフニウム（ＴＤＥＡＨ）、及びテトラキス（エチルメチルアミノ）ハフニウム（ＴＥＭＡＨ）、テトラキス（ジメチルアミノ）チタン（ＴＤＭＡＴ）、テトラキス（ジエチルアミノ）チタン（ＴＤＥＡＴ）、テトラキス（エチルメチルアミノ）チタン（ＴＥＭＡＴ）、ｔｅｒｔ−ブチルイミノトリ（ジエチルアミノ）タンタル（ＴＢＴＤＥＴ）、ｔｅｒｔ−ブチルイミノトリ（ジメチルアミノ）タンタル（ＴＢＴＤＭＴ）、ｔｅｒｔ−ブチルイミノトリ（エチルメチルアミノ）タンタル（ＴＢＴＥＭＴ）、エチルイミノトリ（ジエチルアミノ）タンタル（ＥＩＴＤＥＴ）、エチルイミノトリ（ジメチルアミノ）タンタル（ＥＩＴＤＭＴ）、エチルイミノトリ（エチルメチルアミノ）タンタル（ＥＩＴＥＭＴ）、ｔｅｒｔ−アミルイミノトリ（ジメチルアミノ）タンタル（ＴＡＩＭＡＴ）、ｔｅｒｔ−アミルイミノトリ（ジエチルアミノ）タンタル、ペンタキス（ジメチルアミノ）タンタル、ｔｅｒｔ−アミルイミノトリ（エチルメチルアミノ）タンタル、ビス（ｔｅｒｔ−ブチルイミノ）ビス（ジメチルアミノ）タングステン（ＢＴＢＭＷ）、ビス（ｔｅｒｔ−ブチルイミノ）ビス（ジエチルアミノ）タングステン、ビス（ｔｅｒｔ−ブチルイミノ）ビス（エチルメチルアミノ）タングステン；金属ハライド、例えば、ハフニウムテトラクロリド、タンタルペンタクロリド、タングステンヘキサクロリドが挙げられる。

また、更なる実施形態において、多孔質ケイ素含有材料又は層１６は、多孔質ケイ素含有膜内に組み込むことができるか、又は代替的に多孔質ケイ素含有膜に隣接する第２ケイ素含有層を含むことができる。この実施形態において、ケイ素含有層は、周期的化学気相堆積（ＣＣＶＤ）又は原子層堆積を通じて堆積することができる。１つの特定の実施形態において、第２ケイ素含有層は、ＳｉＨ₃又はＳｉＨ₂基からなる膜の単一層を含み、すなわち、第２ケイ素含有前駆体を導入して、多孔質ケイ素含有材料の内部の孔の表面と反応させることで、Ｓｉ−ＯＨをＳｉ−Ｏ−ＳｉＨ₃又はＳｉ−Ｏ−ＳｉＨ₂に変換し、それにより、一連のプロセスで電鋳法によりナノケイ素粒子に変換することができる。第２ケイ素含有膜を堆積するための第２ケイ素含有前駆体の例としては、限定されないが、（ａ）クロロシラン、例えば、モノクロロシラン及びモノクロロジシラン；（ｂ）有機アミノシラン、例えば、ジイソプロピルアミノシラン、ジ−ｓｅｃ−ブチルアミノシラン、ジイソプロピルアミノジシラン、ジ−ｓｅｃ−ブチルアミノジシラン、ビス（ｔｅｒｔ−ブチルアミノ）シラン、ビス（ジメチルアミノ）シラン、ビス（ジエチルアミノ）シラン、ビス（エチルメチルアミノ）シラン；（ｃ）トリシリルアミン及びその誘導体；並びに（ｄ）ビス（ジシリルアミノ）シランＨ₂Ｓｉ（（ＮＳｉＨ₃）₂）₂が挙げられる。幾つかの実施形態において、堆積された高密有機ケイ酸ガラスを硬化することを用いて、様々な炭素レベルの膜を得ることができ、幾つかの方法で達成することができる。

以下は、多孔質ケイ素含有膜を形成又は最適化するための例示の方法である：
（ａ）ＵＶ放射及びオゾンを使用して、孔を作り出し全ての揮発性残留物を剥離し、次いで、０．００１未満の極めて低い消散係数を有する多孔質ケイ素含有膜が生じる；
（ｂ）Ｈ₂プラズマと組み合わせた広帯域ＵＶを使用して、孔を作り出し、Ｓｉと結合した水素で置換してＳｉ−ＣＨ₃を剥離する。そのようなＳｉ−Ｈ結合は、活性化のための要求電位を下げて電鋳プロセスにおいて電位欠陥部位として作用する；及び／又は
（ｃ）ＥＵＶ（＜１７６ｎｍ）を使用して、孔を作り出し、Ｓｉ−Ｈで置換してＳｉ−ＣＨ₃を剥離する。そのようなＳｉ−Ｈ結合は、活性化のための要求電位を下げて電鋳プロセスにおいて電位欠陥部位として作用する。

有機ケイ酸膜からポロゲンを選択的に除去するための光硬化は、以下の条件下で行われる。

環境は、不活性（例えば、窒素、ＣＯ₂、希ガス（Ｈｅ、Ａｒ、Ｎｅ、Ｋｒ、Ｘｅ）など）、酸化（例えば、酸素、空気、希釈酸素環境、濃縮酸素環境、オゾン、窒素酸化物など）、又は還元（例えば、希釈又は濃縮炭化水素、水素など）であることができる。温度は周辺温度〜５００℃であることが好ましい。電力は０〜５０００Ｗであることが好ましい。波長はＩＲ、可視光、ＵＶ、又は深ＵＶ（波長＜２００ｎｍ）であることが好ましい。全体の硬化時間は０．０１分間〜１２時間であることが好ましい。

堆積された膜内のポロゲンは、反応チャンバーに導入されたポロゲンと同一形態であることがあるか又は同一形態でないことがある。また、ポロゲン除去プロセスは、ポロゲン又はその断片を膜から解放することができる。実際には、ポロゲン反応剤、予備膜内のポロゲン、及び除去されるべきポロゲンは、同一の種であることがあるか又は同一の種でないことがあるが、それらはすべてポロゲン反応剤（又はポロゲン置換基）から生じることが好ましい。ポロゲンが本発明のプロセスを通じて不変であるかどうかに関係なく、「ポロゲン」という用語は、本明細書で使用される場合、本発明の全体のプロセスを通じてそれらが発見される如何なる形態において、孔形成反応剤（又は孔形成置換基）及びその誘導体を包含することが意図される。

抵抗メモリ材料の総多孔率は、所望の最終膜の特性及びプロセス条件に応じて５〜７５％であることができる。そのような膜は２．０ｇ／ｍｌ未満、又は代替的に１．５ｇ／ｍｌ若しくは１．２５ｇ／ｍｌの密度を有することが好ましい。好ましくは、本発明の抵抗メモリ材料は、ポロゲンを含まずに製造された同様のケイ素含有膜より、少なくとも１０％低い密度、より好ましくは少なくとも２０％低い密度を有する。

本発明の方法はまた、多孔質抵抗メモリ材料層１６の上部に第２電極１８を堆積する工程を含む。第１電極１４と関連して上で説明した導電材料及び同一のプロセスを用いて、第２電極１８を堆積することができる。

装置内に収容された材料の１つ又は複数を形成するための本明細書で説明される堆積方法の幾つかの実施形態は、未消費の反応剤及び／又は反応副産物をパージするための１つ又は複数のパージガスを使用する。１つ又は複数の適切なパージガスは、デバイスを堆積するために使用される前駆体と反応しないガスである。例示のパージガスとしては、限定されないが、アルゴン（Ａｒ）、窒素（Ｎ₂）、ヘリウム（Ｈｅ）、ネオン、水素（Ｈ₂）、及びそれらの組み合わせが挙げられる。

ケイ素含有前駆体、ポロゲン前駆体、酸素含有源、窒素含有源、還元剤、他の前駆体、及び／又はそれらの組み合わせに対してエネルギーを適用することで、反応を誘発してケイ素含有膜又はコーティングを基材上に形成する。そのようなエネルギーは、限定されないが、熱、プラズマ、マイクロ波プラズマ、パルス化プラズマ、ヘリコンプラズマ、高密度プラズマ、誘導結合プラズマ、Ｘ線、電子ビーム、光子、リモートプラズマ法、及びそれらの組み合わせによって提供することができる。幾つかの実施形態において、二次ＲＦ周波数源を使用して、基材表面でのプラズマ特性を改質することができる。堆積がプラズマを含む実施形態において、プラズマ生成プロセスは、プラズマが反応器内で直接生成される直接プラズマ生成プロセス、又は代替的に、プラズマが反応器の外部で生成され反応器に供給されるリモートプラズマ生成プロセスを含むことができる。

前駆体を反応チャンバー、例えば、ＰＥＣＶＤ又はＡＬＤ反応器に様々な方法で輸送することができる。１つの実施形態において、液体輸送システムを用いることができる。代替実施形態において、複合液体輸送及びフラッシュ気化プロセスユニット、例えば、Ｓｈｏｒｅｖｉｅｗ，ＭＮのＭＳＰＣｏｒｐｏｒａｔｉｏｎ製のターボ気化装置を用いることができ、低揮発性材料を容量輸送することが可能となり、それにより、前駆体の熱分解なく再現可能な輸送及び堆積がもたらされる。液体輸送配合物中において、本明細書で説明される前駆体は原型形態で輸送することができるか、又は代替的に、溶媒の配合物又はそれを含む組成物で用いることができる。したがって、幾つかの実施形態において、基材上に膜を形成するための所望の最終使用用途において望ましく有利であることができるように、前駆体配合物は、適切な性質の１つ又は複数の溶媒成分を含むことができる。

幾つかの実施形態において、前駆体キャニスタから反応チャンバーまで接続しているガスラインは、プロセスの要求に応じて１つ又は複数の温度に加熱され、少なくとも１つのケイ素含有前駆体の容器はバブリングのために１つ又は複数の温度に保たれる。他の実施形態において、少なくとも１つのケイ素含有前駆体を含む溶液は、直接液体噴射のための１つ又は複数の温度に保たれた気化装置内に噴射される。

堆積のための堆積チャンバー又は反応器の温度は、以下の端点：周辺温度又は２５℃；１００℃；２００℃；２５０℃；３００℃；３５０℃；４００℃；４５０℃；５００℃及びそれらの任意の組み合わせのうちの１つからの範囲であることができる。この点において、堆積のための堆積チャンバー又は反応器の温度は周辺温度〜１０００℃、約１５０℃〜約４００℃、約２００℃〜約４００℃、約３００℃〜６００℃、又は本明細書で説明された温度の端点の任意の組み合わせの範囲であることができる。

反応器又は堆積チャンバーの圧力は約０．１〜約７６０Ｔｏｒｒの範囲であることができ、好ましくは１０Ｔｏｒｒ未満である。前駆体、酸素源、窒素源、並びに／又は他の前駆体、源、ガス、及び／若しくは反応剤を供給するそれぞれの工程は、それらを供給する時間を変更して得られるケイ素含有膜の化学量論的組成を変化させることで行うことができる。

本発明のプロセスで製造することができるデバイスの構成の例は、米国特許第９１２９６７６号明細書において確認することができ、それは参照することにより本明細書に組み込まれる。

本発明は、以下の例に関連してより詳細に例示されるが、本発明がそれに限定されることは認められないことが理解されるべきである。

以下の例は、膜を堆積し、膜内に孔を作り出すために使用されるプロセス条件に対して得られたデバイスの結果を示す。

全ての実験は、ＡｄｖａｎｃｅｄＥｎｅｒｇｙ２０００高周波発生器を備えた２００ｍｍＤｘＺチャンバーにおいて、ＡｐｐｌｉｅｄＭａｔｅｒｉａｌｓＰｒｅｃｉｓｉｏｎ−５０００システム上で、非ドープＴＥＯＳプロセスキットを使用して行った。レシピは以下の基本的な工程：初期設定及びガス流の安定化、堆積、並びにウエハ取り外し前のチャンバーのパージ／排気を含んでいた。

膜を堆積した後、メモリテスト構造を以下のようにウエハ上に構築した。金から作られた上部電極を多孔質酸化物上に堆積した。低抵抗Ｓｉ基材は下部電極として提供した。合計５個のメモリセルアレイを構築して、それぞれがウエハにわたり２０個のセルを含んていた。

多孔質誘電体の両端での電流−電圧スイープを使用して、ウエハごとに全ての１００個のセル又はデバイスを試験した。電流−電圧のプロファイルを使用して、メモリスイッチングユニットとして動作するデバイスが、誘電体のハードブレークダウンが発生するまで非導電性であるか、又は導電性であるか、又は低印加電圧で漏洩性であるかを決定した。これらの３つの条件のうち２つ（ハードブレークダウン、漏洩セル）は失敗したセルを示す。明確なセット及びリセットの点を持つヒステリシスな電圧−電流スイープは、動作するスイッチ可能なメモリデバイスを示す。図２では、電流−電圧スイープを得るためのテスト構造を図示している。図３Ａ〜Ｃでは、ａ）ハードブレークダウンが発生するまで十分に導電性でないセル、ｂ）低印加電圧で極めて導電性又は漏洩性であるセル、又はｃ）スイッチングメモリデバイスとして適切なヒステリシスな電流−電圧スイープを示すセルに対して得られた３つの反応を示している。具体的には、図３Ａでは、高電位が印加され、ハードブレークダウン又は短絡がＳｉＯｘ膜内で発生するまで導電性の増加を示さない順方向電圧スイープを図示している。逆方向スイープは、０ボルトにスイープバックする間に電流密度が高いままであるため、短絡の影響を示している。図３Ｂでは、順方向スイープが極めて低い印加電圧での導電性の大きな増加を示しており、ＳｉＯｘ膜が極めて漏洩性又は導電性であって、極めて低い電位でハードブレークダウンが生じることを示している。図３Ｃでは、抵抗メモリデバイスのヒステリシスな電流−電圧プロファイルを示すヒステリシスな電流−電圧スイープを図示している。

基材コンディショニング
本発明で使用される基材のワークは低抵抗率ｐ型Ｓｉ（０．００５Ω・ｃｍ）であった。室温で、これらの基材は約８〜１０Ａの表面の自然酸化物を含み、それは欠陥のない高品質の熱酸化物であった。この自然酸化物は、Ｓｉ基材への欠陥駆動（ｄｅｆｅｃｔｄｒｉｖｅｎ）導電経路の完成を防ぐ場合があると想定される。ＳｉＯｘ膜の堆積の前に、幾つかのウエハについて、高密熱ＳｉＯｘ自然酸化物表面を除去した。評価した除去の第１の方法は、希釈（５％）ＨＦ溶液を使用したウェットエッチであった。ウエハを、撹拌しながら１０分間希釈ＨＦ溶液に浸して、次いでＤＩ水で洗浄して乾燥した。次に、表面の再酸化を防ぐために、これらのウエハを自然酸化物剥離の５分以内に堆積用のＰ５０００に移動させた。

自然酸化物のＨＦ除去への代替アプローチは、その場プラズマ又はリモートプラズマ源（ＲＰＳ）系プラズマを使用して、自然酸化物をエッチするＦラジカルを生成することであった。このプロセスにおいて、ウエハを堆積チャンバー中に設置して、その場ＮＦ₃又はＲＰＳＮＦ₃プラズマが点火して、自然酸化物を剥離するために使用した。以下の表Ｉで示されるように、自然酸化物を除去するためのプラズマ系アプローチはスイッチングメモリデバイスについての歩留りを有意に改善すると判明した。

例１
８５０ｍｇ／分のシクロオクタン流；１５０ｍｇ／分のＤＥＭＳ流；１００ｓｃｃｍのＣＯ₂キャリアガス；２０ｓｃｃｍのＯ₂；７００ワットの印加プラズマ電力；８Ｔｏｒｒのチャンバー圧力；３００℃のサセプタ温度；４５〜５５ｎｍの事前ＵＶ硬化膜厚を作る９０秒間の堆積時間のプロセス条件を使用してＳｉＯｘ膜を堆積することによって、自然酸化物の除去プロセスの比較を行った。３つの基材コンディショニング法：希釈ＨＦウェットエッチと、その場ＮＦ₃プラズマと、自然酸化物の剥離無しとを評価した。２つの２０個のデバイスアレイについての試験結果を表Ｉに示した。自然酸化物を除去するために使用されたその場ＮＦ₃プラズマは、２０個のデバイス／アレイで最も高い歩留りを与えた。

例２
３つの異なるポロゲン：構造形成体の混合比を使用することで、電気スイッチング特性に基づいて膜の多孔率の比較を行った。これらは、７０％ポロゲン／３０％構造形成体；８０％ポロゲン／２０％構造形成体；９０％ポロゲン／１０％構造形成体を含んでいた。ＳｉＯｘ膜の導電性を増加させることは、電流が膜を通過することを可能にするのに十分な欠陥密度を生成することを要求すると考えられる。これを達成するための２つのアプローチは、孔サイズ又は孔密度に基づく。５〜１０ｎｍのメソ孔の使用により、一方の電極から他方の電極に相互接続された連続多孔質ネットワークを作り出すことができる。ＰＥＣＶＤを使用して堆積した多孔質膜は、典型的に、２ｎｍ未満の直径を有する微小孔又は孔を作り出す。孔サイズがより小さくなると、典型的に比多孔率と表される孔容積又は孔密度は、導電経路を構築するためにより重要になる。多孔質ＳｉＯｘ膜に対するＰＥＣＶＤの適用において、他の因子の中からポロゲンに対する構造形成体の比を選択することで孔密度を制御することができる。不十分な孔密度が存在している場合は、電極間の導電経路は構築されず、膜は最終的にハードブレークダウンが発生する。多孔率が極めて大きい場合、これは、導電性に影響を与える因子、例えば、膜内の炭素の量及びタイプと組み合わさり、ＳｉＯｘ系多孔質膜に、低印加電位での導電性及び短絡を引き起こすか、又は電流がＯＦＦ状態における電極間で漏洩する（漏洩電流が極めて高い）場合がある。最適な多孔率は、比較的低電圧でセットし、より高い電圧でリセットし、印加電圧が変化した場合に前後にスイッチングすることができるヒステリシスな電流−電圧スイープを持つ膜を提供する。以下の３つの膜を同様の条件下で堆積した。合計で１０００ｍｇ／分の前駆体流を使用した。７０：３０の場合では、これは７００ｍｇ／分のシクロオクタンと３００ｍｇ／分のＴＥＯＳとで構成され、８０：２０の場合では、８００ｍｇ／分のシクロオクタンと２００ｍｇ／分のＴＥＯＳとで構成され、９０：１０の場合では、９００ｍｇ／分のシクロオクタンと１００ｍｇ／分のＴＥＯＳとで構成されていた。ＴＥＯＳ及びシクロオクタンに対して１００ｓｃｃｍのＣＯ₂のキャリアガス流をそれぞれ使用した。Ｏ₂流は２０ｓｃｃｍ、プラズマ電力は７００ワット、チャンバー圧力は８Ｔｏｒｒ、堆積温度は３００℃であった。全ての３つの条件について、４５〜５５ｎｍの厚さを持つ膜を堆積して、そして、次に広帯域ＵＶ源を使用して９０秒間アニールして、ポロゲンを除去し、孔を生成した。膜の孔容積を、エリプソポロシメトリ法（ＥｌｌｉｐｓｏｍｅｔｒｉｃＰｏｒｏｓｉｍｅｔｒｙ）（ＥＰ）により決定し、Ｘ線光電子分光法（ＸＰＳ）により炭素含有量を決定し、値は以下の表ＩＩに示される。予期されたように、最も高いポロゲン：構造形成体比（９０：１０）を持つプロセスでは、最も高い多孔率及び炭素含有量を示した。これらの３つの膜を使用してメモリデバイスを構築し、上で説明したように試験した。各膜について得られた電流−電圧プロファイルは図４Ａ〜Ｃに示される。具体的には、図４Ａでは、２８Ｖの印加電位での誘電体のハードブレークダウンを示している。膜は約２５％の孔密度と、極めて低い残留炭素とを有していた。図４Ｂでは、抵抗メモリスイッチングデバイスのヒステリシスな電流−電圧プロファイルを示している。この膜は２５％超の孔密度と、１０％未満の炭素含有量とを有していた。図４Ｃでは、極めて低い印加電位でブレークダウンする膜のプロファイルを示しており、メモリスイッチングデバイスとして作用するのに十分に絶縁されていない。この膜は３０％超の多孔率と、２０％超の残留単層とを有していた。高い多孔率と残留炭素との組み合わせは、低印加電位での早期のブレークダウンをもたらす場合がある。

デバイスの結果は、図３Ａに示されるような不十分な多孔率を持つ膜では、電流−電圧プロファイルに示されるように、欠陥駆動ソフトブレークダウンが発生せず、ハードブレークダウンが発生するか、又は膜が不可逆的に短絡する結果になったことを示した。デバイスの結果はまた、高い多孔率及び高い残留炭素含有量を持つ膜が、低印加電圧で極めて容易に導電性又は漏洩性になる場合があることを示した。２５％超の多孔率及び２０％未満の炭素含有量を持つ膜はメモリスイッチング能力を実証した。膜内の多孔率の量及び炭素含有量は、膜を堆積及び硬化するために使用される堆積及び硬化条件に応じて変更可能である。

例３
要求された基材コンディショニングと、導電経路が膜の全体の厚さを横断することを可能とするのに十分な孔密度とが現れた後、８０：２０及び８５：１５のポロゲン：構造形成体比を使用して、膜を堆積して試験した。これらの膜を十分に長い時間硬化して、炭素含有量を２０％以下まで低減した。堆積条件は、構造形成体ＴＥＯＳ（１５０又は２００ｍｇ／分）と、シクロオクタン（８５０又は８００ｍｇ／分）との合計１０００ｍｇ／分の前駆体流；各前駆体について１００ｓｃｃｍのＣＯ₂キャリアガス；２０ｓｃｃｍのＯ₂流；７００ワットのＲＦ電力；８Ｔｏｒｒのチャンバー圧力；３００℃の堆積温度で構成されていた。４５〜６０ｎｍの厚さを持つ膜を堆積して、広帯域のＵＶ源を使用して９０秒間使用してＵＶ硬化した。次に、その膜を使用して図２に示されるようなメモリデバイスを構築した。図５Ａ及び５Ｂに示される代表的な電流−電圧スイーププロファイルを持つスイッチング能力について膜を評価して、それにより、８０：２０（５Ａ）及び８５：１５（５Ｂ）のポロゲン：構造形成体比を使用して堆積された多孔質ＰＥＣＶＤ系ＳｉＯｘ膜についてのヒステリシスなプロファイルを実証した。両方の膜は、約３．５〜４．５Ｖのソフトブレークダウン及び約１０Ｖの不活性化を示した。

両方の膜は、抵抗メモリスイッチング媒体として使用するための電位を示しているヒステリシスなスイッチング特性を示した。多孔率及び炭素含有量の具体的な膜特性を以下の表ＩＩＩで示した。

例４
多孔質ＰＥＣＶＤのＳｉＯｘ系膜の成功した配置に対する重要な構成要素は、長時間ＯＮ−ＯＦＦ状態又はプログラムされた導電性を保持するための能力である。このメモリの保持を、図５Ｂで堆積された膜から製作したデバイス上で試験し、図６Ａに示した。１Ｖの印加電位で電流を測定した場合、１０⁴Ａ／ｃｍ²超の電流密度の差を１０⁵秒間維持した。

多孔質ＰＥＣＶＤのＳｉＯｘ系膜の成功した配置に対する別の重要な構成要素は、多数回のスイッチングサイクルの間、導電状態から非導電状態にスイッチするための能力である。ＰＥＣＶＤ系多孔質ＳｉＯｘ膜のプログラム機能を、１Ｖで測定された電流で、導電又はＯＮ状態から絶縁又はＯＦＦ状態へのスイッチングを繰り返すことで試験した。各状態について測定した電流を図６Ｂに示し、デバイスは、１０³のスイッチングサイクルの間、導電状態間で１０³超の電流密度の差を提供することがわかった。

本明細書で例示され説明された実施形態は、本発明を作り使用するための本発明者らにとって公知である最良の方法を、当業者に教示することのみが意図される。本明細書中のいずれのものも、本発明の範囲を限定するとしてみなされないべきである。示された全ての例は代表的なものであり、非限定的である。上で説明した本発明の実施形態は、本発明を逸脱することなく、上記教示に照らして当業者により理解されるように、変更または変形することができる。本発明は広口容器に関して説明されているが、本発明に係るパネル湾曲の機能は、標準最終品（すなわち、最終品の広口のネックでない）で動作すべきである。したがって、特許請求の範囲に記載の範囲及びそれらの等価物内で、本発明は、具体的に説明されたものとは別の方法で実施することができることが理解されるべきである。

Claims

抵抗ランダムアクセスメモリデバイスを形成するためのプロセスであって、
基材上に第１電極を堆積する工程と、
前記第１電極上に多孔質抵抗メモリ材料層を形成する工程であって、前記多孔質抵抗メモリ層が、（ｉ）ケイ素前駆体及びポロゲン前駆体を含むガス状組成物を堆積することと、堆積後に（ｉｉ）前記組成物をＵＶ放射にさらすことで前記ポロゲン前駆体を除去することとにより形成される工程と、
前記多孔質抵抗メモリ材料層の上部に第２電極を堆積する工程と
を含むプロセス。
前記ケイ素前駆体が、テトラエトキシシラン、ジエトキシメチルシラン、ジメトキシメチルシラン、ジ−（３級）ブトキシメチルシラン、ジ−３級ペントキシメチルシラン、ジ−３級ブトキシシラン、ジ−３級ペントキシシラン、メチルトリアセトキシシラン、ジメチルアセトキシシラン、ジメチルジアセトキシシラン、ジメチルジメトキシシラン、ジメチルジエトキシシラン、メチルトリエトキシシラン、ネオヘキシルトリエトキシシラン、ネオペンチルトリメトキシシラン、ジアセトキシメチルシラン、フェニルジメトキシシラン、フェニルジエトキシシラン、フェニルトリエトキシシラン、フェニルトリメトキシシラン、フェニルメチルジメトキシシラン、１，３，５，７−テトラメチルテトラシクロシロキサン、オクタメチルテトラシクロシロキサン、１，１，３，３−テトラメチルジシロキサン、１−ネオヘキシル−１，３，５，７−テトラメチルシクロテトラシロキサン、ヘキサメチルジシロキサン、１，３−ジメチル−１−アセトキシ−３−エトキシジシロキサン、１，２−ジメチル−１，２−ジアセトキシ−１，２−ジエトキシジシラン、１，３−ジメチル−１，３−ジエトキシジシロキサン、１，３−ジメチル−１，３−ジアセトキシジシロキサン、１，２−ジメチル−１，１，２，２−テトラアセトキシジシラン、１，２−ジメチル−１，１，２，２−テトラエトキシジシラン、１，３−ジメチル−１−アセトキシ−３−エトキシジシロキサン、１，２−ジメチル−１−アセトキシ−２−エトキシジシラン、メチルアセトキシ（３級）ブトキシシラン、メチルシラン、ジメチルシラン、トリメチルシラン、テトラメチルシラン、ヘキサメチルジシラン、テトラメチルジシラン、ジメチルジシラン、ヘキサメチルジシロキサン（ＨＭＤＳＯ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、ビス（トリエトキシシリル）メタン、ビス（トリエトキシシリル）エタン、ビス（トリメトキシシリル）メタン、ビス（トリメトキシシリル）エタン、ビス（ジエトキシメチルシリル）メタン、ビス（ジエトキシメチルシリル）エタン、ビス（メチルジエトキシシリル）メタン、（ジエトキシメチルシリル）（ジエトキシシリル）メタン、及びそれらの混合物からなる群より選択される少なくとも１つである、請求項１に記載のプロセス。
前記ケイ素前駆体が、ジ−３級ブトキシシラン、ジ−３級ペントキシシラン、テトラエトキシシラン（ＴＥＯＳ）、テトラメトキシシラン、及びそれらの混合物からなる群より選択される、請求項２に記載のプロセス。
前記ポロゲンが、アルファ−テルピネン、リモネン、シクロヘキサン、シクロオクタン、ガンマ−テルピネン、カンフェン、ジメチルヘキサジエン、エチルベンゼン、ノルボルナジエン、シクロペンテン酸化物、１，２，４−トリメチルシクロヘキサン、１，５−ジメチル−１，５−シクロオクタジエン、カンフェン、アダマンタン、１，３−ブタジエン、置換ジエン、及びデカヒドロナフタレンからなる群より選択される少なくとも１つである、請求項１に記載のプロセス。
前記ポロゲンが、ノルボルナジエン、アルファ−テルピネン又はシクロオクタンを含む、請求項３に記載のプロセス。
ケイ素前駆体及びポロゲン前駆体を含む前記ガス状組成物が、プラズマ化学気相堆積（ＰＥＣＶＤ）又はプラズマ周期的化学気相堆積（ＰＥＣＣＶＤ）プロセスのいずれかで堆積される、請求項１に記載のプロセス。
前記基材が、ケイ素、ゲルマニウム、酸化ケイ素、窒化ケイ素、炭化ケイ素、炭窒化ケイ素、炭素ドープ酸化ケイ素、ホウ素ドープケイ素、リンドープケイ素、ホウ素ドープ酸化ケイ素、リンドープ酸化ケイ素、ホウ素ドープ窒化ケイ素、リンドープケイ素、窒化ケイ素、銅、タングステン、アルミニウム、コバルト、ニッケル、タンタル、窒化チタン、窒化タンタル、金属酸化物、ＧａＡｓ、ＩｎＰ、ＧａＰ及びＧａＮ、並びにそれらの組み合わせからなる群より選択される材料である、請求項１に記載のプロセス。
前記第１電極が、アルキル金属、金属アミド、金属アルコキシド、及び金属ハライドからなる群より選択される前駆体から堆積された金属である、請求項１に記載のプロセス。
前記ケイ素前駆体及び前記ポロゲン前駆体を含む前記ガス状組成物を堆積する場合に、ドーパントを加えることをさらに含む、請求項１に記載のプロセス。
前記ドーパントが、Ｚｎ、Ｍｇ、Ｂ、Ｐ、Ａｓ、Ｓ、Ｓｅ、及びＴｅからなる群より選択される、請求項９に記載のプロセス。
前記ケイ素前駆体及び前記ポロゲン前駆体を含む前記ガス状組成物を堆積する場合に、金属又は金属酸化物の前駆体を加えることをさらに含む、請求項１に記載の方法。
前記金属又は金属酸化物が、ジエチル亜鉛、トリメチルアルミニウム、（２，４−ジメチルペンタジエニル）（エチルシクロペンタジエニル）ルテニウム、ビス（２，４−ジメチルペンタジエニル）ルテニウム、（２，４−ジメチルペンタジエニル）（メチルシクロペンタジエニル）ルテニウム、ビス（エチルシクロペンタジエニル）ルテニウム、ジコバルトヘキサカルボニルｔ−ブチルアセチレン（ＣＣＴＢＡ）又はシクロペンタジエニルコバルトジカルボニル（ＣｐＣｏ（ＣＯ）₂）、Ｒｕ₃（ＣＯ）₁₂；金属アミド、例えば、テトラキス（ジメチルアミノ）ジルコニウム（ＴＤＭＡＺ）、テトラキス（ジエチルアミノ）ジルコニウム（ＴＤＥＡＺ）、テトラキス（エチルメチルアミノ）ジルコニウム（ＴＥＭＡＺ）、テトラキス（ジメチルアミノ）ハフニウム（ＴＤＭＡＨ）、テトラキス（ジエチルアミノ）ハフニウム（ＴＤＥＡＨ）、及びテトラキス（エチルメチルアミノ）ハフニウム（ＴＥＭＡＨ）、テトラキス（ジメチルアミノ）チタン（ＴＤＭＡＴ）、テトラキス（ジエチルアミノ）チタン（ＴＤＥＡＴ）、テトラキス（エチルメチルアミノ）チタン（ＴＥＭＡＴ）、ｔｅｒｔ−ブチルイミノトリ（ジエチルアミノ）タンタル（ＴＢＴＤＥＴ）、ｔｅｒｔ−ブチルイミノトリ（ジメチルアミノ）タンタル（ＴＢＴＤＭＴ）、ｔｅｒｔ−ブチルイミノトリ（エチルメチルアミノ）タンタル（ＴＢＴＥＭＴ）、エチルイミノトリ（ジエチルアミノ）タンタル（ＥＩＴＤＥＴ）、エチルイミノトリ（ジメチルアミノ）タンタル（ＥＩＴＤＭＴ）、エチルイミノトリ（エチルメチルアミノ）タンタル（ＥＩＴＥＭＴ）、ｔｅｒｔ−アミルイミノトリ（ジメチルアミノ）タンタル（ＴＡＩＭＡＴ）、ｔｅｒｔ−アミルイミノトリ（ジエチルアミノ）タンタル、ペンタキス（ジメチルアミノ）タンタル、ｔｅｒｔ−アミルイミノトリ（エチルメチルアミノ）タンタル、ビス（ｔｅｒｔ−ブチルイミノ）ビス（ジメチルアミノ）タングステン（ＢＴＢＭＷ）、ビス（ｔｅｒｔ−ブチルイミノ）ビス（ジエチルアミノ）タングステン、ビス（ｔｅｒｔ−ブチルイミノ）ビス（エチルメチルアミノ）タングステン、ハフニウムテトラクロリド、タンタルペンタクロリド、及びタングステンヘキサクロリドからなる群より選択される、請求項１１に記載のプロセス。
第２多孔質ケイ素含有層を堆積する工程をさらに含む、請求項１に記載のプロセス。
前記第２多孔質ケイ素含有層が、モノクロロシラン、モノクロロジシラン、ジイソプロピルアミノシラン、ジ−ｓｅｃ−ブチルアミノシラン、ジイソプロピルアミノジシラン、ジ−ｓｅｃ−ブチルアミノジシラン、ビス（ｔｅｒｔ−ブチルアミノ）シラン、ビス（ジメチルアミノ）シラン、ビス（ジエチルアミノ）シラン、ビス（エチルメチルアミノ）シラン、トリシリルアミン及びその誘導体、ビス（ジシリルアミノ）シラン、並びにＨ₂Ｓｉ（（ＮＳｉＨ₃）₂）₂からなる群より選択される少なくとも１つの第２ケイ素含有前駆体を堆積することによって形成される、請求項１３に記載のプロセス。
前記多孔質抵抗メモリ材料層が、ＳｉＯ_x、ＳｉＯ_xＨ、ＳｉＯ_xＮ_y、ＳｉＯ_xＮ_yＨ、ＳｉＯ_xＣ_z、ＳｉＯ_xＣ_zＨ、及びそれらの組み合わせからなる群より選択され、式中のｘ、ｙ、及びｚのそれぞれが１以上又は２以下である、請求項１に記載のプロセス。