KR20170103786A - 어레이 기판 및 디스플레이 디바이스 - Google Patents

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KR20170103786A
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훙페이 청
융 차오
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보에 테크놀로지 그룹 컴퍼니 리미티드
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Abstract

어레이 기판 및 디스플레이 디바이스가 제공된다. 어레이 기판은 베이스 기판(10), 및 베이스 기판(10) 상에 배치되는 게이트 금속층, 활성층 및 소스/드레인 금속층을 포함하고; 게이트 금속층은 게이트 라인(102) 및 게이트 라인에 평행하게 연장되는 저장 전극 라인(100)을 포함하고; 활성층(106)은 TFT(thin-film transistor)의 채널 영역으로서 취해지는 제1 패턴 및 베이스 기판의 두께 방향으로 저장 전극 라인과 적어도 부분적으로 중첩되는 제2 패턴을 포함하거나, 또는 소스/드레인 금속층은 베이스 기판의 두께 방향으로 저장 전극 라인과 적어도 부분적으로 중첩되는 금속층 패턴(110) 및 데이터 라인 패턴을 포함한다. 이러한 어레이 기판은 큰 저장 용량을 획득할 수 있으므로 디스플레이 디바이스의 디스플레이 효과를 향상시킨다.

Description

어레이 기판 및 디스플레이 디바이스{ARRAY SUBSTRATE AND DISPLAY DEVICE}
본 개시내용의 실시예들은 어레이 기판 및 디스플레이 디바이스에 관한 것이다.
디스플레이 디바이스들의 디스플레이 모드들은 TN(twisted nematic), VA(vertical alignment), IPS(in-plane switching), FFS(fringe field switching) 등을 포함한다. 픽셀 구조들은 상이한 모드들에 따라 상이한 저장 커패시터 구조들을 일반적으로 채택한다. 예를 들어, TN 모드 및 VA 모드는 공통 전극 라인과 픽셀 전극 사이에 저장 커패시터가 제공되는 구조를 일반적으로 채택한다. IPS 모드 및 FFS 모드는 공통 전극과 픽셀 전극 사이에 저장 커패시터가 형성되는 구조를 일반적으로 채택한다. 저장 커패시터의 구조는 픽셀 전압의 안정성에 영향을 미치므로 디스플레이의 품질과 수율에 직접적으로 영향을 미친다.
위 문제점에 관하여, 본 개시내용의 적어도 하나의 실시예는, 디스플레이 디바이스의 크로스토크(crosstalk) 및 표시 불량을 감소시키기 위해 사용되는, 어레이 기판 및 디스플레이 디바이스에 관한 것이다.
본 개시내용의 양상은 어레이 기판을 제공하며, 이는, 베이스 기판; 및 베이스 기판 상에 배치되는 게이트 금속층, 활성층 및 소스/드레인 금속층을 포함한다. 게이트 금속층은 게이트 라인 및 게이트 라인에 평행하게 연장되는 저장 전극 라인을 포함하고; 활성층은 TFT(thin-film transistor)의 채널 영역으로서 취해지는 제1 패턴 및 베이스 기판의 두께 방향으로 저장 전극 라인과 적어도 부분적으로 중첩되는 제2 패턴을 포함하거나, 또는 소스/드레인 금속층은 베이스 기판의 두께 방향으로 저장 전극 라인과 적어도 부분적으로 중첩되는 금속층 패턴 및 데이터 라인 패턴을 포함한다.
실시예에서, 예를 들어, 활성층은 TFT의 채널 영역으로서 취해지는 제1 패턴 및 베이스 기판의 두께 방향으로 저장 전극 라인과 적어도 부분적으로 중첩되는 제2 패턴을 포함하고, 소스/드레인 금속층은 베이스 기판의 두께 방향으로 저장 전극 라인과 적어도 부분적으로 중첩되는 금속층 패턴 및 데이터 라인 패턴을 포함한다.
실시예에서, 예를 들어, 활성층은 베이스 기판과 게이트 금속층 사이에 배치된다.
실시예에서, 예를 들어, 게이트 금속층은 베이스 기판과 활성층 사이에 배치된다.
실시예에서, 예를 들어, 제2 패턴은 제1 패턴과 접속된다.
실시예에서, 예를 들어, 제2 패턴은 접속부 및 접속부와 접속되는 중첩부를 포함하고; 접속부는 제1 패턴과 접속되며; 중첩부는 베이스 기판의 두께 방향으로 저장 전극 라인과 중첩된다.
실시예에서, 예를 들어, 중첩부는 저장 전극 라인과 데이터 라인 사이의 교차 위치에 배치된다.
실시예에서, 예를 들어, 접속부와 데이터 라인은 동일한 연장 방향을 가지며, 베이스 기판의 제1 주 표면 상의 접속부의 정사 투영(orthographic projection)은 베이스 기판의 제1 주 표면 상의 데이터 라인의 정사 투영 내에 배치된다.
실시예에서, 예를 들어, 중첩부의 치수는 데이터 라인의 횡 방향으로 접속부의 것보다 크다.
실시예에서, 예를 들어, 중첩부는 판상 구조이다.
실시예에서, 예를 들어, 저장 전극 라인에는 저장 전극 라인과 데이터 라인 사이의 교차 위치에 확대 부분이 제공된다.
실시예에서, 예를 들어, 베이스 기판의 제1 주 표면 상의 확대 부분의 정사 투영은 베이스 기판의 제1 주 표면 상의 중첩부의 정사 투영과 일치한다.
실시예에서, 예를 들어, 금속층 패턴은 저장 전극 라인과 데이터 라인 사이의 교차 위치에 배치된다.
실시예에서, 예를 들어, 금속층 패턴과 데이터 라인은 일체형 구조 내에 있다.
실시예에서, 예를 들어, 금속층 패턴은 판상 구조이다.
실시예에서, 예를 들어, 데이터 라인의 횡 방향으로의 금속층 패턴의 치수는 데이터 라인의 폭보다 크다.
실시예에서, 예를 들어, 저장 전극 라인의 횡 방향으로의 금속층 패턴의 치수는 저장 전극 라인의 폭보다 크지 않다.
실시예에서, 예를 들어, 저장 전극 라인에는 저장 전극 라인과 데이터 라인 사이의 교차 위치에 확대 부분이 제공된다.
실시예에서, 예를 들어, 베이스 기판의 제1 주 표면 상의 확대 부분의 정사 투영은 베이스 기판의 제1 주 표면 상의 금속층 패턴의 정사 투영과 일치한다.
본 개시내용의 다른 양상은 위에 설명된 어레이 기판들 중 임의의 것을 포함하는 디스플레이 디바이스를 제공한다.
본 개시내용의 실시예들의 기술적 해결책을 명확하게 설명하기 위해서, 실시예들의 도면들이 이하에서 간략하게 설명될 것이고; 설명되는 도면들은 단지 본 개시내용의 일부 실시예들에 관련되므로 본 개시내용을 제한하는 것은 아니라는 점이 명백하다.
도 1은 베이스 기판의 개략적인 구조도이다.
도 2a는 본 개시내용의 실시예에 의해 제공되는 어레이 기판에서의 활성층 및 저장 전극 라인으로 저장 커패시터를 형성하는 구조를 도시하는 개략적인 평면도이다.
도 2b는 본 개시내용의 실시예에서의 활성층의 개략적인 구조도이다.
도 3a는 본 개시내용의 실시예에서의 활성층의 개략적인 구조도이다.
도 3b는 도 3a에 도시되는 바와 같은 활성층 구조를 포함하는 어레이 기판의 개략적인 평면도이다.
도 4a는 본 개시내용의 실시예에서 저장 전극 라인이 확대 부분을 포함하는 예를 도시하는 개략도이다.
도 4b는 본 개시내용의 실시예에서 저장 전극 라인이 확대 부분을 포함하고 저장 커패시터가 확대 부분과 활성층에 의해 형성되는 예를 도시하는 개략적인 구조도이다.
도 5는 본 개시내용의 실시예에 의해 제공되는 어레이 기판에서 소스/드레인 금속층 및 저장 전극 라인으로 저장 커패시터를 형성하는 구조를 도시하는 개략적인 평면도이다.
도 6은 본 개시내용의 실시예에서 데이터 라인의 횡 방향으로의 금속층 패턴과 데이터 라인 사이의 치수 관계를 도시하는 개략도이다.
도 7은 본 개시내용의 실시예에서 저장 전극 라인의 횡 방향으로의 금속층 패턴과 저장 전극 라인 사이의 치수 관계를 도시하는 개략도이다.
도 8은 본 개시내용의 실시예에서 확대 부분을 포함하는 저장 전극 라인의 개략도이다.
도 9는 본 개시내용의 실시예에서 저장 전극 라인의 확대 부분 및 금속층 패턴에 의해 저장 커패시터를 형성하는 구조를 도시하는 개략도이다.
본 개시내용의 실시예들의 목적들, 기술적 상세사항들 및 이점들을 명백하게 하기 위해, 실시예들의 기술적 해결책들이 본 개시내용의 실시예들에 관련된 도면들과 연계하여 명백하고 충분히 이해될 수 있는 방식으로 설명될 것이다. 명백히, 설명되는 실시예들은 본 개시내용의 실시예들의 전부가 아니라 단지 일부이다. 본 명세서에 설명되는 실시예들에 기초하여, 관련분야에서의 통상의 기술자들은, 임의의 독창적인 작업 없이도, 본 개시내용의 범위 내에 있을 다른 실시예(들)를 획득할 수 있다.
LCD(liquid crystal display) 디바이스는 백라이트 모듈, 하부 기판, 상부 기판, 및 주변기기 구동 회로와 같은 컴포넌트들을 일반적으로 포함한다. 하부 기판은 일반적으로 어레이 기판이며, 상부 기판은 일반적으로 CF(color filter) 기판이다. 어레이 기판은, 베이스 기판(일반적으로 유리 기판), 및 베이스 기판 상에 배치되는 게이트 라인들, 활성층들, 데이터 라인들, 공통 전극 라인들, 및 픽셀 전극들과 같은 구조들을 더 포함한다. 도 1은 베이스 기판의 개략적인 구조도이다. 도 1에 도시되는 바와 같이, 베이스 기판(10)은 서로 반대편에 배치되는 제1 주 표면(11) 및 제2 주 표면(12)을 포함한다. 예를 들어, 베이스 기판(10)의 제1 주 표면(11)의 일 측 상에 게이트 라인들, 활성층들, 데이터 라인들, 공통 전극 라인들 및 픽셀 전극들과 같은 구조들이 배치된다.
LCD 디바이스에서는, 픽셀 전극들에 인가되는 데이터 신호들을 제어하기 위한 스위치들로서 TFT들(thin-film transistors)이 일반적으로 채택된다. TFT는 소스 전극, 드레인 전극, 게이트 전극 및 소스/드레인 전극들을 분리하기 위한 채널 영역을 포함한다. TFT의 채널 영역은 TFT가 특정 턴-온 전압으로 인가될 때 TFT의 소스/드레인 전극들이 도통될 수 있다는 특성을 갖는다. 예를 들어, 채널 영역은 반도체 재료(예를 들어, a-Si(amorphous silicon), poly-Si(polycrystalline silicon) 또는 산화물 반도체)로 이루어질 수 있다. 예를 들어, TFT의 접속은 다음과 같이 구현된다: 게이트 전극이 게이트 라인과 접속되어 게이트 라인에 인가되는 턴-온 전압 신호를 수신하고; 턴 온 전압 신호가 인가되어 TFT의 게이트 전극을 통해 채널 영역에 영향을 주어, 채널 영역의 턴-온 또는 턴-오프의 상태를 제어하고; 소스 전극이 데이터 라인과 접속되어 데이터 라인으로부터 전압 신호를 수신하며; 드레인 전극이 픽셀 전극과 접속되어 TFT의 소스 전극 및 드레인 전극이 채널 영역을 통해 도통된 후 픽셀 전극을 충전한다. 즉, TFT의 소스 전극 및 드레인 전극이 도통된 후, 데이터 라인 위의 신호가 TFT의 소스 전극 및 드레인 전극을 통해 픽셀 전극에 인가될 수 있고, 다음으로 액정 분자들의 편향을 제어하는데 사용될 수 있다.
LCD 디바이스에서, 픽셀 전극의 충전 시간이 액정 분자들의 응답 시간보다 훨씬 짧기 때문에, 액정 분자들의 편향은 픽셀 전극의 충전 과정의 종료 후 보유 기간 내에 일반적으로 도통되고 완료된다. 즉, 픽셀 전극의 충전 과정이 종료된 후, 액정 분자들을 회전하도록 연속적으로 구동하기 위해서 안정된 충전 전압이 요구된다. 픽셀 커패시터는 연속 충전 전압을 유지하는 기능을 한다. 픽셀 커패시터는 액정 커패시터 및 저장 커패시터를 주로 포함한다. 저장 커패시터의 기능은, 예를 들어, 픽셀 전압의 안정성을 유지하여 디스플레이 품질을 향상시키는 것이다. 상이한 디스플레이 모드들에서, 저장 커패시터는 상이한 형성 구조를 갖는다. 예를 들어, TN 및 VA 모드들은 저장 커패시터가 공통 전극 라인과 픽셀 전극 사이에 형성되는 구조를 일반적으로 채택하고; IPS, FFS 및 ADS(advanced super dimension switch) 모드들은 저장 커패시터가 공통 전극과 픽셀 전극 사이에 형성되는 구조를 일반적으로 채택한다. 저장 커패시터의 구조는 디스플레이의 품질 및 수율에 직접적으로 영향을 미칠 것이다.
본 개시내용의 실시예는 어레이 기판을 제공하며, 이는, 베이스 기판, 및 베이스 기판 상에 배치되는 게이트 금속층, 활성층 및 소스/드레인 금속층을 포함하며, 게이트 금속층은 게이트 라인 및 게이트 라인에 평행하게 연장되는 저장 전극 라인을 포함하고; 활성층은 TFT의 채널 영역으로서 취해지는 제1 패턴 및 베이스 기판의 두께 방향으로 저장 전극 라인과 적어도 부분적으로 중첩되는 제2 패턴을 포함하거나, 또는 소스/드레인 금속층은 베이스 기판의 두께 방향으로 저장 전극 라인과 적어도 부분적으로 중첩되는 금속층 패턴 및 데이터 라인 패턴을 포함한다. 본 개시내용의 실시예에 의해 제공되는 어레이 기판은 큰 저장 용량을 획득할 수 있으므로 디스플레이 디바이스의 디스플레이 품질을 향상시킬 수 있다.
본 개시내용의 본 실시예에서, 저장 커패시터는 저장 전극 라인(공통 전극 라인이라고도 지칭될 수 있지만, 이하 저장 전극 라인이라 지칭됨) 및 소스/드레인 금속층 및/또는 활성층에 의해 형성된다는 점이 주목되어야 한다. 저장 커패시터 구조가 소스/드레인 금속층 및 저장 전극 라인에 의해 형성되면, 금속층 패턴은, 예를 들어, 데이터 라인과 직접 접속될 수 있는 일체형 구조일 수 있다. 금속층 패턴은, 예를 들어, 데이터 라인과 접속되지 않을 수도 있다, 즉, 소스/드레인 금속층은 데이터 라인 이외에 독립적으로 배치되고 어레이 기판의 두께 방향으로 저장 전극 라인과 중첩되는 금속층 패턴을 포함한다. 저장 커패시터 구조가 활성층 및 저장 전극 라인에 의해 형성되면, 활성층은 2개의 패턴 부분들을 적어도 포함하며, 여기서, 하나의 패턴 부분은, 예를 들어, TFT의 채널 영역의 패턴으로서 취해지고, 다른 하나의 패턴 부분은, 예를 들어, 어레이 기판의 두께 방향으로 저장 전극 라인과 중첩되어 저장 커패시터를 형성하는 부분을 적어도 포함한다. 유사한 방식으로, 활성층의 위 2개의 패턴들은, 예를 들어, 서로 접속될 수 있거나 또는 접속되지 않을 수 있다.
일 실시예에서, 활성층은 TFT의 채널 영역으로서 취해지는 제1 패턴 및 베이스 기판의 두께 방향으로 저장 전극 라인과 적어도 부분적으로 중첩되는 제2 패턴을 포함한다.
도 2a는 본 개시내용의 실시예에서 활성층 및 저장 전극 라인으로 저장 커패시터를 형성하는 경우를 도시하는 개략적인 평면도이다. 도 2b는 본 개시내용의 실시예에서의 활성층의 개략적인 구조도이다.
도 2a 및 도 2b에 도시되는 바와 같이, 어레이 기판은, 베이스 기판, 및 베이스 기판 상에 배치되는 게이트 금속층, 활성층(도 2a 및 2b에서 음영 라인으로 도시되는 패턴들을 포함함) 및 소스/드레인 금속층을 포함한다. 게이트 금속층은 게이트 라인(102)(및 게이트 라인으로부터 분기되는 게이트 전극(112)) 및 게이트 라인에 평행하게 연장되는 저장 전극 라인(100)을 포함한다. 활성층은 게이트 금속층 상에 배치된다(바텀-게이트 구조). 활성층(106)은 TFT의 채널 영역으로서 취해지는 제1 패턴 및 베이스 기판의 두께 방향으로 저장 전극 라인과 적어도 부분적으로 중첩되는 제2 패턴을 포함한다. 픽셀 전극층 아래에 배치되는 활성층의 일부가 도 2a에 낮은 시인성으로 도시되고; 데이터 라인 아래의 활성층의 일부는 볼 수 없지만, 어레이 기판에서의 활성층의 배열의 명확한 도시를 위해, 활성층의 이러한 부분이 도 2a에 낮은 시인성으로 또한 도시된다는 점이 여기서 주목되어야 한다. 유사하게, 활성층은 이하 도 3b 및 도 5에서 동일한 시인 처리를 또한 받는다. 도 2b에 도시되는 바와 같이, 점선들에 의해 둘러싸인 활성층의 부분이, 예를 들어, 제2 패턴이고, 점선들 외부 상의 활성층 부분이, 예를 들어, 제1 패턴이다. 도 2a를 참조하면, 제1 패턴의 일부(게이트 전극 위에 배치되는 부분)는 TFT의 채널 영역으로서 취해지고, 제2 패턴은 베이스 기판의 두께 방향으로 저장 전극 라인(100)과 적어도 부분적으로 중첩된다. 예를 들어, 기본적으로 정사각형인 제2 패턴의 일부는 베이스 기판의 두께 방향으로 저장 전극 라인(100)과 중첩되어, 저장 커패시터를 형성한다(즉, 도 2a의 점선들에 의해 둘러싸인 부분).
소스/드레인 금속층이 활성층 상에 추가로 배치된다는 점이 주목되어야 한다. 도 2a에 도시되는 바와 같이, 소스/드레인 금속층은 게이트 라인(102)과 교차되는 데이터 라인(108)을 포함하며, TFT의 소스 전극(118) 및 드레인 전극(119)을 포함한다. 픽셀 전극(109)이 소스/드레인 금속층 위에 배치될 수 있다. 위에 설명된 바와 같이, TFT의 소스 전극(118)이 데이터 라인(108)과 접속되고; 드레인 전극(119)이, 예를 들어, 절연층에 형성되는 스루 홀(도면에 도시되지 않음)을 통해 픽셀 전극(109)과 접속되며; 게이트 전극이 게이트 라인(102)과 접속된다.
본 실시예에서, 예를 들어, 활성층이 베이스 기판과 게이트 금속층 사이에 배치될 수 있다. 즉, 본 개시내용에 의해 제공되는 어레이 기판은 탑-게이트 구조일 수 있다. 탑-게이트 구조에 대해, 제1 패턴 및 제2 패턴을 적어도 포함하는 활성층이 베이스 기판 상에 먼저 형성되고, 후속하여, 게이트 절연층이 활성층 상에 형성되며; 게이트 금속층이 게이트 절연층 상에 형성된다. 위에 설명된 바와 같이, 게이트 금속층은 서로 평행하게 연장되는 게이트 라인 및 저장 전극 라인을 포함한다. 제2 패턴은 베이스 기판의 두께 방향으로 저장 전극 라인과 적어도 부분적으로 중첩되어, 저장 커패시터를 형성한다.
본 실시예에서, 예를 들어, 게이트 금속층이 베이스 기판과 활성층 사이에 배치된다. 즉, 본 개시내용의 실시예에 의해 제공되는 어레이 기판은 바텀-게이트 구조일 수 있다. 예를 들어, 도 2a는 바텀 게이트 구조를 갖는 어레이 기판의 실시예를 도시한다. 바텀-게이트 구조에 대해, 서로 평행하게 연장되는 게이트 라인 및 저장 전극 라인을 포함하는 게이트 금속층이 베이스 기판 상에 먼저 형성되고, 후속하여, 게이트 절연층이 게이트 금속층 상에 형성되며; 제1 패턴 및 제2 패턴을 적어도 포함하는 활성층이 게이트 절연층 상에 형성된다. 제2 패턴은 베이스 기판의 두께 방향으로 저장 전극 라인과 적어도 부분적으로 중첩되어, 저장 커패시터를 형성한다.
본 실시예에서, 예를 들어, 제2 패턴이 제1 패턴과 접속된다. 도 3a는 본 개시내용의 실시예에서의 활성층의 구조를 도시한다. 도 3b는 도 3a에 도시되는 바와 같은 활성층의 구조를 포함하는 어레이 기판의 개략적인 평면도이다. 도 3a에 도시되는 바와 같이, 활성층은 제1 패턴(도면에서 점선들 내에 있지 않은 부분) 및 제2 패턴(도면에서 점선들 내에 있는 부분)을 포함한다. 제2 패턴은 제1 패턴과 직접 접속된다, 즉, 제2 패턴과 제1 패턴은 일체형 구조 내에 있다. 예를 들어, 제2 패턴은 또한 제2 패턴으로부터 분리될 수 있다, 즉 2개의 상호 분리된 패턴들이 활성층 상에 형성된다.
본 실시예에서, 예를 들어, 제2 패턴은 접속부 및 접속부와 접속되는 중첩부를 포함하고; 접속부는 제1 패턴과 접속되며; 중첩부는 베이스 기판의 두께 방향으로 저장 전극 라인과 중첩된다. 계속해서 도 3a를 참조하면, 제2 패턴(도면에서 점선들에 의해 둘러싸인 부분)은 접속부(1062)와 중첩부(1063)를 포함한다. 접속부(1062)는 제1 패턴에 접속되고, 중첩부(1063)는 베이스 기판의 두께 방향으로 저장 전극 라인(100)을 중첩되어, 저장 커패시터를 형성한다.
도 3a에 도시되는 바와 같은 제1 패턴은 TFT의 채널 영역(1061)을 포함한다. 도 3b에 도시되는 바와 같이, 제1 패턴의 채널 영역(1061)이 게이트 전극(112)으로부터 턴-온 전압의 영향을 받을 때, 채널 영역(1061)이 스위치 온된다. 데이터 라인의 전압 신호는 채널 영역(1061)을 통해 TFT의 소스 전극으로부터 TFT의 드레인 전극에 전달되어, 픽셀 전극을 충전한다. 활성층의 제1 패턴의 형상이 도 3a에 도시되는 바와 같은 구조에 제한되는 것은 아니라는 점이 주목되어야 하며, 예를 들어, 제1 패턴은 또한 다른 형상들일 수 있다. 또한, 중첩부는, 예를 들어, 직사각형, 정사각형, 원형, 타원형 또는 다른 규칙적 또는 불규칙적 판상 구조일 수 있다. 도 3a에 도시되는 바와 같은 구체적인 구조가 본 개시내용의 제한으로서 해석되어서는 안 된다.
본 실시예에서, 예를 들어, 저장 전극 라인과 데이터 라인 사이의 교차 위치에 중첩부가 배치된다. 도 3b에 도시되는 바와 같이, 저장 전극 라인(100)과 데이터 라인(108) 사이의 교차 위치에 중첩부(1063)가 배치된다. 저장 전극 라인과 데이터 라인 사이의 교차 위치에 중첩부를 배열하는 것은 개구율의 감소를 방지할 수 있다.
본 실시예에서, 예를 들어, 접속부와 데이터 라인은 동일한 연장 방향을 가지며, 베이스 기판의 제1 주 표면 상의 접속부의 정사 투영은 베이스 기판의 제1 주 표면 상의 데이터 라인의 정사 투영 내에 있다. 계속해서 도 3b를 참조하면, 접속부(1062)와 데이터 라인(108)은 동일한 연장 방향을 가지며, 베이스 기판의 제1 주 표면 상의 접속부(1062)의 정사 투영은 베이스 기판의 제1 주 표면 상의 데이터 라인(108)의 정사 투영 내에 있다. 접속부의 연장 방향 및 치수의 이러한 설정은 디스플레이 디바이스의 개구율의 감소를 회피할 수 있다.
본 실시예에서, 예를 들어, 중첩부(1063)의 치수는 데이터 라인(108)의 횡(폭) 방향으로 접속부(1062)의 치수보다 커서, 큰 저장 용량을 획득한다.
본 실시예에서, 예를 들어, 중첩부는 판상 구조이다. 저장 커패시터의 치수는 한편으로는 서로 대향하는 금속판들 사이의 대향 면적에 의존하며, 다른 한편으로는 금속판들 사이의 거리에 의존한다. 중첩부가 판상으로 설정됨에 따라, 중첩부와 저장 전극 라인의 대응 위치 사이의 대향 면적이 증가될 수 있어, 저장 커패시턴스가 증가될 수 있고, 따라서 플리커 및 크로스토크의 문제점들이 효과적으로 방지될 수 있다. 본 명세서에서 언급되는 바와 같은 판상 구조의 형상은, 예를 들어, 직사각형, 정사각형, 원형 또는 다른 규칙적인 또는 불규칙적인 형상이다.
본 실시예에서, 예를 들어, 저장 전극 라인에는 저장 전극 라인과 데이터 라인 사이의 교차 위치에 확대 부분이 제공된다. 도 4a는 본 개시내용의 실시예에서 저장 전극 라인이 확대 부분을 포함하는 예를 도시하는 개략도이다. 도 4b는 본 개시내용의 실시예에서 확대 부분 및 활성층을 포함하는 저장 전극 라인에 의해 저장 커패시터를 형성하는 구조를 도시하는 개략적인 구조도이다.
도 4a에 도시되는 바와 같이, 예를 들어, 저장 전극 라인(100)에는 저장 전극 라인과 데이터 라인(108) 사이의 교차 위치에 확대 부분(1001)이 제공된다(도면에는 하나의 확대 부분만 도시됨). 확대 부분(1001)은 확대 부분과 중첩부(1063) 사이의 대향 면적을 증가시키는 기능을 가져서, 저장 용량을 증가시키므로 디스플레이 효과를 향상시킨다. 예를 들어, 또한, 확대 부분(1001)은 직사각형, 정사각형, 원형 또는 다른 형상들로 설정될 수 있다. 예를 들어, 확대 부분(1001)은 위에 설명된 활성층의 중첩부(1063)와 동일한 형상을 갖도록 설정되어, 저장 용량을 향상시킨다. 예를 들어, 확대 부분(1001)과 중첩부(1063)는 동일한 형상 및 면적을 가지며, 서로 대향 배치된다. 도 4b에 도시되는 바와 같이, 예를 들어, 베이스 기판의 제1 주 표면 상의 확대 부분(1001)의 정사 투영은 베이스 기판의 제1 주 표면 상의 중첩부(1063)의 정사 투영과 일치한다. 확대 부분과 중첩부의 형상 및 면적의 제한은 중첩부와 확대 부분의 면적을 효과적으로 이용하여 큰 저장 용량을 획득할 수 있으므로, 디스플레이 디바이스의 디스플레이 효과를 향상시킨다.
일반적으로, 저장 전극 라인의 확대 부분의 설정은 중첩부와 매칭된다는 점이 주목되어야 한다. 예를 들어, 위에 설명된 바와 같이, 확대 부분과 중첩부는 동일 치수 및 동일한 형상을 갖도록 설정되어, 확대 부분과 중첩부 사이의 대향 면적이 최대일 수 있으므로, 큰 저장 용량이 획득될 수 있다.
일 실시예에서, 소스/드레인 금속층은 베이스 기판의 두께 방향으로 저장 전극 라인과 적어도 부분적으로 중첩되는 금속층 패턴 및 데이터 라인 패턴을 포함한다.
도 5는 본 개시내용의 실시예에 의해 제공되는 어레이 기판에서 소스/드레인 금속층 및 저장 전극 라인으로 저장 커패시터를 형성하는 경우를 도시하는 개략적인 평면도이다. 도 5에 도시되는 바와 같이, 어레이 기판은, 베이스 기판, 및 베이스 기판 상에 배치되는 게이트 금속층, 활성층 및 소스/드레인 금속층을 포함한다. 게이트 금속층은 게이트 라인(102)(및 게이트 전극) 및 평행하게 연장되는 저장 전극 라인(100)을 포함한다. 활성층은 TFT의 채널 영역을 포함한다. 소스/드레인 금속층은 베이스 기판의 두께 방향으로 저장 전극 라인(100)과 중첩되는 금속층 패턴(110) 및 데이터 라인 패턴을 포함한다(즉, 도 5에서 점선들에 의해 둘러싸인 소스/드레인 금속층의 부분). 따라서, 금속층 패턴(110)과 저장 전극 라인(100)으로 저장 커패시터가 형성된다. 저장 커패시터를 소스/드레인 금속층 및 저장 전극 라인으로 형성하는 구조는 큰 저장 용량을 획득할 수 있으므로 디스플레이 디바이스의 디스플레이 효과를 향상시킬 수 있다.
본 실시예에서, 예를 들어, 활성층이 베이스 기판과 게이트 금속층 사이에 배치될 수 있다. 즉, 어레이 기판은 탑-게이트 구조일 수 있다. 탑-게이트 구조에 대해, 활성층이 베이스 기판 상에 먼저 형성되고, 후속하여, 활성층들을 덮는 게이트 절연층이 활성층 상에 형성되며; 게이트 금속층이 게이트 절연층 상에 형성된다. 위에 설명된 바와 같이, 게이트 금속층은 평행하게 연장되는 게이트 라인 및 저장 전극 라인을 포함한다. 후속하여, 예를 들어, 게이트 금속층 상에 층간 절연층이 형성되고, 층간 절연층 상에 소스/드레인 금속층이 형성된다. 소스/드레인 금속층은 데이터 라인 패턴 및 금속층 패턴을 적어도 포함할 것이다.
본 실시예에서, 예를 들어, 게이트 금속층이 베이스 기판과 활성층 사이에 배치된다. 즉, 어레이 기판은 바텀-게이트 구조일 수 있다. 바텀-게이트 구조에 대해, 평행하게 연장되는 게이트 라인 및 저장 전극 라인을 포함하는 게이트 금속층이 베이스 기판 상에 먼저 형성되고, 후속하여, 게이트 절연층이 게이트 금속층 상에 형성되며; 활성층이 게이트 절연층 상에 형성된다. 후속하여, 활성층 상에 소스/드레인 금속층이 형성된다. 소스/드레인 금속층은 데이터 라인 패턴 및 금속층 패턴을 적어도 포함한다.
본 실시예에서, 활성층은 TFT의 채널 영역으로서 취해지는 제1 패턴 및 베이스 기판의 두께 방향으로 저장 전극 라인과 적어도 부분적으로 중첩되는 제2 패턴을 또한 포함할 수 있다는 점이 주목되어야 한다. 즉, 활성층은 위에 설명되는 구조 또는 이러한 구조의 수정을 포함한다. 저장 커패시터는 저장 전극 라인과 활성층 뿐만 아니라 소스/드레인 금속층에 의해 동시에 형성되어, 저장 용량이 더 증가될 수 있으므로, 디스플레이 디바이스의 크로스토크 및 표시 불량이 보다 양호하게 회피될 수 있다.
본 실시예에서, 예를 들어, 금속층 패턴은 저장 전극 라인과 데이터 라인 사이의 교차 위치에 배치되어, 개구율의 감소를 방지한다. 계속해서 도 5를 참조하면, 금속층 패턴(110)은 저장 전극 라인(100)과 데이터 라인(108) 사이의 교차 위치에 배치된다. 금속층 패턴(110)과 데이터 라인(108)은, 예를 들어, 일체형 구조 내에 있고, 예를 들어, 양자 모두가 패터닝 공정을 통해 동일한 금속층으로부터 형성된다. 예를 들어, 금속층 패턴(110)은 저장 전극 라인과 교차되는 부분인 데이터 라인의 부분과, 이러한 데이터 라인의 부분으로부터 데이터 라인의 양측으로의 돌출부들을 포함한다. 데이터 라인과 금속층 패턴이 일체형 구조를 채택하므로, 디스플레이 디바이스의 개구율의 감소가 회피될 수 있다.
본 실시예에서, 예를 들어, 금속층 패턴은 판상 구조이다. 예를 들어, 금속층 패턴의 형상은 직사각형, 정사각형 또는 다른 규칙적인 또는 불규칙적인 형상일 수 있다.
실시예에서, 예를 들어, 데이터 라인의 횡 방향으로의 금속층 패턴의 치수는 데이터 라인의 폭보다 크다. 도 6은 본 개시내용의 실시예에서 데이터 라인의 횡 방향으로의 금속층 패턴과 데이터 라인 사이의 치수 관계를 도시하는 개략도이다. 도 6에 도시되는 바와 같이, 금속층 패턴(110), 즉 도면에서 음영 라인에 의해 도시되는 부분이 데이터 라인(108) 위에 배치된다. 위에 설명된 바와 같이, 데이터 라인(108) 및 금속층 패턴(110) 양자 모두 소스/드레인 금속층에 배치된다. 데이터 라인(108)의 횡 방향(도 6에서 화살표에 의해 도시되는 방향)으로의 금속층 패턴(110)의 치수는 데이터 라인(108)의 폭보다 크다. 예를 들어, 위에 설명된 바와 같이, 금속층 패턴(110)과 데이터 라인(108)은 일체형 구조 내에 있을 수 있으며, 예를 들어, 양자 모두가 패터닝 공정에 의해 동일한 금속층으로부터 형성된다. 금속층 패턴의 폭이 데이터 라인의 폭보다 크기 때문에, 큰 저장 용량이 획득될 수 있어, 디스플레이 디바이스의 크로스토크 및 표시 불량이 방지될 수 있다.
본 실시예에서, 예를 들어, 저장 전극 라인의 횡 방향으로의 금속층 패턴의 치수는 저장 전극 라인의 폭보다 크지 않다. 도 7은 본 개시내용의 실시예에서 저장 전극 라인의 횡 방향으로의 금속층 패턴과 저장 전극 라인 사이의 치수 관계를 도시하는 개략도이다. 도 7에 도시되는 바와 같이, 위에 설명된 바와 같이, 데이터 라인(108)과 저장 전극 라인(100)은 서로 교차된다. 금속층 패턴(110)은 데이터 라인(108)과 저장 전극 라인(100) 사이의 교차 위치에 배치된다. 저장 전극 라인(100)의 횡 방향(즉, 도 7에서 화살표에 의해 도시되는 방향)에서, 금속층 패턴(110)의 치수는 저장 전극 라인(100)의 폭보다 크지 않으며, 예를 들어, 저장 전극 라인(100)의 폭과 동일하거나 약간 작을 수 있어, 디스플레이 디바이스의 개구율의 감소를 방지한다.
본 실시예에서, 예를 들어, 저장 전극 라인에는 저장 전극 라인과 데이터 라인 사이의 교차 위치에 확대 부분이 제공된다. 도 8은 본 개시내용의 실시예에서 저장 전극 라인이 확대 부분을 포함하는 예를 도시하는 개략도이다. 도 9는 본 개시내용의 실시예에서 저장 전극 라인의 확대 부분 및 금속층 패턴에 의해 저장 커패시터를 형성하는 구조를 도시하는 개략도이다. 도 8에 도시되는 바와 같이, 예를 들어, 확대 부분(1001)은 저장 전극 라인(100)과 데이터 라인(108) 사이의 교차 위치(도면에는 하나의 교차 위치만이 예로서 도시됨)에 배치된다. 확대 부분(1001)은 확대 부분과, 예를 들어, 금속층 패턴 사이의 대향 면적을 증가시키는 기능을 가져서, 저장 용량을 증가시킨다. 예를 들어, 또한, 확대 부분(1001)은 직사각형, 정사각형, 또는 다른 규칙적인 또는 불규칙적인 형상들로 설정될 수 있고, 예를 들어, 위에 설명된 금속층 패턴과 동일한 형상을 가지므로, 저장 용량을 향상시킨다. 또한, 도 9에 도시되는 바와 같이, 베이스 기판의 제1 주 표면(11) 상의 확대 부분(1001)의 정사 투영은 베이스 기판의 제1 주 표면(11) 상의 금속층 패턴(110)의 정사 투영과 일치하여, 저장 용량을 더욱 증가시킨다. 확대 부분이 저장 전극 라인과 데이터 라인 사이의 교차 위치에 배치되기 때문에, 큰 저장 용량이 획득될 수 있으므로, 디스플레이 디바이스의 디스플레이 효과가 향상될 수 있다.
일반적으로, 저장 전극 라인의 확대 부분의 설정은 금속층 패턴과 매칭되어, 큰 저장 용량을 획득한다는 점이 주목되어야 한다. 예를 들어, 위에 설명된 바와 같이, 확대 부분과 금속층 패턴은 동일 치수 및 동일한 형상을 갖도록 설정되어, 확대 부분과 금속층 패턴 사이의 대향 면적이 최대일 수 있으므로, 큰 저장 용량이 획득될 수 있다.
위 실시예들은 본 개시내용의 범위를 벗어나지 않고 상호 조합될 수 있으며, 보다 양호한 조합 효과를 획득할 수 있다.
실시예에 의해 제공되는 어레이 기판에 관하여, 본 개시내용의 실시예는 어레이 기판을 제조하는 방법을 제공한다. 그러나, 본 개시내용에 의해 제공되는, 어레이 기판을 제조하는 방법이 다음의 방법에 제한되는 것은 아니다.
본 개시내용의 실시예에 의해 제공되는, 어레이 기판을 제조하는 방법에 관한 설명이, 탑-게이트 구조를 갖는 어레이 기판을 제조하는 경우를 고려하여서만 이하 주어질 것이며, 여기서 활성층은 TFT의 채널로서 취해지는 제1 패턴 및 베이스 기판의 두께 방향으로 저장 전극 라인과 적어도 부분적으로 중첩되는 제2 패턴을, 예로서, 포함한다. 이러한 방법은, 예를 들어, 구체적으로 다음과 같이 설명된다.
첫째로, 예를 들어, 스퍼터링 방법에 의해, 기판 상에 금속층이 형성되고, 후속하여, 게이트 라인, 게이트 라인과 접속되는 게이트 전극, 및 게이트 라인에 평행하게 연장되고 게이트 라인 및 게이트 전극과 함께 동시에 형성되는 저장 전극 라인이 제1 마스크를 통해 에칭에 의해 획득된다. 금속층은, 예를 들어, 알루미늄, 알루미늄 합금 및 구리 또는 다른 적절한 재료들로 이루어질 수 있다. 게이트 라인, 게이트 라인과 접속되는 게이트 전극, 및 게이트 라인에 평행하게 연장되는 저장 전극 라인은, 제1 마스킹 공정이 패터닝을 위해 채택된 후, 어레이 기판 상에 형성된다.
둘째로, 게이트 라인 및 게이트 전극이 제공되는 어레이 기판 상에 절연층이 형성되어 게이트 절연층으로서 취해지고, 후속하여, 절연층 상에 반도체 층이 형성되며, 패터닝 공정에 의해 TFT의 활성층이 형성된다. 활성층은 절연층 상에 배치되며, 게이트 전극에 대응하는 제1 패턴을 포함한다. 활성층은 포토리소그래피에 의해 형성될 수 있다. 마스크는 활성층에 대응하는 패턴이 되도록 설계되고; 다른 영역들에서의 활성층의 부분은, 예를 들어, 포토리소그래피 공정에 의해 제거되며; 다음으로 게이트 전극에 대응하는 제1 패턴 및 베이스 기판의 두께 방향으로 저장 전극 라인과 적어도 부분적으로 중첩되는 제2 패턴을 포함하는 활성층이 획득된다. 활성층을 형성하기 위한 재료는, 예를 들어, a-Si, poly-Si, 산화물 반도체 또는 다른 적절한 재료일 수 있다.
형성되는 활성층은, 예를 들어, TFT의 채널로서 취해지는 제1 패턴 및 베이스 기판의 두께 방향으로 저장 전극 라인과 적어도 부분적으로 중첩되는 제2 패턴을 적어도 포함한다는 점이 주목되어야 한다. 마스크상의 패턴은 제1 패턴 및 제2 패턴에 대응하는 부분들을 적어도 포함한다. 위에 설명된 바와 같이, 제1 패턴과 제2 패턴은, 예를 들어, 서로 접속될 수 있거나 분리될 수 있다.
셋째로, 활성층이 제공되는 기판 상에 금속층이 추가로 형성된다. 금속층의 재료는, 예를 들어, 알루미늄, 알루미늄 합금, 구리 또는 다른 적절한 재료일 수 있다. 금속층을 형성하는 방법은, 예를 들어, CVD(chemical vapor deposition) 또는 스퍼터링일 수 있다. 금속층은 소스 전극, 드레인 전극 및 데이터 라인에 대한 패턴을 포함하는 마스크를 통해 포토리소그래피 공정에 의해 패터닝되고, 후속하여, 게이트 라인 및 저장 전극 라인과 교차되는 데이터 라인과, 서로 이격되는 소스 전극 및 드레인 전극이 활성층 위에 형성된다.
넷째로, 소스 전극, 드레인 전극 및 데이터 라인 상에 패시베이션층 및 패시베이션층 쓰루 홀과 같은 구조들이 더 형성될 수 있다.
마지막으로, 투명한 도전층(예를 들어, ITO(indium tin oxide))이 패시베이션층을 연속적으로 덮고, 마스크를 통한 포토리소그래피 공정에 의해 본 개시내용의 일 실시예에 의해 제공되는 어레이 기판 구조가 획득된다.
본 개시내용의 다른 실시예들에서, 포토리소그래피는 마스크 패턴 또는 포토리소그래피 단계들을 대응하여 변경함으로써 수행될 수 있다. 본 명세서에서 더 이상의 설명이 주어지지는 않을 것이다.
본 개시내용의 다른 양상은 전술한 어레이 기판들 중 임의의 것을 포함하는 디스플레이 디바이스를 제공한다.
디스플레이 디바이스의 일 예는 LCD 디바이스이고; 어레이 기판과 대향 기판의 셀 어셈블리에 의해 액정 셀이 형성되고, 액정 셀에 액정 재료가 채워진다. 대향 기판은, 예를 들어, 컬러 필터 기판이다. 어레이 기판의 각각의 픽셀 유닛의 픽셀 전극은 전계를 인가하여 액정 재료들의 회전 정도를 제어하는데 사용되어, 디스플레이 동작을 수행한다. 일부 예들에서, LCD 디바이스는 어레이 기판에 대해 백라이트를 방출하기 위한 백라이트 모듈을 더 포함한다.
디스플레이 디바이스의 다른 예는 OLED(organic light-emitting diode) 디스플레이 디바이스이고; 어레이 기판 상에 OLED 재료 스택층이 형성되고, 각각의 픽셀 유닛의 픽셀 전극은 애노드 또는 캐소드로서 취해지며, 광을 방출하도록 OLED 재료를 구동하여 디스플레이 동작을 수행하도록 구성된다.
디스플레이 디바이스의 또 다른 예는 전자 종이(e-paper) 디스플레이 디바이스이고; 어레이 기판 상에 전자 잉크층이 형성되며, 각각의 픽셀 유닛의 픽셀 전극은 전자 잉크에서의 대전 미립자들의 이동을 구동하기 위한 전압을 인가하여 디스플레이 동작을 수행하도록 구성된다.
텍스트에서의 "제1(first)", "제2(second)" 등의 용어는 하나의 엔티티 또는 동작을 다른 엔티티 또는 동작과 구별하기 위해서만 사용되며, 엔티티들 또는 동작들 사이의 임의의 관계 또는 시퀀스를 표시하거나 암시하지 않는다. "포함한다(comprise, include)" 등의 용어들은 공개된 표현들이며, 포함되는 프로세스, 방법 또는 아티클이 다른 엘리먼트를 또한 포함한다는 점을 배제하지 않는다. "상에(on)", "아래에(below)" 등에 의해 표시되는 배향 또는 위치 관계는 첨부 도면들에 도시되는 바와 같은 배향 또는 위치 관계이고, 본 개시내용의 편리한 설명 또는 단순화된 설명의 목적을 위한 것일 뿐, 지칭되는 디바이스 또는 엘리먼트가 구체적인 배향을 가져야 하고 특정한 배향으로 구성되어 동작되어야 한다는 점을 표시하거나 암시하는 것은 아니므로, 본 개시내용의 제한으로서 해석될 수 없다는 점이 또한 주목되어야 한다. 달리 명시되지 않는 한, "배열되는(arranged)", "접속되는(connected)" 및 "접속(connection)"이라는 용어들은 확대된 의미를 가질 것이며, 예를 들어, 2개의 엘리먼트들의, 고정된 접속, 탈착가능한 접속 또는 일체형 접속일 수 있고, 기계적 접속 또는 전기적 접속일 수 있고, 직접 접속, 매개체를 통하는 간접 접속일 수 있으며, 내부 통신일 수 있다. 본 개시내용에서의 위 용어들의 구체적인 의미들은 구체적인 조건들에 따라 관련분야에서의 통상의 기술자들에 의해 이해될 수 있다.
위에 설명되는 것은 본 개시내용의 예시적인 실시예들에만 관련되고 본 개시내용의 범위를 제한하지 않으며; 본 개시내용의 범위들은 첨부 청구항들에 의해 제한된다.
본 출원은 2016년 1월 27일자로 출원된 중국 특허 출원 제201620080097.6호에 대한 우선권을 주장하며, 그 전체 개시 내용은 본 출원의 일부로서 참조로 본 명세서에서 원용된다.

Claims (20)

  1. 어레이 기판으로서,
    베이스 기판; 및
    상기 베이스 기판 상에 배치되는 게이트 금속층, 활성층 및 소스/드레인 금속층
    을 포함하며,
    상기 게이트 금속층은 게이트 라인 및 상기 게이트 라인에 평행하게 연장되는 저장 전극 라인을 포함하고;
    상기 활성층은 TFT(thin-film transistor)의 채널 영역으로서 취해지는 제1 패턴 및 상기 베이스 기판의 두께 방향으로 상기 저장 전극 라인과 적어도 부분적으로 중첩되는 제2 패턴을 포함하거나, 또는 상기 소스/드레인 금속층은 상기 베이스 기판의 두께 방향으로 상기 저장 전극 라인과 적어도 부분적으로 중첩되는 금속층 패턴 및 데이터 라인 패턴을 포함하는 어레이 기판.
  2. 제1항에 있어서,
    상기 활성층은 상기 TFT의 채널 영역으로서 취해지는 상기 제1 패턴 및 상기 베이스 기판의 두께 방향으로 상기 저장 전극 라인과 적어도 부분적으로 중첩되는 상기 제2 패턴을 포함하고, 상기 소스/드레인 금속층은 상기 베이스 기판의 두께 방향으로 상기 저장 전극 라인과 적어도 부분적으로 중첩되는 상기 데이터 라인 패턴 및 상기 금속층 패턴을 포함하는 어레이 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 활성층은 상기 베이스 기판과 상기 게이트 금속층 사이에 배치되는 어레이 기판.
  4. 제1항 또는 제2항에 있어서,
    상기 게이트 금속층은 상기 베이스 기판과 상기 활성층 사이에 배치되는 어레이 기판.
  5. 제1항에 있어서,
    상기 제2 패턴은 상기 제1 패턴과 접속되는 어레이 기판.
  6. 제5항에 있어서,
    상기 제2 패턴은 접속부 및 상기 접속부와 접속되는 중첩부를 포함하고; 상기 접속부는 상기 제1 패턴과 접속되며; 상기 중첩부는 상기 베이스 기판의 두께 방향으로 상기 저장 전극 라인과 중첩되는 어레이 기판.
  7. 제6항에 있어서,
    상기 중첩부는 상기 저장 전극 라인과 상기 데이터 라인 사이의 교차 위치에 배치되는 어레이 기판.
  8. 제7항에 있어서,
    상기 접속부와 상기 데이터 라인은 동일한 연장 방향을 가지며, 상기 베이스 기판의 제1 주 표면 상의 상기 접속부의 정사 투영(orthographic projection)은 상기 베이스 기판의 상기 제1 주 표면 상의 상기 데이터 라인의 정사 투영 내에 배치되는 어레이 기판.
  9. 제8항에 있어서,
    상기 중첩부의 치수는 상기 데이터 라인의 횡 방향으로 상기 접속부의 것보다 큰 어레이 기판.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 중첩부는 판상 구조인 어레이 기판.
  11. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 저장 전극 라인에는 상기 저장 전극 라인과 상기 데이터 라인 사이의 교차 위치에 확대 부분이 제공되는 어레이 기판.
  12. 제11항에 있어서,
    상기 베이스 기판의 제1 주 표면 상의 상기 확대 부분의 정사 투영은 상기 베이스 기판의 제1 주 표면 상의 상기 중첩부의 정사 투영과 일치하는 어레이 기판.
  13. 제1항 및 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 금속층 패턴은 상기 저장 전극 라인과 상기 데이터 라인 사이의 교차 위치에 배치되는 어레이 기판.
  14. 제13항에 있어서,
    상기 금속층 패턴과 상기 데이터 라인은 일체형 구조 내에 있는 어레이 기판.
  15. 제14항에 있어서,
    상기 금속층 패턴은 판상 구조인 어레이 기판.
  16. 제14항에 있어서,
    상기 데이터 라인의 횡 방향으로의 상기 금속층 패턴의 치수는 상기 데이터 라인의 폭보다 큰 어레이 기판.
  17. 제16항에 있어서,
    상기 저장 전극 라인의 횡 방향으로의 상기 금속층 패턴의 치수는 상기 저장 전극 라인의 폭보다 크지 않은 어레이 기판.
  18. 제13항에 있어서,
    상기 저장 전극 라인에는 상기 저장 전극 라인과 상기 데이터 라인 사이의 교차 위치에 확대 부분이 제공되는 어레이 기판.
  19. 제18항에 있어서,
    상기 베이스 기판의 제1 주 표면 상의 상기 확대 부분의 정사 투영은 상기 베이스 기판의 제1 주 표면 상의 상기 금속층 패턴의 정사 투영과 일치하는 어레이 기판.
  20. 디스플레이 디바이스로서,
    제1항 내지 제19항 중 어느 한 항에 따른 어레이 기판을 포함하는 디스플레이 디바이스.
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