KR20170102022A - Iii 족 질화물계의 반도체 서포트의 제조 - Google Patents

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Abstract

본 발명은, III 족 질화물계의 반도체 구조의 제조를 위한 서포트를 제조하는 방법으로서,
- III 족 질화물계의 상부 표면 층을 포함하는 버퍼 층(20)을 기판(10) 상에 형성하는 단계(100),
- 버퍼 층 상에 결정 층(30)을 퇴적하는 단계(200)로서, 상기 결정 층은 III 족 질화물계의 상기 상부 층의 전체 표면을 덮기 위해 실리콘 원자로부터 퇴적되는, 퇴적 단계를 포함하는 것을 특징으로 하는, 서포트 제조 방법에 관한 것이다.
본 발명은 또한, 이 방법에 의해 획득한 서포트, 서포트를 기초로 한 반도체 구조, 및 그 제조 방법에 관한 것이다.

Description

III 족 질화물계의 반도체 서포트의 제조
본 발명은 III 족 질화물계의 반도체 구조를 제조하는 방법 및 그러한 반도체 구조에 관한 것이다.
주기율표의 III 족 질화물계의 반도체 소재 - 질화 갈륨(GaN)계의 소재와 같은 것 - 는 특히 발광 다이오드 제조를 위한 전자 및 광전자 분야에서 점점 중요한 자리를 차지하고 있다.
예컨대 실리콘이나 사파이어로 만든 기판 상에 질화 갈륨(GaN)과 같은 III 족 질화물계의 반도체 구조를 제조하는 기존의 방법은 일반적으로 호스트 기판과 III 족 질화물계의 반도체 소재 사이의 격자 파라미터 차이에 링크되는 상당한 스레딩 전위(threading dislocation) 밀도를 초래한다. 이들 스레딩 전위는, III 족 질화물의 반도체 소재계 발광 디바이스를 형성하는 반도체 구조의 경우에 특히 불리하며, 이는 스레딩 전위가 누설 전류를 증가시키며 이들 발광 디바이스의 광 출력을 악화시키기 때문이다.
3차원 에피택시 기술 - ELO(Epitaxial Lateral Overgrowth: 에피택셜 측면 과성장), 나노필러(nanopillar)로부터의 수도-에피택시, 비촉매(antisurfactant) 종의 추가, 성장 조건의 변경과 같은 것 - 은 III 족 질화물계의 반도체 소재에서 스레딩 전위 밀도를 감소시키는데에 있어서 그 효율이 입증되었다. 스레딩 전위 밀도를 감소시키기 위해 이들 기술에 의해 사용된 접근법은 (아일랜드에 의한) 3차원 성장 모드를 개시한 후, 아일랜드의 융합을 이용하여 2차원 질화 갈륨(GaN) 층을 획득하는 것으로 구성된다.
스레딩 전위 밀도를 감소시키기 위한 대중적인 제자리(in-situ) 기술은 GaN 층 아래에 인터컬러리(intercalary) 질화 실리콘(SiNx) 층을 삽입하는 것으로 구성된다. 더욱 구체적으로, 질화 실리콘(SiNx) 층은 III 족 질화물 층 상에 제자리에 퇴적된 후, 질화 갈륨(GaN) 층이 질화 실리콘(SiNx) 층 상에 퇴적된다. 이러한 기술은 종래의 c-평면 GaN을 위한 그러나 또한 세미 비-폴러 배향을 위한 스레딩 전위 밀도를 감소시키는데에 있어서 그 효율이 입증되었다.
실리콘 및 암모니아에 기초로 한 표면 처리가, GaN의 3차원 성장 모드를 개시할 수 있는 나노-마스크 역할을 하는 나노다공성(nanoporous) 질화 실리콘(SiNx) 층의 형성을 초래한다. GaN의 성장은 질화 실리콘(SiNx)이 자리한 영역에서는 금지된다. 다른 한편으로, 이러한 성장은 나노-구멍, 즉 나노마스크의 개구에서 발생한다. 후자의 밀도와 크기는 질화 실리콘(SiNx)의 퇴적 시간에 의해 제어되며 표면 상의 그 분포는 랜덤하게 이뤄진이다.
예컨대, 다음의 문헌이 이들 주제를 다룬다:
o "MOVPE에 의해 사파이어 기판 상에서 성장한 GaN 층에서의 전위 밀도를 감소시키는 새로운 방법"이라는 제목의 논문(Sakai 등 저, J. Cryst. Growth, 221, 334(2000)),
o "III-질화물 에피택시에서의 비촉매 - 퀀텀 도트 형성 및 전위 종료"라는 제목의 논문(S. Tanaka 등 저, Jap. J. Appl. Phys., 39, L83 1(2000)),
o "유기금속 증기-상 에피택시에 의해 성장한 GaN 오버레이어에서의 결함 감소에 대한 단일 및 이중 SiNx 인터레이어의 효과"라는 제목의 논문(F. Yun 등 저, J.Appl. Phys., 98, 123502(2005)),
o 특허 출원 (DE10151092A1),
o 특허 출원(WO2007/133603A2).
예컨대, 문헌(US 2004/0137732)은 불연속 또는 개구를 갖는 마스크의 기능을 실행하는 질화 실리콘 막을 기판 상에 퇴적한 후, 열 어닐링을 수행하기 전 저온에서 얇은 질화 갈륨 층의 퇴적을 수행하는 것을 제안한다. 어닐링으로 인해, 마스크의 개구의 레벨에서 질화 갈륨을 국부화할 수 있어서, 추후의 질화 갈륨 성장이 활용하는 질화 갈륨 아일랜드를 획득할 수 있다.
이러한 타입의 처리는 또한 특히 논문 "전기 액티브 표면 아래 층에 의한 성장 블로킹: GaN의 성장에서 비촉매로서의 Si의 효과"(T.Markurt 등, Physical Review Letters 110, 036103(2013))에서 31/2×31/ 2R30°로 명명된 결정 구조의 형성을 초래함이 최근에 알려지게 되었다. 이 논문에서, 결정 층은, "개구"로 불리는 얼마간의 큰 개방 영역을 갖는 부분적으로 덮인 표면을 획득하기 위해 제조되며, 이 층은 "나노다공성"으로 지정된다.
질화 갈륨(GaN) 층의 퇴적 단계 동안, 에피택시된 질화 갈륨이 우선적으로 나노다공성 층의 개구에서 성장하여 아일랜드를 형성한다. 아일랜드가 형성되면, 성장 파라미터가 조정되어, 질화 갈륨(GaN)이 측면으로 발생되어 SiNx로 덮인 존 덮고 융합하여 질화 갈륨(GaN) 층(3D 성장)을 형성한다. 질화 갈륨 층의 성장은, 원하는 두께의 질화 갈륨(GaN)이 획득될 때까지(2D 성장) 다음에 계속된다. 질화 갈륨(GaN)의 융합 두께는, SiNx 층의 삽입 후 전체적으로 융합되는 GaN 층을 획득하는데 필요한 두께로서 한정된다.
독자는, 표면 처리의 기간 및 그에 따른 퇴적된 SiNx의 양의 증가가 SiNx 층의 커버리지 레벨을 증가시키며 그에 따라 질화 갈륨(GaN) 아일랜드의 밀도를 감소시키는 효과를 가지며, 그에 따라 스레딩 전위 밀도를 감소시킬 수 있음을 이해하게 될 것이다. 다른 한편으로, 질화 갈륨(GaN) 아일랜드의 밀도가 낮아질수록, 융합을 획득하는데 필요한 질화 갈륨(GaN)의 두께가 두꺼워진다. 그에 따라 그러한 방법을 산업적으로 활용되게 하기 위해 SiNx 층의 최적의 커버리지 레벨을 결정하는 것이 특히 유리하다.
게다가, 기판 상에 GaN계의 디바이스를 제조하는 기존의 방법은 일반적으로 예컨대 실리콘 기판을 위한 질화 알루미늄(AlN)일 수 있는 버퍼 층을 퇴적하는 제1 단계와, 잠재적으로 그 다음에 질화 알루미늄(AlN) 버퍼 층 상에 질화 알루미늄 갈륨(AlGaN) 층을 퇴적하는 단계를 포함한다. 나노-마스크가 그 다음에 AlN 또는 AlGaN 층 상에 퇴적될 수 있다. 다른 방법은, 사파이어 기판을 사용하며 버퍼 층으로서 저온에서 GaN 층을 퇴적하는 단계를 제공하며, 이 경우, 나노-마스크는 GaN 버퍼 층 상에 퇴적된다.
SiNx의 나노-마스크를 갖는 언급된 성장 기술의 결점은, 산화 반응이 SiNx 층에 의해 덮이지 않은 버퍼 층의 표면에서 발생할 수 있다는 점에 관련된다. 특히, 버퍼 층은, 기판, 버퍼 층 및 SiNx 층으로 구성된 서포트의 공기 노출의 경우에 개구 레벨에서 산화될 수 있다. 결국, 종래 기술의 방법에서, 서포트 상에 질화 갈륨 층을 퇴적하기 전에 이 서포트를 저장할 가능성 없이, 상위(또는 최종) 질화 갈륨(GaN) 층이 SiNx 층 상에서 그 형성 직후에 형성된다.
이 기술의 다른 결점은, 나노다공성 SiNx 층의 퇴적 단계의 최적 기간을 규정할 수 있는 수단이 존재하지 않는다는 점에 관련된다. 개구의 크기 및 그 밀도에 링크되는 이 최적의 기간은 성장에 사용되는 시작 기판, 성장에 사용되는 반응기의 타입, 및 가스 전구체 등의 농도와 같은 다른 파라미터의 함수로서 변한다. 개구의 크기 및 그 밀도는 측정 불가능한 양이며, 그에 따라 나노다공성 SiNx 층의 퇴적 단계의 최적의 기간의 결정은 그에 따라 연속적인 테스트 - 성장 파라미터(즉, 기판, 반응기 등) 중 하나가 수정될 때마다 반복되어야 하며, 시간 소비적이며 특히 일반 방법을 수행할 수 있게 하지 않는, 즉 일반적으로 적용 가능하지 않음 - 를 수행하여 단지 경험적으로 획득되게 될 수 있다.
본 발명의 목적은 앞서 언급한 결점 중 적어도 하나를 극복할 수 있게 하는 방법을 제공하는 것이다.
이러한 점에서, 본 발명은, III 족 질화물계의 반도체 구조의 제조를 위한 서포트를 제조하는 방법으로서, 이 방법은 다음의 단계:
- III 족 질화물계의 상부 층을 포함하는 버퍼 층을 기판 상에 형성하는 단계,
- 버퍼 층 상에 결정 층을 퇴적하는 단계로서, 이러한 결정 층은 III 족 질화물계의 상부 층의 전체 표면을 덮기 위해 실리콘 원자로부터 퇴적되며, 이러한 결정 층은 결정학적 방향[1-100]에서 3중 주기성의 실리콘 원자를 가져서, 결정학적 방향[1-100]에서 전자의 그레이징-입사 회절에 의해 획득한 그러한 결정 층의 회절 이미지가:
- 중심 라인(0, 0)과 정수차(integer order lines) 라인(0, -1) 및 (0, 1),
- 중심 라인(0, 0)과 정수차 라인(0, -1) 사이에서의 2개의 분수차(fractional order) 회절 라인(0, -1/3) 및 (0, -2/3), 및
- 중심 라인(0, 0)과 정수차 라인(0, 1) 사이에서의 2개의 분수차 회절 라인(0, 1/3) 및 (0, 2/3)을 포함하게 되는, 결정 층 퇴적 단계를 포함하는 것을 특징으로 하는, 서포트 제조 방법을 제공한다.
기판 상에서 버퍼 층의 전체 표면을 덮는 결정 층을 퇴적하는 사실로 인해 버퍼 층의 표면을 전체적으로 패시베이트할 수 있으며 그에 따라 후자의 임의의 산화 반응을 방지할 수 있다. 이로 인해, III 족 질화물계의 반도체 구조의 퇴적 전에 기판, 버퍼 층 및 결정 층으로 구성되는 서포트를 저장할 수 있다.
전체 표면을 덮는 결정 층을 퇴적하는 단계로 인해, 나노다공성 SiNx 층의 퇴적 단계에 기초한 종래 기술의 방법의 발생 및 최적화의 경험적 단계, 특히 나노 구멍의 최적 크기 및 나노 구멍의 최적 밀도의 결정은 필요 없을 수 있다.
실리콘계의 나노 결정 층을 퇴적하는 단계로 인해, 이 층 상에 III 족 질화물계의 층의 추후 성장이 가능한 반면, III 족 질화물계의 상부 층을 덮는 무정형 나노다공성 층은 이 추후 성장을 가능케 하지 않을 것이다. 기재한 회절 이미지는, III 족 질화물계의 층의 격자에 대해 30°만큼 회전하며 III 족 질화물계의 층의 격자의 격자 파라미터보다
Figure pct00001
배 더 큰 격자 파라미터의 육각형 주기 배치에 대응하며, 결정 층의 이 추후 성장에 유리하게 할 수 있다.
층 A이 층 B 상에 있는 것으로 언급될 때, 이 층은 층 B 상에 바로 있을 수 있거나, 층 B 위에 자리할 수 있으며 이러한 층 B으로부터 하나 이상의 중간 층만큼 분리될 수 있음을 이해해야 할 것이다.
층 A이 층 B 상에 있는 것으로 언급될 때, 이 층은 층 B의 전체 표면 또는 이 층 B의 일부분을 덮을 수 있음을 또한 이해해야 할 것이다.
바람직하게도, 결정 층을 퇴적하는 단계는, 결정학적 방향[1-100]에서 회절 이미지의 중간 분수차 라인의 최대 광 세기에 대응하는 순간에 중단된다.
바람직하지만 비제한적인 본 발명에 따른 디바이스의 양상은 다음이다:
- 결정 층은 III 족 질화물 층과 에피택셜 관계에 있음;
- 결정 층은 예컨대 암모니아에 의해 제공되는 실리콘 원자와 질소 원자로부터 퇴적됨;
- 결정 층은 결정학적 방향[1-210]에서 단일 주기성을 가져서, 결정학적 방향[1-210]에서 전자의 그레이징-입사 회절에 의해 획득한 그러한 결정 층의 회절 이미지가 중심 라인(0, 0)과 정수차 라인(0, -1) 및 (0, 1)을 그 사이에 분수차 라인이 없이 포함함;
- 기판은 실리콘계이며, 버퍼 층을 형성하는 단계는 III 족 질화물계의 상부 표면 층을 형성하는 질화 알루미늄(AlN) 층을 퇴적하는 단계를 포함함;
- 기판은 실리콘계이며, 버퍼 층을 형성하는 단계는
- 질화 알루미늄(AlN) 층을 퇴적하는 단계, 및
- 질화 알루미늄(AlN) 층 상에 III 족 질화물계의 상부 표면 층을 형성하는 질화 알루미늄 갈륨(AlGaN) 층을 퇴적하는 단계를 포함함;
- 버퍼 층은, 그 형성의 끝에서, 10nm와 200nm 사이에 포함되는 두께를 가짐;
- 결정 층을 퇴적하는 단계는 초-진공 퇴적으로 구성됨;
- 결정 층을 퇴적하는 단계는 분자 빔 에피택시에 의한 퇴적으로 구성됨;
- 이 방법은, 결정 층의 회절 이미지를 획득하기 위해 이 결정 층을 퇴적하는 단계 동안 결정학적 방향[1-100]에서 전자의 그레이징-입사 회절에 의해 결정 층을 측정하는 단계를 포함하며, 결정 층을 퇴적하는 단계의 기간은 결정학적 방향[1-100]에서 결정 층의 회절 이미지의 적어도 하나의 회절 라인의 세기의 함수임;
- 결정학적 방향[1-100]에서 결정 층의 회절 이미지는:
- 중심 라인(0, 0) 및 정수차 라인(0, -1) 및 (0, 1),
- 중심 라인(0, 0)과 정수차 라인(0, -1) 사이에서의 2개의 분수차 회절 라인(0, -1/3) 및 (0, -2/3), 및
- 중심 라인(0, 0)과 정수차 라인(0, 1) 사이에서의 2개의 분수차 회절 라인(0, 1/3) 및 (0, 2/3)을 포함함;
결정 층을 퇴적하는 단계는, 그러한 분수차 라인의 광 세기가 최대일 때 중단됨;
- 결정 층을 퇴적하는 단계는 기상 퇴적으로 구성됨;
- 결정 층을 퇴적하는 단계는 금속 유기 기상 에피택시에 의한 퇴적으로 구성됨;
- 결정 층은 실리콘 원자와 암모니아 분자로부터 퇴적됨.
본 발명은 또한, III 족 질화물계의 반도체 구조의 제조를 위한 서포트로서,
- 기판,
- III 족 질화물계의 상부 층을 포함하는, 기판 상의 버퍼 층, 및
- 버퍼 층 상의 결정 층으로서, 이러한 결정 층은, 실리콘 원자를 포함하며 버퍼 층의 III 족 질화물계의 상부 층의 전체 표면을 덮으며, 이러한 결정 층은 결정학적 방향[1-100]에서 3중 주기성의 실리콘 원자를 가져서, 결정학적 방향[1-100]에서 전자의 그레이징-입사 회절에 의해 획득한 그러한 결정 층의 회절 이미지가:
- 중심 라인(0, 0)과 정수차 라인(0, -1) 및 (0, 1),
- 중심 라인(0, 0)과 정수차 라인(0, -1) 사이에서의 2개의 분수차 회절 라인(0, -1/3) 및 (0, -2/3), 및
- 중심 라인(0, 0)과 정수차 라인(0, 1) 사이에서의 2개의 분수차 회절 라인(0, 1/3) 및 (0, 2/3)을 포함하게 되는, 이러한 결정 층을 포함하는 것을 특징으로 하는, 서포트에 관한 것이다.
바람직하게도, 결정 층의 상태, 구체적으로 하부 표면, 즉 버퍼 층의 표면의 커버리지 레벨은 결정학적 방향[1-100]에서 회절 이미지의 중간 분수차 라인의 최대 광 세기에 대응한다.
본 발명에 따른 서포트의 바람직하지만 비제한적인 양상은 다음이다:
- 결정 층은 III 족 질화물 층과 에피택셜 관계에 있음;
- 결정 층은 또한 질소 원자를 포함함;
- 결정 층은 결정학적 방향[1-210]에서 단일 주기성을 가져서, 결정학적 방향[1-210]에서 전자의 그레이징-입사 회절에 의해 획득한 그러한 결정 층의 회절 이미지가 중심 라인(0, 0)과 정수차 라인(0, -1) 및 (0, 1)을 그 사이에 분수차 라인이 없이 포함함;
- 기판은 사파이어(Al2O3), 실리콘(Si), 실리콘 온 인슐레이터(SOI), 탄화 규소(SiC), 질화 알루미늄(AlN), 산화 아연(ZnO) 또는 갈륨 비소(GaAs)계임;
- 기판은 실리콘계이며, 버퍼 층은 질화 알루미늄(AlN) 층 및 질화 알루미늄(AlN) 층 상의 질화 알루미늄 갈륨(AlGaN) 층을 포함함;
- 결정 층은 2Å와 6Å 사이에 포함되는 두께를 가짐;
- 버퍼 층은, 10nm와 200nm 사이에 포함되는 두께를 가짐.
본 발명은 또한 III 족 질화물계의 반도체 구조를 제조하는 방법으로서,
- 본 발명에 따른 서포트의 공급 단계, 및
- 결정 층 상에서 III 족 질화물계의 반도체 구조의 성장 단계를 포함하는, 제조 방법에 관한 것이다.
바람직하게도, 성장 단계는 950℃와 1200℃ 사이에, 그리고 바람직하게는 1000℃와 1100℃ 사이에 포함되는 온도에서 수행된다. 바람직하게는 또한, 성장 단계는 어닐링 단계를 포함하지 않는다. 다시 바람직하게, 성장 단계는 1㎛보다 두꺼우며 바람직하게는 2㎛보다 두꺼운 두께를 갖는 III 족 질화물계의 층을 결정 층 상에서 성장시키는 단계를 포함한다.
바람직하게도, 성장 단계는 결정 층 상의 질화 갈륨(GaN) 층을 퇴적하는 단계를 포함한다. 바람직하게도, 성장 단계는 금속 유기 기상 에피택시에 의한 퇴적으로 구성된다.
본 발명은 또한 III 족 질화물계의 반도체 구조로서:
- 본 발명에 따른 서포트, 및
- 결정 층 상의 III 족 질화물계의 반도체 소재를 포함하는 반도체 구조에 관한 것이다.
바람직하게도, 결정 층 상의 III 족 질화물계의 반도체 소재는 질화 갈륨 층을 포함한다. 질화 갈륨(GaN)은 5.108cm-2 이하의 스레딩 전위 밀도를 갖는다. 바람직하게도, III 족 질화물계의 반도체 소재는 알루미늄계 층을 포함한다.
본 발명은 또한 III 족 질화물계의 발광 다이오드로서:
- 본 발명에 따른 반도체 구조,
- III 족 질화물계의 제1 반도체 층 상에 배치되는 질화 갈륨계의 제1 접촉 층,
- 질화 갈륨계의 제1 접촉 층 상에 배치되는 질화 갈륨계의 제2 접촉 층, 및
- 질화 갈륨계의 제1 접촉 층과 질화 갈륨계의 제2 접촉 층 사이에 배치되는 복수의 양자 우물(quantum well)의 구조가 제공되는 액티브 층을 포함하는 것을 특징으로 하는, 발광 다이오드에 관한 것이다.
본 발명 및 관련 제품에 따른 방법의 다른 장점과 특징은, 여러 대안적인 실시예가 있고 비제한적인 예로 주어지며 첨부 도면이 오는 기재로부터 더 자명하게 될 것이다.
도 1은, III 족 질화물 계 반도체 구조를 제조하는 방법의 예를 예시한다.
도 2는, 도 1에 예시한 방법을 구현하여 획득한 제품의 예를 개략적으로 예시한다.
도 3 및 도 4는, 본 발명에 따른 결정 층의 결정학적 방향[1-100] 및 [1-210] 각각에서의 2개의 회절 이미지를 예시한다.
도 5는 메사 구조를 갖는 반도체 구조를 예시한다.
도 6은 박스 구조를 갖는 반도체 구조를 예시한다.
도 7은, 결정 층의 퇴적 동안 회절 이미지의 분수차 라인의 세기의 시간에 따른 변화를 표현하는 곡선을 예시한다.
상이한 도면에서, 동일한 참조번호는 유사한 요소를 표시한다.
본 발명에 따른 방법은 이제 서포트 상에서 질화 갈륨(GaN)을 성장시켜 발광 다이오드를 제조할 수 있게 하는 것을 참조하여 더 상세하게 기재할 것이다. III 족 질화물계 층은, 대형 기판으로도 표시되는 두꺼운 층(또는 "템플릿") 또는 셀프-서포팅 층일 수 있다. III 족 질화물계 반도체 구조는 그에 따라 GaN, AlN 등의 두꺼운 층, 또는 GaN, AlN 등의 대형 기판, 또는 대신 에피택시된 구조(또는 "에피웨이퍼(epiwafer)")일 수 있다.
그럼에도, 이후 기재할 방법이 질화 갈륨이 아닌 III 족 질화물계의 소재를 성장시키는데 사용될 수 있으며, 이 소재는 발광 다이오드가 아닌 다른 반도체 구조를 제조하는데 사용될 수 있음이 당업자에게는 자명하다. 예컨대, 획득한 구조는 그에 따라 발광 다이오드 또는 고 전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)의 구성을 가질 수 있다.
도 1에서, 본 발명에 따른 방법의 대안적인 실시예가 예시되어 있다. 이 방법은 다음의 단계를 포함한다:
- 기판 상에 버퍼 층을 형성하는 단계(100)로서, 이러한 버퍼 층은 III 족 질화물계의 상부 표면 층을 포함하는, 단계(100),
- 버퍼 층 상에 결정 층을 퇴적하는 단계(200), 및
- 결정 층 상에 질화 갈륨 층을 성장시키는 단계(300)로서, 이러한 결정 층은 실리콘 원자로부터 퇴적되는, 단계(300).
기판
반도체 구조를 제조하기 위해, 기판(10)이 사용되며, 이 기판에는 상이한 퇴적 단계가 구현된다.
사용된 기판(10)은 사파이어(Al2O3), 실리콘(Si), 탄화 규소(SiC), 질화 알루미늄(AlN), 산화 아연(ZnO) 또는 갈륨 비소(GaAs)일 수 있다. 일 실시예에서, 기판은 실리콘이다.
실리콘 기판의 사용은 사파이어 기판의 사용과 비교하여 수많은 장점이 있으며; 특히
- 실리콘 기판은 사파이어 기판보다 값싸고;
- 실리콘 기판의 치수(일반적으로 최대 12인치, 즉 30.48cm임)는 사파이어 기판의 치수(일반적으로 최대 6인치, 즉 15.24cm)보다 크고; 그에 따라 실리콘 기판을 사용하여 더 큰 표면적의 질화 갈륨(GaN) 층을 제조할 수 있고;
- 질화 갈륨(GaN) 층의 성장 후 소자의 제조의 상이한 후 성장 단계(후면 연마, 전면 이송, 기판 제거 등)는 사파이어 기판의 경우에서보다는 실리콘 기판 사용의 경우에 더 간단하고 값싸다.
그에 따라, 실리콘 기판의 사용은 예컨대 낮은 제조 비용으로 발광 다이오드(LED)를 제조할 수 있어서, 조명 분야에서 특히 유리할 수 있다.
유리하게도, 기판(10)은, 도 5에 예시한 바와 같이 상승한 플래토(plateau) 형상(그 크기는 10×10㎛에서부터 400×400㎛까지 변할 수 있음)을 가지며 플래토를 에워싸는 기판의 표면을 에칭함으로써 획득한 메사 구조(11) 또는 그 대신 도 6에 표현한 바와 같은 박스 구조를 포함하는 패턴화된 기판일 수 있으며, 여기서, III 족 질화물계 버퍼 층(20)이 이 특정한 경우에 AlN 및 AlGaN으로 만들어지며, 결정 층(30)이 이 버퍼 층을 전체적으로 덮으며, 질화 갈륨 층(40)이 기판(10) 내로 절단된 리세스(12)에 자리한다. 예컨대 유전 소재로 만든 마스크에 의한 표면의 부분 마스킹과 같은 패턴을 제조하는 다른 방법을 유리하게도 사용할 수 있다.
그러한 패턴화된 기판의 사용으로 인해 기판(10) 상에 에피택시된 질화 갈륨 층(40)의 균열을 제한하며, 그에 따라 질화 갈륨(GaN)의 임계 두께를 증가시킬 수 있으며, 이러한 질화 갈륨은 균열을 생성하지 않고도 기판(10) 상에 퇴적될 수 있다.
예컨대, 200×200㎛의 메사 구조를 포함하는 기판을 사용하여 5㎛ 두께의 비균열 질화 갈륨(GaN) 층을 제조할 수 있는 반면, 비구조화된 기판의 사용은 오직 1㎛ 두께의 비균열 질화 갈륨(GaN) 층을 제조할 수 있다.
버퍼 층의 형성
이 방법은, III 족 질화물계의 상부 표면 층을 포함하는 버퍼 층(20)을 형성하는 단계(100)를 포함한다. 이 버퍼 층은 예컨대, 질화 알루미늄(AlN), 질화 알루미늄 갈륨(AlGaN), 질화 알루미늄 갈륨 붕소(AlGaBN)의 층, AlN/AlGaN의 스택, 그래듀얼(gradual) AlGaN, 산화 아연(ZnO), 또는 그 대신 질화 붕소(BN) 또는 그 대신 탄화 규소(SiC)를 포함할 수 있다. 그러나 모든 경우에, 버퍼 층은, 질화 알루미늄(AlN), 질화 알루미늄 갈륨(AlGaN)과 같은 III 족 질화물계의 상부 층을 갖는다.
본 상세한 설명의 예의 경우에, 이 형성하는 단계(100)는 기판(10) 상에 질화 알루미늄(AlN) 층(21)을 퇴적하는 단계(110)를 포함한다. 이 질화 알루미늄(AlN) 층(21)은 버퍼 층(20)의 III 족 질화물계의 상부 표면 층을 이룰 수 있다.
질화 알루미늄(AlN) 층(21)을 포함하는 버퍼 층(20)의 형성으로 인해, 후에 퇴적되는 질화 갈륨(GaN) 층(40)의 품질을 개선할 수 있다.
예컨대, 사용된 기판(10)이 실리콘(Si)일 때, 실리콘(Si) 상의 질화 갈륨(GaN)의 직접 성장은 고온에서의 갈륨(Ga)과 실리콘(Si) 사이의 높은 화학 반응으로 인해 특히 매우 어렵다.
질화 알루미늄(AlN) 층(21)을 포함하는 버퍼 층(20)의 형성으로 인해, 이러한 어려움을 극복할 수 있으며, 그에 따라 에피택시된 질화 갈륨(GaN) 층(40)의 품질을 개선할 수 있다.
버퍼 층(20)은 10nm와 500nm 사이, 바람직하게는 10㎛와 200nm 사이에 포함되는 두께를 가질 수 있다. 200nm보다 두꺼운 두께를 갖는 버퍼 층으로 인해, 버퍼 층(20)의 우수한 결정 품질을 획득할 수 있으며 그에 따라 후에 에피택시되는 III 족 질화물 층의 품질을 개선할 수 있다.
버퍼 층을 전체적으로 덮는, 본 발명에 따른 결정 층으로 인해, 그러나 버퍼 층의 결정 품질이 최대가 아니라 하더라도, 추후에 에피택시되는 III 족 질화물 층의 우수한 결정 품질을 보장할 수 있다. 결국, 버퍼 층(20)은 200nm보다 두꺼운 두께에 도달할 필요는 없다. 그에 따라, 바람직하게도, 버퍼 층(20)은 10nm와 200nm 사이, 또는 심지어 50nm와 100nm 사이에 포함되는 두께를 갖는다.
버퍼 층(20)의 두께를 200nm 미만으로 제한한다는 점으로 인해, 유리하게도 이 방법의 기간을 감소시킬 수 있으며, 질화 알루미늄(AlN) 층(21)의 성장 시간은 상대적으로 길어진다. 다른 장점은, 결정 층에 의해 전체적으로 덮이는, 그렇게 매우 두껍지 않은 버퍼 층(20)으로, 결정 층(30)에 의해 해결되는 이러한 버퍼 층에서의 전위의 문제점이 더욱 신속하게 해결되어, 전위가 전파하며 전위를 초래하는 것을 방지하게 된다는 점이다.
버퍼 층(20)을 형성하는 단계(100)는 질화 알루미늄(AlN) 층(21) 상에 질화 알루미늄 갈륨(AlGaN) 층(22)을 퇴적하는 부가적인 단계(120)를 또한 포함할 수 있다. 이러한 질화 알루미늄 갈륨(AlGaN) 층(22)은 그 후 버퍼 층(20)의 III 족 질화물계의 상부 표면 층을 형성한다.
이로 인해, 질화 알루미늄(AlN)과 질화 알루미늄 갈륨(AlGaN)의 복합 버퍼 층(20)을 획득할 수 있다.
질화 알루미늄 갈륨(AlGaN) 층(22)으로 인해, 결정 층이 퇴적되는 층의 스레딩 전위 밀도를 감소시킬 수 있다.
유리하게도, 버퍼 층의 두께, 그리고 질화 알루미늄(AlN)과 질화 알루미늄 갈륨(AlGaN)의 층(21, 22)의 두께의 합은 잠재적으로 10nm와 500nm 사이, 바람직하게는 50nm와 200nm 사이에서 예컨대 다음의 분포로 포함될 수 있다:
- 질화 알루미늄(AlN)의 25-100nm,
- 질화 알루미늄 갈륨(AlGaN)의 25-400nm.
이로 인해, 질화 알루미늄 및 질화 알루미늄 갈륨 층의 퇴적에 대해 장점을 획득하면서도, 버퍼 층의 성장 기간을 감소시킬 수 있다.
바람직하게도, 결정 층이 퇴적되게 될 버퍼 층의 표면, 즉 III 족 질화물계 층의 표면은 가능한 매끄럽게 형성된다.
이를 위해, 분자 빔 에피택시 반응기에서 예컨대 암모니아(NH3)의 분자와 같은 질소 원자의 흐름과 실리콘 원자의 흐름 하에서 950℃ 미만의 온도에서 버퍼 층(20)의 표면 처리를 수행하는 것이 유리하다. 그렇게 함으로써, 표면은 저하되지 않으며 매끄러운 상태를 유지한다.
결정 층의 퇴적
이 방법은 또한 버퍼 층(20) 상에 에피택셜 결정 층(30)을 퇴적하는 단계(200)를 포함한다. 결정 층은 실리콘(Si) 원자와, 잠재적으로는 질소 원자를 함유하는 전구체로부터 퇴적한다. 실리콘 원자를 함유하는 전구체는 예컨대 실란(SiH4), 디실란(disilane)(Si2H6) 또는 트리메틸실란(SiH(CH3)3)일 수 있다. 질소 원자는 예컨대 암모니아(NH3)의 분자에 의해 도입할 수 있다.
결정 층(30)은, 예컨대 질화 알루미늄 층(21) 또는 질화 갈륨 층(22)과 같은 III 족 질화물계의 층의 상부 표면으로 이루어지는 버퍼 층(20)의 전체 표면을 덮도록 퇴적된다. 결정 층(30)은, III 족 질화물 층과의 에피택시가 되도록, 즉 III 족 질화물 층과 에피택시 관계가 되도록 퇴적된다.
결정 층(30)을 퇴적하는 단계는, 버퍼 층(20)의 표면 상에 퇴적되는 원자의 표면 재구성을 초래하는 표면 처리에 대응한다.
사실, 버퍼 층(20)의 표면을 실리콘(Si) 원자와 잠재적으로는 암모니아(NH3)의 분자에 노출시킨 다음에, 실리콘(Si) 원자와 잠재적으로 질소는, 이들 원자가 퇴적되는 III 족 질화물계 층의 격자와 비교하여 30°만큼 회전하며 III 족 질화물계 층의 격자 파라미터보다
Figure pct00002
배 더 큰 격자 파라미터를 갖는 육각형 배치를 만듦으로써 버퍼 층의 표면에 본딩된다.
이러한 표면 재구성의 형성은 전자 회절 기술에 의해 측정할 수 있으며, 이 표면 재구성의 특정 회절 라인의 세기를 기록함으로써 표면의 커버리지 레벨을 정량화할 수 있다.
전자의 회절은, 물질 연구에 사용되는 기술이며, 전자로 샘플을 폭격하고 그 결과 회절 피겨(figure)를 관찰하는 것으로 이루어져 있다.
결정 층의 구조를 연구하기 위해 본 발명의 범위 내에서 사용될 수 있는 전자 회절 기술의 예로 반사 고 에너지 전자 회절(RHEED: Reflection High Energy Electron Diffraction)이 있으며, 이것은 초-진공 환경에서 표면의 결정 구조를 판정할 수 있는 기술이다.
RHEED 기술은 특히 표면 재구성을 판정할 수 있고, 성장률을 측정할 수 있으며, 표면의 편평도를 정량적으로 평가할 수 있다. RHEED 디바이스는, 표면에 집속된 10 내지 50keV의 에너지의 모노키네틱(monokinetic) 전자 빔을 만들 수 있는 전자 총으로 이루어 진다. 전자와 관련된 파장은 대략 0.1Å이다. 빔은 1 내지 2°의 각도의 그레이징 입사로 표면에 도달한다. 이 구성에서, 전자의 표면과의 상호작용은 여러 원자 평면으로 제한된다. 반사되며 표면 원자에 의해 회전된 전자는 형광 스크린 상에서 수집되어, 대응하는 회전 패턴을 시각화할 수 있으며, 이러한 패턴은 그 다음에 CCD 카메라를 사용하여 디지털화할 수 있다. 문헌, "반사 고 에너지 전자 회절"(Ayahiko Ichimiya 및 Philip I. Cohen 저, Cambridge University Press, 2004)이 이 기술을 기재하고 있다.
도 3 및 도 4를 참조하면, 각각의 결정학적 방향[1-100] 및 [1-210]에서의 결정 층의 2개의 회절 이미지가 예시되어 있다.
도 4에서, 결정학적 방향[1-210]에서의 결정 층의 회절 이미지는 전체 회절 라인: 중심 라인(0,0)(42)과, 이 중심 라인(42)의 양 측 상의 2개의 정수차 라인(0, -1)(43) 및 (0, 1)(44)을 고유하게 포함한다. 그에 따라 정수차 라인(0, -1) 및 (0, 1)과 중심 라인(0, 0) 사이에는 분수차 라인은 없다. 전체 회절 라인 사이의 간격이 표면의 평면에서의 격자 파라미터에 반비례함을 주목해야 한다.
한편, 결정학적 방향[1-100]에서 결정 층의 회절 이미지에 대응하는 도 3에서, 표면 재구성의 존재는, 1×3으로 표시되는 재구성의 특정 1/3 라인 특징이 되는 추가 분수 라인, 즉 비정수차 라인의 존재를 초래한다. 결정학적 방향[1-100]에서의 결정 층의 회절 이미지는 그에 따라 다음을 포함한다:
- 중심 라인(0, 0) 및 정수차 라인(0, -1) 및 (0, 1),
- 라인(0, 0)(32)과 (0, -1)(33) 사이에서 (0, -1/3)과 (0, (-2/3)으로 표시되는 2개의 분수차 회절 라인(31), 및
- 라인(0, 0)(32)과 (0, 1)(34) 사이에서 (0, 1/3)과 (0, 2/3)으로 표시되는 2개의 분수차 회절 라인(35)을 포함한다.
결국, 결정학적 방향[1-210]에서의 회절 이미지는 정수차 라인 사이에 단지 하나의 공간을 갖는 반면, 결정학적 방향[1-100]에서의 회절 이미지는 정수차 라인 사이에 3개의 공간을 가지며, 이런 이유로 이 결정 층은 1×3으로 표시한다.
그에 따라 또한 정확한 구조와 조성이 알려져 있지 않은 나노다공성 SiNx 층을 퇴적하는 단계를 포함하는 종래 기술의 방법들과 달리, 본 발명에 따른 방법은, 완벽하게 규정된 구조와 조성을 가지며, 그 다공 밀도가 바람직하게는 가능한 최저이거나 심지어 실질적으로 0이고 1×3으로 표시되는 결정 층의 퇴적을 제안한다.
그러므로, 종래 기술의 방법들에서, III 족 질화물계 층의 표면의 전체 커버리지 레벨을 회피하고자 시도된다. 그러나, 본 발명자들은, 결정 층이 III 족 질화물계 층의 전체 표면을 덮을 때 스레딩 전위 밀도가 최소임을 발견하였다.
바람직하게도, 결정 층(30)을 퇴적하는 단계(200)는 그에 따라 결정학적 방향[1-100]에서 회절 이미지의 중간 분수차 라인의 최대 광 세기에 대응하는 순간에 중단된다.
도 7은, 결정 층의 퇴적 동안 회절 이미지에서의 분수차 라인의 세기의 시간에 따른 변화를 나타내는 곡선의 예를 그에 따라 도시한다. 이 세기는 0과 60초 사이에서 증가함으로써 먼저 시작한 후, 90초 이후 감소함을 주목해야 한다. 최대 세기의 레벨은 그에 따라 60초와 90초 사이에서 도달한다.
도 7의 퇴적 조건에서, 시작 후 60초와 90초 사이에서 퇴적을 중단함으로써 결정학적 방향[1-100]에서 회절 이미지의 중간 분수차 라인의 최대 광 세기에 대응하는 순간에 결정 패시베이션 층을 퇴적하는 단계를 중단할 수 있다.
결정 층 1×3이 대략 단층의 실리콘 원자, 즉 대략 2 내지 3Å의 매우 작은 두께를 가질 수 있음을 주목해야 한다. 그러므로, 결정 층 1×3의 결정 특징을 보존하기 위해, 그 두께는 바람직하게는 6Å 미만이다.
유리하게도, 결정 층 1×3의 퇴적은 버퍼 층의 표면의 패시베이션을 유도한다. 이 패시베이션으로 인해 버퍼 층은 공기로의 노출에 관해 불활성이 될 수 있으며 그에 따라 임의의 산화 반응을 방지할 수 있다.
질화 갈륨( GaN )의 성장을 위한 서포트를 획득함
결정 층(30)을 퇴적하는 단계(200)의 끝에서, 질화 갈륨(GaN) 층과 같은 III 족 질화물계 반도체 구조의 성장을 위한 서포트를 획득한다.
결정 층(30)은 서포트의 표면을 패시베이트하므로, 결정 층(30)이 형성된 반응기로부터 이러한 서포트를 제거할 수 있다, 예컨대 이러한 서포트를 저장하거나 다른 반응기에 배치할 수 있다. 표면이 패시베이트된다면, 서포트는 산화의 위험 없이 자유 공기에 노출될 수 있다.
이 서포트는 다음을 포함한다:
- 실리콘(Si), 탄화 규소(SiC), 질화 알루미늄(AlN), 산화 아연(ZnO), 사파파이어 또는 갈륨 비소(GaAs)로 구성되는 그룹으로부터 선택되는 기판(10);
- 예컨대, 100㎛와 200㎛ 사이에 포함되는 두께를 가질 수 있는, III 족 질화물계의 상부 층을 포함하는 버퍼 층(20);
- 그 두께가 2Å과 6Å 사이, 바람직하게는 2Å과 3Å 사이에 포함될 수 있는 결정 층(30).
질화 갈륨 층의 성장
이 방법은, 결정 층(30) 상에서, 질화 갈륨 층의 성장과 같은, III 족 질화물계 반도체 구조의 성장 단계를 포함한다.
앞서 획득한 서포트는 그에 따라, 질화 갈륨 층이 성장하게 될 반응기 내에 이 서포트를 도입함으로써 제공된다.
결정 층 1×3 상의 질화 갈륨(GaN) 층의 성장의 원리는 다음과 같다:
결정 층 1×3의 퇴적으로 인해, 결정 층 상에 퇴적되는 종류의 확산 길이(즉, 중성자의 주어진 동위원소와의 상호작용을 특징화하는 확산의 진폭)를 증가시킬 수 있다.
에피택셜 결정 층은, III 족 질화물의 2차원 성장에 매우 불리한 표면을 형성한다. 이러한 비촉매 효과는 아일랜드의 형성을 유도하며, 아일랜드의 크기와 형상은 결정 층의 표면 에너지에 의해 그리고 성장 운동(growth kinetic)에 의해 결정한다.
질화 갈륨(GaN) 층을 퇴적하는 단계 동안, 질화 갈륨(GaN)은 아일랜드로부터 측방향으로 발생하여 융합에 의해 질화 갈륨(GaN) 층을 형성한다(3D 성장). 질화 갈륨 층의 성장은, 원하는 두께의 질화 갈륨(GaN)(2D 성장)을 획득할 때까지 다음에 계속된다.
바람직하게도, 성장시키는 단계(300)는, 1㎛보다 두꺼우며, 바람직하게는 2㎛보다 두꺼운 두께를 갖는 III 족 질화물계 층(40)을 결정 층(30) 상에서 성장시키는 단계를 포함한다.
기판, 버퍼 층, 결정 층 및 질화 갈륨 층으로 구성되는 층의 스택을 그리하여 획득한다.
바람직하게도, 성장시키는 단계(300)는 950℃와 1200℃ 사이 및 바람직하게는 1000℃와 1100℃ 사이에 포함되는 온도에서 수행된다. 바람직하게도, 성장시키는 단계는 1회의 시도로 수행되며, 그에 따라 어닐링 단계를 포함하지 않는다.
표면 상에서 나타나는 스레딩 전위 밀도는 TEM(Transmission Electron Microscopy: 투과 전자 현미경)에 의해 측정할 수 있다. 스레딩 전위 밀도는 5.108cm-2 이하이다. 질화 갈륨(GaN)은 그에 따라 결정 층 1×3 없이, 종래 기술의 방법에 따라 형성한 GaN 층과 비교하여 감소한 스레딩 전위 밀도를 갖는다.
질화 갈륨 층의 융합 존은, 전자 현미경으로 관찰하여 주목할 수 있는 바와 같이 그 레벨이 전위 곡선에서 관찰되며, 결정 층(30)의 표면으로부터 2㎛미만의 두께에 걸쳐서 연장함을 주목해야 한다.
질화 갈륨(GaN)의 융합 두께는, 전체적으로 융합되는 GaN 층을 얻는데 필요한, 즉 연속 표면 평면을 갖는 두께로서 규정된다. 아일랜드는 더 이상 구별할 수 없다.
명백히도, 질화 갈륨(GaN) 층은 그 다음에 예컨대 셀프-서포팅 질화 갈륨(GaN) 층을 얻기 위해 기판으로부터 그리고 버퍼 층으로부터 분리할 수 있다.
사용된 성장 기술
유리하게도 다음의 단계:
- 버퍼 층(20)을 형성하는 단계 및/또는
- 버퍼 층(20) 상에 결정 층(30)을 퇴적하는 단계는 초진공 퇴적에 의해, 바람직하게는 분자 빔 에피택시(MBE)에 의해 수행할 수 있다.
결정 층(30) 및/또는 버퍼 층(20)을 퇴적하는 단계는 기상 퇴적, 더욱 정확히는 금속 유기 기상 에피택시(MOVPE)에 의한 퇴적으로 구성됨도 가능하다.
분자 빔 에피택시에 의해 - 그에 따라 초진공 환경에서 - 버퍼 층을 형성한다는 점은 금속 유기 기상 에피택시에 의한 버퍼 층의 형성 기술과 비교하여 수많은 장점이 있다.
특히, 분자 빔 에피택시에 의한 버퍼 층(20)의 형성에 의하면:
- 한편으로, 버퍼 층(20)이 형성되면 기판의 주변에 반응 가스의 임의의 흔적을 제거할 수 있어서 기판 표면의 기생 질화 반응의 위험을 제한할 수 있으며,
- 다른 한편으로, 성장 반응기의 파울링(fouling)을 제한할 수 있어서, 반응기 유지보수 동작의 빈도를 감소시킴으로써 제조 수율을 개선할 수 있다.
게다가, 분자 빔 에피택시에 의한 버퍼 층(20)의 형성으로 인해, 매우 매끄러운 III 족 질화물계 층의 표면을 얻을 수 있어서, 결정 층(30)의 형성을 개선할 수 있다.
더 나아가, MBE에서의 초진공의 사용으로 인해, 또한 결정 층의 퇴적의 - 예컨대 전자 회절에 의한 - 제자리 모니터링을 수행할 수 있다. 이로 인해, 결정 층을 퇴적하는 단계를 정밀하게 모니터링할 수 있어서, 결정 층의 두께가 표면을 전체적으로 덮을 때 이 단계를 정지할 수 있다.
그에 따라, 이 방법은, 결정 층(30)의 회절 이미지를 획득하기 위해, 결정 층(30)을 퇴적하는 단계 동안 결정학적 방향[1-100]에서 전자의 그레이징-입사 회절에 의해 이 결정 층(30)의 커버리지 레벨을 측정하는 단계를 포함할 수 있으며, 결정 층을 퇴적하는 단계의 기간은, 결정학적 방향[1-100]에서 전자 회절에 의해 획득한 결정 층의 회절 이미지의 적어도 하나의 분수차 회절 라인의 세기의 함수이다.
앞서 나타낸 바와 같이, 결정학적 방향[1-100]에서의 결정 층(30)의 회절 이미지는 이때:
- 중심 라인(0, 0) 및 정수차 라인(0, -1) 및 (0, 1),
- 중심 라인(0, 0)과 정수차 라인(0, -1) 사이에서 2개의 분수차 회절 라인(0, -1/3)과 (0, -2/3), 및
- 중심 라인(0, 0)과 정수차 라인(0, 1) 사이에서 2개의 분수차 회절 라인(0, 1/3)과 (0, 2/3)을 포함한다.
바람직하게도, 결정 층(30)의 퇴적 단계는, (결정학적 방향[1-100]에서) 회절 이미지의 중간 분수차 라인의 광 세기가 최대일 때 - 결정 층(30)에 의한 III 족 질화물계의 층의 표면의 전체 커버리지 레벨에 대응함 - 중단된다.
이 최대 세기는 쉽게 식별할 수 있다. 사실, CCD 카메라를 사용함으로써, 패시베이션 층의 퇴적 시간의 함수로서 결정학적 방향[1-100]에서의 분수차 회절 라인 중 하나의 세기 프로파일을 기록하기에 충분하다. 첫째, 분수차 회절 라인이 나타난 후, 퇴적 동안 그 세기가 증가하게 되며, 둘째 감소하며 사라짐으로써 마무리되기 전 플래토에 도달한다. 최대 세기는 그에 따라 이 세기의 안정화에 의해 검출할 수 있으며, 이러한 안정화는 사용된 기술에 따라 수 분 또는 수십 초 지속할 수 있다.
유사하게, - 질화 갈륨 층과 같은 - 반도체 구조를 성장시키는 단계는 MOVPE에 의해서와 같은 기상 퇴적에 의해 수행할 수 있다.
제조 방법의 예
본 발명에 따른 방법의 예를 이제 기재할 것이다.
여기서 목적은 실리콘 Si 기판 상의 얇은 질화 갈륨(GaN) 층을 제조하는 것이며, 질화 갈륨(GaN) 층은 낮은 스레딩 전위 밀도(TDD<5.108cm-2)를 갖는다.
사용된 실리콘 기판은 결정 배향(111)을 갖는다.
질화 알루미늄(AlN) 버퍼 층이 분자 빔 에피택시에 의해 실리콘 기판 상에 형성된다. 버퍼 층의 형성은, 그 두께가 10nm와 200nm 사이에 포함될 때 중단된다.
그 다음에 결정 층 1×3을 퇴적하는 단계를 수행한다. 분자 빔 에피택시에 의한 버퍼 층의 표면 처리를 실리콘 원자와 암모니아(NH3) 분자를 사용하여 구현한다. 이 표면 처리는, 전자 회절에 의해 측정 가능하며 식별 가능한, 새롭게 잘 한정된 결정 구조의 형성을 초래한다.
결정 층의 퇴적 동안, 표면은, 모노키네틱 전자의 빔을 그레이징 입사로 형성 과정에 결정 층 상에 보내는 것으로 구성된 전자 회절 기술에 의해 관찰하여, (결정학적 방향[1-100]에서) 결과적인 회절 피겨를 관찰한다.
결정 층 1×3의 오더가 정해진 주기 구조로 인해 전자를 회절시킬 수 있으며 그에 따라 특정 회절 이미지를 획득할 수 있다.
결정 층을 퇴적하는 단계의 기간은 회절 이미지에 관해 관찰한 적어도 하나의 분수차 회절 라인의 세기의 함수이다.
특히, 결정 층을 퇴적하는 단계는, 회절 피겨에서 관찰한 회절 라인 중 적어도 하나의 세기가 최대일 때 - 이 세기의 안정화에 의해 검출할 수 있음 - 중단한다.
질화 갈륨(GaN) 층이 그 다음에 성장하게 된다. 결정 층으로 인해, 질화 갈륨(GaN)의 3D 성장 모드를 개시할 수 있다. 질화 갈륨(GaN)의 아일랜드가 결정 층의 표면에서 형성된다. 질화 갈륨(GaN)의 아일랜드는 더 커지게 되어 대략 2㎛에서 융합된 층을 형성함으로써 마무리된다.
2㎛ 두께와, 4.108cm-2 미만의 스레딩 전위 밀도를 갖는 질화 갈륨(GaN)을 그에 따라 획득한다.
다른 방법에 의해 획득한 질화 갈륨의 층의 예는 다음의 표에서 상징적인 용도로 기재한다.
Figure pct00003
앞선 표에서 주목할 수 있는 바와 같이, 질화 갈륨 층의 성장을 위해 실리콘 기판을 사용하는 기존의 방법들로는 본 발명에 따른 방법에 동등한 품질의 질화 갈륨 층을 얻을 수는 없다.
더 나아가, 질화 갈륨 층의 성장을 위해 사파이어 기판을 사용하는 방법들로 인해 본 발명에 따른 방법에 동등한 스레딩 전위 밀도를 갖는 질화 갈륨 층을 얻을 수 있다하더라도, 에피택시된 질화 갈륨(GaN) 층의 두께는 더 커짐을 주목할 수 도 있다.
당업자는, 본 명세서에 기재한 새로운 교훈을 실질적으로 뛰어넘지 않고도 앞서 기재한 방법에 수많은 변경을 가할 수 있음을 이해하게 될 것이다.
예컨대, 버퍼 층을 형성하는 단계와 결정 층을 퇴적하는 단계로 구성되는 단계는 MOVPE에 의해 수행할 수 있다. 더 나아가, III 족 질화물계 반도체 구조를 성장시키는 단계는 MBE에 의해 수행할 수 도 있다.
III 족 질화물계 발광 다이오드로서:
- 앞서 기재한 반도체 구조,
- III 족 질화물계 제1 반도체 층 상에 배치되는 질화 갈륨계 제1 접촉 층,
- 질화 갈륨계 제1 접촉 층 상에 배치되는 질화 갈륨계 제2 접촉 층,
- 질화 갈륨계 제1 접촉 층과 질화 갈륨계 제2 접촉 층 사이에 배치되는 복수의 양자 우물 구조가 제공된 액티브 층을 포함하는, 발광 다이오드를 획득할 수 있다.
따라서, 기재한 예는, 결코 제한적이지 않은 단지 특정한 예시임이 자명하다.

Claims (30)

  1. III 족 질화물계의 반도체 구조의 제조를 위한 서포트를 제조하는 방법으로서,
    - III 족 질화물계의 상부 층을 포함하는 버퍼 층(20)을 기판(10) 상에 형성하는 단계(100),
    - 상기 버퍼 층 상에 결정 층(30)을 퇴적하는 단계(200)로서, 상기 결정 층은 III 족 질화물계의 상기 상부 층의 전체 표면을 덮기 위해 실리콘 원자들로부터 퇴적되며, 상기 결정 층(30)은 결정학적 방향[1-100]에서 3중 주기성(triple periodicity)의 실리콘 원자들을 가져서, 상기 결정학적 방향[1-100]에서 전자들의 그레이징-입사 회절에 의해 획득한 상기 결정 층의 회절 이미지가:
    - 중심 라인(0, 0)과 정수차 라인들(integer order lines)(0, -1) 및 (0, 1),
    - 상기 중심 라인(0, 0)과 상기 정수차 라인들(0, -1) 사이에서의 2개의 분수차(fractional order) 회절 라인(0, -1/3) 및 (0, -2/3), 및
    - 상기 중심 라인(0, 0)과 상기 정수차 라인들(0, 1) 사이에서의 2개의 분수차 회절 라인(0, 1/3) 및 (0, 2/3)을 포함하게 되는, 상기 결정 층 퇴적 단계(200)를 포함하는 것을 특징으로 하는, 서포트 제조 방법.
  2. 청구항 1에 있어서, 상기 결정 층은 결정학적 방향[1-210]에서 단일 주기성을 가져서, 상기 결정학적 방향[1-210]에서 전자들의 그레이징-입사 회절에 의해 획득한 상기 결정 층의 회절 이미지가 중심 라인(0, 0)과 정수차 라인들(0, -1) 및 (0, 1)을 그 사이에 분수차 라인들이 없이 포함하는, 서포트 제조 방법.
  3. 청구항 1 또는 청구항 2에 있어서, 상기 결정 층(30)을 퇴적하는 단계(200)는, 상기 결정학적 방향[1-100]에서 회절 이미지의 중간 분수차 라인들의 최대 광 세기에 대응하는 순간에 중단되는, 서포트 제조 방법.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 상기 기판은 실리콘계이며, 상기 버퍼 층(20)을 형성하는 단계(100)는, III 족 질화물계의 상부 표면 층을 형성하는 질화 알루미늄(AlN) 층(21)을 퇴적하는 단계(110)를 포함하는, 서포트 제조 방법.
  5. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 상기 기판은 실리콘계이며, 상기 버퍼 층(20)을 형성하는 단계(100)는:
    - 질화 알루미늄(AlN) 층(21)을 퇴적하는 단계(110), 및
    - 상기 질화 알루미늄(AlN) 층(21) 상에 III 족 질화물계의 상부 표면 층을 형성하는 질화 알루미늄 갈륨(AlGaN) 층(22)을 퇴적하는 단계(120)를 포함하는, 서포트 제조 방법.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서, 상기 버퍼 층(20)은, 그 형성의 끝에서, 10nm와 200nm 사이에 포함되는 두께를 갖는, 서포트 제조 방법.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서, 상기 결정 층을 퇴적하는 단계는, 초진공 퇴적, 바람직하게는 분자 빔 에피택시에 의한 퇴적으로 구성되는, 서포트 제조 방법.
  8. 선행하는 청구항에 있어서, 상기 결정 층의 회절 이미지를 획득하기 위해 상기 결정 층을 퇴적하는 단계 동안 결정 평면[1-100]에서 전자들의 그레이징-입사 회절에 의해 상기 결정 층을 측정하는 단계를 포함하며, 상기 결정 층(30)을 퇴적하는 단계의 기간은 상기 결정학적 방향[1-100]에서 상기 결정 층의 회절 이미지의 적어도 하나의 분수차 회절 라인의 세기의 함수인, 서포트 제조 방법.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서, 상기 결정 층은 2Å와 6Å 사이에 포함되는 두께를 갖는, 서포트 제조 방법.
  10. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 상기 결정 층을 퇴적하는 단계는 기상 퇴적으로 구성되는, 서포트 제조 방법.
  11. 선행하는 청구항에 있어서, 상기 결정 층을 퇴적하는 단계는 금속 유기 기상 에피택시에 의한 퇴적으로 구성되는, 서포트 제조 방법.
  12. 청구항 1 내지 청구항 11 중 어느 한 항에 있어서, 상기 결정 층은 실리콘 원자들과 암모니아 분자들로부터 퇴적되는, 서포트 제조 방법.
  13. III 족 질화물계의 반도체 구조의 제조를 위한 서포트로서,
    - 기판(10),
    - III 족 질화물계의 상부 층을 포함하는, 상기 기판 상의 버퍼 층(20), 및
    - 상기 버퍼 층 상의 결정 층(30)으로서, 상기 결정 층은, 실리콘 원자들을 포함하며 상기 버퍼 층의 III 족 질화물계의 상기 상부 층의 전체 표면을 덮으며, 상기 결정 층(30)은 방향[1-100]에서 3중 주기성의 실리콘 원자들을 가져서, 상기 방향[1-100]에서 전자들의 그레이징-입사 회절에 의해 획득한 상기 결정 층의 회절 이미지가:
    - 중심 라인(0, 0)과 정수차 라인들(0, -1) 및 (0, 1),
    - 상기 중심 라인(0, 0)과 상기 정수차 라인(0, -1) 사이에서의 2개의 분수차 회절 라인(0, -1/3) 및 (0, -2/3), 및
    - 상기 중심 라인(0, 0)과 상기 정수차 라인(0, 1) 사이에서의 2개의 분수차 회절 라인(0, 1/3) 및 (0, 2/3)을 포함하게 되는, 상기 결정 층(30)을 포함하는 것을 특징으로 하는, 서포트.
  14. 청구항 13에 있어서, 상기 결정 층(30)의 상태는, 결정학적 방향[1-100]에서 회절 이미지의 중간 분수차 라인들의 최대 광 세기에 대응하는, 서포트.
  15. 청구항 13 또는 청구항 14에 있어서, 상기 결정 층은 결정학적 방향[1-210]에서 단일 주기성을 가져서, 상기 결정학적 방향[1-210]에서 전자들의 그레이징-입사 회절에 의해 획득한 상기 결정 층의 회절 이미지가 중심 라인(0, 0)과 정수차 라인들(0, -1) 및 (0, 1)을 그 사이에 분수차 라인들이 없이 포함하는, 서포트.
  16. 청구항 13 내지 청구항 15 중 어느 한 항에 있어서, 상기 기판(10)은 사파이어(Al2O3), 실리콘(Si), 실리콘 온 인슐레이터(SOI), 탄화 규소(SiC), 질화 알루미늄(AlN), 산화 아연(ZnO) 또는 갈륨 비소(GaAs)계인, 서포트.
  17. 청구항 13 내지 청구항 16 중 어느 한 항에 있어서, 상기 기판(10)은 실리콘계이며, 상기 버퍼 층은 질화 알루미늄(AlN) 층(21) 및 상기 질화 알루미늄(AlN) 층(21) 상의 질화 알루미늄 갈륨(AlGaN) 층(22)을 포함하는, 서포트.
  18. 청구항 13 내지 청구항 17 중 어느 한 항에 있어서, 상기 결정 층은 2Å와 6Å 사이에 포함되는 두께를 갖는, 서포트.
  19. 청구항 13 내지 청구항 18 중 어느 한 항에 있어서, 상기 버퍼 층(20)은 10nm와 200nm 사이에 포함되는 두께를 갖는, 서포트.
  20. III 족 질화물계의 반도체 구조를 제조하는 방법으로서,
    - 청구항 13 내지 청구항 19 중 어느 한 항에 기재된 서포트를 공급하는 단계, 및
    - 결정 층(30) 상에 III 족 질화물계의 반도체 구조(40)를 성장시키는 단계(300)를 포함하는, 반도체 구조 제조 방법.
  21. 청구항 20에 있어서, 상기 성장시키는 단계(300)는 950℃와 1200℃ 사이에 포함되는 온도에서 수행되는, 반도체 구조 제조 방법.
  22. 청구항 20 또는 청구항 21에 있어서, 상기 성장시키는 단계(300)는 어닐링 단계를 포함하지 않는, 반도체 구조 제조 방법.
  23. 청구항 20 내지 청구항 22 중 어느 한 항에 있어서, 상기 성장시키는 단계(300)는, 1㎛보다 두꺼우며 바람직하게는 2㎛보다 두꺼운 두께를 갖는 III 족 질화물계의 층(40)을 상기 결정 층(30) 상에서 성장시키는 단계를 포함하는, 반도체 구조 제조 방법.
  24. 청구항 20 내지 청구항 23 중 어느 한 항에 있어서, 상기 성장시키는 단계(300)는 상기 결정 층(30) 상에 질화 갈륨(GaN) 층을 퇴적하는 단계를 포함하는, 반도체 구조 제조 방법.
  25. 청구항 20 내지 청구항 24 중 어느 한 항에 있어서, 상기 성장시키는 단계(300)는 금속 유기 기상 에피택시에 의한 퇴적으로 구성되는, 반도체 구조 제조 방법.
  26. III 족 질화물계의 반도체 구조로서,
    - 청구항 13 내지 청구항 19 중 어느 한 항에 기재된 서포트, 및
    - 결정 층(30) 상의 III 족 질화물계의 반도체 소재를 포함하는 것을 특징으로 하는, 반도체 구조.
  27. 선행하는 청구항에 있어서, 상기 결정 층(30) 상의 III 족 질화물계의 상기 반도체 소재는 질화 갈륨 층을 포함하는, 반도체 구조.
  28. 선행하는 청구항에 있어서, 질화 갈륨(GaN)은 5.108cm-2 이하의 스레딩 전위 밀도(threading dislocation density)를 갖는, 반도체 구조.
  29. 선행하는 청구항에 있어서, 상기 결정 층(30) 상의 III 족 질화물계의 상기 반도체 소재는 알루미늄계 층을 포함하는, 반도체 구조.
  30. III 족 질화물계의 발광 다이오드로서,
    - 청구항 25 내지 청구항 28 중 어느 한 항에 기재된 반도체 구조,
    - III 족 질화물계의 제1 반도체 층 상에 배치되는 질화 갈륨계의 제1 접촉 층,
    - 질화 갈륨계의 상기 제1 접촉 층 상에 배치되는 질화 갈륨계의 제2 접촉 층, 및
    - 질화 갈륨계의 상기 제1 접촉 층과 질화 갈륨계의 상기 제2 접촉 층 사이에 배치되는 복수의 양자 우물(quantum well)의 구조가 제공되는 액티브 층을 포함하는 것을 특징으로 하는, 발광 다이오드.
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