JP7132156B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
スイッチング素子においてはSi基板上に窒化物半導体を形成する、いわゆるGaN-on-Si技術の開発が行われている。Si基板は安価で且つ大口径化が進んでいることから低コストで量産性に優れているばかりか、Si基板が電界緩和として機能し、さらには実用上問題が無い放熱性を稼ぐことができるために、スイッチング素子用基板として期待されている。
しかし、Si基板上に窒化物半導体を形成する場合、Siと窒化物半導体の格子不整合と熱膨張係数差が問題となる。例えば、AlN(窒化アルミニウム)の(0001)面のa軸方向格子定数は0.3111nmであるのに対し、Siの(111)面の格子定数は0.3840nmである。従って、SiとGaNの間の19%の格子不整合により、窒化物半導体層内に1×10cm-2以上の貫通転位密度が発生してしまうという問題があった。また、Siの熱膨張係数とGaNの熱膨張係数の差は、60%程度と非常に大きいため、格子不整合と熱膨張係数差によって発生する歪応力のために、高温環境下でSi基板上に窒化物半導体がエピタキシャル成長されたウェハは、エピタキシャル成長後に室温まで戻すと、例えば下凸方向に大きく反ってしまうばかりか、窒化物半導体層またはSi基板にクラック(ひび割れ)が生じやすいという問題があった。これらの問題により、貫通転位が少ない良質な窒化物半導体を得にくいばかりか、電極形成のためのプロセス中にウェハが割れ易いなどの課題があった。
特表2018-509754号公報 特表2018-509755号公報
本発明が解決しようとする課題は、良質な窒化物半導体層を有する半導体装置を提供することである。
実施形態の半導体装置は、基板と、基板の上に設けられ、基板面に平行な第1方向に第1格子周期を有し、且つ、窒素及びアルミニウムを含む第1窒化物半導体層と、基板と第1窒化物半導体層の間に設けられ、基板面に平行な第1方向に第1格子周期の3倍の第2格子周期を少なくとも一部に有し、且つ、窒素及びアルミニウムを含む第2窒化物半導体層と、第1窒化物半導体層の上に設けられた第3窒化物半導体層と、第3窒化物半導体層の上に設けられ、第3窒化物半導体層よりバンドギャップの大きな第4窒化物半導体層と、第4窒化物半導体層の上に設けられた電流供給のための少なくとも1個の主電極と、第3窒化物半導体層の上に設けられた電流を制御するための制御電極と、を備える。
実施形態の半導体装置の模式断面図である。 実施形態の半導体装置において、基板、第2窒化物半導体層及び第1窒化物半導体層の断面の分析結果を掲載した図である。 第2窒化物半導体層のAlN結晶構造を模式的に説明するためのものである。 実施形態の他の態様による半導体装置の模式断面図である。 実施形態の他の態様による半導体装置の模式断面図である。
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、「窒化物半導体」とは、AlGa1-x-yInN(0≦x≦1、0≦y≦1、0≦x+y≦1)からなるIII族窒化物半導体の総称である。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
(実施形態)
実施形態の半導体装置は、基板と、基板の上に設けられ、基板面に平行な第1方向に第1格子周期を有し、且つ、窒素及びアルミニウムを含む第1窒化物半導体層と、基板と第1窒化物半導体層の間に設けられ、基板面に平行な第1方向に第1格子周期の3倍の第2格子周期を少なくとも一部に有し、且つ、窒素及びアルミニウムを含む第2窒化物半導体層と、第1窒化物半導体層の上に設けられた第3窒化物半導体層と、第3窒化物半導体層の上に設けられ、第3窒化物半導体層よりバンドギャップの大きな第4窒化物半導体層と、第4窒化物半導体層の上に設けられた電流供給のための少なくとも1個の主電極と、第3窒化物半導体層の上に設けられた電流を制御するための制御電極と、を備える。
図1は、本実施形態の半導体装置100の模式断面図である。本実施形態の半導体装置100は、窒化物半導体を用いたノーマリオン型のHFET(Hetero Field Effect Transistor)、又はHEMT(High Electron Mobility Transistor)と呼ばれる半導体装置である。
半導体装置100は、基板2と、第2窒化物半導体層4と、第1窒化物半導体層6と、AlGaN層8(第7窒化物半導体層の一例)と、AlN/GaN超格子半導体層10(第6窒化物半導体層の一例)と、GaN高抵抗層12(第5窒化物半導体層の一例)と、第3窒化物半導体層14と、第4窒化物半導体層16と、絶縁膜18と、ソース電極20と、ゲート電極22と、ドレイン電極24と、を備える。
ここで、x軸と、x軸に垂直なy軸と、x軸及びy軸に垂直なz軸を定義する。基板2の基板面は、xy面に平行に配置されているものとする。
基板2は、例えばSi基板である。基板2の基板面の面方位はSi(111)であることが好ましい。基板2は、例えば、8インチのSi(111)基板の場合は厚さが725μmであることが好ましいが、725 μmより厚くても構わない。
第1窒化物半導体層6は、基板2の上に設けられている。第1窒化物半導体層6は、N(窒素)及びAl(アルミニウム)を含む。第1窒化物半導体層6は、例えば、AlNであることが好ましいが、これに限定されるものではない。第1窒化物半導体層6の膜厚は、例えば200nm程度である。
第2窒化物半導体層4は、基板2と第1窒化物半導体層6の間に設けられている。言い換えると、第2窒化物半導体層4は、基板2の上に設けられている。そして、第1窒化物半導体層6は、第2窒化物半導体層4の上に設けられている。第2窒化物半導体層は、N及びAlを含む。第2窒化物半導体層の膜厚は10nm以下であることが好ましく、5nm以下であることがさらに好ましい。
AlGaN層8は、第1窒化物半導体層6の上に設けられている。AlGaN層8は、第1窒化物半導体層6と、後述するAlN/GaN超格子半導体層10より上の層との格子不整合を緩和させるためのバッファ層である。AlGaN層8の材料としては、より具体的には、例えばAl0.6Ga0.4Nを用いることができるが、これに限定されるものではない。なお、AlGaN層8は、半導体装置仕様に応じて、Al組成の異なる積層構造であっても、または形成しなくても構わない。AlGaN層8の膜厚は、例えば、150nmである。
AlN/GaN超格子半導体層10は、AlGaN層8の上に設けられている。AlN/GaN超格子半導体層10は、基板2と、後述するドレイン電極24の間にかかる電界を緩和させるための積層構造である。AlN/GaN超格子半導体層10は、バンドギャップが6.2eVと大きなAlNを有する。そのため、AlN/GaN超格子半導体層10を設けることにより、半導体装置100はエピ成長方向の素子破壊がおこしにくくなる。なお、AlN/GaN超格子半導体層10は、半導体装置仕様に応じて、組成や膜厚が異なる複数の積層構造であっても、または形成しなくても良い。AlN/GaN超格子半導体層10は、例えば、膜厚10nmのAlNと膜厚25nmのGaNを交互に100回積層させることにより形成される。
GaN高抵抗層12は、AlN/GaN超格子半導体層10の上に設けられている。GaN高抵抗層12は、例えばC(炭素)を1×1019cm-3程度含む。一般的に窒化物半導体は残留不純物を多く含み、また点欠陥や転位欠陥を有する。そのため、通常窒化物半導体は、アンドープで形成しても、1×1017cm-3程度のキャリア濃度を有するn型半導体となる。しかしながら、適量なCをドープすることにより窒化物半導体中のドナー型準位を補償して高い抵抗を有することができる。GaN高抵抗層12を挿入することで半導体装置100のエピ方向の耐圧を向上することが出来る。GaN高抵抗層12の膜厚は、例えば1μm程度である。
第3窒化物半導体層14は、GaN高抵抗層12の上に設けられている。第3窒化物半導体層14は、チャネル層である。第3窒化物半導体層14は、例えば、アンドープのAlGa1-XN(0≦X<1)である。第3窒化物半導体層14は、より具体的には、例えば、アンドープのGaNである。第3窒化物半導体層14の膜厚は、例えば、500nm程度である。
第4窒化物半導体層16は、第3窒化物半導体層14の上に設けられている。第4窒化物半導体層16は、バリア層である。第4窒化物半導体層16のバンドギャップは、第3窒化物半導体層14のバンドギャップよりも大きい。第4窒化物半導体層16は、例えば、アンドープのAlGa1-YN(0<Y≦1、X<Y)である。第4窒化物半導体層16は、より具体的には、例えば、アンドープのAl0.2Ga0.8Nである。第4窒化物半導体層16の膜厚は、例えば、30nm程度である。
第3窒化物半導体層14と第4窒化物半導体層16とのヘテロ接合界面近傍の第3窒化物半導体層には、2次元電子ガス(2DEG)が形成される。これにより、半導体装置100は、HFETとして機能する。
ソース電極(主電極又は第1主電極の一例)20は、第4窒化物半導体層16の上に設けられている。ドレイン電極(主電極又は第2主電極の一例)24は、第4窒化物半導体層16の上に設けられている。絶縁膜18は、ソース電極20とドレイン電極24の間の、第4窒化物半導体層16の上に設けられている。ゲート電極(制御電極の一例)22は、絶縁膜18の上に設けられている。
ソース電極20及びドレイン電極24と、第4窒化物半導体層16は、オーミック接合されていることが好ましい。ソース電極20とドレイン電極24の距離は、例えば5μm以上50μm以下である。また、特には図示していないが、基板2の下にオーミック接合を有する電極を設けることが可能である。
絶縁膜18は、ゲート絶縁膜である。絶縁膜18は、例えばSiN(窒化ケイ素)膜、SiO(酸化ケイ素)膜、AlN膜、AlO(酸化アルミニウム)膜のいずれかが好ましい。
ソース電極20、ドレイン電極24及びゲート電極22は、例えば、チタン(Ti)とアルミニウム(Al)を含む積層構造を有する金属電極であることが好ましい。
なお、ソース電極20、ドレイン電極24、ゲート電極22及び絶縁膜18の構成態様は上記のものに限定されるものではなく、窒化物半導体を用いたHFETに用いることが可能であれば好ましく用いることができる。
図2は、実施形態の半導体装置100において、基板2、第2窒化物半導体層4及び第1窒化物半導体層6の断面の分析結果を掲載した図である。図2(a)は、基板2、第2窒化物半導体層4及び第1窒化物半導体層6の断面の、HAADF-STEM(High-angle Annular Dark Field Scanning Transmission Electron Microscope)像である。図2(b)は、基板2、第2窒化物半導体層4及び第1窒化物半導体層6の断面の、HR(High Resolution)-TEM像である。図2(c)、図2(d)、図2(e)及び図2(f)は、それぞれ、第1窒化物半導体層6、第2窒化物半導体層4の上部、第2窒化物半導体層4と基板2の界面近傍、及び基板2について、基板面に平行でかつ図が掲載された紙面の横方向(x方向、第1方向の一例)に10nmの長さで、基板面に垂直でかつ図が掲載された紙面の縦方向(z方向)に数原子層の幅で、FFT(Fast Fourier Transform)解析した結果を示したものである。言い換えれば、幅数原子層で長さ10nmの領域の透過電子線回折スポットに対応する図面である。なお、図2において、試料の厚さ(紙面奥行方向の厚さ)は50nmであり、FFT解析には紙面奥行方向(y方向、第2方向の一例)の情報も含まれる。また、図2において、基板2はSi(111)基板であり、第1窒化物半導体層6はAlNである。
図2(c)に示されている回折スポットに対応する格子周期は、AlNの格子周期(第1格子周期の一例)である。
図2(d)では、AlNの格子周期に対応する回折スポットに加えて、AlNの格子周期に対応する回折スポットの1/3と2/3のところに回折スポットが観測されている。ここで、上述の通り、図2(d)はFFT解析した結果である。そのため、AlNの格子周期に対応する回折スポットの1/3と2/3のところに回折スポットが観測されているということは、実空間において第2窒化物半導体層4は、AlNの格子周期の3倍の格子周期(第2格子周期の一例)を含むということを意味している。但し、第2窒化物半導体層4は、AlNの格子周期の3倍の格子周期のみで形成されているとは言い難く、AlNの格子周期構造とその3倍の格子周期構造が混在していると考えられる。
図2(f)では、Si(111)面が有する格子周期(第3格子周期の一例)に対応する回折スポットが観測されている。
図2(e)においては、AlNの格子周期に対応する回折スポットと、AlNの格子周期の3倍の格子周期に対応する回折スポットに加えて、図2(f)で観測された、Si(111)面が有する格子周期に対応する回折スポットが、あわせて観測されている。これは、基板2として表面が研磨により平坦化処理された基板を用いた場合でさえ、基板2の表面(基板面)は完全に平坦ではなく数原子層程度の凹凸があるため、基板2と直接接する第2窒化物半導体層4の界面部分においては、Si(111)面が有する格子周期に対応する回折スポットも観測されたものと考えられる。すなわち、基板2の表面(基板面)は凹凸を有していてもかまわない。さらに、凹凸は数原子層程度のものに限定されるものではなく、エッチングや熱処理などにより故意に表面に凹凸を形成した基板を用いてもかまわない。また、半導体装置100は、基板2と第2窒化物半導体層4の界面を含む第1方向に、第2格子周期及び第3格子周期を有する。また、図2(e)においては、SiN(0<x≦4/3)の回折スポットは観察されていないことから、基板2と第2窒化物半導体層4の界面にはSiNが存在していないと考えられる。従って、SiNを介して転位密度の低減がなされたものではないと考えられる。さらに、本実施例においては基板2と第2窒化物半導体層4の界面にSi基板の自然酸化膜SiO(0<x≦2)やAlO(0<x≦3/2)などの酸化膜の回折スポットは観察されていないことから、基板2と第2窒化物半導体層4の界面には酸化膜が存在していないと考えられる。
なお、理解を助けるために、図2(f)で観測されたSi(111)面が有する格子周期(第3格子周期)を、Si(111)面の格子定数0.3840nmに対応する格子周期と仮定すると、図2(c)で観測された格子周期は0.3111nmの格子周期に対応する。これはAlNのa軸の格子定数に一致している。そのため、第1窒化物半導体層6に含まれるAlNは、AlN本来の格子定数で形成されているといえる。
なお、図2で示した3倍の周期構造を有するTEM像及びFFT像の透過電子線の入射方向はa軸方向とm軸方向の少なくとも一つの方向で観測されれば良い。言い換えれば、a軸方向とm軸方向の両方、または紙面のx軸方向とy軸方向の両方で観測されると望ましいが、両方で観測されなければならないものではない。
図2(a)においては、第2窒化物半導体層4内において、視覚的に、Si基板の近傍に軽元素(N元素)が欠乏しているために黒く見える窒素欠乏領域4a(第1領域の一例)がある。そして、窒素欠乏領域(第1領域)4aの上には、窒素欠乏領域4aと比較して黒く見えないが窒素欠乏領域(第2領域)4bがある。このように、第2窒化物半導体層4のN元素の組成比は、第1窒化物半導体層6のN元素の組成比に比べて低い。
言い換えると、第2窒化物半導体層4内の窒素濃度は、基板2側の窒素欠乏領域(第1領域)4aよりも、窒素欠乏領域4aの上の、第1窒化物半導体層6f側に設けられた窒素欠乏領域(第2領域)4bにおいて高い。
なおAl元素とN元素の組成比は、例えばEELS(Electron Energy―Loss Spectroscopy)により分析可能である。EELSで観測した場合、第2窒化物半導体層4内の窒素濃度は、基板2との界面から第1窒化物半導体層6との界面に向けて傾斜的に増大し、第1窒化物半導体層6の界面においてAl元素とN元素の組成比は略1:1となる。一方で、第2窒化物半導体層4内のアルミニウム濃度は、基板2との界面から急激に立ち上がり、第1窒化物半導体層6のアルミニウム濃度となる。
なお、第2窒化物半導体層4においては、SiNの格子周期に対応する回折スポットは観測されない。言い換えると、第2窒化物半導体層4は、SiNを含まない。
次に、実施形態の半導体装置100の製造方法について述べる。
まず、例えばSi(111)基板である基板2の上に、窒素及びアルミニウムを含む第2窒化物半導体層4を、例えば有機金属気相成長法(MOCVD法;Metal Organic Vapor Phase Epitaxy)等のエピタキシャル成長法により形成する。なお、第2窒化物半導体層4の形成の直前に、基板2の基板面の自然酸化膜は除去処理しておくことが望ましい。また、第2窒化物半導体層4の膜厚は10 nm以下であることが好ましく、5 nm以下であればさらに好ましい。
次に、第2窒化物半導体層4の上に、窒素及びアルミニウムを含む第1窒化物半導体層6を、例えばエピタキシャル成長法により形成する。このときに、第1窒化物半導体層6は、例えば、AlNが本来有するa軸の格子定数0.3111 nmを保持しながら、c軸配向(Al極性)で形成される。第1窒化物半導体層6が形成されている間の基板2の反りの曲率半径は、例えば、下に凸の方向に、20 km-1以上50 km-1以下の範囲の任意の値の曲率半径で反っているが、この曲率半径の値は第2窒化物半導体層4を形成してから第1窒化物半導体層6の形成が完了するまで、ほぼ一定で変化しない。
また、第1窒化物半導体層6の膜厚は、少なくとも300 nmまでは形成することが可能である。
次に、第1窒化物半導体層6の上に、AlGaN層8を、例えばエピタキシャル成長法により形成する。
次に、AlGaN層8の上に、例えばエピタキシャル成長法により、膜厚10 nmのAlNと膜厚25 nmのGaNを交互に100回積層させてAlN/GaN超格子半導体層10を形成する。
次に、AlN/GaN超格子半導体層10の上に、例えば所望のC濃度が得られる成長温度に調整してGaN高抵抗層12をエピタキシャル成長法により形成するが、メタン等のガスを加えて所望のC濃度に調整しても構わない。
次に、GaN高抵抗層12の上に、第3窒化物半導体層14を、例えばエピタキシャル成長法により形成する。
次に、第3窒化物半導体層14の上に、第4窒化物半導体層16を、例えばエピタキシャル成長法により形成する。
高温でのエピタキシャル成長法により基板2上に第4窒化物半導体層16までを形成した後に室温まで下げた8インチのエピタキシャルウェハの反り量は、例えば、下に凸に10 μmであり、降温工程の最適化と合わせてエピタキシャルウェハにクラックを発生させないことができる。また、エピタキシャル成長条件や窒化物半導体層の厚さを調整することにより、上に凸の方向に50 μmから下に凸の方向に50 μmの範囲に容易に制御できるため、汎用の半導体プロセスを用いても、特にウェハハンドリングやリソグラフィ工程を含む全工程において支障をきたさないことが可能になる。
次に、絶縁膜18、ソース電極20、ドレイン電極24、及びゲート電極22を第4窒化物半導体層16の上に形成し、実施形態の半導体装置100を得る。
このようにして形成された半導体装置100において、AlNが第1窒化物半導体層6の場合のXRC-FWHM(X線ロッキングカーブ半値幅)は、AlN(002)で800 arcsec以下である。これは、第1窒化物半導体層6の転位密度が低いことを示している。また、アンドープGaNが第3窒化物半導体層14の場合のXRC-FWHM(X線ロッキングカーブ半値幅)は、GaN(002)、GaN(102)のどちらも300 arcsec以下である。これは、第3窒化物半導体層14の転位密度が5×10cm-2以下と低いことを示している。
次に、実施形態の作用効果を記載する。
図3は第2窒化物半導体層4のAlN結晶構造を模式的に説明するためのものである。通常、MOCVD法などのエピタキシャル成長法を用いてAlNを含む窒化物半導体を結晶成長する場合、AlNにおいては、図3(a)で示すように、Al原子とN原子はともにイオン化して互いに引き合い、Al原子はN原子の直上に配置され、ウルツ鉱型結晶構造を形成する。ウルツ鉱型結晶と閃亜鉛型結晶は、両者ともに4配位結合であるという共通点があるが、両者の相違点はイオン性の違いにより相対的に原子結合が60°異なることであり、イオン化していない場合は閃亜鉛型結晶になる。図3(b)はウルツ鉱型結晶に対してAl原子とN原子がイオン化していない場合の結晶構造であり、N原子の上に結合する3つのAl原子がウルツ鉱型結晶に対して60°回転している。共有結合バンドギャップエネルギーとイオン結合バンドギャップエネルギーの関係から見積もられたウルツ鉱型結晶と閃亜鉛型結晶の境界を示す文献は公知である。AlN、GaN、InNなどの窒化物半導体はいずれもウルツ鉱型結晶構造を有してはいるものの、その境界線からわずかにウルツ鉱型結晶構造側に位置するため、エピタキシャル成長条件を調整することでN原子をイオン化させずに吸着させられればウルツ鉱型結晶に対して60°回転した状態を形成することができる。前述のように第2窒化物半導体層4内の窒素組成は、基板2との界面から第1窒化物半導体層6との界面に向けて傾斜的に増大することが好ましく、従って、基板2との界面では原子結合のイオン性が弱く、第1窒化物半導体層6に向けてイオン化させることが好ましい。このような原子結合を有する第2窒化物半導体層4を形成することでウルツ鉱型構造AlN結晶の3倍の格子周期が得られ、転位低減や歪応力低減に寄与する。尚、第2窒化物半導体層4中のx-y平面において、すべてのN原子の上側の結合を60°回転させて形成せずに、微視的にイオン化領域と非イオン化領域を混在させて形成しても構わない。
第2窒化物半導体層4を設けることにより、第1窒化物半導体層6の膜厚はこれまで200 nm程度が限界であったが、少なくとも300 nm程度にまで厚くすることが可能となる。また、従前は基板2と第1窒化物半導体層6の界面を起点とする転位密度が1×10/cm以上であったものを、第2窒化物半導体層4を設けることにより5×10/cm以下とすることが可能となる。さらに、上述のように、基板2の反り量を低減させることが可能となる。
また、主に転位密度が小さくなるため、半導体装置100のリーク電流を低減させることが出来る。また、基板面に垂直な方向の耐圧を高くすることが可能となる。さらに、窒化物半導体の結晶欠陥起因による劣化や破壊が大幅に低減するため、信頼性の高い半導体装置の提供が可能となる。
実施形態の半導体装置によれば、良質な窒化物半導体層を有する半導体装置の提供が可能になる。
なお、実施形態の半導体装置は、ノーマリオフ動作を得るために半導体装置100の第3窒化物半導体層14とゲート電極(制御電極の一例)22の間は、ゲート電極(制御電極の一例)22に電圧を印加しない場合において2DEGが発生しない構造を設けても構わない。即ち、ゲート電極22は、第3窒化物半導体層14の上に設けられていれば構わない。このような半導体装置の例を、図4及び図5に示す。
図4は、本実施形態の他の態様における半導体装置110の模式断面図である。半導体装置110は、窒化物半導体を用いたJFET(Junction Field Effect Transistor)である。半導体装置110においては、第4窒化物半導体層16の上にp型窒化物半導体層26が設けられている。そして、ゲート電極22がp型窒化物半導体層26の上に設けられている。
図5に、本実施形態の他の態様による半導体装置120の模式断面図を示す。半導体装置120は、窒化物半導体を用いたMISFET(Metal-Insulator-Semiconductor Field Effect Transistor)である。半導体装置120においては、ソース電極20とドレイン電極24の間に、例えば第4窒化物半導体層16を貫通して第3窒化物半導体層14に到達するトレンチが形成されている。そして、絶縁膜18がトレンチ内に形成されている。また、トレンチ内に形成された絶縁膜18の上にゲート電極22が形成されている。
また、半導体装置100、110及び120に高電圧を印加した際に電界緩和をさせるためにフィールドプレートを形成しても構わない。
なお、実施形態の半導体装置は、スイッチング素子等のパワー半導体用素子のみならず、RF半導体素子としても適用可能である。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
2 基板
4 第2窒化物半導体層
4a 窒素欠乏領域(第1領域)
4b 窒素欠乏領域(第2領域)
6 第1窒化物半導体層
8 AlGaN層(第7窒化物半導体層)
10 AlN/GaN超格子半導体層(第6窒化物半導体層)
12 GaN高抵抗層(第5窒化物半導体層)
14 第3窒化物半導体層
16 第4窒化物半導体層
18 絶縁膜
20 ソース電極
22 ゲート電極
24 ドレイン電極
26 p型窒化物半導体層
100 半導体装置
110 半導体装置
120 半導体装置


Claims (7)

  1. 基板と、
    前記基板の上に設けられ、基板面に平行な第1方向に第1格子周期を有し、窒素及びアルミニウムを含む第1窒化物半導体層と、
    前記基板と前記第1窒化物半導体層の間に設けられ、前記基板面に平行な第1方向に前記第1格子周期の3倍の第2格子周期を少なくとも一部に有し、窒素及びアルミニウムを含む第2窒化物半導体層と、
    前記第1窒化物半導体層の上に設けられた第3窒化物半導体層と、
    前記第3窒化物半導体層の上に設けられ、前記第3窒化物半導体層よりバンドギャップの大きな第4窒化物半導体層と、
    前記第4窒化物半導体層の上に設けられた少なくとも1個の主電極と、
    前記第3窒化物半導体層の上に設けられた電流を制御するための制御電極と、
    を備える半導体装置。
  2. 前記基板はシリコン基板であり、前記基板面の面方位は(111)である請求項1記載の半導体装置。
  3. 前記第2窒化物半導体層の膜厚は10nm以下である請求項1または請求項2記載の半導体装置。
  4. 前記基板面は凹凸を有し、前記基板と前記第2窒化物半導体層の界面を含む前記第1方向に前記第2格子周期及びシリコン(111)面の格子周期に対応する第3格子周期を有する請求項1ないし請求項3いずれか一項記載の半導体装置。
  5. 前記基板と前記第2窒化物半導体層の界面近傍において、シリコン(111)面が有する格子周期に対応する回折スポットを有する請求項1ないし請求項4いずれか一項記載の半導体装置。
  6. 前記第2窒化物半導体層内の窒素濃度は、前記基板側の第1領域よりも、前記第1窒化物半導体側の第2領域において高い請求項1ないし請求項5いずれか一項記載の半導体装置。
  7. 前記第2窒化物半導体層は、前記第1方向に直交する第2方向に、前記第1格子周期の3倍の第2格子周期をさらに有する請求項1ないし請求項6いずれか一項記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020004758A1 (de) * 2019-08-30 2021-03-04 Semiconductor Components Industries, Llc Siliciumcarbid-feldeffekttransistoren

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002029873A1 (en) 2000-10-03 2002-04-11 Texas Tech University Method of epitaxial growth of high quality nitride layers on silicon substrates
JP2011166067A (ja) 2010-02-15 2011-08-25 Panasonic Corp 窒化物半導体装置
WO2018101367A1 (ja) 2016-11-30 2018-06-07 住友化学株式会社 半導体基板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI398558B (zh) * 2009-03-11 2013-06-11 Univ Nat Sun Yat Sen 氮化鎵立體磊晶結構及其製作方法
EP2538434B1 (en) * 2010-02-16 2018-05-02 NGK Insulators, Ltd. Epitaxial substrate and method for producing same
TWI416762B (zh) * 2010-08-23 2013-11-21 Univ Nat Sun Yat Sen 同質異相量子井
US8916906B2 (en) * 2011-07-29 2014-12-23 Kabushiki Kaisha Toshiba Boron-containing buffer layer for growing gallium nitride on silicon
FR3031834B1 (fr) 2015-01-21 2018-10-05 Centre National De La Recherche Scientifique (Cnrs) Fabrication d'un support semi-conducteur a base de nitrures d'elements iii
FR3031833B1 (fr) 2015-01-21 2018-10-05 Centre National De La Recherche Scientifique (Cnrs) Procede de fabrication d'une structure semi-conductrice a base de nitrures d'elements iii passivee et une telle structure
US20160359004A1 (en) 2015-06-03 2016-12-08 Veeco Instruments, Inc. Stress control for heteroepitaxy

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002029873A1 (en) 2000-10-03 2002-04-11 Texas Tech University Method of epitaxial growth of high quality nitride layers on silicon substrates
JP2011166067A (ja) 2010-02-15 2011-08-25 Panasonic Corp 窒化物半導体装置
WO2018101367A1 (ja) 2016-11-30 2018-06-07 住友化学株式会社 半導体基板

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