JP6055908B2 - エピタキシ基板、エピタキシ基板の製造方法、およびエピタキシ基板を備えたオプトエレクトロニクス半導体チップ - Google Patents

エピタキシ基板、エピタキシ基板の製造方法、およびエピタキシ基板を備えたオプトエレクトロニクス半導体チップ Download PDF

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Description

エピタキシ基板、エピタキシ基板の製造方法、およびエピタキシ基板を備えたオプトエレクトロニクス半導体チップを提供する。
III族窒化物材料系の半導体材料は、一般的には、非ネイティブ基板(例えばサファイア(Al))上にヘテロエピタキシャルに堆積させる。従来技術によると、ヘテロエピタキシ工程の開始時、慣習的に、III族窒化物材料(特に、AlNやGaN)からなる核形成層を堆積させ、この核形成層の上に、例えば発光ダイオード(LED)の所望のIII族窒化物層構造をエピタキシャル成長させる。核形成層は、従来の方式では、450℃より高く690℃より低い温度で非ネイティブ基板の上にエピタキシャルに堆積させる。核形成層を成長させる前に、一般には基板上でサーマルクリーニングステップも実行する。
従来、核形成層およびそれに続く層構造の両方を、有機金属気相成長法(MOVPE)によって堆積させる。この場合、特に、次のパラメータ、すなわち、温度、層厚さ、基板表面との相互作用、核形成層のエピタキシの前のサーマルクリーニングの場合における吸収相との相互作用、核形成層のエピタキシの後の再結晶ステップ、を制御するときに問題が生じうる。
さらには、高温で行われるサーマルクリーニングステップと、大幅に低い温度における核形成層の堆積との間、および、核形成層の堆積と、所望のIII族窒化物積層体の成長(同様に大幅に高い温度で行われる)との間において、工程温度を調整する目的で、極めて時間のかかる温度調整(いわゆる温度ランピング(temperature ramp))が必要である。MOVPE工程時に、高温測定や反射光測定などのインサイチュ監視(in-situ monitoring)によって、核形成層を成長させているときの表面温度および成長速度を求める試みがなされるが、これは技術的に難しい。
しかしながら、核形成層における望ましくない変動と、サーマルクリーニング時における望ましくない変動(使用される非ネイティブ基板における変動に起因する)は、従来、容認されている。これらは、実験的に求めて最小にする、または最適化する必要がある。
MOVPEによって核形成層を形成する代わりの方法として、AlNからなる核形成層をスパッタリングによって堆積させる方法も、例えば特許文献1から公知である。
米国特許第6,692,568号明細書
T. Metzger et al., Phys. Status Solidi A 162, 529, 1997
特定の実施形態の少なくとも1つの目的は、窒化物化合物半導体材料のためのエピタキシ基板を提供することである。特定の実施形態のさらなる目的は、エピタキシ基板の製造方法と、エピタキシ基板を備えたオプトエレクトロニクス半導体チップとを提供することである。
これらの目的は、独立特許請求項による主題および方法によって達成される。主題および本方法の有利な実施形態および修正形態は、従属請求項に記載されており、以下の説明および図面においてさらに論じる。
少なくとも一実施形態によると、エピタキシ基板は、核形成層を備えている。エピタキシ基板(いわゆる擬似基板と称されることもあり、特に、少なくとも核形成層が上に配置された基板を備えている)は、窒化物化合物半導体材料の半導体積層体の成長基板として使用される。基板(例えば、サファイア、シリコン、またはSiCを含んでいる、またはこれらの材料からなることができる)は、特に、核形成層の成長基板として使用され、核形成層は基板の上に直接形成される。したがって、特に、本明細書に記載されているエピタキシ基板の基板は、いわゆる非ネイティブ基板(窒化物化合物半導体材料を含んでいない)とすることができる。核形成層は、例えばオプトエレクトロニクス半導体チップを製造する目的で、窒化物化合物半導体材料の半導体積層体をエピタキシ法(例えばMOVPEまたはMBE(分子線エピタキシ))によって上に成長させることのできる表面を提供する。
「GaN系材料」、「(In,Al,Ga)N系化合物半導体材料」、「窒化物化合物半導体材料」などの用語は、特に、III−V族化合物半導体材料系の材料InAlGa1−x−yN(0≦x≦1、0≦y≦1、x+y≦1)(すなわち例えばGaN、AlN、AlGaN、InGaN、AlInGaN)を含む材料を包含する。
核形成層は、少なくとも1層の第1の層を備えており、この第1の層は、アルミニウム酸窒化物(AlON)であり、カラム構造を有する。AlONからなる、核形成層の第1の層は、基板の上に直接形成されている。カラム構造は、特に、核形成層の第1の層が、基板から離れる方向に延びるカラムを備えているように形成することができる。カラム構造のカラムは、さらなる層(特に、窒化物化合物半導体材料からなる半導体層)を高い結晶品質で上に形成することのできる結晶表面を提供することができる。
窒化物化合物半導体材料のためのエピタキシ基板の製造方法においては、基板を形成する。さらなる方法ステップにおいて、AlONからなる少なくとも1層の第1の層を備えた核形成層を、基板の表面の上に直接形成する。
以下に説明されている特徴および実施形態は、エピタキシ基板と、エピタキシ基板の製造方法とに等しくあてはまる。
別の実施形態によると、核形成層、および特に、AlONからなる第1の層は、700℃以上1000℃以下の温度で形成される。約1000℃の上限温度は、臨界限界を表しており、なぜなら、1000℃を超える温度で形成される半導体層はもはや核形成層として形成されないためである。800℃以上の温度が好ましい。さらには、900℃以下の温度が特に適している。特に、825℃以上、かつ/または、875℃以下の温度、すなわち例えば850℃を中心として±25℃の範囲内の温度が特に好ましい。カラム構造を有しAlONからなる、核形成層の少なくとも1層の第1の層は、記載した温度において、好ましくはMOVPEによって、特に好ましくはスパッタリングによって、堆積させることができる。この代替方法として、MBE、ハイドライド気相成長法(HVPE)、化学蒸着法(CVD)、または原子層堆積法(ALD)も可能である。
(Al,In,Ga)Nからなる公知の核形成層(低い温度で堆積され、いわゆる低温核形成層)の場合とは異なり、本明細書に記載されている方法においては、核形成層は大幅に高い温度で形成される。本明細書に記載されている核形成層では、上述した長時間の温度ランピング(temperature ramp)(制御するのが難しいが、低温核形成層を形成する前および後のさまざまな方法ステップにおける温度領域が異なるため必要である)を回避することができる。例えば、本明細書に記載されている方法においては、核形成層、および特に、カラム構造を有しAlONからなる少なくとも1層の第1の層を堆積させるときの温度と、核形成層の上にさらなる層を堆積させるときの温度との差を、200℃未満、好ましくは150℃未満とすることができる。
核形成層を形成する目的で、特に、AlONからなる少なくとも1層の第1の層を形成する目的で、例えば、Oと混合されるNもしくはHまたはその両方をベースとするガス源を使用することができる。さらには、蒸気圧飽和器(vapor pressure saturator)(バブラー)、すなわちいわゆるHOバブラーを通じてキャリアガスに加えられるHOを使用することも可能である。さらには、例えば、アルミニウムをベースとし酸素を含む有機金属ガス源、例えば、ジエチルアルミニウムエトキシド、またはジエチルアルミニウムエトキシドとトリメチルアルミニウムの混合物を使用することも可能である。核形成層、特に少なくとも1層の第1の層を成長させる方法において供給される酸素含有ガスの量を制御することによって、AlONからなる少なくとも1層の第1の層における酸素濃度を制御することができる。
さらには、例えば、核形成層が上に形成される基板の表面を酸素によって終端する(terminated)ことも可能である。この目的のため、例えば、基板を、Oプラズマ中で調整することができる。このように基板表面を酸素によって終端することにより、AlN核形成層を作製するために従来使用されているガス源によってもAlONが成長する。特に、サファイア基板をOプラズマによって調整することができ、なぜなら、サファイア表面を酸素によって終端することにより、特にサファイアとAlNの界面にAlONを成長させることができるためである。さらには、例えば原子層堆積法によって基板の上にアルミニウム酸化物を堆積させることも可能であり、これによってもAlONの形成が促進される。
酸素を供給するための上述した酸素源または方法は、互いに組み合わせることもでき、例えば、酸素による表面の調整と、酸素を含むガスの供給を組み合わせることができる。酸素によって基板表面を調整する、基板の表面の上にアルミニウム酸化物を堆積させる、酸素または酸素を含むガスの供給量を制御する、のうちの少なくとも1つを行うことによって、AlONからなる少なくとも1層の第1の層における酸素含有量を制御することが可能である。
別の実施形態によると、AlONからなる少なくとも1層の第1の層のカラム構造は、0.1%以上30%以下の酸素含有量を有する。酸素濃度は、成長方向に変化する、またはカラムごとに変化してよいが、つねに指定した範囲内であることが好ましい。核形成層の少なくとも1層の第1の層の酸素含有量は、核形成層の少なくとも1層の第1の層のカラム構造において基板からの距離が大きくなるにつれて減少するように制御されることが好ましい。核形成層、特に、AlONからなる第1の層における酸素濃度は、例えば、二次イオン質量分析法(SIMS)によって測定することができる。
AlONからなる少なくとも1層の第1の層は、擬似連続的なAlON層が形成されるように密集したカラム構造のカラムを有することができる。言い換えれば、このことは、基板の側の面に少なくとも1層の第1の層を連続的に形成することができ、基板とは反対側の面に、基板から離れる方向に延びるカラムを備えていることができることを意味する。基板の側の面は、例えば連続的な層(すなわち、隙間のない、または実質的に隙間のない層)として形成することができる。さらには、基板の側の、AlONからなる少なくとも1層の第1の層の面が、隙間(例えば含有空気)を備えていることも可能である。AlONからなる少なくとも1層の第1の層が連続的であるかまたは少なくとも擬似連続的である場合、基板の側の面において個々のカラムは結晶粒界のみによって互いに隔てられていることが好ましい。したがって、個々のカラムは、少なくとも1層の第1の層が個々の島の形で成長し始めて、これらの島が基板表面に沿って互いの方に成長して互いに接触する一方で、基板から離れる方向に延びるカラムが形成されることによって生じる。
AlONからなる少なくとも1層の第1の層のカラムは、一般には10cm−2を超える欠陥密度を有する。結晶欠陥は、主として刃状転位(edge dislocations)によって形成されるが、小さい割合のらせん転位も発生しうる。一般には、本明細書に記載されている核形成層における結晶欠陥のタイプは、1:5以上1:100以下の比率で、らせん転位と刃状転位とに分けられる。公知の核形成層と比較すると、本明細書に記載されている核形成層、および特に、AlONからなる少なくとも1層の第1の層においては、結晶欠陥におけるらせん転位の割合を、刃状転位と比較して極めて低く維持することができる。これは有利であり、特にその理由として、らせん転位とは異なり、刃状転位は、例えば核形成層の上に形成されるSiN層によって排除することができ、すなわち刃状転位は以降の半導体層の中まで侵入しない。このようなSiN層は、従来、多数の開口部(これらの開口部においては下層がシード表面として機能する)が形成されている連続的な層として形成される。
別の実施形態によると、カラムそれぞれは、5nm以上200nm以下の直径を有する。カラムは、10nm以上、特に好ましくは20nm以上の直径を有することが好ましい。さらには、カラムは、100nm以下、特に好ましくは50nm以下の直径を有することが好ましい。特に、直径は、20nm以上50nm以下とすることができる。さらに、カラムは、0.5nm以上50nm以下の高さを有する。この場合、カラムの高さは、AlONからなる少なくとも1層の第1の層の高さ全体の一部のみを構成していることが好ましく、第1の層の高さ全体は、例えば、1nm以上200nm以下とすることができる。AlONからなる少なくとも1層の第1の層の高さ全体は、好ましくは5nm以上、特に好ましくは10nm以上とすることができる。さらに、AlONからなる少なくとも1層の第1の層の高さ全体は、好ましくは100nm以下、特に好ましくは50nm以下とすることができる。特に、高さ全体は、10nm以上50nm以下とすることができる。特に、カラムは、基板からの距離が大きくなるにつれて次第に細くなることができる。個々のカラムの寸法(すなわちカラムの高さもしくは直径またはその両方)は、成長方向に変化する、もしくは、カラムごとに変化する、またはその両方であってよい。
高解像度のX線回折による核形成層の特性評価においては、カラム構造を有しAlONからなる少なくとも1層の層における結晶欠陥の高い密度と、特定の欠陥のタイプと、カラムの配置構造との組合せによって、例えば非特許文献1に記載されているように、当業者に公知であるXRDロッキングカーブまたはオメガ走査において、いわゆる相関ピークの形成につながる。AlON系の層において相関ピークが検出されることは、対象のAlON層が本発明の意味におけるカラム構造を有することを明らかに示している。
別の実施形態によると、核形成層は、AlONからなる第1の層の上に少なくとも1層の第2の層を備えている。少なくとも1層の第2の層は、AlN系またはGaN系の材料を含んでいることが好ましい。特に、少なくとも1層の第2の層は、AlONからなる少なくとも1層の第1の層のカラム構造に第2の層が続いているように、または、第2の層が第1の層のカラム構造を覆っているように、第1の層を覆うことができる。さらには、複数のさらなる層を、複数の第2の層の形で、少なくとも1層の第1の層の上に形成することも可能である。複数の第2の層は、同じ材料または異なる材料を含んでいることができ、交互に堆積させる、もしくは反復的に数回堆積させる、またはその両方とすることができる。AlONからなる少なくとも1層の第1の層と、少なくとも1層の第2の層または多数の第2の層との積層体は、全体として、窒化物化合物半導体材料系のさらなる半導体層を成長させるためのエピタキシ基板の核形成層として使用される。少なくとも1層の第2の層または複数の第2の層の堆積は、カラム構造を有しAlONからなる少なくとも1層の第1の層の堆積と同じ工程において実行することができる。この代替方法として、少なくとも1層の第2の層または複数の第2の層を、1つまたは複数の個別の工程において堆積させることができる。少なくとも1層の第2の層または複数の第2の層の堆積技術は、カラム構造を有しAlONからなる少なくとも1層の第1の層の場合と同じ堆積技術、または異なる堆積技術とすることができる。好ましくはAlNまたはGaN系の材料からなる少なくとも1層の第2の層は、AlONからなる少なくとも1層の上にスパッタリングによって形成されることが好ましい。
別の実施形態によると、核形成層を作製した直後に、その上にさらなる層を形成し、このときアニーリングステップは必要ない。このさらなる層は、例えば、エピタキシ基板の上に成長させる、窒化物化合物半導体材料の半導体積層体の層、バッファ層、またはSiN層とすることができる。逆に、公知の低温核形成層の場合には、核形成層の再結晶を達成する目的で、核形成層を形成した直後にアニーリングステップが必要である。従来技術においては、再結晶によってのみ、さらなる半導体層を成長させるための適切な表面(すなわち適切な結晶面)を形成することができるが、本明細書に記載されている核形成層の場合、このことは必要ではない。
別の実施形態によると、エピタキシ基板は、例えばGaN系材料からなるバッファ層を、核形成層の上に備えている。バッファ層は、例えば、核形成層をオーバーモールドする役割と、核形成層とその上に形成される半導体積層体との間に中間層を形成する役割を果たすことができる。バッファ層は、特に、1000℃を超える温度で堆積させることができる。すでに上述したように、1000℃を超える温度で形成される半導体層は、もはや核形成層を形成しない。
別の実施形態によると、エピタキシ基板は、核形成層の上に、またはオプションとして核形成層の上のバッファ層の上に、SiN層を備えている。SiN層は、例えば、インサイチュ(in−situ)法によって堆積させることができ、開口部を有するように核形成層の表面の上に形成することができ、開口部においては下層の半導体層が露出しており、さらなる半導体層のためのシード点を形成している。すでに上述したように、このようにインサイチュ法によって堆積させるSiN層によって、刃状転位(核形成層または場合によってはバッファ層に存在する)の少なくとも一部分を排除することができる。
本明細書に記載されている方法においては、核形成層、および特に、カラム構造を有しAlONからなる少なくとも1層の第1の層の層厚さおよび温度に関するプロセスウィンドウが、低温核形成層の場合と比較して相当に改善される。この理由として、核形成層、および特に、カラム構造を有しAlONからなる少なくとも1層の第1の層を形成するときに酸素が利用可能であるためと考えられる。酸素は、特に、基板(例えばサファイア基板)の表面との相互作用につながり、したがって、基板表面の望ましくない終端を防止することができる。このようにすることで、従来のAlN核形成層やGaN核形成層に優る利点が得られる。この結果として、その後にエピタキシャル成長によって堆積させる半導体層(例えばオプトエレクトロニクス半導体チップ)の材料品質が改善される。これらの結果は再現可能であることが研究によって示された。
別の実施形態によると、オプトエレクトロニクス半導体チップは、本明細書に記載されているエピタキシ基板を備えている。窒化物化合物半導体材料系の半導体積層体(半導体チップの動作時に光を生成する、または光を検出することのできる活性層を有する)が、エピタキシ基板の上に形成されている。半導体積層体は、特に、MOVPE法によって形成することができる。
オプトエレクトロニクス半導体チップは、特に、発光半導体チップとして、またはフォトダイオードチップとして、形成することができる。半導体積層体は、活性領域として、例えば従来のpn接合部、ダブルヘテロ構造、単一量子井戸構造(SQW構造)、または多重量子井戸構造(MQW)を有することができる。半導体積層体は、活性領域に加えて、さらなる機能層および機能領域、例えば、p型またはn型にドープされた電荷キャリア輸送層、ドープされていないかp型またはn型にドープされた閉じ込め層、クラッド層または導波層、障壁層、平坦化層、バッファ層、保護層、電極のうちの少なくとも1つ、およびこれらの層の組合せを備えていることができる。活性領域またはさらなる機能層および機能領域に関連する、本明細書に記載されている構造部は、特に、その構造および機能に関して当業者に公知であり、したがってここではこれ以上詳しく説明しない。
成長工程は、特に、ウェハレベルにおいて行うことができる。言い換えれば、エピタキシ基板の基板をウェハの形において形成することができ、この上に大きな領域にわたり核形成層を形成し、その上に半導体積層体を形成する。さらなる方法ステップにおいて、エピタキシ基板および成長した半導体積層体を、個々の半導体チップに分離することができ、この場合、半導体チップの側面を分離によって形成することができる。
さらに、分離する前に、半導体積層体をキャリア基板の上に移載することができ、少なくともエピタキシ基板の基板を薄くする、すなわち少なくとも部分的または完全に除去することができる。
その他の利点、有利な実施形態、および修正形態は、以下に図面を参照しながら説明する例示的な実施形態において明らかになるであろう。
一実施形態による、窒化物化合物半導体材料のためのエピタキシ基板を示している。 さらなる例示的な実施形態による、核形成層に関する測定結果を示している。 さらなる例示的な実施形態による、核形成層に関する測定結果を示している。 さらなる例示的な実施形態による、核形成層に関する測定結果を示している。 さらなる例示的な実施形態によるエピタキシ基板を示している。 さらなる例示的な実施形態によるエピタキシ基板を示している。 さらなる例示的な実施形態による、エピタキシ基板を備えたオプトエレクト。
例示的な実施形態および図面において、同じ要素、同じタイプの要素、または同じ機能の構成要素には、それぞれ同じ参照数字を付してある。図示した要素と、それらの互いのサイズの比率は、正しい縮尺ではないものとみなされたい。むしろ、便宜上、または深く理解できるようにする目的で、個々の要素(例えば、層、構成部品、構成要素、領域)を、誇張して大きく示してあることがある。
図1は、エピタキシ基板11の例示的な実施形態を示している。
エピタキシ基板11は、半導体積層体(例えばオプトエレクトロニクス半導体チップ)の成長基板として形成されている。これを目的として、エピタキシ基板11は基板1を備えており、この基板1は、図示した例示的な実施形態においてはサファイア基板、特に、サファイアウェハである。この代替形態として、基板1を、例えばSiC基板またはシリコン基板とすることもできる。基板1の表面10の上に、核形成層2(図示した例示的な実施形態においては、AlONからなる少なくとも1層の第1の層21によって形成されている)が形成されている。
エピタキシ基板11を作製するためには、基板1を形成する。核形成層を形成する前に、表面10をクリーニングすることもできる。例えばMOVPEシステムにおいては、このクリーニングは、純粋な水素雰囲気下における約1080℃での脱離ステップにおいて実行することができる。このようなクリーニングステップの継続時間は、一般には約5分とすることができる。次いで、基板1の温度を、700℃以上1000℃以下の温度まで下げる。例えば、MOVPE法によって核形成層2を形成する目的には、850℃の温度が有利であることが判明した。
核形成層2の少なくとも1層の第1の層21を堆積させる目的で、トリメチルアルミニウムおよびジエチルアルミニウムエトキシドを、有利に選択された所望のモル比で反応炉に供給し、このときNHも添加する。反応炉内において基板1の温度は、700℃以上1000℃以下である。特に適切な成長温度は、例えば850℃である。これによって、カラム構造を有しAlONからなる少なくとも1層の第1の層21が、基板1の表面10の上に形成される。この場合、第1の層21は、基板の側の面(連続的かつ少なくとも擬似連続的に形成されている)を有し、その一方で、基板1とは反対側の、少なくとも1層の第1の層21の面は、基板1から離れる方向に延びるカラム210を備えたカラム構造を有する。上述した温度と上述したガス源を使用しての約25分の成長時間の間に、カラム構造を有し、かつ約15nmの高さのAlON層21が形成されることが判明した。
説明した方法に代えて、または説明した方法に加えて、例えば、Oと混合されるNもしくはHまたはその両方をベースとするガス源を使用することができる。さらに、HOバブラーを介して酸素源として水を供給することも可能である。さらには、例えば、基板1の表面10をOプラズマによって調整することも可能である。このようにすることで、基板表面10の酸素終端が達成され、これにより、たとえ酸素を含まないガス源を使用しているときにも、特に、基板1とその上に成長する核形成層2との間の界面にアルミニウム酸窒化物が成長する。さらには、核形成層2、および特に、AlONからなる少なくとも1層の層21を形成する前に、例えば原子層堆積法によって基板表面10の上にアルミニウム酸化物を堆積させることも可能であり、これによってもAlONの形成が促進される。
成長パラメータを制御下で調整する、または変化させることによって、特に、5nm以上200nm以下の直径と、0.5nm以上50nm以下の高さとを有するカラムを備えたカラム構造を形成することができ、この場合、個々のカラムの寸法は、成長方向に変化する、もしくは、カラムごとに変化する、またはその両方であってよい。カラムは、10nm以上100nm以下の直径、特に好ましくは、20nm以上50nm以下の直径を有することが好ましい。特に、カラム210は、基板1からの距離が大きくなるにつれて次第に細くなることもできる。AlONからなる少なくとも1層の第1の層21、好ましくはカラム210における酸素濃度は、0.1%以上30%以下であることが好ましく、この酸素濃度は、成長方向に変化する、またはカラムごとに変化してよい。例えば、少なくとも1層の第1の層21を成長させるときに使用される1種類または複数種類の酸素含有ガス源を減らすことによって、基板1からの距離が大きくなるにつれて酸素濃度が低くなるようにすることができる。
カラム210は、一般には10cm−2を超える欠陥密度を有し、結晶欠陥は、主として刃状転位によって形成される。結晶欠陥は、1:5〜1:100の比率で、らせん転位と刃状転位とに分けられることが判明した。
図2は、上述した方法によって作製された、カラム構造を有しAlONからなる、上述した第1の層21によって形成される核形成層2の高さプロファイルを、原子間力顕微鏡法(AFM)によって測定した結果を示しており、この図2は、長さL=2μmのセクションに沿って、平均高さ値を中心とした高さ変動ΔH(単位:ナノメートル)を示している。基板1として、1mmの厚さと、結晶のm面の方向に0.3゜のミスカットを有する0001方向とを有する6インチのサファイア基板を使用した。形成された核形成層の高さは約17nmであり、カラムの高さは0.5nm〜2nmであった。AMF測定では、カラムによって覆われた核形成層の表面を明瞭に見ることができる。
図3は、X線回折(XRD)によって行われた、AlNの002面におけるこのような核形成層の2つの測定結果を示している。測定結果301は、いわゆるロッキングカーブ光学(rocking curve optics)による測定結果であり、測定結果302は、いわゆる3軸光学(triple axis optics)によって行われ、したがって、角度分解能は改善されているが強度が低い。特に、測定結果302は、25arcsec未満の半値全幅を有する一般的な相関ピークを示している。
図4においては、曲線401は、ロッキングカーブ光学によるいわゆるΩ−2Θ走査を示しており、ピーク403はAlNの002面に対応し、ピーク404はサファイアの006面に対応する。曲線402は、厚さ17nmのAlN層のシミュレーションであり、この場合、5.01262nmの格子定数cと、96.1%の緩和構造(relaxed structure)を想定した。
図5は、エピタキシ基板12の別の例示的な実施形態を示しており、このエピタキシ基板12は、図1のエピタキシ基板11とは異なり、カラム構造を有しAlONからなる少なくとも1層の第1の層21の上に少なくとも1層の第2の層22を有する核形成層2を備えている。少なくとも1層の第2の層22(第1の層21と同じ工程において、または個別の工程において堆積させることができる)は、図示した例示的な実施形態においては、AlNを含んでいる。第2の層22は、スパッタリングによって第1の層21の上に形成されることが好ましい。この場合、第2の層22は第1の層21を覆っており、第1の層21のカラム構造の輪郭を少なくとも部分的にたどる。この代替形態として、第1の層21のカラム構造が平坦化されるように、少なくとも1層の第2の層22が第1の層21を覆うことも可能である。少なくとも1層の第2の層22を堆積させるステップは、第1の層21を成長させる場合に近い温度、特に、700℃以上1000℃以下の温度で行うことが好ましい。
さらには、カラム構造を有しAlONからなる少なくとも1層の第1の層21の上に多数の第2の層を堆積させることも可能である。追加の第2の層は、交互に堆積させる、または反復的に数回堆積させることもでき、少なくとも1層の第1の層21とさらなる第2の層22とからなる積層体全体が核形成層2を形成する。
図6は、エピタキシ基板13の別の例示的な実施形態を示しており、エピタキシ基板13は、図1のエピタキシ基板11とは異なり、図示した例示的な実施形態においては、核形成層2の上に、ドープされていないGaNからなるバッファ層3を備えている。AlONからなる少なくとも1層の層21のカラム構造の上には、1000℃を超える温度で(したがって核形成層2の成長温度より約150℃高い温度で)バッファ層3が成長している。欠陥を減少させるため、バッファ層3の上に、インサイチュ法によって堆積させたSiNの層4が形成されている。SiN層4は、一般には開口部(図示していない)を備えており、開口部においては、底面に露出しているバッファ層3が、その上に形成される半導体積層体のためのシード領域を形成している。この代替形態として、SiN層を核形成層2の上に直接形成することも可能である。
図7は、オプトエレクトロニクス半導体チップ100の例示的な実施形態を示しており、この半導体チップ100は、純粋に一例として、図6の例示的な実施形態のエピタキシ基板13を備えている。この代替形態として、上述したエピタキシ基板11,12の一方によってエピタキシ基板を形成することもできる。窒化物化合物半導体材料の半導体積層体5(光を放出または光を検出するための活性層6を備えている)が、MOVPE法によってエピタキシ基板13の上に形成されている。オプトエレクトロニクス半導体チップ100は、相応して、発光半導体チップまたはフォトダイオードチップとして形成されている。
半導体積層体5、および特に活性領域6には、一例として示した電気コンタクト7を介して接触することができる。半導体積層体5および活性領域6は、例えば、発明の概要のセクションに説明したように構成することができる。
本明細書に記載されているエピタキシ基板11,12,13の核形成層2(公知の低温核形成層よりも高い温度で形成することができる)のため、制御するのが難しい長時間の温度ランピングを回避することが可能であり、これらの温度ランピングは、従来技術においては、核形成層を形成するステップと、この形成ステップの前に実行される方法ステップと、形成ステップの後に実行される方法ステップとの間で温度を適合させる目的で必要である。このようにすることで、核形成層としての、本明細書に記載されているAlONカラム構造の層厚さおよび温度に関するプロセスウィンドウを、低温核形成層の場合と比較して相当に改善することができる。核形成層2の少なくとも1層の第1の層21を成長させるときに使用される酸素は、基板表面(例えばサファイア基板の場合にはサファイア表面)との相互作用につながり、これにより、サファイア表面の望ましくない終端が回避される。この結果として、以降にエピタキシャル成長させる、窒化物化合物半導体材料系の半導体積層体の材料品質を改善することができる。
図面に記載されている例示的な実施形態および特徴は、互いに組み合わせることもできる。例示的な実施形態に提示されている特徴に加えて、またはこれに代えて、図面に関連して説明したエピタキシ基板と、エピタキシ基板の製造方法と、本オプトエレクトロニクス半導体チップは、発明の概要のセクションの説明によるさらなる特徴を有することもできる。
ここまで、本発明について例示的な実施形態に基づいて説明してきたが、本発明はこれらの例示的な実施形態に限定されない。本発明は、任意の新規の特徴および特徴の任意の組合せを包含しており、特に、特許請求項における特徴の任意の組合せを含んでいる。これらの特徴または特徴の組合せは、それ自体が特許請求項あるいは例示的な実施形態に明示的に記載されていない場合であっても、本発明に含まれる。
関連出願
本特許出願は、独国特許出願第102012103686.1号の優先権を主張し、この文書の開示内容は参照によって本明細書に組み込まれている。

Claims (16)

  1. 窒化物化合物半導体材料のためのエピタキシ基板(11,12,13)であって、基板(1)の上に直接的に核形成層(2)を有し、前記核形成層(2)が、カラム構造を有しAlONからなる層の第1の層(21)を備えており、前記核形成層(2)上にSiN層が設けられており、
    前記カラム構造は、前記基板(1)からの距離が大きくなるにつれて減少する酸素含有量を有する、エピタキシ基板(11,12,13)。
  2. 前記第1の層(21)が、前記基板(1)の側の面において連続的に形成されており、前記基板(1)とは反対側の面に、前記基板(1)から延びるカラム(210)を備えている、
    請求項1に記載のエピタキシ基板(11,12,13)。
  3. 前記カラム(210)それぞれが、5nm以上200nm以下の直径と、0.5nm以上50nm以下の高さとを有する、
    請求項2に記載のエピタキシ基板(11,12,13)。
  4. 前記カラム(210)が、前記基板(1)の側の前記第1の層(21)の面において結晶粒界によって互いに隔てられている、
    請求項2または請求項3に記載のエピタキシ基板(11,12,13)。
  5. 前記カラム(210)が、10cm−2を超える欠陥密度を有する、
    請求項2から請求項4のいずれかに記載のエピタキシ基板(11,12,13)。
  6. 前記カラム構造が、0.1%以上30%以下の酸素含有量を有する、
    請求項1から請求項5のいずれかに記載のエピタキシ基板(11,12,13)。
  7. 前記核形成層(2)が、AlNまたはGaN系材料を含んだ少なくとも1層の第2の層(22)を、前記第1の層(21)の上に備えている、
    請求項1から請求項のいずれかに記載のエピタキシ基板(11,12,13)。
  8. 前記核形成層(2)の上に、GaN系材料のバッファ層(3)もしくはSiN層(4)またはその両方が形成されている、
    請求項1から請求項のいずれかに記載のエピタキシ基板(11,12,13)。
  9. 前記基板(1)が、サファイア基板、シリコン基板、またはSiC基板である、
    請求項1から請求項のいずれかに記載のエピタキシ基板(11,12,13)。
  10. 請求項1から請求項のいずれかに記載のエピタキシ基板(11,12,13)を備えているオプトエレクトロニクス半導体チップ(100)であって、前記エピタキシ基板(11,12,13)の上に、活性層(6)を有し窒化物化合物半導体材料系の半導体積層体(5)が形成されており、前記活性層(6)が、前記半導体チップ(100)の動作時に光を生成する、または光を検出することができる、オプトエレクトロニクス半導体チップ(100)。
  11. 請求項1から請求項のいずれかに記載のエピタキシ基板(11,12,13)を製造する方法であって、
    A) 基板(1)を形成するステップと、
    B) カラム構造を有しAlONからなる層の第1の層(21)を備えた核形成層(2)を、700℃以上1000℃以下の温度において前記基板(1)の上に直接的に形成するステップと、
    を含んでいる、方法。
  12. 前記カラム構造を形成する目的で、前記第1の層(21)が有機金属気相成長法(MOVPE)によって形成される、
    請求項11に記載の方法。
  13. 方法ステップBにおいて、前記第1の層(21)が、以下のサブステップ、すなわち、
    − Oを含むガス源を供給するサブステップ、
    − アルミニウムをベースとし酸素を含む有機金属ガス源を供給するサブステップ、
    − 前記核形成層(2)の側の前記基板(1)の表面(10)を酸素によって終端するサブステップ、
    − 前記核形成層(2)の側の前記基板(1)の前記表面(10)の上にアルミニウム酸化物を堆積させるサブステップ、
    のうちの1つまたは複数によって、形成される、
    請求項11または請求項12のいずれかに記載の方法。
  14. AlNまたはGaN系材料からなる、前記核形成層(2)の少なくとも1層の第2の層(22)が、前記第1の層(21)の上に形成される、
    請求項11から請求項13のいずれかに記載の方法。
  15. 前記核形成層(2)の前記第2の層(22)が、スパッタリングによって前記第1の層(21)の上に形成される、
    請求項14に記載の方法。
  16. 前記核形成層(2)を作製した直後に、間にアニーリングステップを行うことなく、さらなる層(3,4)が形成される、
    請求項11から請求項15のいずれかに記載の方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014101966A1 (de) 2014-02-17 2015-08-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines elektronischen Halbleiterchips und elektronischer Halbleiterchip
DE102014113380B4 (de) 2014-09-17 2017-05-04 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von optoelektronischen Halbleiterchips
US10269565B2 (en) * 2015-01-09 2019-04-23 Swegan Ab Semiconductor device structure and methods of its production
US20180083163A1 (en) * 2016-09-21 2018-03-22 Tqyqda Gosei Co. , Ltd. Light-emitting device and method of manufacturing the same
DE102017119810B4 (de) * 2017-08-29 2019-05-09 fos4X GmbH Optoelektrischer Chip
KR101989064B1 (ko) 2017-09-01 2019-06-13 (주)조은조명 천정 조명등
KR102075236B1 (ko) 2018-03-30 2020-03-02 심갑연 조명등프레임을 결합시키는 프레임결합부
CN109671819B (zh) * 2018-11-30 2020-05-19 华灿光电(浙江)有限公司 一种GaN基发光二极管外延片及其制备方法
CN109888070A (zh) * 2019-01-22 2019-06-14 华灿光电(浙江)有限公司 AlN模板、发光二极管外延片及其制造方法
TWI746321B (zh) * 2020-12-18 2021-11-11 天虹科技股份有限公司 具有氮化鋁氧化物薄膜的發光二極體的製作方法
CN114038965B (zh) * 2021-04-01 2024-01-16 重庆康佳光电技术研究院有限公司 外延基板及其制作方法
US20230117013A1 (en) * 2021-10-14 2023-04-20 Applied Materials, Inc. SUBSTRATE PROCESSING FOR GaN GROWTH
US20230124414A1 (en) * 2021-10-14 2023-04-20 Applied Materials, Inc. SUBSTRATE PROCESSING FOR GaN GROWTH

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5741724A (en) * 1996-12-27 1998-04-21 Motorola Method of growing gallium nitride on a spinel substrate
KR100304881B1 (ko) * 1998-10-15 2001-10-12 구자홍 Gan계화합물반도체및그의결정성장방법
DE10034263B4 (de) 2000-07-14 2008-02-28 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Quasisubstrats
KR100831751B1 (ko) 2000-11-30 2008-05-23 노쓰 캐롤라이나 스테이트 유니버시티 M'n 물의 제조 방법 및 장치
US6744076B2 (en) * 2002-03-14 2004-06-01 The Circle For The Promotion Of Science And Engineering Single crystalline aluminum nitride film, method of forming the same, base substrate for group III element nitride film, light emitting device and surface acoustic wave device
KR100690413B1 (ko) * 2003-08-12 2007-03-12 니폰덴신뎅와 가부시키가이샤 질화물 반도체 성장용 기판
US7338555B2 (en) * 2003-09-12 2008-03-04 Tokuyama Corporation Highly crystalline aluminum nitride multi-layered substrate and production process thereof
JP4276135B2 (ja) 2004-06-14 2009-06-10 日本電信電話株式会社 窒化物半導体成長用基板
JP4468744B2 (ja) * 2004-06-15 2010-05-26 日本電信電話株式会社 窒化物半導体薄膜の作製方法
CN100369276C (zh) 2004-09-06 2008-02-13 璨圆光电股份有限公司 发光二极管的结构
JP4441415B2 (ja) * 2005-02-07 2010-03-31 国立大学法人東京工業大学 窒化アルミニウム単結晶積層基板
JP4963816B2 (ja) * 2005-04-21 2012-06-27 シャープ株式会社 窒化物系半導体素子の製造方法および発光素子
KR20150123293A (ko) 2006-02-23 2015-11-03 아주로 세미컨턱터스 아게 질화물 반도체 컴포넌트 및 이의 제조를 위한 프로세스
JP2007258258A (ja) * 2006-03-20 2007-10-04 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体素子ならびにその構造および作製方法
GB0701069D0 (en) * 2007-01-19 2007-02-28 Univ Bath Nanostructure template and production of semiconductors using the template
DE102007031926A1 (de) * 2007-07-09 2009-01-15 Osram Opto Semiconductors Gmbh Strahlungsemittierender Halbleiterkörper
JP2009081406A (ja) 2007-09-27 2009-04-16 Showa Denko Kk Iii族窒化物半導体発光素子及びその製造方法、並びにランプ
WO2010124261A2 (en) * 2009-04-24 2010-10-28 Applied Materials, Inc. Substrate pretreatment for subsequent high temperature group iii depositions
JP5489117B2 (ja) * 2009-09-01 2014-05-14 シャープ株式会社 窒化物半導体素子、窒化物半導体素子の製造方法、窒化物半導体層の製造方法および窒化物半導体発光素子
US8647904B2 (en) 2010-03-01 2014-02-11 Sharp Kabushiki Kaisha Method for manufacturing nitride semiconductor device, nitride semiconductor light-emitting device, and light-emitting apparatus
US8853086B2 (en) * 2011-05-20 2014-10-07 Applied Materials, Inc. Methods for pretreatment of group III-nitride depositions

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