JP6684812B2 - Iii族窒化物に基づく不動態化された半導体構造体を製造する方法及びそのような構造体 - Google Patents

Iii族窒化物に基づく不動態化された半導体構造体を製造する方法及びそのような構造体 Download PDF

Info

Publication number
JP6684812B2
JP6684812B2 JP2017538726A JP2017538726A JP6684812B2 JP 6684812 B2 JP6684812 B2 JP 6684812B2 JP 2017538726 A JP2017538726 A JP 2017538726A JP 2017538726 A JP2017538726 A JP 2017538726A JP 6684812 B2 JP6684812 B2 JP 6684812B2
Authority
JP
Japan
Prior art keywords
layer
nitride
passivation layer
diffraction
crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017538726A
Other languages
English (en)
Other versions
JP2018509754A (ja
Inventor
スモン、ファブリス
フレシネ、エリック
マシース、ジャン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre National de la Recherche Scientifique CNRS
Original Assignee
Centre National de la Recherche Scientifique CNRS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Centre National de la Recherche Scientifique CNRS filed Critical Centre National de la Recherche Scientifique CNRS
Publication of JP2018509754A publication Critical patent/JP2018509754A/ja
Application granted granted Critical
Publication of JP6684812B2 publication Critical patent/JP6684812B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02433Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02631Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Physical Vapour Deposition (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は、III族窒化物に基づく半導体構造体を製造するための方法及びそのような半導体構造体に関する。
窒化ガリウムGaNに基づく材料などの、周期表のIII族窒化物に基づく半導体材料は、電子工学及び光電子工学の分野において、とりわけ発光ダイオードの製造のために、益々重要な地位を占めるようになった。
例えばシリコン又はサファイアから作製された基板上に、窒化ガリウムGaNなどのIII族窒化物に基づく半導体構造体を製造するための既存の方法は、一般的に、ホスト基板とIII族窒化物に基づく半導体材料との間の格子定数の差に関連した、重要な貫通転位密度をもたらす。これらの貫通転位は、III族窒化物の半導体材料に基づいて発光デバイスを形成する半導体構造体の場合には、特に不利である、というのも、貫通転位は、漏れ電流を増加させ、これらの発光デバイスの発光出力を低下させるからである。
ELO(エピタキシャル横方向過度成長)、ナノピラーからのペンデオエピタキシー、抗界面活性剤種の追加、成長条件の変更などの、3次元エピタキシー法は、III族窒化物に基づく半導体材料において貫通転位密度を低減する有効性があることが既に証明されている。貫通転位密度を低減するためにこれらの技術により使用される手法は、(アイランドによる)3次元成長モードを開始し、次いでアイランドの合体に有利に働いて2次元の窒化ガリウムGaN層を得ることから構成される。
貫通転位密度を低減するための一般的なin−situ技術は、GaN層の下に介在性の窒化ケイ素SiNx層を挿入することから構成される。より正確には、窒化ケイ素SiNx層は、III族窒化物層上にその場(in−situ)で堆積され、次いで、窒化ガリウムGaN層が窒化ケイ素SiNx層上に堆積される。この技術は、従来のc面GaNだけでなく、半非極性配向に対しても、貫通転位密度を低減する有効性があることが証明されている。
シリコン及びアンモニアに基づく表面処理が、ナノマスクとして作用するナノ多孔性窒化ケイ素SiNx層の形成につながり、GaN成長の3次元モードを開始することを可能にすることが知られている。GaNの成長は、窒化ケイ素SiNxが位置する領域では抑制される。一方、ナノ細孔、即ちナノマスクの開口部で成長が起こる。ナノマスクの開口部の密度及び寸法は、窒化ケイ素SiNxの堆積時間により制御され、表面上のそれらの分布はランダムである。
例えば、以下の文献がこれらの主題を扱っている。
− Sakaiらによる「A New Method of Reducing Dislocation Density in GaN Layer Grown on Sapphire Substrate by MOVPE」と題された、J.Cryst.Growth、221、334(2000)の論文、
− S.Tanakaらによる「Anti−Surfactant in III−Nitride Epitaxy−Quantum Dot Formation and Dislocation Termination」と題された、Jap.J.Appl.Phys.、39、L83 1(2000)の論文、
− F.Yunらによる「Efficacy of single and double SiNx interlayers on defect reduction in GaN overlayers grown by organometallic vapor−phase epitaxy」と題された、J.Appl.Phys.、98、123502(2005)の論文、
− 独国特許出願公開第10151092号明細書、
− 国際公開第2007/133603号。
この種の処理は、31/2×31/2R30°と表わされる結晶構造の形成にもつながり得ることが、特にT.Markurtらによる「Blocking Growth by Electrically Active Subsurface Layer:The Effects of Si as an Antisurfactant in the Growth of GaN」と題された、Physical Review Letters 110、036103(2013)の論文中で、近年示されている。この論文では、「開口部」と呼ばれる幾らか大きな覆われていない領域を有する、部分的に覆われた表面を得るような方法で結晶層が生成され、この層は「ナノ多孔性」と呼ばれる。
窒化ガリウムGaN層を堆積させるステップの間、エピタキシーした窒化ガリウムは、アイランドを形成するように、ナノ多孔性層の開口部で優先的に成長する。一旦アイランドが形成されると、成長パラメータが調節されて、その結果、窒化ガリウムGaNが、SiNxで覆われた領域を覆うように横方向に発達し、窒化ガリウムGaN層を形成する(3D成長)ために合体する。次いで、窒化ガリウム層の成長は、所望の厚さの窒化ガリウムGaNが得られる(2D成長)まで、続けられる。窒化ガリウムGaNの合体厚さは、SiNx層の挿入後に完全に合体したGaN層を得るのに必要とされる厚さとして規定される。
表面処理の持続時間の増加、従って、堆積されるSiNxの量の増加が、SiNx層のカバレッジレベルを増加させ、従って窒化ガリウムGaNアイランドの密度を低下させる効果を有し、これにより貫通転位密度を低減することが可能になることが、理解されるであろう。一方、窒化ガリウムGaNアイランドの密度が低くなるほど、合体を得るために必要な窒化ガリウムGaNの厚さが厚くなる。従って、そのような方法を産業上利用可能にするために、SiNx層の最適なカバレッジレベルを決定することが、とりわけ有利である。
更に、基板上にGaNに基づくデバイスを製造するための既存の方法は、一般的に、シリコン基板に対して例えば窒化アルミニウムAlNであり得るバッファ層を堆積させる第1のステップと、場合によってはこれに続く、窒化アルミニウムAlNバッファ層上に窒化アルミニウム及びガリウムAlGaN層を堆積させるステップと、を含む。次に、ナノマスクを、AlN層又はAlGaN層上に堆積させることがある。他の方法では、サファイア基板を使用し、GaN層をバッファ層として低温で堆積させることを規定しており、この場合にはナノマスクはGaNバッファ層上に堆積される。
SiNxのナノマスクを用いた上述の成長技術の欠点は、SiNx層によって覆われていないバッファ層の表面で酸化反応が起こることがあるという事実に関連している。とりわけ、バッファ層は、基板、バッファ層、及びSiNx層から構成される支持体が空気に曝された場合に、開口部のレベルにおいて酸化することがある。結果として、従来技術の方法では、SiNx層上に窒化ガリウム層が堆積する前に支持体が貯蔵される可能性無しに、SiNx層の形成直後に、SiNx層上に上部(又は最終)窒化ガリウムGaN層が形成される。
この技術の別の欠点は、ナノ多孔性のSiNx層を堆積させるステップの最適な持続時間を規定することを可能にする手段が存在しないという事実に関係している。開口部の寸法及び密度に関連した、この最適な持続時間は、成長のために使用される出発基板、成長のために使用される反応器の種類、前駆体ガスの濃度などの他のパラメータなどの関数として変化する。開口部の寸法及びその密度は測定不可能な量であり、従って、ナノ多孔性SiNx層を堆積させるステップの最適な持続時間の決定は、継続的な試験を実行することによる経験的な方法でしか得られず、この試験は、成長パラメータのうちの1つ(即ち、基板、反応器、等)が変更されるたびに繰り返されなくてはならず、時間がかかり、とりわけ、一般的な方法、即ち一般的な態様で適用可能な方法を実行することができない。
本発明の目的は、前述の欠点のうちの少なくとも1つを克服することを可能にする方法を提案することである。
この点で、本発明は、III族窒化物に基づく構造体のための支持を形成する不動態化された半導体構造体を製造する方法を提案し、この方法は、
− 半導体構造体のIII族窒化物に基づく層の表面全体を連続的に覆う結晶不動態化層を堆積させるステップを備え、前記結晶不動態化層は、シリコン原子及び窒素原子を含む前駆体から堆積され、前記結晶不動態化層は、III族窒化物に基づく層の表面に結合されたシリコン原子及び窒素原子から構成され、かつ、方向[1−100]における電子の斜入射回折によって得られる前記結晶不動態化層の回折像が、
− 中心線(0、0)並びに整数次線(0、−1)及び(0、1)と、
− 中心線(0、0)と整数次線(0、−1)との間の2つの分数次回折線(0、−1/3)及び(0、−2/3)と、
− 中心線(0、0)と整数次線(0、1)との間の2つの分数次回折線(0、1/3)及び(0、2/3)と、を含むように、周期的な構成に配置され、
− 堆積を中断すること及びIII族窒化物に基づく構造体のための支持を形成する不動態化された半導体構造体を得ることを備える。
半導体構造体のIII族窒化物に基づく層の表面全体を覆う結晶層を堆積させる事により、III族窒化物に基づくこの層の表面を完全に不動態化し、従ってこの層の酸化反応を防止することが可能になる。これにより、III族窒化物に基づく半導体構造体の追加の層の堆積に先立って、結晶不動態化層で覆われた半導体構造体の貯蔵が可能になる。
更に、表面全体を覆う結晶層を堆積させることにより、ナノ多孔性SiNx層を堆積させるステップに基づく従来技術による方法の開発及び最適化の経験的な段階、特にナノ細孔の最適な寸法並びにナノ細孔の最適な密度の決定、を無しで済ますことが可能になる。
シリコンに基づく結晶不動態化層を堆積させるステップは、その層の上、例えばIII族窒化物に基づく層の上に、結晶層を後で成長させることを更に可能にするが、III族窒化物に基づく層を覆う非晶質のナノ多孔性層は、この、後での成長を可能にしない。説明された回折像は、III族窒化物に基づく層の格子に対して30°だけ回転された、III族窒化物に基づく層の格子の格子定数よりも√3倍大きな格子定数の、六方晶系の周期的構造に対応し、これにより、結晶層のこの後での成長にとって有利に働くことが可能になる。
これ以降では、層Aが層B上にあると言及される場合、前記層は、層B上に直接的に存在してもよく、又は、層Bの上方に配置され、かつ1つ若しくは複数の中間層によって前記層Bから分離されていてもよいことを、理解されたい。
また、層Aが層B上にあると言及される場合、前記層は層Bの表面全体を覆っていてもよく、又は、前記層Bの一部を覆っていてもよいことを、理解されたい。
本発明によるデバイスの、好ましい、非限定的な態様は、以下の通りである。
− 結晶不動態化層は、III族窒化物に基づく層とエピタキシャル関係にある。
− 方向[1−210]における電子の斜入射回折によって得られる前記結晶不動態化層の回折像は、中心線(0、0)並びに整数次線(0、−1)及び(0、1)を、それらの間に分数次線が存在しない状態で含む。
− 前記結晶不動態化層は、III族窒化物に基づく層の表面に結合された原子から構成され、また、III族窒化物層の格子に対して30°だけ回転されて、III族窒化物に基づく層の格子の格子定数よりも√3倍大きな格子定数を有する、六方晶系の周期的構造に配列される。
− 結晶不動態化層を堆積させるステップは、超高真空蒸着から構成される。
− 結晶不動態化層を堆積させるステップは、分子線エピタキシーによる堆積から構成される。
− この方法は、前記結晶不動態化層の回折像を得るために、結晶不動態化層を堆積させるステップの間に、結晶学的方向[1−100]における電子の斜入射回折によって結晶不動態化層のカバレッジレベルを測定するステップを含み、結晶不動態化層を堆積させるステップの持続時間は、方向[1−100]での電子回折によって得られる結晶不動態化層のこの回折像の少なくとも1つの分数次回折線の強度の関数である。
− 方向[1−100]において、結晶層の回折像は、
− 中心線(0、0)並びに整数次線(0、−1)及び(0、1)と、
− 中心線(0、0)と整数次線(0、−1)との間の2つの分数次回折線(0、−1/3)及び(0、−2/3)と、
− 中心線(0、0)と整数次線(0、1)との間の2つの分数次回折線(0、1/3)及び(0、2/3)と、を含み、
前記分数次線の光度が最大になるときに、結晶不動態化層を堆積させるステップは中断される。
− 結晶不動態化層を堆積させるステップは、気相堆積から構成される。
− 結晶不動態化層を堆積させるステップは、金属有機気相成長による堆積から構成される。
− 結晶不動態化層は、6Å未満の厚さを有する。
− この方法は、基板上にバッファ層を形成するステップを含み、前記バッファ層は、III族窒化物に基づく層を含み、III族窒化物に基づく層の上には結晶不動態化層が堆積される。
− バッファ層は、その形成の終了時に、10〜200nmの間の厚さを有する。
− 基板はシリコンに基づいており、バッファ層を形成するステップは、窒化アルミニウムAlN層を堆積させることを含む。
− バッファ層を形成するステップは、窒化アルミニウム層上に窒化ガリウム及びアルミニウムAlGaN層を堆積させることを含む。
本発明はまた、III族窒化物に基づく構造体のための支持を形成する不動態化された半導体構造体にも関し、前記半導体構造体は、III族窒化物に基づく層を含み、この層の表面全体は、表面に結合されたシリコン原子及び窒素原子を含む結晶不動態化層によって完全に覆われ、また結晶不動態化層は、方向[1−100]における電子の斜入射回折によって得られる前記結晶不動態化層の回折像が、
− 中心線(0、0)並びに整数次線(0、−1)及び(0、1)と、
− 中心線(0、0)と整数次線(0、−1)との間の2つの分数次回折線(0、−1/3)及び(0、−2/3)と、
− 中心線(0、0)と整数次線(0、1)との間の2つの分数次回折線(0、1/3)及び(0、2/3)と、を含むように、周期的な構造に配列される。
本発明による構造体の、好ましい、非限定的な態様は、以下の通りである。
− 結晶不動態化層は、III族窒化物に基づく層とエピタキシャル関係にある。
− 方向[1−210]における電子の斜入射回折によって得られる前記結晶不動態化層の回折像は、中心線(0、0)並びに整数次線(0、−1)及び(0、1)を、それらの間に分数次線が存在しない状態で含む。
− 前記結晶不動態化層は、III族窒化物に基づく層の表面に結合された原子から構成され、また、III族窒化物に基づく層の格子に対して30°だけ回転されて、III族窒化物に基づく層の格子の格子定数よりも√3倍大きな格子定数を有する、六方晶系の周期的構造に配列される。
− 結晶不動態化層は、6Å未満の厚さを有する。
− III族窒化物に基づく層は、自己支持層である。
− この構造体は、基板と基板上のバッファ層とを含み、バッファ層はIII族窒化物に基づく層を構成し、III族窒化物に基づく層の表面全体は結晶不動態化層によって連続的に覆われている。
− バッファ層は、10〜200nmの間の厚さを有する。
− 基板はシリコンに基づいており、バッファ層は、窒化アルミニウムAlN層と、更には窒化アルミニウムAlN層上の窒化ガリウム及びアルミニウムAlGaN層とを含む。
− この構造体は、サファイアAl、シリコンSi、シリコン・オン・インシュレーターSOI、炭化ケイ素SiC、窒化アルミニウムAlN、酸化亜鉛ZnO、又はガリウム砒素GaAsに基づく基板を含む。
本発明による方法並びに関連する製品の他の利点及び特徴が、非限定的な例として付与される幾つかの代替的な実施形態に続く説明から、及び添付の図面から、より明らかになるであろう。
III族窒化物に基づく半導体構造体を製造するための方法の一例を示す。 図1に示した方法を実施することによって得られる製品の一例を概略的に示す。 本発明による結晶不動態化層の結晶学的方向[1−100]における回折像を示す。 本発明による結晶不動態化層の結晶学的方向[1−210]における回折像を示す。 メサ構造を有する支持体を示す。 箱形構造を有する支持体を示す。 結晶層を堆積させる間の、回折像の分数次線の強度の時間変化を表す曲線を示す。
異なる図面において、同じ参照符号は同様の構成要素を表わす。
本発明は、半導体構造体のIII族窒化物に基づく層の表面全体を覆う結晶不動態化層によって、この半導体構造体を不動態化することに関する。この結晶不動態化層は、上に結晶不動態化層が堆積されるIII族窒化物に基づく層とエピタキシャル関係にある。この結晶不動態化層は、前記表面上にシリコン原子及び窒素原子から堆積され、また、III族窒化物に基づく層の表面に結合されたシリコン原子及び窒素原子を有し、かつ、方向[1−100]での電子の斜入射回折によって得られる前記結晶不動態化層の回折像が、
− 中心線(0、0)並びに整数次線(0、−1)及び(0、1)と、
− 中心線(0、0)と整数次線(0、−1)との間の2つの分数次回折線(0、−1/3)及び(0、−2/3)と、
− 中心線(0、0)と整数次線(0、1)との間の2つの分数次回折線(0、1/3)及び(0、2/3)と、を含むように、周期的な構造に配列される。
そのような回折像は、III族窒化物に基づく層の格子に対して30°だけ回転された、III族窒化物に基づく層の格子定数よりも√3倍大きな格子定数を有する、六方晶系の周期的構造に対応する。
III族窒化物に基づく層は、厚い層(テンプレート)又はバルク基板と呼ばれる自己支持層であることがあり、その場合には、半導体構造体を構成する。従って、III族窒化物に基づく半導体構造体は、GaN、AlN等の厚い層、又はGaN、AlN等のバルク基板、又はその代わりに、エピタキシーされた構造体(又は「エピウェハ」)であることがある。
この半導体構造体は、基板及びバッファ層によって支持されることがある。以下の説明は、この構成を参照して、なされる。従って、この半導体構造体は、例えば、発光ダイオード、又は高電子移動度トランジスタ(HEMT)の構成を有することがある。
図1には、本発明による方法の代替的な実施形態が示されている。この方法は、
− 基板上にバッファ層を形成するステップ100と、
− バッファ層上に結晶不動態化層を堆積させるステップ201と、から構成されるステップを含み、前記バッファ層はIII族窒化物に基づく層を含む。
(基板)
半導体構造体を製造するために、基板10を使用して、その上で異なる堆積ステップが実施される。
使用される基板10は、サファイアAl、シリコンSi、炭化ケイ素SiC、窒化アルミニウムAlN、又は酸化亜鉛ZnO、又はガリウム砒素GaAsであることがある。一実施形態では、基板はシリコンである。
シリコン基板の使用は、サファイア基板の使用に比べて、多くの利点を有する。特に、
− シリコン基板は、サファイア基板よりも安価である。
− シリコン基板の寸法(一般的に、最大で12インチ、即ち30.48cm)は、サファイア基板の寸法(一般的に、最大で6インチ、即ち15.24cm)よりも大きい。従って、シリコン基板を使用して、より大きな表面積の窒化ガリウムGaN層を製造することが可能である。
− 窒化ガリウムGaN層の成長後の、部品製造の異なる成長後ステップ(後面研磨、前面転写、基板の除去、等)は、サファイア基板の場合よりも、シリコン基板を使用した場合には、より単純でより安価になる。
従って、シリコン基板の使用により、例えば発光ダイオード(LED)の製造が低製造コストで可能になり、照明分野で特に有利であり得る。
有利にも、基板10は、図5に示すように、隆起した平坦部の形状(この寸法は、10×10μm〜400×400μmまで変化し得る)を有し、かつ平坦部を囲む基板の表面をエッチングすることにより得られる、メサ構造11を含むパターン形成された基板であることがあり、又は代わりに、図6に表わされるような箱形構造体であることがあり、この箱形構造体では、この特別な場合ではAlN及びAlGaNからできている、III族窒化物に基づくバッファ層20、完全に覆う不動態化層が、基板10に切り込まれた凹部12内に配置される。例えば、誘電体材料でできたマスクによる表面の部分マスキングなどの、パターンを生成するための別の方法が、有利にも使用されることがある。
そのようなパターン形成された基板の使用により、基板10上にエピタキシーされた窒化ガリウム層の亀裂の発生を制限することが可能になり、従って、亀裂を生じることなく基板10上に堆積され得る窒化ガリウムGaNの臨界厚さを増加させることが可能になる。
例えば、200×200μmのメサ構造を含む基板を使用して、5μm厚さの亀裂のない窒化ガリウムGaN層を製造することが可能であるのに対して、構造化されていない基板を使用すると、1μm厚さの亀裂のない窒化ガリウムGaN層の製造しか可能ではない。
(バッファ層の形成)
この方法は、バッファ層20を形成するステップ100を含み、バッファ層20の上部層は、次いでIII族窒化物に基づく層を構成し、III族窒化物に基づく層の上には結晶不動態化層31が堆積される。このバッファ層は、窒化アルミニウムAlN、窒化アルミニウムガリウムAlGaN、窒化アルミニウムガリウムホウ素AlGaBN、AlN/AlGaNのスタック、段階的なAlGaN、酸化亜鉛ZnO、窒化ホウ素BN、又は代わりに炭化ケイ素SiC、の層を含むことがある。しかしながら、全ての場合で、バッファ層は、窒化アルミニウムAlN、窒化アルミニウムガリウムAlGaNなどのIII族窒化物に基づく上部層を有する。
本明細書の実施例の場合には、この形成するステップ100は、窒化アルミニウムAlN層21を堆積させること110を含む。窒化アルミニウムAlN層21を含むバッファ層20の形成により、後で堆積される窒化ガリウムGaN層の品質を改善することが可能になる。
例えば、使用される基板10がシリコンSiである場合、シリコンSi上に直接的に窒化ガリウムGaNを成長させることは、特にガリウムGaとシリコンSiとの間の高温での高い化学反応性のために、非常に困難である。
窒化アルミニウムAlN層21を含むバッファ層20の形成により、これらの困難を克服し、従って後でエピタキシーされる窒化ガリウムGaN層の品質を改善することが可能になる。
バッファ層20は、10nm〜500nmの間、優先的には50nm〜200nmの間の厚さを有することがある。200nmより厚い厚さを有するバッファ層により、バッファ層20の良好な結晶品質を得ることが可能になり、従って、後でエピタキシーされるIII族窒化物層の結晶品質を改善することが可能になる。
しかしながら、バッファ層を完全に覆う、本発明による結晶不動態化層は、バッファ層の結晶品質が最高ではない場合でさえも、後でエピタキシーされるIII族窒化物層が良好な結晶品質であることを確実にすることができる。結果として、バッファ層20が200nmよりも厚くなることは必要ではない。従って、好ましくは、バッファ層20は、10〜200nmの間、又は更には50〜100nmの間の厚さを有する。
バッファ層20の厚さを200nm未満に制限する事により、有利にも、本方法の持続時間を低減することが可能になり、窒化アルミニウムAlN層21の成長時間が相対的に長くなる。別の利点は、結晶不動態化層によって完全に覆われた、あまり厚くないバッファ層20の場合、結晶不動態化層によって解決されるこのバッファ層での転位の問題が益々迅速に解決され、これにより、転位が伝搬し転位を引き起こすことを防止することである。
バッファ層20を形成するステップ100はまた、窒化アルミニウムAlN層21上に窒化アルミニウム及びガリウムAlGaN層22を堆積させる任意選択的なステップ120も含むことがある。これにより、窒化アルミニウムAlNと窒化アルミニウム及びガリウムAlGaNとの複合バッファ層20を得ることが可能になる。窒化アルミニウム及びガリウムAlGaN層22は、上に結晶不動態化層が堆積される層の転位密度を低減することを可能にする。
有利にも、バッファ層20の厚さ、従って、窒化アルミニウムAlN並びに窒化アルミニウム及びガリウムAlGaNの層21、22の厚さの合計は、10nm〜500nmの間、及び好ましくは50〜200nmの間であることがあり、例えば、以下の分布を伴う。
− 25〜100nmの窒化アルミニウムAlNと、
− 25〜400nmの窒化アルミニウム及びガリウムAlGaN。
これにより、バッファ層を成長させる持続時間を低減することが可能になり、窒化アルミニウム層並びに窒化アルミニウム及びガリウム層の堆積に関係した利点が得られる。
好ましくは、上に結晶不動態化層が堆積されることになる、バッファ層の表面、即ちIII族窒化物に基づく層の表面は、できる限り滑らかに形成される。
この目的で、分子線エピタキシー反応器内で、シリコン原子の流れ及び窒素原子、例えばアンモニア分子NH、の流れの下で、950℃未満の温度で、バッファ層20の表面処理を行うことが有利である。そうすると、表面は劣化せず、滑らかなままである。
(結晶不動態化層の堆積)
この方法は、バッファ層20上に結晶不動態化層31を堆積させるステップ201を含む。結晶不動態化層31は、バッファ層20とエピタキシャル関係にある。
結晶不動態化層31のこの堆積は、例えば、バッファ層20の表面をシリコンSi原子を含有する前駆体に曝すことによって得られる。シリコン原子を含有する前駆体は、例えば、シランSiH、ジシランSi、又はトリメチルシランSiH(CHであることがある。この堆積は、例えばアンモニア分子NHから得られる窒素原子の流れとシリコン原子とを化合させることにより、実行することができる。
結晶不動態化層31を堆積させるステップは、バッファ層20の表面上に堆積される原子の表面再構成をもたらす表面処理に相当する。
実際に、バッファ層20の表面をシリコンSi原子及び窒素原子に曝した後で、原子は、上に原子が堆積されるIII族窒化物に基づく層の格子に対して30°だけ回転した、III族窒化物に基づく層の格子定数よりも√3倍大きな格子定数を有する、六方晶系周期構造を生成することにより、バッファ層の表面と結合する。
この表面再構成の形成は、電子回折技術によって測定可能であり、この表面再構成の特定の回折線の強度を記録することによって、表面のカバレッジレベルを定量化することが可能である。電子の回折は、物質の研究のために使用される技術であり、これは、試料に電子を衝突させ、結果として得られる回折像を観察することから構成される。
堆積相中の結晶層の構造を研究するために本発明の範囲内で使用することができる電子回折技術の例としては、反射高速電子回折(RHEED)があり、これは、超真空環境において表面の結晶構造を決定することを可能にする技術である。
RHEED技術は、特に、表面再構成を決定して、成長速度を測定すること、及び表面の平坦さを定性的に評価することを可能にする。RHEED装置は、表面上に焦点の合った、10〜50keVのエネルギーの単一運動の電子ビームを生成することができる電子銃から構成される。電子に関連した波長は、0.1Å程度である。ビームは、1〜2度の角度の斜入射で、表面に到達する。この構成では、電子と表面との相互作用は、幾つかの原子面に制限される。表面原子によって反射され回折された電子は、蛍光スクリーン上に集められ、対応する回折パターンを視覚化することを可能にし、次いでこのパターンは、CCDカメラを使用してデジタル化されることができる。Ayahiko Ichimiya及びPhilip I. Cohenによる「Reflection High Energy Electron Diffraction」という、Cambridge University Press、2004の文献は、この技術について記載している。
図3及び図4を参照すると、それぞれの結晶学的方向[1−100]及び[1−210]における結晶層の2つの回折像が示されている。
図4では、方向[1−210]における結晶層の回折像は、整数次線回折線、即ち、中心線(0、0)42と、前記中心線42の両側に2つの整数次線(0、−1)43及び(0、1)44と、を一意的に含む。従って、整数次線(0、−1)及び(0、1)と中心線(0、0)との間に分数次線は存在しない。なお、整数次線回折線の間の間隙は、表面の平面における格子定数に反比例する。
一方、図3では、方向[1−100]における結晶層の回折像に対応して、表面再構成が存在すると、追加の分数次線、即ち、非整数次線が存在して、1×3と表わされる再構成に特有の特定の1/3線になる。従って、方向[1−100]における結晶層の回折像は、
− 中心線(0、0)並びに整数次線(0、−1)及び(0、1)と、
− 線(0、0)32と線(0、−1)33との間の、(0、−1/3)及び(0、−2/3)で表わされる、2つの分数次回折線31と、
− 線(0、0)32と線(0、1)34との間の、(0、1/3)及び(0、2/3)で表わされる、2つの分数次回折線35と、を含む。
この結果、方向[1−210]における回折像は、整数次線の間に1つのスペースのみを有するのに対して、方向[1−100]における回折像は、整数次線の間に3つのスペースを有し、これが、この結晶層が1×3と表わされる理由である。
従って、正確な構造及び組成が分かっていないナノ多孔性SiNx層を堆積させるステップを含む従来技術による方法とは違い、本発明による方法は、完全に規定された構造及び組成の1×3と表わされる結晶不動態化層を堆積させることを提案し、その孔密度は、可能な限り低いか、又は実質的にゼロであることが好ましい。
従って、従来技術による方法では、III族窒化物に基づく層の表面の総計カバレッジレベルを無くすことが探求される。しかしながら、本発明者らは、結晶層がIII族窒化物に基づく層の表面全体を覆う場合、転位密度が最小になることを発見した。
結晶不動態化層1×3の堆積は、バッファ層20の表面の不動態化を引き起こす。この不動態化により、空気への露出に対してバッファ層20が不活性になり、従って、酸化反応を防止することが可能になる。更に、III族窒化物に基づく上部層上にそのような結晶不動態化層1×3を有する半導体構造体を空気に曝しても、前記結晶不動態化層1×3の表面再構成1×3を変更しない。
結晶不動態化層31による不動態化により、結晶不動態化層が堆積される表面においてIII族窒化物に基づく層が良好に保護されることを可能にするために、結晶不動態化層31は、ナノ多孔性SiNx層の生成中に、当業者によって求められることとは異なり、連続的な態様で、即ち、穴又は開口部が無い状態で、III族窒化物に基づくこの層の表面全体を覆う。
この点で、結晶不動態化層31は、シリコン原子の単層程度、即ち、2Å〜3Å程度の、非常に薄い厚さを有することに留意されたい。従って、不動態化層の結晶特性を維持するために、その厚さは6Å未満であることが好ましい。
(III族窒化物を成長させるための支持体の取得)
結晶不動態化層31を堆積させるステップ201の終了時に、窒化ガリウムGaN層などの、III族窒化物に基づく半導体構造体を成長させるための、支持体が得られる。
(使用された成長技術)
結晶不動態化層31を堆積させるステップは、超高真空蒸着から構成されることがある。
有利にも、
− バッファ層20を形成するステップ、及び/又は、
− バッファ層20上に結晶不動態化層31を堆積させるステップは、
超高真空環境で実行される、分子線エピタキシー(MBE)によって、実行されることがある。
結晶不動態化層31を堆積させるステップは、気相堆積、より正確には、金属有機気相成長(MOVPE)による堆積から構成することも可能である。
分子線エピタキシーによって、従って超高真空環境において、バッファ層を形成する事は、金属有機気相成長によってバッファ層を形成する技術に比べて、多数の利点を有する。
特に、分子線エピタキシーによってバッファ層20を形成することにより、
− 一方では、基板の環境における反応性ガスの痕跡を除去し、従って、基板の表面の寄生窒化反応の危険性を制限することができ、
− 他方では、成長反応器の汚れを制限し、従って、反応器の保全業務の頻度を低減することによって、生産収率を向上させることができる。
更に、分子線エピタキシーによってバッファ層20を形成することにより、非常に滑らかなIII族窒化物に基づく層の表面を得ることが可能になり、従って、結晶不動態化層31の形成を改善することができる。
更に、MBEで超高真空を使用すると、例えば電子回折による、結晶層の堆積のその場(in−situ)監視を実行することが可能になる。これにより、結晶層を堆積させるステップを、結晶層の厚さが表面を完全に覆ったときに停止するように、精密に監視することが可能になる。
従って、この方法は、前記結晶不動態化層の回折像を得るために、結晶不動態化層31を堆積させるステップの間に、方向[1−100]における電子の斜入射回折によって結晶不動態化層31のカバレッジレベルを測定するステップを含むことがあり、結晶不動態化層を堆積させるステップの持続時間は、結晶学的方向[1−100]での電子回折によって得られる結晶不動態化層の回折像の少なくとも1つの回折線の強度に関連する。
前述したように、このとき、方向[1−100]における結晶不動態化層31の回折像は、
− 中心線(0、0)並びに整数次線(0、−1)及び(0、1)と、
− 中心線(0、0)と整数次線(0、−1)との間の2つの分数次回折線(0、−1/3)及び(0、−2/3)と、
− 中心線(0、0)と整数次線(0、1)との間の2つの分数次回折線(0、1/3)及び(0、2/3)と、を含む。
好ましくは、結晶不動態化層31を堆積させるステップは、(結晶学的方向[1−100]における)回折像の中間分数次線の光度が最大になったときに中断され、これは、結晶不動態化層31による、III族窒化物に基づく層の表面の完全なカバレッジレベルに対応する。
この光度の最大値は、容易に識別可能である。実際に、CCDカメラを使用することにより、不動態化層の堆積時間の関数として、方向[1−100]における分数次回折線のうちの1つの光度プロファイルを記録することで十分である。まず、分数次回折線が現れ、次いで、堆積する間にその光度は増加して平坦部に達し、その後、次いで減少し、消滅することによって終了する。従って、光度の最大値は、この光度の安定性によって検出可能であり、これは、数分間続くことがある。
図7は、結晶層を堆積させる間の、回折像の分数次線の強度の時間変化を表す曲線の例を示す。なお、この強度は、まず0〜60秒の間に増加することにより始まり、次いで90秒後には低下する。従って、強度の最大レベルには、60秒〜90秒の間で到達する。
従って、図7の堆積条件では、開始後60〜90秒の間で堆積を中断することにより、結晶学的方向[1−100]における回折像の分数次中間線の最大光度に対応する瞬間に、結晶不動態化層を堆積させるステップを中断することが可能である。
このようにして不動態化された半導体構造体は、次いで空気に曝されることができ、その表面が劣化することなく、3次元成長モードにつながる特定の特性を保存しながら、貯蔵されるか又は取り扱われることができる。そのような不動態化層上で、III族窒化物層の後での成長が、容易に開始されることができる。そのような構造体は、「エピレディ(epi−ready)」として適格となり、表面を前もって化学的に調製する必要なしに、前記構造体上でエピタキシーが行われ得ることを意味する。
(製造方法の実施例)
ここで、本発明による方法の実施例を説明する。
使用されるシリコン基板は、結晶方位(111)を有する。
分子線エピタキシーにより、バッファ窒化アルミニウムAlN層をシリコン基板上に形成する。バッファ層の形成は、その厚さが10〜200nmの間であるときに中断される。
次に、結晶層1×3を堆積させるステップが実行される。分子線エピタキシーによるバッファ層の表面処理が、シリコン原子及びアンモニア分子NHを用いて実施される。この表面処理は、電子回折によって測定可能かつ識別可能な、新しい明確なエピレディ結晶構造の形成をもたらす。
結晶層を堆積させる間、(結晶学的方向[1−100]における)結果として得られる回折像を観察するために、形成中の結晶層上に単一運動の電子ビームを斜入射で送信することから構成される電子回折技術によって、表面を観察する。
結晶層1×3の規則正しい周期的構造により、電子を回折させ、従って、特定の回折像を得ることが可能になる。
結晶層を堆積させるステップの持続時間は、回折像上で観察される分数次回折線の強度の関数である。
特に、結晶層を堆積させるステップは、回折像中に観察される回折線のうちの少なくとも1つの強度が最大になったときに中断され、これは、この強度の安定性により検出可能である。
次いで、III族窒化物に基づく半導体構造体が得られ、この半導体構造体は、III族窒化物に基づくバッファ層を含み、このバッファ層の表面全体は、表面に結合されたシリコン原子及び窒素原子を含む結晶不動態化層で完全に覆われ、また結晶不動態化層は、方向[1−100]における結晶層の回折像が、
− 中心線(0、0)並びに整数次線(0、−1)及び(0、1)と、
− 中心線(0、0)と整数次線(0、−1)との間の2つの分数次回折線(0、−1/3)及び(0、−2/3)と、
− 中心線(0、0)と整数次線(0、1)との間の2つの分数次回折線(0、1/3)及び(0、2/3)と、を含むように、周期的な構造に配列される。
これは、III族窒化物に基づく層の格子に対して30°だけ回転された、前記III族窒化物に基づく層の格子定数よりも√3倍大きな格子定数を有する、六方晶系の周期的構造に対応する。
当業者であれば、本明細書で説明された新たな教示を実質的に超えることなく、上述した方法に多くの変更を加えることができることを、理解するであろう。
例えば、バッファ層を形成し、結晶層を堆積させることから構成されるステップは、MOVPEによって実行されてもよい。更に、III族窒化物に基づく半導体構造体を成長させるステップは、MBEにより実行されてもよい。
従って、与えられた実施例は、特定の例示に過ぎないことは明らかであり、決して限定するものではない。

Claims (23)

  1. III族窒化物に基づく構造体のための支持を形成する不動態化された半導体構造体を製造する方法において、
    前記半導体構造体のIII族窒化物に基づく層の表面全体を覆う結晶不動態化層(31)を堆積させるステップ(201)を備え、
    前記結晶不動態化層は、シリコン原子を含む前駆体、及び、窒素原子の流れから堆積され、
    前記結晶不動態化層(31)は、III族窒化物に基づく前記層の表面に結合されたシリコン原子及び窒素原子から構成され、かつ、電子の斜入射回折によって得られる結晶学的方向[1−100]における前記結晶不動態化層の回折像が、
    − 中心線(0、0)並びに整数次線(0、−1)及び(0、1)と、
    − 前記中心線(0、0)と前記整数次線(0、−1)との間の2つの分数次回折線(0、−1/3)及び(0、−2/3)と、
    − 前記中心線(0、0)と前記整数次線(0、1)との間の2つの分数次回折線(0、1/3)及び(0、2/3)と、
    を含むように、前記結晶学的方向[1−100]において三重の周期性を有し、
    − 前記結晶不動態化層の堆積を中断すること及びIII族窒化物に基づく構造体のための支持を形成する不動態化された半導体構造体を得ることを備える
    ことを特徴とする方法。
  2. 前記結晶不動態化層は、電子の斜入射回折によって得られる結晶学的方向[1−210]における前記結晶不動態化層の回折像が、中心線(0、0)並びに整数次線(0、−1)及び(0、1)を、それらの間に分数次線が無い状態で含むように、前記結晶学的方向[1−210]に単一の周期性を有する、請求項1に記載の方法。
  3. 前記結晶不動態化層は、III族窒化物に基づく前記層の前記表面に結合されたシリコン原子及び窒素原子からなり、また、前記III族窒化物層の格子に対して30°だけ回転されて、III族窒化物に基づく前記層の格子の格子定数よりも√3倍大きな格子定数を有する、六方晶系の周期的構造に配列される、請求項1又は2に記載の方法。
  4. 前記結晶不動態化層を堆積させる前記ステップは、超高真空蒸着からなる、請求項1〜3のいずれか一項に記載の方法。
  5. 前記結晶不動態化層を堆積させる前記ステップは、分子線エピタキシーによる堆積からなる、請求項4に記載の方法。
  6. 前記結晶不動態化層の回折像を得るために、前記結晶不動態化層を堆積させる前記ステップの間に、結晶学的方向[1−100]における電子の斜入射回折によって前記結晶不動態化層のカバレッジレベルを測定するステップを含み、前記結晶不動態化層を堆積させる前記ステップの持続時間は、結晶学的方向[1−100]での電子回折によって得られる前記結晶不動態化層の回折像の少なくとも1つの分数次回折線の強度の関数である、請求項5に記載の方法。
  7. 前記結晶学的方向[1−100]における前記結晶不動態化層の前記回折像は、
    − 中心線(0、0)並びに整数次線(0、−1)及び(0、1)と、
    − 前記中心線(0、0)と前記整数次線(0、−1)との間の2つの分数次回折線(0、−1/3)及び(0、−2/3)と、
    − 前記中心線(0、0)と前記整数次線(0、1)との間の2つの分数次回折線(0、1/3)及び(0、2/3)と
    を含み、
    前記分数次線の光度が最大になるときに前記結晶不動態化層を堆積させる前記ステップは中断される、請求項6に記載の方法。
  8. 前記結晶不動態化層を堆積させる前記ステップは、気相堆積からなる、請求項1〜3のいずれか一項に記載の方法。
  9. 前記結晶不動態化層を堆積させる前記ステップは、金属有機気相成長による堆積からなる、請求項8に記載の方法。
  10. 前記結晶不動態化層は、6Å未満の厚さを有する、請求項1〜9のいずれか一項に記載の方法。
  11. 基板(10)上にバッファ層(20)を形成するステップ(100)を含み、前記バッファ層(20)は、III族窒化物に基づく前記層を含み、III族窒化物に基づく前記層の上には前記結晶不動態化層(31)が堆積される、請求項1〜10のいずれか一項に記載の方法。
  12. 前記バッファ層(20)は、その形成するステップの終了時に、10〜200nmの間の厚さを有する、請求項11に記載の方法。
  13. 前記基板はシリコンに基づいており、前記バッファ層(20)を形成する前記ステップ(100)は、窒化アルミニウムAlN層(21)を堆積させるステップ(110)を含む、請求項11又は12に記載の方法。
  14. 前記バッファ層(20)を形成する前記ステップ(100)は、前記窒化アルミニウム層の上に窒化ガリウム及びアルミニウムAlGaN層(22)を堆積すること(120)を含む、請求項13に記載の方法。
  15. III族窒化物に基づく構造体のための支持を形成する不動態化された半導体構造体であって、前記半導体構造体は、III族窒化物に基づく層を含み、この層の表面全体は、前記表面に結合されたシリコン原子及び窒素原子から構成される結晶不動態化層(31)によって完全に覆われ、また前記半導体構造体は、電子の斜入射回折によって得られる結晶学的方向[1−100]における前記結晶不動態化層の回折像が、
    − 中心線(0、0)並びに整数次線(0、−1)及び(0、1)と、
    − 前記中心線(0、0)と前記整数次線(0、−1)との間の2つの分数次回折線(0、−1/3)及び(0、−2/3)と、
    − 前記中心線(0、0)と前記整数次線(0、1)との間の2つの分数次回折線(0、1/3)及び(0、2/3)と
    を含むように、前記結晶学的方向[1−100]においてシリコン原子の三重の周期性を有する、半導体構造体。
  16. 前記結晶不動態化層は、電子の斜入射回折によって得られる結晶学的方向[1−210]における前記結晶不動態化層の回折像が、中心線(0、0)並びに整数次線(0、−1)及び(0、1)を、それらの間に分数次線が無い状態で含むように、前記結晶学的方向[1−210]に単一の周期性を有する、請求項15に記載の構造体。
  17. 前記結晶不動態化層は、III族窒化物に基づく前記層の前記表面に結合されたシリコン原子からなり、また、III族窒化物に基づく前記層の格子に対して30°だけ回転されて、III族窒化物に基づく前記層の格子の格子定数よりも√3倍大きな格子定数を有する、六方晶系の周期的構造に配列される、請求項15又は16に記載の構造体。
  18. 前記結晶不動態化層は、6Å未満の厚さを有する、請求項15〜17のいずれか一項に記載の構造体。
  19. III族窒化物に基づく前記層は、自己支持層である、請求項15〜18のいずれか一項に記載の構造体。
  20. 基板(10)と前記基板上のバッファ層(20)とを含み、前記バッファ層はIII族窒化物に基づく前記層を構成し、III族窒化物に基づく前記層の表面全体は結晶不動態化層(31)によって連続的に覆われている、請求項15〜18のいずれか一項に記載の構造体。
  21. 前記バッファ層(20)は、10〜200nmの間の厚さを有する、請求項20に記載の構造体。
  22. 前記基板(10)はシリコンに基づいており、前記バッファ層は、窒化アルミニウムAlN層(21)と、更には前記窒化アルミニウムAlN層(21)上の窒化ガリウム及びアルミニウムAlGaN層(22)とを含む、請求項20又は21に記載の構造体。
  23. 基板(10)を含み、前記基板は、サファイア、シリコンSi、シリコン・オン・インシュレーターSOI、炭化ケイ素SiC、窒化アルミニウムAlN、酸化亜鉛ZnO、又はガリウム砒素GaAsに基づいている、請求項15〜18、20及び21のいずれか一項に記載の構造体。
JP2017538726A 2015-01-21 2016-01-21 Iii族窒化物に基づく不動態化された半導体構造体を製造する方法及びそのような構造体 Active JP6684812B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1550461 2015-01-21
FR1550461A FR3031833B1 (fr) 2015-01-21 2015-01-21 Procede de fabrication d'une structure semi-conductrice a base de nitrures d'elements iii passivee et une telle structure
PCT/FR2016/050124 WO2016116713A1 (fr) 2015-01-21 2016-01-21 Procédé de fabrication d'une structure semi-conductrice à base de nitrures d'éléments iii passivée et une telle structure

Publications (2)

Publication Number Publication Date
JP2018509754A JP2018509754A (ja) 2018-04-05
JP6684812B2 true JP6684812B2 (ja) 2020-04-22

Family

ID=53298498

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017538726A Active JP6684812B2 (ja) 2015-01-21 2016-01-21 Iii族窒化物に基づく不動態化された半導体構造体を製造する方法及びそのような構造体

Country Status (7)

Country Link
US (1) US10361077B2 (ja)
EP (1) EP3248212B1 (ja)
JP (1) JP6684812B2 (ja)
KR (1) KR102585606B1 (ja)
CN (1) CN107408492B (ja)
FR (1) FR3031833B1 (ja)
WO (1) WO2016116713A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629770B2 (en) * 2017-06-30 2020-04-21 Sensor Electronic Technology, Inc. Semiconductor method having annealing of epitaxially grown layers to form semiconductor structure with low dislocation density
JP7132156B2 (ja) 2019-03-07 2022-09-06 株式会社東芝 半導体装置
CN110931399A (zh) * 2019-12-23 2020-03-27 武汉大学 一种多种检测功能的rie半导体材料刻蚀装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7118929B2 (en) * 2000-07-07 2006-10-10 Lumilog Process for producing an epitaxial layer of gallium nitride
JP4301592B2 (ja) * 1998-01-16 2009-07-22 三菱マテリアル株式会社 窒化物半導体層付き基板の製造方法
WO2001043174A2 (en) * 1999-12-13 2001-06-14 North Carolina State University Fabrication of gallium nitride layers on textured silicon substrates
US6853663B2 (en) * 2000-06-02 2005-02-08 Agilent Technologies, Inc. Efficiency GaN-based light emitting devices
DE10151092B4 (de) 2001-10-13 2012-10-04 Azzurro Semiconductors Ag Verfahren zur Herstellung von planaren und rißfreien Gruppe-III-Nitrid-basierten Lichtemitterstrukturen auf Silizium Substrat
JP2005005658A (ja) * 2003-06-11 2005-01-06 Toshiaki Sakaida 窒化物系化合物半導体の製造方法
WO2005048318A2 (en) * 2003-11-17 2005-05-26 Osemi, Inc. Nitride metal oxide semiconductor integrated transistor devices
US7687827B2 (en) * 2004-07-07 2010-03-30 Nitronex Corporation III-nitride materials including low dislocation densities and methods associated with the same
CN1825539A (zh) * 2005-02-22 2006-08-30 中国科学院半导体研究所 一种在硅衬底上生长无裂纹ⅲ族氮化物的方法
JP4963816B2 (ja) * 2005-04-21 2012-06-27 シャープ株式会社 窒化物系半導体素子の製造方法および発光素子
US7723216B2 (en) 2006-05-09 2010-05-25 The Regents Of The University Of California In-situ defect reduction techniques for nonpolar and semipolar (Al, Ga, In)N
US20090200635A1 (en) * 2008-02-12 2009-08-13 Viktor Koldiaev Integrated Circuit Having Electrical Isolation Regions, Mask Technology and Method of Manufacturing Same
GB2485418B (en) * 2010-11-15 2014-10-01 Dandan Zhu Semiconductor materials
WO2013139888A1 (de) * 2012-03-21 2013-09-26 Freiberger Compound Materials Gmbh Verfahren zur herstellung von iii-n-templaten und deren weiterverarbeitung, und iii-n-template
FR3001334B1 (fr) * 2013-01-24 2016-05-06 Centre Nat De La Rech Scient (Cnrs) Procede de fabrication de diodes blanches monolithiques

Also Published As

Publication number Publication date
EP3248212B1 (fr) 2021-08-18
FR3031833A1 (fr) 2016-07-22
EP3248212A1 (fr) 2017-11-29
KR102585606B1 (ko) 2023-10-06
WO2016116713A1 (fr) 2016-07-28
US10361077B2 (en) 2019-07-23
CN107408492A (zh) 2017-11-28
FR3031833B1 (fr) 2018-10-05
CN107408492B (zh) 2020-10-16
US20180012753A1 (en) 2018-01-11
JP2018509754A (ja) 2018-04-05
KR20170105598A (ko) 2017-09-19

Similar Documents

Publication Publication Date Title
JP6666353B2 (ja) Iii族窒化物に基づく半導体支持体の製造
JP6055908B2 (ja) エピタキシ基板、エピタキシ基板の製造方法、およびエピタキシ基板を備えたオプトエレクトロニクス半導体チップ
US8591652B2 (en) Semi-conductor substrate and method of masking layer for producing a free-standing semi-conductor substrate by means of hydride-gas phase epitaxy
US8450190B2 (en) Fabrication of GaN substrate by defect selective passivation
TW200419652A (en) Growth of reduced dislocation density non-polar gallium nitride by hydride vapor phase epitaxy
JP2010512301A (ja) 様々な基板上の(Al,In,Ga,B)NのM面および半極性面の結晶成長
Caliebe et al. Improvements of MOVPE grown (11-22) oriented GaN on prestructured sapphire substrates using a SiNx interlayer and HVPE overgrowth
JP6684812B2 (ja) Iii族窒化物に基づく不動態化された半導体構造体を製造する方法及びそのような構造体
Kim et al. Epitaxial Lateral Overgrowth of GaN on Si (111) Substrates Using High‐Dose, N+ Ion Implantation
JPH11233391A (ja) 結晶基板とそれを用いた半導体装置およびその製法
US9899564B2 (en) Group III nitride semiconductor and method for producing same
Katona et al. Maskless lateral epitaxial overgrowth of high-aluminum-content Al x Ga 1− x N
CN105612276B (zh) 外延生长用模板以及其制作方法、和氮化物半导体装置
JP2005340747A (ja) Iii−v族窒化物系半導体基板及びその製造方法、iii−v族窒化物系半導体デバイス、iii−v族窒化物系半導体基板のロット
KR101355086B1 (ko) 나노 필러 구조를 이용한 반극성 질화물층의 제조방법
Caliebe et al. Effects of miscut of prestructured sapphire substrates and MOVPE growth conditions on (112¯ 2) oriented GaN
US20150115277A1 (en) Episubstrates for Selective Area Growth of Group III-V Material and a Method for Fabricating a Group III-V Material on a Silicon Substrate
JP4873705B2 (ja) 窒化インジウム(InN)あるいは高インジウム組成を有する窒化インジウムガリウム(InGaN)エピタキシャル薄膜の形成方法
CN113196450A (zh) 用于制造生长衬底的方法
JP2016533643A (ja) 半導体ウェハおよび半導体ウェハを製造するための方法
Bhattacharyya et al. A Strategic Review of Reduction of Dislocation Density at the Heterogenious Junction of GAN Epilayer on Foreign Substrate
Hong et al. Double pendeo-epitaxial growth of GaN films with low density of threading dislocation
Han Growth of gallium nitride layers with very low threading dislocation densities

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170922

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191210

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200310

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200330

R150 Certificate of patent or registration of utility model

Ref document number: 6684812

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250