CN113196450A - 用于制造生长衬底的方法 - Google Patents

用于制造生长衬底的方法 Download PDF

Info

Publication number
CN113196450A
CN113196450A CN201980083618.XA CN201980083618A CN113196450A CN 113196450 A CN113196450 A CN 113196450A CN 201980083618 A CN201980083618 A CN 201980083618A CN 113196450 A CN113196450 A CN 113196450A
Authority
CN
China
Prior art keywords
layer
thickness
indium
surface layer
islands
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980083618.XA
Other languages
English (en)
Inventor
J-M·贝图克斯
M·罗斯哈夫斯卡亚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN113196450A publication Critical patent/CN113196450A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H01L33/18—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous within the light emitting region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本发明涉及一种用于制造生长衬底的方法，其包括：通过在支撑体(2b)的籽晶层(2a)上形成表面的半导电晶体层(1)来制备供体衬底(2)。该制备包括将表面层(1)形成为InGaN初级层(1a)和AlGaN次级层(1b)的多个交替，选择初级层的铟浓度和厚度以及次级层的铝浓度和厚度，使得就铝和铟的浓度而言，等效于表面层(1)的AlInGaN均质层具有的自然晶格参数与籽晶层(2a)的晶格参数不同。

Description

用于制造生长衬底的方法
技术领域
本发明涉及一种用于生长半导体结构的衬底以及用于制造这种衬底的方法。
背景技术
通过文献EP2151852和EP2151856可知，旨在于载体上形成至少部分松弛的晶体InGaN生长岛状物的制造方法。对于约100nm的厚度，生长岛状物的铟浓度为5至7％。
这些方法首先包括制备供体衬底，该供体衬底包括在供体载体上形成的GaN籽晶层上的压缩应变的InGaN的表面层。接下来，将表面层的至少一部分转移至松弛衬底，在转移的InGaN层与松弛衬底之间插入蠕变层。在这些方法中，在表面层中限定了生长岛状物，并进行热处理以至少部分地松弛这些岛状物。
在该过程结束时，InGaN生长岛状物具有适合于半导体光电结构的生长的晶格参数，用体积大的材料不能在体积方面并以合理的成本实现该晶格参数。半导体结构可以例如对应于发光二极管(LED)、激光二极管或光伏电池。
这种半导体光电结构，例如发光二极管(LED)，包括晶体半导体层的堆叠，该晶体半导体层包括至少一个有源层，即具有光电特性的层。众所周知，LED有源层可以包括阻挡层和形成量子阱的层的重复交替。InGaN量子阱层的铟含量可以为10％的量级，以形成发射蓝光的二极管，比发射绿光的二极管的铟含量高约20％，比发射红光的二极管的铟含量高约40％。阻挡层具有比量子阱层低的铟含量。
铟含量越高，量子阱层的自然晶格参数(即完全松弛层的晶格参数)越高。换句话说，铟含量越高，当量子阱层形成在具有给定晶格参数的生长载体上时，量子阱层受到的压缩应变就越大。
如果使用过度应变的堆叠来形成光电结构，则可能会导致结构不良。该应变尤其可能会在InGaN薄膜的表面引起位错或V坑。这些缺陷使光电结构的使用性能变差。
在InGaN薄膜的外延过程中出现V坑已被广泛记录，例如在Jahnen，B.等人的文章“Pinholes,dislocations and strain relaxation in InGaN”中，(Materials ResearchSociety Internet Journal of Nitride Semiconductor Research 3(1998年))，但还没有被完全理解。
特别是，不能认为这是由于Stranski-Krastanov或Volmer-Weber生长模式的转变。它发生在穿透位错的Burgers向量沿c轴出现分量的位置。随着铟浓度的升高，形成这些V坑的关键的InGaN薄膜的厚度会非常迅速地减小。对于小于或等于10％的铟的成分，厚度约为150nm，而对于15％的铟，厚度仅约五十纳米。
为了能够产生能够在红色或绿色域或者在红色或绿色域附近发光的发光二极管，需要在“岛状物”衬底上设置具有接近InGaN层(铟的比例约为40％，例如在34％至43％之间)的自然晶格参数的晶格参数的生长岛状物。在这种情况下，该晶格参数可以在0.331至0.334纳米之间。更一般地，需要在“岛状物”衬底上设置具有良好晶体质量和晶格参数的生长岛状物，所述晶格参数可以从非常宽的值的范围中选择，例如在0.321至0.337nm之间，这些值对应于铟的比例在约6％至50％之间的完全松弛的InGaN的晶格参数。然后可以自由地选择生长岛状物的晶格参数，使得其与形成光电结构的堆叠所形成的各种性质的层的晶格参数相匹配，并且特别地与LED有源层的量子阱层的晶格参数相匹配。
但是，背景技术中介绍的松弛方法具有局限性，无法完全满足该需求。
一方面，由于上述原因，难以制备包括具有良好的晶体质量的InGaN的表面层(其包含较高比例的铟，例如高于5％或7％的铟)的供体衬底。对于较厚的表面层尤其如此。
另一方面，生长岛状物的松弛通常是部分的，通常占其潜力的50％至90％。经验表明，这种松弛程度尤其取决于岛状物的厚度：该厚度越大，可达到的松弛程度就越高。
因此，“岛状物”衬底的InGaN岛状物受到压缩应变，并且其晶格参数低于具有相同铟含量的完全松弛的InGaN层的晶格参数。
可以寻求通过增加供体衬底的应变表面层中的铟含量和/或通过增加该层的厚度来补偿这一点。然而，如已经看到的，具有高比例的铟和/或相当大的厚度的表面层的生长趋向于导致V坑的形成，这可能使其不适合使用。
为了形成高质量的InGaN表面层，通常选择5至7％的铟含量以形成约200nm的层。这些特征是不够的。
文献WO2018158529公开了这样一种方法，其允许选择InGaN生长岛状物的晶格参数，但是该方法实施起来特别复杂。
因此，在实践中，因此难以获得用于这样的半导体光电结构生长的岛状衬底，其晶格参数超过0.321nm(对应于包含7％的铟的90％松弛的InGaN岛的晶格参数)或超过0.322nm(对应于包含10％的铟的90％松弛的InGaN岛的晶格参数)，并表现出良好的晶体质量(即具有足够少的V坑)。
本发明旨在至少部分地解决该问题。
发明内容
为了实现该目的，本发明的一个主题提供了一种用于制造生长衬底的方法，该方法包括以下步骤：
-通过在载体的籽晶层上形成晶体半导体表面层来制备供体衬底；
-将表面层的至少一部分转移到松弛衬底上，其中在供体衬底和松弛衬底之间插入蠕变层，以形成松弛结构；
-在表面层限定生长岛状物；
-对松弛结构进行热处理以至少部分地松弛生长岛状物；
-所述方法的特征在于，供体衬底的制备包括：将表面层形成为InGaN初级层和AlGaN次级层的多个交替，选择初级层的铟浓度和厚度以及次级层的铝浓度和厚度，使得就铝和铟的浓度而言，等效于表面层的均质AlInGaN层具有的自然晶格参数与籽晶层2a的晶格参数不同。
通过根据刚刚描述的方法制造供体衬底，可以形成这样的AlInGaN表面层，其是较厚的，厚度为200nm量级以上，并且自然晶格参数等于具有高比例铟的InGaN层的自然晶格参数，且表面层不会显示出过高的V坑密度。
根据本发明的其他有利和非限制性特征，其可以单独实施或以任何技术上可行的组合实施：
-每个初级层的铟浓度严格大于0％且小于或等于50％，并且厚度在10至150nm之间；
-每个次级层的铝浓度大于或等于0％且小于或等于20％，并且厚度在2至15nm之间；
-多个交替包括2至20个交替；
-表面层的厚度大于200nm；
-该方法包括用于使表面层均质化的热处理；
-该方法包括将生长岛状物转移到最终载体，其中在生长岛状物和最终载体之间插入介电层。
附图说明
参考附图，根据以下对本发明的详细描述，本发明的其他特征和优点将变得显而易见，其中：
图1示出了根据本发明的供体衬底；
图2a示出了用于制造供体衬底的方法的第一步骤；
图2b示出了用于制造供体衬底的方法的另一步骤；
图2c示出了用于制造供体衬底的方法的第二步骤。
具体实施方式
在本说明书中，目的是制备供体衬底，该供体衬底包括厚度大于100nm或200nm的表面层，该表面层的自然晶格参数在0.321至0.337nm之间，并且不太可能产生过多的缺陷密度，特别是V坑。通过假设完全松弛，当层较厚时可能会实现这一点，这样的层可以形成晶格参数在0.321至0.337nm之间的生长岛状物。
为了完整起见，将给出能够利用这种供体衬底的松弛方法的实施方式的示例。在形成供体衬底之后，将在本说明书的以下部分中给出该供体衬底的特征，将该衬底的表面层转移至松弛衬底。将例如由BPSG制成的蠕变层插入松弛衬底和供体衬底之间。可以通过将供体衬底结合到松弛衬底上并且通过使供体衬底变薄和/或破裂来实现转移。然后在转移的表面层中限定多个生长岛状物，然后在高于蠕变层的玻璃化转变温度的温度下对松弛衬底、蠕变层和岛状物进行热处理，这导致多个生长岛状物的至少部分松弛。术语“多个生长岛状物”表示由一组独立且不连续的区域形成的薄膜，这些区域可能由暴露蠕变层或松弛载体的沟槽界定。这些岛状物都可以具有彼此相同或不同的尺寸和/或形状，并且在由松弛衬底限定的平面中具有主尺寸(直径或长度取决于岛的形状)，该主尺寸在几微米至1毫米之间。岛状物可以通过沟槽彼此分开，沟槽的宽度可以在1至50微米之间。
在松弛热处理结束时获得的松弛程度可以达到对应于获得完美的松弛层的最大松弛程度的50％至90％。该松弛程度尤其取决于岛状物的厚度以及热处理的持续时间和幅度。
为了有助于这种松弛并且避免在松弛期间发生的塑性变形期间生长岛状物的潜在屈曲，可以规定在施加松弛热处理之前在岛状物上形成硬化层。在该热处理步骤之后获得的岛状物的松弛程度是平衡存在于硬化层和岛状物中的应变的松弛程度。将注意的是，硬化层可以由供体衬底的残余物形成(或包括供体衬底的残余物)，该供体衬底的残余物在转移到蠕变层结束时保留在应变层上。
如上所述，可以在将半导体层转移到松弛衬底之后在半导体层中限定生长岛状物，但是可替换地，可以规定在将他们转移到松弛衬底之前在供体衬底中直接限定生长岛状物。
为了形成生长衬底，可以使用晶片级层转移技术将至少部分松弛的生长岛状物转移到最终载体上，该技术包括例如将岛状物的暴露侧结合到最终载体并去除松弛衬底和蠕变层。可以在岛状物和最终载体之间设置例如包括至少一个介电层的结合层，以促进它们的组装。
如本专利申请的背景技术中所提到的，然后生长衬底可以用于形成半导体光电结构。
根据一个特别有利的应用变体，生长衬底可以用作供体衬底的载体，并因此接受新的应变表面层。然后可以再次重复地将该松弛方法应用到该新的表面层上。
图1示出了根据本发明的供体衬底2，其包括晶体半导体表面层1，其组成的通式为(Al,In,Ga)N。术语AlInGaN表示由原子种类的铝，铟，镓和氮形成的单晶层(即通过外延生长获得的单晶层)，在层中铝和铟各自的比例x和y与镓的比例1-x-y互补。通常，值x、y和1-x-y包括在区间[0，1]中。
供体衬底2包括适合于接受AlInGaN层1的籽晶表面。该表面可以是形成在载体2b上的籽晶层2a的表面。载体2b可以由例如蓝宝石、硅或碳化硅的晶片组成，并且通常具有300至600微米之间的厚度，该厚度足以提供具有机械强度的至少由籽晶层2a和半导体层1形成的堆叠。
根据第一种方法，籽晶层2a可以是在载体2b上通过外延生长形成的GaN薄膜，并且厚度在2至5微米之间。更一般地，籽晶层2a可以包括基本的GaN和/或AlGaN薄膜的堆叠，其铝成分因基本薄膜的不同而不同。优选地，提供籽晶表面的籽晶层或基本薄膜在a平面中的晶格参数等于3.189埃，在0.005埃的范围内。
根据在先前段落中已经提到的另一种方法，籽晶层2a可以是部分松弛的InGaN层，该InGaN层可以是连续的，也可以由如在上述松弛过程结束时所获得的岛状物组成。当InGaN层的厚度为100nm量级且铟的浓度低于5％或7％时，晶格的晶格参数为0.320nm量级。
无论选择哪种方法来形成供体衬底2，设置于籽晶层2a上(并与其接触)的AlInGaN半导体层1都包括初级层1a和次级层1b的多个交替。
因此，每个交替包括一个这样的InGaN初级层1a，其具有严格大于零且小于50％，优选地小于15％的铟的成分。其厚度优选地在10至150纳米之间。根据其包含的铟浓度选择该厚度，使其小于形成V坑的临界厚度。
每个交替还包括在初级层1a上并与其接触的GaN或AlGaN的次级层1b，因此其具有大于或等于0，优选地小于或等于10％的铝的成分。其厚度优选地在2至15纳米之间。在所有情况下，该厚度都选择为小于其临界的面内松弛厚度，例如当次级层1b处于拉伸应变下时的临界裂纹厚度。在一个特定的实施方案中，次级层是AlGaN层，因此包括严格大于0的铝的浓度。
形成AlInGaN半导体层1的交替的数量通常在2至20之间。选择该数字以使半导体层1具有确定的厚度。特别地，可以设想使用20个以上的交替来形成非常厚的AlInGaN 1层。从而，可以将数量选择为形成厚度大于100nm、200nm、500nm、1000nm、甚至大于1500nm的AlInGaN半导体层1。
由于初级层1a和次级层1b保持应变，所以AlInGaN表面层1的晶格参数与籽晶层2a的晶格参数基本相同，在0.1％的范围内。例如，面内晶格参数可以在掠入射时通过X射线衍射来测量。
应当注意，由刚刚描述的多个交替组成的AlInGaN表面层1等效于具有相同的总厚度和相同的铟、铝和镓的平均浓度(在该层的整个厚度上)的均质的AlInGaN层。根据本发明，选择初级层1a的铟浓度和厚度以及次级层1b的铝浓度和厚度，以使得等效的AlInGaN均质层的自然晶格参数(即，不存在任何应变时)与籽晶层2a的晶格参数非常不同。
这样，形成了通常应变的表面层1，即，形成该表面层的初级层和次级层的应变能不平衡。如已经描述的，该总应变可以在该过程的松弛步骤中释放。有利地，等效的AlInGaN均质层的自由晶格参数高于籽晶层2a的自由晶格参数，从而使表面层1压缩应变。
在已经描述的松弛过程的其余部分中，可能会利用这种特别的压缩应变的优势来形成至少部分松弛并且具有自由选择的晶格参数的生长岛状物。
初级层1a的铟成分和次级层1b的铝成分以及它们各自的厚度可以因交替的不同而不同。然而，优选地，为了简化实施，将选择具有相同的(特别是关于铟和铝的浓度)初级层1a和次级层1b的交替。
如下面将更详细解释的，关于其制造方法的详细描述，半导体层1具有非常低的V坑密度，小于或等于107cm2，甚至小于或等于106cm2。另外，这些缺陷的尺寸，即它们出现的表面上的开口的宽度小于200nm或100nm。
V坑密度和尺寸可以通过例如使用原子力显微镜或扫描电子显微镜观察半导体层1的表面的一部分来确定。在显微镜观察到的部分中，例如，当使用原子力显微镜时，该部分可能对应于边长为20微米的正方形视场，统计观察视场中尺寸大于10nm的可见缺陷(其被认为是V坑)的数量。然后，使用计数和视场的尺寸来确定缺陷密度。
此外，在本申请的上下文中，当该观察视场的尺寸至少为900μm2(例如，边长为30微米的正方形观察视场)时，如果在观察视场中没有统计到尺寸大于10nm的缺陷，则认为该层不包含任何V坑。
因此，对于给定的铟浓度，通过实验确定在900μm2的观察视场中观察到至少一个V坑的厚度，可以容易地确定形成V坑的初级层1a的临界厚度。对于给定的铝浓度，对次级层1b的类似观察可以很容易地确定临界厚度(超过该临界厚度，该层的松弛可能导致其裂纹)。
AlInGaN 1表面层1的所述特征值得注意的是，其厚度可能超过临界厚度，在该临界厚度下，具有相似的自然晶格参数的均质InGaN薄膜，将观察到通常实质尺寸大于200nm的高密度的V坑。因此，可以形成表面层1，该表面层1一旦松弛就能够提供具有良好晶体质量的岛状物，并且该岛状物的晶格参数和厚度大于利用100nm的InGaN表面层所能获得的岛状物，并且含有5或7％的铟。特别可能的是，选择表面层的参数，使得岛状物在松弛热处理之后具有的晶格参数实际上在0.321至0.337nm之间。
应当注意的是，在初级层1a和次级层2a之间或交替之间可能发生的物质扩散可能导致限定这些层的界面劣化。此外，AlInGaN表面层1在其形成期间或之后暴露于相对较高的温度可以促进这些物质的扩散并导致形成成分均匀的层1。因此，根据本发明的表面层1在铝和铟的浓度上可以是均质的，并且具有小于或等于107/cm2或小于106/cm2的V坑密度。而且，这些缺陷的尺寸可以小于100nm或200nm。
参考图2a至图2c，现在将描述在供体载体2上制造AlInGaN半导体层1的方法。
将供体载体2放置在外延反应器3的沉积室中，并且通过外延从包括铟前驱体的前驱体形成InGaN初级层1a。
在关于温度、压力和前驱体的流速选定的条件下，该第一步骤继续进行所需的时间，使得初级层1a的厚度在该步骤结束时小于形成V坑的临界厚度。如已经看到的，该临界厚度取决于层中铟的比例，因此初级层的厚度选自上述范围。一旦达到该厚度，就中断向腔室的铟前驱体的供应，然后在第二步骤中，通过外延以上述厚度和浓度范围直接在初级层1a上形成次级层1b。
在该第二步骤中，如众所周知的那样，供应了特别是包括铝前驱体的前驱体。在关于温度、压力和前驱体的流速的条件下继续该步骤，以形成厚度小于其松弛厚度的次级层1b。
然后重复已经描述的第一和第二步骤，直到获得由多个交替组成的限定厚度的AlInGaN表面层1。
AlGaN次级层1b使得InGaN初级层1a稳定并且防止或限制在生长期间V坑的出现。通过明智地选择第一和第二步骤中使用的外延生长参数，可以提高这种稳定效果。
因此，将选择第二步骤的外延生长条件(其温度、其压力和前驱体的流动)，以使得它们促进存在于初级层1a的表面上的铟原子种类的解吸。具体地，这表明从初级层1a的表面以及从该表面下的较小厚度去除铟促进了导致较低的V坑密度的稳定化效果。为了促进这一点，优选地选择生长条件，使得第一步骤以低于在第二步骤所选择的第二生长温度的第一温度下进行。
还可以确保初级层1a具有较低的表面粗糙度，这种较低的粗糙度也限制了V坑的出现。这可以通过在促进初级层1a的暴露表面的平滑的外延条件下开始次级层1b的生长来实现。为此，可以选择第二步骤中的外延腔室的气氛压力(第二压力)，使其低于第一步骤中的腔室的压力(第一压力)。
如上所述，还可以规定，在该过程的其中一个步骤中或在其中一个步骤结束时，进行额外的步骤，在该步骤中进行均质化热处理以使制作初级层1a和次级层1b的原子种类均质化。在反应器3中原位进行热处理，还是在其外部专用于热处理的设备中进行热处理是一个问题。均质化热处理的气氛可以是惰性或还原气氛，特别是氨，温度可以在800至1100℃之间，并且可以持续超过1小时。
可以使用非常传统的技术金属有机化学气相沉积(MOCVD)或分子束外延(MBE)来执行第一和第二外延步骤。在MOCVD中，前驱体由流经腔室的气体组成。在MBE中，如众所周知的那样，这些前驱体是从固体源中提取的。
除了制作初级层1a和次级层1b的必不可少的原子种类铝、铟、镓和氮的前驱体的存在之外，还可以规定在腔室内其他气体的流动或提供其他固体源，例如特别是利用Si或Mg对层进行掺杂。特别地，硅可以以1017至1019/cm3的浓度集成到初级层或次级层中，以将拉伸应变引入层中。
举例来说，在MOCVD外延反应器中在供体衬底2上产生层的堆叠，该供体衬底2包括转移的InGaN籽晶膜，该InGaN籽晶膜的铟的比例为0.05并且在a平面中的晶格参数为3.205埃。籽晶膜设置在蓝宝石载体上。形成表面层1的堆叠包括8个厚度为90nm的In0.08Ga0.92N薄膜(铟的比例为0.08)和7个厚度为9nm的Al0.03Ga0.97N薄膜(铝的比例为0.03)的交替的重复。这种交替的重复导致形成约800nm的半导体层，相当于具有7.4％的铟浓度的相同厚度的均质InGaN层。
通过原子力显微镜观察到的该结构在1000μm2的视野中没有出现裂纹或V坑，从而可以得出结论，其V坑密度低于105/cm2。它是赝晶，即在生长过程中保留了籽晶膜的面内晶格参数。
估算In0.08Ga0.92N薄膜的V坑形成的临界厚度小于约150-200nm。每个交替的初级层1a的厚度小于该值，而半导体层的累积厚度远大于该值。
Al0.03Ga0.97N的次级层的双轴面内拉伸应变为约3.2GPa。对于该应变值，临界裂纹厚度为约90nm。Al0.03Ga0.97N的每个交替的厚度小于该值。
InGaN的初级层(8％的铟、90nm厚)的生长条件为：850℃，300托，TMin的摩尔流速为105μmol/min，TMIn/(TMin+TEGa)的摩尔比为73％，V/III的摩尔比为3661，输入的混合气体(NH3、H2、N2)为70％的NH3、30％的N2和0％的H2的混合物。
AlGaN的次级层(3％的铝、9nm)的生长条件为：950℃，75托，TMGa的摩尔流速为23μmol/min，TMAl/(TMGa+TMAl)的摩尔比约为3％，V/III的摩尔比为3400，输入的氢化物气体为10％的NH3、80％的N2和10％的H2的混合物。
在第一外延步骤和第二外延步骤之间的过渡是在氨气的流速保持不变的情况下进行的，但是有机金属化合物的流动停止，特别是铟前驱体气体的流动停止。氢化物气体(NH3、H2、N2)的温度、压力和流速的上升持续90秒，然后进行30秒的稳定化步骤。
作为补充示例，下面的层的堆叠可以获得厚度约为250nm的(Al,In,Ga)N表面层1，其“自然”面内晶格参数等于3.238埃。
·载体衬底由GaN籽晶薄膜2a组成，该GaN籽晶薄膜2a的厚度约为3微米，并且在a平面中的晶格参数为3.185埃。在蓝宝石载体2b上通过外延形成籽晶薄膜。
·形成8个厚度为30nm的In0.15Ga0.85N薄膜1a(铟的比例为0.15)和7个厚度为2nm的Al0.03Ga0.97N薄膜1b(铝的比例为0.03)的交替的重复。这种交替的重复导致形成约250nm的半导体层。
通过根据刚刚描述的方法制造供体衬底，可以形成这样的AlInGaN表面层，其是较厚的，厚度为200nm量级以上，并且自然晶格参数等于具有高比例铟(例如，6％、10％、甚至是30％)的InGaN层的自然晶格参数，且表面层不会显示出过高的V坑密度。
这样的半导体层在经过本具体实施方式开头所描述的松弛方法以后，便能够形成具有相同良好晶体质量(例如V坑密度小于或等于107/cm2)的InxAlyGa(1-x-y)N生长岛状物，并且有利地，厚度大于或等于200nm，因此易于促进松弛效果。铟的比例x可以在[0，1]之间，铝的比例y可以在[0，1]之间。有利地，铟的比例x在[0，1[且铝的比例y在]0，1]之间。生长岛状物在铝和铟的浓度上可以是均质的，或者具有由其制成的表面层1的第一层1a和第二层1b的交替。
从而，这些InxAlyGa(1-x-y)N生长岛状物的晶格参数可以在0.321至0.337nm之间。如已经看到的，可以将这些岛状物放置在最终载体上，并且至少一个介电层插入在最终载体和晶体半导体生长岛状物之间。
当然，本发明不限于所描述的实施方式，并且可以对其进行修改而不背离如权利要求所限定的本发明的范围。

Claims (7)

1.一种用于制造生长衬底的方法，其包括以下步骤：
-通过在载体(2b)的籽晶层(2a)上形成晶体半导体表面层(1)来制备供体衬底(2)；
-将表面层(1)的至少一部分转移至松弛衬底，其中在供体衬底(2)和松弛衬底之间插入蠕变层，以形成松弛结构；
-在表面层(1)中限定生长岛状物；
-对松弛结构进行热处理以至少部分地松弛生长岛状物；
所述方法的特征在于，供体衬底(2)的制备包括：将表面层(1)形成为InGaN初级层(1a)和AlGaN次级层(1b)的多个交替，选择初级层的铟浓度和厚度以及次级层的铝浓度和厚度，使得就铝和铟的浓度而言等效于表面层(1)的均质AlInGaN层具有的自然晶格参数与籽晶层(2a)的晶格参数不同。
2.一种制造方法，其中，每个初级层(1a)的铟浓度严格大于0％且小于或等于50％，并且厚度在10至150nm之间。
3.根据前一权利要求所述的制造方法，其中，每个次级层(1b)的铝浓度大于或等于0％且小于或等于20％，并且厚度在2至15nm之间。
4.根据前述权利要求中的一项所述的制造方法，其中，多个交替包括2至20个交替。
5.根据前述权利要求中的一项所述的制造方法，其中，表面层(1)的厚度大于200nm。
6.根据前述权利要求中的一项所述的制造方法，其包括用于使表面层均质化的热处理。
7.根据前述权利要求中的一项所述的制造方法，其包括将生长岛状物转移到最终载体，其中在生长岛状物和最终载体之间插入介电层。
CN201980083618.XA 2018-12-21 2019-11-29 用于制造生长衬底的方法 Pending CN113196450A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1873889 2018-12-21
FR1873889A FR3091005B1 (fr) 2018-12-21 2018-12-21 Substrat de croissance et procede de fabrication d’un tel substrat
PCT/FR2019/052855 WO2020128184A1 (fr) 2018-12-21 2019-11-29 Procede de fabrication d'un substrat de croissance

Publications (1)

Publication Number Publication Date
CN113196450A true CN113196450A (zh) 2021-07-30

Family

ID=67001901

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980083618.XA Pending CN113196450A (zh) 2018-12-21 2019-11-29 用于制造生长衬底的方法

Country Status (5)

Country Link
US (1) US20220059720A1 (zh)
EP (1) EP3900017B1 (zh)
CN (1) CN113196450A (zh)
FR (1) FR3091005B1 (zh)
WO (1) WO2020128184A1 (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5671242A (en) * 1994-09-02 1997-09-23 Mitsubishi Denki Kabushiki Kaisha Strained quantum well structure
US5719895A (en) * 1996-09-25 1998-02-17 Picolight Incorporated Extended wavelength strained layer lasers having short period superlattices
US20050236642A1 (en) * 2002-07-16 2005-10-27 Shiro Sakai Gallium nitride-based compound semiconductor device
CN101834245A (zh) * 2001-06-15 2010-09-15 克里公司 在SiC衬底上形成的GaN基LED
CN103123895A (zh) * 2008-08-06 2013-05-29 硅绝缘体技术有限公司 应变层的松弛
CN103715071A (zh) * 2013-11-29 2014-04-09 南京大学扬州光电研究院 一种铝铟镓氮四元合金薄膜材料的mocvd外延加工方法
CN105679699A (zh) * 2014-12-04 2016-06-15 Soitec公司 层转移工艺

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2151856A1 (en) 2008-08-06 2010-02-10 S.O.I. TEC Silicon Relaxation of strained layers
EP2151852B1 (en) 2008-08-06 2020-01-15 Soitec Relaxation and transfer of strained layers
JP5853921B2 (ja) * 2012-09-26 2016-02-09 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子およびその製造方法
FR3063571B1 (fr) * 2017-03-01 2021-04-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat donneur pour la formation de dispositifs optoelectroniques, collection de substrats issus de ce procede

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5671242A (en) * 1994-09-02 1997-09-23 Mitsubishi Denki Kabushiki Kaisha Strained quantum well structure
US5719895A (en) * 1996-09-25 1998-02-17 Picolight Incorporated Extended wavelength strained layer lasers having short period superlattices
CN101834245A (zh) * 2001-06-15 2010-09-15 克里公司 在SiC衬底上形成的GaN基LED
US20050236642A1 (en) * 2002-07-16 2005-10-27 Shiro Sakai Gallium nitride-based compound semiconductor device
CN103123895A (zh) * 2008-08-06 2013-05-29 硅绝缘体技术有限公司 应变层的松弛
CN103715071A (zh) * 2013-11-29 2014-04-09 南京大学扬州光电研究院 一种铝铟镓氮四元合金薄膜材料的mocvd外延加工方法
CN105679699A (zh) * 2014-12-04 2016-06-15 Soitec公司 层转移工艺

Also Published As

Publication number Publication date
TW202038305A (zh) 2020-10-16
US20220059720A1 (en) 2022-02-24
EP3900017B1 (fr) 2022-10-26
FR3091005B1 (fr) 2021-01-29
FR3091005A1 (fr) 2020-06-26
WO2020128184A1 (fr) 2020-06-25
EP3900017A1 (fr) 2021-10-27

Similar Documents

Publication Publication Date Title
KR101374090B1 (ko) 에피택시 방법들과 그 방법들에 의하여 성장된 템플릿들
JP3409958B2 (ja) 半導体発光素子
JP5520056B2 (ja) 中間層構造を有する窒化物半導体構造、及び中間層構造を有する窒化物半導体構造を製造する方法
Bennett Dislocations and their reduction in GaN
US6989287B2 (en) Method for producing nitride semiconductor, semiconductor wafer and semiconductor device
KR101186032B1 (ko) 질화갈륨 또는 질화알루미늄갈륨 층을 제조하는 방법
TW200419652A (en) Growth of reduced dislocation density non-polar gallium nitride by hydride vapor phase epitaxy
JP2008504715A (ja) 窒化ガリウム材料及び方法
US20140001438A1 (en) Semiconductor devices and methods of manufacturing the same
TWI442455B (zh) Iii-v族半導體結構及其形成方法
JP2004035275A (ja) 多孔質基板とその製造方法、ＧａＮ系半導体積層基板とその製造方法
US20110233519A1 (en) Fabrication of GaN Substrate by Defect Selective Passivation
JP6666353B2 (ja) Ｉｉｉ族窒化物に基づく半導体支持体の製造
KR20110102501A (ko) 반도체 재료들을 형성하는 에피택셜 방법들 및 구조들
JP2004111848A (ja) サファイア基板とそれを用いたエピタキシャル基板およびその製造方法
US6906351B2 (en) Group III-nitride growth on Si substrate using oxynitride interlayer
CN117410405A (zh) 深紫外发光二极管外延片及其制备方法、深紫外led
JP4213896B2 (ja) 半導体基板の製造方法
US20130171811A1 (en) Method for manufacturing compound semiconductor
JP2018509754A (ja) Ｉｉｉ族窒化物に基づく不動態化された半導体構造体を製造する方法及びそのような構造体
WO2015198492A1 (ja) エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
CN113196450A (zh) 用于制造生长衬底的方法
US20080251802A1 (en) METHOD FOR DEPOSITION OF (Al,In,Ga,B)N
TWI837226B (zh) 生長底材及其製作方法
Martin et al. Gallium nitride epitaxy on silicon: importance of substrate preparation

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination