KR20170089025A - 주석계 p-형 산화물 반도체 및 박막 트랜지스터 애플리케이션들 - Google Patents

주석계 p-형 산화물 반도체 및 박막 트랜지스터 애플리케이션들 Download PDF

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Abstract

본 개시는 양호한 박막 트랜지스트 (TFT) 특성들을 표시하는 p-형 금속 산화물 반도체 박막들을 제공한다. p-형 금속 산화물 박막들은 Sn (II)-M-O 산화물들과 같은 터너리 또는 고차 주석계 (Sn-계) p-형 산화물들을 포함하며, 여기서 M 은 금속이다. 일부 구현들에서, M 은 주기율표의 d 블록 또는 p 블록으로부터 선택된 금속이다. 여기에 개시된 산화물들은 p-형 전도 및 넓은 밴드갭들을 나타낸다. 또한 p-형 산화물 반도체들을 포함하는 채널들을 포함하는 TFT 들, 및 제조의 방법들이 제공된다. 일부 구현들에서, p-채널 TFT 들은 낮은 오프-전류들을 갖는다.

Description

주석계 P-형 산화물 반도체 및 박막 트랜지스터 애플리케이션들
본 출원은 2015년 1월 22일자로 출원된, 발명의 명칭이 "TIN BASED P-TYPE OXIDE SEMICONDUCTOR AND THIN FILM TRANSISTOR APPLICATIONS" 인 미국 특허출원 제 14/603,186 호에 대한 우선권을 주장하며, 이로써 그것의 개시 내용은 그 전체가 참조에 의해 본 출원에 포함된다.
본 개시는 박막 트랜지스터들에 관한 것으로서, 특히 주석계 p-채널 금속 산화물 박막 트랜지스터들에 관한 것이다.
전자기계 시스템들 (electromechanical systems: EMS) 은 전기 및 기계 엘리먼트들, 액츄에이터들, 트랜스듀서들, 센서들, 미러들 및 광학 필름들과 같은 광학 컴포넌트들, 및 전자장치들을 갖는 디바이스들을 포함한다. EMS 디바이스들 또는 엘리먼트들은 마이크로스케일들 및 나노스케일들을 포함하지만, 이들에 제한되지 않는 다양한 스케일들에서 제조될 수 있다. 예를 들어, 마이크로전자기계 시스템들 (MEMS) 디바이스들은 약 1 미크론에서부터 수백 미크론 이상까지의 범위의 사이즈들을 갖는 구조들을 포함할 수 있다. 나노전자기계 시스템들 (NEMS) 디바이스들은 예를 들어 수백 나노미터보다 더 작은 사이즈들을 포함하는 1 미크론보다 더 작은 사이즈들을 갖는 구조들을 포함할 수 있다. 전자기계 엘리먼트들은 기판들 및/또는 증착된 (deposited) 재료 층들의 부분들을 에칭하거나 전기 및 전자기계 디바이스들을 형성하기 위해 층들을 추가하는 증착, 에칭, 리소그래피 및/또는 다른 마이크로머시닝 프로세스들을 사용하여 생성될 수도 있다.
하나의 타입의 EMS 디바이스는 간섭측정 변조기 (interferometric modulator: IMOD) 로서 지칭된다. 용어 IMOD 또는 간섭측정 광 변조기는 광학 간섭의 원리들을 사용하여 광을 선택적으로 흡수하고 및/또는 반사하는 디바이스를 지칭한다. 일부 구현들에서, IMOD 디스플레이 엘리먼트는 한 쌍의 도전 플레이트들을 포함할 수도 있고, 이들 중 하나 또는 양자 모두는 전체적으로 또는 부분적으로 투명하고 및/또는 반사성이며, 적절한 전기 신호의 인가 시에 상대 운동이 가능할 수도 있다. 예를 들어, 하나의 플레이트는 기판 위에, 또는 기판 상에 증착되거나 기판에 의해 지지되는 고정층을 포함할 수도 있고, 다른 플레이트는 에어 갭에 의해 그 고정층으로부터 분리된 반사막을 포함할 수도 있다. 다른 플레이트에 대한 하나의 플레이트의 위치는 IMOD 디스플레이 엘리먼트상에 입사하는 광의 광학적 간섭을 변화시킬 수 있다. IMOD-계 디스플레이 디바이스들은 넓은 범위의 애플리케이션들을 갖고, 현존하는 제품들을 개선하고 새로운 제품들, 특히 디스플레이 능력들을 갖는 제품들을 생성하는데 있어서 사용되는 것이 기대된다.
하드웨어 및 데이터 프로세싱 장치는 전자기계 시스템들과 연관될 수도 있다. 그러한 하드웨어 및 데이터 프로세싱 장치는 박막 트랜지스터들 (TFTs) 을 포함할 수도 있다. TFT 는 금속 및 반도체 층들의 박막들을 포함하는 전계효과 트랜지스터이다.
본 개시의 시스템들, 방법들, 및 디바이스들 각각은 수개의 혁신적인 양태들을 가지며, 이들 중 임의의 단일의 하나가 여기에 개시된 바람직한 속성들에 대해 유일하게 책임이 있지는 않다.
본 개시에 기술된 주제의 하나의 혁신적인 양태는 박막 트랜지스터 (TFT) 를 갖는 장치에서 구현될 수 있으며, 그 TFT 는 소스 전극, 드레인 전극, 및 소스 전극과 드레인 전극을 연결하는 반도체 채널을 포함하며, 반도체 채널은 터너리 (ternary) 또는 고차 주석계 (Sn-계) p-형 산화물을 포함한다. 터너리 또는 고차 Sn-계 p-형 산화물은 일부 구현들에서 Sn (II) 및 주기율표의 d 블록 또는 p 블록으로부터 선택된 금속을 포함할 수도 있다. 터너리 또는 고차 Sn-계 p-형 산화물은 Sn (II) 및 3족 금속들, 4족 금속들, 텅스텐 (W), 붕소 (B), 니오븀 (Nb), 붕소 (B), 알루미늄 (Al), 갈륨 (Ga), 납 (Pb), 및 규소 (Si) 로부터 선택된 하나 이상의 금속들을 포함할 수도 있다. 일부 구현들에서, Sn-계 p-형 산화물은 Sn-M-O 터너리 산화물이며, 여기서 Sn 은 Sn (II) 이고, M 은 주기율표의 d 블록 또는 p 블록으로부터 선택된 금속이다. 예를 들어, Sn-M-O 터너리 산화물은 식 SnxM1 - xOz 를 가질 수도 있으며, 여기서 x 는 적어도 0.2 이고 z 는 제로보다 크다. 일부 구현들에서, x 는 0.2 와 0.8 사이이다.
일부 구현들에서, Sn-계 p-형 산화물은 Sn (II)xB1 - xOz 이며, 여기서 x 는 0.7 과 0.9 사이이고 z 는 제로보다 크다. 일부 구현들에서, Sn-계 p-형 산화물은 Sn (II)xW1 - xOz, Sn (II)xTi1 - xOz 및 Sn (II)xNb1 - xOz 이며, 여기서 x 는 0.3 과 0.8 사이이고 z 는 제로보다 크다. 일부 구현들에서, Sn-계 p-형 산화물은 Sn-M1-M2-O 쿼터너리 (quaternary) 산화물일 수도 있으며, 여기서 Sn 은 Sn (II) 이고, M1 및 M2 는 주기율표의 d 블록 또는 p 블록으로부터 선택된 금속들이다. 일부 구현들에서, Sn-계 p-형 산화물은 그것의 원자가 대역 최대 (valence band maximum: VBM) 에서 Sn 5s 오비탈로부터 기여들 (contributions) 을 갖는다.
여러 구현들에 따르면, Sn-계 p-형 산화물은 비정질이거나 결정질일 수도 있다. 일부 구현들에서, TFT 는 상보형 금속 산화물 반도체 (CMOS) TFT 디바이스의 부분이다. 장치는 보텀 (bottom) 및 탑 (top) 게이트 중 하나 또는 양자 모두를 가질 수도 있다.
일부 구현들에서, 장치는 디스플레이; 그 디스플레이와 통신하도록 구성되는 프로세서로서, 그 프로세서는 이미지 데이터를 프로세싱하도록 구성되는, 상기 프로세서; 및 그 프로세서와 통신하도록 구성되는 메모리 디바이스를 더 포함할 수도 있다. 장치는 디스플레이에 적어도 하나의 신호를 전송하도록 구성된 구동기 회로; 및 구동기 회로에 이미지 데이터의 적어도 부분을 전송하도록 구성된 제어기를 더 포함할 수도 있다. 구동기 회로는 TFT 를 포함할 수도 있다. 일부 구현들에서, 장치는 프로세서로 이미지 데이터를 전송하도록 구성된 이미지 소스 모듈을 더 포함할 수도 있으며, 여기서 이미지 소스 모듈은 수신기, 송수신기, 및 송신기 중 적어도 하나를 포함한다. 장치는 입력 데이터를 수신하고 프로세서로 그 입력 데이터를 통신하도록 구성된 입력 디바이스를 포함할 수도 있다.
본 개시에 기술된 주제의 다른 혁신적인 양태는 드레인 전극; 소스 전극; 및 그 드레인 전극과 소스 전극을 전기적으로 연결하는 p-형 반도전 (semiconducting) 수단을 포함하는 TFT 를 갖는 장치에서 구현될 수 있다. 장치는 게이트 전극 및 게이트 유전체를 더 포함할 수도 있다.
본 개시에 기술된 주제의 다른 혁신적인 양태는 기판을 제공하는 단계, 기판 상에 터너리 또는 고차 주석계 (Sn-계) p-형 산화물 반도체 층을 형성하는 단계; Sn-계 p-형 산화물 반도체 층을 어닐링하는 단계를 포함하는 방법에서 구현될 수 있다.
터너리 또는 고차 Sn-계 p-형 산화물은 일부 구현들에서 Sn (II) 및 주기율표의 d 블록 또는 p 블록으로부터 선택된 금속을 포함할 수도 있다. 터너리 또는 고차 Sn-계 p-형 산화물은 Sn (II) 및 3족 금속들, 4족 금속들, 텅스텐 (W), 붕소 (B), 니오븀 (Nb), 붕소 (B), 알루미늄 (Al), 갈륨 (Ga), 납 (Pb), 및 규소 (Si) 로부터 선택된 하나 이상의 금속들을 포함할 수도 있다. 일부 구현들에서, Sn-계 p-형 산화물 반도체 층을 형성하는 것은 원자층 증착 (ALD) 프로세스를 수반한다. 방법은 게이트 전극 및 게이트 유전체를 형성하는 단계를 더 포함할 수도 있으며, 여기서 게이트 유전체는 Sn-계 p-형 산화물 반도체 층과 게이트 전극 사이에 있다.
본 개시에 기술된 주제의 하나 이상의 구현들의 상세들이 첨부하는 도면들 및 이하의 설명에서 진술된다. 본 개시에서 제공되는 예들은 EMS 및 MEMS-계 디스플레이들의 면에서 주로 기술되지만, 여기에 제공된 개념들은 액정 디스플레이들, 유기 발광 다이오드 ("OLED") 디스플레이들, 및 전계방출 디스플레이들과 같은 다른 타입들의 디스플레이들에 적용할 수도 있다. 다른 특징들, 양태들, 및 이점들은 상세한 설명, 도면들 및 청구범위로부터 분명해질 것이다. 다음의 도면들의 상대적인 치수들은 일정한 비율로 그려지지 않을 수도 있다는 것을 주의하라.
도 1 은 2 개의 인접한 간섭측정 변조기 (IMOD) 디스플레이 엘리먼트들을 IMOD 디스플레이 디바이스의 디스플레이 엘리먼트들의 시리즈 또는 어레이로 묘사하는 이소메트릭 뷰 도시이다.
도 2 는 3 엘리먼트 X 3 엘리먼트 어레이의 IMOD 디스플레이 엘리먼트들을 포함하는 IMOD-계 디스플레이를 포함하는 전자 디바이스를 도시하는 시스템 블록도이다.
도 3a 및 도 3b 는 EMS 엘리먼트들의 어레이 및 백플레이트를 포함하는 전자기계 시스템들 (EMS) 패키지의 부분의 개략 확대 부분 사시도들이다.
도 4a 는 일부 구현들에 따른 보텀 게이트 박막 트랜지스터 (TFT) 를 도시하는 단면도의 예이다.
도 4b 는 일부 구현들에 따른 탑 게이트 TFT 를 도시하는 단면도의 예이다.
도 5 는 혼합된 원자가 (Sn (II) 및 Sn (IV)) 산화물 Sn3O4 에 대해서 뿐아니라 SnO 및 SnO2 에 대한 부분적 상태 밀도 (DOS) 를 도시한다.
도 6 은 여러 Sn (II)-계 터너리 산화물들에 대한 밀도-함수 이론 (DFT) 계산들로부터 결정된 대역 구조 플롯들을 제공한다.
도 7 은 Sn-B-O 산화물의 부분적 DOS 를 도시한다.
도 8 은 바이너리 산화물 nc-SnO:H 의 p-채널을 갖는 TFT 와 비교하여 터너리 Sn-계 p-형 산화물들 a-Sn0 .8-B0.2O 및 a-Sn0 .9-B0. 1O 의 p-채널들을 갖는 TFT 들에 대한 게이트-소스 전압 (VGS) 의 함수로서 드레인-소스 전류 (IDS) 를 도시한다.
도 9 는 일부 구현들에 따른 Sn-계 p-형 산화물 반도체 층을 제조하는 방법의 예를 도시하는 흐름도이다.
도 10 및 도 11 은 일부 구현들에 따른 터너리 Sn-계 p-형 산화물 반도체 층들을 제조하는 원자층 증착 (ALD) 방법들의 예들을 도시하는 흐름도들이다.
도 12 는 일부 구현들에 따른 상보형 금속 산화물 반도체 (CMOS) TFT 디바이스를 도시하는 단면도의 예이다.
도 13a 는 일부 구현들에 따른 유연성 기판상의 올 (all)-산화물 CMOS 인버터를 도시하는 개략도의 예이다.
도 13b 및 도 13c 는 p-채널 SnO:H TFT 및 n-채널 a-IGZO TFT 를 포함하는 올-산화물 CMOS 인버터 회로에 대한 실험 데이터를 도시한다.
도 14a 및 도 14b 는 복수의 IMOD 디스플레이 엘리먼트들을 포함하는 디스플레이 디바이스를 도시하는 시스템 블록도들이다.
여러 도면들에서의 유사한 참조 번호들 및 지정들은 유사한 엘리먼트들을 나타낸다.
다음의 설명은 본 개시의 혁신적인 양태들을 기술할 목적으로 소정의 구현들에 지향된다. 그러나, 본 기술분야에서의 통상의 기술자는 여기의 교시들이 다수의 상이한 방법들로 적용될 수 있다는 것을 쉽게 인식할 것이다. 기술된 구현들은 (비디오와 같이) 움직이든, (스틸 이미지들과 같이) 정지해 있든 관계없이, 그리고 텍스트이든, 그래픽이든 또는 사진이든 관계없이 이미지를 디스플레이하도록 구성될 수 있는 임의의 디바이스, 장치, 또는 시스템에서 구현될 수도 있다. 더욱 구체적으로는, 기술된 구현들은 이동 전화들, 멀티미디어 인터넷 가능 셀룰러 전화들, 이동 텔레비전 수신기들, 무선 디바이스들, 스마트폰들, 블루투스® 디바이스들, 개인용 휴대정보단말 (PDA), 무선 전자메일 수신기들, 핸드-헬드 또는 휴대용 컴퓨터들, 넷북들, 노트북들, 스마트북들, 태블릿들, 프린터들, 복사기들, 스캐너들, 팩시밀리 디바이스들, 글로벌 포지셔닝 시스템 (GPS) 수신기들/네비게이터들, 카메라들, 디지털 미디어 플레이어들 (예를 들어, MP3 플레이어들), 캠코더들, 게임 콘솔들, 손목 시계들, 시계들, 계산기들, 텔레비전 모니터들, 평판 디스플레이들, 전자 판독 디바이스들 (예를 들어, e-판독기들), 컴퓨터 모니터들, 자동 디스플레이들 (오도미터 및 속도계 디스플레이들 등을 포함), 조종실 제어판들 및/또는 디스플레이들, 카메라 뷰 디스플레이들 (예를 들어, 차량에서의 후방 뷰 카메라의 디스플레이), 전자 사진들, 전자 빌보드들 또는 간판들, 프로젝터들, 건축 구조물들, 가스레인지들, 냉장고들, 스테레오 시스템들, 카세트 레코더들 또는 플레이어들, DVD 플레이어들, CD 플레이어들, VCR 들, 라디오들, 휴대용 메모리 칩들, 세탁기들, 건조기들, 세탁기/건조기들, 파킹 미터들, (비-EMS 애플리케이션들 뿐아니라, 마이크로전자기계 시스템들 (MEMS) 애플리케이션들을 포함하는 전자기계 시스템들 (EMS) 애플리케이션에서와 같은) 페이징, 심미적 구조들 (예를 들어, 보석 또는 의복에 대한 이미지들의 디스플레이), 및 다양한 EMS 디바이스들과 같은 그러나 이들에 제한되지 않는 다양한 전자 디바이스들에 포함되거나 그러한 전자 디바이스와 연관될 수도 있다. 여기의 교시들은 또한 전자 스위칭 디바이스, 무선 주파수 필터들, 센서들, 가속도계들, 자이로스코프들, 모션-감지 디바이스들, 마그네토미터들, 소비자 전자제품의 관성 컴포넌트들, 소비자 전자제품의 부분들, 버랙터들, 액정 디바이스, 전기영동 디바이스, 드라이브 스킴들, 제조 프로세스들 및 전자 테스트 장비와 같은, 그러나 이들에 제한되지 않는 비디스플레이 애플리케이션들에서 사용될 수 있다. 따라서, 그 교시들은 도면들에만 묘사된 구현들에 제한되는 것으로 의도되지 않고 대신에 본 기술분야에서 통상의 기술자에게 용이하게 분명한 넓은 적용가능성을 갖는다.
여기에 기술된 구현들은 주석계 (Sn-계) p-형 산화물 반도체 재료들에 관한 것이다. 여기에 기술된 Sn-계 산화물 반도체들은 Sn (II) 양이온들 및 하나 이상의 추가적인 금소들을 포함하는 p-형 터너리 및 고차 산화물들을 포함한다. 일부 구현들에서, Sn-계 p-형 산화물 반도체들은 주기율표의 d 블록 또는 p 블록으로부터의 금속을 포함한다. 일부 구현들에서, Sn-계 p-형 산화물 반도체들은 3족 금속들, 4족 금속들, 텅스텐 (W), 붕소 (B), 니오븀 (Nb), 붕소 (B), 알루미늄 (Al), 갈륨 (Ga), 및 규소 (Si) 로부터 선택된 하나 이상의 금속들을 포함한다. 터너리 또는 고차 Sn-계 p-형 산화물들은 0.8 eV 보다 더 큰 간접 밴드갭들을 가질 수도 있다.
여기에 개시된 구현들은 터너리 또는 고차 Sn-계 p-형 산화물 반도체 층들을 포함하는 p-형 채널들을 갖는 p-형 박막 트랜지스터들 (TFTs) 에 관한 것이다. 일부 구현들에서, 여기에 기술된 p-형 TFT 들은 n-형 TFT 들 및 p-형 TFT 들을 포함하는 상보형 금속 산화물 반도체 (CMOS) TFT 디바이스들에서 사용될 수도 있다.
본 개시에 기술된 주제의 특정의 구현들은 다음의 잠재적인 이점들 중 하나 이상을 실현하도록 구현될 수 있다. 터너리 또는 고차 Sn-계 p-형 산화물 반도체 층은 높은 이동도 및 낮은 오프-전류 (off-current) 를 포함하는 양호한 TFT 특성들을 제공하기 위해 p-형 TFT 에서 구현될 수 있다. 터너리 또는 고차 Sn-계 p-형 산화물 반도체를 포함하는 p-형 TFT 는 CMOS TFT 회로에서 구현될 수도 있다. 그러한 TFT 회로들은 예를 들어 구동기 회로들로서, 또는 다른 전자 디바이스들에서 디스플레이 백플레이트상에 집적될 수도 있다. 이것은 개별적으로 패키징된 집적회로 (IC) 구동기들과 연관된 제조 비용 및 고장들을 감소시킨다. 터너리 또는 고차 Sn-계 p-형 산화물 반도체는 유연성 기판상에 배치된 유연성 TFT 에서 구현될 수도 있다. 그러한 TFT 들은 유기 채널들을 갖는 유연성 p-형 TFT 들과 비교하여 상당히 더 높은 이동도를 가질 수도 있다. Sn-계 산화물 p-채널을 포함하는 CMOS 구조들은 유기 p-채널들을 갖는 CMOS 구조들보다 더 높은 차단 주파수들을 가질 수도 있다.
TFT 의 기술된 구현들의 일부 또는 전부를 포함할 수도 있는 적합한 EMS 또는 MEMS 디바이스 또는 장치의 예는 반사형 디스플레이 디바이스이다. 반사형 디스플레이 디바이스들은 광학적 간섭의 원리들을 사용하여 그것에 입사되는 광을 선택적으로 흡수 및/또는 반사하도록 구현될 수 있는 간섭측정 변조기 (IMOD) 디스플레이 엘리먼트들을 포함할 수 있다. IMOD 디스플레이 엘리먼트들은 부분 광학 흡수기, 그 흡수기에 대해 이동가능한 반사기, 및 그 흡수기와 반사기 사이에 정의된 광학적 공진 공동을 포함할 수 있다. 일부 구현들에서, 반사기는 2 이상의 상이한 위치들로 이동될 수 있으며, 이것은 광학적 공진 공동의 사이즈를 변화시킬 수 있고, 이것에 의해 IMOD 의 반사율에 영항을 줄 수 있다. IMOD 디스플레이 엘리먼트들의 반사 스펙트럼들은 상이한 컬러들을 생성하기 위해 가시 파장들에 걸쳐 시프트될 수 있는 꽤 넓은 스펙트럼 대역들을 생성할 수 있다. 스텍트럼 대역의 위치는 광학적 공진 공동의 두께를 변화시킴으로써 조정될 수 있다. 광학적 공진 공동을 변화시키는 하나의 방법은 흡수기에 대해 반사기의 위치를 변화시킴으로써이다.
도 1 은 2 개의 인접한 간섭측정 변조기 (IMOD) 디스플레이 엘리먼트들을 IMOD 디스플레이 디바이스의 디스플레이 엘리먼트들의 시리즈 또는 어레이로 묘사하는 이소메트릭 뷰 도시이다. IMOD 디스플레이 디바이스는 하나 이상의 간섭측정 EMS (예를 들어, MEMS) 디스플레이 엘리먼트들을 포함한다. 이들 디바이스들에서, 간섭측정 MEMS 디스플레이 엘리먼트들은 밝은 또는 어두운 상태 중 어느 것으로 구성될 수 있다. 밝은 ("이완된", "개방된" 또는 "온" 등) 상태에서, 디스플레이 엘리먼트는 입사 가시광의 많은 부분을 반사한다. 대조적으로, 어두운 ("작동된", "폐쇄된" 또는 "오프" 등) 상태에서는, 디스플레이 엘리먼트는 입사 가시광을 거의 반사하지 않는다. MEMS 디스플레이 엘리먼트들은 흑색 및 백색에 더하여 컬러 디스플레이를 허용하는 광의 특정의 파장들에서 지배적으로 반사하도록 구성될 수 있다. 일부 구현들에서, 다수의 디스플레이 엘리먼트들을 사용함으로써, 컬러 원색들의 상이한 세기들 및 그레이의 셰이드들이 달성될 수 있다.
IMOD 디스플레이 디바이스는 행들 및 열들로 배열될 수도 있는 IMOD 디스플레이 엘리먼트들의 어레이를 포함할 수 있다. 그 어레이에서의 각각의 디스플레이 엘리먼트는 (광학 갭, 공동 또는 광학적 공진 공동으로도 지칭되는) 에어 갭을 형성하기 위해 서로로부터 변화가능하고 제어가능한 거리에 위치되는 가동 반사층 (즉, 기계적 층으로도 지칭되는 가동층), 및 고정된 부분 반사층 (즉, 고정층) 과 같은 적어도 한 쌍의 반사 및 반반사 (semi-reflecive) 층들을 포함할 수 있다. 가동 반사층은 적어도 2 개의 위치들 사이에서 이동될 수도 있다. 예를 들어, 제 1 위치, 즉 이완된 위치에서, 가동 반사층은 고정된 부분 반사층으로부터 소정 거리에 위치될 수 있다. 제 2 위치, 즉 작동된 위치에서, 가동 반사층은 부분 반사층에 더 가깝게 위치될 수 있다. 2 개의 층들로부터 반사하는 입사광은 가동 반사층의 위치 및 입사광의 파장(들) 에 의존하여 보강적으로 및/또는 상쇄적으로 간섭하여, 각 디스플레이 엘리먼트에 대한 전체 반사 또는 비반사 상태를 생성할 수 있다. 일부 구현들에서, 디스플레이 엘리먼트는 작동되지 않는 경우 반사 상태에 있어서, 가시 스펙트럼 내의 광을 반사할 수도 있고, 작동되는 경우 어두운 상태에 있어서, 가시 범위 내의 광을 흡수하고 및/또는 상쇄 간섭할 수도 있다. 일부 다른 구현들에서, 그러나, IMOD 디스플레이 엘리먼트는 작동되지 않는 경우 어두운 상태에, 그리고 작동되는 경우 반사 상태에 있을 수도 있다. 일부 구현들에서, 인가된 전압의 도입은 상태들을 변화시키도록 디스플레이 엘리먼트들을 구동할 수 있다. 일부 다른 구현들에서, 인가된 전하가 상태들을 변화시키도록 디스플레이 엘리먼트들을 구동할 수 있다.
도 1 의 어레이의 묘사된 부분은 IMOD 디스플레이 엘리먼트들 (12) 의 형태의 2 개의 인접한 간섭측정 MEMS 디스플레이 엘리먼트들을 포함한다. (도시된 바와 같은) 오른쪽의 디스플레이 엘리먼트 (12) 에서, 가동 반사층 (14) 은 광학 스택 (16) 에 가까운, 인접한 또는 접촉하는 작동된 위치에서 도시된다. 오른쪽의 디스플레이 엘리먼트 (12) 에 걸쳐 인가된 전압 Vbias 는 가동 반사층 (14) 을 작동된 위치에 이동시키고 또한 유지하기 위해 충분하다. (도시된 바와 같은) 왼쪽의 디스플레이 엘리먼트 (12) 에서, 가동 반사층 (14) 은 부분 반사층을 포함하는 광학 스택 (16) 으로부터 (설계 파라미터들에 기초하여 미리 결정될 수도 있는) 소정 거리에 있는 이완된 위치에 도시된다. 왼쪽의 디스플레이 엘리먼트 (12) 에 걸쳐 인가된 전압 V0 는 오른쪽의 디스플레이 엘리먼트 (12) 와 같은 작동된 위치로의 가동 반사층 (14) 의 작동을 야기하기에 불충분하다.
도 1 에서, IMOD 디스플레이 엘리먼트들 (12) 의 반사 특성들은 일반적으로 IMOD 디스플레이 엘리먼트들 (12) 에 입사하는 광 (13), 및 왼쪽의 디스플레이 엘리먼트 (12) 로부터 반사하는 광 (15) 을 나타내는 화살표들로 도시된다. 디스플레이 엘리먼트들 (12) 에 입사하는 광 (13) 의 대부분은 투명 기판 (20) 을 통해 광학 스택 (16) 을 향해 전달될 수도 있다. 광학 스택 (16) 에 입사하는 광의 일부는 광학 스택 (16) 의 부분 반사층을 통과해 전달될 수도 있고, 일부는 투명 기판 (20) 을 통해 다시 반사될 것이다. 광학 스택 (16) 을 통과해 전달되는 광 (13) 의 부분은 가동 반사층 (14) 으로부터 투명 기판 (20) 을 향해 (및 통과해) 다시 반사될 수도 있다. 광학 스택 (16) 의 부분 반사층으로부터 반사된 광과 가동 반사층 (14) 으로부터 반사된 광 사이의 간섭 (보강 및/또는 상쇄) 은 디바이스의 뷰잉 (viewing) 또는 기판측상의 디스플레이 엘리먼트 (12) 로부터 반사된 광 (15) 의 파장(들) 의 세기를 부분적으로 결정할 것이다. 일부 구현들에서, 투명 기판 (20) 은 (때때로 유리 플레이트 또는 패널로서 지칭되는) 유리 기판일 수 있다. 유리 기판은 예를 들어, 보로실리케이트 유리, 소다 라임 유리, 석영, Pyrex®, 또는 다른 적합한 유리 재료이거나 그러한 유리 재료를 포함할 수도 있다. 일부 구현들에서, 유리 재료는 0.3, 0.5 또는 0.7 밀리미터의 두께를 가질 수도 있지만, 일부 구현들에서는 유리 기판은 (수십 밀리미터와 같이) 더 두껍거나 (0.3 밀리미터 미만과 같이) 더 얇을 수 있다. 일부 구현들에서, 폴리카보네이트, 아크릴, 폴리에티렌 테레프탈레이트 (PET) 또는 폴리에테르 에테르 케톤 (PEEK) 기판과 같은 비유리 기판이 사용될 수 있다. 그러한 구현에서, 비유리 기판은 0.7 밀리미터 미만의 두께를 가질 것이지만, 그 기판은 설계 고려들에 의존하여 더 두꺼울 수도 있다. 일부 구현들에서, 금속 박 또는 스테인레스 스틸계 기판과 같은 불투명 기판이 사용될 수 있다. 예를 들어, 부분적으로 투과성이고 부분적으로 반사성인 가동층 및 고정된 반사층을 포함하는 리버스 (reverse)-IMOD-계 디스플레이는 도 1 의 디스플레이 엘리먼트들 (12) 로서 기판의 반대측으로부터 보이도록 구성될 수도 있고 불투명 기판에 의해 지지될 수도 있다.
광학 스택 (16) 은 단일 층 또는 수개의 층들을 포함할 수 있다. 층(들) 은 전극층, 부분 반사 및 부분 투과 층, 및 투명 유전체 층 중 하나 이상을 포함할 수 있다. 일부 구현들에서, 광학 스택 (16) 은 전기 전도성이고, 부분적으로 투명하고 부분적으로 반사성이고, 예를 들어 투명 기판 (20) 상으로 상기 층들 중 하나 이상을 증착함으로써 제조될 수도 있다. 전극층은 여러 금속들, 예를 들어 인듐 주석 산화물 (ITO) 과 같은 다양한 재료들로부터 형성될 수 있다. 부분 반사층은 여러 금속들 (예를 들어, 크롬 및/또는 몰리브덴), 반도체들, 및 유전체들과 같은 부분적으로 반사성인 다양한 재료들로부터 형성될 수 있다. 부분 반사층은 재료들의 하나 이상의 층들로 형성될 수 있고, 각각의 층들은 단일의 재료 또는 재료들의 조합으로 형성될 수 있다. 일부 구현들에서, 광학 스택 (16) 의 소정의 부분들은 부분 광학 흡수기 및 전기 전도체 양자 모두로서 작용하는 단일의 반투명 두께의 금속 또는 반도체를 포함할 수 있는 반면, (예를 들어, 광학 스택 (16) 의 또는 디스플레이 엘리먼트의 다른 구조들의) 상이한, 전기적으로 더 도전성인 층들 또는 부분들은 IMOD 디스플레이 엘리먼트들 사이의 버스 신호들에 작용할 수 있다. 광학 스택 (16) 은 또한 하나 이상의 도전층들 또는 전기 전도성/부분 흡수층을 커버하는 하나 이상의 절연 또는 유전층들을 포함할 수 있다.
일부 구현들에서, 광학 스택 (16) 의 층(들) 의 적어도 일부는 평행 스트립들로 패터닝될 수 있고, 아래에 더 기술되는 바와 같이 디스플레이 디바이스에서 행 전극들을 형성할 수도 있다. 본 기술분야에서 통상의 지식을 가진자에 의해 이해되는 바와 같이, 용어 "패터닝되는" 은 에칭 프로세스들 뿐아니라 마스킹을 지칭하기 위해 여기서 사용된다. 일부 구현들에서, 알루미늄 (Al) 과 같은 고도로 전도성이고 반사성인 재료가 가동 반사층 (14) 을 위해 사용될 수도 있고, 이들 스트립들은 디스플레이 디바이스에서 열 전극들을 형성할 수도 있다. 가동 반사층 (14) 은 포스트들 (18) 사이에 위치된 개재하는 희생 재료, 및 도시된 포스트들 (18) 과 같은 지지체들 위에 증착된 열들을 형성하기 위해 (광학 스택 (16) 의 행 전극들에 직교하는) 증착된 금속 층 또는 층들의 평행 스트립들의 시리즈로서 형성될 수도 있다. 희생층이 에칭되어 버리는 경우, 정의된 갭 (19), 또는 광학적 공동이 가동 반사층 (14) 과 광학 스택 (16) 사이에 형성될 수 있다. 일부 구현들에서, 포스트들 (18) 사이의 간격은 대략 1-1000 ㎛ 일 수도 있지만, 갭 (19) 은 대략 10,000 옹스트롬 (Å) 미만일 수도 있다.
일부 구현들에서, 각각의 IMOD 디스플레이 엘리먼트는, 작동된 상태에 있든지 이완된 상태에 있든지 상관없이, 고정 및 이동 반사층들에 의해 형성된 커패시터로서 고려될 수 있다. 전압이 인가되지 않는 경우, 가동 반사층 (14) 은, 가동 반사층 (14) 과 광학 스택 (16) 사이에 갭 (19) 을 가지고, 도 1 의 왼쪽의 디스플레이 엘리먼트 (12) 에 의해 도시된 바와 같이, 기계적으로 이완된 상태에 유지된다. 그러나, 전위차, 즉 전압이 선택된 행 및 열 중 적어도 하나에 인가되는 경우, 대응하는 디스플레이 엘리먼트의 행 및 열 전극들의 교차부에 형성된 커패시터가 충전되고, 정전기력들이 전극들을 함께 끌어당긴다. 인가된 전압이 임계값을 초과하면, 가동 반사층 (14) 은 광학 스택 (16) 근처에서 또는 광학 스택 (16) 에 대항하여 변형 및 이동할 수 있다. 광학 스택 (16) 내의 유전층 (도시하지 않음) 은 도 1 의 오른쪽의 작동된 디스플레이 엘리먼트 (12) 에 의해 도시된 바와 같이, 층들 (14 및 16) 사이에서 단락을 방지하고 분리 거리를 제어할 수도 있다. 거동은 인가된 전위차의 극성에 관계없이 동일할 수 있다. 어레이에서의 디스플레이 엘리먼트들의 시리즈는 "행들" 또는 "열들" 로서 일부 예에서 지칭될 수도 있지만, 통상의 기술자는 하나의 방향을 "행" 으로서 및 다른 방향을 "열" 로서 지칭하는 것은 임의적이라는 것을 쉽게 이해할 것이다. 다시말해서, 일부 배향들에서, 행들은 열들로 고려될 수 있고, 열들은 행들로서 고려될 수 있다. 일부 구현들에서, 행들은 "공통" 라인들로서 지칭될 수도 있고, 열들은 "세그먼트" 라인들로서 지칭될 수도 있으며, 그 역도 성립한다. 더욱이, 디스플레이 엘리먼트들은 직교의 행들 및 열들 ("어레이") 로 균일하게 배열되거나, 예를 들어 서로에 대해 소정의 위치 오프셋들을 갖는 비선형 구성들 ("모자이크") 로 배열될 수도 있다. 용어들 "어레이" 및 "모자이크" 는 각각의 구성을 지칭할 수도 있다. 따라서, 디스플레이가 "어레이" 또는 "모자이크" 를 포함하는 것으로서 지칭될지라도, 엘리먼트들 자신들은 어느 경우에나 서로에 직교하게 배열되거나, 균일한 분포로 배치될 필요가 없지만, 비대칭 형상들 및 불균일하게 분포된 엘리먼트들을 갖는 배열들을 포함할 수도 있다.
도 2 는 3 엘리먼트 X 3 엘리먼트 어레이의 IMOD 디스플레이 엘리먼트들을 포함하는 IMOD-계 디스플레이를 포함하는 전자 디바이스를 도시하는 시스템 블록도이다. 그러한 전자 디바이스는 여기에 개시된 TFT 들의 구현들을 포함할 수도 있다. 예를 들어, 상보적 금속 산화물 반도체 (CMOS) TFT 디바이스는 예를 들어 도 2 에 도시된 전자 디바이스의 구동 회로의 부분으로서 사용될 수도 있다. 전자 디바이스는 하나 이상의 소프트웨어 모듈들을 실행하도록 구성될 수도 있는 프로세서 (21) 를 포함한다. 운영 시스템을 실행하는 것에 더하여, 프로세서 (21) 는 웹 브라우저, 전화 애플리케이션, 이메일 프로그램, 또는 임의의 다른 소프트웨어 애플리케이션을 포함하는 하나 이상의 소프트웨어 애플리케이션을 실행하도록 구성될 수도 있다.
프로세서 (21) 는 어레이 구동기 (22) 와 통신하도록 구성될 수 있다. 어레이 구동기 (22) 는 예를 들어 디스플레이 어레이 또는 패널 (30) 로 신호들을 제공하는 행 구동기 회로 (24) 및 열 구동기 회로 (26) 를 포함할 수 있다. 도 1 에 도시된 IMOD 디스플레이 디바이스의 단면은 도 2 에서 라인들 1-1 에 따라 도시된다. 도 2 는 명확성을 위해 IMOD 디스플레이 엘리먼트들의 3x3 어레이를 도시하지만, 디스플레이 어레이 (30) 는 매우 큰 수의 IMOD 디스플레이 엘리먼트들을 포함할 수도 있고, 행들에서 그리고 열들에서 상이한 수의 IMOD 디스플레이 엘리먼트들을 가질 수도 있으며, 그 역도 성립한다.
도 3a 및 도 3b 는 EMS 엘리먼트들의 어레이 (36) 및 백플레이트 (92) 를 포함하는 EMS 패키지 (91) 의 부분의 개략 확대 부분 사시도들이다. 여기에 개시된 바와 같은 TFT 는 도 3a 및 도 3b 에 도시된 EMS 패키지 (91) 에서 구현될 수도 있다. 예를 들어, p-형 금속 산화물 반도체 채널을 포함하는 TFT 는 백플레이트 (92) 상의 구동기 회로에서 구현될 수도 있다. 도 3a 는 백플레이트 (92) 의 소정의 부분들을 더 잘 도시하기 위해 절취된 백플레이트 (92) 의 2 개의 코너들로 도시되는 반면, 도 3b 는 절취된 코너들 없이 도시된다. EMS 어레이 (36) 는 기판 (20), 지지 포스트들 (18), 및 가동층 (14) 을 포함할 수 있다. 일부 구현들에서, EMS 어레이 (36) 는 투명 기판상의 하나 이상의 광학 스택 부분들 (16) 을 갖는 IMOD 디스플레이 엘리먼트들의 어레이를 포함할 수 있고, 가동층 (14) 은 가동 반사층으로서 구현될 수 있다.
백플레이트 (92) 는 본질적으로 평면형일 수 있거나, 적어도 하나의 컨투어드 (contoured) 표면을 가질 수 있다 (예를 들어, 백플레이트 (92) 는 오목부들 및/또는 돌출부들을 갖고 형성될 수 있다). 백플레이트 (92) 는 투명하든 또는 불투명하든, 도전성이든 또는 절연성이든 관계없이 임의의 적절한 재료로 제조될 수도 있다. 백플레이트 (92) 를 위한 적절한 재료들은 유리, 플라스틱, 세라믹스, 폴리머들, 라미네이트들, 금속들, 금속박들, 코바르 (Kovar) 및 도금된 코바르를 포함하지만 이들에 제한되지 않는다.
도 3a 및 도 3b 에 도시된 바와 같이, 백플레이트 (92) 는 백플레이트 (92) 에 부분적으로 또는 전체적으로 임베딩될 수 있는 하나 이상의 백플레이트 컴포넌트들 (94a 및 94b) 을 포함할 수 있다. 도 3a 에서 알 수 있는 바와 같이, 백플레이트 컴포넌트 (94a) 는 백플레이트 (92) 에 임베딩된다. 도 3a 및 도 3b 에서 알 수 있는 바와 같이, 백플레이트 컴포넌트 (94b) 는 백플레이트 (92) 의 표면에 형성된 오목부 (93) 내에 배치된다. 일부 구현들에서, 백플레이트 컴포넌트들 (94a 및 94b) 은 백플레이트 (92) 의 표면으로부터 돌출할 수 있다. 백플레이트 컴포넌트 (94b) 가 백플레이트 (92) 의 기판 (20) 과 마주하는 측에 배치되지만, 다른 구현들에서, 백플레이트 컴포넌트들은 백플레이트 (92) 의 대향측에 배치될 수 있다.
백플레이트 컴포넌트들 (94a 및/또는 94b) 은 트랜지스터들, 커패시터들, 인덕터들, 저항들, 다이오드들, 스위치들 및/또는 패키징된, 표준 또는 이산 IC 와 같은 집적회로들 (ICs) 과 같은 하나 이상의 능동 또는 수동 전기 컴포넌트들을 포함할 수 있다. 여러 구현들에서 사용될 수 있는 백플레이트 컴포넌트들의 다른 예들은 안테나들, 배터리들, 및 전기적, 터치, 광학적, 또는 화학적 센서들과 같은 센서들, 또는 박막 증착 디바이스들을 포함한다.
일부 구현들에서, 백플레이트 컴포넌트들 (94a 및/또는 94b) 은 EMS 어레이 (36) 의 부분들과 전기 통신하고 있을 수 있다. 트레이스들, 범프들, 포스트들, 또는 비아들과 같은 도전성 구조들은 백플레이트 (92) 또는 기판 (20) 중 하나 또는 양자 모두상에 형성될 수도 있고, EMS 어레이 (36) 와 백플레이트 컴포넌트들 (94a 및/또는 94b) 사이의 전기적 연결들을 형성하기 위해 서로와 또는 다른 도전성 컴포넌트들과 접촉할 수도 있다. 예를 들어, 도 3b 는 EMS 어레이 (36) 내의 가동층들 (14) 로부터 상방으로 연장되는 전기 접점들 (contacts) (98) 과 정렬될 수 있는 백플레이트 (92) 상의 하나 이상의 도전성 바아들 (96) 을 포함한다. 일부 구현들에서, 백플레이트 (92) 는 또한 EMS 어레이 (36) 의 다른 컴포넌트들로부터 백플레이트 컴포넌트들 (94a 및/또는 94b) 를 전기적으로 절연하는 하나 이상의 절연층들을 포함할 수 있다. 백플레이트 (92) 가 증기 침투가능 재료들로 형성되는 일부 구현들에서, 백플레이트 (92) 의 내부 표면은 증기 배리어 (barrier) (도시하지 않음) 로 코딩될 수 있다.
백플레이트 컴포넌트들 (94a 및 94b) 은 EMS 패키지 (91) 에 진입할 수도 있는 습기를 흡수하도록 행동하는 하나 이상의 건조제들을 포함할 수 있다. 일부 구현들에서, 건조제 (또는 게터 (getter) 와 같은 다른 습기 흡수 재료들) 는 예를 들어 접착제로 백플레이트 (92) 에 (또는 그안에 형성된 오목부에) 탑재되는 시트로서, 임의의 다른 백플레이트 컴포넌트들과는 개별적으로 제공될 수도 있다. 대안적으로, 건조제는 백플레이트 (92) 에 통합될 수도 있다. 일부 다른 구현들에서, 건조제는 예를 들어 스프레이-코딩, 스크린 프린팅, 또는 임의의 다른 적합한 방법에 의해 다른 백플레이트 컴포넌트들 위에 직접 또는 간접으로 도포될 수도 있다.
일부 구현들에서, EMS 어레이 (36) 및/또는 백플레이트 (92) 는 백플레이트 컴포넌트들과 디스플레이 엘리먼트들 사이에 거리를 유지하여, 이들 컴포넌트들 사이의 기계적 간섭을 방지하기 위해 기계적 스탠드오프들 (97) 을 포함할 수 있다. 도 3a 및 도 3b 에 도시된 구현에서, 기계적 스탠드오프들 (97) 은 EMS 어레이 (36) 의 지지 포스트들 (18) 과 정렬되어 있는 백플레이트 (92) 로부터 돌출하는 포스트들로서 형성된다. 대안적으로 또는 추가적으로, 레일들 또는 포스트들과 같은 기계적 스탠드오프들은 EMS 패키지 (91) 의 에지들을 따라 제공될 수 있다.
도 3a 및 도 3b 에 도시되지 않지만, EMS 어레이 (36) 를 부분적으로 또는 완전히 둘러싸는 시일이 제공될 수 있다. 백플레이트 (92) 및 기판 (20) 과 함께, 그 시일은 EMS 어레이 (36) 를 인클로징하는 보호 공동을 형성할 수 있다. 시일은 종래의 에폭시계 접착제와 같은 반기밀적 (semi-hermetic) 시일일 수도 있다. 일부 다른 구현들에서, 시일은 박막 금속 용접 또는 유리 프릿과 같은 기밀적 시일일 수도 있다. 일부 다른 구현들에서, 시일은 폴리이소부틸렌 (PIB), 폴리우레탄, 액체 스핀-온 유리, 솔더, 폴리머들, 플라스틱들, 또는 다른 재료들을 포함할 수도 있다. 일부 구현들에서, 보강된 밀봉제가 기계적 스탠드오프들을 형성하기 위해 사용될 수 있다.
대안적인 구현들에서, 시일 링은 백플레이트 (92) 또는 기판 (20) 중 어느 하나 또는 양자 모두의 연장을 포함할 수도 있다. 예를 들어, 시일 링은 백플레이트 (92) 의 기계적 연장 (도시하지 않음) 을 포함할 수도 있다. 일부 구현들에서, 시일 링은 O-링 또는 다른 환상 부재와 같은 별개의 부재를 포함할 수도 있다.
일부 구현들에서, EMS 어레이 (36) 및 백플레이트 (92) 는 함께 부착 또는 커플링되기 전에 개별적으로 형성된다. 예를 들어, 기판 (20) 의 에지는 위에서 논의된 바와 같이 백플레이트 (92) 의 에지에 부착 및 밀봉될 수 있다. 대안적으로, EMS 어레이 (36) 및 백플레이트 (92) 는 EMS 패키지 (91) 로서 함께 형성되고 결합될 수 있다. 일부 다른 구현들에서, EMS 패키지 (91) 는 예를 들어 증착에 의해 EMS 어레이 (36) 위에 백플레이트 (92) 의 컴포넌트들을 형성함으로써 임의의 다른 적합한 방식으로 제조될 수 있다.
하드웨어 및 데이터 프로세싱 장치는 EMS 구조들과 연관될 수도 있다. 그러한 하드웨어 및 데이터 프로세싱 장치는 박막 트랜지스터 (TFT) 와 같은 트랜지스터 스위치를 포함할 수도 있다. 디스플레이 디바이스 내의 EMS 디스플레이 엘리먼트들은 2차원 그리드와 같은 어레이로 배열되고, 어레이의 행들 및 열들과 연관된 회로들에 의해 어드레싱될 수도 있다. 행 구동기 회로들은 어드레싱될 특정의 행을 선택하는 트랜지스터 스위치들의 게이트들을 구동할 수도 있고, 열 구동기 회로들은 행 리프레시와 동기적으로 업데이트될 수도 있는 디스플레이 엘리먼트들의 주어진 행에 바이어스를 제공할 수도 있다.
디스플레이 디바이스는 화소들로서 지칭될 수 있는 디스플레이 엘리먼트들의 어레이를 포함할 수 있다. 일부 디스플레이들은 수백 또는 수천 개의 행들 및 수백 또는 수천개의 열들로 배열된 수백, 수천, 또는 수백만 개의 화소들을 포함할 수 있다. 각 화소는 하나 이상의 TFT 들에 의해 구동될 수 있다. TFT 는 기판 위에 하나 이상의 유전체 층들 및 도전층들 뿐아니라 반도체 층의 박막들을 증착함으로써 제조된 일종의 전계 효과 트랜지스터이다. 평판 디스플레이들, 시스템들-온-글래스, 디스플레이 디바이스들, 이동 디바이스들, 착용가능 디바이스들 등에서의 개발들이 증가함에 따라, 고성능 TFT 들에 대한 증가하는 요구가 존재한다.
다른 전자 디바이스들에 뿐아니라, 디스플레이 백플레이트 상에 구동기 회로들을 갖는 스위칭 매트릭스들을 집적하는 것은 개별적으로 패키딩된 IC 구동기들과 연관된 제조 비용 및 고장들을 감소시킨다. 상보형 금속 산화물 반도체 (CMOS) 회로들은 n-형 및 p-형 채널들을 사용한다. p-형 금속 산화물 반도체 채널들을 포함하는 TFT 들 뿐아니라, 양호한 TFT 성능을 나타내는 p-형 금속 산화물 반도체 재료들이 여기에 개시된다. n-형 및 p-형 TFT 들을 포함하는 회로들 뿐아니라 그러한 회로들을 포함하는, 디스플레이 디바이스들과 같은 전자 디바이스들이 또한 개시된다. 아래의 설명은 디스플레이 애플리케이션들에서의 TFT 들의 콘텍스트에서 p-형 금속 산화물 반도체들에 초점을 맞추지만, p-형 금속 산화물 반도체들은 또한 태양광 애플리케이션들에서와 같이 다른 콘텍스트들에서 채용될 수도 있다.
일반적으로, TFT 는 반도체 층 내에 소스 영역, 드레인 영역, 및 채널 영역을 갖는 반도체 층을 포함할 수 있다. 이와 같이, TFT 는 TFT 내의 채널의 도전성을 변조시키는 소스 단자, 드레인 단자, 및 게이트 단자를 포함하는 3-단자 디바이스일 수 있다. 일부 타입들의 TFT 들은 게이트 단자의 위치의 면에서 정의될 수 있다. 예를 들어, TFT 지오메트리들의 타입들은 보텀 게이트 지오메트리 및 탑 게이트 지오메트리를 포함할 수 있다. 도 4a 는 일부 구현들에 따른 보텀 게이트 TFT 를 도시하는 단면도의 예이다. 도 4a 에서, 보텀 게이트 TFT (400a) 는 기판 (410a), 기판 (410a) 위의 게이트 전극 (420a), 게이트 전극 (420a) 위의 게이트 유전체 (430a), 게이트 유전체 (430a) 위의 반도체 층 (440a), 반도체 층 (440a) 의 소스 영역 위의 소스 전극 (450a), 및 반도체 층 (440a) 의 드레인 영역 위의 드레인 전극 (460a) 을 포함하며, 여기서 반도체 층 (440a) 내의 채널 영역은 소스 영역과 드레인 영역 사이에 있다. 반도체 층 (440a) 은 게이트 전극 (420a) 과 소스 전극 (450a) 에 걸쳐 인가된 전위의 함수로서 모델링될 수 있는 채널 영역에서의 도전성을 가지고, 소스 전극 (450a) 과 드레인 전극 (460a) 을 전기적으로 연결한다.
도 4b 는 일부 구현들에 따른 탑 게이트 TFT 를 도시하는 단면도의 예이다. 도 4b 에서, 탑 게이트 TFT (400b) 는 기판 (410b), 기판 (410b) 위의 반도체 층 (440b), 반도체 층 (440b) 의 소스 영역 위의 소스 전극 (450b), 반도체 층 (440b) 의 드레인 영역 위의 드레인 전극 (460b), 소스 전극 (450b) 위의 게이트 유전체 (430b), 및 게이트 유전체 (430b) 위의 게이트 전극 (420b) 을 포함하며, 여기서 채널 영역은 반도체 층 (440b) 의 소스 영역과 드레인 영역 사이에 있다. 반도체 층 (440b) 은 게이트 전극 (420b) 과 소스 전극 (450b) 에 걸쳐 인가된 전위의 함수로서 모델링될 수 있는 채널에서의 도전성을 가지고, 소스 전극 (450b) 과 드레인 전극 (460b) 을 전기적으로 연결한다.
게이트 전극들 (420a 및 420b) 은 하나 이상의 금속들 또는 다른 도전성 재료들을 포함할 수도 있다. 금속들의 예들은 알루미늄 (Al), 구리 (Cu), 몰리브덴 (Mo), 탄탈 (Ta), 크롬 (Cr), 네오디뮴 (Nd), 텅스텐 (W), 티타늄 (Ti), 금 (Au), 니켈 (Ni), 및 이들 원소들의 임의의 것을 포함하는 합금들을 포함한다. 일부 구현들에서, 게이트 전극들 (420a 및 420b) 각각은 적층된 구조로 배열된 상이한 금속들의 2 이상의 층들을 포함할 수 있다. 일부 구현들에서, 게이트 전극들 (420) 각각은 약 50 nm 및 약 500 nm 사이, 또는 약 100 nm 및 약 250 nm 사이의 두께를 가질 수 있다.
소스 전극들 (450a 및 450b) 및 드레인 전극들 (460a 및 460b) 은 임의의 수의 상이한 금속들 또는 다른 도전성 재료들을 포함할 수도 있다. 금속들의 예들은 Mo, W, Au, Pt, Ag, Mg, Mn, Ti, Al, Cu, Ta, Cr, Nd, Ni, 및 이들 원소들의 임의의 것을 포함하는 합금들을 포함한다. 예를 들어, 소스 전극들 (450a 및 450b) 및 드레인 전극들 (460a 및 460b) 은 Mo, W, Au, Pt, 및 Ag 과 같은 안정한 접점 금속을 포함할 수도 있다. 일부 구현들에서, 소스 전극들 (450a 및 450b) 및 드레인 전극들 (460a 및 460b) 각각은 적층된 구조로 배열된 상이한 금속들의 2 이상의 서브층들을 포함한다. 일부 구현들에서, 소스 전극들 (450a 및 450b) 및 드레인 전극들 (460a 및 460b) 각각은 약 50 nm 및 약 500 nm 사이, 또는 약 100 nm 및 약 250 nm 사이의 두께를 가질 수 있다.
게이트 유전체들 (430a 및 430b) 은 또한 게이트 절연체들로서 지칭될 수도 있다. 게이트 유전체들 (430a 및 430b) 각각은 실리콘 디옥사이드 (SiO2), 알루미늄 옥사이드 (Al2O3), 하프늄 옥사이드 (HfO2), 이트륨 옥사이드 (Y2O3), 티타늄 옥사이드 (TiO2), 실리콘 옥시니트라이드 (SiON), 실리콘 니트라이드 (SiN), 또는 유기 유전체 재료들을 포함하는 임의의 수의 상이한 유전체 재료들을 포함할 수도 있다. 일부 구현들에서, 게이트 유전체들 (430a 및 430b) 각각은 적층된 구조로 배열된 유전체 재료들의 2 이상의 층들을 포함할 수 있다. 일부 구현들에서, 게이트 유전체 층의 두께는 약 50 nm 및 약 500 nm 사이, 또는 약 100 nm 및 약 250 nm 사이일 수 있다.
도 4a 및 도 4b 에서, 보텀 게이트 TFT (400a) 및 탑 게이트 TFT (400b) 는 금속 산화물 TFT 들을 포함할 수 있으며, 여기서 반도체 층들 (440a 및 440b) 은 금속 산화물을 포함할 수 있다. 금속 산화물 TFT 들에서, 금속 산화물 반도체는 TFT 내의 액티브 채널 층으로서 증착된다. 금속 산화물 TFT 는 높은 이동도를 가질 수 있다. 여러 구현들에 따르면, 금속 산화물 TFT 는 p-형 금속 산화물 TFT 이며, 여기서 반도체 층들 (440a 및 440b) 은 p-형 금속 산화물을 포함할 수 있다.
대부분은 산화물 반도체들은 p-형 전도를 나타내는 재료들을 거의 갖지 않는 n-형 반도체들이다. 알려져 있는 p-형 산화물 반도체들은 일반적으로 그들의 높은 결함 밀도들에 기인하여 TFT 를 위해 적합하지 않다. 그러나, p-형 뿐아니라 n-형 산화물 반도체 TFT 들을 형성하는 능력은 예를 들어 CMOS TFT 회로들이 제조되는 것을 허용한다.
다수의 p-형 반도전 산화물들은 투명 도전 산화물들 (transparent conducting oxides: TCOs) 로서 관심이 있다. 그러나, TCO 들을 위해 사용될 수도 있는 p-형 산화물 반도체들은 양호한 TFT 성능을 반드시 갖지는 않는다. 광학적 특성들의 경우, 금속 산화물 반도체의 직접 밴드갭이 중요한 반면, 전자적 특성들의 경우, 간접 밴드값이 중요하다. 게다가, 여러 금속 산화물 재료들이 투명 도전 산화물들로서 유용할 수도 있지만, 그들은 통상 TFT 들을 위해 충분히 높은 품질이 아니다. 이것은 밴드갭에서의 결함들의 존재에 기인한다. 그러한 결함들은 전도대에서의 금속형 도전율을 나타내는 TCO 들에 영향을 주지 않을 수도 있지만, 그들은 TFT 성능을 크게 손상할 수 있다.
여기에 기술된 구현들의 일부는 Sn-계 p-형 산화물 반도체 재료들 뿐아니라, Sn-계 p-형 산화물 반도체들을 갖는 채널들을 포함하는 TFT 들, 및 제조의 방법들에 관한 것이다. 여기에 개시된 Sn-계 산화물 반도체들은 Sn (II) 양이온들 및 하나 이상의 추가적인 금속들을 포함하는 p-형 터너리 및 고차 산화물들을 포함한다.
틴 (II) 옥사이드 (산화제일주석 또는 틴 모녹사이드; SnO 로서도 알려짐) 는 그것의 상대적으로 높은 캐리어 이동도에 기인하여 유망한 p-형 금속 산화물 반도체이다. 틴 (IV) 옥사이드 (산화제이주석 또는 틴 디옥사이드; SnO2 로서도 알려짐) 는 대조적으로 n-형 물질이다. (소정의 참조들에서, 구성 이온들 또는 원자들의 비율들을 생략하여 금속 산화물을 지칭하는 경향이 있다는 것을 주의해야 한다. 예를 들어, 인듐 갈륨 아연 산화물 (IGZO) 막들은 이온들의 비가 1:1:1:1 이 아닐 수도 있지만, InGaZnO 로서 공통으로 지칭된다. 유사하게, 틴 (IV) 옥사이드 (SnO2) 는 이러한 약칭 방식으로 SnO 로서 지칭될 수도 있다. 그러나, 여기에서 사용되는 바와 같이, SnO 는 산화제일주석을 지칭하는 반면 SnO2 는 산화제이주석을 지칭한다.)
이하의 설명은 터너리 산화물들을 주로 참조하지만, 쿼터너리 또는 고차 산화물들이 또한 제공된다. 여기에 기술된 터너리 산화물들은 Sn-M-O 로서 지칭될 수도 있고, 여기서 Sn 은 틴 (II) 을 지칭하며 M 은 상이한 (즉, 비주석) 금속이다. 일부 구현들에서, M 은 주기율표의 d 블록 또는 p 블록으로부터 선택된다. 여기에 사용되는 바와 같이, 용어 금속은 규소 (Si) 와 같은 준금속들을 포함한다.
일부 구현들에서, M 은 주기율표의 3족 및 4 족으로부터 선택되거나, 텅스텐 (W), 붕소 (B), 니오븀 (Nb), 알루미늄 (Al), 갈륨 (Ga), 또는 규소 (Si) 중 하나이다. 3 족 금속들은 스칸듐 (Sc) 및 이트륨 (Y) 을 포함한다. 4족 금속들은 티타늄 (Ti), 지르코늄 (Zr) 및 하프늄 (Hf) 을 포함한다.
여기에 기술된 쿼터너리 산화물들은 Sn-M1-M2-O 로서 지칭될 수도 있으며, 여기서 Sn 은 틴 (II) 을 지칭하고 M1 및 M2 는 상이한 금속들이다 (즉, M1 은 M2 가 아닌 비주석 금속이다). 일부 구현들에서, M1 및 M2 중 하나 또는 양자 모두는 주기율표의 3 족 및 4 족으로부터 선택되거나, W, B, Nb, Al, Ga, 또는 Si 중 하나이다. 3 족 금속들은 스칸듐 (Sc) 및 이트륨 (Y) 을 포함한다. 4족 금속들은 티타늄 (Ti), 지르코늄 (Zr) 및 하프늄 (Hf) 을 포함한다. 유사하게, 콰이너리 (quinary) Sn-계 p-형 산화물 반도체들은 3 개 또는 4 개의 금속들을 포함할 수 있고, 그들 중 하나는 Sn (II) 이다.
Sn-M-O p-형 반도체들의 예들은 Sn-W-O, Sn-Ti-O, Sn-B-O, Sn-Nb-O, Sn-Al-O, Sn-Ga-O, Sn-Sc-O, Sn-Y-O, Sn-Zr-O 및 Sn-Hf-O 를 포함한다. 위에 제시된 예들은 터너리, 쿼터너리 또는 고차 화합들로서 특징지워지지만, p-형 반도체 산화물들은 또한 바이너리 산화물들의 조합들로서 특징지워질 수도 있다. 예를 들어, Sn-M-O 산화물은 또한 Sn-O 바이너리 산화물 및 M-O 바이너리 산화물의 조합으로서 특징지워 질 수도 있다. 이와 같이, Sn-계 p-형 반도체는 SnO 및 2 이상의 상이한 금속 산화물들의 조합일 수도 있다. 여러 구현들에 따르면, Sn-계 p-형 산화물 반도체들은 등가일 수도 있고 등가가 아닐 수도 있다.
주석계 P-형 금속 산화물 반도체들에서의 금속들은 여러 산화 상태들, 또는 산화 상태들의 조합을 가질 수도 있다. 산화 상태는 재료의 상태에 의존할 수도 있으며, 비정질 재료들은 p-형 전도를 나타내는 더 넓은 범위의 허용가능한 산화 상태들을 갖는다. 여기에 기술된 Sn-계 p-형 산화물 반도체들은 그들의 구성 원소들에 부분적으로 의존하여, 이온성일 수도 있거나 혼합된 이온성 및 공유 결합성을 가질 수도 있다.
여기에 개시된 Sn-계 p-형 산화물 반도체들에서의 금속들의 상대적인 비들은 변할 수도 있으며, Sn (II) 은 p-형 산화물 반도체에서의 금속들의 총 몰량의 적어도 약 10% 이다. 예를 들어, Sn-M-O 는 Sn(x)M(1-x)Oz 로서 특징지워 질 수도 있고, x 는 적어도 0.3 이고, z 는 채용된 특정의 금속에 의존하는 비제로 수이다. 유사하게, Sn-M1-M2-O 는 Sn(x)M1(y1=1-x-y2)M2(y2=1-x-y1)Oz 로서 특징지워 질 수도 있고, x 는 적어도 0.3 이고, z 는 채용된 특정의 금속들에 의존하는 비제로 수이다.
여기에 개시된 조성 범위들은 터너리 또는 고차 화합물들에 대한 것이다. 마이너 컴포넌트들 (예를 들어, M, M1, M2, 또는 Sn (II)) 의 양은 도펀트의 양보다 더 크다. 그러나, 여기에 개시된 Sn-계 p-형 산화물들은 도핑되거나 도핑되지 않을 수도 있다. 도펀트들의 예들은 수소 및 금속들을 포함할 수 있다. 도펀트는 터너리 또는 고차 금속 산화물 화합물의 금속 양이온 구성요소보다 훨씬 더 낮은 레벨들에서 존재한다. 예를 들어, 식 AxByO 을 갖는 p-형 금속 산화물막에서, B 는 y 가 0.05 보다 작은 경우 도펀트로서 고려될 수도 있다. 도펀트는 또한 박막의 1% (원자) 보다 작은 것으로서 특징지워 질 수도 있다.
틴 (II) 옥사이드는 1 ㎠/V·s 이상의 그것의 상대적으로 높은 홀 이동도에 기인하여 유망한 p-형 금속 산화물 반도체이다. 이동도는 캐리어 (홀 또는 전자) 가 전계의 존재하에서 반도체를 통해 이동하는 방법을 특징짓고, μ = vd/E 로서 정의되며, 여기서 vd 는 전자들의 드리프트 속도이고, E 는 전계이다. 이동도는 홀 효과 특정들에 의해 결정 (및 홀 이동도로서 보고) 되거나 TFT 성능 측정들로부터 추출 (및 전계 효과 이동도로서 보고) 될 수도 있다. 예를 들어, 캐리어 이동도는 드레인 전류 (Id) 및 게이트 바이어스 (Vg) 의 실험적 측정들로부터 추출될 수도 있다. 전계 효과 이동도는 포화-모드 또는 선형-영역 측정들로부터 결정될 수 있다.
도 5 는 SnO 및 SnO2 에 대해서 뿐아니라 혼합된 원자가 (Sn (II) 및 Sn (IV)) 산화물 Sn3O4 에 대한 부분적 상태 밀도 (DOS) 를 도시한다. 부분적 DOS 는 재료들의 전자 구조들의 정성적 그림을 제공하고, SnO 의 실험적으로 관찰된 높은 이동도에 대한 통찰력을 제공한다. SnO 의 원자가 대역은 O 2p 및 Sn 5s 의 혼성 오비탈들에 의해 형성된다. 도 5 에 도시된 바와 같이, 원자가 대역 최대 (VBM; 0 eV 에서) 에서, O 2p 오비탈들과 구형 Sn 5s 오비탈의 실질적인 중첩이 존재한다. SnO 의 실험적으로 관찰된 높은 홀 이동도는, O 2p 오비탈과의 상당한 중첩을 갖는, 주요 캐리어 통로를 제공하는 구형 Sn 5s 오비탈에 기인한다고 생각된다. 대조적으로, VBM 에서, O 2p 오비탈은, Sn 5s 기여 또는 중첩 없이, SnO2 에 대해 우위를 차지한다. 이와 같이, SnO2 는 n-형 전도체이다. 혼합된 원자가 Sn3O4 산화물은 또한 O 2p 오비탈과 Sn 5s 오비탈의 중첩을 보여주지만; 혼합된 원자가 Sn3O4 의 제조는 어려울 수 있다.
이동도에 더하여, 반도체 재료는 밴드갭 및 결정화에 의해 특징지워 질 수도 있다. SnO 는 예를 들어 0.8 eV 의 간접 밴드갭 및 약 300 ℃ 의 결정화 온도를 갖는다.
일부 구현들에서, 여기에 제공된 터너리 또는 고차 Sn-계 p-형 산화물 화합물들은 구형 오비탈들로부터 VBM 으로의 기여들을 갖는 것을 특징으로 할 수도 있으며, 이것은 높은 홀 이동도를 야기한다. 일부 구현들에서, Sn-계 p-형 산화물들은 SnO 보다 더 큰 밴드갭들을 갖는다. 일부 구현들에서, Sn-계 p-형 산화물들은 SnO 보다 더 높은 결정화 온도들을 갖는다.
Sn-계 p-형 산화물 반도체들은 p-형 TFT 들에서 구현될 수 있다. 캐리어 이동도에 더하여, TFT 는 또한 소스와 드레인 사이에 도전 경로를 생성하는 최소 게이트-투-소스 전압 차분인 임계 전압 (Vth); 온/오프 전류비; 및 TFT 의 스위칭 거동의 측정인 서브임계 기울기를 특징으로 할 수도 있다. 더욱이, TFT 는 그것의 오프-전류를 특징으로 할 수도 있다. 오프-전류는 임계 전압 아래의 게이트 전극에서 누설 전류를 지칭한다. 누설 전류는 감소된 성능 특성들을 야기할 수 있다; 예를 들어, 디스플레이 디바이스 TFT 에서의 누설 전류는 화소 밝기에서의 변화, 잡음에서의 증가, 및 그레이스케일 셰이드들에서의 감소에서 나타날 수도 있다. 여러 구현들에 따르면, 높은 이동도 및 낮은 오프-전류들을 포함하는 TFT 특성들이 제공될 수도 있다.
도 6 은 여러 Sn (II)-계 터너리 산화물들에 대한 밀도-함수 이론 (DFT) 계산들로부터 결정된 의사 대역 다이어그램을 제공한다. 대역 구조 플롯은 파동 벡터 κ 를 갖는 에너지 E 의 변동을 보여준다. DFT 대역 구조 플롯들은 부정확한 정성적 밴드갭 결정들을 야기할 수 있는 계통적 에러들과 연관될 수도 있는 반면, 도 6 의 대역 구조 플롯들은 여기에 기술된 잠재적인 Sn-계 p-형 산화물 반도체들의 정성적 평가를 제공한다. 다음의 특성들이 평가될 수도 있다: 원자가 대역 (VB) 과 전도 대역 (CB) 사이의 갭의 존재 뿐아니라 대역 구조들의 형상. VB 과 CB 사이의 갭의 존재는 터너리 Sn (II)-계 산화물이 p-형 재료라는 것을 나타낸다. 원자가 대역 최대 (VBM) 에서의 플롯들의 형상들은 이동도에 대한 정보를 제공한다. 이것은 홀의 유효 질량이 VBM 곡률에 역비례하기 때문이며, 큰 곡률은 작은 곡률보다 더 작은 유효 질량 및 더 높은 이동도를 나타낸다.
SnWO4, SnPb2O4, Sn2TiO4, SnB4O7, Sn6SiO8, SnTaO3, SnMo4O6, SnNb2O6, Sn2Nb2O7 중, SnTaO3 및 SnMo4O6 에 대한 플롯들은 이들 터너리 산화물들이 p-형 도전성을 나타내지 않는다는 것을 나타낸다. SnMo4O6 의 경우, 이것은 임의의 밴드갭의 결핍으로부터 분명하며, 그 재료가 반도체라기 보다는 도전체라는 것을 나타낸다. SnTaO3 의 경우, 대역 구조 플롯은 그 터너리 산화물이 n-형 반도체라는 것을 나타내며, 페르미 준위가 전도 대역 최소 (conduction band minimum: CBM) 위에 위치된다.
나머지 플롯들은 W, Ti, Nb, B, Pb 및 Si 가 모두 여기에 개시된 Sn-계 p-형 산화물 반도체들의 구성요소들일 수도 있다는 것을 나타낸다. 먼저 SnWO4 로 가서, 밴드갭은 상당히 큰 대역 분산을 갖는 것으로 관찰된다. 이것은 또한 Sn2TiO4 및 SnB4O7 에 대해 사실이다. 이것은 M 이 W, Ti 또는 B 인 Sn-M-O 산화물들이 양호한 p-형 금속 산화물 반도체들이라는 것을 나타낸다. 이하에 더 논의되는 바와 같이, SnB4O7 에 대한 밴드갭은 상대적으로 넓지만, 그것은 그 산화물 내의 B 함유량을 조절함으로써 감소될 수도 있다.
Sn6SiO8 는 또한 상당히 큰 대역 분산을 갖는 밴드갭을 갖는다. SnNb2O6 및 Sn2Nb2O7 에 대한 플롯들은 p-형 전도를 나타내지만, VBM 에서의 상대적으로 작은 곡률은 더 작은 이동도를 나타낼 수도 있다. 유사하게, SnPb2O4 플롯은 상대적으로 작은 대역 분산을 갖는 p-형 전도를 나타낸다. 이들 결과들은 M 이 Nb, Pb 및 Si 인 Sn-M-O 산화물들이 또한 유용한 p-형 반도체들일 수도 있다는 것을 나타낸다.
도 5 를 참조하여 위에서 논의된 바와 같이, Sn 5s 오비탈은 SnO 의 VBM 에 기여한다. 여러 구현들에 따르면, Sn-계 p-형 산화물들은 그 산화물들의 VBM 에 대한 Sn 5s 오비탈 기여들을 포함한다. 도 7 은 Sn-B-O 산화물의 부분적 DOS 를 도시한다. 도 7 로부터 알 수 있는 바와 같이, Sn 5s 오비탈은 VBM 에 기여한다. 이것은 보통 그러한 s 오비탈 기여가 존재하지 않는 산화물 반도체들에 대해 이례적이고, Sn-B-O 산화물이 p-형 산화물 반도체라는 것을 나타낸다.
터너리 산화물 화합물들의 구성요소들의 상대적인 비들은 변할 수도 있고, 도 6 의 예들에 제한되지 않는다. 일부 구현들에서, Sn-M-O 화합물에서의 M 의 상대적인 양는 밴드갭을 변화시키기 위해 조정될 수도 있다. 예를 들어, 도 6 의 SnB4O7 대역 구조 플롯을 참조하면, 밴드갭은 상대적으로 넓다. 넓은 밴드갭 반도체들은 오프-전류를 감소시킬 수 있지만, 이동도가 손상을 받을 수 있다. Sn-B-O p-형 산화물에서의 B 의 상대적인 양은 밴드갭을 좁히기 위해 감소될 수도 있다. 유사하게, 임의의 Sn-M-O 산화물의 상대적인 양은 더 넓은 밴드갭을 제공하기 위해 조절될 수도 있다.
Sn(x)M(1-x)Oz 산화물의 경우, x 는 일부 구현들에서 적어도 0.2 일 수도 있다. 일부 구현들에서, x 는 약 0.2 에서 0.95 까지의 범위에 있을 수도 있다. 일부 구현들에서, x 는 적어도 0.3 일 수도 있다. 또한, 일부 구현들에서, x 는 0.3 에서 0.9 의 범위에 있을 수도 있다. M 이 B 인 일부 구현들에서, x 는 약 0.7 에서 0.9 까지의 범위에 있을 수도 있다. 일부 구현들에서, Sn:M 의 비 (원자) 는 약 0.1 과 9.5 사이, 또는 약 0.2 와 5 사이, 또는 약 1 과 5 사이, 또는 약 2 와 5 사이에 있을 수도 있다.
Sn(x)M1(y1=1-x-y2)M2 (y2=1-x-y1)Oz 산화물의 경우, x 는 일부 구현들에서, 적어도 0.2 일 수도 있다. 일부 구현들에서, x 는 약 0.2 에서 0.95 의 범위에 있을 수도 있다. 일부 구현들에서, x 는 적어도 0.3 일 수도 있다. 또한, 일부 구현들에서, x 는 0.3 에서 0.9 의 범위에 있을 수도 있다. 일부 구현들에서, Sn:(M1+M2) 의 비 (원자) 는 약 0.1 과 9.5 사이, 또는 약 0.2 와 5 사이, 또는 약 1 과 5 사이, 또는 약 2 와 5 사이에 있을 수도 있다.
상술된 바와 같이, 일부 구현들에서, Sn-계 p-형 산화물 반도체들은 상대적으로 낮은 오프-전류를 갖는 TFT 에서 구현될 수 있다. 도 8 은 바이너리 산화물 nc-SnO:H 의 p-채널을 갖는 TFT 와 비교하여 터너리 Sn-계 p-형 산화물들 a-Sn0.8-B0.2O 및 a-Sn0 .9-B0. 1O 의 p-채널들을 갖는 TFT 들에 대한 게이트-소스 전압 (VGS) 의 함수로서 드레인-소스 전류 (IDS) 를 도시한다. 양자의 막들은 실온에서 순수한 SnO 및 B-도핑된 SnO 의 세라믹스 타겟들을 사용하여 펄스 레이저 증착 (PLD) 에 의해 증착되었다. B-도핑된 SnO 타겟은 SnO 및 B2O3 를 사용하여 표준 고체-상태 반응 방법에 의해 준비되었다. 증착 후에, 막들은 수소-코팅 분위기에서 30 분 동안 250 ℃ 에서 열 어닐링이 수행되었다. 도 8 에서 알 수 있는 바와 같이, 터너리 Sn-B-O 산화물 TFT 들은 SnO TFT 보다 더 낮은 오프-전류들을 갖는다. 도 8 은 또한 오프-전류가 B 함유량을 증가시키거나 감소시킴으로써 조절될 수 있다는 것을 나타낸다.
여러 구현들에 따르면, 여기에 개시된 Sn-계 p-형 산화물 반도체들은 비정질 또는 결정질일 수도 있어서 단결정 및 다결정 재료들을 포함할 수 있다. 일부 구현들에서, 다결정 재료들은 나노결정도를 나타낼 수도 있다. 일부 구현들에서, 여기에 개시된 Sn-계 p-형 산화물 반도체들은 약 300 ℃ 인, SnO 의 결정화 온도보다 높은 결정화 온도들을 갖는다. 이것은 예를 들어 비정질 산화물 채널들을 갖는 p-채널 TFT 들의 제조를 위해 유용할 수 있다. 이하에 더 논의되는 바와 같이, 일부 구현들에서, Sn-계 p-형 산화물 반도체는 예를 들어 결함들을 감소시키기 위해 TFT 제조 동안 어닐링된다. 더 높은 결정화 온도들을 갖는 p-형 산화물 반도체 재료들은 결정화 없이 더 높은 어닐링 온도들을 허용할 수 있다.
도 9 는 일부 구현들에 따른 Sn-계 p-형 산화물 반도체 층을 제조하는 방법의 예를 도시하는 흐름도이다. 프로세스 (900) 는 상이한 순서들로 및/또는 상이한, 더 적거나 추가적인 동작들로 수행될 수도 있다. 일부 구현들에서, 프로세스 (900) 는 하나 이상의 프로세싱 챔버들 및 제어기를 참조하여 기술될 수도 있으며, 여기서 제어기는 여기에 기술된 임의의 동작들을 제어하도록 프로그램될 수도 있다.
프로세스 (900) 의 블록 (910) 에서, 기판이 제공된다. 기판은 유리 또는 플라스틱과 같은 실질적으로 투명한 재료를 포함하여, 임의의 기판 재료를 포함할 수 있다. 여기에서 사용되는 바와 같은 실질적인 투명도는 약 80% 이상, 또는 약 90% 이상과 같은 약 70% 이상의 가시광의 투과율로서 정의될 수 있다. (때때로 유리 플레이트들 또는 패널들로서 지칭되는) 유리 기판들은 보로실리케이트 유리, 소다 라임 유리, 포토글래스, 석영, Pyrex®, 또는 다른 적합한 유리 재료이거나 이들을 포함할 수도 있다. 폴리카보네이트, 아크릴, 폴리이미드, 폴리에틸렌 테레프탈레이트 (PET), 또는 폴리에테르 에테르 케톤 (PEEK) 기판과 같은 비유리 기판이 사용될 수 있다. 다른 적합한 기판 재료들은 유연성 기판 재료들을 포함할 수 있다. 일부 구현들에서, 기판은 수 미크론 내지 수백 미크론의 치수들을 가질 수 있다.
프로세스 (900) 의 블록 (920) 에서, Sn-계 p-형 산화물 반도체 층이 기판 위에 형성된다. p-형 금속 산화물 반도체들의 예들은 위에서 제공되고, Sn-W-O, Sn-Ti-O, Sn-B-O, Sn-Nb-O, Sn-Al-O, Sn-Ga-O, Sn-Sc-O, Sn-Y-O, Sn-Zr-O 및 Sn-Hf-O 를 포함하며, 여기서 Sn 은 Sn (II) 을 지칭한다. Sn-계 p-형 산화물 반도체 층은 게이트 전극과 정렬된 또는 정렬될 채널 영역을 포함할 수 있으며, 여기서 그 채널 영역은 산화물 반도체 층의 소스 영역과 드레인 영역 사이에 있다. 일부 구현들에서, Sn-계 p-형 산화물 반도체 층은 약 10 nm 와 약 100 nm 사이의 두께일 수 있다. 블록 (920) 은 물리 기상 증착 (PVD) 프로세스들, 화학적 기상 증착 (CVD) 프로세스들, 및 원자층 증착 (ALD) 프로세스들을 포함하는, 증착되는 재료에 적절한 임의의 방법에 의한 Sn-계 p-형 산화물 반도체 층의 증착을 수반할 수 있다. PVD 프로세스들은 열 증착, 스퍼터 증착 및 펄스 레이저 증착 (PLD) 프로세스들을 포함한다. 예를 들어, Sn-M-O 는 SnO 타겟 및 MO 타겟을 스퍼터링하거나 Sn-M-O 타겟을 스퍼터링함으로써 증착될 수도 있다. 터너리 Sn-계 p-형 산화물 반도체들을 형성하는 ALD 프로세스들은 도 10 및 도 11 을 참조하여 이하에 더 논의된다.
프로세스 (900) 의 블록 (930) 에서, Sn-계 p-형 산화물 반도체 층은 선택적으로 열적으로 어닐링된다. Sn-계 p-형 산화물 반도체 층은 산소 또는 수소 분위기와 같은 임의의 적절한 분위에서 어닐링될 수도 있다. 예를 들어, p-형 산화물 반도체 층은 약 250 ℃ 와 400℃ 사이의 범위에 있는 온도들에서 H2-함유 프로세스 가스에 노출될 수도 있다.
일부 구현들에서, 프로세스는 Sn-계 p-형 산화물 반도체 층상에 하나 이상의 유전체 층들 또는 금속 층들을 형성하는 것으로 계속될 수 있다. 예를 들어, 일부 구현들에서, 산화물 또는 질화물과 같은 유전체 층이 Sn-계 p-형 산화물 반도체 층 위에 형성되어, 그 유전체 층이 Sn-계 p-형 산화물 반도체 층과 접촉하고 있도록 한다. 유전체 층은 예를 들어 패시베이션 층, 게이트 유전체 층, 및 에칭 스톱 층 중 하나 일 수도 있다. 유전체 층은 SiO2 또는 Al2O3 와 같은 산화물들, 및 질화물들을 포함하는 임의의 적합한 재료를 포함할 수 있다. 일부 구현들에서, 유전체 층은 약 10 nm 와 약 1000 nm 사이의 두께, 예를 들어 약 300 nm 와 약 500 nm 사이의 두께일 수 있다. Sn-계 p-형 산화물 반도체 층 및 유전체 층은 TFT 의 부분을 형성할 수 있다.
일부 구현들에서, 프로세스 (900) 는 Sn-계 p-형 산화물 반도체 층의 소스 영역상에 소스 전극을 형성하는 것 및 Sn-계 p-형 산화물 반도체 층의 드레인 영역상에 드레인 전극을 형성하는 것을 더 포함한다. 소스 전극 및 드레인 전극을 형성하기 위해, 소스 전극 및 드레인 전극이 에칭될 수도 있다. 따라서, 프로세스 (900) 는 Sn-계 p-형 산화물 반도체 층의 채널 영역을 노출시키기 위해 소스 전극 및 드레인 전극을 에칭하는 것을 더 포함할 수 있다. 일부 구현들에서, 유전체 층을 형성하는 것은 소스 전극 및 드레인 전극을 형성하기 전에 발생한다. 이것은 유전체 층이 에칭 스톱 층 또는 게이트 유전체인 경우들을 포함할 수 있다. 일부 구현들에서, 유전체 층을 형성하는 것은 소스 전극 및 드레인 전극을 형성한 후에 발생할 수 있다. 이것은 유전체 층이 TFT 를 보호하기 위해 소스 전극 및 드레인 전극 위에 형성된 패시베이션 층인 경우들을 포함할 수 있다.
일부 구현들에서, 프로세스 (900) 는 기판 위에 게이트 전극을 형성하는 것을 더 포함한다. 일부 구현들에서, 게이트 전극은 기판상에 형성될 수도 있고, 게이트 유전체는 보텀 게이트 TFT 에 대한 게이트 전극상에 형성될 수도 있다. 일부 구현들에서, 유전체 산화물 층은 게이트 유전체로서 작용할 수도 있고, 게이트 전극은 탑 게이트 TFT 에 대한 게이트 유전체 위에 형성될 수도 있다.
일부 구현들에서, 프로세스 (900) 의 블록 (920) 은 Sn-계 p-형 산화물 반도체 층의 ALD 증착을 수반한다. ALD 프로세스들은 매 층 기반으로 막들을 증착하기 위해 표면 매개된 (surface-mediated) 증착 반응들을 사용할 수도 있다. 제 1 반응물은 기판 위로 지향될 수 있으며, 제 1 반응물의 적어도 일부는 층을 형성하기 위해 기판의 표면 상으로 화학 흡착 또는 물리 흡착한다. 그 층은 흡착된 반응물 분자의 모노레이어 또는 서브-모노레이어일 수도 있지만, 반드시 그렇지는 않다. 증착은 일단 포화된 층이 증착되면 반응물이 표면상에 계속 흡착하지 않도록 자기-제한적 (self-limited) 일 수도 있다. 일부 구현들에서, ALD 프로세스는 서브-포화된 레짐에서 수행될 수도 있다. 그러한 프로세스들에서, 반응물들 중 하나 이상은 서브-포화된 흡착된 층이 기판 표면 상에 형성되도록 제한될 수도 있다.
Sn-계 p-형 산화물들의 증착의 경우, 사용될 수도 있는 반응물들은 비스[비스(트리메틸실릴)아미노]틴 (II), 틴 (II) 아세틸아세토네이트, 및 틴 (II) 2,4-펜타네디오네이트와 같은 틴 (II)-계 유기 전구체들을 포함한다. 또한 사용될 수도 있는 비스(N,N'-디이소프로필아세트아미디네이토)틴 (II) 및 틴 (II) 아미디네이트들 (rac-1,3-디-tert-부틸-4,5-디메틸-1,3-디아자-2-스태나시클로펜탄-2-일리딘) 과 같은 N-헤테로사이클릭 스태닐렌 화합물들의 예들의 합성들이 Sang Bok Kim et al., Chem. Mater. 2014, 26, 3065-3073 에 기술되어 있다.
Sn-Ti-O 산화물들의 ALD 증착에서 사용될 수도 있는 티타늄 전구체들의 예들은 테트라키스(디에틸아미도)티타늄(IV), 비스(tert-부틸시클로펜타디에닐)티타늄(IV) 디클로라이드, 및 티타늄(IV) 디이소프로폭사이드비스(2,2,6,6-테트라메틸-3,5-헵타네디오네이트), 테트라에톡시티타늄, 테트라메톡시티타늄, 및 테트라이조프로폭시티타늄과 같은 유기티탄 화합물들을 포함한다. Sn-W-O 산화물들의 ALD 증착에서 사용될 수도 있는 텅스텐 전구체들의 예들은 텅스텐 헥사플루오라이드, 텅스텐 헥사클로라이드, 및 텅스텐 헥사카르보닐을 포함한다. 일부 구현들에서, 텅스텐 비스(알킬이미노)비스(알킬아미노) 화합물들 (예를 들어, 비스(tert-부틸이미노)비스(디메틸아미노)텅스텐(VI) 및 헥사키스(디메틸아미도)텅스텐(VI)) 과 같은 유기텅스텐 화합물들이 사용될 수도 있다. Sn-B-O 산화물들의 ALD 증착에서 사용될 수도 있는 붕소 전구체들의 예들은 보론 트리브로마이드 및 보레인 (BH3), 디보레인 (B2H6), 트리보레인 (B3H7) 을 포함하는 보레인들을 포함한다. Sn-Nb-O 산화물들의 ALD 증착에서 사용될 수도 있는 니오븀 전구체들의 예들은 니오븀(V) 에톡시드 및 트리(디에틸아미도)(tert-부틸이미도)니오븀(V) 과 같은 유기니오븀 화합물들을 포함한다.
ALD 증착된 Sn-계 막들로 포함될 수도 있는 다른 화합물들은 Hf, Si, Al, Ga, Sc, Y, 및 Zr 을 포함할 수 있다. ALD 증착에 적절한 임의의 전구체가 그러한 구현들에서 사용될 수도 있다.
채용될 수도 있는 산화제들의 예들은 산소 (O2), 오존 (O3), 물 (H2O), 과산화수소 (H2O2) 및 이들의 조합들을 포함한다. 일부 구현들에서, 물 또는 과산화수소와 같은 수소-함유 산화제가 채용된다. 그러한 산화제는, 일부 구현들에서, 증착된 층에 대한 수소 소스일 수도 있다.
일부 구현들에서, Sn-계 p-형 산화물 반도체 층을 증착하는 것은 n-형 금속 산화물 반도체 또는 산화물 절연체라기 보다는 p-형 산화물 반도체가 증착 동안 형성되도록 온도를 제어하는 것을 수반한다. 일부 구현들에서, 상대적으로 약한 산화제가 p-형 반도체의 형성을 용이하게 하기 위해 (단독으로 또는 더 강한 산화제의 희석제로서) 채용될 수도 있다. 약한 산화제들의 예들은 물, 이산화탄소 (CO2), 일산화탄소 (CO), 메탄올 (CH3OH), 에탄올 (C2H6OH), 이소프로필 알콜 (C3H7OH) 및 이들의 조합들을 포함한다.
일부 구현들에서, 플라즈마 에너지가 하나 이상의 반응물 펄스들 동안 적용될 수도 있다. 예를 들어, 사이클은 다음의 시퀀스를 포함할 수도 있다: 금속 반응물들 (플라즈마 오프)/퍼지/산화제 (플라즈마 온)/퍼지. 일부 구현들에서, 플라즈마는 막으로의 수소 병합을 용이하게 하기 위해 수소-함유 산화제 동안 적용될 수도 있다. 일부 구현들에서, 산화제 펄스들 동안 적용된 플라즈마 에너지와 함께, p-형 금속 산화물 박막의 ALD 증착 동안의 상대적으로 낮은 온도 (예를 들어, 약 300 ℃ 이하, 약 250 ℃ 이하, 또는 약 200 ℃ 이하).
여러 반응물 펄스 시퀀스들이 ALD 에 의해 터너리 또는 고차 Sn-계 p-형 산화물 반도체 층들을 증착하기 위해 채용될 수도 있다. 도 10 및 도 11 은 일부 구현들에 따른 터너리 Sn-계 p-형 산화물 반도체 층들을 제조하는 ALD 방법들의 예들을 도시하는 흐름도들이다. 도 10 및 도 11 에 개시된 방법들은 쿼터너리 또는 고차 Sn-계 p-형 산화물 반도체 층들을 증착하기 위해 연장될 수도 있다.
먼저 도 10 을 참조하면, 프로세스 (1000) 의 블록 (1010) 에서, 기판이 제공된다. 기판은 도 9 의 블록 (910) 을 참조하여 상술된 바와 같은 임의의 기판 재료를 포함할 수 있다. 프로세스 (1000) 의 블록 (1020) 에서, 기판은 기판상에 반응물의 흡착층을 형성하기 위해 Sn(II)-함유 반응물의 펄스에 노출된다.
프로세스 (1000) 의 블록 (1030) 에서, Sn(II)-함유 반응물의 흡착층을 포함하는 기판이 제 2 금속-함유 반응물의 흡착층을 형성하기 위해 제 2 금속-함유 반응물 펄스에 노출된다. 제 2 금속-함유 반응물들의 예들은 W, Ti, Nb 또는 B 반응물을 포함하며, 다른 예들이 위에 주어진다.
프로세스 (1000) 의 블록 (1040) 에서, 기판은 반응물들의 흡착층들과 반응하고 터너리 Sn-계 p-형 산화물 반도체층을 형성하도록 산화제 펄스에 노출된다. 프로세스 (1000) 의 블록 (1050) 에서, 블록들 (1020 내지 1040) 이 터너리 Sn-계 p-타입 산화물 반도체 층의 원하는 두께가 달성될 때까지 반복된다.
일부 구현들에서, 블록들 (1020 및 1030) 은 Sn(II)-함유 반응물 및 제 2 금속-함유 반응물들이 동시에 도입되어, 이들 반응물들 양자 모두를 포함하는 흡착층을 형성하도록 수행될 수도 있다.
도 11 에서, 프로세스 (1100) 의 블록 (1110) 에서, 도 9 및 도 10 을 참조하여 상술된 바와 같이, 기판이 제공된다. 프로세스 (1100) 의 블록 (1120) 에서, 기판은 기판상에 Sn (II)-함유 반응물의 흡착층을 형성하기 위해 Sn (II)-함유 반응물 펄스에 노출된다. Sn (II)-함유 반응물들의 예들은 위에서 주어진다. 프로세스 (1100) 의 블록 (1130) 에서, 기판은 Sn (II)-함유 반응물의 흡착층과 반응하도록 산화제 펄스에 노출된다. 프로세스 (1100) 의 블록 (1140) 에서, 블록들 (1120 및 1130) 이 선택적으로 1회 이상 반복된다. 프로세스 (1100) 의 블록 (1150) 에서, 기판은 제 2 금속-함유 반응물의 흡착층을 형성하기 위해 제 2 금속-함유 반응물 펄스에 노출된다. 제 2 금속-함유 반응물들의 예들은 W, Ti, Nb 또는 B 반응물을 포함하며, 다른 예들이 위에 주어진다. 프로세스 (1100) 의 블록 (1160) 에서, 기판은 제 2 금속-함유 반응물의 흡착층과 반응하고 터너리 Sn-계 p-형 산화물 반도체 층을 형성하도록 산화제 펄스에 노출된다. 프로세스 (1100) 의 블록 (1170) 에서, 블록들 (1150 및 1160) 은 선택적으로 1회 이상 반복된다. 프로세스 (1100) 의 블록 (1180) 에서, 블록들 (1120 내지 1170) 이 터너리 Sn-계 p-형 산화물 반도체층의 원하는 두께가 달성될 때까지 반복된다.
여러 구현들에 따르면, Sn (II)-함유 반응물 및 제 2 금속-함유 반응물들의 상대적인 비들은 변화하는 흐름 레이트들, 도즈 시간들, 또는 반응물 펄스들의 농도들 뿐아니라, 이들 펄스들 각각을 포함하는 사이클들의 수에 의해 제어될 수도 있다.
일부 구현들에서, 위에 개시된 Sn-계 p-형 산화물 반도체 층은 p-형 TFT 및 n-형 TFT 를 포함하는 CMOS TFT 디바이스의 부분을 형성할 수도 있다. 도 12 는 일부 구현들에 따른 CMOS TFT 디바이스를 도시하는 단면도의 예이다. 도 12 에서, CMOS TFT 디바이스 (1200) 는 기판 (1210) 상에 p-형 탑 게이트 TFT (1202a) 및 n-형 탑 게이트 TFT (1202b) 를 포함한다. 기판들의 예들은 위에 기재되어 있다. 도 12 의 예에서, p-형 탑 게이트 TFT (1202a) 및 n-형 탑 게이트 TFT (1202b) 는 유전체 층 (1211) 상에 형성된다; 일부 구현들에서, 그러나, 그것들은 도 4b 의 예에서와 같이 기판 (1210) 상에 형성될 수도 있다.
p-형 탑 게이트 TFT (1202a) 는 채널 영역 (1240a) 과 소스 및 드레인 영역들 (1242a) 을 포함하는 터너리 또는 고차 Sn-계 p-형 산화물 반도체 층을 포함한다. 소스 및 드레인 전극들 (1270a) 은 Sn-계 p-형 산화물 반도체 층의 소스 및 드레인 영역들 (1242a) 와 접촉하고, 게이트 전극 (1220a) 은 게이트 유전체 (1230a) 위에 놓인다. p-형 탑 게이트 TFT (1202a) 의 Sn-계 p-형 산화물 반도체 층은 상술된 Sn-계 p-형 산화물들 중 임의의 것을 포함할 수도 있다.
n-형 탑 게이트 TFT (1202b) 는 채널 영역 (1240b) 과 소스 및 드레인 영역들 (1242b) 를 포함하는 n-형 금속 산화물 반도체 층을 포함한다. 소스 및 드레인 전극들 (1270b) 는 n-형 금속 산화물 층의 소스 및 드레인 영역들 (1242b) 와 접촉하고, 게이트 전극 (1220b) 은 게이트 유전체 (1230b) 위에 놓인다. 소스 및 드레인 전극들 (1270a 및 1270b) 은 p-형 탑 게이트 TFT (1202a) 및 n-형 탑 게이트 TFT (1202b) 를 분리하는 유전체 층 (1280) 에 형성될 수도 있다.
일부 구현들에서, n-형 금속 산화물 반도체는 비정질이고, 인듐 (In)-함유, 아연 (Zn)-함유, 주석 (Sn)-함유, 하프늄 (Hf)-함유, 및 갈륨 (Ga)-함유 산화물 반도체들을 포함할 수 있다. n-형 비정질 산화물 반도체들의 예들은 InGaZnO, InZnO, InHfZnO, InSnZnO, SnZnO, InSnO, GaZnO, 및 ZnO 를 포함한다.
일부 구현들에서, CMOS TFT 는 도 4a 를 참조하여 상술된 바와 같은 보텀 게이트 TFT 들을 포함한다. 도 12 의 예에 도시된 바와 같은, CMOS TFT 디바이스는 예를 들어 디스플레이 디바이스의 구동 회로의 부분으로서 사용될 수도 있다.
일부 구현들에서, 터너리 Sn-계 p-형 산화물 반도체 층은 유연성 기판 상에 형성된 올-산화물 CMOS TFT 디바이스에서 구현될 수도 있다. 도 13a 는 일부 구현들에 따른 유연성 기판상의 올-산화물 CMOS 인버터를 도시하는 개략도의 예이다. 올-산화물 CMOS 인버터 (1300) 는 유연성 PET 기판상에 a-IGZO n-채널 TFT 및 p-채널 Sn-M-O p-채널 TFT 를 포함한다. 올-산화물 CMOS 인버터는 산화물 채널들의 상대적으로 높은 이동도에 기인하여 높은 차단 주파수들을 가질 수도 있다.
도 13b 및 도 13c 는 SiO2/n+ Si 기판상에 p-채널 SnO:H TFT 및 n-채널 a-IGZO TFT 를 포함하는 올-산화물 CMOS 인버터 회로 (1350) 에 대한 실험 데이터를 도시한다. 도 13b 는 각각 p-채널 SnO:H TFT 및 n-채널 a-IGZO TFT 에 대한 전류-전압 곡선들 (1352 및 1354) 을 보여준다. 포화 이동도 μs 는 n-채널에 대해 약 9 ㎠/Vs 및 p-채널에 대해 약 2 ㎠/Vs 이다. 도 13c 는 올-산화물 CMOS 인버터의 전압 전달 특성들 (VTC) 을 보여준다. 그것은 풀 스윙 (full swing) 을 갖는 클리어 인버터 액션을 보여준다. dVOUT/dVIN 으로서 정의된 전압 이득은 Vdd = 7 V 에서 최대 13 보다 컸다. 도 13b 및 도 13c 에서의 데이터는 수소첨가 SnO p-채널을 반영하지만, 유사한 이동도들 및 전달 특성들이 상술된 바와 같은 터너리 Sn-계 p-채널 TFT 에 대해 관찰될 것이다.
도 14a 및 도 14b 는 여기에 기술된 바와 같은 복수의 IMOD 디스플레이 엘리먼트들 및 TFT 를 포함하는 디스플레이 디바이스 (40) 를 도시하는 시스템 블록도들이다. 디스플레이 디바이스 (40) 는 예를 들어 스마트 폰, 셀룰러 또는 이동 전화일 수 있다. 그러나, 디스플레이 디바이스 (40) 의 동일한 컴포넌트들 또는 이들의 약간의 변형들은 또한 텔레비젼들, 컴퓨터들, 태블릿들, e-리더들, 핸드-헬드 디바이스들 및 휴대용 미디오 디바이스들과 같은 여러 타입들의 디스플레이 디바이스들을 예시한다.
디스플레이 디바이스 (40) 는 하우징 (41), 디스플레이 (30), 안테나 (43), 스피커 (45), 입력 디바이스 (48) 및 마이크로폰 (46) 을 포함한다. 하우징 (41) 은 주입 몰딩, 및 진공 성형을 포함하는 임의의 다양한 제조 프로세스들로부터 형성될 수 있다. 또한, 하우징 (41) 은 상이한 컬러의, 또는 상이한 로고들, 그림들, 또는 기호들을 포함하는 다른 제거가능한 부분들과 교환될 수도 있는 제거가능 부분들 (도시하지 않음) 을 포함할 수 있다.
디스플레이 (30) 는 여기에 기술된 바와 같은 쌍-안정 또는 아날로그 디스플레이를 포함하는 임의의 다양한 디스플레이들일 수도 있다. 디스플레이 (30) 는 또한 플라즈마, EL, OLED, STN LCD, 또는 TFT LCD 와 같은 평판 디스플레이, 또는 CRT 또는 다른 튜브 디바이스와 같은 비평판 디스플레이를 포함하도록 구성될 수 있다. 또한, 디스플레이 (30) 는 여기에 기술된 바와 같이 IMOD-계 디스플레이를 포함할 수 있다.
디스플레이 디바이스 (40) 의 컴포넌트들은 도 8a 에 개략적으로 도시된다. 디스플레이 디바이스 (40) 는 하우징 (41) 을 포함하고 그것에 적어도 부분적으로 엔클로징된 추가적인 컴포넌트들을 포함할 수 있다. 예를 들어, 디스플레이 디바이스 (40) 는 송수신기 (47) 에 커플링될 수 있는 안테나 (43) 를 포함하는 네트워크 인터페이스 (27) 를 포함한다. 네트워크 인터페이스 (27) 는 디스플레이 디바이스 (40) 상에 디스플레이될 수 있는 이미지 데이터에 대한 소스일 수도 있다. 이에 따라, 네트워크 인터페이스 (27) 는 이미지 소스 모듈의 일 예이지만, 프로세서 (21) 및 입력 디바이스 (48) 가 또한 이미지 소스 모듈로서 작용할 수도 있다. 송수신기 (47) 는 컨디셔닝 하드웨어 (52) 에 연결되는 프로세서 (21) 에 연결된다. 컨디셔닝 하드웨어 (52) 는 신호를 컨디셔닝 (예를 들어, 신호를 필터링 또는 다르게는 조작) 하도록 구성될 수도 있다. 컨디셔닝 하드웨어 (52) 는 스피커 (45) 및 마이크로폰 (46) 에 연결될 수 있다. 프로세서 (21) 는 또한 입력 디바이스 (48) 및 구동기 제어기 (29) 에 연결될 수 있다. 구동기 제어기 (29) 는 프레임 버퍼 (28) 에, 및 차례로 디스플레이 어레이 (30) 에 커플링될 수 있는 어레이 구동기 (22) 에 커플링될 수 있다. 도 8a 에 구체적으로 도시되지 않는 엘리먼트들을 포함하는, 디스플레이 디바이스 (40) 내의 하나 이상의 엘리먼트들은 메모리 디바이스로서 기능하도록 구성될 수 있고, 프로세서 (21) 와 통신하록 구성될 수 있다. 일부 구현들에서, 파워 서플라이 (50) 는 특정의 디스플레이 디바이스 (40) 설계에서 실질적으로 모든 컴포넌트들에 전력을 제공할 수 있다.
네트워크 인터페이스 (27) 는 디스플레이 디바이스 (40) 가 네트워크를 통해 하나 이상의 디바이스들과 통신할 수 있도록 안테나 (43) 및 송수신기 (47) 를 포함한다. 네트워크 인터페이스 (27) 는 또한 예를 들어 프로세서 (21) 의 데이터 프로세싱 요건들을 경감시키는 일부 프로세싱 능력들을 가질 수도 있다. 안테나 (43) 는 신호들을 송신 및 수신할 수 있다. 일부 구현들에서, 안테나 (43) 는 IEEE 16.11(a), (b), 또는 (g) 를 포함하는 IEEE 16.11 표준, 또는 IEEE 802.11a, b, g, n, 및 이들의 다른 구현들을 포함하는 IEEE 802.11 표준에 따라 RF 신호들을 송신 및 수신한다. 일부 다른 구현들에서, 안테나 (43) 는 블루투스® 표준에 따라 RF 신호들을 송신 및 수신한다. 셀룰러 전화의 경우에, 안테나 (43) 는 코드 분할 다중 접속 (CDMA), 주파수 분할 다중 접속 (FDMA), 시간 분할 다중 접속 (TDMA), 이동 통신을 위한 글로벌 시스템 (GSM), GSM/일반 패킷 무선 서비스 (GPRS), 인핸스드 데이터 GSM 환경 (EDGE), 지상 트렁크드 라디오 (TETRA), 광대역-CDMA (W-CDMA), 에볼루션 데이터 옵티마이즈드 (EV-DO), 1xEV-DO, EV-DO Rev A, EV-DO Rev B, 고속 패킷 접속 (HSPA), 고속 다운링크 패킷 접속 (HSDPA), 고속 업링크 패킷 접속 (HSUPA), 진화된 고속 패킷 접속 (HSPA+), 롱 텀 에볼루션 (LTE), AMPS, 또는 3G, 4G 또는 5G 기술을 이용하는 시스템과 같은 무선 네트워크 내에서 통신하기 위해 사용되는 다른 기지의 신호들을 수신하도록 설계될 수 있다. 송수신기 (47) 는 그들이 프로세서 (21) 에 의해 수신되고 프로세서 (21) 에 의해 더욱 조작될 수도 있도록 안테나 (43) 로부터 수신된 신호들을 프리-프로세싱할 수 있다. 송수신기 (47) 는 또한 그들이 안테나 (43) 를 통해 디스플레이 디바이스 (40) 로부터 송신될 수도 있도록 프로세서 (21) 로부터 수신된 신호들을 프로세싱할 수 있다.
일부 구현들에서, 송수신기 (47) 는 수신기에 의해 대체될 수 있다. 또한, 일부 구현들에서, 네트워크 인터페이스 (27) 는 프로세서 (21) 로 전송될 이미지 데이터를 저장 또는 생성할 수 있는 이미지 소스에 의해 대체될 수 있다. 프로세서 (21) 는 디스플레이 디바이스 (40) 의 전체 동작을 제어할 수 있다. 프로세서 (21) 는 네트워크 인터페이스 (27) 또는 이미지 소스로부터 압축된 이미지 데이터와 같은 데이터를 수신하고, 그 데이터를 미가공 (raw) 이미지 데이터로 또는 미가공 이미지 데이터로 용이하게 프로세싱될 수 있는 포맷으로 프로세싱한다. 프로세서 (21) 는 그 프로세싱된 데이터를 구동기 제어기 (29) 로 또는 저장을 위해 프레임 버퍼 (28) 로 전송할 수 있다. 미가공 데이터는 통상적으로 이미지 내의 각 위치에서의 이미지 특성들을 식별하는 정보를 지칭한다. 예를 들어, 그러한 이미지 특성들은 컬러, 포화도 및 그레이-스케일 레벨을 포함할 수 있다.
프로세서 (21) 는 디스플레이 디바이스 (40) 의 동작을 제어하기 위해 마이크로제어기, CPU, 또는 로직 유닛을 포함할 수 있다. 컨디셔닝 하드웨어 (52) 는 스피커 (45) 로 신호들을 송신하기 위한 그리고 마이크로폰 (46) 으로부터 신호들을 수신하기 위한 증폭기들 및 필터들을 포함할 수도 있다. 컨디셔닝 하드웨어 (52) 는 디스플레이 디바이스 (40) 내의 별도의 컴포넌트들일 수도 있거나, 프로세서 (21) 또는 다른 컴포넌트들 내에 포함될 수도 있다.
구동기 제어기 (29) 는 프로세서 (21) 로부터 직접 또는 프레임 버퍼 (28) 로부터 프로세서 (21) 에 의해 생성된 미가공 이미지 데이터를 취할 수 있고, 어레이 구동기 (22) 로의 고속 송신을 위해 적절하게 그 미가공 이미지 데이터를 재포맷할 수 있다. 일부 구현들에서, 구동기 제어기 (29) 는 그것이 디스플레이 어레이 (30) 를 가로질러 스캐닝하기에 적합한 시간 순서를 갖도록 래스터-형 포맷을 갖는 데이터 흐름으로 그 미가공 이미지 데이터를 재포맷할 수 있다. 그 후, 구동기 제어기 (29) 는 어레이 구동기 (22) 로 그 포맷된 정보를 전송한다. LCD 제어기와 같은 구동기 제어기 (29) 는 종종 스탠드얼론 집적회로 (IC) 로서 시스템 프로세서 (21) 와 연관되지만, 그러한 제어기들은 다수의 방식들로 구현될 수도 있다. 예를 들어, 제어기들은 하드웨어로서 프로세서 (21) 에 임베딩되거나, 소프트웨어로서 프로세서 (21) 에 임베딩되거나, 또는 어레이 구동기 (22) 와 하드웨어에서 완전히 통합될 수도 있다.
어레이 구동기 (22) 는 구동기 제어기 (29) 로부터 그 포맷된 정보를 수신하고, 디스플레이의 x-y 매트릭스의 디스플레이 엘리먼트들로부터 오는 수백, 및 때때로 수천개 (또는 그 이상) 의 리드들로 초당 다수 회 인가되는 파형들의 병렬 세트로 비디오 데이터를 재포맷할 수 있다.
일부 구현들에서, 구동기 제어기 (29), 어레이 구동기 (22), 및 디스플레이 어레이 (30) 는 여기에 기술된 임의의 타입들의 디스플레이들에 적절하다. 예를 들어, 구동기 제어기 (29) 는 종래의 디스플레이 제어기 또는 쌍-안정 디스플레이 제어기 (예를 들어, IMOD 디스플레이 엘리먼트 제어기) 일 수 있다. 추가적으로, 어레이 구동기 (22) 는 종래의 구동기 또는 쌍-안정 디스플레이 구동기 (예를 들어, IMOD 디스플레이 엘리먼트 구동기)일 수 있다. 게다가, 디스플레이 어레이 (30) 는 종래의 디스플레이 어레이 또는 쌍-안정 디스플레이 어레이 (예를 들어, IMOD 디스플레이 엘리먼트들의 어레이를 포함하는 디스플레이) 일 수 있다. 일부 구현들에서, 구동기 제어기 (29) 는 어레이 구동기 (22) 와 통합될 수 있다. 그러한 구현은 고도로 집적된 시스템들, 예를 들어 이동 전화들, 휴대용 전자 디바이스들, 시계들 또는 작은 면적 디스플레이들에서 유용할 수 있다.
일부 구현들에서, 입력 디바이스 (48) 는 예를 들어 사용자가 디스플레이 디바이스 (40) 의 동작을 제어하는 것을 허용하도록 구성될 수 있다. 입력 디바이스 (48) 는 QWERTY 키보드 또는 전화 키패드와 같은 키패드, 버튼, 스위치, 록커, 터치-감지 스크린, 디스플레이 어레이 (30) 와 통합된 터치-감지 스크린, 또는 압력- 또는 열-감지 막을 포함할 수 있다. 마이크로폰 (46) 은 디스플레이 디바이스 (40) 에 대한 입력 디바이스로서 구성될 수 있다. 일부 구현들에서, 마이크로폰 (46) 을 통한 음성 커맨드들이 디스플레이 디바이스 (40) 의 동작들을 제어하기 위해 사용될 수 있다.
파워 서플라이 (50) 는 다양한 에너지 저장 디바이스들을 포함할 수 있다. 예를 들어, 파워 서플라이 (50) 는 니켈-카드뮴 배터리 또는 리튬-이온 배터리와 같은 재충전가능한 배터리일 수 있다. 재충전가능 배터리를 사용하는 구현들에서, 그 재충전가능 배터리는 예를 들어 벽 소켓 또는 태양발전 디바이스 또는 어레이로부터 오는 전력을 사용하여 충전가능할 수도 있다. 대안적으로, 재충전가능 배터리는 무선으로 충전가능할 수 있다. 파워 서플라이 (50) 는 또한 플라스틱 솔라 셀 또는 솔라-셀 페인트를 포함하는, 재생가능한 에너지 소스, 커패시터, 또는 솔라 셀일 수 있다. 파워 서플라이 (50) 는 또한 벽 아울렛으로부터 전력을 수신하도록 구성될 수 있다.
일부 구현들에서, 제어 프로그램능력이 전자 디스플레이 시스템 내의 수개의 장소들에 위치될 수 있는 구동기 제어기 (29) 에 상주한다. 일부 구현들에서, 제어 프로그램능력이 어레이 구동기 (22) 에 상주한다. 상술된 최적화는 임의의 수의 하드웨어 및/또는 소프트웨어 컴포넌트들로 및 여러 구성들로 구현될 수도 있다.
여기에 개시된 구현들과 관련하여 설명된 다양한 예시적인 로직들,로직 블록들, 모듈들, 회로들 및 알고리즘 단계들은 전자 하드웨어, 컴퓨터 소프트웨어, 또는 양자의 조합들로서 구현될 수도 있다. 하드웨어 및 소프트웨어의 교환가능성은 일반적으로 기능성의 면에서 기술되었고, 상술된 여러 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들에서 예시되었다. 그러한 기능성이 하드웨어로 또는 소프트웨어로 구현되는지 여부는 특정의 애플리케이션 및 전체 시스템에 부과된 설계 제약들에 달려 있다.
여기에 개시된 양태들과 관련하여 설명된 다양한 예의 로직들, 로직 블록들, 모듈들, 및 회로들을 구현하기 위해 사용되는 하드웨어 및 데이터 프로세싱 장치는 범용 단일- 또는 멀티-칩 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로 (ASIC), 필드 프로그램가능 게이트 어레이 (FPGA) 또는 다른 프로그램가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들 또는 본원에서 설명된 기능들을 수행하도록 설계된 그 임의의 조합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서, 또는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합, 예컨대, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로서 구현될 수도 있다. 일부 구현들에서, 특정의 단계들 및 방법들은 주어진 기능에 특정된 회로에 의해 수행될 수도 있다.
하나 이상의 양태들에서, 기술된 기능들은 본 명세서에서 개시된 구조들을 포함하는 하드웨어, 디지털 전자 회로, 컴퓨터 소프트웨어, 펌웨어, 및 그들의 구조상 등가물들에서, 또는 이들의 임의의 조합에서 구현될 수도 있다. 본 명세서에 기술된 주제의 구현들은 또한 하나 이상의 컴퓨터 프로그램들, 즉 데이터 프로세싱 장치에 의한 실행을 위해, 또는 데이터 프로세싱 장치의 동작을 제어하기 위해 컴퓨터 저장 매체상에 인코딩된 컴퓨터 프로그램 명령들의 하나 이상의 모듈들로서 구현될 수 있다.
소프트웨어로 구현되는 경우, 이 기능들은 컴퓨터 판독가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나 또는 송신될 수도 있다. 여기에 개시된 방법 또는 알고리즘의 단계들은 컴퓨터 판독가능 매체상에 상주할 수도 있는 프로세서 실행가능 소프트웨어 모듈에서 구현될 수도 있다. 컴퓨터 판독가능 매체들은 한 장소로부터 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체들과 컴퓨터 저장 매체들 양자를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다. 제한이 아닌 예로써, 그러한 컴퓨터 판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광 디스크 스토리지, 자기 디스크 스토리지, 또는 다른 자기 저장 디바이스들, 또는 소망의 프로그램 코드를 명령들 또는 데이터 구조들의 형태로 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터 판독가능 매체로 적절히 칭해진다. 디스크 (disk 및 disc) 는 본원에서 사용되는 바와 같이, 콤팩트 디스크 (compact disc, CD), 레이저 디스크, 광 디스크, 디지털 다용도 디스크 (DVD), 플로피 디스크 (floppy disk) 및 블루레이 디스크를 포함하는데, disk들은 보통 데이터를 자기적으로 재생하지만, disc들은 레이저들로써 광적으로 데이터를 재생한다. 상기한 것들의 조합들은 컴퓨터 판독가능 매체들의 범위 내에 또한 포함되어야 한다. 추가적으로, 방법 또는 알고리즘의 동작들은 컴퓨터 프로그램 제품으로 병합될 수도 있는 머신 판독가능 매체 및 컴퓨터 판독가능 매체상의 코드들 및 명령들 중 하나 또는 임의의 조합 또는 세트로서 상주할 수도 있다.
본 개시에 기술된 구현들에 대한 여러 변경들은 본 기술분야에서 통상의 기술자에게 쉽게 분명할 수도 있고, 여기에 정의된 일반 원리들은 본 개시의 범위나 사상으로부터 일탈하지 않고 다른 구현들에 적용될 수도 있다. 따라서, 청구범위는 여기에 도시된 구현들에 제한되는 것으로 의도되지 않고, 본 개시, 여기에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 따른다. 추가적으로, 통상의 기술자는 용어들 "상위" 및 "하위" 는 때때로 도면을 기술하는 편의를 위해 사용되고, 적절하게 배향된 페이지상의 도면의 배향에 대응하는 상대적인 위치들을 나타내며, 예를 들어 구현된 IMOD 디스플레이 엘리먼트의 적절한 동작을 반영하지 않을 수도 있다.
개별적인 구현들의 콘텍스트에서 본 명세서에 기술되는 소정의 특징들은 또한 단일의 구현에서 조합으로 구현될 수 있다. 역으로, 단일의 구현의 콘텍스트에서 기술되는 여러 특징들 또한 다수의 구현들로 개별적으로 또는 임의의 적합한 서브조합으로 구현될 수 있다. 게다가, 특징들이 소정의 조합들로 행동하는 것으로 위에서 기술되고, 심지어 초기에 그와 같이 청구될 수도 있지만, 청구된 조합으로부터의 하나 이상의 특징들은 일부 경우들에서 그 조합으로부터 제거될 수 있고, 청구된 조합은 서브조합으로 또는 서브조합의 변형으로 지향될 수도 있다.
유사하게, 동작들이 특정의 순소로 도며에서 도시되지만, 통상의 기술자는 그러한 동작들은 도시된 특정의 순서로 또는 순차적인 순서로 수행될 필요가 없다는 것, 또는 모든 도시된 동작들이 바람직한 결과들을 달성하기 위해 수행될 필요가 없다는 것을 인식할 것이다. 또한, 도면들은 흐름도의 형태로 하나 이상의 예시의 프로세스들을 개략적으로 묘사할 수도 있다. 그러나, 묘사되지 않은 다른 동작들은 개략적으로 도시되는 예시의 프로세서들에 포함될 수 있다. 예를 들어, 하나 이상의 추가적인 동작들이 예시된 동작들의 전에, 후에, 동시에 또는 사이에 수행될 수 있다. 소정의 상황들에서, 멀티태스킹 및 병렬 프로세싱이 이로울 수도 있다. 게다가, 상술된 구현들에서의여러 시스템 컴포넌트들의 분리는 모든 구현들에서 그러한 분리를 요구하는 것으로서 이해되지 않아야 하고, 기술된 프로그램 컴포넌트들 및 시스템들은 단일의 소프트웨어 제품에 함께 통합되거나 다수의 소프트웨어 제품들에 패키징될 수 있다는 것이 이해되어야 한다. 추가적으로, 다른 구현들은 다음의 청구범위의 범위 내에 있다. 일부 경우들에서, 청구범위에 기재된 액션들은 상이한 순서로 수행되고 바람직한 결과들을 여전히 달성할 수 있다.

Claims (26)

  1. 박막 트랜지스터 (TFT) 를 포함하는 장치로서,
    상기 TFT 는:
    소스 전극;
    드레인 전극; 및
    상기 소스 전극과 상기 드레인 전극을 연결하는 반도체 채널로서, 상기 반도체 채널은 터너리 (ternary) 또는 고차 주석계 (Sn-계) p-형 산화물을 포함하는, 상기 반도체 채널을 포함하는, TFT 를 포함하는 장치.
  2. 제 1 항에 있어서,
    상기 터너리 또는 고차 Sn-계 p-형 산화물은 Sn (II) 및 주기율표의 d 블록 또는 p 블록으로부터 선택된 금속을 포함하는, TFT 를 포함하는 장치.
  3. 제 1 항에 있어서,
    상기 터너리 또는 고차 Sn-계 p-형 산화물은 Sn (II) 및 3족 금속들, 4족 금속들, 텅스텐 (W), 붕소 (B), 니오븀 (Nb), 붕소 (B), 알루미늄 (Al), 갈륨 (Ga), 납 (Pb), 및 규소 (Si) 로 이루어지는 그룹으로부터 선택된 하나 이상의 금속들을 포함하는, TFT 를 포함하는 장치.
  4. 제 1 항에 있어서,
    상기 Sn-계 p-형 산화물은 Sn-M-O 터너리 산화물이며, 여기서 Sn 은 Sn (II) 이고, M 은 주기율표의 d 블록 또는 p 블록으로부터 선택된 금속인, TFT 를 포함하는 장치.
  5. 제 4 항에 있어서,
    상기 Sn-M-O 터너리 산화물은 식 SnxM1 - xOz 를 갖고, 여기서 x 는 적어도 0.2 이고 z 는 제로보다 큰, TFT 를 포함하는 장치.
  6. 제 5 항에 있어서,
    x 는 0.2 와 0.8 사이인, TFT 를 포함하는 장치.
  7. 제 1 항에 있어서,
    상기 Sn-계 p-형 산화물은 Sn (II)xB1 - xOz 이며, 여기서 x 는 0.7 과 0.9 사이이고 z 는 제로보다 큰, TFT 를 포함하는 장치.
  8. 제 1 항에 있어서,
    상기 Sn-계 p-형 산화물은 Sn (II)xW1 - xOz, Sn (II)xTi1 - xOz 및 Sn (II)xNb1 - xOz 중 하나이며, 여기서 x 는 0.3 과 0.8 사이이고 z 는 제로보다 큰, TFT 를 포함하는 장치.
  9. 제 1 항에 있어서,
    상기 Sn-계 p-형 산화물은 Sn-M1-M2-O 쿼터너리 (quaternary) 산화물이며, 여기서 Sn 은 Sn (II) 이고, M1 및 M2 는 주기율표의 d 블록 또는 p 블록으로부터 선택된 금속들인, TFT 를 포함하는 장치.
  10. 제 1 항에 있어서,
    상기 Sn-계 p-형 산화물은 비정질인, TFT 를 포함하는 장치.
  11. 제 1 항에 있어서,
    상기 Sn-계 p-형 산화물은 그의 원자가 대역 최대 (valence band maximum: VBM) 에서 Sn 5s 오비탈로부터 기여들 (contributions) 을 갖는, TFT 를 포함하는 장치.
  12. 제 1 항에 있어서,
    상기 TFT 는 상보형 금속 산화물 반도체 (CMOS) TFT 디바이스의 부분인, TFT 를 포함하는 장치.
  13. 제 1 항에 있어서,
    상기 TFT 는 보텀 (bottom) 게이트 TFT 인, TFT 를 포함하는 장치.
  14. 제 1 항에 있어서,
    상기 TFT 는 탑 (top) 게이트 TFT 인, TFT 를 포함하는 장치.
  15. 제 1 항에 있어서,
    디스플레이;
    상기 디스플레이와 통신하도록 구성되는 프로세서로서, 상기 프로세서는 이미지 데이터를 프로세싱하도록 구성되는, 상기 프로세서; 및
    상기 프로세서와 통신하도록 구성되는 메모리 디바이스를 더 포함하는, TFT 를 포함하는 장치.
  16. 제 15 항에 있어서,
    상기 디스플레이로 적어도 하나의 신호를 전송하도록 구성된 구동기 회로; 및
    상기 구동기 회로로 상기 이미지 데이터의 적어도 부분을 전송하도록 구성된 제어기를 더 포함하는, TFT 를 포함하는 장치.
  17. 제 16 항에 있어서,
    상기 구동기 회로는 상기 TFT 를 포함하는, TFT 를 포함하는 장치.
  18. 제 15 항에 있어서,
    상기 프로세서로 상기 이미지 데이터를 전송하도록 구성된 이미지 소스 모듈을 더 포함하고,
    상기 이미지 소스 모듈은 수신기, 송수신기, 및 송신기 중 적어도 하나를 포함하는, TFT 를 포함하는 장치.
  19. 제 15 항에 있어서,
    입력 데이터를 수신하고 상기 프로세서로 상기 입력 데이터를 통신하도록 구성된 입력 디바이스를 더 포함하는, TFT 를 포함하는 장치.
  20. 드레인 전극;
    소스 전극; 및
    상기 드레인 전극과 상기 소스 전극을 전기적으로 연결하는 p-형 반도전 (semiconducting) 수단을 포함하는, 장치.
  21. 제 20 항에 있어서,
    게이트 전극 및 게이트 유전체를 더 포함하는, 장치.
  22. 기판을 제공하는 단계;
    상기 기판상에 터너리 또는 고차 주석계 (Sn-계) p-형 산화물 반도체 층을 형성하는 단계; 및
    상기 Sn-계 p-형 산화물 반도체 층을 어닐링하는 단계를 포함하는, 방법.
  23. 제 22 항에 있어서,
    상기 터너리 또는 고차 Sn-계 p-형 산화물은 Sn (II) 및 주기율표의 d 블록 또는 p 블록으로부터 선택된 금속을 포함하는, 방법.
  24. 제 22 항에 있어서,
    상기 터너리 또는 고차 Sn-계 p-형 산화물은 Sn (II) 및 3족 금속들, 4족 금속들, 텅스텐 (W), 붕소 (B), 니오븀 (Nb), 붕소 (B), 알루미늄 (Al), 갈륨 (Ga), 납 (Pb), 및 규소 (Si) 로 이루어지는 그룹으로부터 선택된 하나 이상의 금속들을 포함하는, 방법.
  25. 제 22 항에 있어서,
    상기 Sn-계 p-형 산화물 반도체 층을 형성하는 단계는 원자층 증착 (ALD) 프로세스를 포함하는, 방법.
  26. 제 22 항에 있어서,
    게이트 전극 및 게이트 유전체를 형성하는 단계를 더 포함하고,
    상기 게이트 유전체는 상기 Sn-계 p-형 산화물 반도체 층과 상기 게이트 전극 사이에 있는, 방법.

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