KR20170074796A - 접착력 향상 방법 - Google Patents

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Abstract

본 발명에 따르면 반도체 기판과 유전체층 간의 접착력을 향상시키는 방법이 제공되는데, 상기 방법은: 제1 PECVD(plasma enhanced chemical vapor deposition) 공정으로 반도체 기판 상에 이산화실리콘 접착층을 증착하는 단계; 및 제2 PECVD 공정으로 상기 접착층 상에 유전체층을 증착하는 단계를 포함하고, 상기 제1 PECVD 공정은 O2의 부재 하에 또는 250sccm 이하의 유량으로 공정에 도입되는 O2와 함께 TEOS(tetraethyl orthosilicate)를 포함하는 가스 분위기에서 수행된다.

Description

접착력 향상 방법 {Method of Improving Adhesion}
본 발명은 반도체 기판과 유전체층 간의 접착력을 향상시키는 방법에 관한 것이다. 또한, 본 발명은 반도체 기판, 유전체층 및 이산화실리콘 접착층을 포함하는 구조물에 관한 것이다.
반도체 기판의 표면 상에 유전체층의 증착을 포함하는 상업적 중요성을 갖는 아주 많은 공정들, 구조들 및 소자들이 있다. 한 예는 CIS(CMOS 이미지 센서) 제품의 제조이다. 이러한 제조 공정들에 있어서, TSV(Through Silicon Via) 분리 및 비아 노출 어플리케이션 내의 인터포저 패시베이션을 위해 플라즈마 강화 화학 기상 증착(PECVD)에 의해 유전체층을 증착할 필요성이 있다. 낮은 온도, 높은 식각비 실리콘 식각 공정들은 원하지 않는 많은 양의 폴리머 부산물을 생성한다. 이것은 특히 TSV와 비아 노출 어플리케이션에서 표명된다. 폴리머 부산물은 어떠한 분리층들이 증착되기 전에 제거될 필요가 있다. 이에 대한 하나의 이유는 폴리머 부산물의 존재가 후속 증착되는 유전체층의 접착력을 저하시키기 때문이다. 부산물의 제거는 산소 애싱(ashing) 및 EKC 폴리머 스트립을 포함하여, 다중의 클리닝 단계들을 요구한다. 이 과정들은 그 자체가 실리콘 표면 상에 남아있는 다른 잔류물들을 가져올 수 있다. 이런 잔류물들은 또한 유전체층의 좋지 않은 접착력을 가져올 수 있다.
전형적으로, 300mm 실리콘 기판들은 실리콘의 씨닝(thinning)과 에칭에 앞서 글래스 캐리어 기판들에 본딩된다. 본딩을 위해 사용되는 접착제는 CVD 증착 이전에 탈가스가 수행되는 것을 필수로 하는 불안정한 진공 특성들을 갖는다. 그러나, 탈가스 부산물이 실리콘 표면을 오염시킬 잠재성이 있다. 이와 같은 공정에 의한 실리콘 표면의 오염은 바람직하지 않다. 오염의 하나의 결과는 후속 증착되는 유전체층들의 접착력이 손상되는 것이다. 따라서 상업적 제조 공정의 일부로서 유전체층의 반도체 구조물들로의 적합한 접착력을 확보하는 것은 어려운 일이 될 수 있다고 보여질 수 있다.
위에 설명된 특정 문제들에 더하여, 반도체 표면의 오염 여부와 관계없이, 실리콘과 같은 반도체 기판에 유전체층들의 접착력을 향상시킬 일반적인 요구와 필요가 있다는 것이 이해될 것이다. 본 발명은, 실시예들 중 적어도 일부에서, 이러한 문제들, 요구들 및 필요들을 다룬다.
본 발명의 제1 양태에 따르면, 반도체 기판과 유전체층 간의 접착력을 향상시키기 위한 방법이 제공되는데, 상기 방법은:
제1 플라즈마 강화 화학 기상 증착(PECVD) 공정에 의해 반도체 기판 상에 이산화실리콘 접착층을 증착하는 단계; 및
제2 PECVD 공정에 의해 상기 접착층 상에 유전체층을 증착하는 단계;를 포함하고,
상기 제1 PECVD 공정은 O2가 없는 조건으로 또는 O2가 250sccm 이하의 유량으로 공정에 도입되는 조건으로, TEOS(tetraethyl orthosilicate)를 포함하는 가스 분위기에서 수행된다.
O2는 100sccm 이하 바람직하게는 10sccm 이하의 유량으로 공정에 도입될 수 있다. 가장 바람직하게는, 어떠한 O2도 공정에 도입되지 않는다.
반도체 기판은 실리콘일 수 있다.
접착층이 증착되는 반도체 기판은 추가의 비-반도체 특성들을 포함할 수 있다. 비-반도체 특성들은 금속 특성들이 될 수 있다. 예를 들어, 반도체 기판은 그 위에 구리나 텅스텐 특성들을 갖는 부분적으로 금속화된 실리콘 기판일 수 있다. 전형적으로, 비-반도체 특성들은 이용 가능한 표면 영역의 단지 작은 부분을 구성한다. 일반적으로, 비-반도체 특성들은 반도체 기판의 이용 가능한 표면적의 10% 미만을 구성한다.
반도체 기판은 그 위에 접착층이 증착되는 오염된 표면을 포함할 수 있다.
반도체 기판은 그 위에 접착층이 증착되는 표면을 포함할 수 있는데, 이때, 상기 표면은 소수성이다.
접착층 상에 증착되는 유전체층은 실리콘-함유 물질일 수 있다. 유전체층은 질화실리콘, 산화실리콘 또는 실리콘 카바이드일 수 있다. 유전체층이 산화실리콘인 경우, 이는 TEOS 또는 실란과 같은 적절한 전구체를 이용하여 증착되는 이산화실리콘일 수 있다.
접착층 상에 증착되는 유전체층은 친수성일 수 있다.
제1 PECVD 공정은 플라즈마를 생성하기 위해 RF 신호를 이용할 수 있다. RF 신호는 400kHz 미만의 주파수를 가질 수 있다. 전형적으로, RF 신호는 100kHz보다 큰 주파수를 갖는다. 특히 유리한 결과들은 플라즈마를 생성하기 위해 이러한 주파수들에서 단일 RF 신호를 이용하여 얻어졌다.
플라즈마를 생성하기 위해, 상대적으로 낮은 주파수를 갖는 RF 신호 및 상대적으로 높은 주파수를 갖는 다른 RF 신호 중 하나를 가지고, 듀얼 RF 신호들을 사용하는 것 또한 가능하다. RF 파워는 샤워헤드에 인가되거나 또는 샤워헤드 및 플래턴 어셈블리에 인가될 수 있다. 따라서, 제1 PECVD 공정은 플라즈마를 생성하기 위해 제2 RF 신호를 추가로 사용할 수 있다. 제2 RF 신호는 400kHz 보다 높은 주파수를 가질 수 있다. 바람직하게는, 제2 RF 신호는 13.56MHz의 주파수를 갖는다.
제1 PECVD 공정은 TEOS, 선택적으로 O2, 및 하나 이상의 추가의 성분들을 포함하는 가스 분위기에서 수행될 수 있다.
제1 PECVD 공정은 H2를 포함하는 가스 분위기에서 수행될 수 있다. H2는 500 내지 1200sccm 범위의 유량으로 제1 PECVD 공정에 도입될 수 있다. H2 유량은 800-1100sccm 범위가 될 수도 있다.
제1 PECVD 공정은 1.3 내지 1.6ccm의 유량으로 공정에 도입되는 TEOS로 수행될 수 있다.
이산화실리콘 접착층은 1000nm 이하, 바람직하게는 200nm 이하의 두께를 가질 수 있다. 더 두꺼운 접착층들도 본 발명의 범주 내에 있다. 그러나, 이산화실리콘 접착층이 그 위에 증착되는 유전체층보다 더 열위의 유전체인 경우의 실시예들에서, 200nm 이하의 두께를 갖는 접착층과 같은 상대적으로 얇은 접착층을 활용하는 것이 유리할 수 있다. 이로울 수 있다.
상기 접착층은 적어도 0.3%의 CHx:SiO 비를 가질 수 있다. 상기 CHx:SiO 비는 적어도 3%가 될 수 있다. 여기에 설명된 바와 같은 상기 CHx:SiO 비는 CHx 및 SiO 흡수와 관련된 FTIR(Fourier Transform Infra-Red Spectroscopy)에 의해 얻어지는 피크 면적을 비교하는 것에 의해 계산된다. X는 1 내지 3이 될 수 있다. 상기 CHx: SiO 비는 퍼센트로 표현될 때, 약 1800cm-1에서의 SiO 피크의 적분 면적에 대한 약 2900-3000cm-1에서의 CHx 피크의 적분 면적의 비가 될 수 있다.
제1 PECVD 공정은 2.0에서 4.0 Torr 범위의 압력에서 수행될 수 있다. 압력은 2.0 내지 3.5 Torr 범위가 될 수도 있다. 압력은 2.0 내지 3.0 Torr 범위가 될 수도 있다.
제1 PECVD 공정은 100 내지 200℃ 범위의 온도에서 수행될 수 있다.
본 발명의 제2 양태에 따르면, 반도체 기판, 유전체층 및 반도체 기판과 유전체층 사이에서 형성되는 이산화실리콘 접착층을 포함하는 구조가 제공되는데, 상기 구조는 본 발명의 제1 양태에 따른 방법으로 제조된다.
본 발명의 제3 양태에 따르면, 반도체 기판, 유전체층 및 반도체 기판과 유전체층 사이에서 형성되는 이산화실리콘 접착층을 포함하는 구조가 제공되는데, CHx 및 SiO 흡수와 관련된 FTIR에 의해 얻어지는 피크 면적들을 비교함으로써 계산되될 때 상기 접착층은 적어도 0.3%의 CHx:SiO 비를 가지며, X는 1 내지 3이다. 접착층은 적어도 3%의 CHx:SiO 비를 가질 수도 있다.
본 발명이 상기 기술되었지만, 위에 언급된 특징들 또는 이어지는 설명, 도면 또는 청구항들의 임의의 발명적 조합으로 확장된다.
본 발명에 따른 방법 및 구조물의 실시예들이 이제 첨부된 도면을 참조로 설명될 것이다.
도 1은 3가지 접착층에 대한 I-V 커브를 나타낸 것이다;
도 2는 증착 직후 및 5일 후에 얻어진 I-V 커브를 나타낸 것이다;
도 3은 전통적인 TEOS 기반의 PECVD 공정 및 O2가 존재하지 않는 조건의 TEOS 기반의 PECVD 공정을 이용하여 얻어진 이산화실리콘층의 FTIR 스펙트럼을 나타낸 것이다;
도 4는 본 발명의 구조를 개략적으로 나타낸 것이다.
도 4는 반도체 기판(42), 접착층(44) 및 유전체층(46)을 포함하는 본 발명의 구조물(40)의 개략도이다. 본 발명은 반도체 기판(42)과 유전체층(46) 간의 접착력을 향상시키기 위해 접착층(44)을 활용한다. 상기 접착층(44)은 낮은 산소 흐름 조건 또는 산소 흐름이 전혀 없는 조건을 활용하는 PECVD 공정에서 반도체 기판(42) 상에 증착되는 이산화실리콘층이다. 상기 유전체층(46)은 PECVD에 의해 접착층(44) 상에 증착된다. 본 발명의 실시예 및 비교예가 아래에 나타나 있다.
반도체 기판
오염된 실리콘 표면을 모사하기 위해, 저온(50~200℃) 인시츄 폴리머 스트립 플라즈마가 베어 실리콘 표면 상에 직접 인가되었다. 전형적인 공정 조건들이 표 1에 도시되어 있다.
[표 1] 폴리머 스트립 공정(HF = 고주파 RF = 13.56MHz, LF = 저주파 RF = 380kHz)
Figure pat00001
오염된 실리콘 표면은 일반적으로 소자 웨이퍼 상에서 발생하는 오염된 표면의 대표로 믿어진다.
많은 PECVD 증착들이 오염된 실리콘 표면 상에 형성되었다. 증착된 층들의 접착력은 표준 테이프 당김 테스트를 이용하여 정량화되었다. 당김 테스트에서, 10x10 1mm 그리드가 막을 통해 실리콘 기판으로 다이아몬드 스크라이빙된다. 접착 테이프가 막 표면에 인가되고 실리콘 표면에 대하여 수직방향으로 당겨진다. 접착력 합격 퍼센트는 그리드 내에 얼마나 많은 막이 실리콘에 접착된 상태로 남아있는 것을 나타내는 것으로 인용된다.
접착층
이산화실리콘 접착층들이 PECVD 공정 내에 적은 산소 흐름 조건 또는 산소 흐름이 없는 조건을 이용하는 TEOS PECVD 공정으로 증착되었다. 표 2는 PECVD 공정 변수들에 대한 전형적인 범위들 및 바람직한(그럼에도 불구하고 제한적이지는 않음) 값들을 나타낸다. 이용된 낮은 RF 주파수는 380kHz이었고, 이용된 높은 RF 주파수는 13.56MHz이었다. 다른 주파수들이 대신 이용될 수 있다. 일반적으로, 낮은 RF 주파수는 400kHz보다 낮은 주파수로 고려될 수 있고, 높은 RF 주파수는 400kHz 또는 그 이상의 주파수로 고려될 수 있다.
[표 2] 접착층에 대한 공정 변수들
Figure pat00002
접착 테스트는 상이한 조건 하에서 증착된 이산화실리콘 접착층들 상에서 수행되었다. 결과는 표 3에 도시되어 있다.
[표 3] 이산화실리콘 접착층들의 접착 테스트들(낮은 압력 = 2.5 Torr, 4.0 Torr의 압력에서의 다른 공정들)
Figure pat00003
산소 흐름이 없는 조건으로 증착된 표 3에 설명된 막들은 그들의 전기적 특성을 조사하기 위해 추가의 테스트를 겪었다. 도 1은 각각 높은 RF 주파수, 낮은 RF 주파수 및 낮은 RF 주파수와 낮은 압력 실시예들에 대한 I-V 커브들(10, 12, 14)을 나타낸다. 표 4는 누설 전류와 항복 전압을 나타낸다.
[표 4] 다양한 막들에 대한 항복 전압에서의 누설 전류
Figure pat00004
낮은 RF 주파수를 이용하여 증착된 이산화실리콘 막들의 전기적 전류 특성들이 높은 RF 주파수를 이용하여 증착된 것보다 우월하다는 것이 보여질 수 있다. 공정 압력의 감소는 전기적 특성들을 더 향상시킨다. 유전체막에 대하여, 2MV/cm와 같은 고정된 포텐셜에서, 항복 전압을 최대화하고 누설 전류를 최소화 하는 것이 바람직하다.
증착 직후에 그리고 5일 동안 주위 환경에 막을 노출한 후에 전기적 특성들을 측정함으로써 막 안정성이 조사되었다. 도 2는 관련된 I-V 곡선들을 나타낸다. 커브들(20, 22)은 각각, 증착 직후 및 5일 후에 측정된 낮은 RF 주파수 증착에 대응한다. 커브들(24, 26)은 각각, 증착 직후 및 5일 후에 측정된 낮은 RF 주파수 및 낮은 압력 증착에 대응한다. 표 5는 증착 직후 및 5일 후에 측정된 누설 전류를 나타낸다. 낮은 RF 주파수를 이용하여 얻어진 막들은 5일에 걸쳐 단지 미미한 증가를 나타낸다. 낮은 압력과 함께 낮은 RF 주파수 증착을 이용하여 얻어진 막들은 누설 전류 증가를 나타내지 않는데, 이는 최소의 재흡수를 암시한다.
[표 5] 증착 및 5일 후에서 항복 전압에서의 누설 전류
Figure pat00005
FTIR 스펙트럼들이 또한 이 기간에 걸쳐 얻어졌다. 표 6은 3400cm-1 와 950cm-1 -OH 흡수에 대응하는 정규화된 FTIR 피크 면적들을 나타낸다. 다시, 낮은 RF 주파수와 낮은 증착 압력을 이용하여 증착된 접착층은 다른 막들보다 더 낮은 수분 함량을 나타낸다. 더 높은 공정 압력 조건으로 얻어진 막들과 관련하여, 낮은 RF 주파수 접착층은 높은 RF 주파수 접착층보다 현저히 낮은 수분 함량을 나타낸다.
[표 6] 다양한 막들에 대한 FTIR로부터 얻어진 정규화된 -OH 피크 면적비
Figure pat00006
이산화실리콘 접착층들의 탄소 함량이 측정되었고 전통적인 TEOS PECVD 공정을 이용하여 증착된 이산화실리콘 층들과 비교하였다. 이 결과들은 표 7에 나타나 있다. 본 발명의 이산화실리콘 접착층들은 전통적인 방법으로 얻어진 이산화실리콘 막들보다 더 높은 CHx 함량을 갖는다는 것이 보여질 수 있다. CHx 함량은 CHx:SiO 비로 표현된다. 이 비는 CHx와 SiO 흡수에 대응하는 FTIR 스펙트럼 내의 피크 면적들을 비교함으로써 얻어진다.
도 3은 본 발명의 이산화실리콘 접착층과 전통적인 TEOS PECVD 공정을 이용하여 증착된 이산화실리콘 층의 FTIR 스펙트럼을 나타낸다. ca.1080cm-1에서의 큰 피크는 SiO 스트레칭 흡수이다. ca. 2900-3000cm-1에서의 피크들은 CHx 흡수와 관련된다. 아래에 나타낸 CHx:SiO 피크 면적 비들은 1080cm-1 피크의 적분 면적에 대한 2900-3000cm-1 피크들의 적분 면적의 비를 계산함으로써 얻어진다.
CHx 그룹들은 이산화실리콘 접착층을 약간 소수성으로 만들어 준다. 이것은 실리콘 기판의 소수성의 오염된 표면과 양립가능하다. 실란 기반의 PECVD를 이용하여 증착된 이산화실리콘 층들은 탄소 결합을 갖지 않으며 또한 근본적으로 소수성이다는 것이 주목된다.
[표 7] TEOS 기반 SiO2 증착에 대한 CHx:SiO 비
Figure pat00007
유전체층의 증착
많은 유전체막들이 TEOS 기반의 PECVD와 실란 기반의 PECVD에 의해 증착된 질화실리콘막 및 이산화실리콘막들을 포함하여 증착되었다. 막들은 500nm에서 3 마이크론의 범위의 두께에서 그리고 50-400℃의 온도에서 증착되었다. 막들은 오염된 실리콘 표면 상에 직접 증착되거나 이산화실리콘 접착층 상에 증착되었다. 대표적인 증축 조건들은 표 8에 도시되어 있다.
[표 8] 샘플 제조를 위해 사용된 증착 조건들 (HF = 고주파 RF = 13.56MHz, LF = 저주파 RF = 380kHz)
Figure pat00008
증착된 유전체층들의 특성
접착 테스트가 오염된 실리콘 표면 상에 직접 증착된 유전체막을 가지고 수행되었다. 실험들이 또한 실리콘 표면 상에 100nm 이산화실리콘 접착층을 증착하고 이어서 PECVD에 의해 접착층 상에 유전체층을 증착하면서 수행되었다. 접착층은 위에 설명된 낮은 RF 주파수, 낮은 압력 PECVD 공정을 이용하여 증착되었다. 증착된 유전체층들의 두께는 TEOS 기반의 이산화실리콘, 실란 기반 이산화실리콘 및 질화실리콘 막에 대해서 각각 3마이크론, 600nm 및 500nm이었다. 접착 테스트의 결과들이 표 9에 도시되었다.
[표 9] 중간 접착층이 있는 및 없는 조건으로 오염된 실리콘 표면 상에 증착된 유전체층에 대한 접착 테스트.
Figure pat00009
특정 이론 또는 추측에 의해 제한되는 것을 바랄 것도 없이, 이산화실리콘 접착층은 오염된 실리콘의 소수성 표면과 약간 친수성인 유전체층들 간의 본딩층으로서 역할을 한다고 생각된다. 다시 특정 이론이나 추측에 의해 제한되는 것을 바랄 것도 없이, 이산화실리콘 접착층을 생성하기 위해 본 발병에서 활용된 낮은 산소 흐름 조건으로 또는 산소 흐름이 없는 조건으로, 이산화실리콘 층을 형성하기 위해 공정이 실질적으로 또는 심지어 전적으로 TEOS로부터 배출되는 산소에 의존한다는 것이 믿어진다.
본 발명은 PECVD로 접착층 상에 광범위한 유전체층을 증착하는데 사용될 수있다. 증착되는 유전체층이 또한 이산화실리콘일 때 특히 편리하다. 그러면 접착층의 '시드' 증착이 증착 방해없이 주된 이산화실리콘 유전체층으로 진행하는 것을 가능하게 함으로써 결합의 강도가 극대화된다. 이는 막들 간의 지속적인 전이 결과를 가져오고 복합재층의 우수한 접착력을 증진시킨다.

Claims (15)

  1. 반도체 기판과 유전체층 간의 접착력을 향상시키는 방법으로서, 상기 방법은:
    제1 PECVD(플라즈마 enhanced chemical vapor deposition) 공정으로 반도체 기판 상에 이산화실리콘 접착층을 증착하는 단계; 및
    제2 PECVD 공정으로 상기 접착층 상에 유전체층을 증착하는 단계;를 포함하고,
    상기 제1 PECVD 공정은 O2의 부재 조건 또는 O2가 250sccm 이하의 유량으로 공정에 도입되는 조건으로 TEOS(tetraethyl orthosilicate)를 포함하는 가스 분위기에서 수행되는, 방법.
  2. 제1항에 있어서,
    상기 O2가 100sccm 이하의 유량으로 공정에 도입되는, 방법.
  3. 제2항에 있어서,
    상기 O2가 10sccm 이하의 유량으로 공정에 도입되는, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 기판은 실리콘인, 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 유전체층은 실리콘-함유 물질인, 방법.
  6. 제5항에 있어서,
    상기 유전체층은 질화실리콘, 산화실리콘 또는 실리콘 카바이드인, 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 PECVD 공정은 플라즈마를 생성하기 위한 제1 RF 신호를 이용하고, 상기 제1 RF 신호는 400kHz 이하의 주파수를 갖는, 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 PECVD 공정은 H2를 포함하는 가스 분위기에서 수행되는, 방법.
  9. 제8항에 있어서,
    H2가 500 내지 1200sccm 범위의 유량으로 상기 제1 PECVD 공정에 도입되는, 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 이산화실리콘 접착층은 1000nm 이하, 바람직하게는 200nm 이하의 두께를 갖는, 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 접착층은 CHx(x는 1 내지 3) 및 SiO 흡수와 관련된 FTIR에 의해 얻어지는 피크 면적 비교에 의해 연산될 때, 적어도 0.3%, 바람직하게는 적어도 3%의 CHx:SiO 비를 갖는, 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 PECVD 공정은 3.0 내지 4.0 Torr, 바람직하게는 2.5 to 3.5 Torr 압력에서 수행되는, 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 제1 PECVD 공정은 100 내지 200℃ 범위의 온도에서 수행되는, 방법.
  14. 반도체 기판, 유전체층 및 상기 반도체 기판과 상기 유전체층 사이에 형성되는 이산화실리콘 접착층을 포함하는 구조로서, 상기 구조는 제1항 내지 제13항 중 어느 한 항에 따른 방법에 의해 제조되는, 구조.
  15. 반도체 기판, 유전체층 및 상기 반도체 기판과 상기 유전체층 사이에 형성되는 이산화실리콘 접착층을 포함하는 구조로서,
    상기 접착층은 CHx(x는 1 내지 3) 및 SiO 흡수와 관련된 FTIR에 의해 얻어지는 피크 면적 비교에 의해 연산될 때, 적어도 0.3%, 바람직하게는 적어도 3%의 CHx:SiO 비를 갖는, 구조.
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