KR20170057920A - 인쇄 회로 기판 - Google Patents

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KR20170057920A
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Abstract

본 발명의 개념에 따른 상면에 실장된 반도체 칩들로 몰딩 수지가 공급되어 몰딩 공정이 수행되는 인쇄 회로 기판에 있어서, 상기 인쇄 회로 기판은 상기 반도체 칩들이 실장되는 칩 영역들 및 상기 칩 영역들 각각을 둘러싸는 스크라이브 영역을 포함하되, 상기 몰딩 수지는 제 1 방향을 따라 공급되고, 상기 스크라이브 영역은 상기 제 1 방향을 따라 형성된 제 1 벤트 홀들을 포함한다.

Description

인쇄 회로 기판{Printed circuit board}
본 발명은 인쇄 회로 기판에 관한 것으로서, 보다 상세하게는 상면에 반도체 칩들이 실장되고 몰딩 공정을 수행하는 인쇄 회로 기판에 관한 것이다.
반도체 패키지는 반도체 칩을 외부 환경으로부터 보호하고, 전자 시스템에 물리적으로 결합시키며 전기적으로 접속시킨다. 이러한 패키지 기술은 반도체 소자의 성능과 최종 제품의 가격, 성능, 신뢰성 등을 좌우할 만큼 그 중요성이 커지고 있다. 반도체 패키지는 인쇄 회로 기판, 리드 프레임, 그리고 회로 필름 등과 같은 다양한 부재를 이용하여 제조된다. 이 때, 반도체 패키지는 본딩 공정, 와이어 공정, 그리고 몰딩 공정 등에 의해 제조된다. 몰딩 공정 진행 중 몰드막에 보이드(void)가 발생하면, 열에 의한 응력이 발생된다. 이는, 반도체 패키지에 크랙(crack)을 유발하여 신뢰성을 저하시킬 수 있다.
본 발명의 개념에 따르면, 보이드 형성을 방지할 수 있는 몰딩 공정용 인쇄 회로 기판을 제공할 수 있다. 이 때, 벤트 홀들은 인쇄 회로 기판에 실장되는 반도체 칩들과 서로 중첩되지 않으므로, 칩 영역들 상에 실장되는 반도체 칩들의 연결 구조 및 배치가 자유로울 수 있다. 예를 들어, 솔더 범프들의 연결 구조 및 배치에 영향을 주지 않으므로, 메모리 소자 또는 모바일향 반도체 패키지 제조시에도 자유로운 제작이 가능할 수 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 상면에 실장된 반도체 칩들로 몰딩 수지가 공급되어 몰딩 공정이 수행되는 인쇄 회로 기판에 있어서, 상기 인쇄 회로 기판은 상기 반도체 칩들이 실장되는 칩 영역들 및 상기 칩 영역들 각각을 둘러싸는 스크라이브 영역을 포함하되, 상기 몰딩 수지는 제 1 방향을 따라 공급되고, 상기 스크라이브 영역은 상기 제 1 방향을 따라 형성된 제 1 벤트 홀들을 포함한다.
일 실시예에 따르면, 상기 제 1 벤트 홀들은 상기 반도체 칩들과 중첩되지 않을 수 있다.
일 실시예에 따르면, 상기 반도체 칩들은 상기 제 1 방향에 직교하는 제 2 방향을 따라 배열되고, 상기 제 1 벤트 홀들은 상기 제 2 방향을 따라 배열된 상기 반도체 칩들 사이에 형성될 수 있다.
일 실시예에 따르면, 상기 제 2 방향을 따라 인접하게 배열된 한 쌍의 반도체 칩들 사이에는 적어도 하나의 제 1 벤트 홀이 제공되고, 상기 한 쌍의 반도체 칩들 사이의 거리는 상기 적어도 하나의 제 1 벤트 홀의 직경보다 적어도 크거나 같을 수 있다.
일 실시예에 따르면, 상기 한 쌍의 반도체 칩들 사이의 거리는, 상기 적어도 하나의 제 1 벤트 홀의 직경의 약 1 배 내지 약 4 배일 수 있다.
일 실시예에 따르면, 상기 제 1 방향을 따라 형성된 상기 제 1 벤트 홀들은, 상기 제 1 방향에 대해 상기 인쇄 회로 기판의 전방보다 후방에 인접하게 위치될 수 있다.
일 실시예에 따르면, 상기 제 1 방향을 따라 배치된 인접하는 한 쌍의 벤트 홀들간의 간격은 상기 제 1 방향을 따라 감소할 수 있다.
일 실시예에 따르면, 상기 스크라이브 영역은, 상기 제 1 방향과 직교하는 제 2 방향을 따라 형성된 제 2 벤트 홀들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제 2 벤트 홀들의 직경은 상기 제 1 벤트 홀들의 직경보다 적어도 크거나 같을 수 있다.
일 실시예에 따르면, 상기 반도체 칩들은 상기 칩 영역들 상에 플립 칩 방식으로 실장될 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 인쇄 회로 기판은, 반도체 칩들이 실장되는 칩 영역들 및 상기 칩 영역들 각각을 둘러싸는 스크라이브 영역을 포함하되, 상기 스크라이브 영역은 상기 칩 영역들 사이에 제공된 제 1 스크라이브 영역 및 상기 칩 영역들 중 최외각에 배치된 칩 영역의 외측에 제공된 제 2 스크라이브 영역을 포함하되, 상기 제 1 스크라이브 영역은 벤트 홀들을 포함한다.
일 실시예에 따르면, 상기 벤트 홀들 각각은 상기 반도체 칩들과 중첩되지 않을 수 있다.
일 실시예에 따르면, 상기 반도체 칩들로 제 1 방향을 따라 몰딩 수지가 공급되고, 상기 벤트 홀들은 상기 제 1 방향을 따라 형성될 수 있다.
일 실시예에 따르면, 인접하는 한 쌍의 칩 영역들 사이의 상기 제 1 스크라이브 영역의 길이는 상기 벤트 홀들의 직경보다 적어도 크거나 같을 수 있다.
일 실시예에 따르면, 상기 반도체 칩들은 상기 칩 영역들 상에 플립 칩 방식으로 실장될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 패키지의 제조 장치에 따르면, 밀봉 상태가 양호한 몰드막을 갖는 반도체 패키지를 제조할 수 있다.
본 발명의 반도체 패키지의 제조 장치에 따르면, 보이드에 의한 크랙 발생을 방지하여 기계적 및/또는 전기적 신뢰성이 향상된 반도체 패키지를 제조할 수 있다.
도 1은 일반적인 인쇄 회로 기판을 보여주는 도면이다.
도 2a는 반도체 패키지 제조 장치 내에 도 1의 인쇄 회로 기판이 제공된 모습을 보여주는 도면이다.
도 2b 내지 도 2d는 도 2a의 반도체 패키지 제조 장치를 이용하여, 도 1의 인쇄 회로 기판에 대해 몰딩 공정을 수행하는 과정들을 보여주는 도면이다.
도 3a는 본 발명의 일 실시예에 따른 인쇄 회로 기판을 보여주는 도면이다.
도 3b는 도 3a의 A의 확대도이다.
도 4a는 반도체 패키지 제조 장치 내에 도 3의 인쇄 회로 기판이 제공된 모습을 보여주는 도면이다.
도 4b 내지 도 4e는 도 4a의 반도체 패키지 제조 장치를 이용하여, 도 3a의 인쇄 회로 기판에 대해 몰딩 공정을 수행하는 과정들을 보여주는 도면이다.
도 5는 도 1 및 도 3의 인쇄 회로 기판들을 이용하여 몰딩 공정을 수행한 경우, 반도체 패키지 내 형성된 보이드의 크기들을 나타내는 도면이다.
도 6은 일 실시예에 따른 인쇄 회로 기판을 나타내는 도면이다.
도 7은 일 실시예에 따른 인쇄 회로 기판을 나타내는 도면이다.
도 8은 일 실시예에 따른 인쇄 회로 기판을 나타내는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 일반적인 인쇄 회로 기판(PCB; Printed circuit board, 10)을 보여주는 도면이다. 인쇄 회로 기판(10)은 상면에 반도체 칩들(C)이 실장되고, 몰딩 공정이 수행되는 인쇄 회로 기판일 수 있다. 몰딩 공정은, 봉지재를 이용하여 반도체 소자, 회로 기판 등을 전체적으로 밀봉하는 공정을 의미한다. 몰딩 공정을 통해, 공기 도는 외부에 대한 부식 등으로부터 회로 소자를 보호하고, 기계적인 안정성을 도모하면서 반도체 소자에서 발생하는 열을 효과적으로 방출할 수 있다. 제 1 방향(x)은 인쇄 회로 기판(10) 상으로 몰딩 수지가 공급되는 방향이고, 제 1 방향(x)과 직교하는 방향으로 제 2 방향(y), 및 제 1 방향(x) 및 제 2 방향(y)과 직교하는 방향으로 제 3 방향(z)이 정의될 수 있다.
도 1을 참조하면, 인쇄 회로 기판(10)은 복수의 칩 영역들(CR) 및 스크라이브 영역(SR)을 포함할 수 있다. 칩 영역들(CR) 각각에는, 적어도 하나의 반도체 칩(C)이 실장될 수 있다. 칩 영역들(CR)은 제 1 방향(x) 및 제 2 방향(y)을 따라, 매트릭스(matrix) 형태로 제공될 수 있다. 이 때, 반도체 칩들(C)은 플립 칩(Flip Chip) 방식으로 실장될 수 있다. 반도체 칩들(C)은 솔더 범프(solder bump: 도 2a의 12)를 통해 실장될 수 있다. 스크라이브 영역(SR)을 칩 영역들(CR)을 둘러싸도록 제공된다. 몰딩 공정이 완료되면, 다이싱 공정을 진행하고, 반도체 패키지들을 완성할 수 있다.
도 2a는 반도체 패키지 제조 장치(200) 내에 도 1의 인쇄 회로 기판(10)이 제공된 모습을 보여주는 도면이다. 도 2a의 인쇄 회로 기판(10)은, 도 1의 인쇄 회로 기판(10)의 Ⅰ-Ⅰ'에 따른 단면이다. 반도체 패키지 제조 장치(200)는 몰딩 공정용 장치일 수 있다. 도 2a의 반도체 패키지 제조 장치(200)는 금형 유닛(210), 공급부(230), 그리고 벤트부(240)를 포함할 수 있다. 금형 유닛(210)은 복수 개의 금형으로 제공될 수 있다. 일 예로, 금형 유닛(210)은 서로 조합되어 캐비티(220)를 형성하는 제 1 금형(212) 및 제 2 금형(214)을 포함할 수 있다. 캐비티(220)는 인쇄 회로 기판(10)에 대해 몰딩 공정을 수행하는 공간일 수 있다. 캐비티(220)는 인쇄 회로 기판(10)에 대응되는 적절한 크기 및 형상으로 제공될 수 있다. 캐비티(220)의 크기, 형상, 면적은 반도체 칩의 종류 및 특성에 따라 달라질 수 있다. 일 예로, 제 1 금형(212)은 상부 금형(212)이고, 제 2 금형(214)은 하부 금형(214)으로 제공될 수 있다. 상부 금형(212)과 하부 금형(214) 중 적어도 하나가 이동 가능하여, 개폐 가능한 구조일 수 있으나, 금형들의 개수 및 결합 관계는 이에 제한되지 않는다. 하부 금형(214)은 리세스 부(216)를 포함할 수 있다. 리세스 부(216)는 인쇄 회로 기판(10)의 크기와 대응되게 제공되어, 인쇄 회로 기판(10)은 리세스 부(216) 내에 안착될 수 있다.
공급부(230)는 금형 유닛(210)의 일측에 제공될 수 있다. 공급부(230)는 캐비티(220) 내로 몰딩 수지(도 2b의 250)를 공급한다. 공급부(230)는 게이트(232), 공급 포트(234), 그리고 플런저(236)를 가질 수 있다. 게이트(232)는 캐비티(220) 내 몰딩 수지(250)가 유입되는 공간을 제공한다. 공급 포트(234)는 캐비티(220) 내로 몰딩 수지(250)를 공급한다. 공급 포트(234)는 원통 형의 관 형상으로 제공될 수 있다. 몰딩 수지(250)는 가열되어, 일정한 점도를 갖는 겔(gel) 상태로 제공될 수 있다. 이와 달리, 몰딩 수지(250)는 용융 상태로 제공될 수 있다. 플런저(236)는 공급 포트(234) 내에서 상하 이동 가능하게 제공될 수 있다. 플런저(236)는 몰딩 수지(250)가 캐비티(220) 내로 공급되도록, 몰딩 수지(250)를 가압할 수 있다. 몰딩 수지(250)는 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다. 그러나, 이와 달리, 몰딩 수지(250)는 이와 다른 다양한 봉지재로 제공될 수 있다.
벤트부(240)는 금형 유닛(210)의 타측에 제공될 수 있다. 벤트부(240)는 공급부(230)와 대향되게 배치될 수 있다. 따라서, 제 1 방향(x)에 따른 단면에서, 공급부(230)는 전방에 배치되고 벤트부(240)는 후방에 배치될 수 있다. 일 예로, 벤트부(240)는 상부 금형(212)의 일측에 제공될 수 있다. 벤트부(240)는 캐비티(220) 내의 에어를 배출할 수 있다.
도 2b 내지 도 2d는 도 2a의 반도체 패키지 제조 장치(200)를 이용하여, 도 1의 인쇄 회로 기판(10)에 대해 몰딩 공정을 수행하는 과정들을 보여주는 도면이다. 이하, 도 2a 내지 도 2d를 이용하여, 도 1의 인쇄 회로 기판(10)에 대해 몰딩 공정을 수행하는 과정을 설명한다.
도 2a 및 도 2b를 참조하면, 하부 금형(214)으로 인쇄 회로 기판(10)이 제공되어 안착된다. 이 때, 인쇄 회로 기판(10)은 리세스 부(216)에 안착될 수 있다. 인쇄 회로 기판(10)이 안착되면, 상부 금형(212)이 닫힐 수 있다. 도면에는 도시되지 않았으나, 상부 금형(212)의 일부는 기판(10)의 가장자리 영역을 클램핑할 수 있다. 이후, 플런저(236)가 캐비티(220) 내로 몰딩 수지(240) 공급을 시작할 수 있다. 이 때, 몰딩 수지(240)는 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compoun)일 수 있다.
도 2c를 참조하면, 캐비티(220) 내에 몰딩 수지(250)가 공급됨에 따라, 반도체 칩들(C)을 기준으로 몰딩 수지(250)의 확산 속도가 상이할 수 있다. 예를 들어, 반도체 칩들(C)의 하부 영역, 즉 반도체 칩들(C)과 인쇄 회로 기판(10) 사이의 공간, 및 상부 영역 간에 몰딩 수지(250)의 확산 속도가 상이할 수 있다. 반도체 칩들(C)의 하부 영역은 상부 영역에 비해 좁으므로, 몰딩 수지(250)의 확산 속도가 작을 수 있다. 또한, 반도체 칩들(C)과 인쇄 회로 기판(10) 사이의 솔더 범프들(12)은, 몰딩 수지(250)의 확산에 저항 요소로 작용할 수 있다. 따라서, 반도체 칩들(C)을 기준으로, 상부 영역으로의 몰딩 수지(250) 확산이 하부 영역에 비해 빠를 수 있다.
도 2d를 참조하면, 몰딩 수지(250)의 확산 속도 차이에 따라, 인쇄 회로 기판(10) 내에 보이드(V)가 형성될 수 있다. 일 예로, 인쇄 회로 기판(10)의 하부 영역 내에 보이드(V)가 형성될 수 있다. 상부 영역을 통해 확산된 몰딩 수지(250)가 반도체 칩들(C)을 덮을 동안, 하부 영역을 통해 확산된 몰딩 수지(250)의 흐름이 느리므로 하부 영역의 에어가 트랩되고, 보이드(V)가 형성될 수 있다. 이 후, 몰딩 수지(250)가 경화되고 다이싱 공정을 진행하면, 개별 반도체 패키지 내에 보이드(V)가 포함될 수 있다. 이러한 보이드(V)는 반도체 패키지의 성능에 결함으로 작용하고, 반도체 패키지의 신뢰도를 저하시킬 수 있다.
도 3a는 본 발명의 일 실시예에 따른 인쇄 회로 기판(100)을 보여주는 도면이다. 도 3b는 도 3a의 A의 확대도이다. 도 3a 및 도 3b를 참조하면, 인쇄 회로 기판(100)은 복수의 칩 영역들(CR) 및 스크라이브 영역(SR)을 포함할 수 있다. 칩 영역들(CR) 각각에는, 적어도 하나의 반도체 칩(C)이 실장될 수 있다. 반도체 칩들(C)은 플립 칩(Flip Chip) 방식으로 실장될 수 있다. 예를 들어, 반도체 칩들(C)은 솔더 범프(solder bump: 도 4a의 102)를 통해 실장될 수 있다. 스크라이브 영역(SR)을 칩 영역들(CR)을 둘러싸도록 제공된다.
스크라이브 영역(SR)은 제 1 스크라이브 영역(SR1) 및 제 2 스크라이브 영역(SR2)을 포함할 수 있다. 제 1 스크라이브 영역(SR1)은 칩 영역들(CR) 사이의 영역이고, 제 2 스크라이브 영역(SR2)은 칩 영역들(CR) 중 최외각에 위치한 칩 영역들의 외측 영역일 수 있다. 스크라이브 영역(SR)은, 제 1 방향(x)을 따라 형성된 제 1 벤트 홀들(110)을 포함할 수 있다. 제 1 벤트 홀들(110)은 관통 홀들로 제공될 수 있다. 제 1 방향(x)을 따라 형성된 제 1 벤트 홀들(110)은, 제 1 방향(x)에 대해 인쇄 회로 기판(100)의 전방보다 후방에 인접하게 배치될 수 있다. 즉, 인쇄 회로 기판(100)이 반도체 패키지의 제조 장치(200) 내에 제공될 때, 제 1 벤트 홀들(110)은 공급부(230)보다 벤트부(240)에 인접한 영역에 제공될 수 있다(도 4a 참조).
칩 영역들(CR)은 제 1 방향(x) 및 제 2 방향(y)을 따라 배열될 수 있다. 이 때, 제 1 벤트 홀들(110)은 제 2 방향(y)을 따라 배열된 칩 영역들(CR) 사이에 제공될 수 있다. 도 3a와 같이, 제 1 벤트 홀들(110)은 제 1 및 제 2 스크라이브 영역들(SR1,SR2)에 배치될 수 있다. 그러나, 이와 달리, 제 1 벤트 홀들(110)은 제 1 스크라이브 영역(SR1)에만 배치될 수 있다. 도 3a 및 도 3b를 참조하면, 인접하는 한 쌍의 반도체 칩들(C)의 사이에는 적어도 하나의 제 1 벤트 홀(110)이 제공될 수 있다. 이 때, 인접하는 한 쌍의 반도체 칩들(C) 사이의 거리(L1), 즉, 인접하는 한 쌍의 칩 영역들(CR) 사이의 제 1 스크라이브 영역(SR1)의 길이(L1)는, 제 1 벤트 홀(110)의 직경(L2)보다 적어도 크거나 같을 수 있다. 일 예로, 인접하는 한 쌍의 반도체 칩들(C) 사이의 거리(L1)는, 제 1 벤트 홀(110)의 직경(L2)의 약 1배 내지 4배로 제공될 수 있다. 따라서, 제 1 벤트 홀들(110)은 반도체 칩들(C)과 중첩되지 않을 수 있다. 이에 따라, 몰딩 공정 및 다이싱 공정이 완료된 완성된 반도체 패키지에는, 제 1 벤트 홀(110)이 포함되지 않을 수 있다. 따라서, 칩 영역들(CR) 상에 적어도 하나의 반도체 칩(C)을 실장하기 위한 솔더 범프들(102)의 배치 및 형상이 자유로울 수 있다.
도 4a는 반도체 패키지 제조 장치(200) 내에 도 3의 인쇄 회로 기판(100)이 제공된 모습을 보여주는 도면이다. 도 4a의 인쇄 회로 기판(100)은, 도 3의 인쇄 회로 기판(100)의 Ⅱ-Ⅱ'에 따른 단면이다. 도 2a 내지 도 2d를 참조하여 설명한 반도체 패키지 제조 장치와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
도 4a의 인쇄 회로 기판(100)의 리세스 부(216)는 서로 단차진 복수의 리세스 영역들(216a,216b,216c)을 포함할 수 있다. 일 예로, 인쇄 회로 기판(100)의 리세스 부(216)는, 제 1 방향(x)을 따라 순차적으로 제공되는 제 1, 제 2, 그리고 제 3 리세스 영역들(216a,216b,216c)을 포함할 수 있다. 제 1 리세스 영역(216a)은 인쇄 회로 기판(100)과 대응되는 깊이로 리세스될 수 있다. 제 2 리세스 영역(216b)은 제 1 벤트 홀들(110)과 대향되는 영역에 제공되고, 제 1 리세스 영역(216a)의 상면으로부터 리세스된 구조일 수 있다. 이에 따라, 제 2 리세스 영역(216b)은 제 1 벤트 홀들(110)을 통한 유체의 흐름을 가이드할 수 있다. 제 2 리세스 영역(216b)은 제 1 벤트 홀들(110)의 위치 및 형상에 따라 다양하게 제공될 수 있다. 제 3 리세스 영역(216c)은 벤트부(240)에 인접하게 배치되고, 제 2 리세스 영역(216b)의 상면으로부터 리세스된 구조일 수 있다. 일 예로, 제 3 리세스 영역(216c)은 제 1 벤트 홀들(110) 중 벤트부(240)에 가장 인접한 제 1 벤트 홀의 아래에 형성될 수 있다.
도 4b 내지 도 4e는 도 4a의 반도체 패키지 제조 장치(200)를 이용하여, 도 3a의 인쇄 회로 기판(100)에 대해 몰딩 공정을 수행하는 과정들을 보여주는 도면이다. 이하, 도 4a 내지 도 4e를 이용하여, 도 3의 인쇄 회로 기판(100)에 대해 몰딩 공정을 수행하는 과정을 설명한다.
도 4a 및 도 4b를 참조하면, 하부 금형(214)으로 인쇄 회로 기판(10)이 제공되어 안착된다. 이 때, 인쇄 회로 기판(10)은 리세스 부(216)에 안착될 수 있다. 인쇄 회로 기판(10)이 안착되면, 상부 금형(212)이 닫힐 수 있다. 도면에는 도시되지 않았으나, 상부 금형(212)의 일부는 기판(10)의 가장자리 영역을 클램핑할 수 있다. 이후, 플런저(236)가 캐비티(220) 내로 몰딩 수지(240) 공급을 시작할 수 있다. 이 때, 몰딩 수지(240)는 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compoun)일 수 있다.
도 4c 내지 도 4e를 참조하면, 캐비티(220) 내에 몰딩 수지(240)가 공급됨에 따라, 반도체 칩들(C)을 기준으로 한 영역들간의 몰딩 수지(250)의 확산 속도가 상이할 수 있다. 예를 들어, 반도체 칩들(C)의 하부 영역, 즉 반도체 칩들(C)과 인쇄 회로 기판(10) 사이의 공간, 및 상부 영역 간에 몰딩 수지(250)의 확산 속도가 상이할 수 있다. 반도체 칩들(C)의 하부 영역은 상부 영역에 비해 좁으므로, 몰딩 수지(250)의 확산 속도가 작을 수 있다. 또한, 반도체 칩들(C)과 인쇄 회로 기판(10) 사이의 솔더 범프들(102)은, 몰딩 수지(250)의 확산에 저항 요소로 작용할 수 있다. 그러나, 제 1 벤트 홀들(110)을 따라 하부 영역의 몰딩 수지(250)가 제 2 리세스 영역(216b)을 통해 흐르므로, 몰딩 수지(250)의 흐름이 정지되지 않고 흐름성(flowability)이 유지될 수 있다. 따라서, 반도체 칩들(C)의 하부 영역과 상부 영역간의 속도 차이가 완화되고, 몰딩 수지(250)의 지속적인 유입 및 흐름에 따라, 하부 영역의 보이드 형성이 줄어들 수 있다. 특히, 제 2 및 제 3 리세스 영역들(216b,216c)을 통해 몰딩 수지(250)의 흐름이 촉진되어, 몰딩 수지(250)가 퍼지는 시간이 확보될 수 있고, 보이드(V) 형성이 줄어들 수 있다. 이 후, 몰딩 수지(250)가 경화되고 다이싱 공정을 진행하면, 반도체 패키지들을 완성할 수 있다.
도 5는 도 1 및 도 3의 인쇄 회로 기판들(10,100)을 이용하여 몰딩 공정을 수행한 경우, 반도체 패키지 내 형성된 보이드의 크기들을 비교하는 도면이다. 도 5의 P1은 도 1의 인쇄 회로 기판(10)에 대해 몰딩 공정을 수행한 경우들을 나타내고, P2는 도 3의 인쇄 회로 기판(100)에 대해 몰딩 공정을 수행한 경우들을 나타낸다. 이 때, 몰딩 공정 수행 조건들은, 예를 들어, 몰딩 수지의 종류, 몰딩 공정의 시간 등은, 서로 동일하게 제어된다. 도 1의 인쇄 회로 기판(10)의 측정 위치들(P11,P12,P13,P14,P15) 각각은 도 3의 인쇄 회로 기판(100)의 측정 위치들(P21,P22,P23,P24,P25) 각각과 서로 동일한 위치이다. 도 5를 참조하면, 제 1 벤트 홀들(110)을 포함하지 않는 인쇄 회로 기판(10)의 측정 위치들(P11,P12,P13,P14,P15)에서 측정된 보이드의 크기에 비해, 제 1 벤트 홀들(110)을 포함하는 인쇄 회로 기판(100)의 보이드의 크기가 현저히 감소됨을 알 수 있다.
도 6은 일 실시예에 따른 인쇄 회로 기판(100a)을 나타내는 도면이다. 인쇄 회로 기판(100a)은, 도 3a 내지 도 3b를 참조하여 설명한 인쇄 회로 기판(100)과 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다. 인쇄 회로 기판(100b)의 스크라이브 영역(SR)에 형성된 제 1 벤트 홀들(110a) 중 인접하는 한 쌍의 제 1 벤트 홀들(110a)간의 간격들(D1,D2)은, 제 1 방향(x)을 따라 감소될 수 있다. 즉, 제 1 방향(x)에 따른 단면을 기준으로, 반도체 패키지 제조 장치(200)의 벤트부(240)와 인접할수록, 제 1 벤트 홀들(110a)간의 밀집도가 증가할 수 있다. 도 6과 같이, 인접하는 한 쌍의 제 1 벤트 홀들(110a)간의 간격들(D1,D2)은 연속적으로 감소될 수 있으나, 이와 달리, 인접하는 한 쌍의 제 1 벤트 홀들(110a)간의 간격들(D1,D2)은 비연속적으로 감소될 수 있다. 몰딩 수지(250)의 흐름성이 제 1 방향(x)을 따라 점차 감소하므로, 제 1 벤트 홀들(110a)의 밀집도를 제어하여, 흐름성 저하를 완화시킬 수 있다.
도 7은 일 실시예에 따른 인쇄 회로 기판(100b)을 나타내는 도면이다. 도 8은 일 실시예에 따른 인쇄 회로 기판(100c)을 나타내는 도면이다. 인쇄 회로 기판들(100b,100c)에 대해, 도 3a 내지 도 3b를 참조하여 설명한 인쇄 회로 기판(100)과 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다. 인쇄 회로 기판들(100b,100c)은, 제 2 방향(y)을 따라 형성된 제 2 벤트 홀들(도 7의 112b, 도 8의 112c)을 더 포함할 수 있다. 이 때, 제 2 벤트 홀들(도 7의 112b, 도 8의 112c)은 스크라이브 영역(SR)에 형성될 수 있다. 예를 들어, 제 2 벤트 홀들(도 7의 112b, 도 8의 112c)은 제 2 스크라이브 영역(SR2)에 형성될 수 있다. 몰딩 수지(250)의 흐름성이 제 1 방향(x)을 따라 점차 감소하므로, 제 2 벤트 홀들(도 7의 112b, 도 8의 112c)을 추가적으로 제공함으로써, 몰딩 수지(250)의 통로를 증가시켜 흐름성 저하를 완화시킬 수 있다. 도 7과 같이, 제 2 벤트 홀들(112b)은 제 1 벤트 홀들(110b)과 동일한 크기로 제공될 수 있다. 그러나, 이와 달리, 도 8을 참조하면, 제 2 벤트 홀들(112c)의 직경(L3)은 제 1 벤트 홀들(110c)의 직경(L2)보다 크게 제공될 수 있다. 제 2 벤트 홀들(도 7의 112b, 도 8의 112c)이 칩 영역들(CR)의 외측인 제 2 스크라이브 영역(SR2)에 제공됨으로써, 제 2 벤트 홀들(도 7의 112b, 도 8의 112c)의 크기에 따른 몰딩 수지(250)의 흐름이 반도체 칩들(C)에 영향을 미치지 않을 수 있다. 또한, 도면에서는 제 2 벤트 홀들(도 7의 112b, 도 8의 112c)이 제 2 스크라이브 영역(SR2)에 형성된 것을 예로 들어 설명하였으나, 이에 국한되지 않고, 제 2 벤트 홀들은 제 1 스크라이브 영역에도 형성될 수 있고, 다양한 변형이 가능하다. 또한, 이와 달리, 제 2 벤트 홀들의 직경(L3)은 제 1 벤트 홀들의 직경(L2)보다 작을 수 있다.
본 발명의 개념에 따르면, 보이드 형성을 방지할 수 있는 몰딩 공정용 인쇄 회로 기판을 제공할 수 있다. 이 때, 벤트 홀들은 인쇄 회로 기판에 실장되는 반도체 칩들과 서로 중첩되지 않으므로, 칩 영역들 상에 실장되는 반도체 칩들의 연결 구조 및 배치가 자유로울 수 있다. 예를 들어, 솔더 범프들의 연결 구조 및 배치에 영향을 주지 않으므로, 메모리 소자 또는 모바일향 반도체 패키지 제조시에도 자유로운 제작이 가능할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 상면에 실장된 반도체 칩들로 몰딩 수지가 공급되어 몰딩 공정이 수행되는 인쇄 회로 기판에 있어서,
    상기 인쇄 회로 기판은:
    상기 반도체 칩들이 실장되는 칩 영역들; 및
    상기 칩 영역들의 각각을 둘러싸는 스크라이브 영역을 포함하되,
    상기 몰딩 수지는 제 1 방향을 따라 공급되고, 상기 스크라이브 영역은 상기 제 1 방향을 따라 형성된 제 1 벤트 홀들을 포함하는, 인쇄 회로 기판.
  2. 제 1 항에 있어서,
    상기 제 1 벤트 홀들은 상기 반도체 칩들과 중첩되지 않는, 인쇄 회로 기판.
  3. 제 1 항에 있어서,
    상기 반도체 칩들은 상기 제 1 방향에 직교하는 제 2 방향을 따라 배열되고,
    상기 제 1 벤트 홀들은 상기 제 2 방향을 따라 배열된 상기 반도체 칩들 사이에 형성되는, 인쇄 회로 기판.
  4. 제 1 항에 있어서,
    상기 제 2 방향을 따라 인접하게 배열된 한 쌍의 반도체 칩들 사이에는 적어도 하나의 제 1 벤트 홀이 제공되고,
    상기 한 쌍의 반도체 칩들 사이의 거리는 상기 적어도 하나의 제 1 벤트 홀의 직경보다 적어도 크거나 같은, 인쇄 회로 기판.
  5. 제 4 항에 있어서,
    상기 한 쌍의 반도체 칩들 사이의 거리는, 상기 적어도 하나의 제 1 벤트 홀의 직경의 약 1 배 내지 약 4 배인, 인쇄 회로 기판.
  6. 제 1 항에 있어서,
    상기 제 1 방향을 따라 형성된 상기 제 1 벤트 홀들은, 상기 제 1 방향에 대해 상기 인쇄 회로 기판의 전방보다 후방에 인접하게 위치되는, 인쇄 회로 기판.
  7. 제 1 항에 있어서,
    상기 제 1 방향을 따라 배치된 인접하는 한 쌍의 벤트 홀들간의 간격은 상기 제 1 방향을 따라 감소하는, 인쇄 회로 기판.
  8. 제 1 항에 있어서,
    상기 스크라이브 영역은:
    상기 칩 영역들 사이에 제공된 제 1 스크라이브 영역; 및
    상기 칩 영역들 중 최외각에 배치된 칩 영역의 외측에 제공된 제 2 스크라이브 영역을 포함하고,
    상기 제 2 스크라이브 영역은, 상기 제 1 방향과 직교하는 제 2 방향을 따라 형성된 제 2 벤트 홀들을 더 포함하는, 인쇄 회로 기판.
  9. 제 8 항에 있어서,
    상기 제 2 벤트 홀들의 직경은 상기 제 1 벤트 홀들의 직경보다 적어도 크거나 같은, 인쇄 회로 기판.
  10. 제 1 항에 있어서,
    상기 반도체 칩들은 상기 칩 영역들 상에 플립 칩 방식으로 실장된, 인쇄 회로 기판.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10037900B1 (en) * 2017-05-09 2018-07-31 Nxp B.V. Underfill stop using via bars in semiconductor packages
JP6943051B2 (ja) * 2017-07-19 2021-09-29 株式会社デンソー 半導体装置の製造方法
KR102525164B1 (ko) * 2018-08-13 2023-04-24 삼성전자주식회사 인쇄회로기판 및 이를 포함하는 반도체 패키지
US11114313B2 (en) * 2019-05-16 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer level mold chase

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107689A (en) * 1996-07-30 2000-08-22 Kabushiki Kaisha Toshiba Semiconductor device
US6324069B1 (en) * 1997-10-29 2001-11-27 Hestia Technologies, Inc. Chip package with molded underfill
US20080150159A1 (en) * 2004-02-11 2008-06-26 Irwin Aberin Semiconductor Package with Perforated Substrate
US8030748B2 (en) * 2005-08-26 2011-10-04 Micron Technology, Inc. Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0134902B1 (ko) * 1991-07-08 1998-04-20 다니엘 케이. 니콜스 칩 캐리어 패키지 및 집적 회로 패키지
US5612576A (en) * 1992-10-13 1997-03-18 Motorola Self-opening vent hole in an overmolded semiconductor device
US5817545A (en) * 1996-01-24 1998-10-06 Cornell Research Foundation, Inc. Pressurized underfill encapsulation of integrated circuits
CA2198305A1 (en) * 1996-05-01 1997-11-02 Yinon Degani Integrated circuit bonding method and apparatus
US5981312A (en) * 1997-06-27 1999-11-09 International Business Machines Corporation Method for injection molded flip chip encapsulation
US6081997A (en) * 1997-08-14 2000-07-04 Lsi Logic Corporation System and method for packaging an integrated circuit using encapsulant injection
JPH11186294A (ja) * 1997-10-14 1999-07-09 Sumitomo Metal Smi Electron Devices Inc 半導体パッケージ及びその製造方法
US5893726A (en) * 1997-12-15 1999-04-13 Micron Technology, Inc. Semiconductor package with pre-fabricated cover and method of fabrication
US6490166B1 (en) 1999-06-11 2002-12-03 Intel Corporation Integrated circuit package having a substrate vent hole
US6772512B2 (en) 2001-01-13 2004-08-10 Siliconware Precision Industries Co., Ltd. Method of fabricating a flip-chip ball-grid-array package without causing mold flash
US20020173074A1 (en) 2001-05-16 2002-11-21 Walsin Advanced Electronics Ltd Method for underfilling bonding gap between flip-chip and circuit substrate
US7262074B2 (en) 2002-07-08 2007-08-28 Micron Technology, Inc. Methods of fabricating underfilled, encapsulated semiconductor die assemblies
KR100914552B1 (ko) 2005-07-25 2009-09-02 삼성전자주식회사 반도체 메모리 장치 및 이를 구비하는 메모리 모듈
KR101409839B1 (ko) 2007-05-23 2014-06-26 삼성전자주식회사 반도체 패키지
US7696618B2 (en) 2007-11-21 2010-04-13 Powertech Technology Inc. POP (package-on-package) semiconductor device
JP2012195330A (ja) 2011-03-15 2012-10-11 Renesas Electronics Corp 半導体装置の製造方法
KR20130044051A (ko) 2011-10-21 2013-05-02 에스케이하이닉스 주식회사 반도체 패키지의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107689A (en) * 1996-07-30 2000-08-22 Kabushiki Kaisha Toshiba Semiconductor device
US6324069B1 (en) * 1997-10-29 2001-11-27 Hestia Technologies, Inc. Chip package with molded underfill
US20080150159A1 (en) * 2004-02-11 2008-06-26 Irwin Aberin Semiconductor Package with Perforated Substrate
US8030748B2 (en) * 2005-08-26 2011-10-04 Micron Technology, Inc. Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices

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