KR20170051498A - 웨이퍼 레벨 칩 패키지 구조 및 패키징 방법 - Google Patents

웨이퍼 레벨 칩 패키지 구조 및 패키징 방법 Download PDF

Info

Publication number
KR20170051498A
KR20170051498A KR1020177009322A KR20177009322A KR20170051498A KR 20170051498 A KR20170051498 A KR 20170051498A KR 1020177009322 A KR1020177009322 A KR 1020177009322A KR 20177009322 A KR20177009322 A KR 20177009322A KR 20170051498 A KR20170051498 A KR 20170051498A
Authority
KR
South Korea
Prior art keywords
sensing
cover layer
sensing chip
substrate
chip
Prior art date
Application number
KR1020177009322A
Other languages
English (en)
Other versions
KR101963395B1 (ko
Inventor
지치 왕
치옹 위
웨이 왕
Original Assignee
차이나 와퍼 레벨 씨에스피 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 차이나 와퍼 레벨 씨에스피 씨오., 엘티디. filed Critical 차이나 와퍼 레벨 씨에스피 씨오., 엘티디.
Publication of KR20170051498A publication Critical patent/KR20170051498A/ko
Application granted granted Critical
Publication of KR101963395B1 publication Critical patent/KR101963395B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
    • G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
    • G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
    • G06V40/12—Fingerprints or palmprints
    • G06V40/13—Sensors therefor
    • G06V40/1306—Sensors therefor non-optical, e.g. ultrasonic or capacitive sensing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
    • G01D11/00—Component parts of measuring arrangements not specially adapted for a specific variable
    • G01D11/24—Housings ; Casings for instruments
    • G01D11/245—Housings for sensors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
    • G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
    • G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
    • G06V40/12—Fingerprints or palmprints
    • G06V40/13—Sensors therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Multimedia (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
  • Image Input (AREA)

Abstract

본 발명은 칩 패키지 구조 및 패키징 방법으로서, 상기 칩 패키지 구조는 센싱 칩(201), 센싱 칩(201)의 제1표면(210) 위에 위치하는 커버층(203) 및 센싱 칩(201)에 위치하는 플러그 구조(204)를 포함하고; 센싱 칩(201)은 제1표면(210) 및 제1표면(210)의 반대에 있는 제2표면(220)을 포함하며 제1표면(21) 위에 위치하는 센싱 영역(211)을 더 포함하고; 센싱 칩(201)의 제2표면(22)은 기판(300)과 마주하고; 플러그 구조(204)의 일 단부는 센싱 영역(211)에 전기로 연결되고 플러그 구조(204)의 다른 단부는 센싱 칩(201)의 제2표면(22)의 외측에 노출된다.

Description

웨이퍼 레벨 칩 패키지 구조 및 패키징 방법{WAFER-LEVEL CHIP PACKAGE STRUCTURE AND PACKAGING METHOD}
본 발명은 반도체 제조의 기술 분야 및 특히 웨이퍼 레벨 칩 패키지 구조 및 그 패키징 방법에 관한 것이다.
본 출원은 본 명세서에 전반적으로 참조되어 있는 2014년 9월 12일 중국 특허청에 출원된 중국 특허 201410465346.9 "웨이퍼 레벨 지문 인식 칩 패키지 구조 및 패키징 방법"에 대한 우선권을 주장한다.
현대 사회 발전에 따라 개인 식별 및 개인 정보 보안의 중요성에 대한 관심이 높아지고 있다. 지문 인식 기술은 사람 지문의 유일성 및 불변성 때문에 고도의 안전, 높은 신뢰 및 간소한 동작을 특징으로 한다. 따라서 지문 인식 기술은 개인 정보 보호를 위해 다양한 분야에서 광범위하게 사용된다. 한편, 과학 기술 발전에 따라 다양한 가전 제품의 정보 보안 문제는 오랫동안 기술 개발의 관심사였다. 정보보안의 필요성은 휴대전화, 노트북, 태블릿 PC 및 디지털 카메라와 같은 모바일 단말기에서 훨씬 더 절실하다.
지문 인식 장치는 정전 용량(capacitive)(전기 분야) 방식 또는 전기 유도(inductive) 방식으로 지문을 감지한다. 지문 인식 장치는 사용자의 지문을 추출하여 사용자의 지문을 전기 신호로 변환하고 상기 전기 신호를 출력하여 사용자의 지문 정보를 확보한다. 구체적으로는, 지문 인식 장치의 단면 구조 개략도인 도 1에 도시된 바와 같이, 베이스 판(base plate)(100), 상기 베이스 판(100)의 표면에 연결된 지문 인식 칩(101) 및 상기 지문 인식 칩(101)의 표면을 커버하는 유리 베이스 판(102)을 포함한다.
정전 용량 지문 인식 칩을 일 예로 들면, 지문 인식 칩(101)은 하나 이상의 커패시터 판(capacitor plate)을 포함한다. 사용자 손가락의 표피 또는 피하층에는 높은 융선(ridge)과 오목한 골(valley)이 있기 때문에 사용자의 손가락(103)이 유리 베이스 판(102)의 표면을 터치할 때 상기 융선 및 지문 인식 칩(101) 사이의 거리는 상기 골 및 지문 인식 칩(101) 사이의 거리와 다르다. 그러므로 사용자 손가락(103)의 융선 및 커패시터 판 사이의 커패시턴스(capacitance) 값은 사용자 손가락(103)의 골과 커패시터 판 사이의 커패시턴스 값과 다르다. 지문 인식 칩(101)은 서로 다른 커패시턴스 값을 확보하고, 해당 값을 상응하는 전기 신호로 변환하며 상기 전기 신호를 출력할 수 있다. 수신된 전기 신호를 수집한 후에, 지문 인식 장치는 사용자의 지문 정보를 확보할 수 있다.
그러나 종래의 지문 인식 장치는 지문 인식 칩의 민감도에 대한 요구조건이 높아서 지문 인식 장치의 제조 및 응용에 제약을 준다.
웨이퍼 레벨 칩 패키징 방법은 본 발명의 실시예를 따라 제공되며, 상기 방법은: 여러 센싱 칩 영역들(sensing chip area)을 포함하는 기판을 제공하되, 상기 기판은 제1표면(first surface) 및 상기 제1표면의 반대에 있는 제2표면(second surface)을 포함하고 각각의 상기 센싱 칩 영역은 상기 제1표면 위에 위치하는 센싱 영역(sensing area)을 포함하는 상기 기판을 제공하는 단계; 상기 기판의 상기 제1표면 위에 커버층(cover layer)을 형성하는 단계; 및 상기 기판의 각각의 상기 센싱 칩 영역에 플러그 구조(plug structure)를 형성하는 단계를 포함하되, 상기 플러그 구조의 일 단부(end)는 상기 센싱 영역과 전기로 연결되고 상기 플러그 구조의 다른 단부는 상기 기판의 상기 제2표면에 의해 노출된다.
선택적으로는, 상기 커버층의 모스 경도(Mohs hardness)는 8H 이상이고, 유전율(dielectric constant)은 7 이상일 수 있다.
선택적으로는, 상기 커버층의 물질은 하나 이상의 무기 나노물질(inorganic nanomaterial), 고분자 물질(polymer material), 유리 물질(glass material) 및 세라믹 물질(ceramic material)을 포함할 수 있다.
선택적으로는, 상기 고분자 물질은 하나 이상의 에폭시 수지(epoxy resin), 폴리이미드 수지(polyimide resin), 벤조사이클로부텐 수지(benzocyclobutene resin), 폴리벤조옥사졸 수지(polybenzoxazole resin), 폴리부틸렌 테레프탈레이트(polybutylene terephthalate), 폴리카보네이트(polycarbonate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴레에틸렌(polyethylene), 폴리프로필렌(polypropylene), 폴리올레핀(polyolefin), 우레탄(urethane), 폴리올레핀(polyolefin), 폴리에테르술폰(polyethersulfone), 폴리아미드(polyamide), 폴리우레탄(polyurethane), 에틸렌 비닐 아세테이트 공중합체(ethylene vinyl acetate copolymer) 및 폴리 비닐 알코올(polyvinyl alcohol)을 포함할 수 있다.
선택적으로는, 상기 커버층의 형성 프로세스는 스크린 프린팅 프로세스(screen-printing process), 스핀 코팅 프로세스(spin coating process) 또는 스프레이 프로세스(spraying process)일 수 있다.
선택적으로는, 상기 무기 나노물질은 알루미늄 및 산화코발트(cobalt oxide) 중 하나 이상을 포함할 수 있다.
선택적으로는, 상기 커버층의 형성 프로세스는 화학기상증착 프로세스(chemical vapor deposition process), 물리기상증착 프로세스(physical vapor deposition process), 원자층 증착 프로세스(atomic layer deposition process), 스크린 프린팅 프로세스, 스핀 코팅 프로세스 또는 스프레이 프로세스일 수 있다.
선택적으로는, 상기 플러그 구조의 형성 프로세스는: 상기 기판의 상기 제2표면 위에 마스크층(mask layer)을 형성하는 단계로서, 상기 기판의 상기 제2표면은 상응하는 위치에 있는 상기 마스크층과 상기 플러그 구조를 형성하기 위해 요구되는 형태에 의해 노출되는 마스크층 형성 단계; 상기 기판에 관통홀(through hole)을 형성하기 위해 마스크처럼 상기 마스크층을 이용하여 상기 기판을 에칭(etching)하는 단계로서, 상기 관통홀의 상부는 상기 기판의 상기 제2표면 위에 위치하는 기판 에칭 단계; 상기 관통홀에 상기 플러그 구조를 형성하는 단계; 및 상기 관통홀을 형성한 후에 상기 마스크층을 제거하는 단계를 포함할 수 있다.
선택적으로는, 상기 플러그 구조는: 상기 관통홀의 측벽의 표면에 위치하는 절연층(insulation layer); 상기 절연층의 표면과 상기 관통홀의 하부 표면에 위치하는 전도층(conductive layer)으로서, 상기 관통홀의 하부에 위치하는 상기 전도층의 일 부분은 상기 센싱 영역과 전기로 연결되는 전도층; 및 상기 전도층의 표면에 위치하는 솔더 마스크층(solder-mask layer)으로서, 상기 관통홀을 충진하는 솔더 마스크층을 포함할 수 있다.
선택적으로는, 상기 웨이퍼 레벨 칩 패키징 방법은 상기 기판의 상기 제2표면에 배선층(wiring layer)과 금속 범프(metal bump)를 형성하는 단계를 더 포함할 수 있으되, 상기 배선층은 상기 전도층과 상기 금속 범프와 연결되고 상기 배선층과 상기 금속 범프는 상기 센싱 칩 영역에 위치한다.
선택적으로는, 상기 플러그 구조는: 상기 관통홀의 측벽의 표면에 위치하는 절연층; 및 상기 절연층의 표면과 상기 관통홀의 하부의 표면에 위치하는 전도성 플러그(conductive plug)를 포함할 수 있으되, 상기 관통홀은 상기 전도성 플러그로 충진된다.
선택적으로는, 상기 웨이퍼 레벨 칩 패키징 방법은: 상기 기판의 상기 제2표면에 의해 노출되는 상기 전도성 플러그의 상부 위에 금속 범프를 형성하는 단계를 더 포함할 수 있다.
선택적으로는, 각각의 상기 센싱 칩 영역은: 상기 제1표면 위에 위치하고 상기 센싱 영역을 둘러싸는 주변 영역(peripheral area)을 더 포함할 수 있다.
선택적으로는, 칩 회로 및 제1솔더 패드(solder pad)는 상기 주변 영역에 위치할 수 있되, 상기 칩 회로는 상기 센싱 영역 및 상기 제1솔더 패드와 전기로 연결된다.
선택적으로는, 상기 플러그 구조의 상기 일 단부는 상기 제1솔더 패드와 연결될 수 있다.
선택적으로는, 상기 웨이퍼 레벨 칩 패키징 방법은: 상기 여러 센싱 칩 영역들을 분리하여 분리된 센싱 칩들을 형성하기 위해 상기 기판 및 상기 커버층을 절단하는 단계로서, 각각의 상기 센싱 칩들은 제1표면 및 상기 제1표면의 반대에 있는 제2표면을 포함하고 상기 센싱 칩은 상기 제1표면 위에 위치하는 센싱 영역과 상기 센싱 칩의 상기 제1표면 위에 있는 커버층을 포함하는 상기 기판 및 상기 커버층 절단 단계; 베이스 판을 제공하는 단계; 및 상기 베이스 판에 상기 센싱 칩을 연결하는 단계로서, 상기 센싱 칩의 상기 제2표면은 상기 베이스 판과 마주하는, 센싱 칩 연결 단계를 더 포함할 수 있다.
선택적으로는, 상기 기판은: 인접한 센싱 칩 영역들 사이에 위치하는 쏘잉 레인 영역(sawing lane area)을 더 포함할 수 있다.
선택적으로는, 상기 기판과 상기 커버층을 절단하는 프로세스는: 상기 여러 센싱 칩 영역들을 분리하여 여러 분리된 센싱 칩들을 형성하기 위해 상기 쏘잉 레인 영역에서 상기 기판과 상기 커버층을 절단하는 단계를 포함할 수 있다.
선택적으로는, 상기 베이스 판에 상기 센싱 칩을 연결하는 단계는: 상기 플러그 구조를 상기 베이스 판과 전기로 연결하기 위해 상기 베이스 판에 상기 기판의 제2표면에 의해 노출되는 상기 플러그 구조의 단부를 용접(welding)하는 단계를 포함할 수 있다.
선택적으로는, 각각의 상기 센싱 칩 영역들은: 상기 제1표면 위에 위치하고 상기 센싱 영역을 둘러싸는 주변 영역을 더 포함할 수 있다.
선택적으로는, 상기 웨이퍼 레벨 칩 패키징 방법은: 상기 커버층을 형성하기 전에 상기 주변 영역에 칩 회로 및 제1솔더 패드를 형성하는 단계를 더 포함할 수 있되, 상기 칩 회로는 상기 센싱 영역 및 상기 제1솔더 패드와 전기로 연결된다.
선택적으로는, 상기 플러그 구조의 상기 일 단부는 상기 제1솔더 패드를 통해 상기 센싱 영역과 전기로 연결될 수 있다.
선택적으로는, 상기 베이스 판은 제1측면을 포함할 수 있되, 상기 베이스 판의 상기 제1측면에 여러 제2솔더 패드들이 제공되고 상기 센싱 칩은 상기 베이스 판의 상기 제1측면과 연결된다.
선택적으로는, 상기 센싱 칩의 상기 제2표면에 의해 노출되는 상기 플러그 구조는 상기 제2솔더 패드들과 전기로 연결될 수 있다.
선택적으로는, 상기 베이스 판의 단부에 상기 센싱 칩을 외부 회로와 전기로 연결하기 위한 연결부(connection portion)를 제공할 수 있다.
선택적으로는, 상기 웨이퍼 레벨 칩 패키징 방법은: 상기 베이스 판의 상기 측면 위에 가드 링(guard ring)을 형성하는 단계를 더 포함할 수 있되, 상기 가드 링은 상기 센싱 칩 및 상기 커버층을 둘러싼다.
선택적으로는, 상기 웨이퍼 레벨 칩 패키징 방법은: 상기 센싱 칩, 상기 커버층 및 상기 가드 링을 감싸고 상기 센싱 영역 위의 상기 커버층의 일 부분을 노출하는 하우징(housing)을 형성하는 단계를 더 포함할 수 있다.
선택적으로는, 상기 웨이퍼 레벨 칩 패키징 방법은: 상기 센싱 칩과 상기 커버층을 감싸고 상기 센싱 영역 위의 상기 커버층의 일 부분을 노출하는 하우징을 형성하는 단계를 더 포함할 수 있다.
상기 방법 중 어느 하나를 이용하여 형성되는 웨이퍼 레벨 칩 패키지 구조는 본 발명의 실시예들을 따라 더 제공되되, 상기 웨이퍼 레벨 칩 패키지 구조는: 여러 센싱 칩 영역들을 포함하는 기판으로서, 상기 기판은 제1표면, 상기 제1표면의 반대에 있는 제2표면을 포함하며 각각의 상기 센싱 칩 영역들은 상기 제1표면 위에 위치하는 센싱 영역을 포함하는, 기판; 상기 기판의 상기 제1표면 위에 위치하는 커버층; 및 상기 기판의 상기 센싱 칩 영역 안에 위치하는 플러그 구조로서, 상기 플러그 구조의 일 단부는 상기 센싱 영역과 전기로 연결되고 상기 플러그 구조의 다른 단부는 상기 기판의 상기 제2표면에 의해 노출되는, 플러그 구조를 포함한다.
이에 따라, 상기 방법 중 어느 하나를 이용하여 형성되는 칩 패키지 구조는 본 발명의 실시예들을 따라 더 제공되되, 상기 칩 패키지 구조는: 제1표면 및 상기 제1표면의 반대에 있는 제2표면을 포함하는 센싱 칩으로서, 상기 센싱 칩은 상기 제1표면 위에 위치하는 센싱 영역을 더 포함하고 상기 센싱 칩의 상기 제2표면은 베이스 판을 마주하는, 센싱 칩; 상기 센싱 칩의 상기 제1표면 위에 위치하는 커버층; 및 상기 센싱 칩에 위치하는 플러그 구조로서, 상기 플러그 구조의 일 단부는 상기 센싱 영역과 전기로 연결되고 상기 플러그 구조의 다른 단부는 상기 센싱 칩의 상기 제2표면에 의해 노출되는, 플러그 구조를 포함한다.
도 1은 지문 인식 장치의 단면 구조 개략도이다;
도 2 내지 6은 본 발명의 일 실시예에 따른 웨이퍼 레벨 지문 인식 칩 패키징 절차를 도시하는 단면 구조 개략도이다; 그리고
도 7 내지 14는 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 지문 인식 칩 패키징 절차를 도시하는 단면 구조 개략도이다.
배경기술에서 설명한 바와 같이, 종래의 지문 인식 장치는 지문 인식 칩의 민감성에 대한 높은 요구조건으로 인해 지문 인식 장치의 제조 및 응용이 제한된다.
도 1을 참조하면, 지문 인식 칩(101)의 표면은 지문 인식 칩(101)을 보호하기 위해 제공되는 유리 베이스 판(102)에 의해 커버되고, 사용자의 손가락(103)은 상기 유리 베이스 판(102)에 직접 접촉하는 것을 알게 된다. 그러므로 유리 베이스 판(102)이 적절한 보호를 제공할 수 있다는 것을 보장하기 위해 유리 베이스 판(102)은 큰 두께를 가진다. 그러나 유리 베이스 판(102)의 큰 두께로 인해 지문 인식 칩(101)은 사용자의 지문이 정확하게 추출되는 것을 보장하기 위해 높은 민감도를 필요로 한다. 그러나 민감도가 높은 지문 인식 칩을 제조하는 것이 어렵고 제조 비용이 고가라서 지문 인식 칩의 응용 및 프로모션을 제한한다.
구체적으로는, 정전 용량식 지문 인식 장치를 예로 들면, 사용자의 손가락(103)을 유리 베이스 판(102)의 표면에 놓을 때 커패시터는 사용자의 손가락(103) 및 지문 인식 칩(101) 내의 커패시터 판 사이에 형성된다. 사용자의 손가락(103)과 커패시터 판은 커패시터의 두 판을 구성하고 유리 베이스 판(102)은 커패시터의 두 판 사이에 있는 유전체(dielectric)를 구성한다. 그러나 유리 베이스 판(102)의 큰 두께 때문에 사용자의 손가락(103)과 커패시터 판 사이의 커패시턴스 값은 큰 반면 사용자 손가락(103)의 융선 및 골 사이의 높이 차는 작기 때문에 골과 커패시터 판 사이의 커패시턴스 값과 비교했을 때 융선 및 커패시터 판 사이의 커패시턴스 값과의 차이는 작다. 그러므로 지문 인식 칩(101)은 커패시턴스 값 간의 차이를 정확하게 감지하기 위해 높은 민감도가 필요하다.
상기 문제를 해결하기 위해, 본 발명에 따라 웨이퍼 레벨 지문 인식 칩 패키지 구조 및 웨이퍼 레벨 지문 인식 칩 패키징 방법이 제공된다. 패키징 방법에서는, 종래의 유리 베이스 판 대신 커버층이 센싱 칩(예를 들면, 지문 인식 칩)의 제1표면 위에 형성되어 사용자의 손가락과 직접 접촉하고 센싱 칩을 보호한다. 커버층은 종래의 유리 베이스 판보다 더 작은 두께를 가지므로 센싱 칩의 제1표면과 커버층의 표면 사이의 거리는 센싱 칩이 사용자의 지문을 쉽게 감지하도록 줄어들 수 있고 따라서 센싱 칩의 민감도에 대한 요구조건이 상대적으로 감소하여 지문 인식 칩 패키지 구조의 광범위한 사용을 가능하게 한다. 게다가 분리된 센싱 칩이 절단에 의해 형성되기 전에 플러그 구조를 기판에 형성하고 상기 플러그 구조는 플러그 구조와 기판이 전기로 연결되도록 기판의 제2표면에 의해 노출된다. 그러므로, 센싱 칩이 기판에 연결된 후에는 센싱 칩의 제1표면 위에 추가적인 전도성 구조를 형성할 필요가 없다. 그러므로 센싱 영역을 보호하기 위해 제공되는 커버층은 기판이 절단되기 전에 기판의 제1표면 위에 형성될 수 있다. 센싱 칩들이 절단에 의해 형성될 때 커버층이 절단된다. 그러므로 센싱 칩이 기판의 표면에 연결된 후에 커버층을 형성할 필요가 없으므로 지문 인식 칩 패키징 방법은 간소화될 수 있고 센싱 영역의 손상이 줄어들어 센싱 영역을 통해 확보된 지문 정보의 정확도를 보장할 수 있다. 더 나아가, 형성된 패키지 구조는 단순하여 형성된 패키지 구조의 크기를 줄이는 데 용이하다. 본 발명의 상기 목표, 특징 및 이점을 더 명백하고 쉽게 이해할 수 있도록 이제 도면과 함께 본 발명의 실시예를 상세하게 설명할 것이다.
도 2 내지 6은 본 발명의 실시예에 따른 웨이퍼 레벨 지문 인식 칩 패키징 절차를 도시하는 단면 구조 개략도다.
도 2를 참조하면, 여러 센싱 칩 영역들(201)을 포함하는 기판(200)이 제공된다. 상기 기판(200)은 제1표면(210) 및 상기 제1표면(210)의 반대에 있는 제2표면(220)을 포함하고 각각의 센싱 칩 영역들(201)은 제1표면(210) 위에 위치하는 센싱 영역(211)을 포함한다.
기판(200)은 실리콘 기판(silicon substrate), 실리콘 게르마늄 기판(silicon germanium substrate), 실리콘 카바이드 기판(silicon carbide substrate), 실리콘-온-절연체(silicon-on-insulator)(SOI) 기판 또는 게르마늄-온-절연체(germanium-on-insulator)(GOI) 기판이다. 또한 상기 기판(200)은 전체 웨이퍼(full wafer)다.
센싱 칩 영역(201)은 센싱 칩을 형성하기 위해 제공된다. 이후에, 기판(200)은 분리된 센싱 칩들을 형성하기 위해 여러 센싱칩 영역들(201)을 서로 분리하도록 절단된다. 본 실시예에서는, 센싱 칩 영역들(201)은 일 어레이(array)에 배치되고 쏘잉 레인 영역(202)은 인접하는 센싱 칩 영역들(201) 사이에 더 제공된다. 센싱 칩 영역들(201)은 쏘잉 레인 영역(202)에서 절단을 통해 서로 분리될 수 있다.
본 실시예에서는, 센싱 영역(211)은 기판(200)의 제1표면(210) 위에 형성된다. 센싱 영역(211)은 사용자의 지문 정보를 감지하고 수신하기 위해 제공된다. 그러므로 사용자의 지문 정보를 확보하기 위한 정전 용량식 구조 또는 전도성 구조는 센싱 영역(211) 내에 형성되어야 한다. 또한 센싱 영역(211)을 보호하기 위해 커버층을 이후에 센싱 영역(211) 위에 형성해야 한다.
이제 정전 용량식 구조를 센싱 영역(211)에 형성하는 경우를 예로 들어 설명한다. 하나 이상의 커패시터 판은 센싱 영역(211)에 형성된다. 커버층은 이후에 기판(200)의 제1표면(210) 위에 형성된다. 사용자의 손가락이 커버층의 표면 위에 놓일 때, 커패시터 판, 커버층 및 사용자의 손가락은 정전 용량식 구조를 형성한다. 센싱 영역(211)은 커패시터 판과 사용자 손가락의 표면에 있는 융선 사이의 커패시턴스 값과 커패시터 판과 사용자 손가락의 표면에 있는 골 사이의 커패시턴스 값 사이의 차이를 확보할 수 있으며 커패시턴스 값의 차이는 칩 회로를 통해 처리되고 출력되어 사용자의 지문 정보를 확보한다.
본 실시예에서는, 센싱 칩 영역(201)에서 센싱 영역(211)을 둘러싸는 주변 영역(212)이 제1표면(210) 위에 더 형성된다. 칩 회로 및 제1솔더패드(213)는 주변 영역(212)에 형성된다. 칩 회로는 센싱 영역(211) 및 제1솔더패드(213)와 전기로 연결된다. 제1솔더패드(213)는 패키징 절차 동안 베이스 판과 전기로 연결하기 위해 제공된다. 칩 회로는 센싱 영역(211)을 통해 확보한 지문 정보를 처리하고 출력하기 위해 센싱 영역(211) 내 정전 용량식 구조 또는 전도성 구조와 전기로 연결된다.
도 3을 참조하면, 커버층(203)은 기판(200)의 제1표면(210) 위에 형성된다. 커버층(203) 두께는 100 미크론 미만이다.
커버층(203)은 센싱 영역(211)의 표면을 보호하기 위해 제공된다. 본 실시예에서는, 하나 이상의 커패시터 판이 센싱 영역(211)에 형성된다. 사용자의 손가락이 커버층(203)의 표면에 놓일 때, 커패시터 판, 커버층(203) 및 사용자의 지문은 정전 용량식 구조를 형성한다.
이후에 형성되는 플러그 구조는 기판(200)의 센싱 칩 영역(201)에 배치되고 기판(200)을 통해 연장되며 센싱 영역(211)과 칩 회로를 외부 회로에 전기로 연결하기 위해 제공되므로, 이후 프로세스에서 분리된 센싱 칩 영역(201)을 패키징 할 때, 센싱 칩 영역(201)의 제1표면(210) 위에 추가적인 전도성 구조를 형성할 필요가 없다. 또한 기판(200)이 절단되기 전에, 커버층(203)은 기판(200)과 함께 절단되도록 기판(200)의 제1표면(21) 위에 형성된다. 이후 프로세스에서, 패키지 구조는 오직 절단되고 분리된 센싱 칩 영역(201)의 제2표면(220)을 베이스 판의 표면에 고정하고 플러그 구조를 베이스 판에 전기로 연결하여 형성될 수 있다. 그러므로 지문 인식 칩의 패키징 방법은 간소화될 수 있고, 형성되는 패키지 구조는 구조 상 간소하여 패키지 구조의 크기를 줄이는 데 용이하다.
또한 이후 패키징 프로세스 동안 센싱 칩 영역(201)의 제1표면(210) 위에 추가적인 전도성 구조를 형성할 필요가 없으므로, 커버층(203)은 이후 패키징 프로세스에 영향을 주지 않고 센싱 영역(211)의 표면 외에 주변 영역(212)의 표면 위에도 형성될 수 있다. 그러므로 커버층(203)이 기판(200)의 표면 위에 형성된 후에 커버층(203)을 에칭하고 커버층에 패턴을 형성할 필요가 없어서 제조 절차를 간소화시키고 기판(200)의 제1표면(210)의 손상을 감소시켜 센싱 영역(211)을 통해 확보된 지문 정보의 정확도를 보장한다.
커버층(203)의 물질은 무기 나노물질, 고분자 물질, 유리 물질 및 세라믹 물질일 수 있다. 커버층(203)은 화학기상증착 프로세스, 물리기상증착 프로세스, 원자층 증착 프로세스, 스크린 프린팅 프로세스, 스킨 코팅 프로세스 또는 스프레이 프로세스를 통해 형성될 수 있다.
일 실시예에서는, 커버층(203)의 물질은 고분자 물질인 에폭시 수지, 폴리이미드 수지, 벤조사이클로부텐 수지, 폴리벤조옥사졸 수지, 폴리부틸렌 테레프탈레이트, 폴리카보네이트, 폴리에틸렌 테레프탈레이트, 폴레에틸렌, 폴리프로필렌, 폴리올레핀, 우레탄, 폴리올레핀, 폴리에테르술폰, 폴리아미드, 폴리우레탄, 에틸렌 비닐 아세테이트 공중합체 및 폴리 비닐 알코올을 포함할 수 있다. 커버층(203)은 스크린 프린팅 프로세스, 스핀 코팅 프로세스 또는 스프레이 프로세스를 통해 형성된다.
또 다른 실시예에서는, 커버층(203)의 물질은 무기 나노물질로서, 알루미늄 또는 산화코발트다. 커버층(203)은 화학기상증착 프로세스, 물리기상증착 프로세스, 원자층 증착 프로세스, 스크린 프린팅 프로세스, 스핀 코팅 프로세스 또는 스프레이 프로세스를 통해 형성된다.
또 다른 실시예들에서는, 커버층(203)의 물질은 경질재료인 유리 물질 또는 세라믹 물질이다. 그러므로 커버층(203)은 접착층을 통해 기판(200)의 제1표면에 고정되어야 한다. 접착층은 접착력을 가지며 정전 용량식 스크린 접착제(capacitive screen glue)로 만들어질 수 있다.
커버층(203)의 모스 경도는 8H 이상이다. 커버층(203)은 상대적으로 큰 경도를 가진다. 그러므로 커버층(203)은 상대적으로 작은 두께를 가진 경우에도 센싱 칩 영역(201)에 있는 센싱 영역(211)을 보호할 수 있다. 사용자의 손가락이 커버층(203)의 표면을 슬라이드할 때, 센싱 칩 영역(201)의 표면에 어떠한 손상도 발생되지 않는다. 또한 커버층(203)의 상대적으로 큰 경도 때문에 커버층은 변형에 덜 취약하다. 따라서 커버층(203)의 두께는 사용자의 손가락이 커버층(203)의 표면을 누르는 경우에도 거의 변하지 않으므로 센싱 영역(211)의 감지 결과의 정확성이 보장된다.
커버층(203)의 유전율은 7 이상이다. 커버층(203)은 상대적으로 큰 유전율로 인해 훌륭한 전기적 절연력(electrical isolation capability)을 가지므로 커버층(203)은 센싱 영역(211)을 효과적으로 보호할 수 있다.
커버층(203)의 두께는 20 미크론 내지 200 미크론이다. 커버층(203)의 상대적으로 작은 두께 때문에 사용자의 손가락을 커버층(203)의 표면에 놓을 때 손가락과 센싱 영역(211) 사이의 거리는 줄어든다. 그러므로 사용자 손가락의 지문은 센싱 영역(211)을 통해 더 잘 감지될 수 있어서 센싱 영역(211)의 민감도에 대한 높은 요구조건을 낮춘다.
커버층(203)의 두께는 상대적으로 작고, 사용자의 손가락과 커패시터 판 사이의 커패시턴스 값은 커버층(203)의 두께에 반비례하며 커버층(203)의 유전율에 정비례한다. 그러므로 커버층(203)의 두께는 작고 유전율은 큰 경우, 사용자의 손가락과 커패시터 판 사이의 커패시턴스 값은 센싱 영역(211)의 감지할 수 있는 범위 내에 있으므로 지나치게 크거나 작은 커패시턴스 값으로 인한 센싱 영역(211)의 감지 실패를 방지한다.
또한 커버층(203)의 두께가 20 미크론 내지 200 미크론이고 유전율이 7 이상인 경우, 커버층(203)의 두께가 증가함에 따라 커버층(203)의 유전율이 증가하면서 사용자의 손가락과 커패시터 판 사이의 커패시턴스 값이 증가한다. 결과적으로 커패시턴스 값은 센싱 영역(211)을 통해 더 잘 감지될 수 있다.
도 4를 참조하면, 관통 홀(250)은 기판(200)의 센싱 칩 영역(201)에 형성된다. 관통홀(250)의 상부는 기판(200)의 제2표면(220) 위에 위치한다.
전도성 구조, 즉 전도층 또는 전도 플러그는 관통홀(250)에 형성된다. 전도층 또는 전도 플러그는 트랜치 플러그(trench plug)로서 활용되어 패키징 절차 동안 센싱 칩과 베이스 판을 전기로 연결하기 위해 제공된다.
관통홀(250)은: 마스크층(도면에 도시되지 않음)을 기판(200)의 제2표면(220) 위에 형성하는 단계로서, 기판(200)의 제2표면(220)은 플러그 구조 형성에 필요한 상응하는 위치 및 형태인 마스크층에 의해 노출되는 마스크층 형성 단계; 기판(200) 내 관통홀(250)을 형성하기 위해 마스크처럼 마스크층을 활용하여 기판(200)을 에칭하는 단계; 및 관통홀(250)이 형성된 이후에 마스크층을 제거하는 단계를 통해 형성될 수 있다.
본 실시예에서는, 제1솔더 패드(213)는 주변 영역(212)의 표면 위에 형성되고 이후에 형성될 플러그 구조의 일 단부는 제1솔더 패드(213)의 표면 위에 위치하므로 제1솔더패드(213)의 위치에 상응하는 기판(200)의 제2표면(220)의 일 부분은 마스크층에 의해 노출되고 기판(200)을 에칭하는 프로세스는 제1솔더 패드(213)의 표면이 노출될 때까지 실시된다.
마스크층은 패턴화된 포토레지스트층(patterned photoresist layer) 또는 패턴화된 하드 마스크(hard mask)일 수 있다. 하드 마스크의 물질은 산화규소(silicon oxide), 질화규소(silicon nitride) 및 산질화규소(silicon oxynitride) 중 하나 이상이다. 기판(200)을 에칭하는 프로세스는 이방성 건식 식각(anisotropic dry etch) 프로세스다. 에칭 가스는 SF6, CH4, CHF3, CH3F 중 하나 이상을 포함할 수 있다. 형성된 관통홀(250)의 측벽은 기판(200)의 표면과 수직이다. 대안으로는, 관통홀(250)의 측벽은 기판(200)의 표면과 비례하게 기울어진다. 또한 관통홀(250)의 상부의 크기는 관통홀(250)의 하부의 크기보다 크다.
도 5를 참조하면, 플러그 구조(204)는 관통홀(250) 안에 형성되되(도 4에 도시된 바와 같이), 플러그 구조(204)의 일 단부는 센싱 영역(211)과 전기로 연결되고 플러그 구조(204)의 다른 단부는 기판(202)의 제2표면(220)에 의해 노출된다.
플러그 구조(204)는 관통홀(250) 내에 형성되고 제1솔더 패드(213)의 표면 위에 위치한다. 플러그 구조(204)는 제1솔더 패드(213)와 전기로 연결되어 센싱 영역(211)과 전기로 연결된다. 플러그 구조(204)의 다른 단부의 표면은 기판의 제2표면(220)과 동일한 평면상에 있어서 플러그 구조(204)와 기판(200)의 외측에 있는 외부 회로를 전기로 연결한다. 따라서 센싱 영역(211)과 칩 회로는 외부 회로와 전기로 연결될 수 있다.
본 실시예에서는, 플러그 구조(204)는: 기판(200)에 위치하는 관통홀(250)로서, 관통홀(250)의 상부는 기판(200)의 제2표면(220) 위에 위치하는 관통홀(250); 관통홀(250)의 측벽의 표면에 위치하는 절연층(240); 절연층(240)의 표면과 관통홀(250)의 하부 표면에 위치하는 전도층(241)으로서, 관통홀(241)의 하부에 위치하는 전도층(241)의 일 부분이 센싱 영역(211)과 전기로 연결되는 전도층(241); 및 전도층(241)의 표면 위에 위치하는 솔더 마스크층(242)으로서, 관통홀을 충진하는 솔더 마스크층(242)을 포함한다.
플러그 구조(204)는: 관통홀(250)의 측벽의 표면 위에 있는 절연층(240)을 형성하는 단계; 전도막(conductive film)을 기판의 제2표면(220), 절연층(240)의 표면 및 관통홀(250)의 하부 표면에 증착하는 단계; 솔더 마스크막(solder-mask film)을 전도막의 표면 위에 증착시키는 단계로서, 관통홀(250)은 솔더 마스크막으로 충진되는 솔더 마스크막 증착 단계; 기판(200)의 제2표면(220)이 노출될 때까지 솔더 마스크막과 전도막을 연마하여 관통홀(250) 내에 전도층(241) 및 솔더 마스크층(242)을 형성하는 연마 단계를 통해 형성될 수 있다.
절연층(240)의 물질은 산화규소, 질화규소, 산화질규소 또는 고-k 유전체 물질(high-k dielectric material)이다. 절연층(240)은 전기로 전도층(241)을 기판(200)으로부터 절연하기 위해 제공된다. 전도층(241)의 물질은 금속으로서, 구리(copper), 텅스텐(tungsten), 알루미늄(aluminum), 티탄(titanium), 질화티탄(titanium nitride), 탄탈륨(tantalum) 및 질화탄탈륨(tantalum nitride) 중 하나 또는 그 결합물이다. 본 실시예에서는, 관통홀은 전도층(241)으로 완전히 충진되지 않는다. 그러므로 솔더마스크층(242)은 전도층(241)의 표면에 형성되어야 하며 관통홀은 솔더마스크층(242)으로 충진되어 안정적인 플러그 구조(204)를 형성한다. 솔더마스크층의 물질은 절연 수지(insulating resin)와 같은 고분자 물질 또는 산화규소, 질화규소 또는 산화질규소와 같은 무기단열재(inorganic insulating material)다.
플러그 구조(204)를 형성한 후에 패키징 방법은: 기판(200)의 제2표면(220) 위에 배선층(221) 및 금속 범프(222)를 형성하는 단계로서, 배선층(221)은 전도층(2410) 및 금속 범프(222)와 연결되고 배선층(221)과 금속 범프(222)는 센싱 칩 영역(201)의 표면 위에 위치하는, 배선층(221) 및 금속 범프(222)를 형성하는 단계를 더 포함한다. 배선층(221)과 금속 범프(222)의 물질은 구리, 텅스텐 또는 알루미늄과 같은 금속이다. 배선층(221) 및 금속 범프(222)는 플러그 구조(204)를 기판(200) 외측에 있는 외부 회로와 전기로 연결하기 위해 제공된다.
또 다른 실시예에서는, 도 6을 참조하면, 플러그 구조(204)는: 기판(200)에 위치하는 관통홀로서, 관통홀의 상부는 기판(200)의 제2표면(220) 위에 위치하는 관통홀; 관통홀의 측벽 표면에 위치하는 절연층(240); 및 절연층(240)의 표면 및 관통홀의 하부 표면에 위치하는 전도 플러그(243)로서, 관통홀을 충진하는 전도 플러그(243)를 포함한다.
절연층(240)의 물질은 산화규소, 질화규소, 산화질규소 또는 고-k 유전체 물질이다. 절연층(240)은 전도 플러그(243)를 기판(200)으로부터 전기로 절연하기 위해 제공된다. 전도 플러그(243)의 물질은 금속으로서, 구리, 텅스텐, 티탄, 질화티탄, 탄탈륨 및 질화탄탈륨 중 하나 또는 그 결합물이다.
플러그 구조(204)를 형성한 후에, 상기 방법은: 기판(200)의 제2표면(220)에 의해 노출되는 전도 플러그(243)의 상부 위에 금속 범프(223)를 형성하는 단계를 더 포함한다. 금속 범프(223)는 플러그 구조(204)를 기판(200) 외측에 있는 외부 회로와 전기로 연결하기 위해 제공된다.
또 다른 실시예에서는, 플러그 구조를 기판에 형성한 후에, 커버층 또한 기판의 제1표면 위에 형성될 수 있다.
계속해서 도 5를 참조하면, 그에 상응하는, 상기 방법을 활용하여 형성되는 웨이퍼 레벨 지문 인식 칩 패키지 구조는 본 발명의 실시예들을 따라 더 제공된다. 웨이퍼 레벨 지문 인식 칩 패키지 구조는 여러 센싱 칩 영역들(201)을 포함하는 기판(200)을 포함하되, 상기 기판(200)은 제1표면(210) 및 제1표면(210)과 반대에 있는 제2표면(220)을 포함하고 센싱 칩 영역(201)은 제1표면(210) 위에 위치하는 센싱 영역(211)을 포함한다. 웨이퍼 레벨 지문 인식 칩 패키지 구조는 기판(200)의 제1표면(210) 위에 위치하는 커버층으로서, 두께는 100 미크론보다 작은 커버층(203); 및 기판(200)의 센싱 칩 영역(201)에 위치하는 플러그 구조(204)로서, 플러그 구조(204)의 일 단부는 센싱 영역(211)과 전기로 연결되고 플러그 구조(204)의 다른 단부는 기판(200)의 제2표면(220)에 의해 노출되는 플러그 구조(204)를 더 포함한다.
이제, 웨이퍼 레벨 지문 인식 칩 구조를 도면과 함께 더 상세하게 설명한다.
기판(200)은 실리콘 기판, 실리콘 게르마늄 기판, 실리콘 카바이드 기판, 실리콘-온-절연체(SOI) 기판 또는 게르마늄-온-절연체(GOI) 기판이다. 더 나아가 상기 기판(200)은 전체 웨이퍼다.
센싱 칩 영역(201)은 패키지될 센싱 칩을 형성하기 위해 제공된다. 기판(200)의 여러 센싱 칩 영역들(201)은 어레이에 배치된다. 본 실시예에서는, 기판(200)은 인접한 센싱 칩 영역들(201) 사이에 위치하는 쏘잉 래인 영역(202)을 더 포함한다. 센싱 칩 영역들(201)은 쏘잉 래인 영역(202)에서 절단을 통해 서로 분리되어 센싱 칩들을 형성할 수 있다.
센싱 칩 영역(201)의 제1표면(210)에 위치하는 센싱 영역(211)은 사용자의 지문 정보를 감지 및 수신하기 위해 제공된다. 사용자의 지문 정보를 확보하기 위한 정전 용량식 구조 또는 전도성 구조는 센싱 영역(211)에 제공되고 기판(200)의 제1표면(210) 위에 위치하는 커버층(203)은 센싱 영역(211)을 보호하기 위해 제공된다.
본 실시예에서는, 센싱 영역(211)에 하나 이상의 커패시터 판이 제공된다. 사용자의 손가락이 커버층(203)의 표면 위에 놓일 때, 커패시터 판, 커버층(203) 및 사용자의 손가락은 정전 용량식 구조를 형성한다. 센싱 영역(211)은 사용자 손가락 표면의 융선과 커패시터 판 사이의 커패시턴스 값과 사용자 손가락 표면의 골과 커패시터 판 사이의 커패시턴스 값 사이의 차이를 확보할 수 있고 커패시터 값의 차이는 칩 회로를 통해 처리되고 출력되어 사용자의 지문 정보를 확보한다.
본 실시예에서는, 센싱 칩 영역(201)은 제1표면(210) 위에 위치하여 센싱 영역(211)을 둘러싸는 주변 영역(212)을 더 포함한다. 칩 회로 및 제1솔더 패드(213)는 주변 영역(212)에 제공된다. 칩 회로는 정전 용량식 구조 또는 전도성 구조에 의해 출력되는 전기 신호를 처리하기 위해 센싱 영역(211) 내에 있는 정전 용량식 구조 또는 전도성 구조와 전기로 연결된다.
칩 회로는 센싱 영역(211) 및 제1솔더 패드(213)와 전기로 연결되고, 플러그 구조(204)의 일 단부는 제1솔더 패드(213)와 연결되어 플러그 구조(204)를 센싱 영역(211)과 전기로 연결한다. 또한 플러그 구조(204)는 기판(200)의 제2표면(220)에 의해 노출되므로 기판(200)의 제1표면(210) 위에 위치하는 센싱 영역(211)은 플러그 구조(204)를 통해 기판(200)의 외측에 있는 외부 회로와 전기로 연결될 수 있다.
플러그 구조(204)는 기판(200)에 위치한다. 더 나아가, 본 실시예에서는, 플러그 구조(204)는 주변 영역(212)에 상응하는 영역에 위치하고 센싱 영역(211)은 플러그 구조(204)를 통해 기판(200) 외측에 있는 외부 회로와 전기로 연결될 수 있다. 그러므로 분리된 센싱 칩 영역(201)을 패키징할 때, 센싱 칩 영역(201)의 제1표면(21) 위에 추가적인 전도성 구조를 형성할 필요가 없다. 따라서 기판(200)이 절단되기 전에, 커버층(203)이 기판(200)과 함께 절단되도록 기판(200)의 제1표면(210) 위에 커버층(203)이 형성된다.
기판(200)의 제1표면(210)은 커버층(203)에 의해 완전히 커버되므로, 즉, 커버층(203) 또한 센싱 영역(211)의 표면뿐만 아니라 주변 영역(212) 및 쏘잉 래인 영역(202)의 표면 위에 위치하는 것을 의미한다. 커버층(203)은 넓은 면적을 커버하기 때문에, 커버층(203)은 간소한 방식으로 형성될 수 있고 커버층(203)을 형성하는 프로세스는 센싱 칩 영역(201)의 제1표면(210)의 손상을 일으키지 않는다. 또한 분리된 센싱 칩 영역(201)은 이후 간소한 방식으로 패키지될 수 있다.
더 나아가, 이후 프로세스에서 분리된 센싱칩 영역(201)을 패키징할 때 센싱 칩 영역(201)의 제1표면(210) 위에 추가적인 전도성 구조를 형성할 필요가 없으므로, 센싱 칩 영역(201)의 제1표면은 편평한데, 즉, 센싱 영역(211)의 표면은 주변 영역(212)의 표면과 동일한 표면상에 있어서, 센싱 영역(211)과 연결된 전도성 구조를 형성하기 위해 주변 영역(21)에 추가적인 주변 리세스(recess)를 형성할 필요가 없다. 그러므로 형성된 웨이퍼 레벨 지문 인식 칩 패키지 구조는 구조 상 간소하며 형성 프로세스는 간소화된다.
커버층(203)의 물질은 고분자 물질, 무기 나노물질 또는 세라믹 물질이다. 본 실시예에서는, 커버층(203)의 물질은 산화알루미늄 및 산화코발트를 포함하는 무기 나노물질이다. 커버층(203)은 화학기상증착 프로세스, 물리기상증착 프로세스, 원자층증착 프로세스, 스크린 프린팅 프로세스, 스프레이 프로세스 또는 스핀 코팅 프로세스를 통해 형성될 수 있다.
또 다른 실시예에서는, 커버층(203)의 물질은 에폭시 수지, 폴리이미드 수지, 벤조사이클로부텐 수지, 폴리벤조옥사졸 수지, 폴리부틸렌 테레프탈레이트, 폴리카보네이트, 폴리에틸렌 테레프탈레이트, 폴레에틸렌, 폴리프로필렌, 폴리올레핀, 우레탄, 폴리올레핀, 폴리에테르술폰, 폴리아미드, 폴리우레탄, 에틸렌 비닐 아세테이트 공중합체 및 폴리 비닐 알코올일 수 있는 고분자 물질 또는 기타 적합한 고분자 물질이다. 커버층(203)은 스크린 프린팅 프로세스, 스프레이 프로세스 또는 스핀 코팅 프로세스를 통해 형성될 수 있다.
커버층(203)의 모스 경도는 8H 이상이다. 커버층(203)은 상대적으로 큰 경도를 가진다. 그러므로 커버층(203)은 상대적으로 작은 두께를 가진 경우에도 센싱 칩(201)의 센싱 영역(211)을 보호할 수 있다. 사용자의 손가락이 커버층(203)의 표면을 슬라이드할 때, 센싱 칩(201)의 표면은 손상되지 않는다. 또한 커버층(203)의 상대적으로 큰 경도 때문에 커버층(203)은 변형에 덜 취약하다. 따라서 사용자의 손가락이 커버층(203)의 표면을 누를 때 커버층(203)의 두께는 거의 변하지 않으므로 센싱 영역(211)의 감지 결과의 정확성이 보장된다.
커버층(203)은 유전율이 7 이상이다. 상대적으로 큰 유전율 때문에 커버층(203)은 훌륭한 전기 절연력을 가지므로 커버층(203)은 센싱 영역(211)을 효과적으로 보호할 수 있다.
커버층(203)의 두께는 20 미크론 내지 200 미크론이다. 커버층(203)의 상대적으로 작은 두께 때문에 사용자의 손가락이 커버층(203)의 표면에 놓일 때, 손가락과 센싱 영역(211) 사이의 거리는 줄어든다. 그러므로 사용자 손가락의 지문은 센싱 영역(211)을 통해 더 잘 감지될 수 있으므로 센싱 칩(201)의 민감도에 대한 높은 요구조건을 낮춘다.
커버층(203)의 두께는 상대적으로 작고 사용자의 손가락과 커패시터 판 사이의 커패시턴스 값은 커버층(203)의 두께와 반비례하며 커버층(203)의 유전율과는 정비례한다. 그러므로 커버층(203)의 두께가 작고 유전율이 큰 경우, 사용자의 손가락과 커패시터 판 사이의 커패시턴스 값은 센싱 영역(211)의 감지 가능한 범위 내에 해당하여 지나치게 크거나 작은 커패시턴스 값으로 인한 센싱 영역(211)의 감지 실패를 방지한다.
또한 커버층(203)의 두께가 20 미크론 내지 200 미크론이고 유전율이 7 이상인 경우, 커버층(203)의 두께가 증가함에 따라 커버층(203)의 유전율이 증가하면서 사용자의 손가락과 커패시터 판 사이의 커패시턴스 값이 증가한다. 결과적으로 커패시턴스 값은 센싱 영역(211)을 통해 더 감지될 수 있다.
본 실시예에서는, 플러그 구조(204)는: 기판(200)에 위치하는 관통홀로서, 관통홀의 상부는 기판(200)의 제2표면(220) 위에 위치하는 관통홀; 관통홀의 측벽의 표면에 위치하는 절연층(240); 절연층(240)의 표면과 관통홀 하부 표면에 위치하는 전도층(241)으로서, 관통홀(241) 하부에 위치하는 전도층(241)의 일 부분은 센싱 영역(211)과 전기로 연결되는 전도층(241) 및 전도층(241)의 표면에 위치하는 솔더 마스크층(242)으로서, 관통홀을 충진하는 솔더 마스크층(242)을 포함한다.
절연층(240)의 물질은 산화규소, 질화규소, 산화질 규소 또는 고-k 유전체 물질이다. 절연층(240)은 기판(200)으로부터 전도층(241)을 전기로 절연하기 위해 제공된다. 전도체(241)의 물질은 금속으로서, 구리, 텅스텐, 알루미늄, 티탄, 질화티탄, 탄탈룸 및 질화탄탈룸 중 하나 또는 그 결합물이다. 본 실시예에서는, 관통홀은 전도층(241)으로 충진된다. 그러므로 솔더 마스크층(242)은 전도층(241)의 표면에 형성되어야 하며 관통홀은 솔더 마스크층(242)으로 충진되어 안정적인 플러그 구조(204)를 형성한다. 솔더 마스크층의 물질은 절연수지와 같은 고분자 물질 또는 산화규소, 질화규소 또는 산화질규소와 같은 무기단열재다.
웨이퍼 레벨 지문 인식 칩 패키지 구조는: 기판(200)의 제2표면(220) 위에 위치하는 배선층(221) 및 금속 범프(222)를 더 포함한다. 배선층(221)은 전도층(241) 및 금속 범프(222)와 연결되고 배선층(221) 및 금속 범프(222)는 센싱 칩 영역(201)의 표면에 위치한다. 배선층(221) 및 금속 범프(222)는 플러그 구조(204)를 기판(200)의 외측에 있는 외부 회로와 전기로 연결하기 위해 제공된다.
도 6을 참조하면, 또 다른 실시예에서는, 플러그 구조(204)는: 기판(200)에 위치하는 관통홀로서, 관통홀의 상부는 기판(200)의 제2표면(220) 위에 위치하는 관통홀; 관통홀의 측벽의 표면에 위치하는 절연층(240); 및 절연층(240)의 표면 및 관통홀의 하부의 표면에 위치하는 전도 플러그(243)로서, 관통홀을 충진하는 전도 플러그(243)를 포함한다.
절연층(240)의 물질은 산화규소, 질화규소, 산화질규소 또는 고-k 유전체 물질이다. 절연층은 기판(200)으로부터 전도층(241)을 전기로 절연하기 위해 제공된다. 전도 플러그(243)의 물질은 금속으로서, 구리, 텅스텐, 알루미늄, 티탄, 질화티탄, 탄탈룸 및 질화탄탈룸 중 하나 또는 그 결합물이다.
웨이퍼 레벨 지문 인식 칩 패키지 구조는: 기판(200)의 제2표면(220)을 통해 노출되는 전도 플러그(243)의 상부에 위치하는 금속 범프를 더 포함한다. 금속 범프(223)는 플러그 구조(204)를 기판(200)의 외측에 있는 외부 회로와 전기로 연결하기 위해 제공된다.
도 7 내지 14는 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 지문 인식 칩 패키징 절차를 도시하는 단면 구조 개략도다.
도 7을 참조하면, 기판(200)이 제공되며 여러 센싱 칩 영역들(201)을 포함한다. 기판(200)은 제1표면(310) 및 제1표면의 반대에 있는 제2표면(320)을 포함한다. 센싱 칩 영역(201)은 제1표면(310) 위에 위치하는 센싱 영역(311)을 포함한다. 플러그 구조(303)는 기판(200)의 센싱 칩 영역(201)에 형성된다. 플러그 구조(303)의 일 단부는 센싱 영역(311)과 전기로 연결되고 플러그 구조(303)의 다른 단부는 기판(200)의 제2표면(320)에 의해 노출된다. 커버층(302)은 기판(200)의 제1표면(310)에 형성되되, 커버층(302)의 두께는 100 미크론보다 작다.
본 실시예에서는, 센싱 칩 영역(201)은 일 어레이에 배치되고, 쏘잉 래인 영역(202)은 인접하는 센싱 칩 영역들(201) 사이에 더 제공된다.
본 실시예에서는, 센싱 칩 영역(201)에서 센싱 영역(311)을 둘러싸는 주변 영역(312)이 제1표면(311) 위에 더 형성된다. 칩 회로 및 제1솔더 패드(313)는 주변 영역(312)에 형성되고 칩 회로는 센싱 영역(311)과 제1솔더 패드(313)에 전기로 연결된다.
본 실시예에서는, 플러그 구조(303)는: 센싱 칩(301)에 위치하는 관통홀로서, 관통홀의 상부는 기판(200)의 제2표면(320) 위에 위치하는 관통홀; 관통홀의 측벽의 표면에 위치하는 절연층(330); 절연층(330)의 표면 및 관통홀 하부의 표면에 위치하는 전도층(331)으로서, 관통홀의 하부에 위치하는 전도층(331)의 일 부분은 센싱 영역(311)과 전기로 연결되는 전도층; 및 전도층(331)의 표면에 위치하는 솔더 마스크층(332)으로서, 상기 관통홀을 충진하는 솔더 마스크층(332)을 포함한다.
본 실시예에서는, 플러그 구조(303)가 형성된 후에, 패키징 방법은: 배선층(321) 및 금속 범프(322)를 기판의 제2표면 위에 형성하는 단계를 더 포함하되, 배선층은 전도층(331) 및 금속 범프(322)와 연결되고 배선층(321)과 금속 범프(322)는 센싱 칩 영역(201)의 표면 위에 위치한다.
도 11을 참조하면, 또 다른 실시예에서는, 플러그 구조(303)는: 센싱 칩(301)에 위치하는 관통홀로서, 관통홀의 상부는 센싱 칩(301)의 제2표면(320) 위에 위치하는 관통홀; 관통홀의 측벽의 표면에 위치하는 절연층(330); 및 절연층(330)의 표면 및 관통홀의 하부 표면에 위치하는 전도 플러그(333)로서, 관통홀을 충진하는 전도 플러그(333)를 포함한다.
기판(200), 플러그 구조(303) 및 커버층(302)의 물질, 구조 및 형성 프로세스에 관한 상세한 내용은 도2 내지 6에 상응하는 실시예들의 설명을 참조할 수 있으며, 본 설명에는 재차 기재하지 않는다.
도 8을 참조하면, 여러 센싱 칩 영역들(201)(도 7에 도시된 바와 같이)을 분리하고 여러 분리된 센싱 칩들(301)을 형성하기 위해 기판(200)(도 7에 도시된 바와 같은) 및 커버층(302)이 절단된다. 센싱 칩(301)은 제1표면 및 제1표면(310)의 반대에 있는 제2표면을 포함한다. 센싱 칩(301)은 제1표면(310) 위에 위치하는 센싱 영역(311)을 포함하고 커버층(302)은 센싱 칩(301)의 제1표면(310) 위에 제공된다.
기판(200) 및 커버층(302)을 절단하는 프로세스는: 여러 센싱 칩 영역들(201)을 분리하고 여러 분리된 센싱 칩들(301)을 형성하기 위해 쏘잉 래인 영역(202)(도 7에 도시된 바와 같이)에서 기판(200) 및 커버층(302)을 절단하는 단계를 포함한다.
커버층(302)은 기판(200)의 제1표면(310) 위에 형성되기 때문에, 기판(200)이 절단될 때, 각각의 형성된 분리된 센싱 칩(301)의 제1표면이 커버층(302)에 의해 커버되도록 커버층(302)이 함께 절단된다. 그러므로 이후 프로세스들에서 패키지 구조는 오직 센싱 칩(301)을 베이스 판과 전기로 연결하여 형성될 수 있다. 그러므로 지문 인식 칩 패키지 구조의 형성 프로세스는 간소화될 수 있고 형성된 패키지 구조는 구조 상 간소하여 패키지 구조의 크기를 줄이는 데 용이하다.
도 9를 참조하면, 베이스 판(300)이 제공된다.
베이스 판(300)은 센싱 칩(301)이 적용되는 장치 또는 단말기에 대한 조건에 따라 강성(rigid) 베이스 판 또는 가요성(flexible) 베이스 판일 수 있다. 본 실시예에서는, 베이스 판(300)은 강성 베이스 판으로서, PCB 베이스 판, 유리 베이스 판, 금속 베이스 판, 반도체 베이스 판 또는 고분자 베이스 판일 수 있다.
베이스 판(300)은 여러 제2솔더 패드들(331) 및 배선층(도시되지 않음)이 제공되는 제1측면(330)을 포함한다. 배선층은 제2솔더 패드들(331)과 연결된다. 제2솔더 패드들(331)은 센싱 칩(301)이 베이스 판(300)의 제1측면(330)에 연결되도록 센싱 칩(301)의 제1표면(310) 위에 있는 칩 회로와 연결하기 위해 제공된다.
본 실시예에서는, 베이스 판(300)의 단부에 연결부(304)를 제공한다. 연결부(304)의 물질은 전도성 물질을 포함한다. 연결부(304)는 센싱 칩(301)의 표면에 있는 센싱 영역(311)이 외부 회로 또는 장치와 전기로 연결되어 전기 신호를 전송하도록 배선층과 연결된다.
도 10을 참조하면, 센싱 칩(301)은 베이스 판(300)에 연결되되, 센싱 칩(301)의 제2표면(320)은 베이스 판(300)과 마주한다.
플러그 구조(303)의 단부는 센싱 칩(301)의 제2표면(320)에 의해 노출되므로 센싱 칩(30)을 베이스 판(300)에 연결하는 방법은: 플러그 구조(303)를 베이스 판(300)에 전기로 연결하도록 센싱 칩(301)의 제2표면(320)에 의해 노출되는 플러그 구조(303)의 단부를 베이스 판(300)에 용접하는 단계를 포함한다.
본 실시예에서는, 베이스 판(300)의 제1측면(330)에 제2솔더 패드들(331)이 제공되고 센싱 칩(301)은 베이스 판(300)의 제1측면(330)에 확보된다. 또한 센싱 칩(301)의 제2표면(320)에 의해 노출되는 플러그 구조(303)는 제2솔더 패드들(3310)의 표면에 용접되어 센싱 칩(301)과 베이스 판(300)과 전기로 연결한다.
도 12를 참조하면, 본 실시예에서는, 센싱 칩(301)을 베이스 판(300)에 연결한 후에 베이스 판(300) 위에 가드 링(305)이 형성되되, 가드 링(305)은 센싱 칩(301) 및 커버층(302)을 둘러싼다. 가드 링(305)의 물질은 금속이다. 또한 가드 링(305)은 베이스 판(300)의 제1측면(330)에 고정되고 베이스 판(300)을 통해 접지된다(grounded).
본 실시예에서는, 가드 링(305)은 센싱 칩(301)과 커버층(302) 주변에 위치하고 가드 링(305)의 일 부분은 커버층(302) 위로 연장되며 센싱 영역(311) 위에 있는 커버층(305)의 일 부분의 표면을 노출한다. 또 다른 실시예에서는, 가드 링은 단순히 센싱 칩(301)과 커버층(302) 주변에 위치하여 커버층(302)의 전체 표면을 노출시킨다.
가드 링(305)의 물질은 금속으로서, 구리, 텅스텐, 알루미늄, 은 또는 금일 수 있다. 가드 링(305)은 센싱 칩(301)을 위한 정전 차폐(electrostatic shield)로 활용된다. 가드 링(305)은 금속이므로 전기를 전도할 수 있다. 사용자의 손가락이 커버층(302)을 터치할 때, 발생되는 정전하(electrostatic charge)는 우선 가드 링(305)을 통해 베이스 판(300)으로 전송되므로 지나친 고 정전압으로 인한 커버층(302)의 고장을 방지한다. 따라서 센싱 칩(301)이 보호되고, 지문 감지의 정확성이 향상될 수 있으며, 센싱 칩에 의해 출력되는 신호 내 잡음이 제거될 수 있고 센싱 칩을 통해 출력되는 신호의 정확성이 향상될 수 있다.
도 13을 참조하면, 또 다른 실시예에서는, 가드 링(305)을 형성한 후에, 센싱 칩(301), 커버층(302) 및 가드 링(305)을 감싸는 하우징(306)이 형성된다. 센싱 영역(311)의 표면 위에 있는 커버층의 일 부분은 하우징(306)에 의해 노출된다. 하우징(306)은 지문 인식 칩이 제공되는 장치 또는 단말기의 하우징이거나 지문 인식 칩 패키지 구조의 하우징일 수 있다.
도 14를 참조하면, 또 다른 실시예에서는, 센싱 칩(301)이 베이스 판(300)에 연결된 후에 센싱 칩(301) 및 커버층(302)을 감싸는 하우징(307)이 형성된다. 센싱 영역(311)의 표면 위에 있는 커버층(302)의 일 부분은 하우징(307)에 의해 노출된다. 하우징(307)은 센싱 칩(301) 및 커버층(302)을 보호하기 위해 제공된다. 또한 본 실시예에서는, 센싱 칩(301)은 플러그 구조(303)를 통해 베이스 판(300)에 고정되기 때문에 플라스틱 봉지재(plastic encapsulant material)를 사용하여 센싱 칩(301)을 고정할 필요가 없다. 하우징(307)은 외부 환경으로부터 센싱 칩(301)을 전기 절연하기 위해 제공된다.
또 다른 실시예에서는, 센싱 칩(301)을 베이스 판(300)에 연결한 후에, 센싱 칩(301)과 베이스 판(300) 사이에 결합력을 강화시킬 뿐만 아니라 배선층(321), 금속 범프(322) 및 제2솔더 패드들(331)을 보호하기 위해 센싱 칩(301)과 베이스 판(300) 사이를 플라스틱 봉지재와 같은 단열재로 충진한다.
이에 따른, 지문 인식 칩 패키지 구조는 본 발명의 실시예들을 따라 더 제공된다. 계속해서 도 10을 참조하면, 지문 인식 칩 패키지 구조는: 베이스 판(300) 및 베이스 판(300)에 연결된 센싱 칩(301)을 포함한다. 센싱 칩(301)은 제1표면(310) 및 제1표면의 반대에 있는 제2표면(320)을 포함한다. 센싱 칩(301)은 제1표면(310) 위에 위치하는 센싱 영역(311)을 포함하고 센싱 영역(301)의 제2표면(320)은 베이스 판(300)과 마주한다. 지문 인식 칩 패키지 구조는 센싱 칩(301)의 제1표면(310)에 위치하는 커버층을 포함하되, 커버층(302)의 두께는 100 미크론 미만이고, 센싱 칩(301)에 위치하는 플러그 구조(303)의 경우 플러그 구조(303)의 일 단부는 센싱 영역(311)과 전기로 연결되고 플러그 구조(303)의 다른 단부는 센싱 칩(301)의 제2표면(320)에 의해 노출된다. 센싱 칩(301)의 제2표면(320)에 의해 노출되는 플러그 구조(303)는 베이스 판(300)과 연결된다.
이제, 도면과 함께 지문 인식 칩 패키지 구조에 대해 상세하게 기재한다.
센싱 칩(301)의 제1표면(310) 위에 위치하는 센싱 영역(311)은 사용자의 지문 정보를 감지하고 수신하기 위해 제공된다. 사용자의 지문 정보를 확보하기 위해 센싱 영역(311)에 정전 용량식 구조 또는 전도성 구조를 제공하고, 센싱 칩(301)의 제1표면(310)에 위치하는 커버층(302)은 센싱 영역(311)을 보호하기 위해 제공된다.
본 실시예에서는, 센싱 영역(311)에 하나 이상의 커패시터 판이 제공된다. 사용자의 손가락이 커버층(302)의 표면 위에 놓일 때, 커패시터 판, 커버층(302) 및 사용자의 손가락은 정전 용량식 구조를 형성한다. 센싱 영역(311)은 사용자의 손가락 표면에 있는 융선과 커패시터 판 사이의 커패시턴스 값과 사용자의 손가락 표면에 있는 골과 커패시터 판 사이의 커패시턴스 값의 차이를 확보할 수 있고 커패시턴스 값의 차이는 칩 회로를 통해 처리되고 출력되어 사용자의 지문 정보를 확보한다.
본 실시예에서는, 센싱 칩 영역(301)은 제1표면(310) 위에 위치하고 센싱 영역(311)을 둘러싸는 주변 영역(312)을 더 포함한다. 주변 영역(312)에 칩 회로 및 제1솔더 패드(313)를 제공한다. 정전 용량식 구조 또는 전도성 구조를 통해 출력되는 전기 신호를 처리하기 위해 칩 회로는 센싱 영역(311) 내 정전 용량식 구조 또는 전도성 구조와 전기로 연결된다.
칩 회로는 센싱 영역(311) 및 제1솔더 패드(313)와 전기로 연결되고 플러그 구조(303)의 일 단부는 제1솔더 패드(313)와 연결되어 플러그 구조(303)를 센싱 영역(311)과 전기로 연결한다. 또한 플러그 구조는 기판(200)의 제2표면(320)에 의해 노출되므로, 기판(200)의 제1표면(310)에 위치하는 센싱 영역(311)은 플러그 구조(303)를 통해 기판(200)의 외측에 있는 외부 회로와 전기로 연결될 수 있다.
센싱 칩(301)은 베이스 판(300)에 고정되어 센싱 칩(301)을 베이스 판(300)을 통해 기타 장치들 또는 회로들과 전기로 연결한다. 본 실시예에서는, 플러그 구조(303)의 단부는 센싱 칩(301)의 제2표면(320)에 의해 노출되고 센싱 칩(301)은 플러그 구조(303)를 통해 베이스 판(300)에 고정된다.
베이스 판(300)은 센싱 칩(301)이 제공되는 장치 또는 단말기의 여건에 따라 강성 베이스 판 또는 가요성 베이스 판일 수 있다. 본 실시예에서는, 베이스 판(300)은 강성 베이스 판으로서, PCB 베이스 판, 유리 베이스 판, 금속 베이스 판, 반도체 베이스 판 또는 고분자 베이스 판일 수 있다.
베이스 판(300)은 여러 제2솔더 패드들(331)과 배선층(도시되지 않음)이 제공되는 제1측면(330)을 포함하되 배선층은 제2솔더 패드들(331)과 연결되고 제2솔더 패드들(331)은 센싱 칩(301)이 베이스 판(300)의 제1측면(330)에 연결되도록 센싱 칩(301)의 제1표면(310) 위에 있는 칩 회로와 연결하기 위해 제공된다.
본 실시예에서는, 센싱 칩(301)의 제2표면(320)에 의해 노출되는 플러그 구조(303)는 센싱 칩(301)이 베이스 판(300)의 제1측면(330)에 고정되도록 제2솔더 패드들(331)의 표면에 용접되고 센싱 칩(301)의 제1표면(301) 위에 위치하는 센싱 영역(311)은 플러그 구조(303)를 통해 베이스 판(300) 위에 있는 배선층과 전기로 연결된다.
본 실시예에서는, 베이스 판(300)의 단부에 연결부(304)를 제공한다. 연결부(304)의 물질은 전도성 물질을 포함한다. 연결부(304)는 센싱 칩(301)의 표면에 있는 센싱 영역(311)이 외부 회로 또는 장치와 전기로 연결되어 전기 신호를 전송하도록 배선층과 연결된다.
커버층(302)의 물질은 고분자 물질, 무기 나노물질 또는 세라믹 물질이다. 본 실시예에서는, 커버층(302)의 물질은 산화알루미늄 및 산화코발트를 포함하는 무기 나노물질이다. 커버층(302)은 스크린 프린팅 프로세스, 스프레이 프로세스 또는 스핀 코팅 프로세스를 통해 형성될 수 있다.
또 다른 실시예에서는, 커버층(302)의 물질은 고분자 물질로서 에폭시 수지, 폴리이미드 수지, 벤조사이클로부텐 수지, 폴리벤조옥사졸 수지, 폴리부틸렌 테레프탈레이트, 폴리카보네이트, 폴리에틸렌 테레프탈레이트, 폴레에틸렌, 폴리프로필렌, 폴리올레핀, 우레탄, 폴리올레핀, 폴리에테르술폰, 폴리아미드, 폴리우레탄, 에틸렌 비닐 아세테이트 공중합체 및 폴리 비닐 알코올 또는 기타 적합한 고분자 물질일 수 있다. 커버층(302)은 스크린 프린팅 프로세스, 스핀 코팅 프로세스 또는 스프레이 프로세스를 통해 형성될 수 있다.
커버층(302)의 모스 경도는 8H 이상이다. 커버층(302)은 상대적으로 큰 경도를 가진다. 그러므로 커버층(302)은 상대적으로 두께가 작은 경우에도 센싱 칩(301)의 센싱 영역(311)을 보호할 수 있다. 사용자의 손가락이 커버층(302)의 표면을 슬라이드할 때, 센싱 칩(301)의 표면은 손상되지 않는다. 또한 커버층(302)의 상대적으로 큰 경도로 인해 커버층(302)은 변형에 덜 취약하다. 그러므로 커버층(302)의 두께는 사용자의 손가락이 커버층(302)의 표면을 누를 때에도 거의 변하지 않으므로 센싱 영역(311)의 감지 결과의 정확성이 보장된다.
커버층(302)은 유전율이 7 이상이다. 상대적으로 큰 유전율 때문에, 커버층(302)은 훌륭한 전기 절연력을 가지므로 커버층(302)은 센싱 영역(311)을 효과적으로 보호할 수 있다.
커버층(302)의 두께는 20 미크론 내지 200 미크론이다. 커버층(302)의 상대적으로 작은 두께 때문에 사용자의 손가락이 커버층(302)의 표면 위에 놓일 때 손가락과 센싱 영역(311) 사이의 거리는 줄어든다. 그러므로 사용자 손가락의 지문은 센싱 영역(311)을 통해 더 잘 감지될 수 있어서 센싱 칩(301)의 민감도에 대한 높은 요구사항을 낮춘다.
커버층(302)의 두께는 상대적으로 작고 사용자의 손가락과 커패시터 판 사이의 커패시턴스 값은 커버층(302)의 두께에 반비례하며 커버층(302)의 유전율에 정비례한다. 그러므로 커버층(302)의 두께가 작고 유전율이 큰 경우, 사용자의 손가락과 커패시터 판 사이의 커패시턴스 값은 센싱 영역(311)의 감지할 수 있는 범위 내에 있으므로 지나치게 크거나 작은 커패시턴스 값으로 인한 센싱 영역(311)의 감지 실패를 방지한다.
또한 커버층(302)의 두께가 20 미크론 내지 200 미크론이고 유전율이 7 이상인 경우, 커버층(302)의 두께가 증가함에 따라 커버층(302)의 유전율이 증가하면서 사용자의 손가락과 커패시터 판 사이의 커패시턴스 값이 증가한다. 결과적으로 커패시턴스 값은 센싱 영역(311)에 의해 더 감지될 수 있다.
플러그 구조(303)는 센싱 칩(301)에 위치하고 본 실시예에서는 플러그 구조(303)는 주변 영역(312)에 상응하는 영역에 위치하므로 센싱 영역(311)은 플러그 구조(303)를 통해 베이스 판(300)에 있는 배선층과 전기로 연결될 수 있다. 그러므로, 센싱 칩(301)이 패키지될 때, 센싱 칩(301)의 제1표면(310) 위에 추가적인 전도 구조를 제공할 필요가 없다. 따라서 지문 인식 칩 패키지 구조는 구조상 간소하여 패키지 구조의 크기를 줄이는 데 용이하다.
센싱 칩(301)의 제1표면(310)은 커버층(302)에 의해 완전히 커버되므로 센싱 칩(301)을 베이스 판(300)에 고정시킨 후에 센싱 칩(301)의 제1표면(310) 위에 커버층(302)을 제공할 필요가 없다. 그러므로 센싱 칩(301)의 제1표면(310)에 커버층(302)을 형성하는 프로세스로 인해 발생되는 손상을 방지할 수 있다.
본 실시예에서는, 플러그 구조(303)는: 센싱 칩(301)에 위치하는 관통홀로서, 관통홀의 상부는 기판(200)의 제2표면(320) 위에 위치하는 관통홀; 관통홀의 측벽의 표면에 위치하는 절연층(330); 절연층(330)의 표면과 관통홀의 하부 표면에 위치하는 전도층(331)으로서, 관통홀의 하부 표면에 위치하는 전도층(331)의 일 부분은 센싱 영역(311)과 전기로 연결되는 전도층(331); 및 전도층(331)의 표면에 위치하는 솔더 마스크층(332)으로서, 관통홀을 충진하는 솔더 마스크층(332)을 포함한다.
절연층(330)의 물질은 산화규소, 질화규소, 산화질규소 또는 고-k 유전체 물질이다. 절연층(330)은 전도층(331)과 기판(200)을 전기로 절연하기 위해 제공된다. 전도층(331)의 물질은 금속으로서, 구리, 텅스텐, 알루미늄, 티탄, 질화티탄, 탄탈륨 및 질화탄탈륨 중 하나 또는 그 결합물이다. 본 실시예에서는, 관통홀은 전도층(331)으로 완전히 충진되지 않는다. 그러므로 전도층(331)의 표면 위에 솔더 마스크층(332)이 형성되어야 하고 관통홀은 솔더 마스크층(332)으로 충진되어 안정적인 플러그 구조(303)를 형성한다. 솔더 마스크층의 물질은 절연수지와 같은 고분자 물질 또는 산화규소, 질화규소 또는 산화질규소와 같은 무기단열재다.
지문 인식 칩 패키지 구조는: 센싱 칩(301)의 제2표면(320)에 위치하는 배선층(321)과 금속 범프(322)를 더 포함하되, 배선층(321)은 전도층(331) 및 금속 범프(322)와 연결된다. 배선층(321)과 금속 범프(322)는 플러그 구조(303)를 기판(200)의 외측에 있는 외부 회로와 전기로 연결하기 위해 제공된다.
도 11을 참조하면, 또 다른 실시예에서는, 플러그 구조(303)는: 센싱 칩(301)에 위치하는 관통홀로서, 관통홀의 상부는 센싱 칩(301)의 제2표면(320)에 위치하는 관통홀; 관통홀의 측벽 표면에 위치하는 절연층(330); 및 절연층(330)의 표면 및 관통홀의 하부 표면에 위치하는 전도 플러그(333)로서, 관통홀을 충진하는 전도 플러그(333)를 포함한다.
절연층(330)의 물질은 산화규소, 질화규소, 산화질규소 또는 고-k 유전체 물질이다. 절연층(330)은 전도 플러그(33)와 센싱 칩(301)을 전기로 절연하기 위해 제공된다. 전도 플러그(333)의 물질은 금속으로서, 구리, 텅스텐, 알루미늄, 티탄, 질화티탄, 탄탈륨 및 질화탄탈륨 중 하나 또는 그 결합물이다.
지문 인식 칩 패키지 구조는: 센싱 칩(301)의 제2표면(320)에 의해 노출되는 전도 플러그(333)의 상부에 위치하는 금속 범프(323)를 더 포함한다. 금속 범프(323)는 플러그 구조(303)를 기판(200)의 외측에 있는 외부 회로와 전기로 연결하기 위해 제공된다.
도 12를 참조하면, 또 다른 실시예에서는, 지문 인식 칩 패키지 구조는: 베이스 판(300)에 위치하는 가드 링(305)을 더 포함하되, 가드 링(305)은 센싱 칩(301)과 커버층(302)을 둘러싼다.
가드 링(305)의 물질은 금속이다. 또한 가드 링(305)은 베이스 판(300)의 제1측면(330)에 고정되고 베이스 판(300)을 통해 접지된다.
본 실시예에서는, 가드 링(305)은 센싱 칩(301)과 커버층(302) 주변에 위치하고 가드 링(305)의 일 부분은 커버층(302) 위로 연장되고 센싱 칩 (311) 위의 커버층(305)의 일 부분의 표면을 노출시킨다. 또 다른 실시예에서는, 가드 링은 단순히 센싱 칩(301)과 커버층(302) 주변에 위치하여 커버층(302)의 전체 표면을 노출시킨다.
가드 링(305)의 물질은 금속으로서, 구리, 텅스텐, 알루미늄, 은 또는 금일 수 있다. 가드 링(305)은 센싱 칩(301)을 위한 정전 차폐로 활용된다. 가드 링(305)은 금속이므로 전기를 전도할 수 있다. 사용자의 손가락이 커버층(302)을 터치할 때, 발생되는 정전하는 우선 가드 링(305)을 통해 베이스 판(300)으로 전송되므로 지나친 고 정전압으로 인한 커버층(302)의 고장을 방지한다. 따라서 센싱 칩(301)이 보호되고, 지문 감지의 정확성이 향상될 수 있으며, 센싱 칩에 의해 출력되는 신호 내 잡음이 제거될 수 있고 센싱 칩을 통해 출력되는 신호의 정확성이 향상될 수 있다.
도 13을 참조하면, 또 다른 실시예에서는, 지문 인식 칩 패키지 구조는: 센싱 칩(301), 커버층(302) 및 가드 링(305)을 감싸고 센싱 영역(311)의 표면 위에 있는 커버층(302)의 일 부분을 노출시키는 하우징을 더 포함한다. 하우징(306)은 지문 인식 칩이 제공되는 장치 또는 단말기의 하우징 또는 지문 인식 칩 패키지 구조의 하우징일 수 있다.
도 14를 참조하면, 또 다른 실시예에서는, 지문 인식 칩 패키지 구조는: 센싱 칩(301)과 커버층(302)을 감싸고 센싱 영역(311)의 표면에 있는 커버층(302)의 일 부분을 노출시키는 하우징(307)을 더 포함한다. 하우징(307)은 센싱 칩(301)과 커버층(302)을 보호하기 위해 제공된다. 또한 본 실시예에서는, 센싱 칩(301)은 플러그 구조(303)를 통해 베이스 판(300)에 고정되므로 플라스틱 봉지재를 활용하여 센싱 칩(301)을 고정할 필요가 없다. 하우징(307)은 센싱 칩(301)과 외부 환경 사이의 전기 절연을 위해 제공된다.
기타 실시예들에서는, 센싱 칩(301)을 둘러싸는 플라스틱 봉지재층이 베이스 판(300)에 더 제공될 수 있다. 센싱 칩(301)의 센싱 영역(311)은 플라스틱 봉지재층에 의해 노출된다. 플라스틱 봉지재층은 센싱 칩(301)을 보호하고 외부 환경으로부터 센싱 칩(301)을 전기로 절연하기 위해 제공된다.
본 발명의 실시예들에 따라, 지문 인식 칩 패키징 방법은 간소화될 수 있고 센싱 칩의 민감도에 대한 요구사항이 낮아져서 패키징 방법의 광범위한 활용을 달성한다.
본 발명의 실시예들에 따른 웨이퍼 레벨 지문 인식 칩 패키징 방법에서는 기판에 여러 센싱 칩 영역들이 제공되고 여러 센싱 칩 영역들은 기판을 절단하여 서로 분리되어 분리된 센싱 칩들을 형성할 수 있다. 센싱 칩 영역의 제1표면에 있는 센싱 영역은 지문 정보를 확보하기 위해 제공된다. 또한, 종래의 유리 베이스 판 대신, 사용자의 손가락으로 직접 접촉하고 센싱 칩을 보호하기 위해 기판의 제1표면에 커버층이 형성된다. 커버층은 종래의 유리 베이스 판에 비해 두께가 작기 때문에 센싱 칩의 제1표면과 커버층의 표면 사이의 거리는 센싱 칩이 사용자의 지문을 더 잘 감지할 수 있도록 줄어들 수 있고, 그에 따라 센싱 칩의 민감도에 대한 요구사항이 낮아져서 지문 인식 칩 패키지 구조의 광범위한 활용이 가능해진다.
또한 플러그 구조는 기판에 형성되고 플러그 구조는 기판의 제2표면에 의해 노출되므로 플러그 구조는 외부 회로와 전기로 연결된다. 센싱 칩은 플러그 구조로 외부 회로에 연결될 수 있다. 그러므로 이후 패키징 프로세스 중에 센싱 칩의 제1표면에 있는 추가적인 전도성 구조를 형성할 필요가 없으므로 이후 패키징 프로세스에 영향을 주지 않고 센싱 영역을 보호하기 위해 제공되는 커버층은 기판의 제1표면 위에 형성될 수 있다. 웨이퍼 레벨 지문 인식 칩 패키지 구조를 형성하는 패키징 절차는 간소화되며 센싱 영역의 손상이 줄어들어 센싱 영역을 통해 확보된 지문 정보의 정확성이 보장될 수 있다.
더 나아가 종래의 유리 베이스 판 대신, 사용자의 손가락으로 직접 접촉하고 센싱 칩을 보호하기 위해 센싱 칩의 제1표면에 커버층을 형성한다. 커버층은 종래의 유리 베이스 판에 비해 두께가 작으므로 센싱 칩이 사용자의 지문을 더 잘 감지할 수 있도록 센싱 칩의 제1표면과 커버층의 표면 사이의 거리가 줄어들 수 있고, 그에 따라 센싱 칩의 민감도에 대한 요구사항이 줄어들어 지문 인식 칩 패키지 구조의 광범위한 활용이 가능해진다.
또한 분리된 센싱 칩들이 절단에 의해 형성되기 전에, 플러그 구조는 기판에 형성되고 플러그 구조는 기판의 제2표면에 의해 노출되어 플러그 구조는 베이스 판과 전기로 연결된다. 그러므로 센싱 칩이 베이스 판에 연결된 후에 센싱 칩의 제1표면 위에 추가적인 전도성 구조를 형성할 필요가 없고 센싱 영역을 보호하기 위해 제공되는 커버층은 기판을 절단하기 전에 기판의 제1표면 위에 형성될 수 있다. 커버층은 센싱 칩이 절단에 의해 형성될 때 절단된다. 그러므로, 센싱 칩이 기판의 표면에 연결된 후에 커버층을 형성할 필요가 없으므로 지문 인식 칩 패키징 방법은 간소화될 수 있고 센싱 영역의 손상이 줄어들 수 있어서 센싱 영역을 통해 확보되는 지문 정보의 정확성이 보장될 수 있다. 더 나아가, 형성된 패키지 구조는 간소하여 형성된 패키지 구조의 크기를 줄이는 데 용이하다.
더 나아가 커버층의 모스 경도는 8H 이상이다. 커버층은 상대적으로 큰 경도를 가진다. 그러므로 센싱 영역의 표면에 위치하는 커버층은 상대적으로 작은 두께를 가진 경우에도 센싱 영역을 보호할 만큼 충분한 강도를 가진다. 사용자의 손가락이 센싱 영역 위에 있는 커버층의 표면에 놓일 때, 커버층(cover)은 변형 및 마모에 덜 취약하므로 사용자의 지문이 더 정확하게 추출될 수 있다.
더 나아가, 커버층은 7 내지 9 사이의 상당히 큰 유전율을 가지므로, 커버층은 훌륭한 전기 절연 성능을 가지며 센싱 영역을 더 잘 보호할 수 있다. 센싱 영역의 표면에 있는 커버층은 상대적으로 작은 두께를 가진 경우에도 사용자의 손가락과 센싱 영역 사이의 효과적인 전기 절연을 제공할 수 있어서 감지가 가능한 범위 내에서 사용자의 손가락과 센싱 영역 사이의 상대적으로 큰 커패시턴스 값을 허용한다.
더 나아가, 센싱 칩과 커버층을 둘러싸는 가드 링은 베이스 판에 제공된다. 가드 링은 센싱 칩을 위한 정전 차폐로 활용되어 센싱 영역을 통해 감지된 사용자의 지문 정보의 정확성의 감소를 방지하거나 센싱 칩을 통해 출력된 신호 내 잡음을 제거한다. 따라서 센싱 칩을 통해 감지된 정보 및 센싱 칩을 통해 출력된 신호는 더 정확할 수 있다.
본 발명의 실시예들에 따른 웨이퍼 레벨 지문 인식 칩 패키지 구조에서, 플러그 구조는 기판의 센싱 칩 영역에 제공된다. 플러그 구조의 일 단부는 센싱 영역과 전기로 연결되고, 플러그 구조의 다른 단부는 기판의 제2표면에 의해 노출된다. 그러므로 센싱 영역은 플러그 구조를 통해 센싱 칩 영역의 외측에 있는 외부 회로와 전기로 연결될 수 있다. 더 나아가, 플러그 구조는 기판에 위치하기 때문에 센싱 칩 영역과 외부 회로 사이의 전기 연결을 위해 추가적인 전도성 와이어를 제공할 필요가 없어서 이후 프로세스들에서 분리된 센싱 칩 영역을 패키징할 때, 형성된 패키지 구조의 크기를 줄이는 데 용이하다. 또한 이후 프로세스들에서 패키지 구조를 형성할 때, 기판의 제1표면 위에 연결 전도성 와이어(connection conductive wire)를 형성할 필요가 없으므로, 커버층은 기판의 제1표면에 제공될 수 있다. 커버층은 사용자의 손가락으로 직접 접촉할 수 있으며 센싱 영역을 보호하기 위해 제공된다. 웨이퍼 지문 인식 칩은 구조 상 간소하고 이후 프로세스들에서 분리된 센싱 칩 영역이 있는 패키지 구조를 형성하기 쉽다.
더 나아가, 커버층은 종래의 유리 베이스 판을 대체하기 위해 센싱 칩의 제1표면에 위에 위치한다. 커버는 센싱 칩을 보호하기 위해 사용자의 손가락과 직접 접촉할 수 있다. 더 나아가, 종래의 유리 베이스 판과 비교했을 때, 커버층의 두께는 더 작으므로, 센싱 칩의 제1표면과 커버층의 표면 사이의 거리는 센싱 칩이 사용자의 지문을 더 잘 감지할 수 있도록 커버층을 통해 줄어들 수 있다. 센싱 칩의 민감도에 대한 요구사항은 패키지 구조를 통해 상대적으로 줄어들어서 지문 인식 칩 패키지 구조의 광범위한 활용을 가능하게 한다. 또한 플러그 구조는 센싱 칩에 더 제공된다. 플러그 구조의 일 단부는 센싱 영역과 전기로 연결되고, 플러그 구조의 다른 단부는 센싱 칩의 제2표면에 의해 노출된다. 그러므로 센싱 칩은 베이스 판에 고정될 수 있고 센싱 영역은 센싱 칩의 제2표면에 의해 노출되는 플러그 구조를 통해 베이스 판과 전기로 연결될 수 있다. 패키지 구조는 구조 상 간소하고 쉽게 조립될 수 있으므로 패키지 구조의 제조 비용은 더 낮으면서 생산량은 향상된다.
위와 같이 기술 해결책이 공개되었지만, 그것에 한정되지 않는다. 통상의 기술자는 본 발명의 이상 및 범위 내에서 본 발명의 상기 기술 해결책에 대한 다양한 대안 및 수정을 할 수 있다. 그러므로 본 발명의 보호 범위는 첨부된 청구항에 의해 규정된다.

Claims (25)

  1. 제1표면, 상기 제1표면의 반대에 있는 제2표면 및 상기 제1표면 위에 위치하는 센싱 영역을 포함하는 센싱 칩으로서, 상기 센싱 칩의 제2표면은 베이스 판과 마주하는 센싱 칩;
    상기 센싱 칩의 상기 제1표면 위에 위치하는 커버층; 및
    상기 센싱 칩에 위치하는 플러그 구조로서, 상기 플러그 구조의 일 단부는 상기 센싱 영역과 전기로 연결되고 상기 플러그 구조의 다른 단부는 상기 센싱 칩의 상기 제2표면에 의해 노출되는 플러그 구조를 포함하는 것을 특징으로 하는 칩 패키지 구조.
  2. 제1항에 있어서,
    상기 칩 패키지 구조는 베이스 판을 더 포함하되,
    상기 플러그 구조의 상기 다른 단부가 상기 베이스 판과 전기로 연결되는 것을 특징으로 하는 칩 패키지 구조.
  3. 제2항에 있어서,
    상기 센싱 칩을 외부 회로와 전기로 연결하기 위해 상기 베이스 판의 일 단부에 연결부를 제공하는 것을 특징으로 하는 칩 패키지 구조.
  4. 제1항에 있어서,
    상기 커버층의 모스 경도는 8H 이상이고, 유전율은 7 이상인 것을 특징으로 하는 칩 패키지 구조.
  5. 제1항에 있어서,
    상기 커버층의 물질은 무기 나노물질, 고분자 물질, 유리 물질 및 세라믹 물질 중 하나 이상을 포함하는 것을 특징으로 하는 칩 패키지 구조.
  6. 제5항에 있어서,
    상기 고분자 물질은 에폭시 수지, 폴리이미드 수지, 벤조사이클로부텐 수지, 폴리벤조옥사졸 수지, 폴리부틸렌 테레프탈레이트, 폴리카보네이트, 폴리에틸렌 테레프탈레이트, 폴레에틸렌, 폴리프로필렌, 폴리올레핀, 우레탄, 폴리올레핀, 폴리에테르술폰, 폴리아미드, 폴리우레탄, 에틸렌 비닐 아세테이트 공중합체 및 폴리 비닐 알코올 중 하나 이상을 포함하는 것을 특징으로 하는 칩 패키지 구조.
  7. 제5항에 있어서,
    상기 무기 나노물질은 알루미늄 및 산화코발트 중 하나 이상을 포함하는 것을 특징으로 하는 칩 패키지 구조.
  8. 제1항에 있어서,
    상기 센싱 칩은 상기 제1표면 위에 위치하고 상기 센싱 영역을 둘러싸는 주변 영역을 더 포함하고;
    상기 주변 영역에 칩 회로 및 제1솔더 패드를 제공하고;
    상기 칩 회로는 상기 센싱 영역 및 상기 제1솔더 패드와 전기로 연결하고; 그리고
    상기 플러그 구조의 상기 일 단부는 상기 제1솔더 패드와 전기로 연결되는 것을 특징으로 하는 칩 패키지 구조.
  9. 제2항에 있어서,
    상기 베이스 판은 다수의 제2솔더 패드들이 제공되는 제1측면을 포함하고; 그리고
    상기 플러그 구조의 상기 다른 단부는 상기 제2솔더 패드들과 전기로 연결되는 것을 특징으로 하는 칩 패키지 구조.
  10. 제2항에 있어서,
    상기 베이스 판에 위치하는 가드 링을 더 포함하되, 상기 가드 링은 상기 센싱 칩과 상기 커버층을 둘러싸는 것을 특징으로 하는 칩 패키지 구조.
  11. 제10항에 있어서,
    상기 센싱 칩, 상기 커버층 및 상기 가드 링을 감싸고 상기 센싱 영역 위에 있는 상기 커버층의 일 부분을 노출시키는 하우징을 더 포함하는 것을 특징으로 하는 칩 패키지 구조.
  12. 다수의 센싱 칩 영역들을 포함하는 기판으로서, 상기 기판은 제1표면 및 상기 제1표면의 반대에 있는 제2표면을 포함하고 각각의 상기 센싱 칩 영역들은 상기 제1표면 위에 위치하는 센싱 영역을 포함하는 기판;
    상기 기판의 상기 제1표면 위에 위치하는 커버층; 및
    상기 기판의 각각의 상기 센싱 칩 영역들에 위치하는 플러그 구조로서, 상기 플러그 구조의 일 단부는 상기 센싱 영역과 전기로 연결되고, 상기 플러그 구조의 상기 다른 단부는 상기 기판의 상기 제2표면에 의해 노출되는 플러그 구조;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 패키지 구조.
  13. 다수의 센싱 칩 영역들을 포함하는 기판을 제공하는 단계로서, 상기 기판은 제1표면 및 제1표면의 반대에 있는 제2표면을 포함하고 각각의 상기 센싱 칩 영역들은 상기 제1표면 위에 위치하는 센싱 영역을 포함하는 기판 제공 단계;
    상기 기판의 상기 제1표면 위에 커버층을 형성하는 단계; 및
    상기 기판의 각각의 상기 센싱 칩 영역들에 플러그 구조를 형성하는 단계로서, 상기 플러그 구조의 일 단부는 상기 센싱 영역과 전기로 연결되고 상기 플러그 구조의 다른 단부는 상기 기판의 상기 제2표면에 의해 노출되는 플러그 구조 형성 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 패키징 방법.
  14. 제13항에 있어서,
    상기 커버층의 모스 경도는 8H 이상이고, 유전율은 7 이상인 것을 특징으로 하는 웨이퍼 레벨 칩 패키징 방법.
  15. 제13항에 있어서,
    상기 커버층의 물질은 무기 나노물질, 고분자 물질, 유리 물질 및 세라믹 물질 중 하나 이상을 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 패키징 방법.
  16. 제15항에 있어서,
    상기 고분자 물질은 에폭시 수지, 폴리이미드 수지, 벤조사이클로부텐 수지, 폴리벤조옥사졸 수지, 폴리부틸렌 테레프탈레이트, 폴리카보네이트, 폴리에틸렌 테레프탈레이트, 폴레에틸렌, 폴리프로필렌, 폴리올레핀, 우레탄, 폴리올레핀, 폴리에테르술폰, 폴리아미드, 폴리우레탄, 에틸렌 비닐 아세테이트 공중합체 및 폴리 비닐 알코올 중 하나 이상을 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 패키징 방법.
  17. 제16항에 있어서,
    상기 커버층은 스크린 프린팅 프로세스, 스핀 코팅 프로세스 또는 스프레이 프로세스를 통해 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 패키징 방법.
  18. 제15항에 있어서,
    상기 무기 나노물질은 알루미늄 및 산화코발트 중 하나 이상을 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 패키징 방법.
  19. 제18항에 있어서,
    상기 커버층은 화학기상증착 프로세스, 물리기상증착 프로세스, 원자층 증착 프로세스, 스크린 프린팅 프로세스, 스핀 코팅 프로세스 또는 스프레이 프로세스를 통해 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 패키징 방법.
  20. 제13항에 있어서,
    상기 플러그 구조를 형성하는 단계는:
    상기 기판의 상기 제2표면 위에 마스크층을 형성하는 단계;
    관통홀을 형성하기 위해 마스크처럼 상기 마스크층을 활용하여 상기 기판을 에칭하는 단계; 및
    상기 관통홀 내에 상기 플러그 구조를 형성하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 패키징 방법.
  21. 제13항에 있어서,
    각각의 상기 센싱 칩 영역들은 상기 제1표면 위에 위치하고 상기 센싱 영역을 둘러싸는 주변 영역을 더 포함하고;
    상기 주변 영역에 칩 회로 및 제1솔더 패드를 제공하고;
    상기 칩 회로는 상기 센싱 영역 및 상기 제1솔더 패드와 전기로 연결되고; 그리고
    상기 플러그 구조의 일 단부는 상기 제1솔더 패드와 전기로 연결되는 것을 특징으로 하는 웨이퍼 레벨 칩 패키징 방법.
  22. 제13항에 있어서,
    상기 다수의 센싱 칩 영역들을 분리하고 분리된 센싱 칩들을 형성하기 위해 상기 기판과 상기 커버층을 절단하는 단계로서, 각각의 상기 센싱 칩들은 제1표면 및 상기 제1표면의 반대에 있는 제2표면을 포함하고 상기 센싱 칩은 상기 제1표면 위에 위치하는 센싱 영역과 상기 센싱 칩의 상기 제1표면 위에 있는 커버층을 포함하는 절단 단계;
    베이스 판 제공 단계; 및
    상기 베이스 판에 상기 센싱 칩을 연결하는 단계로서, 상기 센싱 칩의 상기 제2표면은 상기 베이스 판을 마주하는 연결 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 패키징 방법.
  23. 제22항에 있어서,
    상기 베이스 판은 다수의 제2솔더 패드들이 제공되는 제1측면을 포함하고; 그리고
    상기 플러그 구조의 상기 다른 단부는 상기 제2솔더 패드들과 전기로 연결되는 것을 특징으로 하는 웨이퍼 레벨 칩 패키징 방법.
  24. 제22항에 있어서,
    상기 베이스 판 위에 가드 링을 형성하는 단계로서, 상기 가드 링은 상기 센싱 칩과 상기 커버층을 둘러싸는 형성 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 패키징 방법.
  25. 제24항에 있어서,
    상기 센싱 칩, 상기 커버층 및 상기 가드 링을 감싸고 상기 센싱 영역 위에 있는 상기 커버층의 일 부분을 노출시키는 하우징을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 패키징 방법.
KR1020177009322A 2014-09-12 2015-09-10 웨이퍼 레벨 칩 패키지 구조 및 패키징 방법 KR101963395B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201410465346.9A CN104201115A (zh) 2014-09-12 2014-09-12 晶圆级指纹识别芯片封装结构及封装方法
CN201410465346.9 2014-09-12
PCT/CN2015/089305 WO2016037575A1 (zh) 2014-09-12 2015-09-10 晶圆级芯片封装结构及封装方法

Publications (2)

Publication Number Publication Date
KR20170051498A true KR20170051498A (ko) 2017-05-11
KR101963395B1 KR101963395B1 (ko) 2019-07-31

Family

ID=52086388

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177009322A KR101963395B1 (ko) 2014-09-12 2015-09-10 웨이퍼 레벨 칩 패키지 구조 및 패키징 방법

Country Status (5)

Country Link
US (1) US10126151B2 (ko)
KR (1) KR101963395B1 (ko)
CN (1) CN104201115A (ko)
TW (1) TWI626598B (ko)
WO (1) WO2016037575A1 (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704772B2 (en) 2014-04-02 2017-07-11 Xintec Inc. Chip package and method for forming the same
CN104201115A (zh) * 2014-09-12 2014-12-10 苏州晶方半导体科技股份有限公司 晶圆级指纹识别芯片封装结构及封装方法
CN104576562A (zh) * 2014-12-23 2015-04-29 宁波芯健半导体有限公司 指纹识别芯片封装结构
CN104637892B (zh) * 2015-01-27 2017-11-24 华进半导体封装先导技术研发中心有限公司 指纹识别模组的封装结构及其封装方法
CN104615979A (zh) * 2015-01-27 2015-05-13 华进半导体封装先导技术研发中心有限公司 指纹识别模块及封装方法、指纹识别模组及封装方法
TWI588954B (zh) * 2015-02-16 2017-06-21 精材科技股份有限公司 晶片封裝體及其製造方法
CN104681523B (zh) * 2015-02-28 2018-07-13 苏州科阳光电科技有限公司 指纹锁识别模组封装结构
CN104751126A (zh) * 2015-03-06 2015-07-01 南昌欧菲生物识别技术有限公司 指纹识别装置、触摸屏及电子设备
CN104881628A (zh) * 2015-03-06 2015-09-02 南昌欧菲生物识别技术有限公司 指纹识别装置、触摸屏及电子设备
CN104751124A (zh) * 2015-03-06 2015-07-01 南昌欧菲生物识别技术有限公司 指纹识别装置、触摸屏及电子设备
CN104795372A (zh) * 2015-03-27 2015-07-22 江阴长电先进封装有限公司 一种指纹识别传感器芯片的封装结构
CN104915637B (zh) * 2015-04-22 2019-06-14 业成科技（成都）有限公司 指纹识别模组的制作方法
KR101942141B1 (ko) * 2015-05-12 2019-01-24 앰코테크놀로지코리아(주) 지문센서 패키지
CN104966711A (zh) * 2015-06-30 2015-10-07 华进半导体封装先导技术研发中心有限公司 一种芯片装置及其制备方法
CN105385111B (zh) * 2015-12-28 2017-06-20 哈尔滨工业大学 指纹识别驱动的形状记忆复合材料及其制备方法
CN105552043A (zh) * 2015-12-28 2016-05-04 江阴长电先进封装有限公司 一种指纹识别传感器的封装结构
CN105405816A (zh) * 2015-12-28 2016-03-16 江阴长电先进封装有限公司 一种指纹识别传感器的封装结构
CN105633032A (zh) * 2015-12-28 2016-06-01 江阴长电先进封装有限公司 一种指纹识别传感器的封装结构
CN109050027A (zh) * 2016-04-20 2018-12-21 江苏凯尔生物识别科技有限公司 智能终端表面涂层的丝网印刷工艺
CN107818291B (zh) * 2016-09-14 2022-01-04 致伸科技股份有限公司 组装指纹辨识模块的方法及指纹辨识感应元件的切削方法
CN106449549A (zh) * 2016-11-08 2017-02-22 华天科技（昆山）电子有限公司 表面传感晶片封装结构及其制作方法
CN108780772B (zh) 2017-02-13 2023-07-14 深圳市汇顶科技股份有限公司 硅通孔芯片的二次封装方法及其二次封装体
CN106783763B (zh) * 2017-03-01 2023-09-12 厦门云天半导体科技有限公司 识别装置与制作方法
CN107093586B (zh) * 2017-06-14 2024-01-09 苏州晶方半导体科技股份有限公司 一种芯片的封装结构以及封装方法
CN107275225A (zh) * 2017-06-20 2017-10-20 上海图正信息科技股份有限公司 芯片封装模组的制备方法及封装结构
CN107170721B (zh) * 2017-06-30 2020-03-24 中芯长电半导体（江阴）有限公司 指纹识别芯片的封装结构及封装方法
CN109472182B (zh) * 2017-09-08 2020-09-22 茂丞科技(深圳)有限公司 晶圆级超声波芯片规模制造及封装方法
CN108269781A (zh) * 2018-03-27 2018-07-10 苏州晶方半导体科技股份有限公司 一种芯片的封装结构以及封装方法
CN110045557B (zh) * 2019-03-22 2021-06-01 武汉华星光电技术有限公司 显示面板及显示装置
CN113206117B (zh) * 2021-04-14 2022-09-13 江苏暖阳半导体科技有限公司 一种指纹识别封装结构及其制造方法
CN113990966A (zh) * 2021-12-01 2022-01-28 苏州晶方半导体科技股份有限公司 芯片的封装结构和封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003083708A (ja) * 2001-09-10 2003-03-19 Nec Corp 指紋センサ及び指紋センサ実装構造並びに該指紋センサを備えた指紋検出器
KR20050093752A (ko) * 2005-09-02 2005-09-23 한국과학기술원 이미지 센서 모듈용 웨이퍼 레벨 칩 사이즈 패키지 및 이의제조방법
JP2012214753A (ja) * 2011-03-30 2012-11-08 Daikin Industries Ltd 硬化性樹脂組成物、及び、硬化物

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5729038A (en) * 1995-12-15 1998-03-17 Harris Corporation Silicon-glass bonded wafers
JP3527708B2 (ja) 1998-07-09 2004-05-17 インフィネオン テクノロジース アクチエンゲゼルシャフト パッシベーションを有する半導体素子
JP2002094082A (ja) * 2000-07-11 2002-03-29 Seiko Epson Corp 光素子及びその製造方法並びに電子機器
KR100561851B1 (ko) 2003-11-18 2006-03-16 삼성전자주식회사 지문 인식 센서 및 그 제조 방법
KR100608420B1 (ko) * 2004-11-01 2006-08-02 동부일렉트로닉스 주식회사 이미지 센서 칩 패키지 및 그 제조방법
US7394152B2 (en) * 2006-11-13 2008-07-01 China Wafer Level Csp Ltd. Wafer level chip size packaged chip device with an N-shape junction inside and method of fabricating the same
US7679167B2 (en) * 2007-01-08 2010-03-16 Visera Technologies Company, Limited Electronic assembly for image sensor device and fabrication method thereof
TWI341020B (en) * 2007-08-10 2011-04-21 Egis Technology Inc Fingerprint sensing chip having a flexible circuit board serving as a signal transmission structure and method of manufacturing the same
CN101593761B (zh) 2008-05-29 2012-02-08 神盾股份有限公司 具封胶保护层的感测装置及其制造方法
JP5330863B2 (ja) * 2009-03-04 2013-10-30 パナソニック株式会社 半導体装置の製造方法
US8294275B2 (en) 2010-02-12 2012-10-23 Chao-Yen Lin Chip package and method for forming the same
US8692198B2 (en) * 2010-04-21 2014-04-08 Sionyx, Inc. Photosensitive imaging devices and associated methods
CN102255029A (zh) * 2010-05-21 2011-11-23 精材科技股份有限公司 发光晶片封装体及其形成方法
KR101419600B1 (ko) * 2012-11-20 2014-07-17 앰코 테크놀로지 코리아 주식회사 지문인식센서 패키지 및 그 제조 방법
JP2015032663A (ja) * 2013-08-01 2015-02-16 株式会社東芝 固体撮像装置
TWI560829B (en) * 2014-03-07 2016-12-01 Xintec Inc Chip package and method thereof
CN104051366B (zh) * 2014-07-01 2017-06-20 苏州晶方半导体科技股份有限公司 指纹识别芯片封装结构和封装方法
CN104051367A (zh) * 2014-07-01 2014-09-17 苏州晶方半导体科技股份有限公司 指纹识别芯片封装结构和封装方法
CN104201115A (zh) * 2014-09-12 2014-12-10 苏州晶方半导体科技股份有限公司 晶圆级指纹识别芯片封装结构及封装方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003083708A (ja) * 2001-09-10 2003-03-19 Nec Corp 指紋センサ及び指紋センサ実装構造並びに該指紋センサを備えた指紋検出器
KR20050093752A (ko) * 2005-09-02 2005-09-23 한국과학기술원 이미지 센서 모듈용 웨이퍼 레벨 칩 사이즈 패키지 및 이의제조방법
JP2012214753A (ja) * 2011-03-30 2012-11-08 Daikin Industries Ltd 硬化性樹脂組成物、及び、硬化物

Also Published As

Publication number Publication date
KR101963395B1 (ko) 2019-07-31
TWI626598B (zh) 2018-06-11
TW201610862A (zh) 2016-03-16
WO2016037575A1 (zh) 2016-03-17
CN104201115A (zh) 2014-12-10
US10126151B2 (en) 2018-11-13
US20170284837A1 (en) 2017-10-05

Similar Documents

Publication Publication Date Title
KR101963395B1 (ko) 웨이퍼 레벨 칩 패키지 구조 및 패키징 방법
KR101881040B1 (ko) 지문 인식 칩 패키징 구조 및 패키징 방법
KR101974011B1 (ko) 칩 패키징 방법 및 패키지 구조
KR101878695B1 (ko) 지문 인식 칩 패키징 구조 및 패키징 방법
KR101911710B1 (ko) 지문 인식 칩 패키징 구조 및 패키징 방법
TWI585913B (zh) Fingerprint identification chip packaging structure and packaging method
TWI559495B (zh) 晶片封裝體及其製造方法
CN108021867B (zh) 屏幕下方传感器组件
TWI570819B (zh) Fingerprint identification chip packaging structure and packaging method
CN204179071U (zh) 晶圆级指纹识别芯片封装结构

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)