KR20170051119A - 메모리 디바이스 및 그 참조 회로 - Google Patents

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Abstract

메모리 셀들, 참조 회로, 및 감지 유닛을 포함하는 디바이스가 개시된다. 메모리 셀들 각각은 비트 데이터를 저장하도록 구성된다. 참조 회로는 참조 스위치들 및 참조 저장 유닛들을 포함한다. 참조 스위치들이 배치된다. 참조 저장 유닛들 중 제 1 참조 저장 유닛은 참조 스위치들 중 제 1 참조 스위치가 턴온될 때 제 1 로직 상태를 갖는 제 1 신호를 생성하도록 구성된다. 참조 저장 유닛들 중 제 2 참조 저장 유닛은 참조 스위치들 중 제 2 참조 스위치가 턴온될 때 제 2 로직 상태를 갖는 제 2 신호를 생성하도록 구성된다. 감지 유닛은 제 1 신호 및 제 2 신호에 따라, 메모리 셀들 중 하나의 메모리 셀의 비트 데이터의 로직 상태를 결정하도록 구성된다.

Description

메모리 디바이스 및 그 참조 회로{MEMORY DEVICE AND REFERENCE CIRCUIT THEREOF}
본 발명은 메모리 디바이스 및 그 참조 회로에 관한 것이다.
메모리 디바이스들은 많은 응용예들에서 널리 이용되고 있다. 다양한 응용예들에서, 메모리 디바이스들은 휘발성 메모리 및 장기간 데이터 저장을 위해 적용가능한 비휘발성 메모리를 포함한다. 예를 들어, 비휘발성 메모리는 이퓨즈(eFuse), 전기적으로 소거가능한 프로그램가능 판독 전용 메모리(electrically-erasable programmable read-only memory; EEPROM), 플래시 메모리, 또는 자기 저항성 랜덤 액세스 메모리(magneto resistive random-access memory; MRAM)를 포함한다.
비휘발성 메모리의 메모리 셀들 내에 저장된 데이터를 적절하게 판독하기 위해 견고한 참조 스키마(reference scheme)가 요구된다.
본 개시의 양태들은 첨부되는 도면들과 함께 읽었을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 본 업계에서의 표준 관행에 따라, 다양한 피처들이 실척도로 도시되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 다양한 실시예들에 따른 디바이스의 개략도이다.
도 2는 본 개시의 다양한 실시예들에 따른 도 1의 전자 디바이스의 동작들을 예시하는 방법의 흐름도이다.
도 3A는 본 개시의 다양한 실시예들에 따른 로직 하이 상태를 갖는 도 1의 참조 저장 유닛의 개략도이다.
도 3B는 본 개시의 다양한 실시예들에 따른 로직 로우 상태를 갖는 도 1의 참조 저장 유닛의 개략도이다.
도 4는 본 개시의 몇몇 다른 실시예들에 따른 도 1의 참조 회로의 개략도이다.
도 5는 본 개시의 몇몇 다른 실시예들에 따른 도 1의 참조 회로의 개략도이다.
도 6은 본 개시의 또 다른 실시예들에 따른 도 1의 참조 회로의 개략도이다.
도 7은 본 개시의 다양한 실시예들에 따른 도 6의 참조 회로의 개략도이다.
도 8은 본 개시의 다양한 실시예들에 따른 도 6의 참조 회로의 개략도이다.
이어지는 개시는 제공되는 발명내용의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적으로 의도되지 않는다. 예를 들면, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제 1 및 제 2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 및 제 2 피처들 사이에 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순화 및 명료화를 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다.
본 명세서에서 사용되는 용어들은 일반적으로, 각각의 용어가 사용되는 기술분야 및 특정 문맥에서 자신들의 통상적인 의미들을 갖는다. 본원에서 논의되는 임의의 용어들의 예시들을 포함하여 본 명세서 내의 예시들의 사용은 단지 예시적일 뿐이며, 본 개시 또는 임의의 예시적인 용어의 범위 및 의미를 결코 제한하지 않는다. 마찬가지로, 본 개시는 본 명세서에 제공되는 다양한 실시예들로 제한되지 않는다.
다양한 엘리먼트들을 설명하기 위해 용어들 "제 1", "제 2" 등이 본원에 사용될 수 있지만, 이들 엘리먼트들은 이 용어들에 의해 제한되지 않아야 한다. 이러한 용어들은 하나의 엘리먼트를 다른 엘리먼트로부터 구별시키기 위해 사용된다. 예를 들어, 실시예들의 범위로부터 벗어나지 않고, 제 1 엘리먼트가 제 2 엘리먼트로 불리울 수 있고, 유사하게, 제 2 엘리먼트가 제 1 엘리먼트로 불리울 수 있다. 본원에서 사용되는 바와 같이, 용어 "및/또는"은 하나 이상의 연관된 리스트화된 항목들의 임의의 또한 모든 조합들을 포함한다.
도 1은 본 개시의 다양한 실시예들에 따른 전자 디바이스(100)의 개략도이다.
도 1에 예시적으로 도시된 바와 같이, 전자 디바이스(100)는 메모리 어레이(110), 참조 회로(120), 감지 유닛(130), 및 선택 회로(140)를 포함한다. 메모리 어레이(110)는 메모리 열(column)들(111), 비트 라인들(BL[1]-BL[m]), 워드 라인들(WL[1]-WL[n]), 및 데이터 라인들(DL[1]-DL[m])을 포함하며, 여기서 n 및 m은 양의 정수들이다.
예시적으로, 메모리 열들(111)은 서로 평행하게 배치된다. 각각의 메모리 열(111)은 n개의 메모리 셀들(112)을 포함한다. 각각의 n개의 메모리 셀들(112)은 스위치(SW) 및 저장 유닛(112A)을 포함한다. 스위치(SW)는 워드 라인들(WL[1]-WL[n]) 중의 대응하는 워드 라인 및 비트 라인들(BL[1]-BL[m]) 중의 대응하는 비트 라인에 커플링된다. 저장 유닛(112A)은 스위치(SW)와 데이터 라인들(DL[1]-DL[m]) 중의 대응하는 데이터 라인 사이에 커플링된다. 저장 유닛들(112A) 각각은 비트 데이터를 저장하도록 구성된다.
참조 회로(120)는 메모리 어레이(110)의 측방에 배치된다. 참조 회로(120)는 참조 스위치들(RSW), 참조 저장 유닛(122), 참조 저장 유닛(123), 참조 비트 라인들(RBL[1]-RBL[2]), 및 참조 데이터 라인들(RDL[1]-RDL[2])을 포함한다. 참조 스위치들(RSW)은 행들 및 열들로 배치된다. 예시적으로, 참조 스위치들(RSW)은 2개의 열들(121A 및 121B)로 배열된다. 열들(121A) 내의 참조 스위치들(RSW)의 제 1 단자들은 참조 비트 라인(RBL[1])에 커플링되고, 열들(121A) 내의 참조 스위치들(RSW)의 제 2 단자들은 참조 데이터 라인(RDL[1])에 커플링되며, 열들(121A) 내의 참조 스위치들(RSW)의 제어 단자들은 워드 라인들(WL[1]-WL[n])에 각각 커플링된다. 참조 저장 유닛(122)은 참조 데이터 라인(RDL[1])과 감지 유닛(130) 사이에 커플링되고, 로직 하이 상태를 갖는 비트 데이터를 저장하도록 구성된다. 따라서, 열(121A) 내의 참조 스위치들(RSW) 중 하나의 참조 스위치가 턴온될 때, 그 후 참조 저장 유닛(122)이 바이어싱되어 저장된 비트 데이터에 따라 로직 하이 상태를 갖는 신호(I1)를 전송한다. 열(121B) 내의 참조 스위치들(RSW)의 제 1 단자들은 참조 비트 라인(RBL[2])에 커플링되고, 열(121B) 내의 참조 스위치들(RSW)의 제 2 단자들은 참조 데이터 라인(RDL[2])에 커플링되며, 열(121B) 내의 참조 스위치들(RSW)의 제어 단자들은 워드 라인들(WL[1]-WL[n])에 각각 커플링된다. 참조 저장 유닛(123)은 참조 데이터 라인(RDL[2])과 감지 유닛(130) 사이에 커플링되고, 로직 로우 상태를 갖는 비트 데이터를 저장하도록 구성된다. 따라서, 열(121B) 내의 참조 스위치들(RSW) 중 하나의 참조 스위치가 턴온될 때, 그 후 참조 저장 유닛(123)이 바이어싱되어 저장된 비트 데이터에 따라 로직 로우 상태를 갖는 신호(I2)를 생성한다.
몇몇 실시예에서, 저장 유닛들(112A), 참조 저장 유닛(122), 및 참조 저장 유닛(123)은 비휘발성 메모리 디바이스들로 구현된다. 다른 실시예들에서, 비휘발성 메모리 디바이스들은 저항성 랜덤 액세스 메모리(resistive random-access memory; RRAM) 디바이스를 포함한다. RRAM 디바이스의 저항은 로직 하이 상태 또는 로직 로우 상태를 갖는 비트 데이터를 나타내도록 조정될 수 있다. 몇몇 다른 실시예들에서, 비휘발성 메모리 디바이스들은 자기 터널 접합(magnetic tunnel junction; MTJ) 디바이스들을 포함한다. MTJ 디바이스의 자기 저항은 로직 하이 상태 또는 로직 로우 상태를 갖는 비트 데이터를 나타내도록 조정될 수 있다.
저장 유닛들(112A), 참조 저장 유닛(122), 및 참조 저장 유닛(123)의 구현예들은 예시적인 목적들을 위해 제공되었을 뿐이다. 저장 유닛들(112A), 참조 저장 유닛(122), 및 참조 저장 유닛(123)의 다양한 구현예들은 본 개시의 구상 범위 내에 있다.
도 1에 예시된 몇몇 실시예들에서, 판독 동작 동안, 워드 라인들 중의 대응하는 워드 라인이 활성화된다. 따라서, 워드 라인들(WL[1]-WL[n]) 중 활성화된 워드 라인에 커플링되는 열들(121A 및 121B) 내의 2개의 참조 스위치들(RSW)이 턴온된다. 그 후, 참조 저장 유닛(122)은 감지 유닛(130)으로의 신호(I1)를 생성하고, 그 후 참조 저장 유닛(123)은 감지 유닛(130)으로의 신호(I2)를 생성한다. 그 결과로서, 감지 유닛(130)은 신호들(I1 및 I2)에 따라 n개의 메모리 셀들(112) 중 선택된 메모리 셀의 비트 데이터의 로직 상태를 결정할 수 있다. 상세한 동작들은 도 2를 참조하여 아래에서 설명된다.
뿐만 아니라, 선택 회로(140)는 스위치들(SEL[1]-SEL[m])을 포함한다. 스위치들(SEL[1]-SEL[m])의 제 1 단자들은 데이터 라인들(DL[1]-DL[m])에 각각 커플링되고, 스위치들(SEL[1]-SEL[m])의 제 2 단자들은 감지 유닛(140)에 커플링되며, 스위치들(SEL[1]-SEL[m])의 제어 단자들은 선택 신호들(VSE[1]-VSE[m])을 수신하도록 구성된다. 판독 동작 동안, 스위치들(SEL[1]-SEL[m]) 중 하나의 스위치가 턴온되고, 워드 라인들(WL[1]-WL[n]) 중 하나의 워드 라인이 활성화된다. 따라서, 워드 라인들(WL[1]-WL[n]) 중의 활성화된 워드 라인에 커플링되는 스위치(SW)는 선택 신호들(VSE[1]-VSE[m]) 중 대응하는 선택 신호에 의해 턴온된다. 그 후, n개의 메모리 셀들(112) 중 선택된 메모리 셀의 비트 데이터를 나타내는 전류(ICELL)가 감지 유닛(140)에 전송된다. 따라서, 선택된 메모리 셀(112)의 비트 데이터는 감지 유닛(140)에 의해 결정될 수 있다.
감지 유닛(130)은 메모리 어레이(110) 및 참조 회로(120)에 커플링된다. 감지 유닛(130)은 신호들(I1 및 I2)에 따라, 선택된 메모리 셀(112)의 비트 데이터의 로직 상태를 결정하도록 구성된다. 예시적으로, 도 1에 예시된 몇몇 실시예들에서, 감지 유닛(130)은 전류 평균 회로(131) 및 감지 증폭기(132)를 포함한다. 전류 평균 회로(131)의 입력 단자들은 신호들(I1 및 I2)을 수신하도록 참조 저장 유닛들(122 및 123)에 커플링된다. 감지 증폭기(132)의 제 1 입력 단자는 참조 신호(IREF)를 수신하도록 전류 평균 회로(131)의 출력 단자에 커플링된다. 감지 증폭기(132)의 제 2 입력 단자는 전류(ICELL)를 수신하도록 스위치들(SEL[1]-SEL[m])에 커플링된다. 전류 평균 회로(131)는 신호들(I1 및 I2)을 평균하여 참조 신호(IREF)를 생성하도록 구성된다. 감지 증폭기(132)는 비트 데이터의 로직 상태를 결정하기 위해, 참조 신호(IREF)를 전류(ICELL)와 비교하도록 구성된다. 몇몇 실시예들에서, 전류 평균 회로(131)는 다양한 타입의 전류 미러 회로로 구현된다.
도 2는 본 개시의 다양한 실시예들에 따른 도 1의 전자 디바이스(100)의 동작들을 예시하는 방법(200)의 흐름도이다. 예시적으로, 도 2의 디바이스(100)의 동작들은 도 2를 참조하여 방법(200)에 의해 설명된다. 몇몇 실시예들에서, 방법(200)은 동작들(S210-S260)을 포함한다.
동작(S210)에서, 판독 동작 동안, 워드 라인들(WL[1]-WL[n]) 중 하나의 워드 라인이 활성화되고, 메모리 셀들(112) 중 대응하는 메모리 셀을 선택하도록 스위치들(SEL[1]-SEL[m]) 중 대응하는 스위치가 턴온된다.
동작(S220)에서, 선택된 메모리 셀(112)의 비트 데이터를 나타내는 전류(ICELL)는 데이터 라인들(DL[1]-DL[m]) 중의 대응하는 데이터 라인으로부터 감지 증폭기(132)로 전송된다.
예시적으로, 도 1에 예시된 바와 같이, 판독 동작 동안 제 1 워드 라인(WL[1])이 활성화되고, 스위치(SEL[1])가 선택 신호(VSE[1])에 의해 턴온되며, 다른 스위치들(SEL[2]-SEL[m])은 선택 신호들(VSE[2]-VSEL[m])에 의해 턴오프된다. 따라서, 워드 라인(WL[1]) 및 데이터 라인(DL[1])에 커플링된 메모리 셀(112)[이후부터 선택된 메모리 셀(1121)]이 선택된다. 그 후, 선택된 메모리 셀(1121)의 스위치(SW)가 턴온되어 선택된 메모리 셀(1121)의 저장 유닛(112A)을 바이어싱한다. 그러므로, 저장 유닛(112A) 내에 저장된 비트 데이터를 나타낼 수 있는 전류(ICELL)는 데이터 라인(DL[1]) 및 스위치(SEL[1])를 통해 저장 유닛(112A)으로부터 감지 증폭기(132)로 전송된다.
계속해서 도 2를 참조하면, 동작(S230)에서, 열(121A) 내의 스위치들(RSW) 중의 대응하는 스위치가 턴온되어 전류 평균 회로(131)로의 신호(I1)를 생성한다. 동작(S240)에서, 열(121B) 내의 스위치들(RSW) 중 대응하는 스위치가 턴온되어 전류 평균 회로(131)로의 신호(I2)를 생성한다. 동작(S250)에서, 전류 평균 회로(131)는 신호(I1)와 신호(I2)의 합계를 평균하여 감지 증폭기(132)로의 참조 신호(IREF)를 생성한다. 동작(S260)에서, 감지 증폭기(132)는 전류(ICELL)를 참조 신호(IREF)와 비교하여, 선택된 메모리 셀(1121)의 비트 데이터의 로직 상태를 결정한다.
도 1의 예시에 대해, 워드 라인(WL[1])이 활성화될 때, 워드 라인(WL[1])에 커플링되는 열들(121A 및 121B) 내의 참조 스위치들(RSW)이 턴온된다. 따라서, 참조 저장 유닛들(122 및 123)이 턴온된 참조 스위치들(RSW)에 의해 바이어싱되어 전류 평균 회로(131)로의 신호들(I1 및 I2)을 생성한다. 그 후, 전류 평균 회로(131)는 신호(I1 및 I2)를 평균하여 감지 증폭기(132)로의 참조 신호(IREF)를 생성한다. 환언하면, 참조 신호(IREF)의 레벨은 신호들(I1 및 I2)의 합계의 대략 절반이다. 그 후, 감지 증폭기(132)는 전류(ICELL)를 참조 신호(IREF)와 비교하여, 선택된 메모리 셀(112)의 비트 데이터의 로직 상태를 결정한다. 예를 들어, 전류(ICELL)가 참조 신호(IREF)보다 높을 때, 선택된 메모리 셀(112)의 비트 데이터는 로직 하이 상태를 갖는 것으로 결정된다. 대안적으로, 전류(ICELL)가 참조 신호(IREF)보다 낮을 때, 선택된 메모리 셀(112)의 비트 데이터는 로직 로우 상태를 갖는 것으로 결정된다. 사실상, 선택된 메모리 셀(1121)의 비트 데이터가 전자 디바이스(100)에 의해 판독된다.
위에서의 설명은 예시적인 동작들을 포함하지만, 이 동작들은 반드시 설명된 순서로 수행되는 것은 아니다. 본 개시의 다양한 실시예들의 사상 및 범위에 따라, 본 개시에 개시되는 동작들의 순서는 변경될 수 있거나, 또는 동작들은 적절한 바에 따라 동시적으로 실행될 수 있거나 또는 일부분이 동시적으로 실행될 수 있다.
몇몇 실시예들에서, 참조 스위치들(RSW) 및 n개의 메모리 셀들(112) 내의 스위치(SW)는 동일한 피처 사이즈를 갖도록 구성된다. 그러므로, 메모리 어레이(110) 상의 프로세스/전압/온도 변화들은 참조 회로(120) 상의 이러한 변화들과 유사하고, 따라서 참조 회로(120)는 메모리 어레이(110) 상의 프로세스/전압/온도 변화들을 탐지하는데 이용될 수 있다. 예시적으로, 도 1의 스위치들(RSW)의 배열로, 참조 회로(120)는, 예를 들어 비트 라인들(BL[1]-B[m]), 이 비트 라인들(BL[1]-B[m])에 커플링되는 스위치들(SW), 데이터 라인들(DL[1]-D[m]) 등을 포함하는 메모리 어레이(110)의 와이어 부하(loading)의 변화들을 추적할 수 있다. 그러므로, 참조 신호(IREF)는 메모리 어레이(110) 상에 이와 마찬가지의 변화들을 지니고 생성될 수 있다.
외부의 고정된 참조 신호를 사용하는 몇몇 접근법들과 비교하여, 도 1의 실시예들에 예시된 바와 같이 참조 회로(120)에 의해 보다 정확한 참조 신호(IREF)가 생성된다.
게다가, 몇몇 다른 접근법들에서, 참조 회로는 동일한 아키텍처의 메모리 어레이(110)를 이용한다. 그러한 접근법들에서, 참조 회로의 참조 저장 유닛들 내에 저장되는 비트 데이터는 참조 저장 유닛들 사이의 다양한 변화들로 인해 서로 달라진다. 그 결과로서, 그러한 접근법들로 참조 회로에 의해 생성되는 참조 신호는 부정확하다.
위에서 설명된 접근법들과 비교하여, 도 1에 예시된 바와 같이, 열(121A) 내의 참조 스위치들(RSW)은 단일 참조 저장 유닛(122)에 커플링되고, 열(121B) 내의 참조 스위치들(RSW)은 단일 참조 저장 유닛(123)에 커플링된다. 사실상, 참조 회로(120) 내의 저장 유닛들 사이의 변화들이 최소화된다. 그 결과로서, 이전에 언급된 접근법들과 비교하여 보다 정확한 참조 신호(IREF)가 생성될 수 있다.
이제, 도 3A를 참조한다. 도 3A는 본 개시의 다양한 실시예들에 따른 로직 하이 상태를 갖는 도 1의 참조 저장 유닛(122)의 개략도이다.
위에서 설명된 바와 같이, 몇몇 실시예들에서, 참조 저장 유닛(122 및 123)은 MTJ 디바이스들로 구현된다. 몇몇 실시예들에서, MTJ 디바이스는 자유층(free layer) 및 고정층(pinned layer)을 포함한다. 도 3A에 예시적으로 도시된 바와 같이, 참조 저장 유닛(122)은 자유층(122A) 및 고정층(123B)을 포함한다. 참조 저장 유닛(122)의 자유층(122A)은 참조 저장 유닛(122)의 제 1 단자에 커플링되고, 고정층(122B)은 참조 저장 유닛(122)의 제 2 단자에 커플링된다. 몇몇 실시예들에서, 참조 저장 유닛(122)은 자신의 제 1 단자, 즉 자유층(122A)으로부터 자신의 제 2 단자, 즉 고정층(122B)으로 흐르는 전류(IT1)를 수신하도록 구성된다. 따라서, 도 3A에 도시된 바와 같이, 자유층(122A)의 자기 모멘트는 고정층(122B)의 자기 모멘트에 대해 역평행(anti-parallel)하다. 이 조건 하에서, 참조 저장 유닛(122)은 높은 자기 저항을 갖도록 구성된다. 사실상, 참조 저장 유닛(122)은 로직 하이 상태를 갖는 비트 데이터를 갖도록 프로그래밍된다.
도 3B는 본 개시의 다양한 실시예들에 따른 로직 로우 상태를 갖는 도 1의 참조 저장 유닛(123)의 개략도이다. 도 3B의 몇몇 실시예들에서 예시된 바와 같이, 참조 저장 유닛(122)에 대응하여, 참조 저장 유닛(123)은 자유층(123A) 및 고정층(123B)을 포함한다. 자유층(123A)은 참조 저장 유닛(123)의 제 1 단자에 커플링된다. 고정층(123B)은 참조 저장 유닛(123)의 제 2 단자에 커플링된다. 몇몇 실시예들에서, 참조 저장 유닛(123)은 자신의 제 2 단자, 즉 고정층(123B)으로부터 자신의 제 1 단자, 즉 자유층(123A)으로 흐르는 전류(IT2)를 수신하도록 구성된다. 따라서, 도 3B에 도시된 바와 같이, 자유층(123A)의 자기 모멘트는 고정층(123B)의 자기 모멘트에 대해 평행하다. 이 조건 하에서, 참조 저장 유닛(123)은 낮은 자기 저항을 갖도록 구성된다. 사실상, 참조 저장 유닛(123)은 로직 로우 상태를 갖는 비트 데이터를 갖도록 프로그래밍된다.
계속해서 도 1, 도 3A 및 도 3B 모두를 참조하면, 도 1에 예시된 실시예들에서 참조 저장 유닛(122)의 제 1 단자, 즉 자유층(122A)은 참조 데이터 라인(RDL[1])에 커플링되고, 참조 저장 유닛(122)의 제 2 단자, 즉 고정층(122B)은 전류 평균 회로(131)에 커플링된다. 뿐만 아니라, 참조 저장 유닛(123)의 제 1 단자, 즉 자유층(123A)은 참조 데이터 라인(RDL[2])에 커플링되고, 참조 저장 유닛(123)의 제 2 단자, 즉 고정층(123B)은 전류 평균 회로(131)에 커플링된다.
도 4는 본 개시의 몇몇 다른 실시예들에 따른 도 1의 참조 회로(120)의 개략도이다. 도 1의 실시예에 대한 도 4에서의 똑같은 엘리먼트들은 쉬운 이해를 위해 동일한 참조 번호들로 지정된다. 대안적으로, 도 4에 예시된 실시예들에서, 참조 저장 유닛(123)의 제 2 단자, 즉 고정층(123B)은 참조 데이터 라인(RDL[2])에 커플링되고, 참조 저장 유닛(123)의 제 1 단자, 즉 자유층(123A)은 전류 평균 회로(131)에 커플링된다. 몇몇 실시예들에서, 도 4의 참조 저장 유닛(123)의 배열은 상이한 레이아웃 설계로 달성된다.
도 4에 예시적으로 도시된 바와 같이, 전류는, 판독 동작을 위해 고정층(123B)으로부터 자유층(123A)으로 흐른다. 도 3B에서 위에서 설명된 바와 같이, 또한 전류(IT2)는, 참조 저장 유닛(123)의 프로그래밍 동작을 위해, 고정층(123B)으로부터 자유층(123A)으로 흐른다. 환언하면, 도 4에 예시된 실시예들에서, 판독 동작을 위한 전류의 방향은 프로그래밍 동작을 위한 전류의 방향과 동일하다. 따라서, 도 1에 예시된 실시예들과 비교하여 동작 신뢰도가 더욱 향샹될 수 있다.
도 5는 본 개시의 몇몇 다른 실시예들에 따른 도 1의 참조 회로(120)의 개략도이다. 도 1의 실시예에 대한 도 5에서의 똑같은 엘리먼트들은 쉬운 이해를 위해 동일한 참조 번호들로 지정된다.
도 1의 참조 회로(120)와 비교하여, 도 5에 예시된 몇몇 실시예들에서, 참조 저장 유닛(123)의 제 2 단자, 즉 고정층(123B)은 참조 비트 라인(RBL[2])에 커플링되고, 참조 저장 유닛(123)의 제 1 단자, 즉 자유층(123A)은 열(121B) 내의 참조 스위치들(RSW)의 제 2 단자들에 커플링된다. 열(121B) 내의 참조 스위치들(RSW)의 제 1 단자들은 참조 데이터 라인(RDL[2])에 커플링된다. 그러한 배열들로, 판독 동작을 위한 전류의 방향은 참조 저장 유닛(123)의 프로그래밍 동작을 위한 전류의 방향과 동일하다. 그 결과로서, 전자 디바이스(100)의 동작 신뢰도가 더욱 향상된다.
이제, 도 6을 참조한다. 도 6은 본 개시의 또 다른 실시예들에 따른 도 1의 참조 회로(120)의 개략도이다. 도 1의 실시예에 대한 도 6에서의 똑같은 엘리먼트들은 쉬운 이해를 위해 동일한 참조 번호들로 지정된다.
도 1의 참조 회로(120)와 비교하여, 도 6에 예시된 몇몇 실시예들에서, 참조 회로(120)는 참조 워드 라인(RWL)을 더 포함하고, 참조 회로(120)는 오직 2개의 참조 스위치들(RSW1 및 RSW2)만을 이용한다. 예시적으로, 참조 스위치(RSW1)의 제 1 단자는 참조 비트 라인(RBL[1])에 커플링되고, 참조 스위치(RSW1)의 제 2 단자는 참조 저장 유닛(122)의 제 1 단자에 커플링되며, 참조 스위치(RSW1)의 제어 단자는 참조 워드 라인(RWL)에 커플링된다. 참조 스위치(RSW2)의 제 1 단자는 참조 비트 라인(RBL[2])에 커플링되고, 참조 스위치(RSW2)의 제 2 단자는 참조 저장 유닛(123)의 제 1 단자에 커플링되며, 참조 스위치(RSW2)의 제어 단자는 참조 워드 라인(RWL)에 커플링된다. 참조 스위치들의 제 2 단자들은 전류 평균 회로(131)로 신호들(I1 및 I2)을 전송하도록 구성된다.
몇몇 실시예들에서, 판독 동작 동안, 참조 워드 라인(RWL) 및 워드 라인들(WL[1]-WL[n]) 중의 하나의 워드 라인은 전류(ICELL) 및 신호(I1 및 I2)를 전송하도록 동시에 활성화된다. 대안적으로, 몇몇 다른 실시예들에서, 참조 워드 라인(RWL)은 활성화된 채로 유지된다. 도 6의 참조 회로(120)의 동작들은 도 2에 예시된 동작들과 유사하므로, 반복되는 설명은 여기서 제공되지 않는다.
참조 워드 라인(RWL)의 구성들은 예시적인 목적들을 위해 제공되었을 뿐이다. 참조 워드 라인(RWL)의 다양한 구성들은 본 개시의 구상 범위 내에 있다.
참조 회로로서 동일한 아키텍처의 메모리 어레이를 이용하는 몇몇 접근법들과 비교하여, 위에서 논의된 바와 같이, 도 6에 예시된 실시예들에서 참조 회로(120) 내의 참조 저장 유닛들 사이의 변화들이 최소화된다. 따라서, 보다 정확한 참조 신호(IREF)가 생성될 수 있다.
이제, 도 3B 및 도 7 모두를 참조한다. 도 7은 본 개시의 다양한 실시예들에 따른 도 6의 참조 회로(120)의 개략도이다. 도 1의 실시예에 대한 도 7에서의 똑같은 엘리먼트들은 쉬운 이해를 위해 동일한 참조 번호들로 지정된다.
도 3B에 예시된 바와 같이, 참조 저장 유닛(123)은 MTJ 디바이스로 구현될 수 있다. 도 6의 참조 회로(120)와 비교하여, 도 7에 예시된 몇몇 실시예들에서, 도 3B의 참조 저장 유닛(123)의 제 2 단자, 즉 고정층(123B)은 참조 스위치(RSW2)의 제 2 단자 및 참조 스위치(RSW2)의 제 1 단자, 즉 자유층(123A)에 커플링된다. 위에서 설명된 바와 같이, 그러한 배열들로, 판독 동작을 위한 전류의 방향은 참조 저장 유닛(123)의 프로그래밍 동작을 위한 전류의 방향과 동일하다. 그 결과로서, 전자 디바이스(100)의 동작 신뢰도가 더욱 향상된다.
이제, 도 3B 및 도 8 모두를 참조한다. 도 8은 본 개시의 다양한 실시예들에 따른 도 6의 참조 회로(120)의 개략도이다. 도 1의 실시예에 대한 도 8에서의 똑같은 엘리먼트들은 쉬운 이해를 위해 동일한 참조 번호들로 지정된다.
도 6의 참조 회로(120)와 비교하여, 도 8에 예시된 몇몇 실시예들에서, 참조 저장 유닛(123)의 제 2 단자, 즉 고정층(123B)은 참조 비트 라인(RBL[2])에 커플링되고, 참조 저장 유닛(123)의 제 1 단자, 즉 자유층(123A)은 참조 스위치(RSW2)의 제 2 단자에 커플링된다. 참조 스위치(RSW2)의 제 1 단자는 참조 데이터 라인(RDL[2])에 커플링된다. 그러한 배열들로, 판독 동작을 위한 전류의 방향은 참조 저장 유닛(123)의 프로그래밍 동작을 위한 전류의 방향과 동일하다. 그 결과로서, 전자 디바이스(100)의 동작 신뢰도가 향상된다.
위에서 설명된 바와 같이, 본 개시의 디바이스(100)는 비트 데이터와 비교될 참조 신호를 생성할 수 있다. 게다가, 다양한 실시예들에서 예시된 참조 회로의 배열들로, 보다 정확한 참조 신호가 생성된다. 따라서, 메모리 디바이스의 동작 신뢰도가 향상될 수 있다.
이 문서에서, 또한 용어 "커플링된다"는 "전기적으로 커플링된다"로 불리울 수 있고, 용어 "연결된다"는 "전기적으로 연결된다"로 불리울 수 있다. 또한, "커플링된다" 및 "연결된다"는 2개 이상의 엘리먼트들이 서로 함께 동작하거나 또는 서로 상호작용하는 것을 나타내는데 사용될 수 있다.
몇몇 실시예에서, 메모리 셀들, 참조 회로, 및 감지 유닛을 포함하는 디바이스가 개시된다. 메모리 셀들 각각은 비트 데이터를 저장하도록 구성된다. 참조 회로는 참조 스위치들 및 참조 저장 유닛들을 포함한다. 참조 스위치들은 행들 및 열들로 배치된다. 참조 저장 유닛들 중 제 1 참조 저장 유닛은 참조 스위치들 중 제 1 열 내에 있는 참조 스위치가 턴온될 때 제 1 로직 상태를 갖는 제 1 신호를 생성하도록 구성된다. 참조 저장 유닛들 중 제 2 참조 저장 유닛은 참조 스위치들 중 제 2 열 내에 있는 참조 스위치가 턴온될 때 제 2 로직 상태를 갖는 제 2 신호를 생성하도록 구성된다. 감지 유닛은 제 1 신호 및 제 2 신호에 따라, 메모리 셀들 중 하나의 메모리 셀의 비트 데이터의 로직 상태를 결정하도록 구성된다.
또한, 메모리 셀들, 참조 회로, 및 감지 유닛을 포함하는 디바이스가 개시된다. 메모리 셀들 각각은 워드 라인들 중의 대응하는 워드 라인이 활성화될 때 비트 데이터를 전송하도록 구성된다. 참조 회로는 제 1 참조 스위치, 제 2 참조 스위치, 및 참조 저장 유닛들을 포함한다. 제 1 참조 스위치는 참조 워드 라인이 활성화될 때 턴온되도록 구성된다. 제 2 참조 스위치는 참조 워드 라인이 활성화될 때 턴온되도록 구성된다. 참조 저장 유닛들은 제 1 참조 저장 유닛 및 제 2 참조 저장 유닛을 포함한다. 제 1 참조 저장 유닛은 제 1 참조 스위치가 턴온될 때 제 1 로직 상태를 갖는 제 1 신호를 생성하도록 구성된다. 제 2 참조 저장 유닛은 제 2 참조 스위치가 턴온될 때 제 2 로직 상태를 갖는 제 2 신호를 생성하도록 구성된다. 감지 유닛은 제 1 신호 및 제 2 신호에 따라, 메모리 셀들 중 하나의 메모리 셀의 비트 데이터의 로직 상태를 결정하도록 구성된다.
또한, 동작을 포함하는 방법이 아래에 개시된다. 제 1 로직 상태를 갖는 제 1 신호는 참조 워드 라인 및 복수의 워드 라인들 중 하나의 워드 라인이 활성화될 때 제 1 참조 저장 유닛에 의해 생성된다. 제 2 로직 상태를 갖는 제 2 신호는 참조 워드 라인 및 워드 라인들 중의 상기 하나의 워드 라인이 활성화될 때 제 2 참조 저장 유닛에 의해 생성된다. 메모리 셀들 중 하나의 메모리 셀의 비트 데이터의 로직 상태는 제 1 신호 및 제 2 신호에 따라 감지 유닛에 의해 결정되며, 이때, 메모리 셀들은 워드 라인들에 커플링된다.
상술한 것은 당업자가 본 개시의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예들과 동일한 목적들을 실행하거나 및/또는 동일한 장점들을 달성하도록, 다른 공정들 및 구조들을 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않으며, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 변형을 할 수 있음을 또한 인식할 것이다.

Claims (10)

  1. 디바이스에 있어서,
    복수의 메모리 셀들 - 상기 메모리 셀들 각각은 비트 데이터를 저장하도록 구성됨 - 과,
    복수의 참조 스위치들과, 복수의 참조 저장 유닛들 - 상기 참조 저장 유닛들 중 제 1 참조 저장 유닛은 상기 참조 스위치들 중 제 1 참조 스위치가 턴온될 때 제 1 로직 상태를 갖는 제 1 신호를 생성하도록 구성되고, 상기 참조 저장 유닛들 중 제 2 참조 저장 유닛은 상기 참조 스위치들 중 제 2 참조 스위치가 턴온될 때 제 2 로직 상태를 갖는 제 2 신호를 생성하도록 구성됨 - 을 포함하는 참조 회로와,
    상기 제 1 신호 및 상기 제 2 신호에 따라 상기 메모리 셀들 중 하나의 메모리 셀의 비트 데이터의 로직 상태를 결정하도록 구성되는 감지 유닛을 포함하는 디바이스.
  2. 제 1 항에 있어서,
    상기 참조 스위치들은 제 1 그룹 및 제 2 그룹을 포함하고, 상기 제 1 그룹은 제 1 참조 비트 라인과 제 1 참조 데이터 라인 사이에 커플링되고, 상기 제 2 그룹은 제 2 참조 비트 라인과 제 2 참조 데이터 라인 사이에 커플링되는 것인 디바이스.
  3. 제 2 항에 있어서,
    상기 제 1 그룹의 상기 참조 스위치들 각각은 상기 제 1 참조 저장 유닛을 바이어싱하여 상기 제 1 신호를 생성하기 위해 턴온되도록 구성되고,
    상기 제 2 그룹의 상기 참조 스위치들 각각은 상기 제 2 참조 저장 유닛을 바이어싱하여 상기 제 2 신호를 생성하기 위해 턴온되도록 구성되는 것인 디바이스.
  4. 제 2 항에 있어서,
    상기 참조 저장 유닛들 각각은 제 1 단자 및 제 2 단자를 포함하고, 상기 참조 저장 유닛들 각각은 상기 제 1 단자로부터 상기 제 2 단자로 흐르는 전류를 수신하고, 상기 제 1 로직 상태를 갖는 비트 데이터를 저장하고, 상기 제 2 단자로부터 상기 제 1 단자로 흐르는 전류를 수신하고, 상기 제 2 로직 상태를 갖는 비트 데이터를 저장하도록 구성되는 것인 디바이스.
  5. 제 4 항에 있어서,
    상기 제 1 참조 저장 유닛의 제 1 단자는 상기 제 1 참조 데이터 라인에 커플링되고, 상기 제 1 참조 저장 유닛의 제 2 단자는 상기 제 1 신호를 생성하도록 구성되며,
    상기 제 2 참조 저장 유닛의 제 1 단자는 상기 제 2 참조 데이터 라인에 커플링되고, 상기 제 2 참조 저장 유닛의 제 2 단자는 상기 제 2 신호를 생성하도록 구성되는 것인 디바이스.
  6. 제 4 항에 있어서,
    상기 제 1 참조 저장 유닛의 제 1 단자는 상기 제 1 참조 데이터 라인에 커플링되고, 상기 제 1 참조 저장 유닛의 제 2 단자는 상기 제 1 신호를 생성하도록 구성되며,
    상기 제 2 참조 저장 유닛의 제 2 단자는 상기 제 2 참조 비트 라인에 커플링되고, 상기 제 2 참조 저장 유닛의 제 2 단자는 상기 제 2 그룹의 참조 스위치들의 제 1 단자들에 커플링되고, 상기 제 2 그룹의 참조 스위치들의 제 2 단자들은 상기 제 2 신호를 출력하도록 상기 제 2 참조 데이터 라인에 커플링되는 것인 디바이스.
  7. 제 1 항에 있어서, 감지 유닛은,
    상기 제 1 신호와 상기 제 2 신호를 평균하여 참조 신호를 생성하도록 구성되는 전류 평균 회로(average current circuit)와,
    상기 참조 신호에 따라 상기 메모리 셀들 중 하나의 메모리 셀의 비트 데이터의 로직 상태를 결정하도록 구성되는 감지 증폭기를 포함하는 것인 디바이스.
  8. 제 1 항에 있어서,
    상기 참조 스위치들 및 상기 메모리 셀들에 각각 커플링되는 복수의 워드 라인들을 더 포함하고,
    상기 워드 라인들 중 하나가 활성화될 때, 상기 제 1 참조 스위치가 턴온되어 상기 제 1 신호를 생성하고, 상기 제 2 참조 스위치가 턴온되어 상기 제 2 신호를 생성하는 것인 디바이스.
  9. 디바이스에 있어서,
    복수의 메모리 셀들 - 상기 메모리 셀들 각각은 복수의 워드 라인들 중의 대응하는 워드 라인이 활성화될 때 비트 데이터를 전송하도록 구성됨 - 과,
    참조 워드 라인이 활성화될 때 턴온되도록 구성되는 제 1 참조 스위치와, 상기 참조 워드 라인이 활성화될 때 턴온되도록 구성되는 제 2 참조 스위치와, 복수의 참조 저장 유닛들로서 상기 제 1 참조 스위치가 턴온될 때 제 1 로직 상태를 갖는 제 1 신호를 생성하도록 구성되는 제 1 참조 저장 유닛 및 상기 제 2 참조 스위치가 턴온될 때 제 2 로직 상태를 갖는 제 2 신호를 생성하도록 구성되는 제 2 참조 저장 유닛을 포함하는 상기 복수의 참조 저장 유닛들을 포함하는 참조 회로와,
    상기 제 1 신호 및 상기 제 2 신호에 따라 상기 메모리 셀들 중의 하나의 메모리 셀의 비트 데이터의 로직 상태를 결정하도록 구성되는 감지 유닛을 포함하는 디바이스.
  10. 방법에 있어서,
    참조 워드 라인 및 복수의 워드 라인들 중의 하나의 워드 라인이 활성화될 때 제 1 참조 저장 유닛에 의해 제 1 로직 상태를 갖는 제 1 신호를 생성하는 단계와,
    상기 참조 워드 라인 및 상기 워드 라인들 중의 상기 하나의 워드 라인이 활성화될 때 제 2 참조 저장 유닛에 의해 제 2 로직 상태를 갖는 제 2 신호를 생성하는 단계와,
    상기 제 1 신호 및 상기 제 2 신호에 따라 감지 유닛에 의해 복수의 메모리 셀들 - 상기 메모리 셀들은 상기 워드 라인들에 커플링됨 - 중 하나의 메모리 셀의 비트 데이터의 로직 상태를 결정하는 단계를 포함하는 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049538B2 (en) 2019-01-17 2021-06-29 Western Digital Technologies, Inc. Voltage-controlled interlayer exchange coupling magnetoresistive memory device and method of operating thereof
US10788547B2 (en) 2019-01-17 2020-09-29 Sandisk Technologies Llc Voltage-controlled interlayer exchange coupling magnetoresistive memory device and method of operating thereof
US10763425B1 (en) * 2019-05-30 2020-09-01 Honeywell International Inc. Magnetic tunnel junction based programmable memory cell
US11881241B2 (en) 2022-03-31 2024-01-23 Globalfoundries U.S. Inc. Resistive memory array with localized reference cells

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3336985B2 (ja) * 1999-01-29 2002-10-21 日本電気株式会社 半導体記憶装置
CA2342508A1 (en) 2001-03-30 2002-09-30 Atmos Corporation Reference cells with integration capacitor
US6700811B1 (en) * 2002-09-04 2004-03-02 Macronix International Co., Ltd. Random access memory device and method for driving a plate line segment therein
US7251178B2 (en) 2004-09-07 2007-07-31 Infineon Technologies Ag Current sense amplifier
US7433253B2 (en) * 2002-12-20 2008-10-07 Qimonda Ag Integrated circuit, method of operating an integrated circuit, method of manufacturing an integrated circuit, memory module, stackable memory module
DE60317768T2 (de) 2003-04-10 2008-11-27 Stmicroelectronics S.R.L., Agrate Brianza Verfahren zum Auslesen einer nichtflüchtigen Speichervorrichtung und zugehörige Vorrichtung
US7453719B2 (en) * 2003-04-21 2008-11-18 Nec Corporation Magnetic random access memory with improved data reading method
US6845052B1 (en) 2003-05-30 2005-01-18 Macronix International Co., Ltd. Dual reference cell sensing scheme for non-volatile memory
KR100528341B1 (ko) * 2003-12-30 2005-11-15 삼성전자주식회사 자기 램 및 그 읽기방법
JP3935150B2 (ja) * 2004-01-20 2007-06-20 株式会社東芝 磁気ランダムアクセスメモリ
US7203112B2 (en) 2004-08-05 2007-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple stage method and system for sensing outputs from memory cells
JP3962048B2 (ja) * 2004-09-28 2007-08-22 株式会社東芝 半導体メモリ
KR100631923B1 (ko) * 2004-10-12 2006-10-04 삼성전자주식회사 반도체 메모리에서의 레퍼런스전압 공급장치 및 그의구동방법
US8094493B2 (en) * 2004-11-12 2012-01-10 Macronix International Co., Ltd. Memory devices and methods using improved reference cell trimming algorithms for accurate read operation window control
KR100714309B1 (ko) * 2006-02-21 2007-05-02 삼성전자주식회사 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치
JP2007265589A (ja) * 2006-03-30 2007-10-11 Fujitsu Ltd 不揮発性半導体メモリ
US7286429B1 (en) 2006-04-24 2007-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. High speed sensing amplifier for an MRAM cell
JP4987616B2 (ja) 2006-08-31 2012-07-25 株式会社東芝 磁気ランダムアクセスメモリ及び抵抗ランダムアクセスメモリ
CN101388246A (zh) * 2007-09-10 2009-03-18 财团法人工业技术研究院 相变化存储器
JP5044432B2 (ja) * 2008-02-07 2012-10-10 株式会社東芝 抵抗変化メモリ
US7755923B2 (en) * 2008-09-18 2010-07-13 Seagate Technology Llc Memory array with read reference voltage cells
US8687412B2 (en) 2012-04-03 2014-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Reference cell configuration for sensing resistance states of MRAM bit cells
US8917536B2 (en) 2012-10-25 2014-12-23 Headway Technologies, Inc. Adaptive reference scheme for magnetic memory applications
KR102060488B1 (ko) * 2012-12-27 2019-12-30 삼성전자주식회사 불휘발성 랜덤 액세스 메모리 장치 및 그것의 데이터 읽기 방법
KR102056853B1 (ko) * 2013-01-18 2020-01-22 삼성전자주식회사 저항성 메모리 장치 및 그에 따른 동작 제어방법
US9165629B2 (en) * 2013-03-12 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for MRAM sense reference trimming
US9324457B2 (en) 2014-03-12 2016-04-26 Kabushiki Kaisha Toshiba Nonvolatile memory
US9293171B2 (en) * 2014-03-13 2016-03-22 Kabushiki Kaisha Toshiba Resistance change memory
US10381102B2 (en) * 2014-04-30 2019-08-13 Micron Technology, Inc. Memory devices having a read function of data stored in a plurality of reference cells
CN104134460B (zh) * 2014-07-17 2017-12-26 北京航空航天大学 一种基于动态参考的非挥发存储器读取电路
US9502106B2 (en) * 2014-12-10 2016-11-22 Kabushiki Kaisha Toshiba Semiconductor memory device and method of controlling semiconductor memory device

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