KR20170049239A - 적층형 전자 부품 및 그 실장 기판 - Google Patents
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Abstract
본 발명은, 절연재로 이루어진 지지판의 일면에 제1 적층형 커패시터가 전기적으로 연결되게 부착되고, 상기 지지판의 양 단부가 제1 및 제2 메탈 프레임에 각각 전기적으로 연결되게 결합되며, 상기 제1 및 제2 메탈 프레임은 상기 제1 적층형 커패시터의 두께 보다 더 길게 연장되어 상기 제1 및 제2 메탈 프레임의 일 단부가 실장부가 되는 적층형 전자 부품을 제공한다.
Description
본 발명은 적층형 전자 부품 및 그 실장 기판에 관한 것이다.
적층 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 콘덴서로 사용될 수 있다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 세라믹 바디의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
이러한 진동은 상기 적층 세라믹 커패시터의 외부 전극 및 상기 외부 전극과 회로 기판을 연결하는 솔더를 통해 회로 기판으로 전달되어 상기 회로 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
최근 전자 기기는 부품의 저소음화로 인해 이러한 적층 세라믹 커패시터에서 발생되는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있으므로, 적층 세라믹 커패시터에서 발생되는 어쿠스틱 노이즈를 저감시킬 수 있는 연구가 필요한 실정이다.
본 발명은 적층 세라믹 커패시터에서 기판으로 전달되는 압전 진동을 감소시킬 수 있으며, 고신뢰성을 확보할 수 있는 적층형 전자 부품을 제공하는데 그 목적이 있다.
본 발명의 일 측면은, 절연재로 이루어진 지지판의 일면에 제1 적층형 커패시터가 전기적으로 연결되게 부착되고, 상기 지지판의 양 단부가 제1 및 제2 메탈 프레임에 각각 전기적으로 연결되게 결합되며, 상기 제1 및 제2 메탈 프레임은 상기 제1 적층형 커패시터의 두께 보다 더 길게 연장되어 상기 제1 및 제2 메탈 프레임의 일 단부가 실장부가 되는 적층형 전자 부품을 제공한다.
본 발명의 일 실시 형태에 따르면, 메탈 프레임의 하면과 수직면으로만 솔더가 형성되어 회로 기판과의 사이에서 솔더 형성부위를 줄일 수 있어 압전에 따른 응력이나 진동이 솔더를 통해 회로 기판에 전달되는 양을 줄임으로써, 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
또한, 메탈 프레임의 탄성이, 외부로부터의 기계적 응력을 흡수하여 적층형 커패시터의 손상을 방지할 수 있고, 적층형 커패시터의 압전 진동을 흡수하여 회로 기판으로 전달되는 진동을 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 전자 부품을 개략적으로 도시한 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 도 1에서 내부 전극의 적층 구조를 개략적으로 도시한 분리사시도이다.
도 4는 본 발명의 다른 실시 형태에 따른 적층형 전자 부품을 도시한 분리사시도이다.
도 5는 도 4의 결합된 상태를 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시 형태에 따른 적층형 전자 부품을 개략적으로 도시한 사시도이다.
도 7은 도 6의 단면도이다.
도 8은 도 1의 적층형 전자 부품이 회로 기판에 실장된 상태를 도시한 단면도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 도 1에서 내부 전극의 적층 구조를 개략적으로 도시한 분리사시도이다.
도 4는 본 발명의 다른 실시 형태에 따른 적층형 전자 부품을 도시한 분리사시도이다.
도 5는 도 4의 결합된 상태를 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시 형태에 따른 적층형 전자 부품을 개략적으로 도시한 사시도이다.
도 7은 도 6의 단면도이다.
도 8은 도 1의 적층형 전자 부품이 회로 기판에 실장된 상태를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체의 두께 방향으로 서로 마주보는 면에서 하면과 상면을 각각 제1 면과 제2 면으로 설정하고, 길이 방향으로 서로 마주보는 면을 제3 및 제4 면으로 각각 설정하고, 폭 방향으로 서로 마주보는 면을 제5 및 제6 면으로 각각 설정하기로 한다. 여기서 제1 면은 실장 면으로 함께 설정하여 설명하기로 한다.
적층형
전자 부품
도 1은 본 발명의 일 실시 형태에 따른 적층형 전자 부품을 개략적으로 도시한 사시도이고, 도 2는 도 1의 A-A'선 단면도이고, 도 3은 도 1에서 내부 전극의 적층 구조를 개략적으로 도시한 분리사시도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 형태에 따른 적층형 전자 부품은, 지지판(200), 제1 적층형 커패시터(100) 및 제1 및 제2 메탈 프레임(300, 400)을 포함한다.
본 실시 형태의 제1 적층 세라믹 커패시터(100)는, 세라믹 바디(110), 제1 및 제2 내부 전극(121, 122), 및 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
세라믹 바디(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성되며, 이때 세라믹 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수는 다양하게 변경될 수 있으며, 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 세라믹 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 상기 액티브층의 상하에 각각 배치된 상부 및 하부 커버층(112, 113)을 포함할 수 있다.
상기 액티브층은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 상기 액티브층의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
또한, 상부 및 하부 커버층(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브층의 상하에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다.
이때, 상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 예컨대 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은, 세라믹 본체(110) 내에서, 유전체층(111)의 적층 방향을 따라 서로 대향되게 번갈아 적층될 수 있다.
이에 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 세라믹 본체(110)의 길이 방향의 양 측면을 통해 번갈아 노출되도록 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.
또한, 제1 및 제2 내부 전극(121, 122)은 세라믹 바디(110)의 길이 방향의 양 측면을 통해 번갈아 노출된 부분이 제1 및 제2 외부 전극(131, 132)의 후술하는 제1 및 제2 접속부와 각각 기계적으로 접촉되어 각각 제1 및 제2 외부 전극(131, 132)과 전기적으로 접속될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 제1 적층 세라믹 커패시터(100)의 정전 용량은 상기 액티브층에서 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있다.
제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.
이때, 상기 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 바디부(131a, 132a)와 제1 및 제2 밴드부(131b, 132b)를 포함할 수 있다.
제1 및 제2 바디부(131a, 132a)는 세라믹 바디(110)의 길이 방향의 양 면에 각각 배치된 부분이고, 제1 및 제2 밴드부(131b, 132b)는 제1 및 제2 바디부(131a, 132a)에서 세라믹 바디(110)의 실장 면인 제1 면의 일부까지 연장되게 형성된 부분이다.
이때, 제1 및 제2 밴드부(131b, 132b) 는 세라믹 바디(110)의 제2 면, 길이 방향의 제3 및 제4 면 및 폭 방향의 제5 및 제6 면의 일부 중 적어도 한 면까지 더 연장되게 형성될 수 있다.
본 실시 형태에서는 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)가 제1 및 제2 바디부(131a, 132a)에서 세라믹 바디(110)의 제2 면, 길이 방향의 제3 및 제4 면 및 폭 방향의 제5 및 제6 면의 일부까지 모두 연장되어 세라믹 바디(110)의 양 단부를 모두 덮도록 형성된 것으로 도시하여 설명하고 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다.
지지판(200)은 길이 방향으로 길게 형성된 육면체의 바디(210)로 형성될 수 있으며, 바디(210)는 절연성 재질로서 예컨대 에폭시, 페놀, 폴리이미드 수지 등의 재질로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
그리고, 지지판(200)의 바디(210)의 하면에는 길이 방향으로 이격되게 제1 및 제2 도전성 접착층(211, 212)이 배치될 수 있다.
그리고, 바디(210)의 상면에는 길이 방향으로 이격되게 제3 및 제4 도전성 접착층(213, 214)이 배치될 수 있다.
그리고, 제1 적층형 커패시터(100)는 지지판(200)의 바디(210)의 하면에 전기적으로 접속 가능하게 부착된다. 즉, 제1 적층형 커패시터(100)의 제1 및 제2 밴드부(131b, 132b)가 지지판(200)의 바디(210)의 제1 및 제2 도전성 접착층(211, 212)과 접촉되어 전기적으로 연결되는 것이다.
제1 및 제2 메탈 프레임(300, 400)은, 바디(210)에 부착된 제1 적층형 커패시터(210)의 길이 방향의 제3 및 제4 면에 제1 및 제2 수직부(311, 411)가 각각 인접하게 배치되며, 바디(210)의 양 단부와 각각 전기적으로 접속 가능하게 결합된다.
그리고, 제1 및 제2 메탈 프레임(300, 400)의 제1 및 제2 수직부(311, 411)의 하단부는 제1 적층형 커패시터(100)의 두께 보다 하측으로 더 길게 연장되어 기판에 실장되는 실장부가 된다.
제1 및 제2 메탈 프레임(300, 400)의 제1 및 제2 수직부(311, 411)의 상부에는 지지판(200) 바디(210)의 양 단부가 각각 끼워져 결합되도록 제1 및 제2 결합홈(315, 415)이 각각 형성된다. 이때, 바디(210)의 하면에 배치된 제1 및 제2 도전성 접착층(211, 212)이 제1 및 제2 결합홈(315, 415)에 접촉되어 각각 제1 및 제2 메탈 프레임(300, 400)과 전기적으로 연결되는 것이다.
또한, 제1 및 제2 메탈 프레임(300, 400)의 하단부는 제1 적층형 커패시터(100)를 향해 각각 수직으로 절곡되어 기판에 실장시 접촉 면적을 확보하는 제1 및 제2 실장부(313, 413)로 구성할 수 있다.
한편, 지지판(200)의 바디(210)의 상면에는 제3 및 제4 도전성 접착층(213, 214)이 길이 방향으로 이격되게 배치될 수 있다.
제1 및 제2 메탈 프레임(300, 400)의 제1 및 제2 수직부(311, 411)는 제1 및 제2 결합홈(315, 415)을 형성하기 위해 상단부가 수직으로 절곡되는데, 이때 절곡된 제1 및 제2 수평부(314, 414)는 지지판(200)의 바디(210)의 상면에 밀착되며, 제1 및 제2 수평부(314, 4141)와 제3 및 제4 도전성 접착층(213, 214)이 접촉하게 된다.
이와 같이, 바디(210)의 상하 면에 도전성 접착층을 상하 대칭으로 형성하면, 상하 방향성이 없어져 제작이 용이해진다.
변형 예
도 4는 본 발명의 다른 실시 형태에 따른 적층형 전자 부품을 도시한 분리사시도이고, 도 5는 도 4의 결합된 상태를 도시한 단면도이다.
여기서, 앞서 설명한 일 실시 형태와 동일한 구조 및 작용에 대해서는 이에 대한 구체적인 설명은 생략한다.
도 4 및 도 5를 참조하면, 본 발명의 다른 실시 형태에 따른 적층형 전자 부품은, 지지판(200')의 바디(210')의 길이 방향의 양 면에 제1 및 제2 결합돌기(215, 216)가 형성되고, 제1 및 제2 메탈 프레임(300', 400')의 상부에는 제1 및 제2 결합돌기(215, 216)가 각각 끼워져 결합되도록 제1 및 제2 결합홀(323, 423)이 각각 형성될 수 있다.
도 6은 본 발명의 또 다른 실시 형태에 따른 적층형 전자 부품을 개략적으로 도시한 사시도이고, 도 7은 도 6의 단면도이다.
여기서, 앞서 설명한 일 실시 형태와 동일한 구조 및 작용에 대해서는 이에 대한 구체적인 설명은 생략한다.
도 6 및 도 7을 참조하면, 지지판(200)의 바디(210)의 상면에 제2 적층형 커패시터(100')가 배치된다.
제2 적층형 커패시터(100')는 세라믹 바디(110') 의 양 단부에 제3 및 제4 외부 전극(131', 132')가 형성된다.
제3 및 제4 외부 전극(131', 132')은 세라믹 바디(110')의 길이 방향의 양 면에 형성된 제3 및 제4 바디부(131a', 132a')와 제3 및 제4 바디부(131a', 132a')에서 세라믹 바디의 상하 면의 일부 및 폭 방향의 양 면의 일부까지 연장되는 제3 및 제4 밴드부(131b', 132b')를 포함한다.
따라서, 제2 적층형 커패시터(100')의 제3 및 제4 밴드부(131b', 132b')가 지지판(200)의 바디(210)의 제3 및 제4 도전성 접착층(213, 214)에 접속되어 전기적으로 연결된다.
제1 및 제2 메탈 프레임(3000, 4000)은 제1 및 제2 결합홈(3140, 4140)을 각각 갖는 제1 및 제2 수직부를 각각 포함한다. 상기 제1 및 제2 수직부는 제1 및 제2 결합홈(3140, 4140)을 기준으로 제1 및 제2 상부 수직부(3120, 4120)와 제1 및 제2 하부 수직부(3110, 4110)로 구분될 수 있다.
제1 결합홈(3140)에는 바디(210)의 일 단부가 결합되며, 제1 및 제3 도전성 접착층(211, 213)이 접속되어 제1 및 제2 적층형 커패시터(100, 100')와 전기적으로 연결된다.
제2 결합홈(4140)에는 바디(210)의 타 단부가 결합되며, 제2 및 제4 도전성 접착층(212, 214)이 접속되어 제1 및 제2 적층형 커패시터(100, 100')와 전기적으로 연결된다.
제1 및 제2 메탈 프레임(3000, 4000)의 제1 및 제2 하부 수직부(3110, 4110)는 제1 적층형 커패시터(100) 쪽으로 수직으로 절곡되어 각각 제1 및 제2 실장부(3200, 4200)로 구성될 수 있다.
제1 및 제2 메탈 프레임(3000, 4000)의 제1 및 제2 상부 수직부(3120, 4120)는 제2 적층형 커패시터(100') 쪽으로 수직으로 절곡되어 각각 제3 및 제4 실장부(3300, 4300)로 구성될 수 있다.
이와 같이 전자 부품을 상하 대칭 구조로 형성하면, 상하 방향성이 없어지므로 기판에 실장시 상하 방향이 바뀌어 불량이 발생되는 것을 미연에 방지할 수 있는 효과가 있다.
또한, 본 실시 형태의 적층형 전자 부품은, 지지판의 상하 면에 커패시터가 각각 마주보게 실장되므로 부품을 소형화시키면서 정전용량을 향상시킬 수 있는 효과가 있다.
적층형
커패시터의 실장 기판
도 8은 도 1의 적층형 전자 부품이 회로 기판에 실장된 상태를 도시한 단면도이다.
도 8을 참조하면, 본 실시 형태에 따른 적층형 커패시터의 실장 기판(500)은 회로 기판(510)과 제1 및 제2 전극 패드(521, 522)를 포함한다.
회로 기판(510)은 상면에 제1 적층형 커패시터(100)의 세라믹 바디(110)의 하면이 마주보게 실장된다.
제1 및 제2 전극 패드(521, 522)는 회로 기판(510)의 상면에 길이 방향으로 서로 마주보게 이격되어 형성된다.
즉, 제1 및 제2 전극 패드(521, 522)는 회로 기판(510)의 상면에서 제1 적층형 커패시터(100)의 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)와 각각 대응되는 위치에 형성될 수 있다.
따라서, 제1 적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)가 제1 및 제2 전극 패드(521, 522) 위에 각각 접촉되게 위치한 상태에서 솔더(530)에 의해 회로 기판(510)과 전기적으로 연결될 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 100' ; 제1 및 제2 적층형 커패시터
110, 110' ; 세라믹 바디
121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극
200 ; 지지판
210 ; 바디
211-214 ; 제1 내지 제4 전극 패드
215, 216 ; 제1 및 제2 결합돌기
300, 300', 3000 ; 제1 메탈 프레임
315, 415 ; 제1 및 제2 결합홈
323, 423 ; 제1 및 제2 결합홀
400, 400', 4000 ; 제2 메탈 프레임
500 ; 실장 기판
510 ; 회로 기판
521, 522 ; 제1 및 제2 전극 패드
110, 110' ; 세라믹 바디
121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극
200 ; 지지판
210 ; 바디
211-214 ; 제1 내지 제4 전극 패드
215, 216 ; 제1 및 제2 결합돌기
300, 300', 3000 ; 제1 메탈 프레임
315, 415 ; 제1 및 제2 결합홈
323, 423 ; 제1 및 제2 결합홀
400, 400', 4000 ; 제2 메탈 프레임
500 ; 실장 기판
510 ; 회로 기판
521, 522 ; 제1 및 제2 전극 패드
Claims (11)
- 절연재로 이루어진 지지판의 일면에 제1 적층형 커패시터가 전기적으로 연결되게 부착되고, 상기 지지판의 양 단부가 제1 및 제2 메탈 프레임에 각각 전기적으로 연결되게 결합되며, 상기 제1 및 제2 메탈 프레임은 상기 제1 적층형 커패시터의 두께 보다 더 길게 연장되어 상기 제1 및 제2 메탈 프레임의 일 단부가 실장부가 되는 적층형 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 메탈 프레임의 상부에 상기 지지판의 양 단부가 각각 끼워져 결합되도록 제1 및 제2 결합홈이 각각 형성되는 적층형 전자 부품.
- 제1항에 있어서,
상기 지지판의 길이 방향의 양 면에 제1 및 제2 결합돌기가 형성되고, 상기 제1 및 제2 메탈 프레임의 상부에는 상기 제1 및 제2 결합돌기가 각각 끼워져 결합되도록 제1 및 제2 결합홀이 각각 형성되는 적층형 전자 부품.
- 제3항에 있어서,
상기 제1 및 제2 메탈 프레임의 타 단부가 상기 지지판의 타면 중 일부를 커버하도록 연장되는 적층형 전자 부품.
- 제1항에 있어서,
상기 지지판의 일면에 길이 방향으로 이격되게 제1 및 제2 도전성 접착층이 배치되는 적층형 전자 부품.
- 제1항에 있어서,
상기 지지판의 타면에 길이 방향으로 이격되게 제3 및 제4 도전성 접착층이 배치되는 적층형 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 메탈 프레임의 일 단부가 상기 제1 적층형 커패시터를 향해 각각 수직으로 절곡되는 적층형 전자 부품.
- 제1항에 있어서,
상기 지지판의 타면에 제2 적층형 커패시터가 전기적으로 연결되게 부착되는 적층형 전자 부품.
- 제8항에 있어서,
상기 제1 및 제2 메탈 프레임의 타 단부가 상기 제2 적층형 커패시터의 두께 보다 더 길게 연장되는 적층 세라믹 전자 부품.
- 제8항에 있어서,
상기 제1 및 제2 메탈 프레임의 타 단부가 상기 제2 적층형 커패시터를 향해 각각 수직으로 절곡되는 적층형 전자 부품.
- 상면에 서로 이격되게 배치된 제1 및 제2 전극 패드를 포함하는 회로 기판; 및
상기 제1 및 제2 전극 패드에 제1항 내지 제10항 중 어느 한 항의 적층형 전자 부품의 제1 및 제2 메탈 프레임의 일 단부가 각각 실장되는 적층형 전자 부품의 실장 기판.
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