KR20170045131A - 게이트 유전체들에 대한 원자층 성막의 구현 - Google Patents

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Abstract

기판 상에 박막을 성막하는 방법이 개시된다. 구체적으로, 본 방법은 기판 상에 전이 금속 실리케이트를 형성한다. 전이 금속 실리케이트는 예를 들어, 란탄 실리케이트 또는 이트륨 실리케이트를 포함할 수도 있다. 전이 금속 실리케이트는 게이트 유전체 재료에 이용하기 위한 신뢰성 뿐만 아니라 양호한 전기적 특성들을 나타낸다.

Description

게이트 유전체들에 대한 원자층 성막의 구현{IMPLEMENTING ATOMIC LAYER DEPOSITION FOR GATE DIELECTRICS}
관련 출원의 상호 참조
본 출원은 2015년 10월 16일 출원되고 발명의 명칭이 "Implementing Atomic Layer Deposition Gate Dielectrics for MOSFET Devices" 인 미국 가특허 출원 번호 제62/242,804호를 우선권으로 주장하며 여기서는 이러한 내용들이 본 개시물과 충돌하지 않는 범위에서 그 전체 내용을 참조로서 포함한다.
발명의 분야
본 개시물은 일반적으로 전자 디바이스들을 제조하는 프로세스들에 관한 것이다. 보다 구체적으로, 본 개시물은 원자층 성막 (atomic layer deposition; ALD) 을 통하여 전이금속 실리케이트 막을 형성하는 것에 관한 것이다.
원자층 성막 (ALD) 은 여러 전구체들의 순차적인 분배를 통하여 기판 상에 박막을 성막하는 방법이다. 통상적인 ALD 방법은 반응 챔버, 기판 홀더, 가스 플로우 시스템 및 배기 시스템을 포함하는 반응 시스템에서 발생할 수도 있다. 박막의 성장은 전구체의 단층만이 기판 상에 형성되도록 전구체들이 기판 상의 활성 사이트들 상에 흡착할 때 발생한다. 그 후, 임의의 과잉의 전구체는 배기구를 통하여 반응 챔버로부터 제거될 수도 있다. 다른 전구체가 도입되어 다른 단층이 형성될 수도 있다. 프로세스는 원하는 두께의 원하는 막을 형성하기 위해 필요에 따라 반복될 수도 있다.
ALD 프로세스들은 상보형 금속 산화물 반도체 (complementary metal oxide semiconductor; CMOS) 디바이스들에서 게이트 유전체들을 형성하는데 있어 특히 효과적이였다. 수년간, 실리콘 산화물 (SiO2) 은 트랜지스터 게이트 유전체들 및 게이트 유전체들로서 CMOS 애플리케이션들에서의 컴포넌트들에 이용되어 왔다. 그러나, 컴포넌트들의 사이즈에서의 축소에 의해, SiO2 는 증가된 누설 전류들의 형태로 문제가 되는 영향들을 보여주었다. 사이즈 제약들과 함께 누설 전류를 제어하는 것은 SiO2 에 대한 도전 과제로 되고 있다.
게이트 유전체들의 형성에 있어서, 높은 유전 상수를 갖는 유전체 재료 ("하이-k 유전체") 는 누설 및 다른 전기적 기준들을 제어하면서 보다 소형의 디바이스 기하 구조들을 실현하기 위하여 성능 특성들을 갖는 것으로 보여졌다. 이들 원하는 목적을 염두에 두고, Wang 등의 미국 특허 제7,795,160호는 기판 표면 상에 컨포멀 금속 실리케이트 막의 제어된 성막을 위한 방법을 개시한다. 종래 SiO2 방법들과는 달리, 개시된 방법들은 특히, 여러 애플리케이션들에 대해, 이를 테면, CMOS 디바이스들에서의 게이트 스택들, DRAM 디바이스들에서의 유전체 층들, 및 다른 커패시터계 디바이스들의 컴포넌트들에 대해 하프늄 실리케이트 (HfSiOx) 및 지르코늄 실리케이트 (ZrSiOx) 막들을 형성하는데 이용될 수 있다. HfSiOx 및 ZrSiOx 는 보다 소형의 디바이스 기하 구조들에서의 집적 회로들에서 열 안정성 및 디바이스 성능을 제공한다.
또한, 종래의 SiO2 방법들과 달리, Raisanen 의 미국 특허 제8,071,452호는 하이-k 유전체 재료들에 이용하기 위하여 금속 막 층의 ALD 성막을 위한 방법을 개시한다. 구체적으로, 하프늄 란탄 산화물 (HfLaO) 층을 성막하는 방법이 개시된다. 이 방법은 HfLaO 유전체 층이 원하는 유전 상수 및/또는 다른 제어가능한 특성들로 엔지니어링되는 것을 허용한다.
그 결과, 원하는 유전 상수들을 획득할 뿐만 아니라 신뢰성을 나타내는 전이 금속 막을 형성하는 방법이 요구된다.
본 발명의 적어도 일 실시형태에 따르면, 막을 형성하는 방법이 개시된다. 본 방법은: 반응 챔버에서 프로세싱하기 위하여 기판을 제공하는 단계; 기판 상에 실리콘 전구체 성막을 수행하는 단계; 및 기판 상에 금속 전구체 성막을 수행하는 단계를 포함하고; 실리콘 전구체 성막 단계는 X 회 수행되고; 금속 전구체 성막 단계는 Y 회 수행되고; 전이 금속 실리케이트 막이 형성되고; 금속 전구체 성막 단계로부터의 금속 전구체는 질소 원자 또는 탄소 원자에 본딩되는 금속 원자를 포함한다.
본 발명의 적어도 일 실시형태에 따르면, 전이 금속 실리케이트 막을 형성하는 방법이 개시된다. 본 방법은 반응 챔버에서 프로세싱하기 위하여 기판을 제공하는 단계; 기판 상에 실리콘 전구체 성막을 수행하는 단계로서, 실리콘 전구체 성막을 수행하는 단계는: 실리콘 전구체를 펄싱하는 단계, 퍼지 가스로 반응 챔버로부터 실리콘 전구체를 퍼징하는 단계, 산화 전구체를 펄싱하는 단계, 및 퍼지 가스로 반응 챔버로부터 산화 전구체를 퍼징하는 단계를 포함하는, 상기 실리콘 전구체 성막을 수행하는 단계; 그리고, 기판 상에 금속 전구체 성막을 수행하는 단계로서, 금속 전구체 성막을 수행하는 단계는: 금속 전구체를 펄싱하는 단계, 퍼지 가스로 반응 챔버로부터 금속 전구체를 퍼징하는 단계, 산화 전구체를 펄싱하는 단계, 및 퍼지 가스로 반응 챔버로부터 산화 전구체를 퍼징하는 단계를 포함하는, 상기 금속 전구체 성막을 수행하는 단계를 포함하고, 실리콘 전구체 성막 단계는 X 회 반복되고; 금속 전구체 성막 단계는 Y 회 반복되고; 그리고 전이 금속 실리케이트 막이 형성되고; 금속 전구체는 질소 원자 또는 탄소 원자에 본딩되는 금속 원자를 포함한다.
본 발명, 그리고 종래 기술을 넘어 실현될 이점을 요약할 목적으로, 본 발명의 특정 목적들 및 이점들이 위에 설명되어 있다. 물론, 반드시 이러한 모든 목적들 또는 이점들이 본 발명의 임의의 특정 실시형태에 따라 실현될 수 있는 것은 아님을 이해할 것이다. 따라서, 예를 들어, 당해 기술 분야의 당업자는, 본원에 교시되거나 또는 제안될 수도 있는 다른 목적들 또는 이점들을 반드시 실현하는 것은 아닌, 본원에 교시되거나 또는 제안된 하나의 이점 또는 이점들의 그룹을 실현 또는 최적화하는 방식으로 본 발명이 구체화 또는 수행될 수도 있는 것임을 이해할 것이다.
이들 실시형태들 모두는 본원에 개시된 본 발명의 범위 내에 있는 것으로 의도된다. 이들 및 다른 실시형태들은 첨부된 도면들을 참조하는 특정 실시형태들의 다음의 상세한 설명으로부터 당해 기술 분야의 당업자에게 쉽게 자명하게 될 것이며, 본 발명은 개시된 어떠한 실시형태(들)로도 제한받지 않는다.
개시된 본 발명의 이들 및 다른 특징들, 양태들 및 이점들은 특정 실시형태들의 도면들을 참조로 아래 설명되며, 이들 실시형태들은 본 발명을 예시하기 위한 것이지 제한하기 위한 것이 아니다.
도 1 은 본 발명의 적어도 하나의 실시형태에 따른 방법을 예시하는 다이어그램이다.
도 2 는 본 발명의 적어도 하나의 실시형태에 따른 방법을 예시하는 다이어그램이다.
도 3 은 본 발명의 적어도 하나의 실시형태에 따른 방법을 예시하는 다이어그램이다.
도 4 는 본 발명의 적어도 하나의 실시형태에 따른 방법을 예시하는 다이어그램이다.
도 5 는 본 발명의 적어도 하나의 실시형태에 따른 펄싱 비에 따라 성장 레이트와 실리콘 혼합 (silicon incorporation) 을 예시하는 그래프이다.
도 6 은 본 발명의 적어도 하나의 실시형태에 따라 Rutherford 백 스캐터링 분석을 예시하는 차트이다.
도 7 은 본 발명의 적어도 하나의 실시형태에 따른 반응 시스템의 개략도이다.
도면들에서의 엘리먼트들은 단순화 및 명확화를 위하여 예시된 것으로서 반드시 일정 스케일로 도시된 것은 아님을 주지해야 한다. 예를 들어, 도면들에서 엘리먼트들의 치수들은 본 개시물의 예시된 실시형태들의 이해를 개선하도록 돕기 위하여 다른 엘리먼트들에 비해 과장될 수도 있다.
특정 실시형태들 및 예들이 아래 개시되어 있지만, 본 발명은 구체적으로 개시된 실시형태들 및/또는 본 발명의 이용들 및 이들의 명백한 수정예들 및 등가물들을 너머 확장되는 것임이 당해 기술 분야의 당업자에 의해 이해될 것이다. 따라서, 개시된 본 발명의 범위는 아래 설명된 개시된 특정 실시형태에 의해 제한되지 않아야 하는 것으로 의도된다.
도 1 은 본 발명의 적어도 하나의 실시형태에 따라 전이 금속 실리케이트 막이 기판 상에 형성될 수 있는 프로세스를 예시한다. 기판은 실리콘 기판, 실리콘-캡핑된 게르마늄 기판, Ge 기판, SiGe 기판 또는 III-V 반도체 기판 (이를 테면, InGaAs) 일 수도 있다. 금속 실리케이트 막, 이를 테면, 란탄 실리케이트 (LaSiO) 막을 형성하기 위하여, 마스터 사이클은 2 개의 서브사이클들을 포함할 수도 있다. 하나의 서브사이클은 실리콘 산화물 서브사이클 (100) 일 수도 있는 한편, 다른 서브사이클은 금속 산화물 서브사이클 (200) 일 수도 있다. 실리콘 산화물 서브사이클 (100) 은 반복 사이클 (310) 을 통하여 반복될 수도 있는 한편, 금속 산화물 서브사이클 (200) 은 반복 사이클 (320) 을 통하여 반복될 수도 있다. 전체 프로세스는 마스터 반복 사이클 (300) 을 통하여 반복될 수도 있다. 적어도 하나의 실시형태에 따르면, 하나의 마스터 사이클을 완성하기 위하여, 실리콘 산화물 서브사이클 (100) 은 반복 사이클 (310) 을 통하여 X 회 반복될 수도 있고, 금속 산화물 서브사이클 (200) 은 반복 사이클 (320) 을 통하여 Y 회 반복될 수도 있다. X:Y 의 비는 LaSiO 막의 성장 레이트를 조정하는데 이용될 수도 있다.
본 발명의 적어도 하나의 실시형태에서, 서브사이클들의 순서는 서브사이클들의 순서가 샌드위치 구조에 있을 수 있도록 변경될 수도 있다. 예를 들어, 란탄 산화물 서브사이클에 대한 실리콘 산화물 서브사이클의 펄스 비가 2:1과 같으면, 전구체 성막은 하나의 실리콘 산화물 서브사이클 (100) 과 이에 후속하여 란탄 산화물 서브사이클 (200), 그리고 나서 실리콘 산화물 서브사이클 (100) 로서 진행될 수도 있다. 본 발명의 다른 실시형태에서, 서브사이클들의 순서는 다른 서브사이클이 첫번째 또는 마지막일 수 있도록 될 수도 있다. 서브사이클들은 막의 조합 대 기판으로부터의 수직 거리를 효과적으로 그레이드하기 위하여 비고정된 비들로 삽입될 수도 있다.
또한, 서브사이클들의 상이한 순서들이 유사한 특성들을 갖는 막을 가져오는 것도 가능할 수도 있다. 도 2 는 본 발명의 적어도 하나의 실시형태에 따른 프로세스를 예시하며, 여기에서, 실리콘 산화물 서브사이클 (100) 전에 금속 산화물 서브사이클 (200) 이 온다. 또한, 본 발명의 적어도 하나의 실시형태에 따르면, 란탄 전구체 펄스/퍼지, 이에 후속하여 실리콘 전구체 펄스/퍼지, 그리고 나서, 산화물 전구체 펄스/퍼지는 위에 설명된 샌드위치 순서에 의해 생성되는 것과 유사한 막을 가져올 수도 있다.
도 3 은 본 발명의 적어도 하나의 실시형태에 따른 실리콘 산화물 서브사이클 (100) 을 예시한다. 실리콘 산화물 서브사이클 (100) 은 실리콘 (Si) 전구체 펄스/퍼지 (110) 및 산소 전구체 펄스/퍼지 (120) 를 포함할 수 있다. Si 전구체는 다음: 실리콘 할라이드계 전구체, 이를 테면, 실리콘 테트라클로라이드 (SiCl4), 트리클로로실란 (SiCl3H), 디클로로실란 (SiCl2H2), 모노클로로실란 (SiClH3), 헥사클로로디실란 (HCDS), 옥타클로로트리실란 (OCTS), 실리콘 요오드화물, 또는 실리콘 브롬화물; 아미노계 전구체, 이를 테면, 헥사키스(에틸아미노)디실란 (AHEAD) 및 SiH[N(CH3)2]3(3DMASi); 비스(디알킬아미노)실란들, 이를 테면 BDEAS (비스(디에틸아미노)실란); 및 모노(알킬아미노)실란들, 이를 테면, 디-이소프로필아미노실란; 또는 옥시실란계 전구체, 이를 테면, 테트라에톡시실란 Si(OC2H5)4 중 적어도 하나를 포함할 수도 있다. 이 프로세스를 위한 통상의 온도들은 100-450 ℃, 또는 150-400 ℃, 또는 175-350 ℃, 또는 200-300 ℃의 범위인 한편, 압력들은 1 내지 10 Torr 일 수도 있다.
본 발명에 따르는 다른 실시형태들에서, 산소 전구체 펄스/퍼지 (120) 는 물 (H2O); 이원자 산소 (O2); 과산화수소 (H2O2); 오존 (O3); 산소 플라즈마; 산소 원자 (O); 산소 라디컬들; 또는 메틸 알코올 (CH3OH) 중 적어도 하나의 펄스 및 퍼지를 수반할 수도 있다. 상이한 산화 전구체들이 상이한 사이클들에 이용될 수 있으며; 예를 들어, O3 가 실리콘 산화물 서브사이클에 이용될 수도 있는 한편, 물이 란탄 산화물 서브사이클에 이용될 수 있는 것이 가능할 수도 있다. 본 발명의 다른 실시형태들에서, 이는 오존, O2, H2O2, H2O 메틸 알코올, 또는 산소 플라즈마를 포함하지 않는 산소 소스를 이용하는 것도 가능할 수도 있다.
도 4 는 본 발명의 적어도 하나의 실시형태에 따른 금속 산화물 서브사이클 (200) 을 예시한다. 금속 산화물 서브사이클 (또는 희토류 금속 전구체 서브사이클)(200) 은 금속 전구체 펄스/퍼지 (210) 및 산소 전구체 펄스/퍼지 (220) 를 포함할 수도 있다. 본 발명의 일부 실시형태들에서, 희토류 금속 전구체 (이를 테면, 예를 들어, 란탄 (La), 스칸듐 (Sc), 이트륨 (Y), Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu) 는 희토류 금속과 질소 사이의 본드 또는 희토류 금속과 탄소 사이의 본드를 포함할 수도 있다. 본 발명의 일부 실시형태들에서, 희토류 금속 전구체는 2 개의 질소 원자들을 통하여 란탄에 본딩되는 바이덴테이트 리간드를 포함할 수도 있다. 본 발명의 일부 실시형태들에서, 희토류 금속 전구체에서의 희토류 금속 (예를 들어, 란탄) 은 +III 의 산화 상태를 갖는다. 본 발명의 일부 실시형태들에서, 희토류 금속 전구체는 3 유기성 리간드들, 이를 테면, 질소 또는 탄소를 포함하는 리간드를 갖는다. 일부 실시형태들에서, 희토류 금속 전구체 (예를 들어, 란탄) 는 실리콘 또는 게르마늄을 포함하지 않을 수도 있다. 일부 실시형태들에서, 금속 전구체는 질소 원자 또는 탄소 원자에 본딩되는 금속 원자를 포함할 수도 있다.
본 발명의 적어도 하나의 실시형태에서, 금속 전구체 펄스/퍼지 (210) 에서의 금속 전구체는 다음: 아미디네이트계 전구체, 이를 테면, 란탄 포름아미디네이트 (La(FAMD)3) 또는 트리스(N,N'-디이소프로필아세트아미디네이트)란탄 (La(iPrAMD)3); 디케토네이트 전구체, 이를 테면, (La(THD)3); Cp(시클로펜타디에닐)-계 전구체, 이를 테면, 트리스(이소프로필-시클로펜타디에닐)란탄 (La(iPrCp)3); 또는 아미노계 케미스트리, 이를 테면, 트리스(비스트리메틸실릴아미도)-란탄 (La[N(SiMe3)2]3); 또는 위의 하이브리드 조합들 중 하나일 수도 있다. 본 발명에 따르는 다른 실시형태들에서, 금속 전구체는 질소 사이의 본드를 갖는 란탄 또는 다른 희토류 금속 전구체, 이를 테면, 예를 들어, 란탄 아미디네이트일 수도 있다. 아미디네이트 화합물들은 질소와 란탄 또는 희토류 금속 사이의 본드를 가져오는 디로컬라이즈 전자들을 포함할 수도 있다. 본 발명에 따르는 다른 실시형태들에서, 금속 전구체는 탄소와의 본드를 갖는 란탄 또는 다른 희토류 금속 전구체, 이를 테면, 예를 들어, 란탄 시클로펜타디에닐일 수도 있다. 이 금속 전구체는 탄소와 란탄 또는 희토류 금속 사이의 본드를 가져오는, 화합물인 것으로 고려되는, 디로컬라이즈 전자들을 포함할 수도 있다. 본 발명에 따르는 다른 실시형태들에서, 금속 전구체는 예를 들어, 질소와 탄소 양쪽 모두와의 본드를 갖는 란탄 또는 다른 희토류 금속 전구체, 이를 테면, 예를 들어, 란탄 아미디네이트 및 란탄 시클로펜타디에닐 화합물일 수도 있다.
본 발명에 따르는 다른 실시형태들에서, 산소 전구체 펄스/퍼지 (200) 는 물 (H2O), 이원자 산소 (O2), 과산화수소 (H2O2), 오존 (O3), 산소 플라즈마, 산소 라디컬들, 산소 원자 (O), 또는 메틸 알코올 (CH3OH) 중 적어도 하나를 수반할 수도 있다. 금속 산화물 서브사이클 (200) 은 무엇이 마지막 원하는 산물인지에 의존하여 이트륨 산화물 서브사이클 또는 다른 성분들의 서브사이클로 대체될 수도 있다. 다른 성분들은 무엇보다도 란타나이드, 에르븀, 에르븀 산화물, 마그네슘, 마그네슘 산화물, 스칸듐, 또는 스칸듐 산화물일 수도 있다. 이들 다른 재료들은 또한 이들이 Vt 시프트를 야기하는 능력을 보여줄 때 바람직할 수도 있다. 이트륨에서, 이트륨 서브사이클은 이트륨 펄스, 이트륨 전구체의 퍼지, H2O 펄스, 및 H2O 전구체의 퍼지를 포함할 수도 있다. 이트륨 전구체는 다음: Cp(시클로펜타디에닐)-계 케미스트리, 이를 테면, Y(EtCp)3 및 트리스(메틸시클로펜타디에닐)이트륨 (Y(MeCp)3); 아미디네이트-계 전구체, 이를 테면, 트리스(N,N'-디이소프로필아세트아미디네이토) 이트륨 (TDIPAY); 디케토네이트 전구체, 이를 테면 (Y(THD)3) 및 트리스(2,2,6,6-테트라메틸-3,5-옥탄디오네이토) 이트륨 (Y(tmod)3); 또는 아미드계 전구체, 이를 테면, 트리스[N,N-비스(트리메틸실릴)아미드]이트륨 중 하나일 수도 있다. 이 프로세스를 위한 통상의 온도들은 100-450 ℃, 또는 150-400 ℃, 또는 175-350 ℃, 또는 200-300 ℃의 범위이며 압력들은 1 내지 10 Torr 의 범위이다.
실리콘 및 금속 산화물 서브사이클들의 펄스 비 X:Y 는 금속 실리케이트 막으로의 실리콘 (Si) 의 혼합을 허용할 수도 있다. 펄스 비 X:Y 는 5:1, 7:1, 10:1, 및 20:1 이도록 하는 범위일 수도 있다. 도 5 는 상이한 펄스 비들 X:Y 에 기초하는 실리콘 혼합의 그래프를 예시한다. 더 높은 X:Y 의 펄스 비들에서는, 실리콘의 혼합이 더 커지고 그 결과 높은 실리콘 함유량을 가져온다. 펄스 비의 제어는 Si 혼합이 65% 를 초과하는 것을 가능하게 할 수 있다. Si 함유량은 낮은 레벨로부터 높은 레벨들로 변할 수도 있다. 예를 들어, 실리콘 함유량은 5 at-% Si 초과, 10 at-% Si 초과, 15 at-% Si 초과, 또는 20 at-% Si 초과가 되도록 하는 범위일 수도 있다. 순수 실리콘 산화물 막은 대략 33 at-% 의 실리콘 함유량을 가질 수도 있다. LaSiO 막을 형성하는 경우에, 더 높은 Si 함유량은 LaO 의 하이그로스코픽 특성을 감소시킬 수도 있고, 또한 다음의 하이-k 성장과의 양립가능성을 개선할 수도 있다. 65% 를 초과하는 실리콘 혼합은 (TMA 대 AlCl3 프로세스들에 대하여) 약 30-40% 의 평균의 경향을 나타내는 알루미늄 실리케이트 (AlSiO) 에 대한 것보다 상당히 더 높은 것이다.
본 발명의 적어도 하나의 실시형태를 통하여 획득되는 추가적인 이점들은 더 낮은 탄소 불순물 레벨을 포함한다. 탄소는 트랩 중심으로서 고려되며, 성막된 막을 이용하여 형성되는 디바이스의 성능을 열화시킬 수도 있다. 그 결과, 탄소 레벨이 낮은 것이 바람직할 수도 있다.
탄소는 강한 산소 반응물, 이를 테면, 오존 또는 산소 플라즈마들이 이용되면 쉽게 형성될 수도 있다. 이들 강한 반응물들은 기판의 산화를 더 크게 할 수도 있다. ALD 를 통하여 성막된 통상적인 LaOx 막들은 15-20% 사이의 높은 탄소 불순물 레벨을 나타낸다. 또한, 통상적인 LaOx 막들은 또한 낮은 실리콘 혼합과 함께 높은 수산화물 불순물들을 보여줄 수도 있다.
본 발명의 적어도 하나의 실시형태에 따르면, 실리콘 할라이드 전구체, 질소/탄소 원자와의 본드를 갖는 희토류 전구체, 적절한 산소 전구체 (이를 테면, 물), 및 고이동도 채널 재료의 조합이 더 낮은 탄소 불순물 레벨에 대한 이유로 될 수도 있다. 적절한 산소 전구체는 기판의 산화가 거의 없게 하여, 추가적인 재료들, 이를 테면, ALD 에 의해 형성되는 하이-k 재료의 후속하는 성막에 대한 양호한 표면 또는 계면을 잠재적으로 제공한다.
도 6 에 도시된 바와 같이, 본 발명에 따른 실시형태들을 통하여 성막된 LaSiO 막들은 펄스 비 X:Y 에 의존하여 5 % 미만의 훨씬 더 낮은 탄소 불순물 레벨을 나타낸다. 이들 백분율들은 Rutherford 백-스캐터링 (RBS) 분석 방법을 통하여 결정된다. LaSiO 막은 또한 10 at-% 미만의 수소 불순물들, 약 5 at-% 미만의 탄소 불순물들, 및/또는 약 2 at-% 미만의 질소 불순물들을 보여줄 수도 있다. 본 발명의 적어도 하나의 실시형태에 따르면, LaSiO 막은 20 at-% 미만, 15 at-% 미만, 10 at-% 미만, 또는 5 at-% 미만의 수소 함유량을 가질 수도 있다. 본 발명의 적어도 하나의 실시형태에 따르면, LaSiO 막은 10 at-% 미만, 5 at-% 미만, 2 at-% 미만, 또는 1 at-% 미만의 탄소 함유량을 가질 수도 있다. 본 발명의 적어도 하나의 실시형태에 따르면, LaSiO 막은 10 at-% 미만, 5 at-% 미만, 2 at-% 미만, 또는 1 at-% 미만의 질소 함유량을 가질 수도 있다.
본 발명의 적어도 하나의 실시형태에 따르면, 란탄 수산화물 막 (La(OH)3) 이 형성될 수도 있다. 본 발명의 적어도 하나의 실시형태에서, 란탄 수산화물 막 (La(OH)3) 에 대해, 수소 함유량은 43% 미만일 수 있다. 본 발명의 적어도 하나의 실시형태에 따르면, 란탄 수산화물막은 20 mol-% 미만의 수산화물 (OH), 15 mol-% 미만의 수산화물 (OH), 10 mol-% 미만의 수산화물 (OH), 또는 5 mol-% 미만의 수산화물 (OH) 범위에 있는 수소 불순물들을 가질 수도 있다.
도 7 은 본 발명의 적어도 하나의 실시형태들에 따른 방법을 수행가능한 반응 시스템 세트업을 예시한다. 반응 시스템은 4 개의 프로세스 모듈들을 포함한다. 프로세스 모듈들 (Process modules; PM) 은 ASM International N.V. 사에 의해 제조된 Pulsar® 3000 모듈들 또는 Horizon 모듈들을 포함할 수도 있다. 다른 반응 시스템 세트업들은 미니-배치 반응기, 듀얼 챔버 모듈 반응기, 배치 반응기, 크로스-플로우 반응기, 또는 샤워헤드 반응기를 포함할 수도 있다. 물 핸들링 시스템은 프로세싱될 물을 상이한 모듈들로 전달할 수도 있다. 하나의 프로세스 모듈에서, 게르마늄/실리콘 게르마늄 또는 III-V 기판 (이를 테면, InGaAs) 에 대한 계면층이 본 발명의 적어도 하나의 실시형태에 따른 방법을 통하여 형성될 수도 있다. 다른 프로세스 모듈에서, 다른 성장 프로세스들 (development processes), 이를 테면, Ge/SiGe 채널들 또는 III-V 기판 (이를 테면, InGaAs) 의 표면 패시베이션이 발생할 수도 있다.
도시되고 설명된 특정 구현형태들은 본 발명 및 그 최상의 모드의 예시이며, 양태들 및 구현형태들의 범위를 임의의 방식으로 달리 제한하지 않도록 의도된다. 실제로, 간략화를 위하여, 시스템의 통상의 제조, 연결, 준비, 및 다른 기능적 양태들은 상세히 설명되지 않을 수도 있다. 또한, 여러 도면들에 도시된 연결 라인들은 여러 소자들 사이의 예시적인 기능 관계들 및/또는 물리적 커플링들을 표현하도록 의도된다. 많은 대안의 또는 추가적인 기능적 관계 또는 물리적 연결들이 실제 시스템에 존재할 수도 있고/있거나 일부 실시형태들에서는 존재하지 않을 수도 있다.
본원에서 설명된 구성들 및/또는 접근법들은 사실상 예이고, 다양한 변동들이 가능하기 때문에, 이러한 특정 실시형태들 또는 예들은 제한하는 의미로 고려되지 않음이 이해될 것이다. 본원에 설명된 특정 루틴들 또는 방법들은 임의의 개수의 프로세싱 계획들 중 하나 이상을 나타낼 수도 있다. 따라서, 설명된 다양한 작동들은 설명된 시퀀스, 다른 시퀀스로 수행되거나 일부 경우들에서는 생략될 수도 있다.
본 개시물의 청구물은 다양한 프로세스들, 시스템들 및 구성들의 모든 신규하고 자명하지 않은 결합들 및 서브결합들, 및 본원에 개시된 다른 특징들, 기능들, 작동들, 및/또는 특성들, 뿐만 아니라 이들의 임의의 그리고 모든 등가물들을 포함한다.

Claims (30)

  1. 막을 형성하는 방법으로서,
    반응 챔버에서 프로세싱하기 위하여 기판을 제공하는 단계;
    상기 기판 상에 실리콘 전구체 성막을 수행하는 단계; 및
    상기 기판 상에 금속 전구체 성막을 수행하는 단계를 포함하고;
    상기 실리콘 전구체 성막 단계는 X 회 수행되고;
    상기 금속 전구체 성막 단계는 Y 회 수행되고;
    전이 금속 실리케이트 막이 형성되고;
    상기 금속 전구체 성막 단계로부터의 금속 전구체는 질소 원자 또는 탄소 원자에 본딩되는 금속 원자를 포함하는, 막을 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 실리콘 전구체 성막을 수행하는 단계는:
    실리콘 전구체를 펄싱하는 단계;
    퍼지 가스로 상기 반응 챔버로부터 상기 실리콘 전구체를 퍼징하는 단계;
    산화 전구체를 펄싱하는 단계; 및
    상기 퍼지 가스로 상기 반응 챔버로부터 상기 산화 전구체를 퍼징하는 단계를 더 포함하는, 막을 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 실리콘 전구체는 실리콘 할라이드계 전구체, 이를 테면, 실리콘 테트라클로라이드 (SiCl4), 트리클로로실란 (SiCl3H), 디클로로실란 (SiCl2H2), 모노클로로실란 (SiClH3), 헥사클로로디실란 (HCDS), 옥타클로로트리실란 (OCTS), 실리콘 요오드화물, 또는 실리콘 브롬화물; 아미노계 전구체, 이를 테면, 헥사키스(에틸아미노)디실란 (AHEAD) 및 SiH[N(CH3)2]3(3DMASi); 비스(디알킬아미노)실란들, 이를 테면 BDEAS (비스(디에틸아미노)실란); 및 모노(알킬아미노)실란들, 이를 테면, 디-이소프로필아미노실란; 또는 옥시실란계 전구체, 이를 테면, 테트라에톡시실란 Si(OC2H5)4 중 적어도 하나를 포함하는, 막을 형성하는 방법.
  4. 제 2 항에 있어서,
    상기 산화 전구체는 물 (H2O); 과산화수소 (H2O2); 산소 (O2); 오존 (O3); 산소 플라즈마; 또는 메틸 알코올 (CH3OH) 중 적어도 하나를 포함하는, 막을 형성하는 방법.
  5. 제 1 항에 있어서,
    상기 금속 전구체 성막을 수행하는 단계는:
    금속 전구체를 펄싱하는 단계;
    퍼지 가스로 상기 반응 챔버로부터 상기 금속 전구체를 퍼징하는 단계;
    산화 전구체를 펄싱하는 단계; 및
    상기 퍼지 가스로 상기 반응 챔버로부터 상기 산화 전구체를 퍼징하는 단계를 더 포함하는, 막을 형성하는 방법.
  6. 제 5 항에 있어서,
    상기 금속 전구체는 란탄; 이트륨; 아미디네이트계 전구체, 이를 테면, 란탄 포름아미디네이트 (La(FAMD)3), 트리스(N,N'-디이소프로필아세트아미디네이토)란탄 (La(iPrAMD)3), 또는 트리스(N,N'-디이소프로필아세트아미디네이토) 이트륨 (TDIPAY); Cp(시클로펜타디에닐)계 전구체, 이를 테면, 트리스(이소프로필-시클로펜타디에닐) 란탄 (La(iPrCp)3), Y(EtCp)3, 또는 트리스(메틸시클로펜타디에닐)이트륨 (Y(MeCp)3); 아미노계 케미스트리, 이를 테면, 트리스(비스트리메틸실릴아미도)-란탄 (La[N(SiMe3)2]3); 디케토네이트계 전구체, 이를 테면, (La(THD)3), (Y(THD)3), 또는 트리스(2,2,6,6-테트라메틸-3,5-옥탄디오네이토)이트륨 (Y(tmod)3); 또는 아미드계 전구체, 이를 테면, 트리스[N,N-비스(트리메틸실릴)아미드]이트륨 중 적어도 하나를 포함하는, 막을 형성하는 방법.
  7. 제 5 항에 있어서,
    상기 산화 전구체는 물 (H2O); 과산화수소 (H2O2); 산소 (O2); 오존 (O3); 산소 플라즈마; 산소 원자 (O); 산소 라디컬들; 또는 메틸 알코올 (CH3OH) 중 적어도 하나를 포함하는, 막을 형성하는 방법.
  8. 제 2 항에 있어서,
    상기 퍼지 가스는 질소 (N2) 및 아르곤 (Ar) 중 적어도 하나를 포함하는, 막을 형성하는 방법.
  9. 제 5 항에 있어서,
    상기 퍼지 가스는 질소 (N2) 및 아르곤 (Ar) 중 적어도 하나를 포함하는, 막을 형성하는 방법.
  10. 제 1 항에 있어서,
    상기 실리콘 전구체 성막을 수행하는 단계, 및 상기 금속 전구체 성막을 수행하는 단계는 상기 전이 금속 실리케이트 막이 원하는 두께에 도달할 때까지 반복되는, 막을 형성하는 방법.
  11. 제 1 항에 있어서,
    상기 방법은 원자층 성막 (atomic layer deposition; ALD) 프로세스를 이용하여 수행되는, 막을 형성하는 방법.
  12. 제 1 항에 있어서,
    상기 전이 금속 실리케이트 막은 란탄 실리케이트, 이트륨 실리케이트, 마그네슘 실리케이트, 에르븀 실리케이트, 또는 다른 희토류 금속 실리케이트 중 하나를 포함하는, 막을 형성하는 방법.
  13. 제 1 항에 있어서,
    형성된 상기 전이 금속 실리케이트 막은 약 20 at-% 미만의 수소 불순물들, 약 15 at-% 미만의 수소 불순물들, 약 10 at-% 미만의 수소 불순물들, 또는 약 5 at-% 미만의 수소 불순물들을 포함하는, 막을 형성하는 방법.
  14. 제 1 항에 있어서,
    형성된 상기 전이 금속 실리케이트 막은 약 10 at-% 미만의 탄소 불순물들, 약 5 at-% 미만의 탄소 불순물들, 약 2 at-% 미만의 탄소 불순물들, 또는 약 1 at-% 미만의 탄소 불순물들을 포함하는, 막을 형성하는 방법.
  15. 제 1 항에 있어서,
    형성된 상기 전이 금속 실리케이트 막은 약 10 at-% 미만의 질소 불순물들, 약 5 at-% 미만의 질소 불순물들, 약 2 at-% 미만의 질소 불순물들, 또는 약 1 at-% 미만의 질소 불순물들을 포함하는, 막을 형성하는 방법.
  16. 제 5 항에 있어서,
    상기 금속 전구체는 아미디네이트 전구체를 포함하는, 막을 형성하는 방법.
  17. 제 1 항에 있어서,
    상기 전이 금속 실리케이트 막은 100-450 ℃, 150-400 ℃, 175-350 ℃, 또는 200-300 ℃ 의 반응 온도에서 형성되는, 막을 형성하는 방법.
  18. 제 1 항에 있어서,
    상기 전이 금속 실리케이트 막으로의 실리콘 인테그레이션 (silicon integration) 의 범위는 X 대 Y 의 비에 의존하는, 막을 형성하는 방법.
  19. 제 1 항에 있어서,
    상기 기판은 실리콘 기판, 실리콘-캡핑된 게르마늄 기판, Ge 기판, SiGe 기판 또는 III-V 반도체 기판 중 적어도 하나를 포함하는, 막을 형성하는 방법.
  20. 전이 금속 실리케이트 막을 형성하는 방법으로서,
    반응 챔버에서 프로세싱하기 위하여 기판을 제공하는 단계;
    상기 기판 상에 실리콘 전구체 성막을 수행하는 단계; 및
    상기 기판 상에 금속 전구체 성막을 수행하는 단계를 포함하고,
    상기 실리콘 전구체 성막을 수행하는 단계는:
    실리콘 전구체를 펄싱하는 단계;
    퍼지 가스로 상기 반응 챔버로부터 상기 실리콘 전구체를 퍼징하는 단계;
    산화 전구체를 펄싱하는 단계; 및
    상기 퍼지 가스로 상기 반응 챔버로부터 상기 산화 전구체를 퍼징하는 단계를 포함하고,
    상기 금속 전구체 성막을 수행하는 단계는:
    금속 전구체를 펄싱하는 단계;
    퍼지 가스로 상기 반응 챔버로부터 상기 금속 전구체를 퍼징하는 단계;
    산화 전구체를 펄싱하는 단계; 및
    상기 퍼지 가스로 상기 반응 챔버로부터 상기 산화 전구체를 퍼징하는 단계를 포함하고,
    상기 실리콘 전구체 성막의 단계는 X 회 반복되고;
    상기 금속 전구체 성막의 단계는 Y 회 반복되고; 그리고
    상기 전이 금속 실리케이트 막이 형성되고;
    상기 금속 전구체는 질소 원자 또는 탄소 원자에 본딩되는 금속 원자를 포함하는, 전이 금속 실리케이트 막을 형성하는 방법.
  21. 제 20 항에 있어서,
    상기 실리콘 전구체는 실리콘 할라이드계 전구체, 이를 테면, 실리콘 테트라클로라이드 (SiCl4), 트리클로로실란 (SiCl3H), 디클로로실란 (SiCl2H2), 모노클로로실란 (SiClH3), 헥사클로로디실란 (HCDS), 옥타클로로트리실란 (OCTS), 실리콘 요오드화물, 또는 실리콘 브롬화물; 아미노계 전구체, 이를 테면, 헥사키스(에틸아미노)디실란 (AHEAD) 및 SiH[N(CH3)2]3(3DMASi); 비스(디알킬아미노)실란, 이를 테면 BDEAS (비스(디에틸아미노)실란); 및 모노(알킬아미노)실란, 이를 테면, 디-이소프로필아미노실란; 또는 옥시실란계 전구체, 이를 테면, 테트라에톡시실란 Si(OC2H5)4 중 적어도 하나를 포함하는, 전이 금속 실리케이트 막을 형성하는 방법.
  22. 제 20 항에 있어서,
    상기 금속 전구체는 란탄; 이트륨; 아미디네이트계 전구체, 이를 테면, 란탄 포름아미디네이트 (La(FAMD)3), 트리스(N,N'-디이소프로필아세트아미디네이토)란탄 (La(iPrAMD)3), 또는 트리스(N,N'-디이소프로필아세트아미디네이토) 이트륨 (TDIPAY); Cp(시클로펜타디에닐)계 전구체, 이를 테면, 트리스(이소프로필-시클로펜타디에닐) 란탄 (La(iPrCp)3), Y(EtCp)3, 또는 트리스(메틸시클로펜타디에닐)이트륨 (Y(MeCp)3); 아미노계 케미스트리, 이를 테면, 트리스(비스트리메틸실릴아미도)-란탄 (La[N(SiMe3)2]3); 디케토네이트계 전구체, 이를 테면, (La(THD)3), (Y(THD)3), 또는 트리스(2,2,6,6-테트라메틸-3,5-옥탄디오네이토)이트륨 (Y(tmod)3); 또는 아미드계 전구체, 이를 테면, 트리스[N,N-비스(트리메틸실릴)아미드]이트륨 중 적어도 하나를 포함하는, 전이 금속 실리케이트 막을 형성하는 방법.
  23. 제 20 항에 있어서,
    상기 산화 전구체는 물 (H2O); 과산화수소 (H2O2); 산소 (O2); 오존 (O3); 산소 플라즈마; 산소 원자 (O); 산소 라디컬들; 또는 메틸 알코올 (CH3OH) 중 적어도 하나를 포함하는, 전이 금속 실리케이트 막을 형성하는 방법.
  24. 제 20 항에 있어서,
    상기 전이 금속 실리케이트 막은 약 100-450 ℃, 또는 150-400 ℃, 또는 175-350 ℃, 또는 200-300 ℃ 의 반응 온도에서 형성되는, 전이 금속 실리케이트 막을 형성하는 방법.
  25. 제 20 항에 있어서,
    상기 전이 금속 실리케이트 막으로의 실리콘 인테그레이션의 범위는 X 대 Y 의 비에 의존하고, 상기 비는 대략 5:1, 대략 10:1, 대략 15:1, 또는 대략 20:1 인, 전이 금속 실리케이트 막을 형성하는 방법.
  26. 제 20 항에 있어서,
    상기 방법은 원자층 성막 (atomic layer deposition; ALD) 프로세스를 이용하여 수행되는, 전이 금속 실리케이트 막을 형성하는 방법.
  27. 제 20 항에 있어서,
    상기 퍼지 가스는 질소 (N2) 및 아르곤 (Ar) 중 적어도 하나를 포함하는, 전이 금속 실리케이트 막을 형성하는 방법.
  28. 제 20 항에 있어서,
    상기 전이 금속 실리케이트 막은 란탄 실리케이트, 이트륨 실리케이트, 마그네슘 실리케이트, 에르븀 실리케이트, 또는 다른 희토류 금속 실리케이트 중 하나를 포함하는, 전이 금속 실리케이트 막을 형성하는 방법.
  29. 제 20 항에 있어서,
    상기 기판은 실리콘 기판, 실리콘-캡핑된 게르마늄 기판, Ge 기판, SiGe 기판 또는 III-V 반도체 기판 중 적어도 하나를 포함하는, 전이 금속 실리케이트 막을 형성하는 방법.
  30. 반응 챔버로서,
    제 20 항에 기재된 방법을 수행하도록 구성되는, 반응 챔버.
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