KR20170043263A - 반도체 소자 제조 방법 - Google Patents

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Abstract

반도체 소자 제조 방법이 제공된다. 반도체 소자 제조 방법은 제1 막 상에 제1 방향으로 연장되는 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴의 측벽 상에 제1 스페이서를 형성하고, 상기 제1 스페이서 및 상기 제1 막을 덮도록 제2 막을 형성하고, 상기 제2 막 상에 상기 제1 방향과 다른 제2 방향으로 연장되는 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴의 측벽 상에 제2 스페이서를 형성하고, 상기 제1 스페이서 및 상기 제2 스페이서를 식각 마스크로 상기 제1 막을 식각하여 콘택 패턴을 형성하고, 상기 제1 및 제2 스페이서를 제거하여 상기 콘택 패턴을 노출시키는 것을 포함한다.

Description

반도체 소자 제조 방법{Method for fabricating the semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것이다.
최근의 반도체 소자는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 소자의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다. 따라서, 고도로 스케일링된 고집적 반도체 소자의 패턴들은 미세한 폭을 가지고 미세한 피치로 이격될 수 있다.
한편, 기술 발전에 따라, 고집적 반도체 소자의 패턴을 제조하기 위하여, 예를 들어 더블 패터닝 기술(DPT; Double-Patterning Technology)이 사용될 수 있다. 더블 패터닝 기술을 이용하여 형성된 반도체 소자의 동작 신뢰성을 보장하기 위하여, 각각의 회로 패턴 및 이를 형성하기 위해 사용되는 마스크 패턴들이 균일하게 형성되는 것이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 균일한 마스크 패턴을 이용하여 제조되는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은, 제1 막 상에 제1 방향으로 연장되는 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴의 측벽 상에 제1 스페이서를 형성하고, 상기 제1 스페이서 및 상기 제1 막을 덮도록 제2 막을 형성하고, 상기 제2 막 상에 상기 제1 방향과 다른 제2 방향으로 연장되는 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴의 측벽 상에 제2 스페이서를 형성하고, 상기 제1 스페이서 및 상기 제2 스페이서를 식각 마스크로 상기 제1 막을 식각하여 콘택 패턴을 형성하고, 상기 제1 및 제2 스페이서를 제거하여 상기 콘택 패턴을 노출시키는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 스페이서를 제거하기 전에, 상기 제1 및 제2 스페이서를 덮도록 제3 막을 형성하는 것을 더 포함하고, 상기 제1 및 제2 스페이서를 제거하는 것은 상기 제1 및 제2 스페이서와 상기 제3 막을 함께 제거하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 막은 상기 제2 막과 동일한 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 막과 상기 제3 막은 SOH(Spin-On Hardmask)를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 막 아래에 마스크막을 형성하고, 상기 콘택 패턴을 식각 마스크로 하여 상기 마스크막을 식각하여 콘택홀을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 막은 상기 마스크막에 대하여 높은 식각 선택비를 갖는 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 막은 폴리 실리콘, 실리콘 나이트라이드, 메탈 옥사이드, 메탈 나이트라이드 중 어느 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 마스크 패턴을 형성하기 전에, 상기 제1 막 상에 제1 버퍼막을 형성하는 것을 더 포함하고, 상기 제1 스페이서를 형성하는 것은, 상기 제1 버퍼막을 식각하여 제1 버퍼막 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 버퍼막은 상기 제1 막과 동일한 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 마스크 패턴을 형성하기 전에, 상기 제2 막 상에 제2 버퍼막을 형성하는 것을 더 포함하고, 상기 제2 스페이서를 형성하는 것은, 상기 제2 버퍼막을 식각하여 제2 버퍼막 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 방향은 상기 제2 방향과 수직일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법은 기판 상에 제1 마스크막, 제2 마스크막, 제1 버퍼막 및 제1 희생막을 차례로 형성하고, 상기 제1 희생막을 식각하여 제1 방향으로 연장된 제1 희생 패턴을 형성하고, 상기 제1 희생 패턴의 측벽 상에 제1 스페이서를 형성하고, 상기 제1 스페이서를 식각 마스크로 상기 제1 버퍼막을 식각하여 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴 및 상기 제2 마스크막 상에 제2 버퍼막 및 제2 희생막을 차례로 형성하고, 상기 제2 희생막을 식각하여 상기 제1 방향과 다른 제2 방향으로 연장된 제2 희생 패턴을 형성하고, 상기 제2 희생 패턴의 측벽 상에 제2 스페이서를 형성하고, 상기 제2 스페이서를 식각 마스크로 상기 제2 버퍼막을 식각하여 제2 마스크 패턴을 형성하고, 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 식각 마스크로 상기 제2 마스크막을 식각하여 콘택 패턴을 형성하고, 상기 제1 마스크 패턴, 상기 제1 및 제2 스페이서를 제거하여 상기 콘택 패턴을 노출시키고, 상기 콘택 패턴을 식각 마스크로 상기 제1 마스크막을 식각하여 콘택홀을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 마스크 패턴, 상기 제1 및 제2 스페이서를 제거하기 전에, 상기 콘택 패턴, 상기 제1 및 제2 스페이서를 덮도록 제3 희생막을 형성하고, 상기 제3 희생막 및 상기 제1 및 제2 마스크 패턴을 함께 제거하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 제3 희생막은 상기 제2 희생막과 동일한 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 마스크막은, 상기 제1 버퍼막과 동일한 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 마스크막과 상기 제1 버퍼막은 실리콘 나이트라이드 및 실리콘 중 어느 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 콘택홀을 도전 물질로 채워 콘택 플러그를 형성하는 것을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법은 제1 막 상에 제1 방향으로 연장되는 복수의 제1 마스크 패턴을 형성하고, 상기 복수의 제1 마스크 패턴의 양 측벽 상에 제1 스페이서를 형성하고, 상기 제1 스페이서들의 사이를 채우도록 제2 막을 형성하고, 상기 제2 막 상에 상기 복수의 제1 마스크 패턴과 교차하는 복수의 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴의 양 측벽 상에 제2 스페이서를 형성하고, 상기 제1 및 제2 스페이서를 식각 마스크로 상기 제1 및 제2 막을 식각하여 콘택 패턴을 형성하고, 상기 콘택 패턴 사이를 채우고, 상기 제1 및 제2 스페이서를 덮도록 희생막을 형성하고, 상기 희생막, 상기 제1 및 제2 스페이서를 함께 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 희생막은 상기 제2 막과 동일한 물질을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a 내지 도 11b는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 12는 본 발명의 실시예에 따라 제조된 반도체 소자를 포함하는 SoC의 블록도이다.
도 13은 본 발명의 실시예에 따라 제조된 반도체 소자 및 SoC를 포함하는 전자 시스템의 블록도이다.
도 14 내지 도 16은 본 발명의 실시예에 따라 제조된 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1a은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 중간 단계 도면이고, 도 1b는 도 1a의 A-A'를 따라 절단한 단면도이다.
도 1a 및 도 1b를 참조하면, 기판(100) 상에 제1 마스크막(110), 제2 마스크막(120) 및 제1 버퍼막(130)을 차례로 형성하고, 제1 버퍼막(130) 상에 제1 희생 패턴(150)을 형성할 수 있다.
기판(100)은 예를 들어, 실리콘 기판, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 예를 들어, 게르마늄과 같은 원소 반도체, 또는 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체와 같은 화합물 반도체를 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
IV-IV족 화합물 반도체를 예로 들면, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
도시되지는 않았으나, 기판(100)은 내부에 형성된 커패시터를 포함할 수 있다. 즉, 뒤에 설명할 본 발명의 반도체 소자 제조 방법에 따라 콘택이 제조될 수 있고, 기판 내의 커패시터는 콘택과 전기적으로 연결되는 구조를 가질 수 있다.
제1 마스크막(110)은 기판(100) 상에 형성될 수 있으며, 예를 들어 실리콘 산화물 등의 물질을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제1 마스크막(110)은 기판(100) 상에 원자층 증착법(Atomic Layer Deposition, ALD) 또는 화학 기상 증착법(Chemical Vapor Deposition, CVD) 등의 공정을 수행하여 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가될 수도 있다.
제2 마스크막(120)은 제1 마스크막(110) 상에 형성될 수 있다. 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 따르면 제2 마스크막(120)은 제1 마스크막(110)과 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 제2 마스크막(120)은 예를 들어, 폴리 실리콘, 실리콘 질화물, 메탈 산화물, 메탈 질화물 중 어느 하나를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제2 마스크막(120)이 제1 마스크막(110)과 높은 식각 선택비를 갖는 물질을 포함함으로써, 제1 마스크막(110) 상에 콘택홀을 형성하는 후속의 공정에서 비교적 얇은 두께의 제2 마스크막(120)을 식각 마스크로 사용할 수 있다. 따라서 본 발명의 실시예에 따른 반도체 소자 제조 공정의 효율이 증가할 수 있다.
또한, 제2 마스크막(120)의 일부를 식각 마스크로 사용하는 제1 마스크막(110)의 식각 시간을 충분히 길게 할 수 있다. 따라서 뒤에 설명하는 것과 같이 비대칭 스페이서를 식각 마스크로 사용함에 따른 비대칭 패턴으로 인한 영향을 최소화할 수 있다.
제1 희생 패턴(150)은 제1 버퍼막(130) 상에, 제1 방향으로 연장되어 형성될 수 있다. 여기서 제1 방향은 도 1a에 도시된 것과 같이, 기판의 가로 방향일 수 있다. 제1 희생 패턴(150)은 예를 들어, 제1 버퍼막(130) 상에 제1 희생막(미도시)을 형성한 후, 포토 리소그래피 공정을 이용하여 제1 희생막을 식각하여 형성될 수 있다.
제1 희생 패턴(150)은 SOH(Spin-on Hardmask)를 포함할 수 있다.
제1 버퍼막(130)은 제2 마스크막(120)과 제1 희생 패턴(150)의 사이에 형성될 수 있다. 제1 버퍼막(130)은 실리콘 또는 실리콘 질화물 중 어느 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에 따르면, 제2 마스크막(120)과 제1 버퍼막(130)은 동일한 물질을 포함할 수 있다. 즉, 제2 마스크막(120)과 제1 버퍼막(130)을 별도로 형성하지 않고, 제1 버퍼막(130)을 제1 마스크막(110) 상에 바로 형성할 수도 있다. 이 경우 제1 마스크막(110)을 별도로 형성하지 않음으로써 본 발명의 실시예에 따른 반도체 소자 제조 방법의 공정 복잡도를 감소시킬 수 있다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 중간 단계 도면이고, 도 2b는 도 2a의 A-A'를 따라 절단한 단면도이다.
도 2a 및 도 2b를 참조하면, 제1 희생 패턴(150)의 측벽 상에, 제1 스페이서(160)을 형성할 수 있다. 후술하는 것과 같이, 미세한 패턴 피치가 필요한 영역에 대하여, 희생 패턴(150)의 측벽 상에 스페이서(160)를 형성하고, 이를 식각 마스크로 하는 다중 패터닝이 수행될 수 있다.
제1 희생 패턴(150)과 제1 스페이서(160)의 폭 w1, w2와, 제1 스페이서(160) 간의 폭 w3은 동일할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 예를 들어, w1과 w2는 동일하되, w3은 w1 또는 w2와 다르게 형성될 수도 있다.
상술한 것과 같이 제1 스페이서(160)를 식각 마스크로 하여 제2 마스크막(120) 등에 대하여 다중 패터닝을 수행하기 때문에, w1~w3는 현재 포토 리소그래피 장치의 해상도 한계보다 작을 수 있다.
제1 스페이서(160)는 예를 들어, 제1 버퍼막(130) 및 제1 희생 패턴(150)을 컨포멀(conformal)하게 덮는 스페이서막(미도시)을 형성한 후, 스페이서막(미도시)을 에치백하여 형성될 수 있다.
스페이서막(미도시)은 제1 버퍼막(130) 및 제1 희생 패턴(150)과 식각 선택비를 갖는 물질을 예를 들어 원자층 증착법(ALD) 등에 의하여 증착함으로써 형성될 수 있다. 제1 희생 패턴(150)이 SOH(Spin-on Hardmask)를 포함하는 경우에, 스페이서막은 예를 들어, 실리콘 산화물 또는 실리콘 질화물 등을 포함할 수 있다.
제1 스페이서막(160)은 제1 희생 패턴(150)의 측벽 상에 형성되므로, 제1 희생 패턴(150)과 동일한 방향, 즉 제1 방향으로 연장될 수 있다.
도 3a는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 중간 단계 도면이고, 도 3b는 도 3a의 A-A'를 따라 절단한 단면도이다.
도 3a 및 도 3b를 참조하면, 제1 희생 패턴(도 2b의 150)을 제거하여, 서로 이격된 제1 스페이서(160)을 형성할 수 있다. 제1 희생 패턴(도 2b의 150)을 제거하는 것은, 예를 들어 애싱(ashing) 또는 클리닝(cleaning) 공정을 이용한 것일 수 있다.
제1 희생 패턴(150)을 제거하는 과정에서, 제1 버퍼막(130)이 함께 제거되어 제2 마스크막(120)의 상면을 노출시킬 수 있다. 이와 함께, 제1 스페이서(160)과 오버랩되는 제1 마스크 패턴(130a)이 형성될 수 있다.
제2 마스크막(120)은 제1 희생 패턴(150)에 비해 식각 내성이 있는 물질을 포함하여, 제1 희생 패턴(150)의 제거 과정에서 식각되지 않고 남아있을 수 있다.
도 4a는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 중간 단계 도면이고, 도 4b는 도 4a의 A-A'를 따라 절단한 단면도이다.
도 4a 및 4b를 참조하면, 제1 스페이서(160) 및 제2 마스크막(120) 상에 중간막(170)과 제2 버퍼막(180)을 형성할 수 있다.
중간막(170)은 제2 마스크막(120)의 상면을 덮고, 서로 이격된 제1 스페이서(160)들의 간격을 채울 수 있다. 중간막(170)은 예를 들어, SOH를 포함할 수 있다.
도 5a는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 중간 단계 도면이고, 도 5b는 도 5a의 B-B'를 따라 절단한 단면도이다.
도 5a 및 도 5b를 참조하면, 제1 스페이서(160)와 제2 마스크막(120)을 덮는 중간막(170)과 제2 버퍼막(180) 상에, 제2 희생 패턴(190)을 형성할 수 있다.
제2 희생 패턴(190)은 제1 스페이서(160)가 연장되는 방향과 다른 제2 방향으로 연장되도록 형성될 수 있다. 즉, 제2 희생 패턴(190)은 제1 스페이서(160)와 교차하도록 형성될 수 있다.
도 5a에 도시된 것과 같이, 제2 희생 패턴(190)은 제1 스페이서(160)와 수직을 이루도록 연장될 수 있으나 본 발명이 이에 제한되는 것은 아니다. 즉, 제2 희생 패턴(190)은 제1 스페이서(160)와 예각을 이루도록 형성될 수도 있다.
제2 희생 패턴(190)이 제1 스페이서(160)와 예각을 이루는 경우, 본 발명의 반도체 소자 제조 방법에 따라 형성된 콘택홀이 벌집 구조(honeycomb)의 배열 형태를 가질 수 있다.
제2 희생 패턴(190)은 제1 희생 패턴(150)과 동일한 방법으로 형성될 수 있다. 즉, 제2 희생 패턴(190)은 제2 버퍼막(180) 상에 제2 희생막(미도시)을 형성한 후, 포토 리소그래피 공정을 이용하여 제2 희생막을 식각하여 형성될 수 있다. 제2 희생 패턴(190)은 SOH를 포함할 수 있다.
도 6a는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 중간 단계 도면이고, 도 6b는 도 6a의 B-B'를 따라 절단한 단면도이다.
도 6a 및 6b를 참조하면, 제2 희생 패턴(190)의 측벽 상에, 제2 스페이서(210)를 형성할 수 있다. 제2 스페이서(210)는 제1 스페이서(160)와 동일한 방법으로 형성될 수 있다. 즉, 제2 버퍼막(180) 및 제2 희생 패턴(190)과 식각 선택비를 갖는 물질을 ALD 등에 의하여 증착한 후, 이를 에치백하여 제2 스페이서(210)를 형성할 수 있다.
제2 스페이서(210)는 제2 희생 패턴(190)의 측벽 상에 형성되므로, 제2 희생 패턴(190)과 동일한 방향으로 연장될 수 있다. 제2 희생 패턴(190)은 제1 스페이서(160)과 교차하는 방향으로 형성되므로, 제2 스페이서(210)는 제1 스페이서(160)과 교차하도록 연장될 수 있다.
도 7a는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 중간 단계 도면이고, 도 7b 및 도 7c는 각각 도 7a의 A-A', B-B'를 따라 절단한 단면도이다.
도 7a 내지 7c를 참조하면, 제2 스페이서(210) 사이의 제2 희생 패턴(190)을 제거하여. 서로 이격된 제2 스페이서(210)를 형성할 수 있다. 제2 희생 패턴(190)을 제거하는 과정에서, 제2 버퍼막(180)이 식각되어 제2 마스크 패턴(180a)이 형성될 수 있다. 제2 마스크 패턴(180a)는 제2 스페이서(210)과 오버랩될 수 있다.
제2 희생 패턴(190)을 제거하는 것은, 예를 들어 애싱(ashing) 또는 클리닝(cleaning) 공정을 이용한 것일 수 있다.
도 8a는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 중간 단계 도면이고, 도 8b 및 도 8c는 각각 도 8a의 A-A', B-B'를 따라 절단한 단면도이다.
도 8a 내지 8c를 참조하면, 제1 스페이서(160)와 제2 스페이서(210)를 식각 마스크로 하여 중간막(170) 및 제2 마스크막(120)을 식각하여 콘택 패턴(120a)를 형성할 수 있다. 중간막(170)과 제2 마스크막(120)을 식각하는 것은 예를 들어, 습식 식각 방식일 수 있다.
앞서 기술한 것과 같이, 제1 희생 패턴(150)의 측벽 상에 컨포멀하게 스페이서막을 형성하고, 이를 에치백하여 형성되는 제1 스페이서(160)는, 양 측면(161, 162)의 형상이 동일하지 않고 비대칭 형상을 가질 수 있다.
즉, 제1 희생 패턴(150)과 인접하여 형성되었던 제1 스페이서(160)의 제1 측면(161)은 기판(100)의 상면과 수직인 방향으로 연장된 직선 형태일 수 있다. 반면 제1 스페이서(160)의 제2 측면(162)은 제1 스페이서막(미도시)의 에치백 과정 중 식각액에 더 많이 노출되어 라운드 형상 또는 모따기(chamfered)형상을 가질 수 있다.
따라서, 비대칭 형상을 갖는 제1 스페이서(160)를 식각 마스크로 하여 제1 마스크막(110)을 식각하는 경우, 제1 스페이서(160)의 제1 측면(161)은 제2 측면(162)보다 제1 마스크막(110)의 식각을 막을 수 있다.
즉, 제1 스페이서(160)의 제1 측면(161)과 인접하는 제1 마스크막(110)의 제1 면(111)의 식각 길이보다 제1 스페이서(160)의 제2 측면(162)과 인접하는 제1 마스크막(110)의 제2 면(112)의 식각 길이가 더 클 수 있다.
마찬가지로, 제2 스페이서(210)은 제2 스페이서(210)의 양 측면(211, 212)의 형상이 동일하지 않고 비대칭 형상을 가질 수 있다. 그러므로, 제2 스페이서(210)의 제1 측면(211)과 인접하는 제1 마스크막(110)의 제3 면(113)의 식각 길이보다 제2 스페이서(210)의 제2 측면(212)과 인접하는 제1 마스크막(110)의 제4 면(114)의 식각 길이가 더 클 수 있다.
이와 같이, 제1 및 제2 스페이서(160, 210)을 식각 마스크로 제1 마스크막(110)을 식각하여 콘택홀을 형성하는 경우, 제1 및 제2 스페이서(160, 210)의 형상으로 인해 콘택홀의 형상이 비대칭으로 형성될 수 있다.
특히, 제1 스페이서와 제2 스페이서(160, 210)를 이용한 2번의 DPT로 인하여 제1 마스크막(110)의 식각 길이의 비대칭 정도는 더욱 심해질 수 있다.
도 9a 및 도 9b는 본 발명의 실시예에 따른 반도체 소자 제조 방법의 중간 단계 도면이다.
도 9a 및 도 9b를 참조하면, 제1 마스크막(110), 제1 및 제2 스페이서(160, 210)을 덮도록 제3 희생막(220)을 형성할 수 있다. 제3 희생막(220)은 중간막(170)과 동일한 물질, 예를 들어 SOH를 포함할 수 있다.
도 10a는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 중간 단계 도면이고, 도 10b 및 도 10c는 각각 도 10a의 A-A', B-B'를 따라 절단한 단면도이다.
도 10a 내지 도 10c를 참조하면, 제1 마스크 패턴(130a), 제1 스페이서(160), 제2 스페이서(210) 및 제3 희생막(220)을 제거하여 콘택 패턴(130a)을 노출시킬 수 있다.
제1 및 제2 스페이서(160, 210)와 제1 마스크 패턴(130a)을 제거하는 것은 에치백 또는 화학적 기계적 연마 (Chemical Mechnical Polishing)를 이용한 것일 수 있다.
또한, SOH를 포함하는 제3 희생막(220)을 제거하는 것은 애싱일 수 있다.
상술한 것과 같이, 비대칭 형상을 갖는 제1 및 제2 스페이서(160, 210)을 제거함으로써, 콘택 패턴(120a)이 노출될 수 있다. 콘택 패턴(120a)는 제1 및 제2 스페이서(160, 210)의 비대칭 형상이 전사되지 않아 대칭 형상을 가질 수 있다. 따라서 이후 공정에서 비대칭 형상의 마스크 패턴을 이용한 식각으로 인한 콘택홀 비대칭 형성이 방지될 수 있고, 본 발명의 반도체 소자 제조 방법에 따라 제조된 반도체 소자의 동작 신뢰성이 확보될 수 있다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 중간 단계 도면이다.
도 11a 내지 도 11b를 참조하면, 콘택 패턴(120a)을 식각 마스크로 제1 마스크막(110)을 식각하여, 콘택홀(230)을 형성할 수 있다. 또한 콘택홀(230) 내부에 도전성 물질을 채워넣어 콘택 플러그(240)를 형성할 수 있다. 콘택 플러그(240)는 기판 내에 배치된 커패시터(미도시)와 전기적으로 연결될 수 있다.
본 발명의 실시예에 따른 반도체 소자 제조 방법에 따르면 콘택 패턴(120a)은 제1 마스크막(110)과 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 콘택 패턴(120a)을 식각 마스크로 하여 제1 마스크막(110)을 식각할 때, 식각 선택비가 높은 물질을 포함하는 콘택 패턴(120a)이 적게 제거될 수 있다. 따라서 콘택 패턴(120a)을 형성하기 위한 제2 마스크막(120)의 두께도 얇아질 수 있다.
도 12는 본 발명의 실시예에 따라 제조된 반도체 소자를 포함하는 SoC 의 블록도이다.
도 12를 참조하면, SoC(1000)는 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함할 수 있다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 멀티레벨 연결 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
멀티레벨 연결 버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 멀티레벨 연결 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 멀티레벨 연결 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예에 따라 제조된 반도체 소자를 채용할 수 있다.
도 13은 본 발명의 실시예에 따라 제조된 반도체 소자 및 SoC를 포함하는 전자 시스템의 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예에 따라 제조된 반도체 소자가 채용되어 제품 신뢰성을 향상시킬 수 있다.
또한, 앞서 설명한 본 발명의 실시예에 따라 제조된 반도체 소자는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 14 내지 도 16는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 14은 태블릿 PC(1200)을 도시한 도면이고, 도 15는 노트북(1300)을 도시한 도면이며, 도 16는 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예에 따라 제조된 반도체 소자 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따라 제조된 반도체 소자는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110, 120: 마스크막
130, 180: 버퍼막 160, 210: 스페이서
150, 190: 희생 패턴

Claims (10)

  1. 제1 막 상에 제1 방향으로 연장되는 제1 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴의 측벽 상에 제1 스페이서를 형성하고,
    상기 제1 스페이서 및 상기 제1 막을 덮도록 제2 막을 형성하고,
    상기 제2 막 상에 상기 제1 방향과 다른 제2 방향으로 연장되는 제2 마스크 패턴을 형성하고,
    상기 제2 마스크 패턴의 측벽 상에 제2 스페이서를 형성하고,
    상기 제1 스페이서 및 상기 제2 스페이서를 식각 마스크로 상기 제1 막을 식각하여 콘택 패턴을 형성하고,
    상기 제1 및 제2 스페이서를 제거하여 상기 콘택 패턴을 노출시키는 것을 포함하는 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 및 제2 스페이서를 제거하기 전에, 상기 제1 및 제2 스페이서를 덮도록 제3 막을 형성하는 것을 더 포함하고,
    상기 제1 및 제2 스페이서를 제거하는 것은 상기 제1 및 제2 스페이서와 상기 제3 막을 함께 제거하는 것을 포함하는 반도체 소자 제조 방법.
  3. 제 1항에 있어서,
    제 2항에 있어서,
    상기 제3 막은 상기 제2 막과 동일한 물질을 포함하는 반도체 소자 제조 방법.
  4. 제 1항에 있어서,
    상기 제1 막 아래에 마스크막을 형성하고,
    상기 콘택 패턴을 식각 마스크로 하여 상기 마스크막을 식각하여 콘택홀을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  5. 제 4항에 있어서,
    상기 제1 막은 상기 마스크막에 대하여 높은 식각 선택비를 갖는 물질을 포함하는 반도체 소자 제조 방법.
  6. 기판 상에 제1 마스크막, 제2 마스크막, 제1 버퍼막 및 제1 희생막을 차례로 형성하고,
    상기 제1 희생막을 식각하여 제1 방향으로 연장된 제1 희생 패턴을 형성하고,
    상기 제1 희생 패턴의 측벽 상에 제1 스페이서를 형성하고,
    상기 제1 스페이서를 식각 마스크로 상기 제1 버퍼막을 식각하여 제1 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴 및 상기 제2 마스크막 상에 제2 버퍼막 및 제2 희생막을 차례로 형성하고,
    상기 제2 희생막을 식각하여 상기 제1 방향과 다른 제2 방향으로 연장된 제2 희생 패턴을 형성하고,
    상기 제2 희생 패턴의 측벽 상에 제2 스페이서를 형성하고,
    상기 제2 스페이서를 식각 마스크로 상기 제2 버퍼막을 식각하여 제2 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 식각 마스크로 상기 제2 마스크막을 식각하여 콘택 패턴을 형성하고,
    상기 제1 마스크 패턴, 상기 제1 및 제2 스페이서를 제거하여 상기 콘택 패턴을 노출시키고,
    상기 콘택 패턴을 식각 마스크로 상기 제1 마스크막을 식각하여 콘택홀을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  7. 제 6항에 있어서,
    상기 제1 마스크 패턴, 상기 제1 및 제2 스페이서를 제거하기 전에,
    상기 콘택 패턴, 상기 제1 및 제2 스페이서를 덮도록 제3 희생막을 형성하고,
    상기 제3 희생막 및 상기 제1 및 제2 마스크 패턴을 함께 제거하는 것을 더 포함하는 반도체 소자 제조 방법.
  8. 제 6항에 있어서,
    상기 제2 마스크막은, 상기 제1 버퍼막과 동일한 물질을 포함하는 반도체 소자 제조 방법.
  9. 제 8항에 있어서,
    상기 제2 마스크막과 상기 제1 버퍼막은 실리콘 나이트라이드 및 실리콘 중 어느 하나를 포함하는 반도체 소자 제조 방법.
  10. 제1 막 상에 제1 방향으로 연장되는 복수의 제1 마스크 패턴을 형성하고,
    상기 복수의 제1 마스크 패턴의 양 측벽 상에 제1 스페이서를 형성하고,
    상기 제1 스페이서들의 사이를 채우도록 제2 막을 형성하고,
    상기 제2 막 상에 상기 복수의 제1 마스크 패턴과 교차하는 복수의 제2 마스크 패턴을 형성하고,
    상기 제2 마스크 패턴의 양 측벽 상에 제2 스페이서를 형성하고,
    상기 제1 및 제2 스페이서를 식각 마스크로 상기 제1 및 제2 막을 식각하여 콘택 패턴을 형성하고,
    상기 콘택 패턴 사이를 채우고, 상기 제1 및 제2 스페이서를 덮도록 희생막을 형성하고,
    상기 희생막, 상기 제1 및 제2 스페이서를 함께 제거하는 것을 포함하는 반도체 소자 제조 방법.
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