KR20170041791A - 전하-트래핑 메모리에서의 프로그램 교란을 최소화하기 위한 통과 전압의 제어 - Google Patents

전하-트래핑 메모리에서의 프로그램 교란을 최소화하기 위한 통과 전압의 제어 Download PDF

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Abstract

2차원 또는 3차원 구성에서 연속적인 전하-트래핑 층을 포함하는 NAND 스트링에서 선택된 메모리 셀을 프로그래밍하는 동안 선택되지 않은 메모리 셀들의 프로그램 교란을 방지하기 위한 기술이 제공된다. 그러한 NAND 스트링에서, 메모리 셀 사이의 영역은 워드 라인 상의 통과 전압과 프로그램 전압으로 인해 기생 셀로서 부주의하게 프로그래밍될 수 있다. 프로그래밍된 셀에 대해, 기생 셀로 인한 임계 전압에서의 업쉬프트는 인접한 이전에-프로그래밍된 워드 라인 상에서보다 인접한 차후에-프로그래밍된 워드 라인 상에 더 높은 통과 전압을 제공함으로써 회피될 수 있다. 소거된 셀에 대해, 기생 셀로 인한 임계 전압에서의 업쉬프트는 인접한 차후에-프로그래밍된 워드 라인 상에서 통과 전압을 점차 낮아지게 함으로써 감소될 수 있다. 가장 낮은 목표 데이터 상태의 메모리 셀이 프로그래밍을 완료할 때 낮아짐이 발생할 수 있다.

Description

전하-트래핑 메모리에서의 프로그램 교란을 최소화하기 위한 통과 전압의 제어{CONTROLLING PASS VOLTAGES TO MINIMIZE PROGRAM DISTURB IN CHARGE-TRAPPING MEMORY}
본 기술은 메모리 디바이스의 동작에 관한 것이다.
전하-트래핑(charge-trapping) 물질은 데이터 상태를 나타내는 전하를 저장하기 위해 메모리 디바이스에 사용될 수 있다. 전하-트래핑 물질은 3차원(3D) 적층된 메모리 구조에 수직으로 배열될 수 있거나, 2차원(2D) 메모리 구조에 수평으로 배열될 수 있다. 3D 메모리 구조의 하나의 실시예는 교대로 된(alternating) 전도 및 유전 층의 스택을 포함하는 축소 가능한 비트당 가격(BiCS) 구조이다. 메모리 홀(memory hole)은 스택에 형성되고, 그런 후에 NAND 스트링은 전하-트래핑 층을 포함하는 물질로 메모리 홀을 충진함으로써 형성된다. 직선 NAND 스트링은 하나의 메모리 홀에서 연장하는 한편, 파이프- 또는 U-형태의 NAND 스트링(P-BiCS)은 메모리 셀의 한 쌍의 수직 열(columns)을 포함하고, 메모리 셀의 한 쌍의 수직 열은 2개의 메모리 홀에서 연장하고, 바닥 백 게이트(bottom back gate)에 의해 결합된다. 메모리 셀의 제어 게이트는 전도층에 의해 제공된다.
하지만, 그러한 메모리 디바이스를 동작하는데 있어서 다양한 어려움이 있다.
유사한 번호가 매겨진 요소는 상이한 도면에서 공통 구성요소를 언급한다.
도 1a는 3D 적층된 비-휘발성 메모리 디바이스의 사시도이다.
도 1b는 도 1a의 3D 적층된 비-휘발성 메모리 디바이스(100)와 같은 메모리 디바이스 또는 도 5a 내지 도 5c에 도시된 것과 같은 2D 메모리 디바이스의 기능 블록도이다.
도 2a는 도 1a에서의 BLK0의 구현 실시예와 같이 U-형태의 NAND 구현예에서의 워드 라인 층(202 및 204)의 실시예를 위에서 본 평면도이다.
도 2b는 도 2a와 일치하는 선택 게이트 층 부분의 실시예를 위에서 본 평면도이다.
도 2c는 라인(220)을 따라 도 2a의 부분(209)의 단면을 보여주는 스택(231)의 구현예를 도시한 도면이다.
도 3a는 직선 NAND 스트링 구현예에서 도 1a의 블록(BLK0)의 워드 라인 층(304)의 실시예를 위에서 본 평면도이다.
도 3b는 도 3a와 일치하는 SGD 층(362)의 실시예를 위에서 본 평면도이다.
도 3c는 라인(305)을 따른 도 3a의 부분(307)의 단면을 보여주는 스택(376)의 구현예를 도시한 도면이다.
도 4a는 메모리 셀(MC1 내지 MC5)을 보여주는 도 3c의 영역(246)을 도시한 도면이다.
도 4b는 라인(444)을 따라 도 4a의 영역(246)의 단면도이다.
도 4c는 메모리 셀(MC0 내지 MC1) 사이의 기생 셀(PC0_1)의 형성을 보여주는 도 4a의 NAND 스트링의 부분(410)의 분해도이다.
도 4d는 MC0 및 MC1 상에서의 통과 전압과 데이터 상태의 다양한 조합을 가지고 도 4c의 기생 셀(PC0_1)에 의해 보여지는 전계(Efield)의 크기를 도시한 표이다.
도 5a는 도 1b의 메모리 구조(126)에서 메모리 셀의 2D 실시예로서 플랫 제어 게이트 및 전하-트래핑 영역을 포함하는 메모리 셀의 워드 라인 방향으로의 단면도이다.
도 5b는 플랫 제어 게이트 및 전하-트래핑 층을 갖는 NAND 스트링(530)을 보여주는 도 5a에서의 라인(559)을 따라 도시된 단면도이다.
도 5c는 기생 셀(PC1)의 형성을 보여주는 도 5b의 NAND 스트링의 부분(540)의 분해도이다.
도 6a는 차후에-프로그래밍된 워드 라인(WLn+1) 상의 메모리 셀의 데이터 상태의 함수로서 프로그램 교란(disturb)으로 인한 선택된 워드 라인(WLn) 상의 메모리 셀의 Vth에서의 증가를 보여주는 플롯을 도시한 도면이다.
도 6b는 이전에-프로그래밍된 워드 라인(WLn-1) 상의 메모리 셀의 데이터 상태의 함수로서 선택된 워드 라인(WLn) 상의 소거된 상태 메모리 셀의 Vth에서의 증가를 보여주는 플롯을 도시한 도면이다.
도 7은 도 2c, 도 3c 및 도 5b의 메모리 디바이스와 일치하는 NAND 스트링의 회로도이다.
도 8a는 소거된 상태 및 3개의 프로그래밍된 상태가 있는 구현 실시예에서 메모리 셀의 프로그래밍 동안 임계 전압 분배를 도시한 도면이다.
도 8b는 프로그래밍 동작 동안 WLn+1(Vpass1) 상의 통과 전압이 WLn-1(Vpass2) 상의 통과 전압과 동일한 대칭 부스팅 경우에서 프로그램 교란으로 인한 도 8a의 임계 전압 분배의 확장을 도시한 도면이다.
도 8c는, WLn+1(Vpass1) 상의 통과 전압이 WLn-1(Vpass2) 상의 통과 전압을 초기에 초과하고 후속하여 프로그래밍 동작 동안 감소되는 비대칭 부스팅 경우에서 프로그램 교란으로 인한 도 8a의 임계 전압 분배의 확장에서의 감소를 도시한 도면이다.
도 8d는 Vpass=Vpass1-Vpass2의 함수로서 WLn 상의 상이한 프로그래밍된 데이터 상태에 대한 Vth 업쉬프트(upshift)에서의 감소를 보여주는 플롯을 도시한 도면이다.
도 9는 통과 전압을 최적화함으로써 프로그램 교란을 최소화하는 메모리 셀에 대한 프로그래밍 동작의 실시예를 도시한 도면이다.
도 10a는 도 9의 프로그래밍 동작과 일치하는 복수의 프로그램-증명 반복을 도시한 도면이다.
도 10b는, Vpass1의 감소하는 레벨이 WLn+1 상에서 사용되고 Vpass2의 고정된 레벨이 WLn-1 상에서 사용되는 도 10a와 일치하는 통과 전압의 하나의 실시예를 도시한 도면이다.
도 10c는, Vpass1의 감소하는 레벨이 WLn+1 상에서 사용되고 Vpass2의 고정된 레벨이 WLn-1 상에서 사용되는 도 10a와 일치하는 통과 전압의 다른 실시예를 도시한 도면이다.
도 10d는, Vpass1의 감소하는 레벨이 WLn+1 상에서 사용되고 Vpass2의 고정된 레벨이 WLn-1 상에서 사용되는 도 10a와 일치하는 통과 전압의 추가 실시예를 도시한 도면이다.
도 10e는, Vpass1의 감소하는 레벨이 WLn+1 상에서 사용되고 Vpass2의 증가하는 또는 감소하는 레벨이 WLn-1 상에서 사용되는 도 10a와 일치하는 통과 전압의 추가 실시예를 도시한 도면이다.
연속적인 전하-트래핑 영역을 따라 형성되는 메모리 셀을 수반하는 프로그래밍 동작 동안 프로그램 교란을 감소하기 위한 기술이 제공된다.
전하-트래핑 메모리 디바이스에서, 연속적인 전하-트래핑 영역은 예를 들어, NAND 스트링 전체에 연장할 수 있고, 여기서 전하-트래핑 영역의 상이한 부분은 상이한 각 워드 라인에 연결되는 상이한 각 메모리 셀과 연관된다. 각 메모리 셀은 프로그래밍될 때 각 워드 라인을 통해 프로그램 전압(Vpgm)을 수용하는 제어 게이트를 갖는다. 각 프로그래밍된 메모리 셀에 대해, 프로그램 전압은, 전하(전자)가 채널 영역으로부터 전하-트래핑 영역의 각 부분으로 이동하도록 하고, 여기서 전하는 메모리 셀의 프로그래밍된 데이터 상태를 나타내도록 저장된다. 몇몇 셀은 프로그래밍되지 않고, 소거된 상태로 남아있다. 선택된 메모리 셀이 프로그램 전압을 수신하지만, 다른 선택되지 않은 메모리 셀은 통과 전압을 수신하는데, 이러한 통과 전압은 전도 상태에서 선택되지 않은 메모리 셀을 제공할 정도로 충분히 높지만, 이들을 프로그래밍할 정도로 충분히 높지는 않다. 더욱이, 일반적으로 메모리 셀은 NAND 스트링의 일단부에서 시작하여 NAND 스트링의 타단부로 계속하면서, 한 번에 하나의 워드 라인씩 워드 라인 프로그래밍 순서로 프로그래밍된다.
하지만, 프로그램 동작 동안, 메모리 셀 사이에 있는 전하-트래핑 영역의 부분은 의도하지 않게 프로그래밍될 수 있다. 특히, 워드 라인 상의 가장 높은 프로그램 전압 및 인접한 워드 라인 상의 통과 전압은 워드 라인 사이에 있는 전하-트래핑 영역의 부분으로 전자를 유입할 수 있는 프린징(fringing) 전계를 발생시키기 위해 조합하여 작용한다. 가장 높은 프로그램 전압은 가장 높은 데이터 상태, 예를 들어, Er, A, B 및 C 상태를 포함하는 4 레벨 메모리 디바이스에서의 C 상태, 또는 Er, A, B, C, D, E, F 및 G 상태를 포함하는 8 레벨 메모리 디바이스에서의 F 및 G 상태의 프로그래밍을 완료하는데 사용된다.
워드 라인 사이에 있는 전하-트래핑 영역의 이러한 부분은 기생 셀로서 작용한다. 메모리 셀이 후속하여 판독될 때, 이들 메모리 셀은 기생 셀로 인해 임계 전압에서의 업쉬프트를 경험할 수 있다. 소거된 상태 및 가장 낮은 프로그래밍된 상태에서의 메모리 셀은 가장 높은 Vth 업쉬프트를 겪는다. 더욱이, 이러한 문제는, 워드 라인 사이의 거리가 약 25 nm 미만이고 거리가 감소함에 따라 더 악화되도록 축소(scaled down)되는 메모리 디바이스에서 특히 보인다.
본 명세서에 제공된 기술은 전술한 문제점을 다룬다. 기술은, 선택된 n번째 워드 라인(WLn)이 프로그래밍될 때, 통과 전압이 프로그래밍 동작의 초기 부분 동안 이전에-프로그래밍된 워드 라인(예를 들어, WLn-1)보다 차후에-프로그래밍된 워드 라인(예를 들어, WLn+1) 상에서 더 높도록 프로그래밍 동작 동안 통과 전압을 최적화하는 것을 수반한다. 후속하여, WLn+1 상의 통과 전압은 점차 낮아질 수 있다. 이러한 접근법은, 기생 셀이 2가지 상황에서 프린징 전계를 겪는다는 것을 주지한다. 예를 들어, 워드 라인(WLL0) 상의 메모리 셀(MC0)과 워드 라인(WLL1) 상의 메모리 셀(MC1) 사이에 있는 기생 셀(예를 들어, 도 4c에서의 PC0_1)을 고려하자.
제1 상황에서, MC0이 프로그래밍을 완료할 때, MC0은 최종 Vpgm, Vpgm(MC0)을 수용하고, MC1은 통과 전압(Vpass1)을 수용한다. 그러므로, PC0_1은 Vpgm(MC0)+Vpass1의 함수인 Vth를 가질 것이다. 제2 상황에서, MC1이 프로그래밍을 완료할 때, MC1은 최종 Vpgm, Vpgm(MC1)을 수용하고, MC0은 통과 전압(Vpass2)을 수용한다. PC0_1은, Vpgm(MC1)+Vpass2>Vpgm(MC0)+Vpass1인 경우 Vpgm(MC1)+Vpass2의 함수인 Vth를 가질 것이다. 이것은, 기생 셀이 이전에 경험한 것보다 더 강력한 프린징 전계로 노출되지 않으면 추가로 프로그래밍되지 않기 때문에 그러하다.
MC1이 프로그래밍될 때 PC0_1의 추가 프로그래밍을 피하기 위해, 다음을 가져야 한다: Vpass1-Vpass2>=Vpgm(MC1)-Vpgm(MC0). 따라서, 통과 전압 사이의 차이는 2개의 메모리 셀 상의 가장 높은 최종 Vpgm 사이의 가장 높은 가능한 차이에 기초하여 설정될 수 있다. 이러한 차이는 일반적으로 가장 높은 및 가장 낮은 프로그래밍된 데이터 상태의 증명 레벨 사이의 차이에 상관된다. 추가로, Vpass는 메모리 셀을 프로그래밍하기 시작하지 않도록, 너무 높지 않아야 하며, Vpass는 부적절한 채널 부스팅 전위를 제공하지 않도록, 너무 낮지 않아야 한다.
주어진 메모리 셀이 판독될 때, Vth는 프로그래밍 순서에서 주어진 메모리 셀 이후에 있는 기생 셀에 의해 영향을 받는데, 이는 주어진 메모리 셀이 프로그래밍된 후에 이러한 기생 셀이 추가로 프로그래밍될 수 있기 때문이다. 이와 대조적으로, 프로그래밍 순서에서 주어진 메모리 셀 앞에 있는 기생 셀은 일반적으로 판독될 때 주어진 메모리 셀의 Vth에 영향을 주지 않는데, 이는 이러한 기생 셀의 임의의 영향이 주어진 메모리 셀의 프로그래밍에서 보상될 수 있기 때문이다. 하지만, 주어진 메모리 셀이 소거된 상태에 있으면, Vth는 프로그래밍 순서에서 주어진 메모리 셀 앞 및 뒤에 있는 기생 셀에 의해 영향을 받는다. 소거된 상태 셀에 인접한 기생 셀의 프로그래밍을 최소화하기 위해, Vpass1은 프로그래밍 동작이 진행함에 따라 낮아질 수 있어서, 가장 높은 Vpgm이 인가될 때 가장 낮은 지점에 있다. 특히, Vpass1은 스텝 다운(step down)될 수 있어서, 프로그래밍 동작의 최종 프로그램 펄스 상에 또는 그 앞에서, Vpass2와 동일하거나 약간 더 높은(예를 들어, 최대 1 V 더 높은) 최소 레벨에 도달한다. 즉, Vpass1은 프로그램 전압의 최종 프로그램 전압 동안 제2 통과 전압보다 낮지 않다. Vpass2는 하나의 접근법에서 프로그래밍 동작 전체에 걸쳐 고정된 레벨로 남아있을 수 있다.
초기에 Vpass1>Vpass2를 제공하는 것과, 프로그래밍 동작이 진행함에 따라 Vpass1(및 차이 dVpass=Vpass1-Vpass2)을 낮추는 것은 소거된 상태 셀 및 프로그래밍된 상태 셀의 확장을 최적으로 감소시킨다.
다음의 논의는 위 및 다른 문제점을 다루는 메모리 디바이스의 실시예의 구조 및 관련 기술의 세부사항을 제공한다.
도 1a는 3D 적층된 비-휘발성 메모리 디바이스의 사시도이다. 메모리 디바이스(100)는 기판(101)을 포함한다. 기판 상에는 메모리 셀의 블록(BLK0 및 BLK1)과, 블록에 의한 사용을 위해 회로를 갖는 주변 영역(104)의 실시예가 존재한다. 기판(101)은 또한 회로의 신호를 전달하기 위해 전도 경로에서 패턴화된(patterned) 하나 이상의 하부 금속 층과 함께 블록 아래에서 회로를 지탱할 수 있다. 블록은 메모리 디바이스의 중간 영역(102)에 형성된다. 메모리 디바이스의 상부 영역(103)에서, 하나 이상의 상부 금속 층은 회로의 신호를 전달하기 위해 전도 경로에서 패턴화된다. 각 블록은 메모리 셀의 적층된 영역을 포함하고, 여기서 스택의 교대로 된 레벨은 워드 라인을 나타낸다. 하나의 가능한 접근법에서, 각 블록은 대항 계단식(tiered) 측부를 갖고, 이러한 대항 계단식 측부로부터 수직 접점은 전도 경로와의 연결을 형성하기 위해 상부 금속 층으로 위로 연장한다. 2개의 블록이 실시예로서 도시되지만, x- 및/또는 y- 방향으로 연장하는 추가 블록이 사용될 수 있다.
하나의 가능한 접근법에서, x-방향으로의 평면의 길이는, 워드 라인으로의 신호 경로가 하나 이상의 상부 금속 층으로 연장하는 방향(워드 라인 또는 SGD 라인 방향)을 나타내고, y-방향으로의 평면의 폭은, 비트 라인으로의 신호 경로가 하나 이상의 상부 금속 층으로 연장하는 방향(비트 라인 방향)을 나타낸다. z-방향은 메모리 디바이스의 높이를 나타낸다.
도 1b는 도 1a의 3D 적층된 비-휘발성 메모리 디바이스(100)와 같은 메모리 디바이스, 또는 도 5a 내지 도 5c에 도시된 것과 같은 2D 메모리 디바이스의 기능 블록도이다. 메모리 디바이스(100)는 하나 이상의 메모리 다이(die)(108)를 포함할 수 있다. 메모리 다이(108)는 셀 어레이와 같은 메모리 셀의 메모리 구조(126), 제어 회로(110), 및 판독/기록 회로(128)를 포함한다. 3D 구성에서, 메모리 어레이는 도 1a의 블록(BLK0 및 BLK1)을 포함할 수 있다. 메모리 구조(126)는 행 디코더(124)를 통한 워드 라인에 의해 그리고 열 디코더(132)를 통한 비트 라인에 의해 어드레싱 가능하다. 판독/기록 회로(128)는 다중 감지 블록(130)(감지 회로)를 포함하고, 메모리 셀의 페이지가 병렬로 판독되거나 프로그래밍되도록 한다. 일반적으로, 제어기(122)는 하나 이상의 메모리 다이(108)와 동일한 메모리 디바이스(100)(예를 들어, 제거 가능한 저장 카드)에 포함된다. 명령 및 데이터는 라인(120)을 통해 호스트와 제어기(122) 사이, 그리고 라인(118)을 통해 제어기와 하나 이상의 메모리 다이(108) 사이로 전달된다.
메모리 구조는 3D 어레이를 포함하는 메모리 셀의 하나 이상의 어레이를 포함할 수 있다. 메모리 구조는, 기판 간섭 없이 웨이퍼와 같은 단일 기판 위(그 안에 있지 않고)에 다중 메모리 레벨이 형성되는 모노리식(monolithic) 3차원 메모리 어레이를 포함할 수 있다. 메모리 구조는 실리콘 기판 위에 배치된 능동 영역을 갖는 메모리 셀의 어레이의 하나 이상의 물리적 레벨에 모노리식으로 형성되는 임의의 유형의 비-휘발성 메모리를 포함할 수 있다. 메모리 구조는, 연관된 회로가 기판 위에 있거나 기판 내에 있는지에 상관없이 메모리 셀의 동작과 연관된 회로를 갖는 비-휘발성 메모리 디바이스에 있을 수 있다.
제어 회로(110)는 메모리 구조(126) 상에서 메모리 동작을 수행하기 위해 판독/기록 회로(128)와 협력하고, 상태 기계(112), 온-칩 어드레스 디코더(114), 및 전력 제어 모듈(116)을 포함한다. 상태 기계(112)는 메모리 동작의 칩-레벨 제어를 제공한다. 저장 영역(113)은 메모리 디바이스에서의 통과 전압과, 특정 프로그램 루프 동안 통과 전압의 어떤 레벨이 적용되는 지에 관한 정보에 대해 제공될 수 있다.
온-칩 어드레스 디코더(114)는 호스트 또는 메모리 제어기에 의해 사용된 것과 디코더(124 및 132)에 의해 사용된 하드웨어 어드레스 사이에 어드레스 인터페이스를 제공한다. 전력 제어 모듈(116)은 메모리 동작 동안 워드 라인 및 비트 라인에 공급된 전력 및 전압을 제어한다. 이 전력 제어 모듈은 3D 구성에서의 워드 라인 층(WLL), SGC 및 SGD 트랜지스터 및 소스 라인에 대한 드라이버를 포함할 수 있다. 감지 블록(130)은 하나의 접근법에서 비트 라인 구동기를 포함할 수 있다. SGS 트랜지스터는 NAND 스트링의 소스 단부에서 선택 게이트 트랜지스터이고, SGD 트랜지스터는 NAND 스트링의 드레인 단부에서의 선택 게이트 트랜지스터이다.
몇몇 구현예에서, 몇몇 구성요소가 조합될 수 있다. 다양한 설계에서, 메모리 구조(126)와 다른 하나 이상의 구성요소(단독으로 또는 조합하여)는 본 명세서에 기재된 작용을 수행하도록 구성되는 적어도 하나의 제어 회로와 같은 것으로 생각될 수 있다. 예를 들어, 제어 회로는 제어 회로(110), 상태 기계(112), 디코더(114/132), 전력 제어 모듈(116), 감지 블록(130), 판독/기록 회로(128), 및 제어기(122) 등의 임의의 하나, 또는 이와의 조합을 포함할 수 있다.
NAND 플래쉬 메모리 외에도 다른 유형의 비-휘발성 메모리가 또한 사용될 수 있다.
반도체 메모리 디바이스는 동적 랜덤 액세스 메모리("DRAM") 또는 정적 랜덤 액세스 메모리("SRAM") 디바이스와 같은 휘발성 메모리 디바이스, 저항 랜덤 액세스 메모리("ReRAM"), 전기 소거가능 프로그래밍가능 판독 전용 메모리("EEPROM"), 플래쉬 메모리(또한 EEPROM의 서브셋인 것으로 고려될 수 있는), 강자성 랜덤 액세스 메모리("FRAM"), 및 자기 저항 랜덤 액세스 메모리("MRAM")와 같은 비-휘발성 메모리 디바이스, 및 정보를 저장할 수 있는 다른 반도체 요소를 포함한다. 메모리 디바이스의 각 유형은 상이한 구성을 가질 수 있다. 예를 들어, 플래쉬 메모리 디바이스는 NAND 또는 NOR 구성으로 구성될 수 있다.
메모리 디바이스는 임의의 조합으로 수동 및/또는 능동 요소로부터 형성될 수 있다. 비-제한적인 실시예로서, 수동 반도체 메모리 요소는 ReRAM 디바이스 요소를 포함하고, 이것은 몇몇 구현예에서, 반-용융 또는 위상 변화 물질과 같은 저항 스위칭 저장 요소, 및 선택적으로 다이오드 또는 트랜지스터와 같은 조향 요소를 포함한다. 추가로 비-제한적인 실시예로서, 능동 반도체 메모리 요소는 EEPROM 및 플래쉬 메모리 디바이스 요소를 포함하고, 이것은 몇몇 구현예에서, 플로팅 게이트, 전도성 나노 입자, 또는 전하 저장 유전 물질과 같은 전하 저장 영역을 포함하는 요소를 포함한다.
다중 메모리 요소는, 직렬로 연결되거나 각 요소가 개별적으로 액세스 가능하도록 구성될 수 있다. 비-제한적인 실시예로서, NAND 구성(NAND 메모리)에서의 플래쉬 메모리 디바이스는 일반적으로 직렬로 연결된 메모리 요소를 포함한다. NAND 메모리 어레이는, 스트링이 단일 비트 라인을 공유하고 그룹으로서 액세스된 다중 메모리 요소로 구성되는 메모리의 다중 스트링으로 어레이가 구성되도록 구성될 수 있다. 대안적으로, 메모리 요소는, 각 요소, 예를 들어 NOR 메모리 어레이가 개별적으로 액세스 가능하도록 구성될 수 있다. NAND 및 NOR 메모리 구성은 예시적이고, 메모리 요소는 다른 방식으로 구성될 수 있다.
기판 내에 및/또는 위에 위치된 반도체 메모리 요소는 2차원 메모리 구조 또는 3차원 메모리 구조와 같이 2차원 또는 3차원으로 배열될 수 있다.
2차원 메모리 구조에서, 반도체 메모리 요소는 단일 평면 또는 단일 메모리 디바이스 레벨로 배열된다. 일반적으로, 2차원 메모리 구조에서, 메모리 요소는 메모리 요소를 지지하는 기판의 주 표면으로 실질적으로 평행하게 연장하는 평면(예를 들어, x-y 방향 평면)으로 배열된다. 기판은, 메모리 요소의 층이 그 위에 또는 그 안에 형성될 수 있는 웨이퍼일 수 있거나, 메모리 요소가 형성된 후에 메모리 요소에 부착되는 캐리어 기판일 수 있다. 비-제한적인 실시예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다.
메모리 요소는 복수의 행 및/또는 열에서와 같이 순서화된 어레이로 단일 메모리 디바이스 레벨로 배열될 수 있다. 하지만, 메모리 요소는 비-규칙적 또는 비-직교의 구성으로 배열될 수 있다. 메모리 요소 각각은 비트 라인 및 워드 라인과 같이 2개 이상의 전극 또는 접촉 라인을 가질 수 있다.
3차원 메모리 어레이는, 메모리 요소가 다중 평면 또는 다중 메모리 디바이스 레벨을 점유하여, 3차원(즉, x, y 및 z 방향으로, 여기서 z 방향은 실질적으로 수직이고, x 및 y 방향은 기판의 주 표면에 실질적으로 평행하다)으로 구조를 형성하도록 배열된다.
비-제한적인 실시예로서, 3차원 메모리 구조는 다중 2차원 메모리 디바이스 레벨의 스택으로서 수직으로 배열될 수 있다. 다른 비-제한적인 실시예로서, 3차원 메모리 어레이는 다중 수직 열(예를 들어, 기판의 주 표면에 실질적으로 수직으로 연장하는 열, 즉 y 방향으로)으로서 배열될 수 있고, 각 열은 다중 메모리 요소를 갖는다. 열은 2차원 구성으로, 예를 들어 x-y 평면으로 배열될 수 있어서, 다중 수직으로 적층된 메모리 평면 상의 요소를 갖는 메모리 요소의 3차원 배열을 초래한다. 3차원으로의 메모리 요소의 다른 구성은 또한 3차원 메모리 어레이를 구성할 수 있다.
비-제한적인 예로서, 3차원 NAND 메모리 어레이에서, 메모리 요소는 단일의 수평(예를 들어, x-y) 메모리 디바이스 레벨 내에서 NAND 스트링을 형성하기 위해 함께 결합될 수 있다. 대안적으로, 메모리 요소는 다중 수평의 메모리 디바이스 레벨 양단으로 횡단하는 수직 NAND 스트링을 형성하기 위해 함께 결합될 수 있다. 다른 3차원 구성이 구상될 수 있고, 여기서 몇몇 NAND 스트링은 단일 메모리 레벨로 메모리 요소를 포함하는 한편, 다른 스트링은 다중 메모리 레벨을 포괄하는 메모리 요소를 포함한다. 3차원 메모리 어레이는 또한 NOR 구성 및 ReRAM 구성으로 설계될 수 있다.
일반적으로, 모노리식 3차원 메모리 어레이에서, 하나 이상의 메모리 디바이스 레벨은 단일 기판 위에 형성된다. 선택적으로, 모노리식 3차원 메모리 어레이는 또한 단일 기판 내에 적어도 부분적으로 하나 이상의 메모리 층을 가질 수 있다. 비-제한적인 실시예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다. 모노리식 3차원 어레이에서, 어레이의 각 메모리 디바이스 레벨을 구성하는 층은 일반적으로 어레이의 기저(underlying) 메모리 디바이스 레벨의 층 상에 형성된다. 하지만, 모노리식 3차원 메모리 어레이의 인접한 메모리 디바이스 레벨의 층은 공유될 수 있거나, 메모리 디바이스 레벨 사이에 개재된 층을 가질 수 있다.
그런 후에, 다시, 2차원 어레이는 개별적으로 형성될 수 있고, 그런 후에 메모리의 다중 층을 갖는 비-모노리식 메모리 디바이스를 형성하기 위해 함께 패키징될 수 있다. 예를 들어, 비-모노리식 적층된 메모리는 개별적인 기판 상에 메모리 레벨을 형성함으로써, 그런 후에 메모리 레벨을 서로 겹치게 적층함으로써 구성될 수 있다. 기판은 적층 전에 메모리 디바이스 레벨로부터 얇아지거나 제거될 수 있지만, 메모리 디바이스 레벨이 초기에 개별적인 기판 위에 형성될 때, 결과적인 메모리 어레이는 모노리식 3차원 메모리 어레이가 아니다. 추가로, 다중 2차원 메모리 어레이 또는 3차원 메모리 어레이(모노리식 또는 비-모노리식)는 개별적인 칩 상에 형성될 수 있고, 그런 후에 적층된-칩 메모리 디바이스를 형성하기 위해 함께 패키징될 수 있다.
연관된 회로는 일반적으로 메모리 요소의 동작을 위해 그리고 메모리 요소와 통신하기 위해 요구된다. 비-제한적인 실시예로서, 메모리 디바이스는 프로그래밍 및 판독과 같은 기능을 달성하기 위해 메모리 요소를 제어하고 구동하는데 사용된 회로를 가질 수 있다. 이러한 연관된 회로는 메모리 요소와 동일한 기판 및/또는 개별적인 기판 상에 있을 수 있다. 예를 들어, 메모리 판독-기록 동작을 위한 제어기는 개별적인 제어기 칩 및/또는 메모리 요소와 동일한 기판 상에 위치될 수 있다.
이러한 기술이 기재된 2차원 및 3차원의 예시적인 구조에 제한되지 않고, 본 명세서에 기재되고 당업자에 의해 이해된 기술의 사상 및 범주 내에서 모든 관련 메모리 구조를 커버한다는 것을 당업자는 인식할 것이다.
도 2a는 도 1a에서의 BLK0의 구현 실시예에서와 같이 U-형태의 NAND 구현예에서 워드 라인 층(202 및 204)의 실시예를 위에서 본 평면도를 도시한다. 3차원 적층된 메모리 디바이스에서, 메모리 셀은 스택에서 교대로 된 전도성 및 유전층을 통해 연장하는 메모리 홀을 따라 형성된다. 메모리 셀은 일반적으로 NAND 스트링에 배열된다. 각 전도성 층은 하나 이상의 워드 라인 층을 포함할 수 있다. 워드 라인 층은 워드 라인의 실시예이다.
도면은 스택에서 다중 WLL 중의 대표적인 층이다. 또한 도 2c를 참조하면, 스택은 교대로 된 유전 및 전도성 층을 포함한다. 유전층은 DL0 내지 DL25를 포함하고, 예를 들어 SiO2로 만들어질 수 있다. 전도성 층은 백 게이트 층(BGL), 데이터-저장 워드 라인 층(WLL0 내지 WLL19), 더미(비-데이터-저장) 워드 라인 층(DWLLa 및 DWLLb), 및 선택 게이트 층(SGL1, SGL2 및 SGL3)을 포함한다. 워드 라인 층은 층에서 메모리 셀의 게이트를 제어하기 위한 전도성 경로이다. 더욱이, 각 선택 게이트 층은 트랜지스터(예를 들어, SGD 및/또는 SGS 트랜지스터)를 선택하기 위한 전도성 라인을 포함할 수 있다.
도 2a에서의 워드 라인 층은 도 2c에서의 워드 라인 층의 임의의 하나를 나타낼 수 있다. 이들 전도성 층은 도핑된 폴리실리콘, 예를 들어 텅스텐 또는 금속 규화물과 같은 금속을 포함할 수 있다. 5 V 내지 10 V의 전압의 실시예는 드레인- 및 소스-측 열을 연결하는 전도 상태를 유지하기 위해 백 게이트에 인가될 수 있다.
각 블록에 대해, 각 전도성 층은 슬릿(206)에 의해 서로 절연되는 2개의 워드 라인 층(202 및 204)으로 분리될 수 있다. 슬릿은 일반적으로 바닥에서의 에치 정지(stop) 층으로부터 스택의 적어도 상부 층으로 스택에서 수직으로 연장하는 공극을 에칭함으로써, 그런 후에 슬릿을 절연재로 충진함으로써 형성된다. 이것은 스택의 상부 전도층에서의 전하의 축적을 초래할 수 있는 에칭의 유형의 실시예이다. 슬릿(206)은 블록에서 지그재그 패턴으로 연장하는 단일의 연속적인 슬릿이다. 이러한 접근법은, WLL이 독립적으로 구동될 수 있기 때문에 메모리 셀을 제어하는데 있어서 더 큰 융통성을 제공할 수 있다.
각 블록은 스택에서 수직으로 연장하는 메모리 홀 또는 필라(pillar)를 포함하고, NAND 스트링에서와 같이 메모리 셀의 열을 포함한다. 각 원은 워드 라인 층과 연관된 메모리 홀 또는 메모리 셀을 나타낸다. 라인(220)을 따르는 메모리 셀의 열의 실시예는 C0 내지 C11을 포함한다. 열(C0, C3, C4, C7, C8 및 C11)은 각 NAND 스트링의 드레인 측 열을 나타낸다. 열(C1, C2, C5, C6, C9 및 C10)은 각 NAND 스트링의 소스 측 열을 나타낸다. 도면은, 도면에서 우측 및 좌측으로 연장하는 메모리 홀의 더 많은 행이 일반적으로 사용되기 때문에 간략도를 나타낸다. 또한, 도면은 반드시 축적대로 도시되지 않는다. 메모리 셀의 열은 서브-블록과 같은 서브셋으로 배열될 수 있다.
추가로, NAND 스트링은 세트로 배열되는데, 여기서 세트에서의 각 NAND 스트링은 공통 제어 게이트 전압을 갖는 SGD 트랜지스터를 갖는다. 또한 도 2b를 참조하자. 영역(201, 203, 205, 207, 208 및 210) 각각은 NAND 스트링의 세트, 또는 워드 라인 층에서의 메모리 셀의 세트를 나타낸다. 예를 들어, 영역(210)은 NAND 스트링(NS0,..., NS0-14)를 포함한다. 프로그래밍 동작은 NAND 스트링의 한 세트를 수반할 수 있다. 세트에서의 각 NAND 스트링은 프로그래밍을 허용하거나 금지하도록 독립적으로 제어되는 각 비트 라인과 연관될 수 있다.
도면은 축적대로 도시되지 않고, 모든 메모리 열을 보여주지 않는다. 예를 들어, 더 많은 실제적인 블록은 도시된 y 방향으로의 12개의 메모리 열을 가질 수 있지만, 블록에서의 총 384,000개의 메모리 행에 대해 x 방향으로의 32,000개의 메모리 열과 같은 더 많은 수를 가질 수 없다. U-형태의 NAND 스트링을 통해, 192,000개의 NAND 스트링은 이 실시예에 제공된다. 직선 NAND 스트링을 통해, 384,000개의 NAND 스트링은 이 실시예에 제공된다. 열당 24개의 메모리 셀이 있다고 가정하면, 세트에서 384,000 x 24 = 9,216,000개의 메모리 셀이 존재한다.
도 2b는 도 2a와 일치하는 선택 게이트 층 부분의 실시예를 위에서 본 평면도를 도시한다. 하나의 접근법에서, 선택 게이트 층(215)은 개별 SGD 층 부분 또는 라인에서의 WLL과 상이하고, NAND 스트링의 각 세트에 대해 제공된다. 즉, x 방향으로 연장하는 SGD 트랜지스터의 각 단일 행은 개별적으로 제어된다. 즉, NAND 스트링의 각 세트에서의 SGD 트랜지스터의 제어 게이트는 공통적으로 제어된다.
추가로, SGS 층 부분 또는 라인은 NAND 스트링의 인접한 세트에 대해, 하나의 접근법에서 x 방향으로 연장하는 SGS 트랜지스터의 행의 쌍에 대해 제공된다. 선택적으로, 추가 슬릿은, 개별 SGS 층 부분이 x 방향으로 연장하는 SGS 트랜지스터의 단일 행에 대해 제공되도록 사용된다. 따라서, SGS 트랜지스터의 행의 쌍에서 또는 SGS 트랜지스터의 단일 행에서 SGS 트랜지스터의 제어 게이트는 또한 공통적으로 제어된다.
SGS 및 SGD 층 부분은 슬릿(239, 240, 241, 242, 243, 245, 247 및 248)으로 인해 생성된다. 슬릿은 도 2c에서 슬릿(241)의 실시예에 의해 도시된 바와 같이 스택에서 도중에 아래로 연장한다. 영역(227, 228, 229, 232, 233 및 237)은 각각 SGD 층 부분(216, 218, 219, 223, 224 및 226)에서의 SGD 트랜지스터를 나타낸다. 영역(253과 254, 255와 257, 258과 259)은 각각 SGS 층 부분(217, 221 및 225)에서의 SGS 트랜지스터를 나타낸다. 영역(255와 257, 258과 259)은 각각 SGS 층 부분(221 및 225)에서의 SGS 트랜지스터를 나타낸다. 도 2a로부터의 부분(209)은 참고를 위해 반복된다.
선택 게이트 트랜지스터는 NAND 스트링(NS0 내지 NS5)과 연관된다.
도 2c는 라인(220)을 따라 도 2a의 부분(209)의 단면도를 보여주는 스택(231)의 구현예를 도시한다. 이 실시예는 3개의 선택 게이트 층(SGL1, SGL2 및 SGL3)을 포함한다. 이 경우에, 슬릿은 DL22로 아래로 연장하여, 선택 게이트 트랜지스터의 3개의 개별 층은 각 NAND 스트링의 각 열에 형성된다. 스택은 상부(287) 및 하부(238)를 갖는다.
선택 게이트의 전도층은 하나의 접근법에서 메모리 셀의 전도층과 동일한 높이(채널 길이)를 가질 수 있다. 이것은 메모리 디바이스의 제조를 용이하게 한다. 열에서, 개별적인 선택 게이트 트랜지스터는 함께 개별적인 선택 게이트 트랜지스터의 채널 길이의 합인 채널 길이를 갖는 하나의 선택 게이트 트랜지스터와 동등하다. 추가로, 하나의 접근법에서, 열(예를 들어, 층(SGL1, SGL2 및 SGL3))에서의 선택 게이트 트랜지스터는 연결되고, 동작 동안 공통 전압을 수용한다. SGS 트랜지스터는 SGD 트랜지스터와 유사한 구조를 가질 수 있다. 추가로, SGS 및 SGD 트랜지스터는 메모리 셀 트랜지스터와 유사한 구조를 가질 수 있다.
기판은 p-유형일 수 있고, 하나의 접근법에서 상부 선택 게이트 층에 연결되는 접지를 제공할 수 있다. 비아(via)(244)는 C0 및 NS0의 드레인 측을 비트 라인(288)에 연결한다. 비아(262)는 C1 및 NS0의 소스 측을 소스 라인(289)에 연결한다. 백 게이트(263, 264, 265 및 266)는 각각 NS0, NS1, NS2 및 NS3에 제공된다.
영역(D1, D2, D3 및 D4)은 SGD 트랜지스터를 나타내고, 영역(S1, S2, S3 및 S4)은 SGL1에서 SGS 트랜지스터를 나타낸다.
도 3a는 직선 NAND 스트링 구현예에서 도 1a의 블록(BLK0)의 워드 라인 층(304)의 실시예를 위에서 본 평면도를 도시한다. 이 구성에서, NAND 스트링은 하나의 열만을 갖고, 소스-측 선택 게이트는 U-형태의 NAND 스트링에서와 같이 상부 대신에 열의 하부 상에 있다. 더욱이, 블록의 주어진 레벨은 층의 메모리 셀 각각에 연결되는 하나의 WLL을 갖는다. 절연-충진된 슬릿(346, 347, 348, 349 및 350)은 또한, 도핑되지 않은 폴리실리콘 층이 습식 에치에 의해 제거되고 유전체가 교대로 된 유전층을 형성하기 위해 증착될 때 스택을 위한 구조적 지지부를 제공하도록 제조 프로세스에 사용될 수 있다. 점선(305)은 열(C12 내지 C17)을 통해 연장한다. 부분(307)의 라인(305)을 따르는 단면도는 도 3c에 도시된다.
영역(340, 341, 342, 343, 344 및 345)은 NAND 스트링의 각 세트의 메모리 셀(원으로서)을 나타낸다. 예를 들어, 영역(340)은 NAND 스트링(NS0A, ..., NS0A-14)에서의 메모리 셀을 나타낸다. 추가 NAND 스트링은 NS1A, NS2A, NS3A, NS4A 및 NS5A를 포함한다.
대안적으로, 층(304)은 SGS 층을 나타내고, 이 경우에 각 원은 SGS 트랜지스터를 나타낸다.
도 3b는 도 3a와 일치하는 SGD 층(362)의 실시예를 위에서 본 평면도를 도시한다. 슬릿(357, 358, 359, 360 및 361)은 SGD 층을 부분(363, 364, 365, 366, 367 및 368)으로 분리한다. 각 부분은 NAND 스트링의 세트에서 SGD 트랜지스터를 연결한다. 예를 들어, SGD 층 부분(363) 또는 라인은 NAND 스트링(NS0A 내지 NS0A-14)의 세트에서 SGD 트랜지스터를 연결한다. 영역(351, 352, 353, 354, 355 및 356)은 각각 SGD 층 부분(363, 364, 365, 366, 367 및 368)에서 NAND 스트링의 각 세트의 SGD 트랜지스터(원으로서)를 나타낸다. 도 3a로부터의 부분(307)이 또한 반복된다. 선택 게이트 트랜지스터는 NAND 스트링(NS0A 내지 NS5A)과 연관된다.
도 3c는 라인(305)을 따라 도 3a의 부분(307)의 단면도를 보여주는 스택(376)의 구현예를 도시한다. 이 예에서, 3개의 SGD 층, 3개의 SGS 층 및 더미 워드 라인 층(DWLL1 및 DWLL2)이 제공된다. NAND 스트링(NS0A 내지 NS3A)에 대응하는 메모리 셀의 열은 다중-층 스택에 도시된다. 스택은 기판(101), 기판 상의 절연 필름(250), 및 소스 라인(SL0A)의 부분을 포함한다. SGD 라인 서브셋에서의 추가 직선 NAND 스트링은 예를 들어, x-축을 따라, 단면으로 도시된 NAND 스트링 뒤로 연장한다. NS0A는 소스 단부(SEa) 및 드레인 단부(DEa)를 갖는다. 도 3a로부터의 슬릿(346, 347 및 348)이 또한 도시된다. 비트 라인(BL0A)의 부분이 또한 도시된다. 전도성 비아(373)는 DEa를 BL0A에 연결한다. 열은 메모리 홀(MH0 내지 MH4)에 형성된다. 메모리 홀은 원주 형태이고, 적어도 스택의 상부(370)로부터 하부(371)로 연장한다.
소스 라인(SL0A)은 각 NAND 스트링의 소스 단부에 연결된다. SL0A는 또한 x 방향으로 이들 NAND 스트링 뒤에 있는 메모리 스트링의 다른 세트에 연결된다.
워드 라인 층, 예를 들어 WLL0 내지 WLL23과 유전층, 예를 들어 DL0 내지 DL24는 스택에서 교대로 배열된다. SGS 트랜지스터(SGS1a, SGS1b, SGS1c 및 SGS1d)는 SGS1 층에 형성된다.
스택의 영역(246)은 도 4a에서 더 구체적으로 도시된다.
영역(SGD1a, SGD1b, SGD1c 및 SGD1d)은 SGD 트랜지스터를 나타낸다.
도 4a는 메모리 셀(MC1 내지 MC5)을 보여주는 도 3c의 영역(246)의 도면을 도시한다. 다수의 층은 열의 측벽을 따라 그리고 각 워드 라인 층 내에서 증착될 수 있다. 이들 층은 예를 들어, 원자 층 증착을 이용하여 증착되는 산화물-질화물-산화물(O-N-O) 및 폴리실리콘 층을 포함할 수 있다. 예를 들어, 열은 SiN 또는 다른 질화물과 같은 전하-트래핑 층 또는 필름(CTL)(403), 터널 산화물(TNL)(404), 폴리실리콘 바디 또는 채널(CH)(405), 및 유전 코어(DC)(406)를 포함한다. 워드 라인 층은 블록 산화물(BOX)(402), 블록 고-k 물질(401), 배리어 금속(400), 및 제어 게이트로서 W(399)와 같은 전도성 금속을 포함한다. 예를 들어, 제어 게이트(CG0. CG1, CG2, CG3 및 CG4)는 각각 메모리 셀(MC0, MC1, MC2, MC3 및 MC4)에 대해 제공된다. 다른 접근법에서, 금속을 제외한 이들 모든 층은 열에 제공된다. 추가 메모리 셀은 유사하게 열 전체에 형성된다. 메모리 홀에서의 층은 NAND 스트링의 원주 능동 영역(AA)을 형성한다.
선택 게이트 트랜지스터와 데이터-저장 메모리 셀 사이의 하나 이상의 더미 메모리 셀의 이용은 유용한데, 이는 프로그램 교란이 선택 게이트 트랜지스터에 인접하거나 이에 가까이 있는 메모리 셀에 대해 더 클 수 있기 때문이다. 이들 에지 셀은 금지된 NAND 스트링의 선택 게이트 트랜지스터의 전압 상의 제약으로 인해 낮은 양의 채널 부스팅을 갖는다.
메모리 셀이 프로그래밍될 때, 전자는 메모리 셀과 연관되는 CTL의 부분에 저장된다. 이들 전자는 채널로부터 TNL을 통해 CTL로 유입된다. 메모리 셀의 Vth는 저장된 전하의 양에 비례하여 증가한다. 소거 동작 동안, 전자는 채널로 복귀한다.
각 메모리 홀은 블록 산화물 층, 전하-트래핑 층, 터널링 층 및 채널 층을 포함하는 복수의 고리형 층으로 충진될 수 있다. 각 메모리 홀의 코어 영역은 바디 물질로 충진되고, 복수의 고리형 층은 각 메모리 홀에서 WLL과 코어 영역 사이에 있다.
언급된 바와 같이, 기생 셀은 메모리 셀의 프로그래밍 동안 메모리 셀 사이에 형성될 수 있다. 예를 들어, 기생 셀(PC0_1)은 MC0과 MC1 사이에 형성되고, 기생 셀(PC1_2)은 MC1과 MC2 사이에 형성되고, 기생 셀(PC2_3)은 MC2와 MC3 사이에 형성되고, 기생 셀(PC3_4)은 MC3과 MC4 사이에 형성된다.
도 4b는 라인(444)을 따라 도 4a의 영역(246)의 단면도를 도시한다. 각 층은 원통형인 코어 충진재(core filler)를 제외하고 하나의 가능한 접근법에서 링-형태를 갖는다.
도 4c는 메모리 셀(MC0 및 MC1) 사이의 기생 셀(PC0_1)의 형성을 보여주는 도 4a의 NAND 스트링의 부분(410)의 분해도를 도시한다. 전압이 각 워드 라인을 통해 메모리 셀의 제어 게이트에 인가될 때, 전계가 생성된다. MC0에 대해, 전계는 구성요소(490)를 포함하는데, 구성요소(490)는, 전자(471)가 채널(405)로부터 전하-트래핑 층(403)의 영역(470)으로 터널링하도록 한다. 추가적으로, 프린징 전계(492 및 491)가 생성된다. 이들은 제어 게이트에 직접 인접하지 않은 전하-트래핑 층의 영역으로 향하는 전계의 구성요소이다. 예를 들어, 프린징 전계(491)는, 전자(463)가 채널(405)로부터 전하-트래핑 층(403)의 영역(460)으로 터널링하도록 하여, 이를 통해 PC0_1을 형성한다. 유사하게, MC1에 대해, 전계는 구성요소(480)를 포함하는데, 구성요소(480)는, 전자(451)가 채널(405)로부터 전하-트래핑 층(403)의 영역(450)으로 터널링하도록 한다. 프린징 전계(482)는, 전자(461 및 462)가 영역(460)으로 터널링하도록 한다. 추가 프린징 전계(481)는 기생 셀이 MC1 위에 형성되도록 한다.
선택된 워드 라인 상의 메모리 셀이 후속하여 다시 판독될 때, VreadA, VreadB 및 VreadC(도 8a)와 같은 제어 게이트 판독 전압은 메모리 셀에 인가되는 한편, 감지 회로는 메모리 셀이 전도 상태에 있는 지의 여부를 결정한다. 동시에, 판독 통과 전압(Vread)(예를 들어, 8 내지 9 V)은 나머지 워드 라인에 인가된다. 제어 게이트 판독 전압이 일반적으로 판독 통과 전압보다 상당히 더 작기 때문에, 선택된 워드 라인에 인접한 기생 셀은 판독 동작 동안 완전히 전도성이 아닐 것이다. 이것은 업쉬프트된 Vth를 갖는 것으로 나타나는 메모리 셀을 초래한다. 선택된 워드 라인에 인접하지 않은 다른 기생 셀은 전도성일 것인데, 이는 이들 다른 기생 셀이 Vread를 모두 수용하는 워드 라인 사이에 존재하기 때문이다.
도 4d는 M0 및 MC1 상의 통과 전압과 데이터 상태의 다양한 조합을 통해 도 4c의 기생 셀(PC0_1)에 의해 알게 된 전계(Efield)의 크기를 보여주는 표를 도시한다. 워드 라인 프로그래밍 순서가 한번에 하나의 워드 라인씩 소스-측 워드 라인(WLL0)으로부터 드레인 측 워드 라인(WLL22)으로 진행한다고 가정하자. 이 경우에, MC0은 MC1 앞에서 프로그래밍된다. MC0은 MC1의 소스 측 상에 있고, WLL0은 WLL1의 소스 측 상에 있다. MC1은 MC0의 드레인 측 상에 있고, WLL1은 WLL0의 드레인 측 상에 있다. 실시예는 각각 A, B 및 C 상태에 대한 VvA=1, 2 및 3 V의 증명 전압을 이용한다. 또한, 21, 22 및 23 V의 최종 Vpgm은 평균적으로 각각 A, B 및 C 상태에 사용된다. 주어진 데이터 상태에 대해, 몇몇 셀은 더 빠르게 프로그래밍할 것이고, 낮은 최종 Vpgm을 갖고, 몇몇 셀은 더 느리게 프로그래밍할 것이고, 더 높은 최종 Vpgm을 갖는다. PC0_1은 MC1 상의 Vpgm 및 MC1 상의 Vpass에 기초한 제1 시간과, MC1 상의 Vpgm 및 MC0 상의 Vpass에 기초한 제2 시간에 전계를 겪는다.
프로그래밍 동작 동안, A, B 및 C 상태 메모리 셀이 프로그래밍 동작의 제1, 제2 또는 제3 단계에서 각 증명 테스트를 통과하는 시퀀스가 발생한다. 또한 도 10a 내지 도 10e를 참조하자. 그 결과, 차후에-프로그래밍된 워드 라인 상의 통과 전압은 프로그래밍 동작의 단계의 함수로서 설정될 수 있다. 특히, 통과 전압은 각각 제1, 제2 또는 제3 단계에서 최대 레벨, 중간 레벨 또는 최소 레벨로 설정될 수 있다. 이러한 접근법은 다중 중간 레벨을 포함하는 것과 같이 변형될 수 있다.
표는 비대칭 워드 라인 편향 기술에서 가능한 다양한 조합을 식별한다. 표의 처음 3개의 행에서, PC0_1이 제1 시간에 전계를 겪고 MC0에 대한 최종 Vpgm이 21 V일 때, MC1 상의 Vpass는 9 V로 설정되어, 총 전계(Efield)는 30 V이다. 후속하여, 3가지 옵션은 PC0_1이 제2 시간에 전계를 겪을 때 가능하다. MC1이 A, B 또는 C 상태로 프로그래밍되면, 총 전계(Efield)는 각각 28, 29 또는 30 V일 것이다. 각 경우에, 7 V의 낮은 통과 전압은 MC0에 대해 사용되어, 총 전계(Efield)는 PC0_1이 제1 시간에 전계를 겪을 때의 총 전계(Efield) 이하이며, 이를 초과하지 않는다. 그 결과, 현재 선택된 셀(MC1)을 프로그래밍할 때 이전에-프로그래밍된 셀(MC0) 상의 낮은 Vpass의 이용으로 인해, 이전에-프로그래밍된 셀과 현재 선택된 셀 사이의 기생 셀(PC0_1)은 추가로 프로그래밍되지 않는다. 이것은 유리하게 MC0이 다시 판독될 때 MC0의 Vth가 변하지 않는다는 것을 의미한다.
각 메모리 셀은 워드 라인 순서로 프로그래밍될 때 이러한 이점을 다시 경험한다.
표의 다음 3개의 행에서, PC0_1이 제1 시간에 전계를 겪고 MC0에 대한 최종 Vpgm이 22 V일 때, MC1 상의 Vpass는 8 V로 설정되어, 총 전계(Efield)는 다시 30 V가 된다. MC1이 A, B 또는 C 상태로 프로그래밍되면, 총 전계(Efield)는 각각 28, 29 또는 30 V가 될 것이다. 각 경우에, 7 V의 낮은 통과 전압은 MC0에 대해 사용되어, 총 전계(Efield)는 PC0_1이 제1 시간에 전계를 겪을 때의 전계(Efield) 이하이며, 이를 초과하지 않는다.
표의 마지막 3개의 행에서, PC0_1이 제1 시간에 전계를 겪고 MC0에 대한 최종 Vpgm이 23 V일 때, MC1 상의 Vpass는 7 V로 설정되어, 총 전계(Efield)는 다시 30 V가 된다. MC1이 A, B 또는 C 상태로 프로그래밍되면, 총 전계(Efield)는 각각 28, 29 또는 30 V가 될 것이다. 각 경우에, 7 V의 낮은 통과 전압은 MC0에 대해 사용되어, 총 전계(Efield)는 PC0_1이 제1 시간에 전계를 겪을 때의 전계(Efield) 이하이며, 이를 초과하지 않는다.
프로그래밍이 PC0_1에 인접하지 않은 워드 라인에 대해 발생할 때, PC0_1이 인접한 워드 라인 상의 통과 전압에 기초한 전계를 겪을 것이라는 것이 주지된다. 이러한 전계는, 통과 전압이 임의의 최종 프로그램 전압보다 낮기 때문에 PC0_1이 현재 프로그래밍된 워드 라인에 인접할 때 경험하는 임의의 전계보다 낮을 것이다.
메모리 디바이스가 프로그램-소거 사이클을 축적할 때, 메모리 셀의 프로그래밍 속도는 증가할 수 있어서, 최종 Vpgm은 더 낮아지게 된다. 하지만, 이것은 상이한 데이터 상태에 대해 균일하게 발생하도록 예상되어, 프레쉬(fresh) 메모리 디바이스에 사용된 것과 동일한 통과 전압이 기생 셀의 프로그래밍을 피하거나 최소화하는 동일한 결과를 계속해서 발생시킬 것이다.
도 5a는 도 1b의 메모리 구조(126)에서의 메모리 셀의 2D 실시예인 플랫 제어 게이트 및 전하-트래핑 영역을 포함하는 메모리 셀의 워드 라인 방향으로의 단면도를 도시한다. 이것은, 통과 전압이 프로그램 교란을 감소시키기 위해 프로그래밍 동안 최적화될 수 있는 3D 메모리 디바이스에 대한 하나의 대안이다. 전하-트래핑 메모리는 NOR 및 NAND 플래쉬 메모리 디바이스에 사용될 수 있다. 이 기술은 전자를 저장하기 위해 도핑된 다결정 실리콘과 같은 전도체를 이용하는 플로팅-게이트 MOPSFET 기술과 대조적으로 전자를 저장하기 위해 SiN 필름과 같은 절연체를 이용한다. 실시예로서, 워드 라인(WL)(524)은 각 채널 영역(506, 516 및 526)을 포함하는 NAND 스트링 양단으로 연장한다. 워드 라인의 부분은 제어 게이트(502, 512 및 522)를 제공한다. 인터-폴리 유전(IPD) 층(528), 전하-트래핑 층(504, 514 및 521), 폴리실리콘 층(505, 515 및 525) 및 터널 산화물(TOx) 층(509, 507 및 508)은 워드 라인 아래에 존재한다. 각 전하-트래핑 층은 각 NAND 스트링에서 연속적으로 연장한다.
메모리 셀(500)은 제어 게이트(502), 전하-트래핑 층(504), 폴리실리콘 층(505) 및 채널 영역(506)의 부분을 포함한다. 메모리 셀(510)은 제어 게이트(512), 전하-트래핑 층(514), 폴리실리콘 층(515), 및 채널 영역(516)의 부분을 포함한다. 메모리 셀(520)은 제어 게이트(522), 전하-트래핑 층(521), 폴리실리콘 층(525) 및 채널 영역(526)의 부분을 포함한다.
추가로, 플랫 제어 게이트는 플로팅 게이트 주위를 감싸는 제어 게이트 대신에 사용될 수 있다. 하나의 장점은, 전하-트래핑 층이 플로팅 게이트보다 더 얇게 만들어질 수 있다는 것이다. 추가적으로, 메모리 셀은 함께 더 가까이 위치될 수 있다.
도 5b는 플랫 제어 게이트 및 전하-트래핑 층을 갖는 NAND 스트링(530)을 보여주는 도 5a에서의 라인(559)을 따르는 단면도를 도시한다. NAND 스트링(530)은 SGS 트랜지스터(531), 저장 요소(500, 532, ..., 533 및 534)의 실시예, 및 SGD 트랜지스터(535)를 포함한다. 메모리 셀(500)은 제어 게이트(502) 및 전하-트래핑 층(504) 위의 IPD 부분(528), 폴리실리콘 층(505) 및 터널 산화물 층(509)을 포함한다. 메모리(532)는 제어 게이트(536) 및 전하-트래핑 층(504) 위의 IPD 부분(537), 폴리실리콘 층(505) 및 터널 산화물 층(509)을 포함한다.
제어 게이트 층은 폴리실리콘일 수 있고, 터널 산화물 층은 예를 들어, 실리콘 산화물일 수 있다. IPD 층은 제어 게이트 층과 전하-트래핑 또는 전하 저장 층 사이의 결합비를 증가시키는데 도움을 주는 AlOx 또는 HfOx와 같은 고-k 유전체의 스택일 수 있다. 전하-트랩 층은 예를 들어 실리콘 질화물과 산화물의 혼합물일 수 있다. 플로팅 게이트 메모리 셀과 플랫 메모리 셀 사이의 차이는 전하 저장 층의 높이이다. 일반적으로 플로팅 게이트 높이는 약 100 nm일 수 있는 한편, 전하-트랩 층은 3 nm만큼 작을 수 있고, 폴리실리콘 층은 약 5 nm일 수 있다.
SGD 및 SGS 트랜지스터는 저장 요소와 동일한 구성을 갖지만, 전류가 금지된 NAND 스트링에서 차단(cutoff)되는 것을 보장하기 위해 더 긴 채널 길이를 갖는 구성을 갖는다.
도 5c는 기생 셀(PC1)의 형성을 보여주는 도 5b의 NAND 스트링의 부분(540)의 분해도를 도시한다. 전하-트래핑 층(504)은 각각 메모리 셀(500 및 532) 바로 아래에 있고 이에 인접한 영역(541 및 543)과, 각각 메모리 셀(500 및 532)로부터 프린징 전계(544 및 545)로 인해 기생 셀을 형성하는 영역(PC1)을 포함한다.
도 6a는 차후에-프로그래밍된 워드 라인(WLn+1) 상의 메모리 셀의 데이터 상태의 함수로서 프로그램 교란으로 인해 선택된 워드 라인(WLn) 상의 메모리 셀의 Vth에서의 증가를 보여주는 플롯을 도시한다. 실선은, 동일한 통과 전압이 프로그래밍 동작 전체에 프로그래밍되는 워드 라인에 인접한 워드 라인 상에서 사용되는 대칭 부스팅을 나타낸다. 점선은, 변형된 통과 전압이 도 4d와 연계하여 기재된 것과 같이 프로그래밍되는 워드 라인에 인접한 워드 라인 상에서 사용되는 비대칭 부스팅을 나타낸다. 변형된 통과 전압은, 기생 셀이 초기에 통과 전압과 최종 Vpgm의 제1 조합에 기초하여 프로그래밍된다는 것과, 통과 전압과 최종 Vpgm의 제2 조합이 제1 조합보다 더 높은 전계를 제공하지 않는 것을 보장함으로써 추가 프로그래밍이 회피될 수 있다는 관찰에 기초하여 설정된다.
대칭 부스팅의 경우에 대해, WLn 상의 메모리 셀이 데이터 상태로 프로그래밍된 후에, 메모리 셀은 WLn+1 상의 메모리 셀이 더 높은 데이터 상태로 프로그래밍된 후에 Vth에서의 증가를 경험한다. 이것은 기생 셀의 존재와 상관없이 워드 라인 사이에 넓은 및 작은 공간을 갖는 메모리 디바이스에 대해 적용된다.
플롯(603)을 참조하면, 대칭 부스팅을 통해, 소거된(E) 상태로 남아있는 WLn 상의 메모리 셀은, WLn+1 상의 메모리 셀이 A, B 또는 C 상태로 프로그래밍될 때(WLn+1 상의 메모리 셀이 E 상태에 남아있을 때는 제외) Vth에서의 증가를 경험한다.
플롯(602 및 602a)을 참조하면, 대칭 부스팅을 통해, A 상태로 프로그래밍되는 WLn 상의 메모리 셀은, WLn+1 상의 메모리 셀이 B 또는 C 상태로 프로그래밍될 때(WLn+1 상의 메모리 셀이 A 상태로 프로그래밍되거나 소거된(E) 상태로 남아있을 때는 제외) Vth에서의 증가를 경험한다.
플롯(601 및 601a)을 참조하면, 대칭 부스팅을 통해, B 상태로 프로그래밍되는 WL 상의 메모리 셀은, WLn+1 상의 메모리 셀이 C 상태로 프로그래밍될 때(WLn+1 상의 메모리 셀이 A 상태로 프로그래밍되거나 소거된(E) 상태로 남아있을 때는 제외) Vth에서의 증가를 경험한다.
WLn 상의 메모리 셀의 Vth에서의 증가의 경사도는 워드 라인 상의 공간이 더 작을 때 더 높다.
플롯(600)을 참조하면, 대칭 또는 비대칭 부스팅을 통해, C 상태로 프로그래밍되는 WLn 상의 메모리 셀은, WLn+1 상의 메모리가 프로그래밍될 때 Vth에서의 증가를 경험하지 않는데, 이는 WLn+1 상의 메모리 셀이 더 높은 상태로 프로그래밍될 수 없기 때문이고, C 상태가 이 실시예에서 가장 높은 상태이기 때문이다.
비대칭 부스팅의 경우에 대해, WLn 상의 메모리 셀이 데이터 상태로 프로그래밍된 후에, 메모리 셀은, WLn+1 상의 메모리 셀이 더 높은 데이터 상태로 프로그래밍된 후에도 Vth에서의 증가를 경험하지 않는다. 이것은 WLn 상의 메모리 셀의 각각 A 및 B 상태에 대한 플롯(602b 및 601b)에 의해 도시된다. 플롯(603a)을 참조하면, WLn 상의 E 상태에서의 메모리 셀은 대칭 부스팅과 비교하여 비대칭 부스팅을 통해 Vth에서의 업쉬프트의 감소된 양을 경험할 것이다. 언급된 바와 같이, E 상태에서의 셀은 프로그래밍되지 않으므로, E 상태 셀의 어느 한 측부 상에서 인접한 기생 셀에서 Vth에서의 증가를 보상할 수 없다. 하지만, WLn과 WLn+1 사이의 기생 셀의 Vth에서의 증가는 본 명세서에 기재된 비대칭 부스팅의 이용에 의해 감소될 수 있다.
도 6b는 이전에-프로그래밍된 워드 라인(WLn-1) 상의 메모리 셀의 데이터 상태의 함수로서 선택된 워드 라인(WLn) 상의 소거된 상태 메모리의 Vth에서의 증가의 플롯을 도시한다. 실선을 갖는 플롯(604)은 대칭 부스팅의 경우를 보여주고, 점선을 갖는 플롯(604a)은 비대칭 부스팅의 경우를 보여준다. 기생 셀은, 기생 셀이 WLn과 WLn+1 사이, 또는 WLn과 WLn-1 사이에 있는 지의 여부에 상관없이 유사하게 WLn 상의 소거된 상태 셀의 Vth에 영향을 미친다. 소거된 상태 셀의 총 업쉬프트는 대칭 부스팅을 통한 플롯(603 및 604)의 합, 또는 비대칭 부스팅을 통한 플롯(603a 및 604a)의 합과 동일하다.
도 7은 도 2c, 도 3c 및 도 5b의 메모리 디바이스와 일치하는 NAND 스트링의 회로도를 도시한다. NAND 스트링(NS0A)의 실시예는 SGD 트랜지스터(701, 702 및 703), 드레인-측 더미 메모리 셀(704), 데이터-저장 메모리 셀(705, ..., 706, 706, 708, ..., 709), 소스-측 더미 메모리 셀(710), 및 SGS 트랜지스터(711, 712 및 713)를 포함한다. 비트 라인(715)은 NAND 스트링의 드레인 단부를 감지 회로(700)에 연결하고, 이것은 선택 게이트 트랜지스터 및 메모리 셀을 수반하는 동작 동안 NAND 스트링을 감지하는데 사용된다. 소스 라인(714)은 NAND 스트링의 소스 단부에 연결된다. 전압 구동기는 도시된 전압을 제공하는데 사용될 수 있다. 예를 들어, Vsg는 서로 연결되는 SGD 트랜지스터의 제어 게이트와, 서로 연결되는 SGS 트랜지스터의 제어 게이트에 인가된다. Vsg는 또한 더미 메모리 셀(704 및 710)에 인가될 수 있다. Vbl은 비트 라인 전압이고, Vsl은 소스 라인 전압이다.
유사한 회로도는 잔여 선택 게이트 트랜지스터 및 더미 메모리 셀을 생략함으로써 도 5b의 NAND 스트링(530)에 대해 제공될 수 있다.
이 실시예에서, 메모리 셀(707)은 프로그래밍을 위해 선택되고, Vpgm을 수용하는 선택된 워드 라인(WLLn)에 연결된다. 메모리 셀(708)은 Vpass2를 수용하는 워드 라인(WLLn-1)에 연결되는 인접한 이전에-프로그래밍된 메모리 셀이다. 메모리 셀(706)은 Vpass1을 수용하는 워드 라인(WLLn+1)에 연결되는 인접한 차후에-프로그래밍된 메모리 셀이다. WLL0 내지 WLLn-2와 WLLn+2 내지 WLL22를 포함하는, WLLn에 인접하지 않는 나머지 워드 라인은 공칭 통과 전압(Vpass_nom)을 수용할 수 있고, 이것은 Vpass1 및 Vpass2로부터 개별적으로 최적화될 수 있다.
도 8a는 소거된 상태 및 3개의 프로그래밍된 상태가 있는 구현 실시예에서 메모리 셀의 프로그래밍 동안 임계 전압 분배를 도시한다. 수평축은 Vth를 도시하고, 수직축은 다수의 메모리 셀을 도시한다. 메모리 셀은 초기에 Vv_erase의 증명 전압과 연관되는 소거된 상태 Vth 분배(800)를 갖고, 각각 VvA, VvB 및 VvC의 증명 전압을 이용하여 각각 Vth 분배(810, 820 및 830)에 의해 표현된 A, B 또는 C 목표 데이터 상태로 후속하여 프로그래밍된다. VreadA, VreadB 및 VreadC의 판독 레벨이 또한 도시된다. 전압(Vread)은 프로그래밍 동작의 증명 동작뿐 아니라 프로그래밍 동작이 완료된 후 데이터의 재 판독을 포함하는 판독 동작 동안 모든 선택되지 않은 워드 라인에 인가될 수 있다. 이 도면은 프로그램 교란 없이 이상적인 상황을 나타낸다.
도 8b는, WLn+1 상의 통과 전압(Vpass1)이 프로그래밍 동작 동안 WLn-1 상의 통과 전압(Vpass2)과 동일한 대칭 부스팅 경우에 프로그램 교란으로 인해 도 8a의 임계 전압 분배의 확장을 도시한다. 프로그램 교란은 일반적으로 Vth 분배의 상부 테일(upper tail)을 증가시킨다. 실선으로 도시된 Vth 분배(800, 810 및 820)는 점선으로 도시된 분배(801, 811 및 821)로 각각 전이한다. C 상태는 일반적으로 프로그램 교란을 경험하지 않는다.
도 8c는, WLn+1 상의 통과 전압(Vpass1)이 WLn-1 상의 통과 전압(Vpass2)을 초기에 초과하고 후속하여 프로그래밍 동작 동안 감소하는 비대칭 부스팅 경우에 프로그램 교란으로 인해 도 8a의 임계 전압 분배의 확장에서의 감소를 도시한다. 도 10b 내지 도 10e를 참조하라. Vth 분배(802)는 Vth 분배(800)보다 넓지만, Vth 분배(801)가 도 8b에서의 Vth 분배(800)보다 넓은 양보다 더 작은 양만큼 넓다. 프로그래밍된 상태에 대한 Vth 분배는 유리하게 확장되지 않는다.
도 8d는 dVpass=Vpass1-Vpass2의 함수로서 WLn 상의 상이한 프로그래밍된 데이터 상태에 대한 Vth 업쉬프트에서의 감소를 보여주는 플롯을 도시한다. 수평축은 dVpass를 도시하고, 수직축은 WLn+1 상의 메모리 셀의 세트의 프로그래밍 이후에 WLn 상의 메모리 셀의 세트의 Vth 분배의 업쉬프트 또는 확장을 도시한다. 플롯(840)은, Vpass가 증가하고 비-제로 값에서 평평하게 될 때 E 상태 셀에 대한 Vth 업쉬프트가 감소하는 것을 표시한다. 플롯(841 및 842)은, dVPass가 도 8c와 일치하는 dVpass_max의 최적 값으로 증가할 때 각각 A 또는 B 상태 셀에 대한 Vth 업쉬프트가 제로로 감소한다는 것을 나타낸다. dVpass_max는 예를 들어 약 2 내지 4 V일 수 있다.
도 9는 통과 전압을 최적화함으로써 프로그램 교란을 최소화하는 메모리 셀에 대한 프로그래밍 동작의 실시예를 도시한다. 단계 900는 워드 라인의 세트에 연결된 메모리 셀의 세트에 대한 프로그램 동작을 시작한다. 단계 901는 프로그래밍을 위한 워드 라인(WLn)을 선택한다. 단계(902)는 Vpgm을 초기화한다. 단계 903는 WLn+1 상의 Vpass1 및 WLn-1 상의 Vpass2를 설정한다. 이 단계는 다양한 기준에 기초될 수 있다. 예를 들어, 단계 903a는 현재 프로그램 루프 수를 결정한다. Vpass1은 현재 프로그램 루프 수가 비교적 낮을 때 비교적 더 높을 수 있다. Vpass1은 초기에 최대 레벨에서 고정될 수 있고, 후속하여 프로그래밍 동작 동안 점차 더 작아질 수 있다. Vpass1은, 현재 프로그램 루프 수가 임계 카운트를 초과할 때 점차 더 작아지기 시작할 수 있다. 도 10a 내지 도 10e를 참조하자. 이러한 접근법은 Vpass1 및, 선택적으로 Vpass2로 교차 참조된 프로그램 루프 수의 표를 저장함으로써 구현될 수 있어서, 각 프로그램 루프에 대한 통과 전압이 미리 결정된다.
단계 903b는 증명되는 현재 데이터 상태를 결정한다. Vpass1은, 증명되는 현재 데이터 상태가 비교적 낮을 때 비교적 높을 수 있다. 이러한 접근법은 Vpass1 및 선택적으로 Vpass2로 교차 참조된 데이터 상태의 표를 저장함으로써 구현될 수 있다. 이러한 접근법은 적응성인데, 이는 주어진 데이터 상태를 증명하는데 사용되는 규정된 프로그램 루프가 프로그래밍 속도와 같은 인자에 기초하여 변할 수 있기 때문이다. 예를 들어, Vpass1은, A 상태 셀이 증명될 때 초기에 최대 레벨로 고정될 수 있고, 후속하여 B 상태 셀이 증명될 때 점차 더 작아질 수 있다.
단계 903c는 WLn 상의 메모리 셀의 프로그래밍 진행을 모니터링하는 것을 포함한다. 예를 들어, Vpass1에서의 감소는, A 상태 셀의 전부, 또는 규정된 대부분이 증명 테스트를 통과할 때 개시될 수 있다. Vpass1에서의 추가 감소는 증명 테스트를 통과하는 B 상태 셀의 전부, 또는 규정된 대부분에 기초하여 개시될 수 있다. 도 10b를 참조하자. 또는, Vpass1에서의 추가 다수의 감소는 증명 테스트를 통과하는 B 및/또는 C 상태 셀의 상이한 부분(예를 들어, 25%, 50%, 75%)에 기초하여 개시될 수 있다. 도 10c 및 도 10d를 참조하자. 이 접근법은 Vpass1 및 선택적으로 Vpass2에 교차 참조된 증명 테스트를 통과하는 메모리 셀의 임계 카운트의 표를 저장함으로써 구현될 수 있다. 각 프로그램-증명 반복에서, 카운트는 증명 테스트를 겪는 하나 이상의 데이터 상태에 대한 증명 테스트를 통과하는 셀의 수로 얻어질 수 있다. Vpass1(또는 Vpass2)를 조정하기 위한 결정은, 카운트가 임계 카운트를 초과하는 지의 여부에 기초하여 이루어질 수 있다.
단계 904는 동시에 Vpgm을 선택된 워드 라인(WLn)에 인가하고, Vpass1을 인접한 차후에-프로그래밍된 워드 라인(WLn+1)에 인가하고, Vpass2를 인접한 이전에-프로그래밍된 워드 라인(WLn-1)에 인가하고, Vpass_nom을 나머지 워드 라인에 인가한다. 단계 905는 대응하는 증명 테스트 또는 테스트들을 증명하고 수행하기 위해 하나 이상의 현재 데이터 상태를 결정한다. 예를 들어, 도 10a에서, A 상태 셀은 프로그램 루프 1 내지 4에서 증명되고, B 상태 셀은 프로그램 루프 4 내지 7에서 증명되고, C 상태 셀은 프로그램 루프 7 내지 10에서 증명된다.
결정 단계 906는, 증명 테스트 또는 테스트들이 현재 데이터 상태 또는 상태들에 대해 통과되는 지를 결정한다. 예를 들어, 데이터 상태에 대한 증명 테스트는, 그러한 데이터 상태로 프로그래밍될 메모리 셀의 전부, 또는 상당히 대부분, 예를 들어 90 내지 95%가 증명 테스트를 통과하였을 때 통과될 수 있다. 메모리 셀은, 증명 전압이 워드 라인을 통해 제어 게이트에 인가될 때 증명 테스트를 통과하고, 메모리 셀은 감지 회로에 의해 비-전도상태에 있는 것으로 결정된다. 이 경우에, 메모리 셀의 Vth는 증명 전압을 초과한다. 결정 단계 906가 거짓(false)이면, 다음 프로그램 루프(프로그램-증명 반복)가 수행된다. 이 경우에, Vpgm는 단계 910에서 증분되고, 단계 903가 반복된다. 결정 단계 906가 참(true)이면, 결정 단계 907는 워드 라인에 대해 프로그래밍이 완료되었는지이 있는 지의 여부를 결정한다. 결정 단계 907가 거짓이면, 다음 프로그램 루프는 수행되고, Vpgm은 단계 910에서 증분된다. 결정 단계 907가 참이면, 결정 단계 908는 프로그래밍할 다른 워드 라인이 존재하는지 결정한다. 결정 단계 908가 거짓이면, 프로그래밍 동작은 단계 909에서 종료한다. 결정 단계 908가 참이면, 새로운 워드 라인은 단계 901에서 프로그래밍되도록 선택된다.
도 10a는 도 9의 프로그래밍 동작과 일치하는 복수의 프로그램-증명 반복을 도시한다. 수평축은 프로그램 루프 수를 도시하고, 수직축은 제어 게이트 또는 WLn 상의 워드 라인 전압, 선택된 워드 라인을 도시한다. 일반적으로, 프로그래밍 동작은 연속적인 프로그램-증명 반복을 포함한다. 각 프로그램-증명 반복은, 프로그램 전압이 선택된 워드 라인을 통해 메모리 셀의 제어 게이트에 인가되는 프로그램 부분을 갖고, 뒤이어 하나 이상의 증명 전압이 메모리 셀의 제어 게이트에 인가되면서, 메모리 셀의 적어도 몇몇이 감지되는 증명 부분을 갖는다.
전압 파형(1000)은 일련의 프로그램 전압 또는 프로그램 펄스(PP1 내지 PP10) 및 증명 전압을 도시한다. 하나 또는 2개의 증명 전압은 프로그래밍 단계 및 증명되는 대응하는 목표 데이터 상태에 기초하여 실시예로서 각 프로그램 전압 뒤에 제공된다. 0 V는 프로그램과 증명 전압 사이에서 선택된 워드 라인에 인가될 수 있다. 예를 들어, 프로그램 루프(1010)의 제1 세트(프로그램 루프 1 내지 4) 동안, 예를 들어, 하나 이상의 초기 프로그램-증명 반복 동안, A 상태 셀은 증명 펄스(VPa)의 실시예에 의해 표시된 VvA를 이용하여 증명 테스트를 겪는다. 프로그램 루프(1020)의 제2 세트(프로그램 루프 4 내지 7) 동안, 예를 들어 하나 이상의 중간 프로그램-증명 반복 동안, B 상태 셀은 증명 펄스(VPb)의 실시예에 의해 표시된 VvB를 이용하여 증명 테스트를 겪는다. 프로그램 루프(1030)의 제3 세트(프로그램 루프 7 내지 10) 동안, 예를 들어 하나 이상의 최종 프로그램-증명 반복 동안, C 상태 셀은 증명 펄스(VPc)의 실시예에 의해 표시된 VvC를 이용하여 증명 테스트를 겪는다. 루프 10은 최종 프로그램-증명 반복을 나타낸다. 프로그램 전압은 제1 루프 이후에 각 프로그램 루프에서 승압(stepped up)된다. 이것은 증분 스텝 펄스 프로그래밍(ISPP)의 실시예이다.
추가로, A 및 B 상태의 증명은 프로그램 루프 4에서 중첩되고, 여기서 A 및 B 상태 셀은 파형(VPab)의 실시예에 의해 표시된 바와 같이 각각 VvA 및 VvB를 이용하여 증명 테스트를 겪는다. B 및 C 상태의 증명은 프로그램 루프 7에서 중첩되고, 여기서 B 및 C 상태 셀은 파형(VPbc)의 실시예에 의해 표시된 바와 같이, 각각 VvB 및 VvC를 이용하여 증명 테스트를 겪는다.
하나 이상의 중간 프로그램-증명 반복 및 하나 이상의 최종 프로그램-증명 반복은 하나 이상의 초기 프로그램-증명 반복 이후에 있는 후속 프로그램-증명 반복의 부분이다.
하나의 접근법에서, 데이터 상태는 미리 결정된 프로그램 루프에서 증명된다(예를 들어, A 상태, A 및 B 상태, B 상태, B 및 C 상태와 C 상태는 각각 프로그램 루프 1 내지 3, 4, 5 내지 6, 7 및 8 내지 10에서 증명된다). 다른 접근법에서, 데이터 상태의 셀의 증명은 미리 결정된 프로그램 루프에서 시작하지만, 증명은, 그러한 데이터 상태의 메모리 셀 셀들의 전부, 또는 거의 전부가 각 증명 테스트(예를 들어, A 상태, B 상태 및 C 상태에 대한 증명은 각각 프로그램 루프 1, 4 및 7에서 시작한다)를 통과하는 프로그램 루프까지 계속된다. 다른 접근법에서, 데이터 상태의 셀의 증명은 낮은 데이터 상태의 셀의 프로그래밍 진행에 기초하여 시작한다. 예를 들어, B 상태의 셀의 증명은, A 상태의 메모리 셀의 규정된 부분(예를 들어, 80%)이 각 증명 테스트(예를 들어, A 상태 셀의 80%는, B 상태의 증명이 프로그램 루프 4에서 시작하도록 프로그램 루프 3에서 증명 테스트를 통과한다)를 통과하였을 때 시작할 수 있다. 다른 접근법도 가능하다.
일반적으로, 주어진 데이터 상태의 대부분의 메모리 셀은 작은 범위의 프로그램 루프에서 증명 테스트를 통과하는 한편, 주어진 데이터 상태의 더 느린 셀은 차후 프로그램 루프에서 증명 테스트를 통과할 것이고, 주어진 데이터 상태의 더 빠른 셀은 더 이른 프로그램 루프에서 증명 테스트를 통과할 것이다. 예를 들어, 대부분의 A 상태 셀은 프로그램 루프 2 및 3에서 증명 테스트를 통과하는 한편, 더 느린 A 상태 셀은 프로그램 루프 4에서 증명 테스트를 통과할 것이고, 더 빠른 A 상태 셀은 프로그램 루프 1에서 증명 테스트를 통과할 것이다.
상기 기술은 추가 데이터 상태, 예를 들어 8개 또는 16개의 데이터 상태가 있는 경우로 확장될 수 있다. 예를 들어, 8개의 데이터 상태(A 내지 G)를 통해, 수 개의 단계는 프로그래밍 동작에서 가능하다. 예를 들어, 동시에 증명되는 상태의 이들 그룹을 포함하는 5개의 단계가 사용될 수 있다: ABC, BCD, CDE, DEF 및 EFG. 다른 예는 ABCD, CDEF 및 EFG이다. 많은 다른 예가 가능하다.
도 10b는, Vpass1의 감소하는 레벨이 WLn+1 상에서 사용되고 Vpass2의 고정된 레벨이 WLn-1 상에서 사용되는 도 10a와 일치하는 통과 전압의 하나의 실시예를 도시한다. 도 10b 내지 도 10e의 수평축은 루프 수를 나타내고, 도 10a의 수평축과 정렬된다. 수직축은 통과 전압 레벨을 도시하고, 증명 전압(VvA, VvB 및 VvC) 및 Vpass_nom의 공칭 통과 전압을 도시한다. Vpass_nom은 하나의 접근법에서 Vpass1_max와 동일할 수 있지만, 일반적으로 Vpass1 및 Vpass2와 독립적으로 최적화될 수 있다.
Vpass1은, A 상태 셀이 증명되는 동안, 초기 프로그램-증명 반복 동안 초기에 최대 레벨(Vpass1_max)(라인(1040))에 있다. Vpass1은, 그런 후에 B 상태 셀이 증명되는 동안, 하나 이상의 중간 프로그램-증명 반복 동안 중간 레벨(Vpass1_int)(라인(1041))로 강압(step down)된다. Vpass1은 이 때 강압될 수 있는데, 이는 기생 셀을 포함하는 연관된 NAND 스트링이 추가 프로그래밍으로부터 방해되는 한편, 선택된 워드 라인 상의 나머지 B 및 C 상태 셀이 계속해서 프로그래밍되도록 A 상태 셀의 전부 또는 대부분의 프로그래밍이 완료되었기 때문이다. Vpass1_int와 Vpass2 사이의 차이는 B 상태 셀의 프로그램 교란을 회피할 정도로 충분하다.
그런 후에 Vpass1은, C 상태 셀이 증명되는 동안, 하나 이상의 최종 프로그램-증명 반복 동안 최종 최소 레벨(Vpass_min)(라인(1042))로 강압된다. 그런 후에 Vpass1은 이 때 최소까지 강압될 수 있는데, 이는 B 상태 셀의 전부 또는 대부분의 프로그램이 완료되었기 때문이다. Vpass1_min은 예를 들어 Vpass2와 동일할 수 있거나, 약간 더 높을 수 있는데, 이는 C 상태 셀이 일반적으로 Vth 확장에 저항성이 있기 때문이다. Vpass1은 복수의 프로그램-증명 반복(프로그램 루프 1 내지 10)의 복수의 최종 프로그램-증명 반복 동안 고정된 최소치로 유지될 수 있다. Vpass1은 프로그램 전압 중 적어도 2개 동안 고정된 최소치로 유지될 수 있다.
Vpass2는 Vpass_min과 동일하거나, 이에 가까운 고정된 레벨(라인 1043)로 유지될 수 있다. 이러한 접근법은 바람직한데, 이는 Vpass1이 최소 레벨로 제공되는 한편, Vpgm이 가장 높은 레벨에 도달하기 때문이다. 그러므로, Vpass1+Vpgm에 비례하는 총 전계는, 만일 Vpass1이 Vpass1_max로 유지된다면 더 작다. 그 결과, E 상태 셀에 인접한 기생 셀의 프로그래밍은 특히 감소된다.
이 예에서, 후속하는 프로그램-증명 반복(프로그램 루프 5 내지 10)은, 제1 통과 전압이 제1 감소된 레벨(Vpass_int)에 고정되는 프로그램-증명 반복(루프 5 내지 7)을 포함하고, 뒤이어 제1 통과 전압이 제1 감소된 레벨 아래의 제2 감소된 레벨(Vpass1_min)에 고정되는 프로그램-증명 반복(루프 8 내지 10)을 포함한다.
하나의 접근법에서, 복수의 목표 데이터 상태의 가장 낮은 목표 데이터 상태(예를 들어, A 상태 셀의 90 내지 95%)로 프로그래밍될 메모리 셀의 규정된 부분이 증명 테스트를 통과하였는지에 대한 결정이 이루어질 때, 제1 통과 전압 및 차이(dVpass)는 점차 더 작아지기 시작한다. 예를 들어, A 상태 셀의 95% 이상은 프로그램 루프 4에서 증명 테스트를 통과할 수 있어서, Vpass1은 프로그램 루프 5에서 더 작아지게 된다.
다른 접근법에서, 복수의 프로그램-증명 반복의 미리 결정된 수의 프로그램-증명 반복(예를 들어, 4)이 수행된 후에, 제1 통과 전압 및 차이는 점차 더 작아지기 시작한다.
도 10c는, Vpass1의 감소하는 레벨이 WLn+1 상에서 사용되고 Vpass2의 고정된 레벨이 WLn-1 상에서 사용되는 도 10a와 일치하는 통과 전압의 다른 예를 도시한다. Vpass1은, A 상태 셀이 증명되는 동안, 초기 프로그램-증명 반복 동안 초기에 Vpass_max(라인(1050))에 있다. 그런 후에 Vpass1은, B 상태 셀이 증명되는 동안, 하나 이상의 중간 프로그램-증명 반복 동안 다중 중간 레벨(라인(1051, 1052 및 1053))으로 강압된다. 이 예에서, Vpass는 중간 프로그램-증명 반복의 각 프로그램 증명 반복을 통해 강압된다. 그런 후에 Vpass1은 C 상태 셀이 증명되는 동안 하나 이상의 최종 프로그램-증명 반복 동안 Vpass1_min(라인(1054))으로 강압되고, 프로그램 증명 반복 동안 그러한 최소 레벨로 고정된다. Vpass2(라인(1055))는 Vpass_min과 동일한 고정된 레벨로 유지될 수 있다. 이러한 접근법은 도 10b에서보다 프로그래밍 동작에서보다 Vpass1을 더 이르게 낮춰서, 프린징 전계의 크기가 더 이르게 감소된다.
도 10d는, Vpass1의 감소하는 레벨이 WLn+1 상에서 사용되고 Vpass2의 고정된 레벨이 WLn-1 상에서 사용되는 도 10a와 일치하는 통과 전압의 추가 실시예를 도시한다. Vpass1은, A 상태 셀이 증명되는 동안 초기 프로그램-증명 반복 동안 초기에 Vpass1_max(라인(1060))에 있다. 그런 후에 Vpass1은 B 상태 셀이 증명되는 동안, 하나 이상의 중간 프로그램-증명 반복 동안 다중 중간 레벨(라인(1061, 1062 및 1063)으로 강압된다. 이 예에서, Vpass는 중간 프로그램-증명 반복의 각 프로그램 증명 반복을 통해 강압된다. 그런 후에 Vpass1은 C 상태 셀이 증명되는 동안 하나 이상의 최종 프로그램-증명 반복 동안 추가 단계에서의 Vpass1_min(라인(1064), 라인(1065) 및 라인(1066))으로 강압된다. 이 예에서, Vpass는 중간 최종 프로그램-증명 반복의 각 프로그램 증명 반복을 통해 강압된다. Vpass의 강압은, Vpass가 예측된 최종 프로그램-증명 반복(예를 들어, 10번째 프로그램 루프) 동안 Vpass1_min에 도달하도록 구성될 수 있다. Vpass2는 Vpass_min과 동일한 고정된 레벨에 유지될 수 있다. Vpass2는 고정된 레벨(라인(1067))에 있다.
도 10e는, Vpass1의 감소하는 레벨이 WLn+1 상에서 사용되고 Vpass2의 증가하거나 감소하는 레벨이 WLn-1 상에서 사용되는 도 10a와 일치하는 통과 전압의 추가 실시예를 도시한다. 몇몇 경우에서, 프로그래밍 동작 동안 Vpass2를 증가시키거나 감소시키는 것이 바람직할 수 있다. Vpass1에 대한 라인(1040), 라인(1041) 및 라인(1042)는 도 10b로부터 반복된다. 라인(1073), 라인(1074) 및 라인(1042)는, Vpass2가 프로그래밍 동작 동안 감소하는 실시예에서 각각 Vpass2a, Vpass2b 및 Vpass2_final을 나타낸다. 라인(1075), 라인(1076) 및 라인(1042)는, Vpass2가 프로그래밍 동작 동안 감소하는 실시예에서 각각 Vpass2c, Vpass2d 및 Vpass2_final을 나타낸다.
일반적으로, Vpass1의 초기값, 예를 들어, Vpass1_max는 규정된 양만큼 Vpass2의 최종값, 예를 들어 Vpass2_final을 초과해야 한다. 이것은, Vpass2가 고정될 때, 증가하거나 감소할 때 적용된다. 이러한 규정된 양은 가장 높은 및 가장 낮은 프로그래밍된 데이터 상태의 증명 레벨에서의 차이(Diff1), 예를 들어 VvA - VvC이어야 한다. 이 차이는, 증명 레벨이 메모리 디바이스의 제어시 구성되기 때문에 알려져 있다. 일반적으로, Diff1은 가장 높은 및 가장 낮은 프로그래밍된 데이터 상태의 최종 Vpgm 레벨 사이의 차이(Diff2)와 동일하다. Diff2는 메모리 디바이스의 테스트에 의해 결정될 수 있다. 하지만, Diff1 및 Diff2가 상이한 것이 가능하고, 이 경우에 Vpass1의 초기값은 Diff2만큼 Vpass2의 최종값을 초과해야 하는데, 이는 기생 셀이 프로그램 전압의 함수이기 때문이다.
따라서, 하나의 구현예에서, 메모리 디바이스에서의 프로그래밍 방법은 워드 라인의 세트의 선택된 워드 라인(WLn)에 연결된 선택된 메모리 셀을 프로그래밍하는 단계로서, 선택된 메모리 셀은 복수의 목표 데이터 상태로 프로그래밍되고, 소거된 상태로 남아있을 메모리 셀은 또한 선택된 워드 라인에 연결되고, 프로그래밍하는 단계는 선택된 워드 라인에 대한 복수의 프로그램-증명 반복을 수행함으로써 수행되고, 복수의 프로그램-증명 반복의 각 프로그램-증명 반복은 프로그램 전압을 인가하고 뒤이어, 복수의 목표 데이터 상태의 하나 이상의 목표 데이터 상태에 대한 증명 테스트를 수행함으로써 수행되고, 프로그램 전압은 복수의 프로그램-증명 반복에서 승압되는, 프로그래밍하는 단계; 및 각 프로그램 전압 동안, 워드 라인 프로그래밍 순서로 선택된 워드 라인 뒤에서, 제1 통과 전압을 선택된 워드 라인에 인접한 워드 라인의 세트에서의 워드 라인(WLn+1)에 인가하면서, 워드 라인 프로그래밍 순서로 선택된 워드 라인 앞에서, 제2 통과 전압을 선택된 워드 라인에 인접한 워드 라인의 세트에서의 워드 라인(WLn-1)에 인가하는 단계로서, 복수의 프로그램-증명 반복의 하나 이상의 초기 프로그램-증명 반복 동안, 제1 통과 전압은 차이만큼 제2 통과 전압을 초과하고, 제1 통과 전압은 복수의 프로그램-증명 반복의 후속 프로그램-증명 반복 동안 점차 더 작아지게 되고, 차이는 후속 프로그램-증명 반복 동안 점차 더 작아지게 되는, 인가하는 단계를 포함한다.
다른 구현예에서, 메모리 디바이스는 NAND 스트링의 세트로서, 각 NAND 스트링은 메모리 셀 및 NAND 스트링에서 연속적으로 연장하는 전하-트래핑 층을 포함하는, NAND 스트링의 세트, NAND 스트링의 세트에 연결된 워드 라인의 세트, 및 제어 회로를 포함한다. 워드 라인의 세트의 선택된 워드 라인(WLn)에 연결된 선택된 메모리 셀을 프로그래밍하기 위한 제어 회로는 선택된 워드 라인에 대한 복수의 프로그램-증명 반복을 수행하도록 구성되고, 복수의 프로그램-증명 반복의 각 프로그램-증명 반복은 프로그램 전압을 포함하고, 뒤이어 복수의 목표 데이터 상태의 하나 이상의 목표 데이터 상태에 대한 하나 이상의 증명 테스트가 후속하고, 프로그램 전압은 복수의 프로그램-증명 반복에서 승압되고, 각 프로그램 전압 동안, 제어 회로는 워드 라인 프로그래밍 순서에서의 선택된 워드 라인 이후에 제1 통과 전압을 선택된 워드 라인에 인접한 워드 라인의 세트에서의 워드 라인(WLn+1)에 인가하고, 워드 라인 프로그래밍 순서에서 선택된 워드 라인 이전에 제2 통과 전압을 선택된 워드 라인에 인접한 워드 라인의 세트에서의 워드 라인(WLn-1)에 인가하도록 구성되고, 복수의 프로그램-증명 반복의 하나 이상의 초기 프로그램-증명 반복 동안, 제1 통과 전압은 차이만큼 제2 통과 전압을 초과하고, 제1 통과 전압은 복수의 프로그램-증명 반복의 후속 프로그램-증명 반복 동안 점차 작아지게 된다.
다른 구현예에서, 메모리 디바이스에서의 프로그래밍 방법으로서, 선택된 워드 라인에 연결된 메모리 셀을 위한 복수의 프로그램-증명 반복의 초기 프로그램-증명 반복을 수행하는 단계로서, 복수의 목표 데이터 상태의 가장 낮은 목표 데이터 상태로 프로그래밍될 메모리 셀은 초기 프로그램-증명 반복 동안 증명 테스트를 통과하고, 제1 통과 전압은 워드 라인 프로그래밍 순서로 선택된 워드 라인 이후에 선택된 워드 라인에 인접한 워드 라인(WLn+1)에 인가되는 한편, 제2 통과 전압은 워드 라인 프로그래밍 순서에서 선택된 워드 라인 이전에 선택된 워드 라인에 인접한 워드 라인(WLn-1)에 인가되고, 제1 통과 전압은 하나 이상의 초기 프로그램-증명 반복에서의 차이만큼 제2 통과 전압을 초과하는, 수행 단계; 초기 프로그램-증명 반복 동안 가장 낮은 목표 데이터 상태로 프로그래밍될 메모리 셀의 프로그래밍 진행을 모니터링하는 단계; 및 모니터링 단계에 기초하여, 복수의 프로그램-증명 반복의 후속 프로그램-증명 반복을 수행하는 단계로서, 후속 프로그램-증명 반복은 제1 통과 전압이 점차 더 작아지는 중간 프로그램-증명 반복을 포함하는, 후속 프로그램-증명 반복을 수행하는 단계를 포함한다.
다른 구현예에서, 메모리 디바이스는 메모리 디바이스는 NAND 스트링의 세트로서, 각 NAND 스트링은 메모리 셀과 NAND 스트링에서 연속적으로 연장하는 전하-트래핑 층을 포함하는, NAND 스트링의 세트; NAND 스트링의 세트에 연결된 워드 라인의 세트; 및 제어 회로를 포함한다. 워드 라인의 세트의 선택된 워드 라인(WLn)에 연결된 선택된 메모리 셀을 프로그래밍하기 위한 제어 회로는 증분 단계 펄스 프로그래밍을 이용하여 프로그램 전압을 선택된 워드 라인에 인가하도록 구성되고, 각 프로그램 전압 동안, 제어 회로는 워드 라인 프로그래밍 순서에서 선택된 워드 라인 이후에 선택된 워드 라인에 인접한 워드 라인의 세트에서의 워드 라인(WLn+1)에 제1 통과 전압을 인가하고, 워드 라인 프로그래밍 순서에서 선택된 워드 라인 이전에 선택된 워드 라인에 인접한 워드 라인의 세트에서의 워드 라인(WLn-1)에 제2 통과 전압을 인가하도록 구성되고, 증분 단계 펄스 프로그래밍 동안, 제1 통과 전압은 차이만큼 초기에 제2 통과 전압을 초과하고, 후속하여 점차 더 작아지게 된다.
다른 구현예에서, 메모리 디바이스는 메모리 셀 및 NAND 스트링에서 연속적으로 연장하는 전하-트래핑을 포함하는 NAND 스트링; NAND 스트링에 연결된 워드 라인의 세트; 및 제어 회로를 포함한다. 워드 라인의 세트의 선택된 워드 라인(WLn)에 연결된 선택된 메모리 셀을 프로그래밍하기 위한 제어 회로는 증분 단계 펄스 프로그래밍을 이용하여 프로그램 전압을 선택된 워드 라인에 인가하고, 각 프로그램 전압 동안, 선택된 워드 라인에 인접한 워드 라인의 세트에서의 워드 라인(WLn+1)에 그리고 선택된 워드 라인의 드레인 측 상에 제1 통과 전압을 인가하고, 선택된 워드 라인에 인접한 워드 라인의 세트에서의 워드 라인(WLn-1)에 그리고 선택된 워드 라인의 소스 측 상에 제2 통과 전압을 인가하고, 증분 단계 펄스 프로그래밍 동안, 제1 통과 전압은 차이만큼 초기에 제2 통과 전압을 초과하고, 후속하여 점차 더 작아지게 된다.
본 발명에서 전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 이는 한정적(exhaustive)이거나 본 발명을 개시된 엄밀한 형태에 제한하도록 의도되지 않는다. 많은 변형 및 변경은 상기 교시를 고려하여 가능하다. 기재된 구현예는 본 발명의 원리 및 그 실질적인 응용을 가장 잘 설명하기 위해 선택되어, 이를 통해 당업자가 구상된 특정한 응용에 적합한 것으로 다양한 변형 및 다양한 구현예에서 본 발명을 가장 잘 이용하도록 한다. 본 발명의 범위는 이에 첨부된 청구항에 의해 한정되는 것으로 의도된다.

Claims (15)

  1. 메모리 디바이스에서의 프로그래밍 방법으로서,
    워드 라인들의 세트(524, WLL0 내지 WLL22)의 선택된 워드 라인(WLn)에 연결된 선택된 메모리 셀들(MC0, MC1, 500, 510, 520, 532, 533, 534, 705 내지 709)을 프로그래밍하는 단계로서, 상기 선택된 메모리 셀들은 복수의 목표 데이터 상태들로 프로그래밍되고, 소거된 상태로 남아있을 메모리 셀들은 또한 상기 선택된 워드 라인에 연결되고, 상기 프로그래밍하는 단계는 상기 선택된 워드 라인에 대한 복수의 프로그램-증명 반복(1000)들을 수행함으로써 수행되고, 상기 복수의 프로그램-증명 반복들의 각 프로그램-증명 반복은 프로그램 전압(PP1 내지 PP10)을 인가하고 뒤이어, 상기 복수의 목표 데이터 상태들의 하나 이상의 목표 데이터 상태들에 대한 증명 테스트를 수행함으로써 수행되고, 상기 프로그램 전압은 상기 복수의 프로그램-증명 반복들에서 승압되는, 프로그래밍하는 단계; 및
    각 프로그램 전압 동안, 워드 라인 프로그래밍 순서로 상기 선택된 워드 라인 뒤에서, 제1 통과 전압(Vpass1, 1040 내지 1042, 1050 내지 1054, 1060 내지 1066)을 상기 선택된 워드 라인에 인접한 워드 라인들의 세트에서의 워드 라인(WLn+1)에 인가하면서, 워드 라인 프로그래밍 순서로 상기 선택된 워드 라인 앞에서, 제2 통과 전압(Vpass2, 1043, 1055, 1073 내지 1076)을 상기 선택된 워드 라인에 인접한 워드 라인들의 세트에서의 워드 라인(WLn-1)에 인가하는 단계로서, 상기 복수의 프로그램-증명 반복들의 하나 이상의 초기 프로그램-증명 반복들 동안, 상기 제1 통과 전압(1050)은 차이만큼 상기 제2 통과 전압(1043, 1055, 1067, 1073, 1075)을 초과하고, 상기 제1 통과 전압은 상기 복수의 프로그램-증명 반복들의 후속 프로그램-증명 반복들 동안 점차 더 작아지게 되고, 상기 차이는 상기 후속 프로그램-증명 반복들 동안 점차 더 작아지게 되는, 인가하는 단계를 포함하는, 메모리 디바이스에서의 프로그래밍 방법.
  2. 제1항에 있어서,
    상기 제1 통과 전압이 상기 제2 통과 전압을 초과하는 상기 차이는, 적어도 상기 복수의 목표 데이터 상태들의 가장 높은 목표 데이터 상태의 증명 전압(VvC)과 상기 복수의 목표 데이터 상태들의 가장 낮은 목표 데이터 상태의 증명 전압(VvA) 사이의 차이만큼 높은, 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 후속 프로그램-증명 반복들은, 상기 제1 통과 전압이 제1 감소된 레벨(1041, 1051)에서 고정되는 프로그램-증명 반복들을 포함하고, 뒤이어 상기 제1 통과 전압이 상기 감소된 레벨 아래의 제2 감소된 레벨(1042, 1052 내지 1054)에서 고정되는 프로그램-증명 반복들을 포함하는, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 통과 전압 및 상기 차이는, 상기 복수의 목표 데이터 상태들의 가장 낮은 목표 데이터 상태로 프로그래밍될 메모리 셀들의 규정된 부분이 증명 테스트를 통과하였다는 결정이 이루어질 때 점차 더 작아지기 시작하는, 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 통과 전압 및 상기 차이는, 상기 복수의 프로그램-증명 반복들의 미리 결정된 수의 프로그램-증명 반복들이 수행된 후에 점차 작아지기 시작하는, 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 선택된 메모리 셀들의 프로그래밍 진행을 결정하는 단계로서, 상기 제1 통과 전압 및 상기 차이는 상기 프로그래밍 진행에 기초하여 점차 작아지기 시작하는, 결정 단계를 더 포함하는, 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 선택된 메모리 셀들의 프로그래밍 진행을 결정하는 단계; 및
    상기 프로그래밍 진행에 기초하여 상기 복수의 프로그램-증명 반복들의 나머지에 대한 고정된 최소치에 상기 제1 통과 전압을 언제 유지할 지를 결정하는 단계로서, 상기 제1 통과 전압은 상기 고정된 최소치에 도달할 때까지 점차 작아지게 되는, 결정 단계를 더 포함하는, 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 통과 전압 및 상기 차이는 상기 하나 이상의 초기 프로그램-증명 반복들 동안 고정되는, 방법.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 통과 전압(Vpass1_min)은 상기 복수의 프로그램-증명 반복들의 최종 프로그램-증명 반복에서의 상기 제2 통과 전압(Vpass2_final)과 동일한, 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제2 통과 전압은 상기 복수의 프로그램-증명 반복들의 상기 후속 프로그램-증명 반복들 동안 점차 작아지게 되는, 방법.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제2 통과 전압은 상기 복수의 프로그램-증명 반복들의 상기 후속 프로그램-증명 반복들 동안 점차 커지게 되는, 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    워드 라인들의 세트에 연결된 메모리 셀들은 NAND 스트링들(NS0 내지 NS0-14; NS0A 내지 NS0A-14; NS0 내지 NS5; NS1A 내지 NS5A; NS0 내지 NS3)에 배열되고;
    각 NAND 스트링은 상기 NAND 스트링에서 연속적으로 연장하는 전하-트래핑 층(403, 504, 514, 521)을 포함하는, 방법.
  13. 메모리 디바이스로서,
    워드 라인들(524, WLL0 내지 WLL22)의 세트에서 선택된 워드 라인(WLn)에 연결된 메모리 셀들(MC0, MC1, 500, 510, 520, 532, 533, 534, 705 내지 709)의 세트로서, 메모리 셀들의 상기 세트는 선택된 메모리 셀들과, 소거된 상태로 남아있을 메모리 셀들을 포함하는, 메모리 셀들(MC0, MC1, 500, 510, 520, 532, 533, 534, 705 내지 709)의 세트; 및
    제어 회로(110, 112, 114, 116, 122, 128, 130, 132)를 포함하고, 상기 제어 회로는
    상기 선택된 워드 라인에 대한 복수의 프로그램-증명 반복들을 수행함으로써 상기 선택된 메모리 셀들을 복수의 목표 데이터 상태들로 프로그래밍하되, 상기 복수의 프로그램-증명 반복들의 각 프로그램-증명 반복은 프로그램 전압(PP1 내지 PP10)을 인가함으로써 수행되고, 뒤이어 상기 복수의 목표 데이터 상태들의 하나 이상의 목표 데이터 상태들에 대한 증명 테스트를 수행함으로써 수행되고, 상기 프로그램 전압은 상기 복수의 프로그램-증명 반복들에서 승압되고;
    각 프로그램 전압 동안, 워드 라인 프로그래밍 순서에서 상기 선택된 워드 라인 이후에 상기 선택된 워드 라인에 인접한 워드 라인들의 세트에서의 워드 라인(WLn+1)에 제1 통과 전압(Vpass1, 1040 내지 1042, 1050 내지 1054, 1060 내지 1066)을 인가하는 한편, 워드 라인 프로그래밍 순서에서 상기 선택된 워드 라인 이전에 상기 선택된 워드 라인에 인접한 워드 라인들의 세트에서의 워드 라인(WLn-1)에 제2 통과 전압(Vpass2, 1043, 1055, 1073 내지 1076)을 인가하되, 상기 복수의 프로그램-증명 반복들의 하나 이상의 초기 프로그램-증명 반복들 동안, 상기 제1 통과 전압(1050)은 차이만큼 상기 제2 통과 전압(1043, 1055, 1067, 1073, 1075)을 초과하고, 상기 제1 통과 전압은 상기 복수의 프로그램-증명 반복들의 후속 프로그램-증명 반복들 동안 점차 작아지게 되고, 상기 차이는 상기 후속 프로그램-증명 반복들 동안 점차 작아지게 되도록 구성되는, 메모리 디바이스.
  14. 제13항에 있어서,
    상기 제1 통과 전압이 상기 제2 통과 전압을 초과하는 차이는, 적어도 상기 복수의 목표 데이터 상태들의 가장 높은 목표 데이터 상태의 증명 전압(VvC)과 상기 복수의 목표 데이터 상태들의 가장 낮은 목표 데이터 상태의 증명 전압(VvA) 사이의 차이만큼 높은, 메모리 디바이스.
  15. 제13항 또는 제14항에 있어서,
    상기 제1 통과 전압 및 상기 차이는, 상기 복수의 목표 데이터 상태들의 가장 낮은 목표 데이터 상태로 프로그래밍될 메모리 셀들의 규정된 부분이 증명 테스트를 통과하였다는 결정이 이루어질 때 점차 더 작아지기 시작하는, 메모리 디바이스.
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