KR20170038979A - 표시장치와 그 구동 방법 - Google Patents

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Abstract

본 발명은 표시장치와 그 구동 방법에 관한 것으로, 기본 구동 모드에 비하여 저속 구동 모드에서 상기 픽셀들의 리프레쉬 레이트를 낮춘다. 표시패널 구동 회로는 타이밍 콘트롤러의 제어 하에 상기 저속 구동 모드의 리프레쉬 레이트로 설정된 단위 시간 내에서 N(N은 2 이상 4 이하의 양의 정수) 개의 구동 프레임 기간 동안 상기 픽셀들에 데이터를 기입한다.

Description

표시장치와 그 구동 방법{Display Device and Method of Driving the same}
본 발명은 저속 구동시에 화질 저하를 방지할 수 있는 표시장치와 그 구동 방법에 관한 것이다.
액정표시장치(Liquid Crystal Display Device: LCD), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display : 이하 “OLED 표시장치”라 함), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP), 전기 영동 표시장치(Electrophoretic Display Device: EPD) 등 각종 표시장치가 개발되고 있다.
액정표시장치는 액정 분자에 인가되는 전계를 데이터 전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치에는 픽셀 마다 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)가 형성되어 있다.
액티브 매트릭스 타입의 OLED 표시장치는 스스로 발광하는 유기 발광다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. OLED는 애노드 전극과 캐소드 전극 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)으로 이루어진다. 애노드 전극과 캐소드 전극에 구동전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시 광을 발생하게 된다.
이러한 표시장치에서 입력 영상의 변화가 거의 없으면, 표시장치의 소비 전력을 줄이기 위하여 픽셀들을 저속 구동할 수 있다. 저속 구동 방법은 다양한 방법이 제안되고 있으나 화질 저하 문제가 발생할 수 있다. 예를 들어, 저속 구동시에 동일 픽셀에 연속으로 입력되는 데이터의 계조 차이가 크면 그 계조의 휘도에 도달하는 시간이 길어져 휘도 응답 지연 현상이 보일 수 있다. 따라서, 표시장치의 저속 구동시 화질 저하 문제를 해결할 수 있는 방안이 요구되고 있다.
본 발명은 저속 구동시 화질 저하를 방지할 수 있는 표시장치와 그 구동 방법을 제공한다.
본 발명의 표시장치는 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치된 표시패널, 상기 표시패널에 데이터를 기입하기 위한 표시패널 구동 회로, 및 기본 구동 모드에 비하여 저속 구동 모드에서 상기 픽셀들의 리프레쉬 레이트를 낮추는 타이밍 콘트롤러를 포함한다. 상기 표시패널 구동 회로는 상기 타이밍 콘트롤러의 제어 하에 상기 저속 구동 모드의 리프레쉬 레이트로 설정된 단위 시간 내에서 N(N은 2 이상 4 이하의 양의 정수) 개의 구동 프레임 기간 동안 상기 픽셀들에 데이터를 기입한다. 상기 픽셀들은 상기 단위 시간 내에서 상기 N 개의 구동 프레임 기간을 제외한 나머지 시간 동안 이전 데이터의 전압을 유지한다.
상기 표시장치의 구동 방법은 기본 구동 모드에 비하여 저속 구동 모드에서 상기 픽셀들의 리프레쉬 레이트를 낮추는 단계, 상기 저속 구동 모드의 리프레쉬 레이트로 설정된 단위 시간 내에서 N(N은 2 이상 4 이하의 양의 정수) 개의 구동 프레임 기간 동안 상기 픽셀들에 데이터를 기입하는 단계, 및 상기 단위 시간 내에서 상기 N 개의 구동 프레임 기간을 제외한 나머지 시간 동안 상기 픽셀들이 이전 데이터의 전압을 유지하는 단계를 포함한다.
본 발명은 저속 구동 모드의 리프레쉬 레이트로 설정된 소정 시간 내에서 입력 영상 데이터의 계조 차를 고려하여 구동 프레임 기간의 개수를 증가시킴으로써 저속 구동 모드에서 휘도 응답 지연 없이 픽셀들의 이미지를 업데이트할 수 있으므로 저속 구동 모드에서 소비 전력을 낮출뿐 아니아 화질을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 도 1에 도시된 멀티플렉서를 보여 주는 도면이다.
도 3은 도 1에 도시된 픽셀 회로의 일 예를 보여 주는 회로도이다.
도 4는 도 3에 도시된 픽셀에 입력되는 신호들을 보여 주는 파형도이다.
도 5 및 도 6은 픽셀의 기생 용량을 보여 주는 도면들이다.
도 7은 저속 구동 모드에서 휘도 응답 지연 현상이 발생되는 예를 보여 주는 도면이다.
도 8은 본 발명의 실시예에 따른 표시장치의 구동 방법을 보여 주는 흐름도이다.
도 9는 본 발명의 실시예에 표시장치의 구동 방법을 보여 주는 타이밍 도이다.
도 10은 본 발명의 표시장치에서 픽셀을 구동하기 위한 신호를 보여 주는 파형도이다.
도 11은 저속 구동 모드에서 구동 프레임 기간의 개수를 2 개로 증가시켰을 때 휘도 응답 지연이 감소되는 효과를 보여 주는 도면이다.
도 12는 본 발명의 제1 실시예에 따른 TFT 어레이 기판 구조를 보여 주는 단면도이다.
도 13은 본 발명의 제2 실시예에 따른 TFT 어레이 기판 구조를 보여 주는 단면도이다.
도 14는 본 발명의 제3 실시예에 따른 TFT 어레이 기판 구조를 보여 주는 단면도이다.
도 15는 본 발명의 제4 실시예에 따른 TFT 어레이 기판 구조를 보여 주는 단면도이다.
도 16은 본 발명의 제5 실시예에 따른 TFT 어레이 기판 구조를 보여 주는 단면도이다.
도 17a 및 도 17b는 본 발명의 제6 실시예에 따른 TFT 어레이 기판 구조를 보여 주는 단면도들이다.
도 18은 본 발명의 제7 실시예에 따른 TFT 어레이 기판 구조를 보여 주는 단면도이다.
도 19는 본 발명의 제8 실시예에 따른 TFT 어레이 기판 구조를 보여 주는 단면도이다.
도 20은 본 발명의 제9 실시예에 따른 TFT 어레이 기판 구조를 보여 주는 단면도이다.
도 21은 액정 표시장치의 TFT 어레이 기판TFT 어레이 기판을 나타내는 평면도이다.
도 22는 도 21에 도시한 TFT 어레이 기판을 절취선 I-I' 선을 따라 자른 단면도이다.
도 23은 OLED 표시장치에서 한 화소의 구조를 나타내는 평면도.
도 24는 도 23에서 절취선 II-II'로 자른 액티브 매트릭스 OLED 표시장치의 단면 구조를 나타내는 단면도이다.
도 25는 OLED 표시장치의 개략적인 구조를 보여 주는 도면이다.
도 26은 도 25에서 절취선 III-III'으로 자른 OLED 표시장치의 단면 구조를 보여 주는 단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명의 표시장치는 액정표시장치(LCD), 전계방출 표시장치(FED), 플라즈마 디스플레이 패널(PDP), OLED 표시장치 등의 표시장치로 구현될 수 있다. 이하에서 본 발명의 실시예는 OLED 표시장치를 중심으로 설명되지만, 이에 한정되지 않는다.
도 1은 본 발명의 실시예에 따른 OLED 표시장치를 보여 주는 블록도이다. 도 2는 도 1에 도시된 멀티플렉서(Multiplexer, MUX)(112)를 보여 주는 도면이다. 도 2는 데이터 구동부(110)에서 하나의 출력 채널에 연결된 멀티플렉서(112)의 일부 스위치 회로만 보여 주고 있다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 OLED 표시장치는 표시패널(100)과, 표시패널 구동 회로를 포함한다.
표시패널 구동회로는 표시패널의 픽셀들에 입력 영상의 데이터를 기입한다. 이 표시패널 구동 회로는 타이밍 콘트롤러(130)의 제어 하에 구동되는 데이터 구동부(110)와 게이트 구동부(120)를 포함한다. 표시패널(100)에는 터치 센서들이 배치될 수 있다. 이 경우에, 표시패널 구동회로는 도시하지 않은 터치 센서 구동부를 더 포함한다. 터치 센서 구동부는 저속 구동 모드에서 그 구동 주파수와 소비 전력이 기본 구동 모드 보다 낮게 제어될 수 있다. 모바일 기기의 경우에, 표시패널 구동 회로와 타이밍 콘트롤러(130)는 하나의 드라이브 IC(Integrated Circuit)에 집적될 수 있다.
표시패널 구동회로는 저속 구동 모드로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 프레임 개수 만큼 변화가 없을 때 표시장치의 소비 전력을 줄이기 위하여 설정될 수 있다. 다시 말하여, 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 표시패널의 픽셀들에 데이터를 기입하는 리프레쉬 레이트(Refresh rate)를 낮춤으로써 픽셀들의 데이터 기입 주기를 길게 제어하여 소비 전력을 줄인다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나 사용자 명령이나 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.
표시패널(100)에는 다수의 데이터 라인들(DL)과 다수의 게이트 라인들(GL)이 교차되고, 픽셀들이 매트릭스 형태로 배치된다. 표시패널(100)의 픽셀 어레이(Pixel array)에 입력 영상의 데이터가 표시된다. 표시패널(100)은 초기화 전압 라인(도 3에서 “RL”), 고전위 구동 전압(VDD)을 픽셀들에 공급하는 VDD 라인을 더 포함할 수 있다.
게이트 라인들(GL)은 제1 스캔 펄스(도 4, SCAN1)가 공급되는 다수의 제1 스캔 라인들, 제2 스캔 펄스(도 4, SCAN2)가 공급되는 다수의 제2 스캔 라인들, 및 발광제어신호(이하, “EM” 신호라 함)가 공급되는 다수의 EM 신호 라인들을 포함한다.
픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀로 나뉘어진다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀을 의미한다. 픽셀들 각각에 하나의 데이터 라인, 제1 스캔 라인, 제2 스캔 라인, EM 제어 라인, VDD 라인 등의 배선들이 연결된다.
데이터 구동부(110)는 기본 구동 모드에서 매 프레임 마다 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 디지털 데이터(DATA)를 데이터 전압으로 변환한 후, 그 데이터 전압을 데이터 라인들(14)에 공급한다. 데이터 구동부(110)는 디지털 데이터를 감마 보상 전압으로 변환하는 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 데이터 전압을 출력한다. 데이터 구동부(110)는 저속 구동 모드에서 타이밍 콘트롤러(130)의 제어 하여 구동 주파수가 낮아진다. 예를 들어, 데이터 구동부(110)는 기본 구동 모드에서 매 프레임 기간 마다 입력 영상의 데이터 전압을 출력한다. 데이터 구동부(110)는 저속 구동 모드 기간 내에서 일부 프레임 기간에 입력 영상의 데이터 전압을 출력하고 나머지 프레임 기간에 출력을 발생하지 않는다. 따라서, 저속 구동 모드에서 데이터 구동부의 구동 주파수와 소비 전력이 기본 구동 모드 보다 대폭 낮아진다.
데이터 구동부(110)와 표시패널(100)의 데이터 라인들(DL) 사이에는 멀티플렉서(112)가 배치될 수 있다. 멀티플렉서(112)는 데이터 구동부(110)에서 하나의 출력 채널을 통해 출력되는 데이터 전압을 분배함으로써 데이터 구동부(110)의 출력 채널 개수를 줄일 수 있다. 멀티플렉서(112)는 표시장치의 해상도, 용도에 따라 생략 가능하다. 멀티플렉서(112)는 도 2와 같은 스위치 회로로 구성되고, 그 스위치 회로는 타이밍 콘트롤러(130)의 제어 하에 온/오프(On/off)된다. 도 2의 스위치 회로는 1 : 3 MUX의 스위치 회로의 일예이다. 이 스위치 회로는 특정 데이터 출력 채널과 3 개의 데이터 라인들(DL1~DL3) 사이에 배치된 제1 내지 제3 스위치들(M1, M2, M3)를 포함한다. 특정 데이터 출력 채널은 데이터 구동부(110)에서 하나의 출력 채널을 의미한다. 제1 스위치(M1)는 제1 MUX 선택 신호(MUX_R)에 응답하여 특정 데이터 출력 채널을 통해 입력되는 제1 데이터 전압(R)을 제1 데이터 라인(DL1)으로 전송한다. 이어서, 제2 스위치(M2)는 제2 MUX 선택 신호(MUX_G)에 응답하여 특정 데이터 출력 채널을 통해 입력되는 제2 데이터 전압(G)을 제2 데이터 라인(DL2)으로 전송한 다음, 제3 스위치(M3)는 제3 MUX 선택 신호(MUX_B)에 응답하여 특정 데이터 출력 채널을 통해 입력되는 제3 데이터 전압(B)을 제3 데이터 라인(DL3)으로 전송한다.
저속 구동 모드에서 멀티플렉서(112)는 타이밍 콘트롤러(130)의 제어 하에 구동 주파수와 소비 전력이 낮아진다. 따라서, 멀티플렉서(112)의 구동 주파수와 소비 전력이 기본 구동 모드 보다 대폭 낮아진다.
게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 스캔 펄스(SCAN1, SCAN2)와 EM 신호를 출력하여 게이트 라인들(GL)을 통해 데이터 전압이 충전되는 픽셀들을 선택하고 발광 타이밍을 조정한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 스캔 펄스(SCAN1, SCAN2)와 EM 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(GL)에 순차적으로 공급할 수 있다. 게이트 구동부(120)의 시프트 레지스터는 GIP(Gate-driver In Panel) 공정으로 픽셀 어레이와 함께 표시패널(100)의 기판 상에 직접 형성될 수 있다.
게이트 구동부(120)는 저속 구동 모드에서 타이밍 콘트롤러(130)의 제어 하에 구동 주파수가 낮아진다. 따라서, 게이트 구동부(120)의 구동 주파수와 소비 전력이 기본 구동 모드 보다 대폭 낮아진다.
타이밍 콘트롤러(130)는 도시하지 않은 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나일 수 있다.
타이밍 콘트롤러(101)는 표시패널 구동회로의 구동 주파수를 낮추는 저속 구동 제어 모듈을 포함한다. 전술한 바와 같이 저속 구동 모드는 정지 영상에만 한정되지 않는다는 것에 주의하여야 한다.
타이밍 콘트롤러(101)는 기본 구동 모드에서 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 112, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 표시패널 구동 회로(110, 112, 120)의 구동 주파수를 낮춘다. 예를 들어, 타이밍 콘트롤러(130)는 도 8 및 도 9와 같이 매 초마다 픽셀들에 데이터가 N(N은 2 이상 4 이하의 양의 정수) 개의 구동 프레임 기간 동안 기입되도록 표시패널 구동 회로의 구동 주파수를 대략 1 Hz 수준으로 낮출 수 있다. 저속 구동 모드의 주파수는 1 Hz 에 한정되지 않는다는 것에 주의하여야 한다. 표시패널(100)의 픽셀들은 저속 구동 모드에서 대부분의 시간 동안 새로운 데이터 전압을 충전하지 않고 이미 충전된 데이터 전압을 유지한다.
저속 구동 모드에서 동일 픽셀에 연속으로 기입되는 이전 데이터와 그 다음 현재 데이터 간에 계조 차이가 크면 픽셀 전압이 목표 계조의 전압에 빠르게 도달하지 못하여 그 픽셀의 휘도가 목표 계조의 휘도에 도달하기까지 지연 시간이 길어질 수 있다. 타이밍 콘트롤러(130)는 이러한 휘도 응답 지연 현상을 방지하기 위하여 저속 구동 모드에서 입력 영상을 분석하여 동일 픽셀에 연속으로 기입되는 데이터의 계초 차이가 클 때 데이터가 기입되는 프레임 기간 개수를 증가시킨다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로서 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC), 멀티플렉서(112)의 동작 타이밍을 제어하기 위한 MUX 선택신호(MUX_R, MUX_G, MUX_B), 및 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)를 발생한다.
데이터 타이밍 제어신호(DDC)는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(102)의 샘플링 스타트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 데이터 샘플링 타이밍을 시프트시키는 클럭이다. 극성제어신호(POL)는 데이터 구동부(102)로부터 출력되는 데이터 신호의 극성을 제어한다. 타이밍 콘트롤러(106)와 데이터 구동부(102)사이의 신호 전송 인터페이스가 mini LVDS(Low Voltage Differential Signaling) 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
게이트 타이밍 제어신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, VST), 게이트 시프트 클럭(Gate Shift Clock, 이하 "클럭(CLK))"이라 함), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. GIP 회로의 경우에, 게이트 출력 인에이블신호(Gate Output Enable, GOE)는 생략될 수 있다. 게이트 스타트 펄스(VST)는 매 프레임 기간마다 프레임 기간의 초기에 1회 발생되어 시프트 레지스터에 입력된다. 게이트 스타트 펄스(VST)는 매 프레임 기간 마다 제1 블록의 게이트 펄스가 출력되는 스타트 타이밍을 제어한다. 클럭(CLK)은 시프트 레지스터에 입력되어 시프트 레지스트의 시프트 타이밍(shift timing)을 제어한다. 게이트 출력 인에이블 신호(GOE)는 게이트 펄스의 출력 타이밍을 정의한다.
도 3은 픽셀의 일 예를 보여 주는 등가 회로도이다. 도 4는 도 3에 도시된 픽셀에 입력되는 신호들을 보여 주는 파형도이다. 도 3의 회로는 픽셀의 일 예를 보여 주는 것으로서, 본 발명의 픽셀은 도 3에 한정되지 않는다는 것에 주의하여야 한다.
도 3 및 도 4를 참조하면, 픽셀들 각각은 OLED(Organic Light Emitting Diode), 다수의 TFT들(Thin Film Transistor)(ST1~ST3, DT), 및 스토리지 커패시터(Cst)를 포함한다. 커패시터(C)가 제2 TFT(T2)의 드레인 전극과 제2 노드(B) 사이에 연결될 수 있다. 도 3에서 “Coled”는 OLED의 기생 용량을 나타낸다.
OLED는 데이터 전압(Vdata)에 따라 구동 TFT(DT)에서 조절되는 전류량으로 발광한다. OLED의 전류패스는 제2 스위치 TFT(ST2)에 의해 스위칭된다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드 전극은 제2 노드(B)에 연결되고, 캐소드 전극은 기저 전압(VSS)이 인가되는 VSS 라인에 연결된다.
TFT들(ST1~ST3)은 도 3에서 n 타입 MOSFET로 예시되었으나 이에 한정되지 않는다. 예를 들어, TFT들(ST1~ST3, DT)은 p 타입 MOSFET로 구현될 수도 있다. 이 경우, 스캔 신호들(SCAN1, SCAN2)과 EM 신호(EM)의 위상이 반전된다. TFT들은 비정질 실리콘(a-Si) 트랜지스터, 다결정 실리콘 트랜지스터, 산화물 트랜지스터 중 어느 하나 또는 그 조합으로 구현될 수 있다.
스위치 소자로 이용되는 스위치 TFT들(ST1, ST3)은 저속 구동 모드에서 Off 기간이 길어진다. 따라서, 저속 구동 모드에서 스위치 TFT들(ST1, ST3)의 Off 전류 즉, 누설 전류를 줄이기 위하여, 이 스위치 TFT들(ST1, ST3)을 산화물 반도체 물질을 포함한 산화물 트랜지스터로 구현하는 것이 바람직하다. 스위치 TFT들(ST1, ST3)을 산화물 트랜지스터로 구현하면 Off 전류를 줄여 소비 전력을 줄일 수 있을 뿐 아니라 누설 전류로 인한 픽셀의 전압 감소를 방지할 수 있기 때문에 플리커 방지 효과를 높일 수 있다.
구동 소자로 이용되는 구동 TFT(DT)와 오프 기간이 짧은 스위치 TFT(ST2)는 다결정 반도체 물질을 포함한 다결정 실리콘 트랜지스터로 적용하는 것이 바람직하다. 다결정 실리콘 트랜지스터는 전자의 이동도가 높기 때문에 OLED의 전류양을 크게 하여 효율을 높여 소비 전력을 개선할 수 있다.
OLED의 애노드 전극은 제2 노드(B)를 경유하여 구동 TFT(DT)에 연결된다. OLED의 캐소드 전극은 기저 전압원에 연결되어 기저 전압(VSS)이 공급된다. 기저 전압은 부극성의 저전위 직류 전압일 수 있다.
구동 TFT(DT)는 게이트-소스 간 전압(Vgs)에 따라 OLED에 흐르는 전류(Ioled)를 조절하는 구동 소자이다. 구동 TFT(DT)는 제1 노드(A)에 연결된 게이트 전극, 제2 스위치 TFT(ST2)의 소스에 연결된 드레인 전극, 및 제2 노드(B)에 연결된 소스 전극을 포함한다. 스토리지 커패시터(C)는 제1 노드(A)와 제2 노드(B) 사이에 연결되어 구동 TFT(DT)의 게이트-소스간 전압(Vgs)을 유지한다.
제1 스위치 TFT(ST1)는 제1 스캔 펄스(SCAN1)에 응답하여 데이터 전압(Vdata)을 제1 노드(A)에 공급하는 스위치 소자이다. 제1 스위치 TFT(ST1)는 제1 스캔 라인에 연결된 게이트 전극, 데이터 라인(DL)에 연결된 드레인 전극, 및 제1 노드(A)에 연결된 소스 전극을 포함한다. 제1 스캔 신호(SCAN1)는 대략 1 수평 기간(1H) 동안 온 레벨로 발생되어 제1 스위치 TFT(ST1)를 턴-온시키고, 발광 기간(tem) 동안 오프 레벨로 반전되어 제1 스위치 TFT(ST1)를 턴-오프시킨다.
제2 스위치 TFT(ST2)는 EM 신호(EM)에 응답하여 OLED에 흐르는 전류를 스위칭하는 스위치 소자이다. 제2 스위치 TFT(ST2)의 드레인 전극은 고전위 구동 전압(VDD)이 공급되는 VDD 라인에 연결된다. 제2 스위치 TFT(ST2)의 소스 전극은 구동 TFT(DT)의 드레인 전극에 연결된다. 제2 스위치 TFT(ST2)의 게이트 전극은 EM 신호 라인에 연결되어 EM 신호를 공급 받는다. EM 신호(EM)는 샘플링 기간(ts) 내에서 온 레벨로 발생되어 제2 스위치 TFT(ST2)를 턴-온(turn-on)시키고, 초기화 기간(ti)과 프로그래밍 기간(tw) 동안 오프 레벨로 반전되어 제2 스위치 TFT(ST2)를 턴-오프(turn-off)시킨다. 그리고, EM 신호(EM)는 발광 기간(tem) 동안 온 레벨로 발생되거 제2 스위치 TFT(ST2)를 턴-온시켜 OLED의 전류 패스를 형성한다. EM 신호(EM)는 미리 설정된 PWM 듀티비에 따라 온 레벨과 오프 레벨 사이에서 스윙하는 교류 신호로 발생되어 OLED의 전류 패스를 스위칭할 수 있다.
제3 스위치 TFT(ST3)는 초기화 기간(ti) 동안 제2 스캔 펄스(SCAN2)에 응답하여 초기화 전압(Vini)을 제2 노드(B)에 공급한다. 제3 스위치 TFT(ST3)는 제2 스캔 라인에 연결된 게이트 전극, 초기화 전압 라인(RL)에 연결된 드레인 전극, 및 제2 노드(B)에 연결된 소스 전극을 포함한다. 제2 스캔 신호(SCAN2)는 초기화 기간(ti) 내에서 온 레벨로 발생되어 제3 스위치 TFT(ST3)를 턴-온시키고, 나머지 기간 동안 오프 레벨을 유지하여 제3 스위치 TFT(ST3)를 오프 상태로 제어한다.
스토리지 커패시터(Cst)는 제1 노드(A)와 제2 노드(B) 사이에 연결되어 양단 간의 차 전압을 저장한다. 스토리지 커패시터(Cst)는 소스 팔로워(source-follower) 방식으로 구동 TFT(DT)의 문턱 전압(Vth)을 샘플링한다. 커패시터(C)는 VDD 라인과 제2 노드(B) 사이에 연결된다. 커패시터들(Cst, C)은 프로그래밍 기간(tw) 동안 데이터 전압(Vdata)에 따라 제1 노드(A)의 전위가 변할 때, 그 변화분을 전압 분배하여 제2 노드(B)에 반영한다.
픽셀의 스캐닝 기간은 초기화 기간(ti), 샘플링 기간(ts), 프로그래밍 기간(tw), 및 에미션 기간(tw)으로 나뉘어 진다. 이 스캐닝 기간은 대략 1 수평 기간(1H)으로 설정되어 픽셀 어레이의 1 수평 라인에 배열된 픽셀들에 데이터를 기입한다. 스캐닝 기간 동안, 픽셀의 구동 TFT(DT)의 문턱 전압이 샘플링되고 그 문턱 전압 만큼 데이터 전압을 보상한다. 따라서, 1 수평 기간(1H) 동안, 입력 영상의 데이터(DATA)가 구동 TFT(DT)의 문턱 전압 만큼 보상되어 픽셀에 기입된다.
초기화 기간(ti)이 시작될 때, 제1 및 제2 스캔 펄스(SCAN1, SCAN2)가 라이징되어 온 레벨로 발생된다. 이와 동시에, EM 신호(EM)는 폴링되어 오프 레벨로 변한다. 초기화 기간(ti) 동안, 제2 스위치 TFT(ST2)는 턴-오프되어 OLED의 전류 패스를 차단한다. 제1 및 제3 스위치 TFT들(ST1, ST3)은 초기화 기간(ti) 동안 턴-온된다. 초기화 기간(ti) 동안, 데이터 라인(DL)에 소정의 기준 전압(Vref)이 공급된다. 초기화 기간(ti) 동안 제1 노드(A)의 전압은 기준 전압(Vini)으로 초기화되고, 제2 노드(B)의 전압은 소정의 초기화 전압(Vini)으로 초기화된다. 초기화 기간(t1) 후에 제2 스캔 펄스(SCAN2)는 오프 레벨로 변하여 제3 스위치 TFT(ST3)를 턴-오프시킨다. 온 레벨은 픽셀의 스위치 TFT들(ST1~ST3)이 턴-온(turn-on)되는 TFT의 게이트 전압 레벨이다. 오프 레벨은 픽셀의 스위치 소자들(T2~T4)을 턴-오프(turn-off)되는 게이트 전압 레벨이다. 도 8a 및 도 8b에서 'H(=High)'는 온 레벨이고, 'L(=Low)'는 오프 레벨을 각각 나타낸다.
샘플링 기간(ts) 동안, 제1 스캔 펄스(SCAN1)는 온 레벨을 유지하고, 제2 스캔 펄스(SCAN2)는 오프 레벨을 유지한다. EM 신호(EM)는 샘플링 기간(ts)이 시작될 때 라이징되어 온 레벨로 변한다. 샘플링 기간(ts) 동안, 제1 및 제2 스위치 TFT들(ST1, ST2)이 턴-온된다. 샘플링 기간(ts) 동안, 제2 스위치 TFT(ST2)가 온 레벨의 EM 신호(EM)에 응답하여 턴-온된다. 샘플링 기간(ts) 동안, 제1 스위치 TFT(ST1)는 온 레벨의 제1 스캔 신호(SCAN1)에 의해 온 상태를 유지한다. 샘플링 기간(ts) 동안, 데이터 라인(11)에는 기준 전압(Vref)이 공급된다. 샘플링 기간(ts) 동안, 제1 노드(A)의 전위는 기준전압(Vref)으로 유지되는데 반해, 제2 노드(B)의 전위는 드레인-소스 간 전류(Ids)에 의해 상승한다. 이러한 소스 팔로워(source-follower) 방식에 따라 구동 TFT(DT)의 게이트-소스 간 전압(Vgs)은 구동 TFT(DT)의 문턱 전압(Vth)으로서 샘플링되며, 이렇게 샘플링된 문턱전압(Vth)은 스토리지 커패시터(Cst)에 저장된다. 샘플링 기간(ts) 동안 제1 노드(A)의 전압은 기준 전압(Vref)이고, 제2 노드(B)의 전압은 Vref-Vth 이다.
프로그래밍 기간(tw) 동안 제1 스위치 TFT(ST1)는 온 레벨의 제1 스캔 신호(SCAN1)에 따라 온 상태를 유지하고 나머지 스위치 TFT들(ST2, ST3)은 턴-오프된다. 프로그래밍 기간(tw) 동안 데이터 라인(DL)에 입력 영상의 데이터 전압(Vdata)이 공급된다. 데이터 전압(Vdata)이 제1 노드(A)에 인가되고, 제1 노드(A)의 전압 변화분(Vdata-Vref)에 대한 커패시터들(Cst,C) 간의 전압 분배 결과가 제2 노드(B)에 반영됨으로써 구동 TFT(DT)의 게이트-소스 간 전압(Vgs)이 프로그래밍된다. 프로그래밍 기간(tw) 동안, 제1 노드(A)의 전압은 데이터 전압(Vdata)이고, 제2 노드(B)의 전압은 샘플링 기간(ts)을 통해 설정된 "Vref-Vth"에 커패시터들(Cst, C) 간의 전압 분배 결과(C'*(Vdata-Vref))가 더해져 "Vref-Vth+C'*(Vdata-Vref)"가 된다. 결국, 구동 TFT(DT)의 게이트-소스 간 전압(Vgs)은 프로그래밍 기간(tw)을 통해 "Vdata-Vref+Vth-C'*(Vdata-Vref)"으로 프로그래밍된다. 여기서, C'는 Cst/(Cst+C)이다.
발광 기간(tem)이 시작될 때, EM 신호(EM)는 라이징되어 다시 온 레벨로 변하는 반면, 제1 스캔 펄스(SCAN1)는 폴링되어 오프 레벨로 변한다. 발광 기간(tem) 동안, 제2 스위치 TFT(ST2)는 온 상태를 유지하여 OLED의 전류 패스를 형성한다. 구동 TFT(DT)는 발광 기간(tem) 동안 데이터 전압에 따라 OLED의 전류량을 조절한다.
발광 기간(tem)은 프로그래밍 기간(tw) 이후부터 그 다음 프레임의 초기화 기간(ti)까지 연속된다. 발광 기간(tem) 동안, 구동 TFT(DT)의 게이트-소스 간 전압(Vgs)에 따라 조절되는 전류(Ioled)가 OLED에 흘러 OLED가 발광된다. 발광 기간(tem) 동안, 제1 및 제2 스캔신호(SCAN1, SCAN2)는 오프 레벨을 유지하므로 제1 및 제3 스위치 TFT(ST1, ST3)는 오프된다.
발광 기간(tem) 동안 OLED에 흐르는 전류(Ioled)는 수학식 1과 같다. OLED는 이 전류에 의해 발광되어 입력 영상의 밝기를 표현한다.
Figure pat00001
수학식 1에서, k는 제1 TFT(T1)의 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 비례 상수이다.
프로그래밍 기간(tw)을 통해 프로그래밍 된 Vgs에 Vth가 포함되어 있으므로, 수학식1의 Ioled 에서 Vth가 소거된다. 따라서, 구동 소자 즉, 제1 TFT(T1)의 문턱전압(Vth)이 OLED의 전류(Ioled)에 미치는 영향이 제거된다.
저속 구동 모드에서 휘도 응답 지연은 픽셀들의 기생 용량으로 인하여 픽셀의 전압이 장시간 유지(hold)된 후 새로운 데이터 전압이 공급될 때 그 데이터 전압을 충전하는데에 필요한 시간이 기본 구동 모드에 비하여 훨씬 길어진다. 픽셀 전압 충전의 지연은 픽셀의 휘도 응답 지연을 초래한다. 저속 구동 모드의 리프레쉬 레이트(Refresh rate)가 1 Hz 이면, 픽셀의 데이터 유지 기간(hold)은 대략 59 프레임 기간이다.
도 5 및 도 6은 픽셀의 기생 용량을 보여 주는 도면들이다.
도 5 및 도 6을 참조하면, 데이터 라인(DL)에는 표시패널(100)의 구조 상 다양한 기생 용량이 연결된다. 예를 들어, 표시패널(100)은 데이터 라인(DL)과 제2 노드(B) 사이의 기생 용량(Cda), 데이터 라인(DL)과 제1 노드(A) 사이의 기생 용량(Cdg) 등을 포함한다. 또한, 표시패널(100)은 제1 노드(A)와 제2 노드(B) 사이의 기생 용량(Cga), 이웃한 픽셀들의 제2 노드들(B) 간에 존재하는 기생 용량(Caa) 등을 포함한다.
데이터 라인(DL)과 제2 노드(B) 사이의 기생 용량(Cda)은 유전체층을 사이에 두고 중첩되는 데이터 라인(DL)과 애노드 전극(ANO)의 중첩 부분에서 발생된다. 이러한 기생 용량(Cda)으로 인하여, 애노드 전압의 응답 지연이 발생된다.
도 7은 저속 구동 모드에서 픽셀의 휘도 응답 지연 실험 결과를 보여 주는 도면이다.
도 7을 참조하면, 저속 구동 모드에서 픽셀에 데이터를 기입하는 리프레쉬 레이트(refresh rate)를 1 Hz로 설정할 수 있다. 1Hz의 리프레쉬 레이트에서 새로운 데이터가 기입되는 단위 시간은 1 초이다. 이러한 리프레쉬 레이트에서 매 초당 1 프레임 간에만 픽셀에 데이터가 기입된다. 이 경우, 픽셀은 이미 충전한 데이터 전압을 대략 1 초 동안 유지한 후에, 다음 데이터 전압을 충전하게 된다. 1초 동안 유지하고 있는 이전 데이터 전압과 현재 프레임 기간에 공급되는 현재 데이터의 목표 전압 간의 계조 차이가 크면, 도 7과 같이 픽셀의 전압이 현재 데이터의 목표 전압에 바로 도달하지 않고 중간 전압을 거쳐 목표 전압에 도달한다. 특히, 이전 데이터의 계조 보다 현재 데이터의 계조가 높고 그 계조 차이가 클수록 픽셀의 충전 지연 시간이 더 커진다. 도 7의 실험 결과는 이전 데이터의 계조가 0(zero)이고 현재 데이터의 계조가 255일 때 현재 데이터의 목표 전압이 공급되는 프레임 기간에 픽셀의 전압이 목표 전압 보다 낮은 중간 전압에 도달한 후에 그 다음 프레임 기간에 목표 전압에 도달하는 예를 보여 준다. 그 결과, 저속 구동 모드에서 동일 픽셀에 긴 유지 기간을 사이에 두고 연속으로 공급되는 데이터들의 계조 차이가 클 때 그 픽셀의 휘도 응답 지연이 보일 수 있다.
한편, 기본 구동 모드는 매 프레임 기간마다 픽셀에 데이터가 기입되기 때문에 데이터의 계조 차이가 크더라도 픽셀의 휘도 응답 지연 현상이 거의 보이지 않는다.
본 발명은 저속 구동 모드에서 휘도 응답 지연을 방지하기 위하여 도 8과 같이 저속 구동 모드에서 동일 픽셀에 연속으로 기입되는 데이터들의 계조 차이가 클 때(S1, S3), N 개의 구동 프레임 기간 동안 데이터를 기입하여 휘도 응답 시간을 줄인다(S5). N 개의 구동 프레임 기간은 연속된 프레임 기간이거나 1 프레임 기간 만큼의 간격을 두고 연속되는 기간일 수 있다.
본 발명은 저속 구동 모드에서 픽셀에 연속으로 기입되는 데이터들의 계조 차이가 미리 설정된 문턱값 이하이면(S4) 저속 구동 효과를 높이기 위하여 리프레쉬 레이트로 설정된 단위 시간 내에서 1 프레임 기간에만 데이터를 기입한다. 계조 차이가 작으면 픽셀 전압의 응답 지연 시간이 작기 때문에 휘도 응답 지연 현상이 보이지 않는다. 단위 시간은 1초일 수 있으나 이에 한정되지 않는다.
본 발명은 기본 구동 모드(S2)에서 매 프레임 기간마다 픽셀들에 입력 영상의 데이터를 기입한다.
도 9는 본 발명의 실시예에 표시장치의 구동 방법을 보여 주는 타이밍 도이다. 도 9에서 데이터가 기입되는 프레임 기간 동안, 픽셀들은 도 10과 같은 신호들에 의해 구동된다.
도 9 및 도 10을 참조하면, 타이밍 콘트롤러(130)는 저속 구동 모드에서 기본 구동 모드에 비하여 리프레쉬 레이트를 낮추어 픽셀들에 데이터를 기입하는 프레임 기간을 줄이고 픽셀의 유지 기간(hold)을 길게 제어한다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 동일 픽셀에 연속으로 기입되는 데이터의 계조차를 분석한다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 계조 차이가 소정의 문턱값 보다 클 때 저속 구동 모드에서 구동되는 프레임 기간 개수를 증가시킨다. 예를 들어, 표시패널 구동회로(110, 112, 120)는 타이밍 콘트롤러(130)의 제어 하에 저속 구동 모드의 단위 시간 내에서 N 개의 구동 프레임 기간 동안 데이터를 픽셀들에 기입한다. 도 9에서 “FR”은 1 프레임 기간이다.
저속 구동 모드에서 픽셀들을 구동되는 구동 프레임 기간은 도 9의 (A)와 같이 두 개의 연속된 프레임 기간(F(1), F(2))일 수 있으나 이에 한정되지 않는다. 예를 들어, 저속 구동 모드의 구동 프레임 기간은 도 9의 (B)와 같이 세 개의 연속된 프레임 기간(F(1), F(2), F(3))일 수 있고, 도 9의 (C)와 같이 1 프레임 기간 만큼의 시간차를 갖는 프레임 기간(F(1), F(3))일 수 있다. 도 9에서 구동 프레임 기간(F(1), F(3)) 사이의 프레임 기간은 픽셀들이 구동되지 않는 유지 프레임 기간이다. 유지 프레임 기간 동안, 픽셀은 데이터 전압을 유지한다.
저속 구동 모드에서 단위 시간 내에서 구동 프레임 기간을 제외한 나머지 시간은 픽셀에 새로운 데이터가 기입되지 않고 이전 데이터가 유지되는 유지 시간(hold)으로 할당된다. 따라서, 저속 구동 모드에서 픽셀의 구동 주파수가 낮아져 표시장치의 소비 전력이 대폭 낮아진다.
본 발명은 저속 구동 모드에서 휘도 응답 지연 문제를 해결하고 소비 전력 저감 효과를 얻기 위하여 미리 설정된 문턱값에 따라 구동 프레임 개수를 가변할 수 있다. 문턱값은 1 프레임 데이터의 평균 밝기로 설정된 제1 문턱값과, 이전 프레임과 현재 프레임 간의 평균 계조 차이로 설정된 제2 문턱값으로 나뉘어질 수 있다.
실험 결과에 의하면, 저속 구동 모드에서 각 프레임 데이터의 평균 계조가 63(제1 문턱값) 이하인 어두운 이미지의 경우에, 도 11과 같이 2 개의 구동 프레임 기간을 설정하면 휘도 응답 지연 없이 픽셀들에 표시된 이미지를 업데이트할 수 있다.
각 프레임 데이터의 평균 계조가 63 보다 높은 경우에, 이전 프레임 데이터와 현재 프레임 데이터의 평균 계조 차이가 40 계조 미만이면 2 개의 구동 프레임 기간 동안 픽셀들을 구동한다. 각 프레임 데이터의 평균 계조가 63 보다 높은 경우에, 이전 프레임 데이터와 현재 프레임 데이터의 평균 계조 차이가 40(제2 문턱값) 계조 이상이면 3 개의 구동 프레임 기간 동안 픽셀들을 구동한다. 따라서, 저속 구동 모드에서 어둡지 않은 이미지가 입력될 때 계조 차이가 크면 구동 프레임 개수를 증가시켜야 휘도 응답 지연 없이 픽셀들에 표시된 이미지를 업데이트할 수 있다.
도 10에서, SCAN1(1)~SCAN1(n)은 도 4에서 제1 스캔 펄스(SCAN1)이다. 괄호 안의 숫자는 표시패널의 수평 라인 번호이다. SCAN2(1)~SCAN2(n)은 도 4에서 제2 스캔 펄스(SCAN2)이다. EM(1)~EM(n)은 도 4에서 EM 신호이다. 괄호 안의 숫자는 표시패널(100)의 수평 라인 번호이다. Data는 입력 영상의 데이터이다.
저속 구동 모드 상황에서 데이터의 계조 차이를 변경하면서 표시장치에 입력하고 그 때 데이터 구동부(110), 게이트 구동부(120), 멀티플렉서(112) 등의 입출력 파형을 측정하면 데이터의 계조 차이에 따라 가변되는 구동 프레임 개수를 확인할 수 있다.
본 발명의 표시장치는 데이터 라인과 스캔 라인(또는 게이트 라인) 등의 신호 배선, 픽셀 전극, 및 TFT들을 포함한 TFT 어레이 기판을 포함한다. TFT 어레이 기판은 유리 기판 위에서 제1 영역에 배치된 제1 TFT와 제2 영역에 배치된 제2 TFT를 포함한다. 제1 및 제2 TFT들의 반도체 물질이 다를 수 있다.
표시패널은 표시 영역과 비 표시 영역을 포함할 수 있다. 표시 영역에는 다수의 픽셀들이 매트릭스 현태로 배치된다. 픽셀 영역에는 픽셀들을 구동하기 위한 구동 소자 및/또는 스위치 소자가 배치될 수 있다. 비 표시 영역은 표시 영역의 주변에 배치되며, 픽셀들을 구동하기 위한 구동 회로들이 배치될 수 있다. 제1 영역은 비 표시 영역의 일 부분일 수 있고, 제2 영역은 표시 영역의 일 부분일 수 있다. 이 경우, 제1 TFT와 제2 TFT는 멀리 떨어져 배치될 수 있다. 또는, 제1 영역과 제2 영역 모두가 표시 영역에 포함될 수 있다. 특히, 단일 픽셀 내에 다수 개의 TFT를 포함하는 경우, 제1 TFT와 제2 TFT는 서로 인접하여 배치될 수 있다. 제1 TFT는 다결정 반도체 물질을 반도체 채널층으로 사용하는 TFT일 수 있다. 제2 TFT는 산화물 반도체 물질을 반도체 채널층으로 사용하는 TFT일 수 있다.
다결정 반도체 물질은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 픽셀들을 구동하기 위한 구동 회로에 적용될 수 있다. 또한, 다결정 반도체 물질은 OLED 표시장치에서 픽셀의 구동 TFT로 적용하는 것이 좋다.
산화물 반도체 물질은 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 TFT에 적합하다. 또한, 오프 전류가 작으므로 픽셀의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시 장치에 적합하다. 이와 같이, 서로 다른 두 종류의 TFT를 동일 기판 위에 동시에 배치함으로써, 최적의 TFT 어레이 기판을 구현할 수 있다.
다결정 반도체 물질로 반도체층을 형성하는 경우, 불순물 주입공정 및 고온 열처리 공정을 필요로 한다. 반면에, 산화물 반도체 물질로 반도체층을 형성하는 경우에는 상대적으로 낮은 온도에서 공정을 수행한다. 따라서, 가혹한 조건에서 공정을 수행하는 다결정 반도체층을 먼저 형성한 후, 산화물 반도체층을 나중에 형성할 수 있다. 이를 위해, 도 12와 같이 LTPS TFT는 탑-게이트 구조로 구현될 수 있고, Oxide TFT는 바텀-게이트 구조로 구현될 수 있다.
제조 공정상, 다결정 반도체 물질은 공극(vacancy)이 존재할 경우 특성이 저하되므로, 수소화 공정을 통해 공극을 수소로 채워주는 공정이 필요하다. 반면에, 산화물 반도체 물질은 공유 결합이 안된 공극이 캐리어(carrier)로써 역할을 할 수 있으므로, 공극을 어느 정도 보유한 상태로 안정화해주는 공정이 필요하다. 이 두 공정은, 350℃ ~ 380℃ 하에서 후속 열처리 공정을 통해 수행할 수 있다.
수소화 공정을 수행하기 위해, 다결정 반도체 물질 위에 수소 입자를 다량 포함하는 질화막을 배치할 수 있다. 질화막은 제조시 사용하는 물질에 수소를 다량 포함하기 때문에, 적층된 질화막 자체에도 상당량의 수소가 포함되어 있다. 열처리 공정으로, 수소들이 다결정 반도체 물질로 확산된다. 그 결과, 다결정 반도체층은 안정화될 수 있다. 열처리 공정 중에, 수소들이 산화물 반도체 물질로 지나치게 많은 양이 확산되어서는 안된다. 따라서, 질화막과 산화물 반도체 물질 사이에는 산화막이 배치될 수 있다. 열처리 공정을 수행 한 후, 산화물 반도체 물질은 수소에 의해 너무 많은 영향을 받지 않은 상태를 유지하여, 소자 안정화를 이룰 수 있다.
이하의 설명에서는, 편의상, 제1 TFT가 비 표시 영역에 형성된 구동 소자용 TFT이고, 제2 TFT가 표시 영역의 픽셀 영역 내에 배치된 스위치 소자용 TFT인 경우로 설명한다. 하지만, 본 발명은 이에 한자정되는 것은 아니며, 유기발광 다이오드 표시장치의 경우, 제1 TFT와 제2 TFT 모두 표시 영역의 픽셀 영역 내에 배치될 수 있다. 특히, 다결정 반도체 물질을 포함하는 제1 TFT는 구동 TFT에, 산화물 반도체 물질을 포함하는 제2 TFT는 스위칭 TFT에 적용할 수 있다.
도 12는 본 발명의 제1 실시예에 따른 TFT 어레이 기판 구조를 보여 주는 단면도이다.
도 12를 참조하면, 본 발명의 TFT 어레이 기판은 기판(SUB) 위에 배치된 제1 TFT(T1)와 제2 TFT(T2)를 포함한다. 제1 및 제2 TFT들(T1, T2)은 이격되어 배치될 수도 있고, 인접하여 배치될 수도 있다. 혹은 두 개의 TFT들이 중첩되어 배치될 수도 있다.
기판(SUB)의 전체 표면 위에는 버퍼층(BUF)이 적층되어 있다. 경우에 따라서, 버퍼층(BUF)은 생략될 수도 있다. 또는, 버퍼층(BUF)은 복수 개의 박막층이 적층된 구조를 가질 수도 있다. 여기서는 편의상 단일층으로 설명한다. 버퍼층(BUF)과 기판(SUB) 사이에서 필요한 부분에만 선택적으로 차광층을 더 구비할 수도 있다. 차광층은 그 위에 배치된 TFT의 반도체층으로 외부의 빛이 유입되는 것을 방지할 목적으로 형성할 수 있다.
버퍼층(BUF) 위에는 제1 반도체층(A1)이 배치되어 있다. 제1 반도체층(A1)은 제1 TFT(T1)의 채널 영역을 포함한다. 채널 영역은 제1 게이트 전극(G1)과 제1 반도체층(A1)이 중첩되는 영역으로 정의된다. 제1 게이트 전극(G1)이 제1 TFT(T1)의 중앙부와 중첩하므로, 제1 TFT(T1)의 중앙부가 채널 영역이 된다. 채널 영역의 양측변부는 불순물이 도핑된 영역으로서, 소스 영역(SA)과 드레인 영역(DA)으로 정의된다.
제1 TFT(T1)는 p type MOSFET 혹은 n type MOSFET 구조의 TFT로 구현되거나 CMOS(Complementary metal oxide semiconductor)로 구현될 수 있다. 제1 TFT(T1)의 반도체 물질은 다결정 실리콘 (Poly-Silicon)과 같은 다결정 반도체 물질일 수 있다. 제1 TFT(T1)는 탑-게이트 (Top-Gate) 구조로 구현될 수 있다.
제1 반도체층(A1)이 배치된 기판(SUB)의 전체 표면 위에는 게이트 절연막(GI)이 적층되어 있다. 게이트 절연막(GI)은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)으로 형성할 수 있다. 게이트 절연막(GI)의 경우, 소자의 안정성 및 특성을 고려하여 1,000Å~ 1,500Å 정도의 두께로 형성될 수 있다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우, 제조 공정상 게이트 절연막(GI) 내에 수소를 다량 포함할 수 있다. 이러한 수소들은 후속 공정에서 게이트 절연막(GI) 외부로 확산될 수 있어, 게이트 절연막(GI)을 산화 실리콘 물질로 형성하는 것이 바람직하다.
다결정 실리콘 물질을 포함하는 제1 반도체층(A1)은 수소 확산이 긍정적인 효과를 나타낼 수 있다. 하지만, 제1 TFT(T1)와 다른 성질을 갖는 제2 TFT(T2)에는 부정적인 효과를 줄 수 있다. 게이트 절연막(GI)을 제1 실시예에서 설명하는 경우와 달리, 2,000Å ~ 4,000Å 정도로 두껍게 형성할 경우가 있다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우에는 수소의 확산 정도가 심할 수 있다. 따라서, 여러 경우를 고려했을 때, 게이트 절연막(GI)은 산화 실리콘(SiOx)으로 형성될 수 이 있다.
게이트 절연막(GI) 위에는 제1 게이트 전극(G1)과 제2 게이트 전극(G2)이 배치되어 있다. 제1 게이트 전극(G1)은 제1 반도체층(A1)의 중앙부와 중첩하도록 배치된다. 제2 게이트 전극(G2)은 제2 TFT(T2) 부분에 배치된다. 제1 게이트 전극(G1)과 제2 게이트 전극(G2)을 동일한 층 상에 동일한 물질로 동일한 마스크로 형성하므로, 제조 공정을 단순화할 수 있다.
제1 및 제2 게이트 전극들(G1, G2)을 덮도록 중간 절연막(ILD)이 형성되어 있다. 특히, 중간 절연막(ILD)은 질화 실리콘(SiNx)을 포함하는 질화막(SIN)과 산화 실리콘(SiOx)을 포함하는 산화막(SIO)이 교대로 적층된 다중층의 구조로 구현될 수 있다. 여기서, 편의상 최소한의 구성 요소로서 질화막(SIN) 위에 산화막(SIO)이 적층된 이중층 구조로 설명한다.
질화막(SIN)은 후속 열처리 공정을 통해 내부에 포함된 수소를 확산하여 다결정 실리콘을 포함하는 제1 반도체층(A1)의 수소화 처리를 수행하기 위한 것이다. 반면에 산화막(SIO)은 후속 열처리 공정에 의해 질화막(SIN)에서 방출되는 수소가 제2 TFT(T2)의 반도체 물질로 너무 많이 확산되는 것을 방지하기 위한 것이다.
예를 들어, 질화막(SIN)에서 방출되는 수소는 그 아래에 게이트 절연막(GI)을 사이에 두고 배치된 제1 반도체층(A1)으로 확산될 수 있다. 따라서, 질화막(SIN)은 게이트 절연막(GI) 위에서 제1 반도체층(A1)과 가깝게 배치될 수 있다. 반면에, 질화막(SIN)에서 방출되는 수소는 그 위에 형성되는 제2 TFT(T2)의 반도체 물질로 지나치게 많이 확산되는 것을 방지할 수 있다. 따라서, 질화막(SIN) 위에는 산화막(SIO)이 형성될 수 있다. 제조 공정을 고려할 때, 중간 절연막(ILD)의 전체 두께는 2,000Å ~ 6,000Å의 두께일 수 있다. 질화막(SIN) 및 산화막(SIO) 각각의 두께가 1,000Å ~ 3,000Å일 수 있다. 또한, 질화막(SIN) 내의 수소가 제1 반도체층(A1)으로 다량 확산되는 반면, 제2 반도체층(A2)으로는 가급적 적게 영향을 주도록 하기 위해서는, 산화막(SIO)의 두께는 게이트 절연막(GI)보다 더 두꺼울 수 있다. 특히, 산화막(SIO)은 질화막(SIN)에서 방출되는 수소의 확산 정도를 조절하기 위한 용도로 이용될 수 있기 때문에, 산화막(SIO)은 질화막(SIN)보다 두껍게 형성될 수 있다.
중간 절연막(ILD)의 산화막(SIO) 위에는, 제2 게이트 전극(G2)과 중첩하는 제2 반도체층(A2)이 배치되어 있다. 제2 반도체층(A2)은 제2 TFT(T2)의 채널 영역을 포함한다. 제2 반도체층(A2)은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-갈륨 산화물(Indium Gallium Oxide: IGO) 및 인듐 -아연 산화물(Indium Zinc Oxide: IZO)와 같은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은, Off 전류(Off Current)가 낮은 특성이 있어, 픽셀의 전압 유지 기간이 길어지므로 저속 구동 및 저 소비 전력을 요구하는 표시장치에 적합하다. Off 전류란 트랜지스터의 오프 상태에서 트랜지스터의 채널을 통해 흐르는 누설 전류이다.
제2 반도체층(A2)과 중간 절연막(ILD) 위에, 소스-드레인 전극들이 배치되어 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 게이트 전극(G1)을 중심으로 일정거리 이격하여 마주보도록 배치된다. 제1 소스 전극(S1)은 소스 콘택홀(SH)을 통해 노출된 제1 반도체층(A1)의 일측부인 소스 영역(SA)과 연결된다. 소스 콘택홀(SH)은 중간 절연막(ILD) 및 게이트 절연막(GI)을 관통하여 제1 반도체층(A1)의 일측부인 소스 영역(SA)을 노출한다. 제1 드레인 전극(D1)은 드레인 콘택홀(DH)을 통해 노출된 제1 반도체층(A1)의 타측부인 드레인 영역(DA)과 연결된다. 드레인 콘택홀(DH)은 중간 절연막(ILD) 및 게이트 절연막(GI)을 관통하여 제1 반도체층(A1)의 타측부인 드레인 영역(DA)을 노출한다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제2 반도체층(A2)의 일측부와 타측부의 상부 표면과 직접 접촉하며 일정 거리 이격하여 배치된다. 제2 소스 전극(S2)은 중간 절연막(ILD)의 상부 표면 및 제2 반도체층(A2)의 일측부 상부 표면과 직접 접촉하도록 배치된다. 제2 드레인 전극(D2)은 중간 절연막(ILD)의 상부 표면 및 제2 반도체층(A2)의 타측부 상부 표면과 직접 접촉하도록 배치된다.
제1 TFT(T1)와 제2 TFT(T2) 위에는 보호막(PAS)이 덮고 있다. 이후, 보호막(PAS)을 패턴하여 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)을 노출하는 콘택홀이 더 형성될 수 있다. 또한, 보호막(PAS) 위에는 콘택홀을 통해 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)과 접촉하는 픽셀 전극을 더 포함할 수 있다. 여기서는, 편의상, 본 발명의 주요 특징을 나타내는 TFT들의 구조를 나타내는 부분들만 도시하고 설명하였다.
이와 같이, 본 발명의 제1 실시예에 의한 평판 표시장치용 TFT 어레이 기판은, 다결정 반도체 물질을 포함하는 제1 TFT(T1)와 산화물 반도체 물질을 포함하는 제2 TFT(T2)가 동일 기판(SUB) 위에 형성된 구조를 갖는다. 특히, 제1 TFT(T1)를 구성하는 제1 게이트 전극(G1)과 제2 TFT(T2)를 구성하는 제2 게이트 전극(G2)이 동일 물질로 동일 층에 형성된다.
제1 TFT(T1)의 다결정 반도체 물질을 포함하는 제1 반도체층(A1)은 제1 게이트 전극(G1) 아래에 배치되고, 제2 TFT(T2)의 산화물 반도체 물질을 포함하는 제2 반도체층(A2)은 제2 게이트 전극(G2) 상부에 배치된다. 따라서, 상대적으로 고온에서 형성되는 제1 반도체층(A1)을 먼저 형성한 후에, 상대적으로 저온에서 형성되는 제2 반도체층(A2)을 나중에 형성함으로써, 제조 공정 중에 산화물 반도체 물질이 고온 상태에 노출되는 상황을 회피할 수 있는 구조를 갖는다. 따라서, 제1 TFT는, 제1 게이트 전극(G1)보다 제1 반도체층(A1)을 먼저 형성하여야 하므로 탑-게이트 구조를 갖는다. 제2 TFT는, 제2 게이트 전극(G2)보다 제2 반도체층(A2)을 나중에 형성하여야 하므로 바텀-게이트 구조를 갖는다.
산화물 반도체 물질을 포함하는 제2 반도체층(A2)을 열처리하는 과정에서 다결정 반도체 물질을 포함하는 제1 반도체층(A1)에 수소 처리 공정을 동시에 수행할 수 있다. 이를 위해, 중간 절연막(ILD)은 하부에 질화막(SIN)이 상부에 산화막(SIO)이 적층된 구조를 갖는다. 제조 공정상의 특징으로 질화막(SIN) 내부에 포함된 수소를 열처리 공정에 의해 제1 반도체층(A1)으로 확산시키는 수소화 공정이 필요하다. 또한, 산화물 반도체 물질을 포함하는 제2 반도체층(A2)의 안정화를 위한 열처리 공정도 필요하다. 수소화 공정은 제1 반도체층(A1) 위에 중간 절연막(ILD)을 적층한 후에 실시하고, 열 처리 공정은 제2 반도체층(A2)을 형성한 후에 실시할 수 있다. 본 발명의 제1 실시예에 의하면, 제2 반도체층(A2) 아래에서 질화막(SIN) 위에 적층된 산화막(SIO)에 의해 질화막(SIN)에 내포된 수소가 산화물 반도체 물질을 포함하는 제2 반도체층(A2)으로 과도하게 확산되는 것을 방지할 수 있는 구조를 갖는다. 따라서, 산화물 반도체 물질의 안정화를 위한 열처리 공정에서 수소화 공정을 동시에 수행할 수도 있다.
도 13은 본 발명의 제2 실시예에 따른 TFT 어레이 기판 구조를 보여 주는 단면도이다.
도 13을 참조하면, 이 실시예는 중간 절연막(ILD)이 삼중층으로 구성된 것 이외의 구조에서 제1 실시예와 실질적으로 동일하다. 중간 절연막(ILD)에서 하부 산화막(SIO1), 질화막(SIN) 및 상부 산화막(SIO2)이 적층되어 있다.
중간 절연막(ILD)은 제2 TFT(T2)에서는 게이트 절연막의 기능을 한다. 따라서, 중간 절연막(ILD)이 너무 두꺼우면 제2 반도체층(A2)에 게이트 전압이 정상적으로 전달되지 않을 수 있다. 따라서, 중간 절연막(ILD)은 2,000Å ~ 6,000Å의 두께로 형성될 수 있다.
후속 열처리 공정을 통해, 제조 공정상 수소를 다량 함유한 질화막(SIN)에서 수소를 제1 반도체층(A1)으로 확산하여야 한다. 확산 효율을 고려했을 때, 하부 산화막(SIO1)은 500Å ~ 1,000Å 질화막(SIN)은 1,000Å ~ 2,000Å의 두께로 형성될 수 있다. 상부 산화막(SIO2)은, 제2 반도체층(A2)으로 수소 확산을 제한하여야 하므로, 1,000Å ~ 3,000Å의 두께로 형성될 수 있다. 특히, 상부 산화막(SIO2)은 질화막(SIN)에서 방출되는 수소의 확산 정도를 조절하기 위한 것으로, 상부 산화막(SIO2)은 질화막(SIN)보다 두껍게 형성될 수 있다.
도 14는 본 발명의 제3 실시예에 따른 TFT 어레이 기판 구조를 보여 주는 단면도이다.
도 14를 참조하면, 본 발명의 TFT 어레이 기판은 제1 TFT(T1)와 제2 TFT(T2)를 포함한다. 제1 및 제2 TFT들(T1, T2)은 이격되어 배치될 수도 있고, 인접하여 배치될 수도 있다. 혹은 두 개의 TFT들이 중첩되어 배치될 수도 있다.
기판(SUB)의 전체 표면 위에는 버퍼층(BUF)이 형성된다. 버퍼층(BUF)은 생략될 수 있다. 버퍼층(BUF)은 복수 개의 박막층이 적층된 구조를 가질 수도 있다. 여기서는 편의상 단일층으로 설명한다. 또한, 버퍼층(BUF)과 기판(SUB) 사이에서 필요한 부분에만 선택적으로 차광층을 더 구비할 수도 있다. 차광층은 그 위에 배치된 TFT의 반도체층으로 외부의 빛이 유입되는 것을 방지할 목적으로 형성할 수 있다.
버퍼층(BUF) 위에는 제1 반도체층(A1)이 배치되어 있다. 제1 반도체층(A1)은 제1 TFT(T1)의 채널 영역을 포함한다. 채널 영역은 제1 게이트 전극(G1)과 제1 반도체층(A1)이 중첩되는 영역으로 정의된다. 제1 게이트 전극(G1)이 제1 TFT(T1)의 중앙부와 중첩하므로, 제1 TFT(T1)의 중앙부가 채널 영역이 된다. 채널 영역의 양측변부는 불순물이 도핑된 영역으로서, 소스 영역(SA)과 드레인 영역(DA)으로 정의된다.
제1 TFT(T1)는 p type MOSFET 혹은 n type MOSFET 구조의 TFT로 구현되거나 CMOS로 구현될 수 있다. 제1 TFT(T1)의 반도체 물질은 다결정 실리콘 (Poly-Silicon)과 같은 다결정 반도체 물질일 수 있다. 제1 TFT(T1)는 탑-게이트 (Top-Gate) 구조로 구현될 수 있다.
제1 반도체층(A1)이 배치된 기판(SUB)의 전체 표면 위에는 게이트 절연막(GI)이 형성될 수 있다. 게이트 절연막(GI)은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)으로 형성할 수 있다. 게이트 절연막(GI)의 경우, 소자의 안정성 및 특성을 고려하여 1,000Å ~ 1,500Å 정도의 두께로 형성될 수 있다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우, 제조 공정상 게이트 절연막(GI) 내에 수소를 다량 포함할 수 있다. 이러한 수소들은 후속 공정에서 게이트 절연막(GI) 외부로 확산될 수 있기 때문에 게이트 절연막(GI)은 산화 실리콘 물질로 형성될 수 있다.
다결정 실리콘 물질을 포함하는 제1 반도체층(A1)은 수소 확산이 긍정적인 효과를 나타낼 수 있다. 하지만, 제1 TFT(T1)와 다른 성질을 갖는 제2 TFT(T2)에는 부정적인 효과를 줄 수 있다. 이를 고려하여 게이트 절연막(GI)은 2,000Å ~ 4,000Å 정도로 두껍게 형성될 수 있다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우에는 수소의 확산 정도가 심할 수 있다. 따라서, 여러 경우를 고려했을 때, 게이트 절연막(GI)은 산화 실리콘(SiOx)으로 형성하는 것이 바람직하다.
게이트 절연막(GI) 위에는 제1 게이트 전극(G1)과 제2 게이트 전극(G2)이 배치되어 있다. 제1 게이트 전극(G1)은 제1 반도체층(A1)의 중앙부와 중첩하도록 배치된다. 제2 게이트 전극(G2)은 제2 TFT(T2) 부분에 배치된다. 제1 게이트 전극(G1)과 제2 게이트 전극(G2)을 동일한 층 상에 동일한 물질로 동일한 마스크로 형성하므로, 제조 공정을 단순화할 수 있다.
제1 게이트 전극(G1) 및 제2 게이트 전극(G2)을 덮도록 제1 중간 절연막(ILD1)이 적층되어 있다. 제1 중간 절연막(ILD1)은 제2 TFT(T2)가 배치되는 제2 영역을 제외하고 제1 TFT(T1)가 배치되는 제1 영역에 선택적으로 덮을 수 있다. 제1 중간 절연막(ILD1)은 질화 실리콘(SiNx)을 포함하는 질화막(SIN)으로 형성될 수 있다. 질화막(SIN)은 후속 열처리 공정을 통해 내부에 포함된 수소를 확산하여 다결정 실리콘을 포함하는 제1 반도체층(A1)의 수소화 처리를 수행하기 위한 것이다.
질화막(SIN) 위에는 기판(SUB) 전체를 덮도록 제2 중간 절연막(ILD2)이 형성된다. 제2 중간 절연막(ILD2)은 산화 실리콘(SiOx)과 같은 산화막(SIO)으로 형성될 수 있다. 산화막(SIO)은 질화막(SIN)을 완전히 덮는 구조를 가짐으로써, 후속 열처리 공정에 의해 질화막(SIN)에서 방출되는 수소가 제2 TFT의 반도체 물질로 지나치게 많이 확산되는 것을 방지할 수 있다.
질화막(SIN)으로 이루어진 제1 중간 절연막(ILD1)에서 방출되는 수소는 그 아래에 게이트 절연막(GI)을 사이에 두고 배치된 제1 반도체층(A1)으로 확산도리 수 있다. 반면에, 질화막(SIN)에서 방출되는 수소는 그 위에 형성되는 제2 TFT(T2)의 반도체 물질로는 확산되는 것을 방지할 필요가 있다. 따라서, 질화막(SIN)은 게이트 절연막(GI) 위에서 제1 반도체층(A1)과 가깝게 적층될 수 있다. 특히, 질화막(SIN)은 제1 반도체층(A1)을 포함하는 제1 TFT(T1)를 선택적으로 덮고, 제2 반도체층(A2)을 포함하는 제2 TFT(T2)가 배치되는 영역에 배치되지 않을 수 있다.
제조 공정을 고려할 때, 제1 및 제2 중간 절연막들(ILD1, ILD2) 전체 두께는 2,000Å ~ 6,000Å 일 수 있다. 제1 중간 절연막(ILD1) 및 제2 중간 절연막(ILD2) 각각의 두께는 1,000Å ~ 3,000Å일 수 있다. 제1 중간 절연막(ILD1) 내의 수소가 제1 반도체층(A1)으로 다량 확산되는 반면, 제2 반도체층(A2)으로는 가급적 적게 영향을 주도록 하기 위해서, 제2 중간 절연막(ILD2)인 산화막(SIO)은 게이트 절연막(GI)보다 더 두껍게 형성될 수 있다. 특히, 제2 중간 절연막(ILD2)인 산화막(SIO)은 제1 중간 절연막(ILD1)인 질화막(SIN)에서 방출되는 수소의 확산 정도를 조절하기 위한 것으로서, 제2 중간 절연막(ILD2)은 제1 중간 절연막(ILD1)보다 두꺼울 수 있다.
제2 중간 절연막(ILD2) 위에는 제2 게이트 전극(G2)과 중첩하는 제2 반도체층(A2)이 배치되어 있다. 제2 반도체층(A2)은 제2 TFT(T2)의 채널 영역을 포함한다. 제2 TFT(T2)의 반도체 물질은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-갈륨 산화물(Indium Gallium Oxide: IGO) 및 인듐 -아연 산화물(Indium Zinc Oxide: IZO)와 같은 산화물 반도체 물질일 수 있다. 산화물 반도체 물질은, Off 전류가 낮은 특성이 있어, 픽셀의 전압 유지 기간이 길어지므로 저속 구동 및 저 소비 전력을 요구하는 표시장치에 적합하다.
제2 반도체층(A2)과 제2 중간 절연막(ILD2) 위에, 소스-드레인 전극들이 배치되어 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 게이트 전극(G1)을 중심으로 일정거리 이격하여 마주보도록 배치된다. 제1 소스 전극(S1)은, 소스 콘택홀(SH)을 통해 노출된 제1 반도체층(A1)의 일측부인 소스 영역(SA)과 연결된다. 소스 콘택홀(SH)은 제2 및 제1 중간 절연막(ILD2, ILD1) 및 게이트 절연막(GI)을 관통하여 제1 반도체층(A1)의 일측부인 소스 영역(SA)을 노출한다. 제1 드레인 전극(D1)은 드레인 콘택홀(DH)을 통해 노출된 제1 반도체층(A1)의 타측부인 드레인 영역(DA)과 연결된다. 드레인 콘택홀(DH)은 제2 및 제1 중간 절연막(ILD2, ILD1) 및 게이트 절연막(GI)을 관통하여 제1 반도체층(A1)의 타측부인 드레인 영역(DA)을 노출한다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제2 반도체층(A2)의 일측부와 타측부의 상부 표면과 접촉하며 일정 거리 이격하여 배치된다. 제2 소스 전극(S2)은 제2 중간 절연막(ILD2)의 상부 표면 및 제2 반도체층(A2)의 일측부 상부 표면과 접촉하도록 배치된다. 제2 드레인 전극(D2)은 제2 중간 절연막(ILD2)의 상부 표면 및 제2 반도체층(A2)의 타측부 상부 표면과 접촉하도록 배치된다.
제1 TFT(T1)와 제2 TFT(T2) 위에는 보호막(PAS)이 덮고 있다. 이후, 보호막(PAS)을 패턴하여 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)을 노출하는 콘택홀이 더 형성될 수 있다. 또한, 보호막(PAS) 위에는 콘택홀을 통해 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)과 접촉하는 픽셀 전극을 더 포함할 수 있다. 여기서는, 편의상, 본 발명의 주요 특징을 나타내는 TFT들의 구조를 나타내는 부분들만 도시하고 설명하였다.
본 발명의 제3 실시 예는 제1 TFT(T1)와 제2 TFT(T2)가 동일 기판(SUB) 위에 형성된 구조를 갖는다. 제3 실시예에서, 제1 TFT(T1)의 게이트 전극(G1)과 제2 TFT(T2)의 게이트 전극(G2)이 동일 물질로 동일층에 형성된다.
제1 TFT(T1)의 다결정 반도체 물질을 포함하는 제1 반도체층(A1)은 제1 게이트 전극(G1) 아래에 배치되고, 제2 TFT(T2)의 산화물 반도체 물질을 포함하는 제2 반도체층(A2)은 제2 게이트 전극(G2) 상부에 배치된다. 따라서, 상대적으로 고온에서 형성되는 제1 반도체층(A1)을 먼저 형성한 후에, 상대적으로 저온에서 형성되는 제2 반도체층(A2)을 나중에 형성함으로써, 제조 공정 중에 산화물 반도체 물질이 고온 상태에 노출되는 상황을 회피할 수 있는 구조를 갖는다. 따라서, 제1 TFT는, 제1 게이트 전극(G1)보다 제1 반도체층(A1)을 먼저 형성하여야 하므로 탑-게이트 구조를 갖는다. 제2 TFT는, 제2 게이트 전극(G2)보다 제2 반도체층(A2)을 나중에 형성하여야 하므로 바텀-게이트 구조를 갖는다.
또한, 산화물 반도체 물질을 포함하는 제2 반도체층(A2)을 열처리하는 과정에서 다결정 반도체 물질을 포함하는 제1 반도체층(A1)에 수소 처리 공정을 동시에 수행할 수 있다. 이를 위해, 질화막(SIN)인 제1 중간 절연막(ILD1)은 하부에 그리고 산화막(SIO)인 제2 중간 절연막(ILD2)이 상부에 적층된 구조를 갖는다. 제조 공정상의 특징으로 질화막(SIN)인 제1 중간 절연막(ILD1) 내부에 포함된 수소를 열처리 공정에 의해 제1 반도체층(A1)으로 확산시키는 수소화 공정이 필요하다. 또한, 산화물 반도체 물질을 포함하는 제2 반도체층(A2)의 안정화를 위한 열처리 공정도 필요하다. 수소화 공정은 제1 반도체층(A1) 위에 중간 절연막(ILD)을 모두 적층한 후에 실시하고, 열 처리 공정은 제2 반도체층(A2)을 형성한 후에 실시할 수 있다.
제1 중간 절연막(ILD1)을 형성한 후에 수소화 공정을 수행할 수도 있다. 제2 중간 절연막(ILD2)에 의해 질화막(SIN)에 내포된 수소가 산화물 반도체 물질을 포함하는 제2 반도체층(A2)으로 과도하게 확산되는 것을 방지할 수 있는 구조를 갖는다. 따라서, 본 발명은 산화물 반도체 물질의 안정화를 위한 열처리 공정에서 수소화 공정을 동시에 수행할 수도 있다.
제1 중간 절연막(ILD1)은 수소 처리가 필요한 제1 TFT(T1)가 배치된 제1 영역에 선택적으로 형성되어 있다. 따라서, 산화물 반도체 물질을 포함하는 제2 TFT(T2)는 질화막(SIN)으로부터 상당히 멀리 이격되어 있다. 그 결과, 후속 열처리 공정에서 질화막(SIN)에 내포된 수소가 제2 반도체층(A2)으로 지나치게 확산되는 것을 방지할 수 있다. 산화막(SIO)인 제2 중간 절연막(ILD2)이 질화막(SIN) 위에 더 증착되어 있으므로, 질화막(SIN)에 내포된 수소가 산화물 반도체 물질을 포함하는 제2 반도체층(A2)으로 지나치게 많이 침투하는 것을 더 확실하게 방지할 수 있는 구조를 갖는다.
도 15는 본 발명의 제4 실시예에 따른 TFT 어레이 기판 구조를 보여 주는 단면도이다.
도 15를 참조하면, 이 실시예는 제1 중간 절연막(ILD1)이 이중층으로 구성된 것을 제외하면 전술한 제3 실시예와 실질적으로 동일하다. 이 실시예에서, 하부 산화막(SIO2)이 질화막(SIN) 위에 형성된다.
후속 열처리 공정을 통해, 제조 공정상 수소를 다량 함유한 질화막(SIN)에서 수소를 제1 반도체층(A1)으로 확산하여야 한다. 수소 확산 정도를 고려하여, 질화막(SIN)의 두께는 1,000Å ~ 3,000Å의 두께로 설정될 수 있다. 제1 중간 절연막(ILD1)의 산화막(SIO)은 게이트 전극(G1, G2)들을 형성하는 과정에서 손상된 게이트 절연막(GI)의 표면을 보상하기 위한 것으로 너무 두껍지 않은 500Å ~ 1,000Å의 두께일 수 있다. 산화막(SIO)인 제2 중간 절연막(ILD2)은 질화막(SIN)에서 방출되는 수소의 확산 정도를 조절하기 위한 것으로, 제2 중간 절연막(ILD2)은 질화막(SIN)보다 두껍게 형성될 수 있다.
제1 중간 절연막(ILD1) 위에는 제2 중간 절연막(ILD2)이 형성된다. 제1 중간 절연막(ILD1)은 제1 TFT(T1)이 형성된 영역에 선택적으로 형성되어 있지만, 제2 중간 절연막(ILD2)은 기판(SUB) 전체 표면을 덮을 수 있다.
제2 중간 절연막(ILD2)은 제2 TFT(T2)에서는 게이트 절연막의 기능을 한다. 따라서, 제2 중간 절연막(ILD2)이 너무 두꺼우면 제2 반도체층(A2)에 게이트 전압이 정상적으로 전달되지 않을 수 있다. 따라서, 제2 중간 절연막(ILD2)의 두께는 1,000Å ~ 3,000Å의 두께로 설정될 수 있다.
이와 같은 상황을 고려했을 때, 제1 중간 절연막(ILD1)을 구성하는 산화막(SIO)은 500Å ~ 1,000Å의 두께로 형성되고, 질화막(SIN)은 1,000Å ~ 3,000Å의 두께로 형성될 수 있다. 제2 중간 절연막(ILD2)은 1,000Å ~ 3,000Å의 두께로 형성될 수 있다. 게이트 절연막(GI)은 1,000Å ~ 1,500Å 정도의 두께로 형성될 수 있다.
도 16은 본 발명의 제5 실시예에 따른 TFT 어레이 기판 구조를 보여 주는 단면도이다.
도 16을 참조하면, 이 실시예는 제1 중간 절연막(ILD1)이 산화막(SIO)으로 이루어지고, 제2 중간 절연막(ILD2)이 질화막(SIN)으로 형성된 것을 제외하면, 전술한 제3 및 제4 실시예와 실질적으로 동일하다. 질화막(SIN)으로 이루어진 제2 중간 절연막(ILD2)은 제2 TFT(T2)가 배치된 제2 영역에는 배치되지 않고, 제1 TFT(T1)가 배치된 제1 영역에 선택적으로 배치된 구조를 갖는다.
제1 중간 절연막(ILD1)은 제2 게이트 전극(G2)과 제2 반도체층(A2) 사이에 개재되어, 제2 TFT(T2)에서 게이트 절연막의 기능을 한다. 따라서, 제1 중간 절연막(ILD1)은 후속 열처리 공정에서 수소를 방출하지 않는 산화막(SIO)으로 형성될 수 있다. 제1 중간 절연막(ILD1)의 상부에는 제2 소스-드레인 전극들(S2, D2)이 배치되므로, 제2 게이트 전극(G2)과 충분한 절연성을 확보하여야 한다. 따라서, 제1 중간 절연막(ILD1)은 1,000Å ~ 3,000Å 정도의 두께로 형성될 수 있다.
제1 TFT(T1)가 배치된 영역에서 제1 중간 절연막(ILD1)의 상부에는 질화막(SIN)을 형성함으로써, 후속 열처리 공정을 통해, 질화막(SIN)에 포함된 수소를 제1 반도체층(A1)으로 확산하여야 한다. 제1 중간 절연막(ILD1)의 두께가 게이트 절연막의 기능을 담보할 수 있을 정도이어야 하므로, 비교적 두꺼운 편이다. 따라서, 제1 중간 절연막(ILD1)을 통과하여 수소가 확산될 수 있도록 하기 위해서는, 질화막(SIN)은 충분한 두께 예를 들어, 1,000Å ~ 3,000Å 정도의 두께로 형성될 수 있다.
질화막(SIN)이 1,000Å ~ 3,000Å의 두께를 갖더라도, 제2 TFT(T2)와는 상당한 거리로 이격되어 있으므로, 질화막(SIN) 내의 수소가 제2 반도체층(A2)으로 확산될 가능성은 현저히 떨어진다. 또한, 제3 실시 예에서는, 제1 중간 절연막(ILD1) 위에 제2 반도체층(A2)이 적층되지만, 제1 중간 절연막(ILD1)이 산화막(SIO)이므로, 안정적인 상태를 유지할 수 있다.
도 17a 및 도 17b는 본 발명의 제6 실시예에 따른 TFT 어레이 기판 구조를 보여 주는 단면도들이다.
도 17a를 참조하면, 본 발명의 TFT 어레이 기판은 제1 TFT(T1)와 제2 TFT(T2)를 포함한다. 제1 및 제2 TFT들(T1, T2)은 이격되어 배치될 수도 있고, 인접하여 배치될 수도 있다. 혹은 두 개의 TFT들이 중첩되어 배치될 수도 있다.
기판(SUB)의 전체 표면 위에는 버퍼층(BUF)이 형성될 수 있으나 경우에 따라, 버퍼층(BUF)은 생략될 수도 있다. 버퍼층(BUF)은 복수 개의 박막층이 적층된 구조로 형성될 수 있다. 버퍼층(BUF)과 기판(SUB) 사이에서 필요한 부분에만 선택적으로 차광층을 더 구비할 수도 있다. 차광층은 그 위에 배치된 TFT의 반도체층으로 외부의 빛이 유입되는 것을 방지할 목적으로 형성할 수 있다.
버퍼층(BUF) 위에는 제1 반도체층(A1)이 배치되어 있다. 제1 반도체층(A1)은 제1 TFT(T1)의 채널 영역을 포함한다. 채널 영역은 제1 게이트 전극(G1)과 제1 반도체층(A1)이 중첩되는 영역으로 정의된다. 제1 게이트 전극(G1)이 제1 TFT(T1)의 중앙부와 중첩하므로, 제1 TFT(T1)의 중앙부가 채널 영역이 된다. 채널 영역의 양측변부는 불순물이 도핑된 영역으로서, 소스 영역(SA)과 드레인 영역(DA)으로 정의된다.
제1 TFT(T1)는 p type MOSFET 혹은 n type MOSFET 구조의 TFT로 구현되거나 CMOS로 구현될 수 있다. 제1 TFT(T1)의 반도체 물질은 다결정 실리콘 (Poly-Silicon)과 같은 다결정 반도체 물질일 수 있다. 제1 TFT(T1)는 탑-게이트 (Top-Gate) 구조로 구현될 수 있다.
제1 반도체층(A1)이 배치된 기판(SUB)의 전체 표면 위에는 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)으로 형성될 수 있다. 게이트 절연막(GI)은 소자의 안정성 및 특성을 고려하여 1,000Å ~ 1,500Å 정도의 두께로 형성될 수 있다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우, 제조 공정상 게이트 절연막(GI) 내에 수소를 다량 포함할 수 있다. 이러한 수소들은 후속 공정에서 게이트 절연막(GI) 외부로 확산될 수 있어, 게이트 절연막(GI)은 산화 실리콘 물질로 형성될 수 있다.
다결정 실리콘 물질을 포함하는 제1 반도체층(A1)은, 수소 확산이 긍정적인 효과를 나타낼 수 있다. 하지만, 제1 TFT(T1)와 다른 성질을 갖는 제2 TFT(T2)에는 부정적인 효과를 줄 수 있다. 이를 고려하여 게이트 절연막(GI)은 2,000Å ~ 4,000Å 정도로 두껍게 형성될 수 있다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우에는 수소의 확산 정도가 심할 수 있다. 따라서, 여러 경우를 고려했을 때, 게이트 절연막(GI)은 산화 실리콘(SiOx)으로 형성될 수 있다.
게이트 절연막(GI) 위에는 제1 게이트 전극(G1)이 배치되어 있다. 제1 게이트 전극(G1)은 제1 반도체층(A1)의 중앙부와 중첩하도록 배치되어 있다. 제1 게이트 전극(G1)과 중첩하는 제1 반도체층(A1)의 중앙부는 채널 영역으로 정의된다.
제1 게이트 전극(G1)이 형성된 기판(SUB) 전체 표면 위에는 중간 절연막(ILD)이 적층되어 있다. 중간 절연막(ILD)은 질화 실리콘(SiNx)과 같은 무기 질화물질을 포함하는 질화막(SIN)으로 형성될 수 있다. 질화막(SIN)은 후속 열처리 공정을 통해 내부에 포함된 수소를 확산하여 다결정 실리콘을 포함하는 제1 반도체층(A1)을 수소화 처리를 수행하기 위해 증착한다.
중간 절연막(ILD) 위에는, 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 그리고 제2 게이트 전극(G2)이 배치되어 있다. 제1 소스 전극(S1)은 중간 절연막(ILD)과 게이트 절연막(GI)을 관통하는 소스 콘택홀(SH)을 통해 제1 반도체층(A1)의 일측부인 소스 영역(SA)과 접촉한다. 제1 드레인 전극(D1)은 중간 절연막(ILD)과 게이트 절연막(GI)을 관통하는 드레인 콘택홀(DH)을 통해 제1 반도체층(A1)의 타측부인 드레인 영역(DA)과 접촉한다. 한편, 제2 게이트 전극(G2)은 제2 TFT(T2)의 영역에 배치한다. 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 그리고 제2 게이트 전극(G2)은 동일한 층 상에 동일한 물질로 동일한 마스크로 형성함으로써, 제조 공정을 단순화할 수 있다.
제1 소스 전극(S1) 및 제1 드레인 전극(D1) 그리고 제2 게이트 전극(G2)이 형성된 중간 절연막(ILD) 위에 산화막(SIO)이 적층되어 있다. 산화막(SIO)은 산화 실리콘(SiOx)과 같은 무기 산화물질을 포함하는 것이 바람직하다. 산화막(SIO)은 질화막(SIN) 위에 적층된 구조를 가짐으로써, 후속 열처리 공정에 의해 질화막(SIN)에서 방출되는 수소가 제2 TFT의 반도체 물질로 지나치게 많이 확산되는 것을 방지한다.
질화막(SIN)으로 이루어진 중간 절연막(ILD)에서 방출되는 수소는 그 아래에 게이트 절연막(GI)을 사이에 두고 배치된 제1 반도체층(A1)으로 확산되는 것이 바람직하다. 반면에, 질화막(SIN)에서 방출되는 수소는 그 위에 형성되는 제2 TFT(T2)의 반도체 물질로는 확산되는 것을 방지하는 것이 바람직하다. 따라서, 질화막(SIN)은 게이트 절연막(GI) 위에서 제1 반도체층(A1)과 가깝게 적층될 수 있다. 질화막(SIN)은 제1 반도체층(A1)을 포함하는 제1 TFT(T1)를 선택적으로 덮고, 제2 TFT(T2)가 배치되는 영역에는 배치되지 않을 수 있다.
제조 공정 및 수소 확산 효율을 고려하여, 질화막(SIN)으로 이루어진 중간 절연막(ILD)은 1,000Å ~ 3,000Å의 두께로 형성될 수 있다. 질화막(SIN) 내의 수소가 제1 반도체층(A1)으로 다량 확산되는 반면, 제2 반도체층(A2)으로는 가급적 적게 영향을 주도록 하기 위해서는, 산화막(SIO)은 게이트 절연막(GI)보다 더 두껍게 형성될 수 있다. 산화막(SIO)은 질화막(SIN)에서 방출되는 수소의 확산 정도를 조절하기 위한 것으로서, 산화막(SIO)은 질화막(SIN)보다 두껍게 형성될 수 있다. 산화막(SIO)은 제2 TFT(T2)에서 게이트 절연막의 기능을 하여야 한다. 이를 고려하여 산화막(SIO)은 1,000Å ~ 3,000Å 정도의 두께로 형성될 수 있다.
산화막(SIO) 상부 표면에는, 제2 게이트 전극(G2)과 중첩하는 제2 반도체층(A2)이 형성된다. 제2 반도체층(A2)은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-갈륨 산화물(Indium Gallium Oxide: IGO) 및 인듐 -아연 산화물(Indium Zinc Oxide: IZO)와 같은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 Off 전류가 낮은 특성이 있어 낮은 주파수에서 구동이 가능하다. 이러한 특성으로 인해, 낮은 보조 용량의 크기로도 충분히 구동할 수 있으므로, 보조 용량이 차지하는 면적을 줄일 수 있다. 따라서, 단위 픽셀 영역의 크기가 작은 초고 해상도 표시장치를 구현하는 데 유리하다. 제2 TFT는 바텀-게이트 (Bottom-Gate) 구조로 형성될 수 있다.
제2 반도체층(A2)과 산화막(SIO) 위에, 제2 소스 전극(S2)과 제2 드레인 전극들(D2)이 배치되어 있다. 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제2 반도체층(A2)의 일측부와 타측부의 상부 표면과 접촉하며 일정 거리 이격하여 배치되어 있다. 제2 소스 전극(S2)은 산화막(SIO)의 상부 표면 및 제2 반도체층(A2)의 일측부 상부 표면과 접촉하도록 배치되어 있다. 제2 드레인 전극(D2)은 산화막(SIO)의 상부 표면 및 제2 반도체층(A2)의 타측부 상부 표면과 접촉하도록 배치되어 있다.
제1 TFT(T1)와 제2 TFT(T2) 위에는 보호막(PAS)이 덮고 있다. 이후, 보호막(PAS)을 패턴하여 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)을 노출하는 콘택홀이 더 형성될 수 있다. 또한, 보호막(PAS) 위에는 콘택홀을 통해 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)과 접촉하는 픽셀 전극을 더 포함할 수 있다. 여기서는, 편의상, 본 발명의 주요 특징을 나타내는 TFT들의 구조를 나타내는 부분들만 도시하고 설명하였다.
본 발명은 상대적으로 고온에서 형성되는 제1 반도체층(A1)을 먼저 형성한 후에, 상대적으로 저온에서 형성되는 제2 반도체층(A2)을 나중에 형성함으로써, 제조 공정 중에 산화물 반도체 물질이 고온 상태에 노출되는 상황을 회피할 수 있는 구조를 갖는다. 따라서, 제1 TFT는, 제1 게이트 전극(G1)보다 제1 반도체층(A1)을 먼저 형성하여야 하므로 탑-게이트 구조를 갖는다. 제2 TFT(T2)는, 제2 게이트 전극(G2)보다 제2 반도체층(A2)을 나중에 형성하여야 하므로 바텀-게이트 구조로 형성될 수 있다.
제2 반도체층(A2)을 열처리하는 과정에서 제1 반도체층(A1)에 수소 처리 공정을 동시에 수행할 수 있다. 이를 위해, 중간 절연막(ILD)은 질화막(SIN)으로 이루어지며, 중간 절연막(ILD) 위에는 산화막(SIO)이 적층된 구조를 갖는다. 제조 공정상의 특징으로 질화막(SIN) 내부에 포함된 수소를 열처리 공정에 의해 제1 반도체층(A1)으로 확산시키는 수소화 공정이 필요하다. 또한, 산화물 반도체 물질을 포함하는 제2 반도체층(A2)의 안정화를 위한 열처리 공정도 필요하다. 수소화 공정은 제1 반도체층(A1) 위에 중간 절연막(ILD)을 적층한 후에 실시하고, 열 처리 공정은 제2 반도체층(A2)을 형성한 후에 실시할 수 있다. 제2 반도체층(A2) 아래에서 질화막(SIN) 위에 증착된 산화막(SIO)에 의해 질화막(SIN)에 내포된 수소가 산화물 반도체 물질을 포함하는 제2 반도체층(A2)으로 과도하게 확산되는 것을 방지할 수 있는 구조를 갖는다. 따라서, 산화물 반도체 물질의 안정화를 위한 열처리 공정에서 수소화 공정을 동시에 수행할 수도 있다.
질화막(SIN)은 수소 처리가 필요한 제1 반도체층(A1)과 가깝게 배치되도록 하기 위해 제1 게이트 전극(G1) 위에 형성될 수 있다. 산화물 반도체 물질을 포함하는 제2 TFT(T2)는 질화막(SIN)으로부터 상당히 멀리 이격되어 배치되도록 하기 위해, 질화막(SIN)과 그 위에 형성된 제2 게이트 전극(G2)을 덮는 산화막(SIO)의 위에 형성될 수 있다. 그 결과, 후속 열처리 공정에서 질화막(SIN)에 내포된 수소가 제2 반도체층(A2)으로 지나치게 많이 확산되는 것을 방지할 수 있다.
제2 TFT(T2)를 픽셀 영역에 배치되는 스위치 소자로 사용하는 경우, 게이트 라인과 데이터 라인 등의 신호 배선들이 픽셀 영역 주변에 배치된다. 그리고, 이들 게이트 라인과 데이터 라인은 제1 TFT의 게이트 라인 및 데이터 라인과 동일한 층에 형성될 수 있다. 도 17b를 참조하여, 제2 TFT(T2)의 게이트 전극과 소스 전극 각각이 게이트 라인과 데이터 라인에 어떻게 연결될 수 있는지에 대해 추가로 설명한다.
도 17b를 참조하면, 제1 TFT(T1)를 구성하는 제1 게이트 전극(G1)을 형성할 때, 동일한 물질로 동일한 층에 제2 TFT(T2)의 주변에 게이트 라인(GL)이 형성될 수 있다. 게이트 라인(GL)은 제1 게이트 전극(G1)과 같이 중간 절연막(ILD)에 의해 덮이는 구조를 갖는다.
중간 절연막(ILD)에는 제1 반도체층(A1)의 소스 영역(SA)을 개방하는 소스 콘택홀(SH)과 드레인 영역(DA)을 노출하는 드레인 콘택홀(DH)이 형성되어 있다. 이와 동시에, 중간 절연막(ILD)에는 게이트 라인(GL)의 일부를 노출하는 게이트 라인 콘택홀(GLH)이 더 형성되어 있다.
중간 절연막(ILD) 위에는 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 게이트 전극(G2) 그리고 데이터 라인(DL)이 형성될 수 있다. 제1 소스 전극(S1)은 소스 콘택홀(SH)을 통해 소스 영역(SA)과 접촉한다. 제1 드레인 전극(D1)은 드레인 콘택홀(DH)을 통해 드레인 영역(DA)과 접촉한다. 또한, 제2 게이트 전극(G2)은 게이트 라인 콘택홀(GLH)을 통해 게이트 라인(GL)과 연결된다. 데이터 라인(DL)은 제2 TFT(T2) 주변에서, 중간 절연막(ILD)을 사이에 두고 게이트 라인(GL)과 교차하도록 배치된다.
제1 소스 전극(S1)과 제1 드레인 전극(D1) 그리고 제2 게이트 전극(G2)은 산화막(SIO)에 의해 덮여 있다. 산화막(SIO) 위에는 제2 게이트 전극(G2)과 중첩하는 제2 반도체층(A2)이 배치되어 있다. 또한, 산화막(SIO)에는 데이터 라인(DL)의 일부를 노출하는 데이터 라인 콘택홀(DLH)이 더 형성되어 있다.
제2 반도체층(A2)과 산화막(SIO) 위에는 제2 소스 전극(S2)과 제2 드레인 전극(D2)이 배치되어 있다. 제2 소스 전극(S2)은 제2 반도체층(A2)의 일측변 상부 표면과 접촉하며, 데이터 라인 콘택홀(DLH)을 통해 데이터 라인(DL)과 연결된다. 제2 드레인 전극(D2)은 제2 반도체층(A2)의 타측변 상부 표면과 접촉한다.
도 18은 본 발명의 제7 실시예에 따른 TFT 어레이 기판 구조를 보여 주는 단면도이다.
도 18을 참조하면, 이 실시예는 중간 절연막(ILD1)이 이중층으로 구성된 것을 제외하면 전술한 제6 실시예와 실질적으로 동일하다. 이 실시예에서, 중간 절연막(ILD)은 하부 산화막(SIO2)과 질화막(SIN)이 적층된 구조로 형성될 수 있다. 하부 산화막(SIO2) 위에 질화막(SIN)이 형성될 수 있다. 또는 질화막(SIN) 위에 하부 산화막(SIO2)이 형성될 수도 있다. 여기서, 하부 산화막(SIO2)은 산화막(SIO)보다 아래에 위치한다는 것이지, 질화막 아래에 배치되는 것을 한정하는 용어는 아니다.
후속 열처리 공정을 통해, 제조 공정상 수소를 다량 함유한 질화막(SIN)에서 수소를 제1 반도체층(A1)으로 확산하여야 한다. 확산 효율을 고려했을 때, 중간 절연막(ILD)의 질화막(SIN)은 1,000Å ~ 3,000Å의 두께로 형성될 수 있다. 하부 산화막(SIO2)은 제1 게이트 전극(G1)을 형성하는 과정에서 손상된 게이트 절연막(GI)의 표면을 보상하거나, 질화막(SIN)을 안정화하기 위한 것으로 500Å ~ 1,000Å 정도의 두께로 형성될 수 있다.
하부 산화막(SIO2)과 질화막(SIN)이 적층된 중간 절연막(ILD) 위에는 산화막(SIO)이 형성될 수 있다. 산화막(SIO)은 제2 TFT(T2)에서 게이트 절연막의 기능을 한다. 산화막(SIO)이 너무 두꺼우면 제2 반도체층(A2)에 게이트 전압이 정상적으로 전달되지 않을 수 있다. 따라서, 산화막(SIO)은 1,000Å ~ 3,000Å의 두께로 형성될 수 있다. 게이트 절연막(GI)은 1,000Å ~ 1,500Å 정도의 두께로 형성될 수 있다.
중간 절연막(ILD)에서, 질화막(SIN)을 하부에 하부 산화막(SIO2)을 상부에 형성될 수도 있다. 이 경우, 질화막(SIN)은 하부의 제1 반도체층(A1)과 더 가까이 배치되는 반면, 상부의 제2 반도체층(A2)과는 하부 산화막(SIO2) 두께만큼 더 이격되는 구조를 가질 수 있다. 따라서, 제1 반도체층(A1)으로의 수소 확산은 더 잘 이루어지며, 제2 반도체층(A2)로의 수소 확산을 더 잘 방지할 수 있다.
제조 공정을 고려했을 때, 중간 절연막(ILD)의 두께가 2,000Å ~ 6,000Å일 수 있다. 질화막(SIN) 및 하부 산화막(SIO2) 각각은 1,000Å ~ 3,000Å의 두께로 형성될 수 있다. 산화막(SIO)은 제2 TFT(T2)의 게이트 절연막으로 작용하기 때문에 이를 고려하여, 1,000Å ~ 3,000Å의 두께로 형성될 수 있다.
도 19는 본 발명의 제8 실시예에 따른 TFT 어레이 기판 구조를 보여 주는 단면도이다.
도 19를 참조하면, 산화막(SIO)이 제1 TFT(T1)의 중간 절연막 기능을 하고, 제2 TFT(T2)의 게이트 절연막 기능을 한다.
중간 절연막(ILD)은 제1 중간 절연막(ILD1)과 제2 중간 절연막(ILD2)으로 이루어진다. 제1 중간 절연막(ILD1)은 하부 산화막(SIO2)과 질화막(SIN)이 적층된 구조를 갖는다. 질화막(SIN)이 제2 TFT(T2)가 배치된 제2 영역에는 배치되지 않고, 제1 TFT(T1)가 배치된 제1 영역을 선택적으로 덮는 구조를 갖는다. 제2 중간 절연막(ILD2)은 산화막(SIO)으로 이루어지는 것으로 제2 TFT(T2)의 게이트 절연막 기능을 한다.
제1 TFT(T1)가 배치된 영역에는 질화막(SIN)을 배치함으로써, 후속 열처리 공정을 통해, 질화막(SIN)에 포함된 수소를 제1 반도체층(A1)으로 확산할 수 있다. 수소 확산 효율을 고려하여, 질화막(SIN)은 1,000Å ~ 3,000Å의 두께를 갖는 것이 바람직하다. 하부 산화막(SIO2)은 500Å ~ 1,000Å 정도의 얇은 두께로 형성될 수 있다.
질화막(SIN)이 3,000Å 정도의 두께를 갖더라도, 제2 TFT(T2)와는 상당한 거리로 이격되어 있으므로, 질화막(SIN) 내의 수소가 제2 반도체층(A2)으로 확산될 가능성은 현저히 떨어진다. 또한, 질화막(SIN) 위에는 제2 중간 절연막(ILD2)인 산화막(SIO)이 더 적층되어 있으므로, 수소가 제2 반도체층(A2)으로 확산되는 것을 확실히 방지할 수 있다.
이 실시예는 제1 소스-드레인 전극들(S1, D1)과 제2 소스-드레인 전극들(S2, D2)을 동일층에서 동일한 물질로 형성할 수 있다.
도 20은 본 발명의 제9 실시예에 따른 TFT 어레이 기판 구조를 보여 주는 단면도이다.
도 20을 참조하면, 본 발명의 TFT 어레이 기판은 제1 TFT(T1)와 제2 TFT(T2)를 포함한다. 제1 및 제2 TFT들(T1, T2)은 이격되어 배치될 수도 있고, 인접하여 배치될 수도 있다. 혹은 두 개의 TFT들이 중첩되어 배치될 수도 있다.
기판(SUB)의 전체 표면 위에는 버퍼층(BUF)이 형성된다. 버퍼층(BUF)은 생략될 수 있다. 버퍼층(BUF)은 복수 개의 박막층이 적층된 구조를 가질 수도 있다. 버퍼층(BUF)과 기판(SUB) 사이에서 필요한 부분에만 선택적으로 차광층을 더 구비할 수도 있다. 차광층은 그 위에 배치된 TFT의 반도체층으로 외부의 빛이 유입되는 것을 방지할 목적으로 형성될 수 있다.
버퍼층(BUF) 위에는 제1 반도체층(A1)이 형성된다. 제1 반도체층(A1)은 제1 TFT(T1)의 채널 영역을 포함한다. 채널 영역은 제1 게이트 전극(G1)과 제1 반도체층(A1)이 중첩되는 영역으로 정의된다. 제1 게이트 전극(G1)이 제1 TFT(T1)의 중앙부와 중첩하므로, 제1 TFT(T1)의 중앙부가 채널 영역이 된다. 채널 영역의 양측변부는 불순물이 도핑된 영역으로서, 소스 영역(SA)과 드레인 영역(DA)으로 정의된다.
제1 TFT(T1)는 p type MOSFET 혹은 n type MOSFET 구조의 TFT로 구현되거나 CMOS로 구현될 수 있다. 제1 TFT(T1)의 반도체 물질은 다결정 실리콘 (Poly-Silicon)과 같은 다결정 반도체 물질일 수 있다.
제1 반도체층(A1)이 배치된 기판(SUB)의 전체 표면 위에는 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)으로 형성될 수 있다. 게이트 절연막(GI)은 소자의 안정성 및 특성을 고려하여 1,000Å ~ 1,500Å 정도의 두께로 형성될 수 있다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우, 제조 공정상 게이트 절연막(GI) 내에 수소를 다량 포함할 수 있다. 이러한 수소들은 후속 공정에서 게이트 절연막(GI) 외부로 확산될 수 있기 때문에 게이트 절연막(GI)은 산화 실리콘 물질로 형성될 수 있다.
다결정 실리콘 물질을 포함하는 제1 반도체층(A1)은 수소 확산이 긍정적인 효과를 나타낼 수 있다. 하지만, 제1 TFT(T1)와 다른 성질을 갖는 제2 TFT(T2)에는 부정적인 효과를 줄 수 있다. 이를 고려하여 게이트 절연막(GI)은 2,000Å ~ 4,000Å 정도로 두껍게 형성될 수 있다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우에는 수소의 확산 정도가 심할 수 있다. 따라서, 여러 경우를 고려했을 때, 게이트 절연막(GI)은 산화 실리콘(SiOx)으로 형성될 수 있다.
게이트 절연막(GI) 위에는 제1 게이트 전극(G1)과 제2 게이트 전극(G2)이 배치되어 있다. 제1 게이트 전극(G1)은 제1 반도체층(A1)의 중앙부와 중첩하도록 배치된다. 제2 게이트 전극(G2)은 제2 TFT(T2) 부분에 배치된다. 제1 게이트 전극(G1)과 제2 게이트 전극(G2)을 동일한 층 상에 동일한 물질로 동일한 마스크로 형성하므로, 제조 공정을 단순화할 수 있다.
제1 및 제2 게이트 전극들(G1, G2)을 덮도록 중간 절연막(ILD)이 형성된다. 중간 절연막(ILD)은 질화 실리콘(SiNx)을 포함하는 질화막(SIN)과 산화 실리콘(SiOx)을 포함하는 산화막(SIO)이 교대로 적층된 다중층의 구조를 갖는다. 이 실시예에서 중간 절연막(ILD)을 질화막(SIN) 위에 산화막(SIO)이 적층된 이중층 구조로 설명하나, 이에 한정되지 않는다.
질화막(SIN)은 후속 열처리 공정을 통해 내부에 포함된 수소를 확산하여 다결정 실리콘을 포함하는 제1 반도체층(A1)을 수소화 처리를 수행하기 위해 형성된다. 화막(SIO)은, 후속 열처리 공정에 의해 질화막(SIN)에서 방출되는 수소가 제2 TFT(T2)의 반도체 물질로 너무 많이 확산되는 것을 방지하기 위해 형성된다.
질화막(SIN)에서 방출되는 수소는 그 아래에 게이트 절연막(GI)을 사이에 두고 배치된 제1 반도체층(A1)으로 확산된다. 따라서, 질화막(SIN)은 게이트 절연막(GI) 위에서 제1 반도체층(A1)과 가깝게 배치될 수 있다. 반면에, 질화막(SIN)에서 방출되는 수소는 그 위에 형성되는 제2 TFT(T2)의 반도체 물질로 지나치게 많이 확산되는 것을 방지하는 것이 바람직하다. 따라서, 질화막(SIN) 위에 산화막(SIO)이 형성될 수 있다. 제조 공정을 고려할 때, 중간 절연막(ILD)은 2,000Å ~ 6,000Å의 두께로 형성될 수 있다. 질화막(SIN) 및 산화막(SIO) 각각은 1,000Å ~ 3,000Å으로 형성될 수 있다. 질화막(SIN) 내의 수소가 제1 반도체층(A1)으로 다량 확산되는 반면, 제2 반도체층(A2)으로는 가급적 적게 영향을 주도록 하기 위해서, 산화막(SIO)은 게이트 절연막(GI)보다 더 두껍게 형성될 수 있다. 산화막(SIO)은 질화막(SIN)에서 방출되는 수소의 확산 정도를 조절할 수 있다. 이 경우, 산화막(SIO)은 질화막(SIN)보다 두껍게 형성된다.
중간 절연막(ILD)의 산화막(SIO) 위에는, 제2 게이트 전극(G2)과 중첩하는 제2 반도체층(A2)이 형성된다.
제2 반도체층(A2)은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-갈륨 산화물(Indium Gallium Oxide: IGO) 및 인듐 -아연 산화물(Indium Zinc Oxide: IZO)와 같은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 Off 전류(Off-Current)가 낮은 특성이 있어, 픽셀의 전압 유지 기간이 길어지므로 저속 구동 및 저 소비 전력을 요구하는 표시장치에 적합하다.
제2 반도체층(A2) 위에, 에치-스토퍼 층(ESL)이 형성된다. 에치-스토퍼 층(ESL)에는 제2 반도체층(A2)의 일측부와 타측부를 각각 노출하는 제2 소스 콘택홀(SH2)과 제2 드레인 콘택홀(DH2)이 형성된다. 에치-스토퍼 층(ESL)과 중간 절연막(ILD) 및 게이트 절연막(GI)을 관통하여 제1 반도체층(A1)의 일측부와 타측부를 각각 노출하는 제1 소스 콘택홀(SH1)과 제1 드레인 콘택홀(DH1)이 형성된다.
도면으로 도시하지 않았지만, 에치-스토퍼 층(ESL)은 제2 반도체층(A2)의 중앙 부분을 덮는 섬 모양(island pattern)으로 형성될 수 있다. 이 경우, 제2 반도체층(A2)의 양 측부가 노출되기 때문에 제2 반도체층(A2)의 일측부와 타측부를 노출하기 위한 제2 소스 콘택홀(SH2)과 제2 드레인 콘택홀(DH2)은 필요 없다. 또한, 제1 반도체층(A1) 상부에는 에치-스토퍼 층(ESL)이 없기 때문에, 제1 소스 콘택홀(SH1)과 제1 드레인 콘택홀(DH1)은 중간 절연막(ILD) 및 게이트 절연막(GI)을 관통하는 구조가 된다.
에치-스토퍼 층(ESL) 위에는 소스-드레인 전극들이 형성된다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 게이트 전극(G1)을 중심으로 일정거리 이격하여 마주보도록 배치된다. 제1 소스 전극(S1)은, 제1 소스 콘택홀(SH1)을 통해 노출된 제1 반도체층(A1)의 일측부인 소스 영역(SA)과 연결된다. 제1 소스 콘택홀(SH1)은 에치-스토퍼 층(ESL), 중간 절연막(ILD) 및 게이트 절연막(GI)을 관통하여 제1 반도체층(A1)의 일측부인 소스 영역(SA)을 노출한다. 제1 드레인 전극(D1)은 제1 드레인 콘택홀(DH)을 통해 노출된 제1 반도체층(A1)의 타측부인 드레인 영역(DA)과 연결된다. 제1 드레인 콘택홀(DH1)은 에치-스토퍼 층(ESL), 중간 절연막(ILD) 및 게이트 절연막(GI)을 관통하여 제1 반도체층(A1)의 타측부인 드레인 영역(DA)을 노출한다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 제2 게이트 전극(G2)을 중심으로 일정 거리 이격하여 배치된다. 제2 소스 전극(S2)은 제2 소스 콘택홀(SH2)을 통해 노출된 제2 반도체층(A2)의 일측부와 접촉된다. 제2 드레인 전극(D2)은 제2 드레인 콘택홀(DH2)을 통해 노출된 제2 반도체층(A2)의 타측부와 접촉된다. 제2 반도체층(A2) 상부 표면에 제2 소스-드레인 전극들(S2-D2)이 직접 접촉하는 경우, 제2 소스-드레인 전극들(S2-D2)을 패턴하는 과정에서 제2 소스-드레인 전극들(S2-D2)로부터 전도성이 확산되어 채널 영역을 정확하게 정의하기 어려울 수 있다. 본 발명은 산화물 반도체 물질을 포함하는 제2 반도체층(A2)과 제2 소스-드레인 전극(S2-D2)이 제2 소스-드레인 콘택홀(SH2, DH2)을 통해 연결되는 구조이기 때문에 제2 반도체층(A2)에 정의되는 채널 영역의 크기를 정확하게 정의할 수 있다.
제1 TFT(T1)와 제2 TFT(T2) 위에는 보호막(PAS)이 덮고 있다. 보호막(PAS)을 패터닝하여 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)을 노출하는 콘택홀이 더 형성될 수 있다. 또한, 보호막(PAS) 위에는 콘택홀을 통해 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)과 접촉하는 픽셀 전극이 형성될 수 있다.
이 실시예에서, 제1 TFT(T1)를 구성하는 제1 게이트 전극(G1)과 제2 TFT(T2)를 구성하는 제2 게이트 전극(G2)이 동일 물질로 동일 층에 형성될 수 있다.
제1 TFT(T1)의 다결정 반도체 물질을 포함하는 제1 반도체층(A1)은 제1 게이트 전극(G1) 아래에 배치되고, 제2 TFT(T2)의 산화물 반도체 물질을 포함하는 제2 반도체층(A2)은 제2 게이트 전극(G2) 상부에 배치된다. 따라서, 상대적으로 고온에서 형성되는 제1 반도체층(A1)을 먼저 형성한 후에, 상대적으로 저온에서 형성되는 제2 반도체층(A2)을 나중에 형성함으로써, 제조 공정 중에 산화물 반도체 물질이 고온 상태에 노출되는 상황을 회피할 수 있는 구조를 갖는다. 따라서, 제1 TFT는, 제1 게이트 전극(G1)보다 제1 반도체층(A1)을 먼저 형성하여야 하므로 탑-게이트 구조로 구현될 수 있다. 제2 TFT는 제2 게이트 전극(G2)보다 제2 반도체층(A2)을 나중에 형성하여야 하므로 바텀-게이트 구조로 구현될 수 있다.
산화물 반도체 물질을 포함하는 제2 반도체층(A2)을 열처리하는 과정에서 다결정 반도체 물질을 포함하는 제1 반도체층(A1)에 수소 처리 공정을 동시에 수행할 수 있다. 이를 위해, 중간 절연막(ILD)은 하부에 질화막(SIN)이 상부에 산화막(SIO)이 적층된 구조를 갖는다. 제조 공정상의 특징으로 질화막(SIN) 내부에 포함된 수소를 열처리 공정에 의해 제1 반도체층(A1)으로 확산시키는 수소화 공정이 필요하다. 또한, 산화물 반도체 물질을 포함하는 제2 반도체층(A2)의 안정화를 위한 열처리 공정도 필요하다. 수소화 공정은 제1 반도체층(A1) 위에 중간 절연막(ILD)을 적층한 후에 실시하고, 열 처리 공정은 제2 반도체층(A2)을 형성한 후에 실시할 수 있다. 제2 반도체층(A2) 아래에서 질화막(SIN) 위에 적층된 산화막(SIO)에 의해 질화막(SIN)에 내포된 수소가 산화물 반도체 물질을 포함하는 제2 반도체층(A2)으로 과도하게 확산되는 것을 방지할 수 있는 구조를 갖는다. 따라서, 본 발명은 산화물 반도체 물질의 안정화를 위한 열처리 공정에서 수소화 공정을 동시에 수행할 수도 있다.
제1 및 제2 TFT들(T1, T2) 중 하나 이상은 표시패널(100)의 픽셀들 각각에 형성되어 픽셀들에 기입되는 데이터 전압을 스위칭하거나 픽셀들을 구동하는 TFT일 수 있다. OLED 표시장치의 경우에, 제2 TFT는 픽셀의 스위치 소자로 적용되고, 제1 TFT는 구동 소자로 적용될 수 있으나 이에 한정되지 않는다. 스위치 소자는 도 21 및 도 22에 도시된 스위치 소자(T), 도 23 및 도 24에 도시된 스위치 소자(ST)일 수 있다. 구동 소자는 도 23 및 도 24에 도시된 구동 소자(DT)일 수 있다. 제1 및 제2 TFT(T1, T2)는 조합되어 하나의 스위치 소자나 하나의 구동 소자로 적용될 수도 있다.
모바일 기기나 웨어러블 기기에서 소비 전력을 줄이기 위하여 프레임 레이트(Frame rate)를 낮추는 저속 구동 방법이 시도되고 있다. 이 경우에, 정지 영상이나 데이터의 업데이트 주기가 늦은 영상에서 프레임 주파수를 낮출 수 있다. 프레임 레이트를 낮추면, 데이터 전압이 바뀔 때마다 휘도가 번쩍이는 현상이 보이거나 픽셀의 전압 방전 시간이 길어져 휘도가 데이터 업데이트 주기로 휘도가 깜빡이는 플리커(flicker) 현상이 보일 수 있다. 본 발명의 제1 및 제2 TFT(T1, T2)를 픽셀에 적용하면 저속 구동 시의 플리커 문제를 해결할 수 있다.
저속 구동시에 데이터 업데이트 주기가 길어지면 스위치 TFT의 누설 전류량이 커진다. 스위치 TFT의 누설 전류는 스토리지 커패시터(storage capacitor)의 전압과 구동 TFT의 게이트-소스 간 전압의 저하를 초래한다. 본 발명은 산화물 트랜지스터인 제2 TFT(T2)를 픽셀의 스위치 소자로 적용할 수 있다. 산화물 트랜지스터는 Off 전류 가 낮기 때문에 스토리지 커패시터와 구동 소자의 게이트-소스 전압 감소를 방지할 수 있다. 따라서, 본 발명은 저속 구동시 플리커를 방지할 수 있다.
다결정 실리콘 트랜지스터인 제1 TFT를 픽셀의 구동 소자로 적용하면 전자의 이동도가 높기 때문에 OLED의 전류양을 크게 할 수 있다. 따라서, 본 발명은 픽셀의 스위치 소자에 제2 TFT(T2)를 적용하고, 픽셀의 구동 소자에 제1 TFT(T1)를 적용하여 소비 전력을 대폭 낮추면서 화질 저하를 방지할 수 있다.
본 발명은 소비전력을 줄이기 위해서 저속 구동 방법을 적용할 때 화질 저하를 방지할 수 있기 때문에 모바일 기기나 웨어러블 기기에 적용하는데에 효과적이다. 일례로, 휴대용 전자시계는 소비전력을 낮추기 위하여 1초 단위로 표시화면의 데이터를 업데이트할 수 있다. 이 때의 프레임 주파수는 1Hz이다. 본 발명은 1Hz 또는 정지영상에 가까운 구동 주파수를 이용하여도 플리커 없는 우수한 화질을 구현할 수 있다. 본 발명은 모바일 기기나 웨어러블 기기의 대기 화면에서 정지 영상의 프레임 레이트를 크게 낮추어 화질 저하 없이 소비 전력을 대폭 감소시킬 수 있다. 그 결과, 본 발명은 모바일 기기나 웨어러블 기기의 화질을 개선하고 배터리 수명을 길게 하여 휴대성을 높일 수 있다. 본 발명은 데이터 업데이트 주기가 매우 긴 전자책(E-Book)에서도 화질 저하 없이 소비전력을 크게 줄일 수 있다.
제1 및 제2 TFT들(T1, T2)은 하나 이상의 구동회로 예를 들면, 도 1에서 데이터 구동부(110), 멀티플렉서(112), 게이트 구동부(120) 중 하나 이상의 구동 회로에 스위치 소자 또는 구동 소자로 적용될 수 있다. 이러한 구동 회로는 픽셀에 데이터를 기입한다. 또한, 제1 및 제2 TFT들(T1, T2) 중에서 어느 하나는 픽셀 내에 형성되고 다른 하나는 구동회로에 형성될 수 있다. 데이터 구동부(110)는 입력 영상의 데이터를 데이터 전압으로 변환하여 출력한다. 멀티플렉서(112)는 데이터 구동부(110)로부터의 데이터 전압을 다수의 데이터 라인들(DL)로 분배함으로써 데이터 구동부(200)의 출력 채널 수를 줄인다. 게이트 구동부(120)는 데이터 전압에 동기되는 스캔 신호(또는 게이트 신호)를 게이트 라인들(GL)로 출력하여 입력 영상의 데이터가 기입되는 픽셀을 라인 단위로 순차적으로 선택한다. 게이트 구동부(120)의 출력 채널 수를 줄이기 위하여, 게이트 구동부(120)와 게이트 라인들(GL) 사이에 도시하지 않은 멀티플렉서가 추가로 배치될 수 있다. 멀티플렉서(112)와 게이트 구동부(120)는 도 12와 같이 픽셀 어레이와 함께 TFT 어레이 기판 상에 직접 형성될 수 있다. 멀티플렉서(112)와 게이트 구동부(120)는 비 표시영역(NA)에 배치되고, 픽셀 어레이는 표시 영역(AA)에 배치된다.
본 발명의 표시장치는 TFT를 이용한 능동형 표시장치 예를 들면, 액정표시장치(LCD), OLED 표시장치 등 TFT가 필요한 어떠한 표시장치에도 적용될 수 있다. 이하, 도 21 내지 도 26을 결부하여, 본 발명의 TFT 어레이 기판이 적용될 표시장치의 응용 예들에 대해서 설명하기로 한다.
도 21은 수평 전계형의 일종인 프린지 필드(Fringe Field) 방식의 액정 표시장치의 TFT 어레이 기판을 나타내는 평면도이다. 도 22는 도 21에 도시한 TFT 어레이 기판을 절취선 I-I' 선을 따라 자른 단면도이다.
도 21 및 도 22를 참조하면, TFT 어레이 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 라인(GL) 및 데이터 라인(DL), 그 교차부마다 형성된 TFT(T)를 구비한다. 그리고 게이트 라인(GL)과 데이터 라인(DL)의 교차 구조에 의해 픽셀 영역이 정의된다.
TFT(T)는 게이트 라인(GL)에서 분기한 게이트 전극(G), 데이터 라인(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널 영역을 형성하는 반도체층(A)을 포함한다. 특히, 반도체층(A)을 산화물 반도체 물질로 형성하는 경우, Off 전류가 낮은 특성이 있어 픽셀의 전압 유지 기간이 길어지므로, 저속 구동 및/또는 저 소비 전력을 요구하는 표시소자에 적합한다. 이러한 특성으로 인해, 스토리지 커패시터의 용량을 줄일 수 있으므로 픽셀 영역의 크기가 작은 초고 해상도 표시장치를 구현하는 데 유리하다.
게이트 라인(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 라인(DL)의 일측 단부에는 외부로부터 픽셀 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀을 통해 데이터 패드(DPT)와 접촉한다.
픽셀 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 형성된 픽셀 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 라인(GL)과 나란하게 배열된 공통 배선(CL)과 접속될 수 있다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 또 다른 방법으로, 공통 전극(COM)은 드레인 콘택홀이 형성되는 부분을 제외한, 기판(SUB) 전체 표면에 걸쳐 형성될 수 있다. 즉, 데이터 라인(DL)의 상층부를 덮도록 형성되어, 공통 전극(COM)이 데이터 라인(DL)을 차폐하는 기능을 할 수도 있다.
공통 전극(COM)과 픽셀 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 픽셀 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 라인(DL)과 픽셀 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 픽셀 전극(PXL)을 최상위층에 형성할 수 있다.
데이터 라인(DL) 및 TFT(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 평탄화 막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 픽셀 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 픽셀 전극(PXL)이 데이터 라인(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 라인(DL)과 픽셀 전극(PXL) 사이에 기생 용량을 줄일 수 있다.
공통 전극(COM)은 픽셀 영역의 형태에 대응하는 장방형으로 형성되고, 픽셀 전극(PXL)은 다수 개로 분리된 선 형태로 형성된다. 픽셀 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 따라서, 픽셀 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성된다. 프린지 필드형 전계에 의해, TFT 어레이 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 픽셀 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 TFT 어레이 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 픽셀 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
액정 표시장치에서 픽셀의 스위치 소자로 이용되는 TFT(T)는 제1 및/또는 제2 TFT들(T1, T2)로 구현될 수 있다.
도 23은 OLED 표시장치에서 한 픽셀의 구조를 나타내는 평면도이다. 도 24는 도 23에서 절취선 II-II'로 자른 OLED 표시장치의 구조를 나타내는 단면도이다.
도 23 및 24를 참조하면, OLED 표시장치는 스위칭 TFT(ST), 스위칭 TFT와 연결된 구동 TFT(DT), 구동 TFT(DT)에 접속된 OLED를 포함한다.
스위칭 TFT(ST)는 게이트 라인(SL)과 데이터 라인(DL)이 교차하는 부위에 형성되어 있다. 스위칭 TFT(ST)는 스캔 신호에 응답하여 데이터 라인(DL)으로부터의 데이터 전압을 구동 TFT(DT)의 게이트 전극과 스토리지 커패시터(STG)에 공급함으로써 픽셀을 선택한다. 스위칭 TFT(ST)는 게이트 라인(SL)에서 분기하는 게이트 전극(SG)과, 반도체층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 구동 TFT(DT)는 게이트 전압에 따라 픽셀의 OLED에 흐르는 전류를 조절함으로써 스위칭 TFT(ST)에 의해 선택된 픽셀의 OLED를 구동한다. 구동 TFT(DT)는 스위칭 TFT(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체층(DA), 구동 전류 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 TFT(DT)의 드레인 전극(DD)은 OLED의 애노드 전극(ANO)과 연결되어 있다. 애노드 전극(ANO)과 캐소드 전극(CAT) 사이에는 유기 발광층(OL)이 개재되어 있다. 캐소드 전극(CAT)은 기저 전압 배선에 연결된다. 스토리지 커패시터(STG)는 구동 TFT(D1)에 연결되어 구동 TFT(D1)의 게이트-소스 간 전압을 유지한다.
기판(SUB) 상에 스위칭 TFT(ST) 및 구동 TFT(DT)의 게이트 전극(SG, DG)이 배치되어 있다. 게이트 전극(SG, DG) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 전극(SG, DG)과 중첩되는 게이트 절연막(GI)의 일부에 반도체층(SA, DA)이 배치되어 있다. 반도체층(SA, DA) 위에는 일정 간격을 두고 소스 전극(SS, DS)과 드레인 전극(SD, DD)이 마주보도록 배치되어 있다. 스위칭 TFT(ST)의 드레인 전극(SD)은 게이트 절연막(GI)을 관통하는 드레인 콘택 홀(DH)을 통해 구동 TFT(DT)의 게이트 전극(DG)과 접촉한다. 이와 같은 구조를 갖는 스위칭 TFT(ST) 및 구동 TFT(DT)를 덮는 보호막(PAS)이 전체 표면에 형성된다.
애노드 전극(ANO)에 해당하는 부분에 칼라 필터(CF)가 배치되어 있다. 칼라 필터(CF)는 가급적 넓은 면적을 갖는 것이 바람직하다. 예를 들어, 데이터 라인(DL), 구동 전류 배선(VDD) 및 전단의 게이트 라인(SL)의 많은 영역과 중첩하는 형상을 갖는 것이 바람직하다. 이와 같이 스위칭 TFT(ST), 구동 TFT(DT) 및 칼라 필터(CF)들이 배치된 기판의 표면은 평탄하지 못하고, 단차가 심하다. 유기 발광 층(OLE)은 평탄한 표면에 적층되어야 발광이 일정하고 고르게 발산될 수 있다. 기판의 표면을 평탄하게 할 목적으로 평탄화 막(PAC) 혹은 오버코트층(Overcoat layer, OC)이 기판 전면에 형성될 수 있다.
오버코트층(OC) 위에 OLED의 애노드 전극(ANO) 이 형성된다. 애노드 전극(ANO)은 오버코트층(OC) 및 보호막(PAS)에 형성된 픽셀 콘택 홀(PH)을 통해 구동 TFT(DT)의 드레인 전극(DD)과 연결된다.
오버코트층(OC) 위에 OLED의 애노드 전극(ANO)이 형성된다. 여기서, 애노드 전극(ANO)은 오버코트층(OC) 및 보호막(PAS)에 형성된 픽셀 콘택 홀(PH)을 통해 구동 TFT(DT)의 드레인 전극(DD)과 연결된다.
애노드 전극(ANO)이 형성된 기판 위에, 픽셀 영역을 정의하기 위해 스위칭 TFT(ST), 구동 TFT(DT) 그리고 각종 배선들(DL, SL, VDD)이 형성된 영역 위에 뱅크(BA)(혹은, 뱅크 패턴)를 형성한다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO)이 발광 영역이 된다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO) 위에 유기 발광층(OL)이 적층된다. 그리고 유기 발광층(OL) 위에 캐소드 전극(CAT)이 순차적으로 적층된다. 유기 발광층(OL)은 백색광을 발하는 유기물질로 이루어진 경우, 아래에 위치한 칼라 필터(CF)에 의해 각 픽셀에 배정된 색상을 나타낸다.
구동 TFT(DT)의 게이트 전극(DG)과 애노드 전극(ANO) 전극 사이에는 스토리지 커패시터(STG)가 형성될 수 있다. 스토리지 커패시터(STG)는 구동 TFT(DT)에 연결되어 구동 TFT(DT)의 게이트 전극(DG)에 인가되는 전압을 유지한다.
TFT의 반도체층은 금속 산화물 반도체 물질 즉, 제2 반도체층(A2)으로 형성될 수 있다. 금속 산화물 반도체 물질은 빛에 노출된 상태로 전압 구동될 경우 그 특성이 급격히 열화 되는 특성이 있다. 따라서, 반도체층의 상부 및 하부에서 외부로부터 유입되는 빛을 차단할 수 있는 구조를 갖는 것이 바람직하다.
전술한 TFT 어레이 기판에서 픽셀 영역들은 매트릭스 형태로 배치된다. 각 단위 픽셀 영역들에는 적어도 하나 이상의 TFT가 배치된다. 즉, 기판 전체 영역에는 다수 개의 TFT들이 분포된 구조를 갖는다.
OLED 표시장치의 픽셀에는 도 23 및 도 24에 도시된 TFT들(ST, DT) 이외에 TFT가 더 배치될 수도 있다. 필요하다면, 픽셀 열화를 보상하기 위한 보상 TFT를 더 구비하여, 기능이나 성능을 더 보완하기도 한다.
표시장치의 비 표시 영역(NA)에 구동 소자를 내장한 TFT 어레이 기판을 사용하기도 한다. 이하, 도 25 및 도 26을 참조하여, 구동 회로의 일부를 픽셀이 형성된 TFT 어레이 기판에 직접 형성한 경우에 대하여 설명한다.
도 25는 OLED 표시장치의 개략적인 구조를 나타내는 평면 확대도이다. 도 26은 도 25에서 절취선 III-III'으로 자른 도면으로 OLED 표시장치의 단면 구조를 나타낸다. 여기서, 표시 영역 내에 형성된 TFT 및 OLED 에 대한 상세한 설명은 생략한다.
도 25를 참조하여, 평면상에서의 구조에 대하여 설명한다. OLED 표시장치는 영상 정보를 표시하는 표시 영역(AA)과, 표시 영역(AA)을 구동하기 위한 여러 소자들이 배치되는 비 표시 영역(NA)으로 구분된 기판(SUB)을 포함한다. 표시 영역(AA)에는 매트릭스 방식으로 배열된 복수 개의 픽셀 영역(PA)들이 정의된다. 도 25에서 점선으로 픽셀 영역들(PA)이 표시되어 있다.
픽셀 영역들(PA)이 동일한 크기를 가질 수도 있고, 서로 다른 크기를 가질 수도 있다. 또한, RGB(적녹청) 색상을 나타내는 세 개의 서브 픽셀을 하나의 단위로 하여, 규칙적으로 배열될 수도 있다. 픽셀들 각각은 W(백색) 서브 픽셀을 더 포함할 수 있다. 가장 단순한 구조로 설명하면, 픽셀 영역(PA)들은 가로 방향으로 진행하는 복수 개의 게이트 라인(GL)들과 세로 방향으로 진행하는 복수 개의 데이터 라인(DL)들 및 구동 전류 배선(VDD)들의 교차 구조로 정의할 수 있다.
픽셀 영역(PA)의 외주부에 정의된, 비 표시 영역(NA)에는 데이터 라인(DL)들에 화상 정보에 해당하는 신호를 공급하기 위한 데이터 구동부가 집적된 데이터 집적회로(DIC)와, 게이트 라인(GL)들에 스캔 신호를 공급하기 위한 게이트 구동부(GIP)가 배치될 수 있다. 도 25에서 멀티플렉서(112)는 생략되어 있다. 데이터 라인(DL)들 및 구동 전류 배선(VDD)들의 개수가 많아지는, VGA급보다 더 높은 고 해상도의 경우에는, 데이터 집적회로(DIC)는 기판(SUB)의 외부에 실장하고, 데이터 집적회로(DIC) 대신에 데이터 접속 패드들이 배치될 수도 있다.
표시장치의 구조를 단순하게 하기 위해, 게이트 구동부(GIP)는 기판(SUB)의 일측 부에 직접 형성하는 것이 바람직하다. 기판(SUB)의 최 외곽부에는 기저 전압을 공급하는 기저 전압 배선(도시하지 않음)이 배치된다. 기저 전압 배선은 기판(SUB)의 외부에서 공급되는 기저 전압(Ground Voltage)을 인가받아, 데이터 구동부(DIC) 및 게이트 구동부(GIP)에 모두 기저 전압을 공급하도록 배치하는 것이 바람직하다. 예를 들어, 기전 전압 배선은 기판(SUB)의 상부 측변에 별도로 실장될 데이터 구동부(DIC)에 연결되고, 기판(SUB)의 좌측 및/또는 우측 변에 배치된 게이트 구동부(GIP)의 외측에서 기판을 감싸듯이 배치될 수 있다.
각 픽셀 영역(PA)에는 OLED 표시장치의 핵심 구성 요소들인 OLED와 TFT들이 배치된다. TFT들은 픽셀 영역(PA)의 일측 부에 정의된 TFT 영역(TA)에 형성될 수 있다. OLED는 애노드 전극(ANO)과 캐소드 전극(CAT) 그리고, 두 전극들 사이에 개재된 유기 발광층(OL)을 을 포함한다. 실제로 발광하는 영역은 애노드 전극(ANO)과 중첩하는 유기 발광층(OL)의 면적에 의해 결정된다.
애노드 전극(ANO)은 픽셀 영역(PA) 중에서 일부 영역을 차지하도록 형성되며, TFT 영역(TA)에 형성된 TFT와 연결된다. 애노드 전극(ANO) 위에 유기 발광층(OL)을 증착하는데, 애노드 전극(ANO)과 유기 발광층(OL)이 중첩된 영역이 실제 발광 영역으로 결정된다. 캐소드 전극(CAT)은 유기 발광층(OL) 위에서 적어도 픽셀 영역(PA)들이 배치된 표시 영역(NA)의 면적을 모두 덮도록 하나의 몸체로 형성한다.
캐소드 전극(CAT)은 게이트 구동부(GIP)를 넘어 기판(SUB)의 외측부에 배치된 기저 전압 배선과 접촉한다. 즉, 기저 전압 배선을 통해 캐소드 전극(CAT)에 기저 전압을 인가한다. 캐소드 전극(CAT)은 기저 전압을 인가받고, 애노드 전극(ANO)은 화상 전압을 인가받아, 그 사이의 전압차이에 의해 유기 발광층(OL)에서 빛이 발광하여 화상 정보를 표시한다.
캐소드 전극(CAT)은 인듐-주석 산화물(Indium Tin Oxide) 혹은 인듐-아연 산화물(Indium Zinc Oxide)와 같은 투명 도전 물질로 형성한다. 이와 같은 투명 도전물질은 금속 물질보다는 비 저항 값이 높은 편이다. 상면 발광형(Top Emission Type)의 경우, 애노드 전극(ANO)은 저항이 낮고 빛 반사율이 높은 금속 물질로 형성하기 때문에 저항 문제가 발생하지 않는다. 반면에 캐소드 전극(CAT)은 빛이 이를 투과하여야 하므로, 투명 도전 물질로 형성한다.
게이트 구동부(GIP)는 스위칭 TFT(ST) 및 구동 TFT(DT)를 형성하는 과정에서 함께 형성한 TFT를 구비할 수 있다. 픽셀 영역(PA)에 형성된 스위칭 TFT(ST)는 게이트 전극(SG), 게이트 절연막(GI), 채널층(SA), 소스 전극(SS) 및 드레인 전극(SD)을 포함한다. 또한, 구동 TFT(DT)는 스위칭 TFT(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG), 게이트 절연막(GI), 채널 층(DA), 소스 전극(DS) 및 드레인 전극(DD)을 포함한다.
TFT들(ST, DT) 위에는 보호막(PAS)과 평탄화 막(PL)이 연속으로 증착된다. 평탄화 막(PL) 위에는 픽셀 영역(PA) 내의 일정 부분만을 차지하는 고립된 장방형의 애노드 전극(ANO)이 형성된다. 애노드 전극(ANO)은 보호막(PAS) 및 평탄화막(PL)을 관통하는 콘택홀을 통해 구동 TFT(DT)의 드레인 전극(DD)과 접촉한다.
애노드 전극(ANO)이 형성된 기판 위에는 발광 영역을 정의하는 뱅크(BA)가 증착된다. 뱅크(BA)는 애노드 전극(ANO)의 대부분을 노출한다. 뱅크(BA) 패턴 위에 노출된 애노드 전극(ANO) 위에는 유기 발광층(OL)이 적층된다. 뱅크(BA) 위에는 투명 도전 물질로 이루어진 캐소드 전극(CAT)이 적층되어 있다. 이로써, 애노드 전극(ANO), 유기 발광층(OL) 및 캐소드 전극(CAT)을 포함하는 OLED가 배치된다.
유기 발광 층(OL)이 백색광을 발현하고, 별도로 형성한 칼라 필터(CF)로 색상을 표현하도록 할 수 있다. 이 경우, 유기 발광 층(OL)은 적어도 표시 영역(AA)을 모두 덮도록 적층하는 것이 바람직하다.
캐소드 전극(CAT)은 게이트 구동부(GIP)를 넘어 기판(SUB)의 외측부에 배치된 기저 전압 배선과 접촉하도록 표시 영역(AA) 및 비 표시 영역(NA)에 걸쳐 덮고 있는 것이 바람직하다. 이로써, 기저 전압 배선을 통해 캐소드 전극(CAT)에 기저 전압을 인가할 수 있다.
기저 전압 배선은 게이트 전극(G)과 동일한 물질로 동일한 층에 형성할 수 있다. 이 경우, 기저 전압 배선을 덮는 보호막(PAS) 및 게이트 절연막(GI)을 관통하는 콘택홀을 통해 캐소드 전극(CAT)과 접촉할 수 있다. 다른 방법으로, 기저 전압 배선은 소스-드레인(SS-SD, DS-DD) 전극과 동일한 물질로 동일한 층에 형성할 수도 있다. 이 경우, 기저 전압 배선은 보호막(PAS)을 관통하는 콘택홀을 통해 캐소드 전극(CAT)과 접촉할 수 있다.
스위칭 TFT(ST)에는 산화물 반도체층을 구비한 제2 TFT(T2)를 적용할 수 있다. 구동 TFT(DT)에는 다결정 반도체층을 구비한 제1 TFT(T1)를 적용할 수 있다. 그리고 게이트 구동부(GIP)에는 다결정 반도체층을 구비한 제1 TFT(T1)를 적용할 수 있다. 필요하다면, 게이트 구동부(GIP)의 TFT들은 CMOS로 구현될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
GL: 게이트 라인 PAS: 보호막
DL: 데이터 라인 VDD : 구동 전류 배선
PA: 픽셀 영역 T, T1, T2: TFT
AA: 표시 영역 NA: 비 표시 영역
G: 게이트 전극 A: 반도체층
S: 소스 전극 D: 드레인 전극
GI: 게이트 절연막 ILD: 중간 절연막
SIN: 질화막 SIO: 산화막
100 : 표시패널 110 : 데이터 구동부
112 : 멀티플렉서 120 : 게이트 구동부

Claims (10)

  1. 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치된 표시패널;
    상기 표시패널에 데이터를 기입하기 위한 표시패널 구동 회로; 및
    기본 구동 모드에 비하여 저속 구동 모드에서 상기 픽셀들의 리프레쉬 레이트를 낮추는 타이밍 콘트롤러를 포함하고,
    상기 표시패널 구동 회로는 상기 타이임 콘트롤러의 제어 하에 상기 저속 구동 모드의 리프레쉬 레이트로 설정된 단위 시간 내에서 N(N은 2 이상 4 이하의 양의 정수) 개의 구동 프레임 기간 동안 상기 픽셀들에 데이터를 기입하고,
    상기 픽셀들은 상기 단위 시간 내에서 상기 N 개의 구동 프레임 기간을 제외한 나머지 시간 동안 이전 데이터의 전압을 유지하는 표시장치.
  2. 제 1 항에 있어서,
    상기 N 개의 구동 프레임 기간이 연속된 N 개의 프레임 기간이거나 1 프레임 기간 만큼의 간격을 두고 연속되는 N 개의 프레임 기간인 표시장치.
  3. 제 1 항에 있어서,
    상기 타이밍 콘트롤러가 입력 영상의 계조 차이를 바탕으로 픽셀들을 구동하는 구동 프레임 기간의 개수를 가변하는 표시장치.
  4. 제 3 항에 있어서,
    상기 타이밍 콘트롤러는
    상기 저속 구동 모드에서 각 프레임 데이터의 평균 계조가 소정의 제1 문턱값 이하일 때, 상기 저속 구동 모드의 단위 시간 내에서 2 개의 구동 프레임 기간을 할당하고,
    상기 저속 구동 모드에서 상기 각 프레임 데이터의 평균 계조가 상기 제1 문턱값 보다 높을 때, 상기 이전 프레임 데이터와 현재 프레임 데이터의 평균 계조 차이가 제2 문턱값 미만이면 상기 저속 구동 모드의 단위 시간 내에서 2 개의 구동 프레임 기간을 할당하며,
    상기 저속 구동 모드에서 상기 각 프레임 데이터의 평균 계조가 상기 제1 문턱값 보다 높을 때, 상기 이전 프레임 데이터와 현재 프레임 데이터의 평균 계조 차이가 제2 문턱값 이상이면 상기 저속 구동 모드의 단위 시간 내에서 3 개의 구동 프레임 기간을 할당하는 표시장치.
  5. 제 1 항에 있어서,
    상기 픽셀들은 산화물 트랜지스터를 포함하는 표시장치.
  6. 제 1 항에 있어서,
    상기 픽셀들은 산화물 트랜지스터와 다결정 실리콘 트랜지스터를 포함하는 표시장치.
  7. 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치된 표시패널과 상기 표시패널에 데이터를 기입하기 위한 표시패널 구동 회로를 포함한 표시장치의 구동 방법에 있어서,
    기본 구동 모드에 비하여 저속 구동 모드에서 상기 픽셀들의 리프레쉬 레이트를 낮추는 단계;
    상기 저속 구동 모드의 리프레쉬 레이트로 설정된 단위 시간 내에서 N(N은 2 이상 4 이하의 양의 정수) 개의 구동 프레임 기간 동안 상기 픽셀들에 데이터를 기입하는 단계; 및
    상기 단위 시간 내에서 상기 N 개의 구동 프레임 기간을 제외한 나머지 시간 동안 상기 픽셀들이 이전 데이터의 전압을 유지하는 단계를 포함하는 표시장치의 구동 방법.
  8. 제 7 항에 있어서,
    상기 N 개의 구동 프레임 기간이 연속된 N 개의 프레임 기간이거나 1 프레임 기간 만큼의 간격을 두고 연속되는 N 개의 프레임 기간인 표시장치의 구동 방법.
  9. 제 8 항에 있어서,
    상기 N 개의 구동 프레임 기간 동안 상기 픽셀들에 데이터를 기입하는 단계는,
    입력 영상의 계조 차이를 바탕으로 픽셀들을 구동하는 구동 프레임 기간의 개수를 가변하는 단계를 포함하는 표시장치의 구동 방법.
  10. 제 9 항에 있어서,
    상기 기본 구동 모드에 비하여 저속 구동 모드에서 상기 픽셀들의 리프레쉬 레이트를 낮추는 단계는,
    상기 저속 구동 모드에서 각 프레임 데이터의 평균 계조가 소정의 제1 문턱값 이하일 때, 상기 저속 구동 모드의 단위 시간 내에서 2 개의 구동 프레임 기간을 할당하는 단계;
    상기 저속 구동 모드에서 상기 각 프레임 데이터의 평균 계조가 상기 제1 문턱값 보다 높을 때, 상기 이전 프레임 데이터와 현재 프레임 데이터의 평균 계조 차이가 제2 문턱값 미만이면 상기 저속 구동 모드의 단위 시간 내에서 2 개의 구동 프레임 기간을 할당하는 단계; 및
    상기 저속 구동 모드에서 상기 각 프레임 데이터의 평균 계조가 상기 제1 문턱값 보다 높을 때, 상기 이전 프레임 데이터와 현재 프레임 데이터의 평균 계조 차이가 제2 문턱값 이상이면 상기 저속 구동 모드의 단위 시간 내에서 3 개의 구동 프레임 기간을 할당하는 단계를 포함하는 표시장치의 구동 방법.
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