JP2018028590A - 表示装置及び表示装置の駆動方法 - Google Patents

Abstract

【課題】高品質な映像を与えることが可能な画素回路とその駆動方法を提供する。【解決手段】表示装置の駆動方法が提供される。第１の期間において、表示領域内にｎ行ｍ列のマトリクス状に配置された複数の画素内に各々に設けられ、各複数の画素内で発光素子と電気的に接続された全ての第１のトランジスタの閾値電圧を一斉に補正する。第２の期間において、点灯スイッチをオフにすると共に、複数の画素内の第１のトランジスタに対し、行ごとに映像データを書き込む。第３の期間において、全ての発光素子を一斉に発光させる。ｎとｍはそれぞれ１よりも大きい整数である。第１のトランジスタの各々は、映像データが制御端子に入力され、第１の端子が電源線に電気的に接続され、第２の端子が発光素子に電気的に接続されるように構成される。電源線は、第１の期間と第３の期間では高レベル電位が印加され、第２の期間では低レベル電位が印加される。【選択図】図４

Description

本発明の実施形態の一つは、表示装置、およびその駆動方法に関し、例えば、有機エレクトロルミネッセンス（以下、「有機ＥＬ」と称する）材料により構成した表示素子を含む画素回路、あるいはそれを有する表示装置の駆動方法に関する。

代表的な表示装置として、液晶表示装置や有機エレクトロルミネッセンス表示装置（以下、有機ＥＬ表示装置と記す）などが知られている。これらの表示装置では、液晶素子や有機発光素子（以下、発光素子と記す）などの表示素子を有する画素が複数設けられ、表示領域が形成される。各画素は、表示素子を含む画素回路を有しており、この画素回路によって表示素子の駆動が制御される。有機ＥＬ表示装置の画素回路は、発光素子に加え、トランジスタなどの半導体素子や容量素子で構成され、これらの素子の構造やレイアウト、ならびに駆動方法を適切に設計することにより、画素の小型化、高速駆動などを実現することができる。換言すると、画素回路を適切な設計により、高品質な映像表示が可能となる。画素回路の一例として、例えば特許文献１には、二つのトランジスタ、一つの容量素子、および一つの発光素子を備える画素回路、およびそれを含有する表示装置が開示されている。ここでは、全ての画素でトランジスタの閾値電圧のばらつき補正（閾値補正）を一括して行い、その後全ての画素で映像データの書き込みを行う表示装置が駆動される。

特開２０１１−２２３４１号公報

本発明は、高品質な映像を与えることが可能な画素回路、これを含む表示装置、およびこれらの駆動方法を提供することを目的の一つとする。

本発明の実施形態の一つは、表示装置の駆動方法である。表示装置は、ｎ行ｍ列のマトリクス状に配置され、制御端子、第１の端子、第２の端子を有する第１のトランジスタ、および発光素子をそれぞれ含有する複数の画素を有する。ｎとｍはそれぞれ１よりも大きい整数であり、第１のトランジスタの各々は、映像データが制御端子に入力され、第１の端子が電源線に電気的に接続され、第２の端子が発光素子に電気的に接続されるように構成される。当該駆動方法は、第１から第３の期間に分割される。第１の期間において、第１のトランジスタの閾値電圧を一斉に補正する。第１の期間に引き続く第２の期間において、前記点灯スイッチをオフにすると共に、複数の画素内の第１のトランジスタに対し、行ごとに映像データを書き込む。第２の期間に引き続く第３の期間において、発光素子を一斉に発光させる。電源線には、第１の期間と第３の期間では高レベル電位が印加され、第２の期間では低レベル電位が印加される。

本発明の実施形態の一つは、表示装置の駆動方法である。表示装置は、ｎ行ｍ列のマトリクス状に配置される複数の画素を有する。複数の画素の各々は、制御端子、第１の端子、第２の端子をそれぞれ有する第１から第３のトランジスタ、保持容量、および発光素子を有する。第１のトランジスタの制御端子は、第３のトランジスタの第１の端子と保持容量の一方の端子と電気的に接続される。第１のトランジスタの第１の端子は、第２のトランジスタの第１の端子と電気的に接続される。第１のトランジスタの第２の端子は、保持容量の他方の端子と発光素子の陽極と電気的に接続される。第２のトランジスタの第２の端子は、高レベル電位と低レベル電位が供給されるように構成される複数の電源線のいずれか一つと電気的に接続される。当該駆動方法は、第１から第４の期間に分割される。第１の期間に、複数の画素で、第２のトランジスタのオン状態を維持し、電源線に低レベル電位を供給しつつ、第３のトランジスタをオンにして第１のトランジスタに初期化電位を供給する。第１の期間に引き続く第２の期間に、前記複数の画素で、第２のトランジスタと第３のトランジスタのオン状態を維持しつつ、電源線に高レベル電位を供給し、その後第２のトランジスタと第３のトランジスタをオフにすると共に電源線に低レベル電位を供給する。第２の期間に引き続く第３の期間に、第３のトランジスタを行ごとにオンにすることにより、第１のトランジスタの制御端子に順次映像データを供給する。第３の期間に引き続く第４の期間に、複数の画素で、第３のトランジスタのオフ状態を維持しつつ、第２のトランジスタをオンにし、電源線に高レベル電位を供給することで、発光素子を一斉に発光させる。

本発明の実施形態の一つは、表示装置の駆動方法である。表示装置は、ｎ行ｍ列のマトリクス状に配置される。複数の画素を有する。複数の画素の各々は、制御端子、第１の端子、第２の端子をそれぞれ有する第１から第４のトランジスタ、保持容量、および発光素子を有する。第１のトランジスタの制御端子は、第３のトランジスタの第１の端子と保持容量の一方の端子と電気的に接続される。第１のトランジスタの第１の端子は、第２のトランジスタの第１の端子と第４のトランジスタの第１の端子と電気的に接続される。第１のトランジスタの第２の端子は、保持容量の他方の端子と発光素子の陽極と電気的に接続される。第２のトランジスタの第２の端子は、高レベル電位と低レベル電位が供給されるように構成される複数の電源線のいずれか一つと電気的に接続される。当該駆動方法は、第１から第５の期間に分割される。第１の期間に、複数の画素で、複数の電源線に低レベル電位を供給しつつ、第４のトランジスタをオンに、第２のトランジスタをオフにすることで第１のトランジスタの第１の端子にリセット電位を一斉に供給する。第１の期間に引き続く第２の期間に、複数の画素で、第２のトランジスタのオフ状態と複数の電源線の低レベル電位を維持しつつ、第３のトランジスタをオンにすることによって第１のトランジスタの制御端子に初期化電位を一斉に供給し、その後第４のトランジスタをオフにする。第２の期間に引き続く第３の期間に、複数の画素で、第３のトランジスタのオン状態を維持しつつ、複数の電源線に高レベル電位を供給し、第２のトランジスタをオンにし、その後第２のトランジスタと第３のトランジスタをオフにすると共に複数の電源線に低レベル電位を供給する。第３の期間に引き続く第４の期間に、複数の電源線の低レベル電位と第２のトランジスタと第４のトランジスタのオフ状態を維持しつつ、第３のトランジスタを行ごとにオンにすることにより、第１のトランジスタの制御端子に順次映像データを供給する。第４の期間に引き続く第５の期間に、複数の画素で、第３のトランジスタと第４のトランジスタのオフ状態を維持しつつ、第２のトランジスタをオンにし、複数の電源線に高レベル電位を供給することで、発光素子を一斉に発光させる。

本発明の実施形態の表示装置の模式的な斜視図。 本発明の実施形態の表示装置の構成を示す模式図。 本発明の実施形態の表示装置の画素の等価回路。 本発明の実施形態の表示装置の画素のタイミングチャート。 本発明の実施形態の表示装置の画素の駆動方法を説明する図。 本発明の実施形態の表示装置の画素の駆動方法を説明する図。 本発明の実施形態の表示装置の画素の等価回路。 本発明の実施形態の表示装置の構成を示す模式図。 本発明の実施形態の表示装置の画素の等価回路。 本発明の実施形態の表示装置の画素タイミングチャート。 本発明の実施形態の表示装置の画素の駆動方法を説明する図。 本発明の実施形態の表示装置の画素の駆動方法を説明する図。 本発明の実施形態の表示装置の画素の駆動方法を説明する図。

以下、本発明の各実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。

図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。

（第１実施形態）
［１．構成］
図１は、本発明の第１の実施形態の表示装置１００の模式的な斜視図である。表示装置１００は行方向と列方向に配置される複数の画素１０６を備えた表示領域１０８、走査線駆動回路１０２、データ線駆動回路１０４を基板１１０の一方の面（上面）に有している。表示領域１０８、走査線駆動回路１０２、データ線駆動回路１０４は基板１１０と対向基板１１２との間に設けられる。外部回路（図示せず）からの各種信号は、基板１１０上に設けられた端子１１４に接続されるフレキシブルプリント回路（ＦＰＣ）などのコネクタを経由して走査線駆動回路１０２やデータ線駆動回路１０４に入力され、これらの信号に基づいて各画素１０６が制御される。

なお、走査線駆動回路１０２、データ線駆動回路１０４のいずれか、あるいは両方は、基板１１０の上に直接形成される必要はなく、基板１１０とは異なる基板（半導体基板など）上に形成された駆動回路を基板１１０やコネクタ上に設け、これらの駆動回路によって各画素１０６を制御してもよい。また、基板１１０と対向基板１１２とはガラス基板でも可撓性を有する樹脂基板でもよい。対向基板１１２の替わりに、基板１１０に樹脂フィルム、円偏光板などの光学フィルムを貼り合せる構造にしてもよい。

複数の画素１０６には例えば異なる色の光を発光する複数の発光素子を設けることができ、これにより、フルカラー表示を行うことができる。例えば赤色、緑色、あるいは青色を与える発光素子を三つの画素１０６にそれぞれ設けることができる。あるいは、全ての画素１０６で白色を与える発光素子を用い、カラーフィルタを用いて画素１０６ごとに赤色、緑色、あるいは青色を取り出してフルカラー表示を行ってもよい。最終的に取り出される色は赤色、緑色、青色の組み合わせには限られない。例えば四つの画素１０６からそれぞれ赤色、緑色、青色、白色の４種類の色を取り出すこともできる。画素１０６の配列にも制限はなく、ストライプ配列、デルタ配列などを採用することができる。

図２は、表示装置１００の上面模式図である。本実施形態では、表示装置１００がアクティブマトリクス型駆動方式を採用した有機ＥＬ表示装置である例を用いて説明する。表示領域１０８内には、互いに直交するＸ方向およびＹ方向に沿って、複数の画素１０６がマトリクス状に配置され、各画素１０６には画素回路ＰＸが設けられる。以下では、このマトリクスはＮ行Ｍ列の配列であるとして説明を行う。

各画素回路ＰＸの内部には、後述するように、発光素子ＯＬＥＤが少なくとも一つ配置される。走査線駆動回路１０２およびデータ線駆動回路１０４は、各画素回路ＰＸ内の発光素子ＯＬＥＤを駆動して発光させることにより、映像を形成する役割を果たす。

具体的に説明すると、走査線駆動回路１０２は、ｎ行目に位置する複数の画素回路ＰＸに対して共通に、走査信号を供給する走査信号線ＳＧ［ｎ］と出力制御信号を供給する出力制御信号線ＢＧ［ｎ］とを有する。ｎは、１からＮ（マトリクスの行数）までの整数である。

データ線駆動回路１０４は、表示領域１０８内に構成されるマトリクスのｍ列目に位置する複数の画素回路ＰＸに対して共通に、映像データ（映像信号）あるいは初期化信号を時分割で供給する映像／初期化信号線Ｖｓｉｇ／Ｖｉｎｉ［ｍ］、および電源電位を供給する第１の電源線ＰＶＤＤを有する。ｍは１からＭ（マトリクスの列数）までの整数である。以下の説明では、上述した各種信号線の符号は、各種信号線そのものだけではなく、当該信号線が供給する信号とその電位を示すこともある。即ち、走査信号とその電位をＳＧ［ｎ］、出力制御信号とその電位をＢＧ［ｎ］、映像／初期化信号線Ｖｓｉｇ／Ｖｉｎｉ［ｍ］が供給する映像信号とその電位をＶｓｉｇ［ｍ］、初期化信号とその電位をＶｉｎｉ［ｍ］と表記する場合がある。

第１の電源線ＰＶＤＤは、時分割で高電位と低電位の二種類の電位を供給するように構成される。以下、前者の電位を高レベル電位ＰＶＤＤ（Ｈ）、後者の電位を低レベル電位ＰＶＤＤ（Ｌ）と表記する。図２には示していないが、表示領域１０８内には、画素回路ＰＸに対して共通に設けられる共通電極が配置されており、データ線駆動回路１０４は、この共通電極に対して一定電位を供給する第２の電源線ＰＶＳＳを供給するよう構成される。第２の電源線ＰＶＳＳが供給する電位（以下、第２の電源電位ＰＶＳＳと記す）は、第１の電源線ＰＶＤＤが供給する高レベル電位ＰＶＤＤ（Ｈ）よりも低くすることができ、低レベル電位ＰＶＤＤ（Ｌ）よりも低くても高くてもよい。共通電極は、画素回路ＰＸ内の発光素子ＯＬＥＤの一方の電極（陰極）として機能し、複数の発光素子ＯＬＥＤに共有されるように設けられる。

図３は、図２に示した画素回路ＰＸの等価回路である。同図には、表示領域１０８内に構成されるマトリクスのｎ行ｍ列に位置する画素回路ＰＸ（ｎ，ｍ）を示しているが、他の画素回路ＰＸについても同様である。

図３に示すように、画素回路ＰＸは、発光素子ＯＬＥＤの他、駆動トランジスタＤＲＴ（第１のトランジスタ）、出力制御トランジスタＢＣＴ（第２のトランジスタ）、画素トランジスタＳＳＴ（第３のトランジスタ）、保持容量Ｃｓを有している。任意の構成として、画素回路ＰＸにはさらに付加容量Ｃａｄ（第２の保持容量）が設けられてもよい。これらのトランジスタはいずれも、ゲートとソースとドレインとを有し、保持容量Ｃｓと付加容量Ｃａｄは一対の端子を有する。以下の説明では、ゲートを制御端子、ソースとドレインとの一方を第１の端子、他方を第２の端子と表記することがある。また、保持容量Ｃｓと付加容量Ｃａｄが有する一対の端子の一方を第１の端子、他方を第２の端子と表記することがある。保持容量Ｃｓと付加容量Ｃａｄの容量もそれぞれＣｓとＣａｄと表記する。

駆動トランジスタＤＲＴの制御端子は画素トランジスタＳＳＴの第１の端子、保持容量Ｃｓの第１の端子と電気的に接続される。駆動トランジスタＤＲＴの第１の端子（ドレイン）は、出力制御トランジスタＢＣＴを介して、電源線ＰＶＤＤに接続される。すなわち、駆動トランジスタＤＲＴの第１の端子は出力制御トランジスタＢＣＴの第１の端子と電気的に接続され、出力制御トランジスタＢＣＴの第２の端子が電源線ＰＶＤＤに接続される。駆動トランジスタＤＲＴの第２の端子（ソース）は、発光素子ＯＬＥＤの入力端子（一方の電極、アノード）と保持容量Ｃｓの第２の端子に接続される。発光素子ＯＬＥＤの出力端子（他方の電極、カソード）は、第２の電源線ＰＶＳＳに接続される。付加容量Ｃａｄを設ける場合、その第１の端子と第２の端子はそれぞれ、駆動トランジスタＤＲＴの第２の端子、電源線ＰＶＤＤに接続されるように構成すればよい。

出力制御トランジスタＢＣＴの制御端子は、出力制御信号線ＢＧ［ｎ］に接続され、出力制御信号ＢＧ［ｎ］によって出力制御トランジスタＢＣＴのオン、オフが制御される。出力制御トランジスタＢＣＴは点灯スイッチとも呼ばれる。走査信号線ＳＧ［ｎ］がハイレベルであるかローレベルであるかは、映像信号Ｖｓｉｇ［ｍ］が画素回路に入力されているか否かに関わらず、出力制御トランジスタＢＣＴをオフにすることで発光素子ＯＬＥＤを非発光状態にすることができる。画素トランジスタＳＳＴの第２の端子には映像／初期化信号線Ｖｓｉｇ／Ｖｉｎｉ［ｍ］が接続され、時分割で、映像信号Ｖｓｉｇ［ｍ］、あるいは初期化信号Ｖｉｎｉ［ｍ］が供給される。画素トランジスタＳＳＴの制御端子には、走査信号線ＳＧ［ｎ］が接続され、走査信号ＳＧ［ｎ］によって画素トランジスタＳＳＴのオン、オフが制御される。

上記各トランジスタは、ケイ素（シリコン）や酸化物半導体などの半導体特性を有する材料を用いてチャネル領域を形成することができるが、駆動トランジスタＤＲＴのチャネル領域は、シリコンを含むことが好ましい。一方、出力制御トランジスタＢＣＴのチャネル領域は酸化物半導体を含むことが好ましい。画素トランジスタＳＳＴもチャネル領域に酸化物半導体を含んでもよい。酸化物半導体としては、例えばインジウムとガリウムの複合酸化物（ＩＧＯ）やインジウム、ガリウム、亜鉛を含む複合酸化物（ＩＧＺＯ）などから選択することができる。チャネル領域は、これらの材料を含む層が複数積層されていてもよい。

これらのトランジスタのチャネル領域は、単結晶、多結晶、微結晶、あるいはアモルファスから選択される種々のモルフォロジーを有することができる。チャネル領域には、これらのモルフォロジーが混在していてもよい。本実施形態では、駆動トランジスタＤＲＴが多結晶シリコンをチャネル領域に有し、画素トランジスタＳＳＴと出力制御トランジスタＢＣＴが酸化物半導体をチャネル領域に有する例を記述する。以下、酸化物半導体をチャネル領域に有するトランジスタを酸化物半導体トランジスタと記す。図面において、酸化物半導体トランジスタとして説明するトランジスタは点線の四角で囲まれている。

［２．駆動］
図４は、図３に示した各信号の時間変化を示すタイミングチャートである。以下、この図を参照しながら、画素回路ＰＸの動作について説明する。なお、以下では活性状態をハイレベルに対応付けて説明するが、ハイレベルとローレベルのいずれを活性状態と呼ぶかについては、信号ごとに任意である。本明細書では、第１の電源線ＰＶＤＤのハイレベルとローレベルはそれぞれ、高レベル電位ＰＶＤＤ（Ｈ）と低レベル電位ＰＶＤＤ（Ｌ）に対応する。映像／初期化信号線Ｖｓｉｇ／Ｖｉｎｉ［ｍ］のハイレベルとローレベルはそれぞれ、映像信号Ｖｓｉｇ［ｍ］と初期化信号Ｖｉｎｉ［ｍ］に対応する。

図４に示すタイミングチャートでは、一行目、二行目、Ｎ−１行目、およびＮ行目に位置する画素回路ＰＸの駆動が示されている。図４に示すように、画素回路ＰＸ［ｎ、ｍ］の駆動では、一つのフレーム内で４つの動作が行われる。これらは順に、リセット動作、閾値補正動作、書き込み動作、および発光動作であり、これらに対応する期間をそれぞれ、リセット期間Ｐｒｓｔ、補正期間Ｐｃｏｍ、書き込み期間Ｐｗｒｔ、発光期間Ｐｅｍｉと呼ぶ。

図４に示すように、リセット期間Ｐｒｓｔでは、１行目からＮ行目の行に位置する画素回路ＰＸ［ｎ、ｍ］が同じ動作で駆動される。具体的には、リセット期間Ｐｒｓｔに入ると、一行目の走査信号線ＳＧ［１］からＮ行目の操作信号ＳＧ［Ｎ］までが一斉に不活性状態から活性状態へ切り替わる。この時、第１の電源線ＰＶＤＤ、映像／初期化信号線Ｖｉｎｉ／Ｖｓｉｇ［１］、および一行目の出力制御信号線ＢＧ［１］からＮ行目の出力制御信号ＢＧ［Ｎ］は直前のフレームの状態を維持する。すなわち、第１の電源線ＰＶＤＤは低レベル電位ＰＶＤＤ（Ｌ）を、映像／初期化信号線Ｖｉｎｉ／Ｖｓｉｇ［ｍ］は初期化電気Ｖｉｎｉ［ｍ］を、一行目の出力制御信号線ＢＧ［１］からＮ行目の出力制御信号ＢＧ［Ｎ］は活性状態を維持する。これにより、１からＮ行目の画素１０６においてリセット動作が同時に行われる。

この時の状態を図５（Ａ）に示す。リセット期間Ｐｒｓｔでは画素トランジスタＳＳＴと出力制御トランジスタＢＣＴがオンの状態となり、第１の電源線ＰＶＤＤには低レベル電位ＰＶＤＤ（Ｌ）が供給され、映像／初期化信号線Ｖｉｎｉ／Ｖｓｉｇ［ｍ］には初期化信号Ｖｉｎｉ［ｍ］が供給される。したがって、駆動トランジスタＤＲＴの制御端子と保持容量Ｃｓの第１の端子Ｃｓの電位はＶｉｎｉとなる。

この状態で第１の電源線ＰＶＤＤの電位が高レベル電位ＰＶＤＤ（Ｈ）へ切り替わり、補正期間Ｐｃｏｍが開始される。この時の状態を図５（Ｂ）に示す。この時、駆動トランジスタＤＲＴの第１の端子と第２の端子間に電位差が発生し、電流Ｉが流れる。この電流Ｉは、保持容量Ｃｓに駆動トランジスタＤＲＴの閾値電圧Ｖｔｈ（ｎ、ｍ）に相当する電荷が蓄積されるまで、すなわち、駆動トランジスタＤＲＴの第２の端子の電位（ソース電位Ｖｓ）が制御端子の電位（ゲート電位Ｖｇ）より閾値電圧Ｖｔｈ（ｎ、ｍ）分低くなるまで流れ、その後定常状態に達する。このため定常状態では、ソース電位ＶｓはＶｉｎｉ［ｍ］−Ｖｔｈ（ｎ、ｍ）となる。一方、ゲート電位ＶｇはＶｉｎｉ［ｍ］が維持されるので、ゲートとソース間の電位差ＶｇｓはＶｔｈ（ｎ、ｍ）となる。引き続き、図４に示すように、走査信号線ＳＧ［１］からＳＧ［Ｎ］、および出力制御信号線ＢＧ［１］からＢＧ［Ｎ］が一斉に不活性状態へ切り替わるとともに、第１の電源線ＰＶＤＤの電位が低レベル電位ＰＶＤＤ（Ｌ）へ切り替わり、補正期間Ｐｃｏｍが終了する。

その後書き込み期間Ｐｗｒｔが開始され、行ごとに順次書き込みが行われる。例えば図４に示すように、一行目に配置される画素回路ＰＸ［１、ｍ］から順にＮ行目に配置される画素回路ＰＸ［Ｎ、ｍ］に映像信号Ｖｓｉｇ［ｍ］がそれぞれ書き込まれる。より具体的には、映像／初期化信号線Ｖｓｉｇ／Ｖｉｎｉ［ｍ］の電位がＶｓｉｇ［ｍ］に切り替わり、１行目の画素回路ＰＸ［１、ｍ］の走査信号線ＳＧ［１］がパルス状に活性となる。これにより、１行目の画素回路ＰＸ［１、ｍ］への書き込みが完了する。引き続き、２行目の画素回路ＰＸ［２、ｍ］の走査信号線ＳＧ［２］がパルス状に活性となり、この行の画素回路ＰＸ［２、ｍ］の書き込みが終了する。同様の操作が繰り返され、Ｎ行目の画素回路ＰＸ［Ｎ，ｍ］までの書き込み動作が行われる。この書き込み期間Ｐｗｒｔにわたり、第１の電源線ＰＶＤＤは低レベル電位ＰＶＤＤ（Ｌ）が維持される。

この書き込み動作が行われると、図６（Ａ）に示すように、各画素回路ＰＸ［ｎ、ｍ］では、駆動トランジスタＤＲＴの制御端子には映像信号Ｖｓｉｇ［ｍ］が供給され、これに伴って駆動トランジスタＤＲＴのソース電位Ｖｓも変化する。付加容量Ｃａｄを設ける場合、この変化量は保持容量Ｃｓと付加容量Ｃｅｌの容量配分によって決まる。より具体的には、Ｖｓは以下の式（１）で表される。

書き込み期間Ｐｗｒｔが終了すると、発光動作が開始される。ここでは図４に示すように、１行目からＮ行目に位置する画素回路ＰＸが同じ動作で駆動され、画素１０６が一斉に発光を開始する。具体的には、一行目の出力制御信号線ＢＧ［１］からＮ行目の出力制御信号線ＢＧ［Ｎ］が一斉に不活性状態から活性状態へ切り替わるとともに、第１の電源線ＰＶＤＤの電位が高レベル電位ＰＶＤＤ（Ｈ）へと切り替わる。その後、出力制御信号線ＢＧ［１］からＢＧ［Ｎ］が活性状態を維持したまま第１の電源線ＰＶＤＤの電位が低レベル電位ＰＶＤＤ（Ｌ）へと切り替わり、発光期間Ｐｅｍｉが終了する。したがって、１行目からＮ行目に位置する画素１０６が同時に発光を開始し、同時に発光を終える。

この時の状態を図６（Ｂ）に示す。発光期間Ｐｅｍｉでは出力制御トランジスタＢＣＴはオンの状態であるため、出力制御トランジスタＢＣＴを介して第１の電源線ＰＶＤＤから発光素子ＯＬＥＤへ電流が流れる。また、画素トランジスタＳＳＴはオフであるため、各駆動トランジスタＤＲＴの制御端子の電位ＶｇはＶｓｉｇ［ｍ］が維持される。このため、駆動トランジスタＤＲＴのＶｇｓは以下の式（２）で表される値となる。

一方、駆動トランジスタＤＲＴの第１の端子から第２の端子へ流れる電流（ソース―ドレイン電流）Ｉｄは、以下の式で表される。ここで係数βは利得である。

この式にＶｇｓを代入することでＶｔｈ（ｎ、ｍ）がキャンセルされ、駆動トランジスタＤＲＴの閾値電圧Ｖｔｈ（ｎ、ｍ）に依存しない電流Ｉｄが駆動トランジスタＤＲＴ、および発光素子ＯＬＥＤへ供給されることが分かる。このため、閾値電圧Ｖｔｈ（ｎ、ｍ）のばらつきの影響を受けることなく、Ｖｔｈ（ｎ、ｍ）に依存しない電流量によって発光素子ＯＬＥＤを駆動することができ、画素回路Ｐｘ（ｎ、ｍ）間で輝度のばらつきが抑制され、高品質な映像を再現することができる。

上述したように、本実施形態では、リセット動作と閾値補正動作を全画素１０６で一斉に行う。これにより、各行に配置される画素回路ＰＸ［ｎ、ｍ］で順にリセット動作、閾値補正動作を行う駆動方法と比較し、全画素回路ＰＸのリセット動作と閾値補正動作に必要な時間を大幅に短縮することができる。このため、全ての画素回路ＰＸ［ｎ、ｍ］に映像信号Ｖｓｉｇ［ｍ］を書き込むための時間を十分に確保することができる。

近年、表示装置の高機能化は画素の高精細化の要求のみならず、６０Ｈｚよりも高い周波数で駆動させる高速駆動化の要求もある。このような画素の高精細化や高速駆動の採用により、全ての行に位置する画素回路ＰＸ［ｎ、ｍ］に十分な書き込み時間を確保することが困難となっている。しかしながら、本実施形態を採用することにより、画素数が大幅に増大しても高速駆動で１フレーム期間が短くなっても、十分な書き込み時間を確保することがでる。したがって本実施形態は、より高精細化された表示装置、あるいは高速駆動される表示装置に適した画素回路とその駆動方法を提供することができる。

さらに本実施形態の表示装置１００の画素回路ＰＸ［ｍ、ｎ］は、わずか三つのトランジスタで駆動させることができる。したがって、画素１０６を小型化することができ、より高い解像度を有する表示装置の提供に寄与することができる。

また、本実施形態で示した駆動方法では、全ての画素１０６が同時に発光し、同時に発光を終える。すなわち、各フレームに対し、全画素１０６が発光を停止した期間（黒）を挿入することができる。このため、動画をシャープに表示することができ、速い動きを忠実に再現することが可能となる。

さらに上述したように、本実施形態の駆動方法では、書き込み期間Ｐｗｒｔの間、出力制御信号線ＢＧ［１］からＢＧ［Ｎ］を一斉に不活性状態へ切り替えると共に、全ての第１の電源線ＰＶＤＤを低レベル電位ＰＶＤＤ（Ｌ）に設定する。このため、書き込み期間Ｐｗｒｔにおいて出力制御トランジスタＢＣＴの第１の端子と第２の端子間の電位差（ソース―ドレイン間電位差）の絶対値を小さくすることができる。書き込み期間Ｐｗｒｔの間、出力制御信号線ＢＧ［１］からＢＧ［Ｎ］を一斉に不活性状態へ切り替えるのみで、第１の電源線ＰＶＤＤを低レベル電位ＰＶＤＤ（Ｌ）に設定しない場合、出力制御トランジスタＢＣＴのリーク電流が発生する。当該リーク電流が流れることにより、閾値補正の精度が落ちてしまう。本実施形態の駆動方法では、出力制御信号線ＢＧ［１］からＢＧ［Ｎ］を一斉に不活性状態へ切り替えると共に、全ての第１の電源線ＰＶＤＤを低レベル電位ＰＶＤＤ（Ｌ）に設定するので、当該リーク電流を抑制することができる。従って、閾値補正の精度劣化の抑制が可能となる。その結果、画素１０６の書き込みが開始されてから全画素１０６の一斉発光までの間、駆動トランジスタＤＲＴのＶｇｓを維持することができる。換言すると、駆動トランジスタＤＲＴに書き込まれる映像信号Ｖｓｉｇ［ｍ、ｎ］を発光期間Ｐｅｍｉの開始まで維持することができる。その結果各画素１０６において発光素子ＯＬＥＤは、映像信号Ｖｓｉｇ［ｍ、ｎ］に正確に対応する輝度で発光することが可能となる。

書き込み期間ＰｗｒｔにおけるＶｇｓの低下を防止するため、補正期間Ｐｃｏｍと書き込み期間Ｐｗｒｔとの間の期間に、第１の電源線ＰＶＤＤの電位を高レベル電位ＰＶＤＤ（Ｈ）に維持した状態で初期化信号線Ｖｉｎｉ［ｍ］の電位を、補正期間Ｐｃｏｍに印加されていた電位からさらに低電位へ下げる動作（オフセット動作）が行われることがある。このオフセット動作は、図４に示した走査信号線ＳＧ［１］からＳＧ［Ｎ］を一斉に不活性状態へ切り替える動作の前に行われる。オフセット動作によって、当該低電位へ下げられた初期化信号線Ｖｉｎｉ［ｍ］の電位は、対応する走査信号線ＳＧ［ｎ］が書き込み期間Ｐｗｒｔに活性状態に切り替わる直前まで、換言すれば対応する画素、あるいは画素行の書き込み動作が開始する直前まで維持される。なお、走査信号線ＳＧ［ｎ］が書き込み期間Ｐｗｒｔに活性状態に切り替わる直前に、初期化信号線Ｖｉｎｉ［ｍ］（映像／初期化信号線Ｖｓｉｇ／Ｖｉｎｉ［ｍ］）の電位は当該低電位から映像信号Ｖｓｉｇ［ｍ、ｎ］へ切り替わる。このオフセット動作により、閾値補正が終了してから書き込み動作が開始するまでの期間の駆動トランジスタＤＲＴを抑制することが可能となる。しかしながら、補正期間Ｐｃｏｍと書き込み期間Ｐｗｒｔの間に、別途このオフセット動作のための所定の期間（オフセット期間、遷移期間）を設ける必要がある。オフセット期間を設けると、１フレーム期間内で書き込み期間Ｐｗｒｔに割り当てる時間が短縮される。本実施形態では補正期間Ｐｃｏｍ終了後、書き込み期間Ｐｗｒｔにおいて、出力制御信号線ＢＧ［１］からＢＧ［Ｎ］を一斉に不活性状態へ切り替えると共に、全ての第１の電源線ＰＶＤＤの電位を低レベル電位ＰＶＤＤ（Ｌ）へ切り替えるため、上述のオフセット期間を設ける必要がなく、全画素ＰＸの書き込みのための時間を十分に確保することができる。

さらに本実施形態では、出力制御トランジスタＢＣＴ、および画素トランジスタＳＳＴに酸化物半導体トランジスタを採用することができる。これにより、酸化物半導体トランジスタのオフ状態における極めて小さなソース―ドレイン間電流（リーク電流）に起因し、駆動トランジスタＤＲＴに書き込まれる映像信号Ｖｓｉｇ［ｍ、ｎ］をより効果的に維持することができる。

（第２実施形態）
本実施形態では、表示装置１００と構造が異なる表示装置２００を説明する。第１実施形態で述べた構成と同様の構成については、説明を割愛することがある。

表示装置２００の画素回路ＰＸ［ｎ、ｍ］−２００の等価回路を図７に示す。表示装置２００は、発光素子ＯＬＥＤの入力端子と駆動トランジスタの第２の端子、保持容量Ｃｓの第２の端子との間にトランジスタ（第２の出力制御トランジスタＥＭＴ）が設けられる点で表示装置１００と異なる。より具体的には、駆動トランジスタＤＲＴの第２の端子が第２の出力制御トランジスタＥＭＴの第１の端子に電気的に接続され、発光素子ＯＬＥＤの入力端子が第２の出力制御トランジスタＥＭＴの第２の端子に電気的に接続され、出力制御信号線ＢＧ［ｎ］が出力制御トランジスタＢＣＴの制御端子と第２の出力制御トランジスタＥＭＴの制御端子に電気的に接続される。第２の出力制御トランジスタＥＭＴは、酸化物半導体トランジスタであることが好ましい。

出力制御トランジスタＢＣＴと第２の出力制御トランジスタＥＭＴは同じタイミングでオン状態とオフ状態間で切り替えが行われる。したがって、書き込み期間Ｐｗｒｔにおいて、この第２の出力制御トランジスタＥＭＴもオフとなる。このため、書き込み期間Ｐｗｒｔにおいて駆動トランジスタＤＲＴの第２の端子と発光素子ＯＬＥＤの入力端子が電気的に切断されるため、発光素子ＯＬＥＤを経由して第２の電源線ＰＶＳＳと駆動トランジスタＤＲＴの第２の端子間に流れる微量な電流をより効果的に遮断することができる。その結果、書き込み期間Ｐｗｒｔから発光期間Ｐｅｍｉの間、駆動トランジスタＤＲＴに書き込まれた映像信号Ｖｓｉｇ［ｍ］をより効果的に維持することができ、高品質な映像の提供に寄与することができる。

（第３実施形態）
本実施形態では、表示装置１００と構造が異なる表示装置３００を説明する。第１、第２実施形態で述べた構成と同様の構成については、説明を割愛することがある。

［１．構成］
表示装置３００の上面模式図を図８に示す。図８に示すように、表示装置３００の走査線駆動回路１０２には、ｎ行目に位置する複数の画素回路ＰＸに対して共通に、リセット制御信号を供給するリセット制御信号線ＲＧ［ｎ］が設けられる。一方、データ線駆動回路１０４には、リセット信号を供給するリセット信号線Ｖｒｓｔ［ｍ］が設けられる。以下、リセット制御信号とその電位をＲＧ［ｎ］、リセット信号とその電位をＶｒｓｔ［ｍ］と表記する。

表示装置３００に設けられる画素回路ＰＸの等価回路ＰＸ［ｎ、ｍ］−３００を図９に示す。この等価回路は、リセットトランジスタＲＳＴが設けられる点で、表示装置１００の画素回路ＰＸと異なる。より具体的には、駆動トランジスタＤＲＴの第１の端子と出力制御トランジスタＢＣＴの第１の端子がリセットトランジスタＲＳＴの第１の端子と電気的に接続され、リセットトランジスタＲＳＴの第２の端子と制御端子がそれぞれ、リセット信号線Ｖｒｓｔ［ｍ］とリセット制御信号線ＲＧ［ｎ］と電気的に接続される。リセットトランジスタＲＳＴは、酸化物半導体トランジスタであることが好ましい。なお、リセットトランジスタＲＳＴの第１の端子が駆動トランジスタＤＲＴの第２の端子と電気的に接続する構造、換言すればリセットトランジスタＲＳＴの第１の端子が駆動トランジスタＤＲＴの第２の端子と発光素子ＯＬＥＤの入力端子との間のノードに接続する構造にしてもよい。

［２．駆動］
表示装置３００の駆動方法を、画素回路ＰＸ［ｎ、ｍ］−３００のタイミングチャート（図１０）を用いて説明する。ここでは、一行目と二行目、およびＮ行目の画素ＰＸのタイミングチャートが示されている。表示装置１００の駆動と同様、表示装置３００においても１行目からＮ行目に位置する画素回路ＰＸが同時に初期化、閾値補正され、同時に発光を行う。

具体的には図１０に示すように、画素回路ＰＸ［ｎ、ｍ］−３００を駆動する際、一つのフレーム内で５つの動作が行われる。これらは順に、第１のリセット動作、第２のリセット動作、閾値補正動作、書き込み動作、および発光動作であり、これらに対応する期間をそれぞれ、第１のリセット期間Ｐｒｓｔ（１）、第２のリセット期間Ｐｒｓｔ（２）、補正期間Ｐｃｏｍ、書き込み期間Ｐｗｒｔ、発光期間Ｐｅｍｉと呼ぶ。なお、第１のリセット期間Ｐｒｓｔ（１）、第２のリセット期間Ｐｒｓｔ（２）はそれぞれソース初期化期間、ゲート初期化期間とも呼ばれ、これらを総じてリセット期間Ｐｒｓｔと認識することも可能である。

第１のリセット期間Ｐｒｓｔ（１）に入る直前のフレームでは、第１の電源線ＰＶＤＤの電位は低レベル電位ＰＶＤＤ（Ｌ）であり、リセット期間Ｐｒｓｔ（１）でもその電位が維持される。同様に、前フレームでは、映像／初期化信号線Ｖｓｉｇ／Ｖｉｎｉ［ｍ］には初期化信号Ｖｉｎｉ［ｍ］が印加されており、リセット期間Ｐｒｓｔ（１）でもその電位が維持される。前フレームでは、制御信号線出力ＢＧ［ｎ］、走査信号線ＳＧ［ｎ］、およびリセット制御信号線ＲＧ［ｎ］はそれぞれ活性、不活性、不活性の状態である。

第１のリセット期間Ｐｒｓｔ（１）に入ると、画素回路ＰＸにおいて、駆動トランジスタＤＲＴのリセット動作が行われる。具体的には図１０に示すように、出力制御信号線ＢＧ［１］からＢＧ［Ｎ］とリセット制御信号線ＲＧ［１］からＲＧ［Ｎ］がそれぞれ不活性状態、活性状態に切り替えられる。その結果、図１１（Ａ）に示すように、全画素回路ＰＸにおいて出力制御トランジスタＢＣＴがオフとなり、リセットトランジスタＲＳＴがオンとなる。したがって、各駆動トランジスタＤＲＴの第１の端子は出力制御トランジスタＢＣＴによって第１の電源線ＰＶＤＤから遮断される。走査信号ＳＧ［１］からＳＧ［Ｎ］は不活性状態が維持され、画素選択トランジスタＳＳＴではオフ状態が維持される。また、駆動トランジスタＤＲＴの第１の端子にはリセットトランジスタＲＳＴを介してリセット信号Ｖｒｓｔ［ｍ］が供給される。

この時、駆動トランジスタＤＲＴがオン状態になるように、各リセット電源電位Ｖｒｓｔ［ｍ］は駆動トランジスタＤＲＴの制御端子の電位よりも低い電位になるように設定される。このため、駆動トランジスタＤＲＴの第１の端子および第２端子は、リセット信号の電位Ｖｒｓｔ［ｍ］と同電位にリセットされる。リセット信号の電位Ｖｒｓｔ［ｍ］としては、第２の電源電位ＰＶＳＳの電位よりも低い電位が設定されてもよい。ただし、リセット信号の電位Ｖｒｓｔ［ｍ］は必ずしも第２の電源電位ＰＶＳＳの電位より低い必要はなく、発光素子ＯＬＥＤに電流が流れないような電位にすることもできる。具体的には、リセット信号の電位Ｖｒｓｔ［ｍ］は第２の電源電位ＰＶＳＳの電位よりも駆動トランジスタＤＲＴの閾値Ｖｔｈ［ｎ、ｍ］分だけ高い電位以下にすることができる。これにより、発光素子ＯＬＥＤへの電流が供給されることがなく、表示装置３００は非発光状態を維持する。

第２のリセット期間Ｐｒｓｔ（２）に入ると、第１のリセット期間Ｐｒｓｔ（１）と同様に、走査信号ＳＧ［１］からＳＧ［Ｎ］が活性状態に切り替わり、全画素回路ＰＸにおいて画素トランジスタＳＳＴがオン状態となる。このため、画素回路ＰＸにおいて、駆動トランジスタＤＲＴの制御端子は画素トランジスタＳＳＴを介して映像／初期化信号線Ｖｓｉｇ／Ｖｉｎｉ［ｍ］に接続される。このとき、映像／初期化信号線Ｖｓｉｇ／Ｖｉｎｉ［ｍ］には初期化信号Ｖｉｎｉ［ｍ］が供給されているため、駆動トランジスタＤＲＴの制御端子には初期化電位Ｖｉｎｉ［ｍ］が供給される（図１１（Ｂ））。

初期化電位Ｖｉｎｉ［ｍ］は、リセット信号の電位Ｖｒｓｔ［ｍ］よりも高い電位が設定される。したがって、駆動トランジスタＤＲＴでは、第１の端子の電位（この時、Ｖｒｓｔ［ｍ］）に対して制御端子の電位（Ｖｉｎｉ［ｍ］）が高いため、駆動トランジスタＤＲＴはオン状態となり、保持容量Ｃｓにリセット電源電位Ｖｒｓｔ［ｍ］と初期化電位Ｖｉｎｉ［ｍ］との電位差に相当する電荷が蓄積されるまで第１の端子と第２の端子間に電流が流れる。

この状態で補正期間Ｐｃｏｍに入り、画素回路ＰＸにおいて閾値補正動作が行われる。具体的には、画素トランジスタＳＳＴがオン状態を維持したままリセット制御信号ＲＧ［１］からＲＧ［Ｎ］が不活性、出力制御信号線ＢＧ［１］からＢＧ［Ｎ］が活性となり、さらに第１の電源電線ＰＶＤＤが高レベル電位ＰＶＤＤ（Ｈ）へ切り替わる。このため、画素回路ＰＸにおいて出力制御トランジスタＢＣＴがオン状態となり、駆動トランジスタの第１の端子には出力制御トランジスタＢＣＴを介して高レベル電源電位ＰＶＤＤ（Ｈ）が供給される。

各駆動トランジスタＤＲＴの制御端子には、リセット信号の電位Ｖｒｓｔ［ｍ］よりも高い電位であるＶｉｎｉ［ｍ］が引き続き供給されるため、駆動トランジスタＤＲＴはオン状態である。したがって、駆動トランジスタＤＲＴの第１の端子に供給された高レベル電源電位ＰＶＤＤ（Ｈ）によって駆動トランジスタＤＲＴのチャネルに電流が流れ、第２の端子の電位が上昇する（図１２（Ａ）参照）。そして、第２の端子の電位と制御端子の電位差が駆動トランジスタＤＲＴの閾値電圧Ｖｔｈ［ｎ、ｍ］に達すると、すなわち、第２の端子の電位がＶｉｎｉ［ｍ］−Ｖｔｈ［ｎ、ｍ］に達すると駆動トランジスタＤＲＴがオフ状態となる。

駆動トランジスタＤＲＴがオフ状態となった時、各保持容量Ｃｓの第１の端子にはＶｉｎｉ［ｍ］が供給され、第２の端子の電位はＶｉｎｉ［ｍ］−Ｖｔｈ［ｎ、ｍ］であるため、保持容量ＣｓにはＶｔｈ［ｎ、ｍ］に相当する電荷が保持される。換言すると、補正期間Ｐｃｏｍにおいて、保持容量Ｃｓには駆動トランジスタＤＲＴの閾値Ｖｔｈ［ｎ、ｍ］の情報が保存される（図１２（Ａ））。なお、発光素子ＯＬＥＤの発光を抑制するために、｛（Ｖｉｎｉ［ｍ］−Ｖｔｈ［ｎ、ｍ］）−ＰＶＳＳ（Ｈ）｝＜発光素子ＯＬＥＤの閾値電圧となるようにＶｉｎｉ［ｍ］を設定することが好ましい。ここで発光素子ＯＬＥＤの閾値電圧とは、発光素子ＯＬＥＤが発光を開始する際の入力端子と出力端子との電位差である。その後、出力制御信号線ＢＧ［１］からＢＧ［Ｎ］と走査信号線ＳＧ［１］からＳＧ［Ｎ］が不活性状態となり、第１の電源線ＰＶＤＤが低レベル電位ＰＶＤＤ（Ｌ）へ切り替わり、引き続く書き込み期間Ｐｗｒｔに入る。

書き込み期間Ｐｗｒｔでは、走査信号線ＢＧ［１］からＢＧ［Ｎ］、リセット制御信号ＲＧ［１］からＲＧ［Ｎ］が不活性状態を、第１の電源線ＰＶＤＤが低レベル電位ＰＶＤＤ（Ｌ）を維持しつつ、行ごとに書き込み動作が行われる。書き込み動作は、映像／初期化信号線Ｖｓｉｇ／Ｖｉｎｉ［ｍ］に所定の映像信号Ｖｓｉｇ［ｍ］を供給し、対応する走査信号線ＳＧ［ｍ］を順にパルス状に活性化することで行われる。この書き込み期間Ｐｗｒｔにわたり、第１の電源線ＰＶＤＤは低レベル電位ＰＶＤＤ（Ｌ）が維持される。

書き込み動作が行われると、各駆動トランジスタＤＲＴの制御端子と保持容量Ｃｓの第１の端子の電位はＶｉｎｉ［ｍ］からＶｓｉｇ［ｍ］へ変化する。これに伴い、保持容量Ｃｓの第２の端子、および駆動トランジスタＤＲＴの第２の端子の電位Ｖｓが上昇する。電位の変化は、第１実施形態で述べたように、保持容量Ｃｓと付加容量Ｃａｄの容量配分によって決まり、上述した式（１）に従う。書き込み期間Ｐｗｒｔにおいて、第１の電源線ＰＶＤＤの電位は、１行目からＮ行目の画素回路ＰＸの書き込みが終了するまで低レベル電位ＰＶＤＤ（Ｌ）に維持される（図１２（Ｂ））。

１行目からＮ行目の画素回路ＰＸの書き込みが終了した後、発光期間Ｐｅｍｉに移行する。ここでは、図１０に示すように、１行目からＮ行目に位置する画素回路ＰＸが同じ動作で駆動され、画素１０６が一斉に発光を開始する。具体的には、一行目の出力制御信号線ＢＧ［１］からＮ行目の出力制御信号線ＢＧ［Ｎ］が一斉に不活性状態から活性状態へ切り替わるとともに、第１の電源線ＰＶＤＤの電位が高レベル電位ＰＶＤＤ（Ｈ）へと切り替わる。その後、出力制御信号線ＢＧ［１］からＢＧ［Ｎ］が活性状態を維持したまま第１の電源線ＰＶＤＤの電位が低レベル電位ＰＶＤＤ（Ｌ）へと切り替わり、発光期間Ｐｅｍｉが終了する。したがって、１行目からＮ行目の画素１０６が同時に発光を終える。

この時の状態を図１３に示す。発光期間Ｐｅｍｉでは出力制御トランジスタＢＣＴはオンの状態であるため、出力制御トランジスタＢＣＴを介して第１の電源線ＰＶＤＤから発光素子ＯＬＥＤへ電流が流れる。また、画素トランジスタＳＳＴはオフであるため、各駆動トランジスタＤＲＴの制御端子の電位（ゲート電位Ｖｇ）Ｖｓｉｇ［ｍ］が維持される。この時、駆動トランジスタＤＲＴのＶｇｓは上述した式（２）で表される値となる。したがって、駆動トランジスタＤＲＴの第１の端子から第２の端子へ流れる電流（ソース―ドレイン電流）Ｉｄも上述した式（３）に従う。これより、Ｖｔｈ（ｎ、ｍ）に依存しない電流Ｉｄが駆動トランジスタＤＲＴ、および発光素子ＯＬＥＤへ供給される。このため、閾値Ｖｔｈ（ｎ、ｍ）のばらつきの影響を受けることなく、Ｖｔｈ（ｎ、ｍ）に依存しない電流量によって発光素子ＯＬＥＤを駆動することができ、画素回路Ｐｘ（ｎ、ｍ）間で輝度のばらつきが抑制され、高品質な映像を再現することができる。

本実施形態の表示装置３００の構造や駆動方法も、第１実施形態で述べた表示装置１００のそれらと同様の特徴を有しており、したがって、高精細化や高速駆動が可能であり、かつ、シャープな画像が再現できる高機能性表示装置の提供に寄与することができる。

本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省ほぼもしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

本明細書においては、開示例として主に有機ＥＬ表示装置の場合を例示したが、他の適用例として、同様の駆動回路を備えるその他の自発光型表示装置などが挙げられる。また、中小型から大型まで、特に限定することなく適用が可能である。

上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。

１００：表示装置、１０２：走査線駆動回路、１０４：データ線駆動回路、１０６：画素、１０８：表示領域、１１０：基板、１１２：対向基板、１１４：端子、２００：表示装置、３００：表示装置、ＰＶＤＤ：第１の電源線、ＰＶＳＳ：第２の電源線、ＢＧ：出力制御信号線、ＳＧ：走査信号線、Ｖｓｉｇ／Ｖｉｎｉ：映像／初期化信号線、Ｃｓ：保持容量、Ｃａｄ：付加容量、ＤＲＴ：駆動トランジスタ、ＢＣＴ：出力制御トランジスタ、ＳＳＴ：画素トランジスタ、ＰＶＤＤ（Ｈ）：高レベル電位、ＰＶＤＤ（Ｌ）：低レベル電位、ＥＭＴ：第２の出力制御トランジスタ、ＲＳＴ：リセットトランジスタ、ＲＧ：リセット制御信号線、Ｖｒｓｔ：リセット信号線、Ｐｒｓｔ：リセット期間、Ｐｃｏｍ：補正期間、Ｐｗｒｔ：書き込み期間、Ｐｅｍｉ：発光期間

Claims (20)

1. マトリクス状に配置され、制御端子、第１の端子、第２の端子を有する第１のトランジスタ、および発光素子をそれぞれ含有する複数の画素と、
   前記第1のトランジスタの前記第１の端子と電気的に接続される電源線と、
   前記第1のトランジスタの前記第１の端子と前記電源線との間に位置する点灯スイッチとを有する表示装置の駆動方法において、
   前記第１のトランジスタの各々は、映像データが前記制御端子に入力され、前記第２の端子が前記発光素子に電気的に接続されるように構成され、
   第１の期間において、前記第１のトランジスタの閾値電圧を一斉に補正し、
   前記第１の期間に引き続く第２の期間において、前記点灯スイッチをオフにすると共に、前記複数の画素内の前記第１のトランジスタに対し、行ごとに前記映像データを書き込み、
   前記第２の期間に引き続く第３の期間において、前記発光素子を一斉に発光させることを含み、
   前記電源線には、前記第１の期間と前記第３の期間では高レベル電位が印加され、前記第２の期間では低レベル電位が印加される、前記表示装置の駆動方法。
2. 前記表示装置は、前記電源線と前記点灯スイッチとを、それぞれ複数有し、
   前記第２の期間に、全ての前記点灯スイッチをオフにし、全ての前記電源線に前記低レベル電位が供給される、請求項１に記載の駆動方法。
3. 前記点灯スイッチは、チャネル領域に酸化物半導体を含む第２のトランジスタである、請求項１に記載の駆動方法。
4. 前記複数の画素の各々において、前記映像データは、チャネル領域に酸化物半導体を含む第３のトランジスタを介して前記制御端子に入力される、請求項１に記載の駆動方法。
5. 前記複数の画素の各々は、前記第１のトランジスタの前記制御端子と前記第１のトランジスタの前記第２の端子との間に設けられた保持容量を有する、請求項１に記載の駆動方法。
6. マトリクス状に配置され、制御端子、第１の端子、第２の端子をそれぞれ有する第１から第３のトランジスタ、保持容量、および発光素子をそれぞれ有する複数の画素を有する表示装置の駆動方法において、
   前記第１のトランジスタの前記制御端子は、前記第３のトランジスタの前記第１の端子と前記保持容量の一方の端子と電気的に接続され、
   前記第１のトランジスタの前記第１の端子は、前記第２のトランジスタの前記第１の端子と電気的に接続され、
   前記第１のトランジスタの前記第２の端子は、前記保持容量の他方の端子と前記発光素子の陽極と電気的に接続され、
   前記第２のトランジスタの前記第２の端子は、高レベル電位と低レベル電位が供給されるように構成される複数の電源線のいずれか一つと電気的に接続され、
   第１の期間に、前記複数の画素で、前記第２のトランジスタのオン状態を維持し、前記電源線に前記低レベル電位を供給しつつ、前記第３のトランジスタをオンにして前記第１のトランジスタに初期化電位を供給し、
   前記第１の期間に引き続く第２の期間に、前記複数の画素で、前記第２のトランジスタと前記第３のトランジスタのオン状態を維持しつつ、前記電源線に前記高レベル電位を供給し、その後前記第２のトランジスタと前記第３のトランジスタをオフにすると共に前記電源線に前記低レベル電位を供給し、
   前記第２の期間に引き続く第３の期間に、前記第３のトランジスタを行ごとにオンにすることにより、前記第１のトランジスタの前記制御端子に順次映像データを供給し、
   前記第３の期間に引き続く第４の期間に、前記複数の画素で、前記第３のトランジスタのオフ状態を維持しつつ、前記第２のトランジスタをオンにし、電源線に高レベル電位を供給することで、前記発光素子を一斉に発光させることを含む、前記表示装置の駆動方法。
7. 前記表示装置は前記第２のトランジスタを複数有し、
   前記第３の期間に、全ての前記第２のトランジスタをオフにし、全ての前記電源線に前記低レベル電位が供給される、請求項６に記載の駆動方法。
8. 前記複数の画素の各々の前記第２のトランジスタは、チャネル領域に酸化物半導体を含む、請求項６に記載の駆動方法。
9. 前記複数の画素の各々の前記第３のトランジスタは、チャネル領域に酸化物半導体を含む、請求項６に記載の駆動方法。
10. 前記複数の画素の各々は、前記第１のトランジスタの前記第２の端子と前記発光素子の陰極と電気的に接続される第２の保持容量を有する、請求項６に記載の駆動方法。
11. 前記複数の画素の各々は、制御端子、第１の端子、および第２の端子を有する第４のトランジスタをさらに有し、
    前記複数の画素の各々において、前記第４のトランジスタの前記第１の端子は前記第１のトランジスタの前記第２の端子と電気的に接続され、かつ前記第４のトランジスタの前記第２の端子は前記発光素子の前記陽極と電気的に接続され、
    前記複数の画素の各々において、前記第２のトランジスタの前記制御端子と前記第４のトランジスタの前記制御端子とは、同一の信号線に電気的に接続される、請求項６に記載の駆動方法。
12. マトリクス状に配置され、制御端子、第１の端子、第２の端子をそれぞれ有する第１から第４のトランジスタ、保持容量、および発光素子をそれぞれ有する複数の画素を有する表示装置の駆動方法において、
    前記第１のトランジスタの前記制御端子は、前記第３のトランジスタの前記第１の端子と前記保持容量の一方の端子と電気的に接続され、
    前記第１のトランジスタの前記第１の端子は、前記第２のトランジスタの前記第１の端子と前記第４のトランジスタの前記第１の端子と電気的に接続され、
    前記第１のトランジスタの前記第２の端子は、前記保持容量の他方の端子と前記発光素子の陽極と電気的に接続され、
    前記第２のトランジスタの前記第２の端子は、高レベル電位と低レベル電位が供給されるように構成される複数の電源線のいずれか一つと電気的に接続され、
    第１の期間に、前記複数の画素で、前記複数の電源線に前記低レベル電位を供給しつつ、前記第４のトランジスタをオンに、前記第２のトランジスタをオフにすることで前記第１のトランジスタの前記第１の端子にリセット電位を一斉に供給し、
    前記第１の期間に引き続く第２の期間に、前記複数の画素で、前記第２のトランジスタのオフ状態と前記複数の電源線の前記低レベル電位を維持しつつ、前記第３のトランジスタをオンにすることによって前記第１のトランジスタの前記制御端子に初期化電位を一斉に供給し、その後前記第４のトランジスタをオフにし、
    前記第２の期間に引き続く第３の期間に、前記複数の画素で、前記第３のトランジスタのオン状態を維持しつつ、前記複数の電源線に前記高レベル電位を供給し、前記第２のトランジスタをオンにし、その後前記第２のトランジスタと前記第３のトランジスタをオフにすると共に前記複数の電源線に前記低レベル電位を供給し、
    前記第３の期間に引き続く第４の期間に、前記複数の電源線の前記低レベル電位と前記第２のトランジスタと前記第４のトランジスタのオフ状態を維持しつつ、前記第３のトランジスタを行ごとにオンにすることにより、前記第１のトランジスタの前記制御端子に順次映像データを供給し、
    前記第４の期間に引き続く第５の期間に、前記複数の画素で、前記第３のトランジスタと前記第４のトランジスタのオフ状態を維持しつつ、前記第２のトランジスタをオンにし、前記複数の電源線に前記高レベル電位を供給することで、前記発光素子を一斉に発光させることを含む、前記表示装置の駆動方法。
13. 前記表示装置は前記第２のトランジスタを複数有し、
    前記第４の期間に、全ての前記第２のトランジスタをオフにし、全ての前記電源線に前記低レベル電位が供給される、請求項１２に記載の駆動方法。
14. 前記複数の画素の各々の前記第２のトランジスタは、チャネル領域に酸化物半導体を含む、請求項１２に記載の駆動方法。
15. 前記複数の画素の各々の前記第３のトランジスタは、チャネル領域に酸化物半導体を含む、請求項１２に記載の駆動方法。
16. 前記複数の画素の各々の前記第４のトランジスタは、チャネル領域に酸化物半導体を含む、請求項１２に記載の駆動方法。
17. 前記複数の画素の各々は、前記第１のトランジスタの前記第２の端子と前記発光素子の陰極と電気的に接続される第２の保持容量を有する、請求項１２に記載の駆動方法。
18. 前記複数の画素の各々は、制御端子、第１の端子、および第２の端子を有する第５のトランジスタをさらに有し、
    前記複数の画素の各々において、前記第５のトランジスタの前記第１の端子は前記第１のトランジスタの前記第２の端子と電気的に接続され、かつ前記第５のトランジスタの前記第２の端子は前記発光素子の前記陽極と電気的に接続され、
    前記複数の画素の各々において、前記第２のトランジスタの前記制御端子と前記第５のトランジスタの前記制御端子とは、同一の信号線に電気的に接続される、請求項１２に記載の駆動方法。
19. 制御端子、第１の端子、第２の端子を有する第１のトランジスタ、および発光素子をそれぞれ含有する複数の画素と、
    前記第1のトランジスタの前記第１の端子と電気的に接続される電源線と、
    前記第1のトランジスタの前記第１の端子と前記電源線との間に位置する点灯スイッチとを有する表示装置において、
    前記第１のトランジスタの各々は、映像データが前記制御端子に入力され、前記第２の端子が前記発光素子に電気的に接続されるように構成され、
    第１の期間において、前記第１のトランジスタの閾値電圧を一斉に補正し、
    前記第１の期間に引き続く第２の期間において、前記点灯スイッチをオフにすると共に、前記複数の画素内の前記第１のトランジスタに対し、行ごとに前記映像データを書き込み、
    前記第２の期間に引き続く第３の期間において、前記発光素子を一斉に発光させることを含み、
    前記電源線には、前記第１の期間と前記第３の期間では高レベル電位が印加され、前記第２の期間では低レベル電位が印加される、表示装置。
20. 前記電源線と前記点灯スイッチとを、それぞれ複数有し、
    前記第２の期間に、全ての前記点灯スイッチをオフになり、全ての前記電源線に前記低レベル電位が供給される、請求項１９に記載の表示装置。

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