KR20170033266A - 접속체 및 접속체의 제조 방법 - Google Patents

접속체 및 접속체의 제조 방법 Download PDF

Info

Publication number
KR20170033266A
KR20170033266A KR1020167033437A KR20167033437A KR20170033266A KR 20170033266 A KR20170033266 A KR 20170033266A KR 1020167033437 A KR1020167033437 A KR 1020167033437A KR 20167033437 A KR20167033437 A KR 20167033437A KR 20170033266 A KR20170033266 A KR 20170033266A
Authority
KR
South Korea
Prior art keywords
output
bump
bumps
column
distance
Prior art date
Application number
KR1020167033437A
Other languages
English (en)
Inventor
레이지 츠카오
Original Assignee
데쿠세리아루즈 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 데쿠세리아루즈 가부시키가이샤 filed Critical 데쿠세리아루즈 가부시키가이샤
Priority to KR1020237000997A priority Critical patent/KR102637835B1/ko
Publication of KR20170033266A publication Critical patent/KR20170033266A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01RELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R11/00Individual connecting elements providing two or more spaced connecting locations for conductive members which are, or may be, thereby interconnected, e.g. end pieces for wires or cables supported by the wire or cable and having means for facilitating electrical connection to some other wire, terminal, or conductive member, blocks of binding posts
    • H01R11/01Individual connecting elements providing two or more spaced connecting locations for conductive members which are, or may be, thereby interconnected, e.g. end pieces for wires or cables supported by the wire or cable and having means for facilitating electrical connection to some other wire, terminal, or conductive member, blocks of binding posts characterised by the form or arrangement of the conductive interconnection between the connecting locations
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/321Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
    • H05K3/323Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives by applying an anisotropic conductive adhesive layer over an array of pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1345Conductors connecting electrodes to cell terminals
    • G02F1/13458Terminal pads
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00Materials and properties
    • G02F2202/28Adhesive materials or arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/14Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1301Shape
    • H01L2224/13012Shape in top view
    • H01L2224/13013Shape in top view being rectangular or square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1301Shape
    • H01L2224/13016Shape in side view
    • H01L2224/13017Shape in side view being non uniform along the bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1301Shape
    • H01L2224/13016Shape in side view
    • H01L2224/13018Shape in side view comprising protrusions or indentations
    • H01L2224/13019Shape in side view comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401Structure
    • H01L2224/1403Bump connectors having different sizes, e.g. different diameters, heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141Disposition
    • H01L2224/1412Layout
    • H01L2224/1413Square or rectangular array
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1601Structure
    • H01L2224/16012Structure relative to the bonding area, e.g. bond pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199Material of the matrix
    • H01L2224/2929Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29301Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29311Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29301Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29316Lead [Pb] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29317Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/29324Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29344Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29357Cobalt [Co] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29363Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29371Chromium [Cr] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29499Shape or distribution of the fillers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525Means for applying energy, e.g. heating means
    • H01L2224/75252Means for applying energy, e.g. heating means in the upper part of the bonding apparatus, e.g. in the bonding head
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757Means for aligning
    • H01L2224/75753Means for optical alignment, e.g. sensors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/759Means for monitoring the connection process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112Aligning
    • H01L2224/81121Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/81132Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112Aligning
    • H01L2224/81136Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81141Guiding structures both on and outside the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81191Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812Applying energy for connecting
    • H01L2224/81201Compression bonding
    • H01L2224/81203Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/819Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector with the bump connector not providing any mechanical bonding
    • H01L2224/81901Pressing the bump connector against the bonding areas by means of another connector
    • H01L2224/81903Pressing the bump connector against the bonding areas by means of another connector by means of a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312Aligning
    • H01L2224/83121Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8313Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312Aligning
    • H01L2224/83121Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832Applying energy for connecting
    • H01L2224/83201Compression bonding
    • H01L2224/83203Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8385Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9211Parallel connecting processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75Apparatus for connecting with bump connectors or layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/141Analog devices
    • H01L2924/1426Driver
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01RELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R12/00Structural associations of a plurality of mutually-insulated electrical connecting elements, specially adapted for printed circuits, e.g. printed circuit boards [PCB], flat or ribbon cables, or like generally planar structures, e.g. terminal strips, terminal blocks; Coupling devices specially adapted for printed circuits, flat or ribbon cables, or like generally planar structures; Terminals specially adapted for contact with, or insertion into, printed circuits, flat or ribbon cables, or like generally planar structures
    • H01R12/70Coupling devices
    • H01R12/7076Coupling devices for connection between PCB and component, e.g. display
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01RELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R13/00Details of coupling devices of the kinds covered by groups H01R12/70 or H01R24/00 - H01R33/00
    • H01R13/02Contact members
    • H01R13/22Contacts for co-operating by abutting
    • H01R13/24Contacts for co-operating by abutting resilient; resiliently-mounted
    • H01R13/2407Contacts for co-operating by abutting resilient; resiliently-mounted characterized by the resilient means
    • H01R13/2414Contacts for co-operating by abutting resilient; resiliently-mounted characterized by the resilient means conductive elastomers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01RELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R4/00Electrically-conductive connections between two or more conductive members in direct contact, i.e. touching one another; Means for effecting or maintaining such contact; Electrically-conductive connections having two or more spaced connecting locations for conductors and using contact members penetrating insulation
    • H01R4/04Electrically-conductive connections between two or more conductive members in direct contact, i.e. touching one another; Means for effecting or maintaining such contact; Electrically-conductive connections having two or more spaced connecting locations for conductors and using contact members penetrating insulation using electrically conductive adhesives
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203Fillers and particles
    • H05K2201/0263Details about a collection of particles
    • H05K2201/0269Non-uniform distribution or concentration of particles
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/09409Multiple rows of pads, lands, terminals or dummy patterns; Multiple rows of mounted components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Liquid Crystal (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

범프와 전극 사이에서 도전성 입자가 적당히 눌려 찌그러져 있는지 여부를 용이하게 판정한다.
복수의 단자 (21) 가 배열된 단자열 (22) 이 단자 (21) 의 배열 방향과 직교하는 폭 방향으로 복수 병렬된 회로 기판 (12) 과, 복수의 단자열 (22) 에 따라, 복수의 범프 (25) 가 배열된 범프열 (26) 이 범프 (25) 의 배열 방향과 직교하는 폭 방향으로 복수 병렬된 전자 부품 (18) 을 구비하고, 도전성 입자 (4) 가 배열된 이방성 도전 접착제 (1) 를 통해서 회로 기판 (12) 상에 전자 부품 (18) 이 접속된 접속체 (1) 에 있어서, 회로 기판 (12) 및 전자 부품 (18) 의 각 외측에 배열된 서로 대향하는 단자 (21) 와 범프 (25) 의 거리가, 각 내측에 배열된 서로 대향하는 단자 (21) 와 범프 (25) 의 거리보다 크다.

Description

접속체 및 접속체의 제조 방법{CONNECTION BODY AND METHOD FOR MANUFACTURING CONNECTION BODY}
본 발명은, 전자 부품과 회로 기판이 접속된 접속체에 관한 것으로, 특히 도전성 입자를 함유하는 접착제를 개재해 전자 부품이 회로 기판에 접속된 접속체, 및 접속체의 제조 방법에 관한 것이다.
본 출원은, 일본에 있어서 2014년 7월 22일에 출원된 일본 특허출원번호 특원 2014-149298, 및 일본에 있어서 2014년 11월 28일에 출원된 일본 특허출원번호 특원 2014-242270 을 기초로 하여 우선권을 주장하는 것이며, 이들 출원은 참조됨으로써, 본 출원에 원용된다.
종래부터, 텔레비전이나 PC 모니터, 휴대 전화나 스마트 폰, 휴대형 게임기, 태블릿 단말이나 웨어러블 단말, 혹은 차재용 모니터 등의 각종 표시 수단으로서, 액정 표시 장치나 유기 EL 패널이 이용되고 있다. 최근, 이와 같은 표시 장치에 있어서는, 파인 피치화, 경량 박형화 등의 관점에서, 이방성 도전 필름 (ACF:Anisotropic Conductive Film) 을 사용하여, 구동용 IC 를 직접 표시 패널의 유리 기판 상에 실장하는 공법이나, 구동 회로 등이 형성된 플렉시블 기판을 직접 유리 기판에 실장하는 공법이 채용되고 있다.
IC 나 플렉시블 기판이 실장되는 유리 기판에는, ITO (산화인듐주석) 등으로 이루어지는 투명 전극이 복수 형성되고, 이 투명 전극 상에 IC 나 플렉시블 기판 등의 전자 부품이 접속된다. 유리 기판에 접속되는 전자 부품은, 실장면에, 투명 전극에 대응하여 복수의 전극 단자가 형성되고, 이방성 도전 필름을 개재해 유리 기판 상에 열 압착됨으로써, 전극 단자와 투명 전극이 접속된다.
이방성 도전 필름은, 바인더 수지에 도전성 입자를 섞어 넣어 필름 형상으로 한 것으로, 2 개의 도체간에서 가열 압착됨으로써 도전성 입자로 도체간의 전기적 도통이 취해지고, 바인더 수지로 도체간의 기계적 접속이 유지된다. 이방성 도전 필름을 구성하는 접착제로는, 통상적으로, 신뢰성이 높은 열경화성의 바인더 수지가 사용되지만, 광 경화성의 바인더 수지 또는 광 열 병용형의 바인더 수지여도 된다.
이와 같은 이방성 도전 필름을 개재해 전자 부품을 투명 전극에 접속하는 경우에는, 먼저, 유리 기판의 투명 전극 상에 이방성 도전 필름을 임시 압착 수단에 의해 임시 부착한다. 계속해서, 이방성 도전 필름을 개재해 유리 기판 상에 전자 부품을 탑재하여 임시 접속체를 형성한 후, 열 압착 헤드 등의 열 압착 수단에 의해 전자 부품을 이방성 도전 필름과 함께 투명 전극측으로 가열 압압 (押壓) 한다. 이 열 압착 헤드에 의한 가열에 의해, 이방성 도전 필름은 열 경화 반응을 일으키고, 이에 따라 전자 부품이 투명 전극 상에 접착된다.
일본 특허공보 제4789738호 일본 공개특허공보 2004-214374호 일본 공개특허공보 2005-203758호
이런 종류의 COG 접속에 사용되는 IC 칩 (50) 은, 예를 들어 도 10(A) 에 나타내는 바와 같이, 유리 기판 (56) 에 대한 실장면에, 일방의 측가장자리 (50a) 를 따라서 입력 범프 (51) 가 일렬로 배열된 입력 범프 영역 (52) 이 형성되고, 일방의 측가장자리 (50a) 와 대향하는 타방의 측가장자리 (50b) 를 따라서 출력 범프 (53) 가 2 열의 지그재그 형상으로 배열된 출력 범프 영역 (54) 이 형성되어 있다. 범프 배열은 IC 칩의 종류에 따라 다양하지만, 일반적으로 범프가 형성된 IC 칩은, 입력 범프 (51) 의 수보다 출력 범프 (53) 의 수가 많고, 입력 범프 영역 (52) 의 면적보다 출력 범프 영역 (54) 의 면적이 넓어지고, 또 입력 범프 (51) 의 형상이 출력 범프 (53) 의 형상보다 크게 형성되어 있다.
또, 범프가 형성된 IC 칩 (50) 은, 대향하는 한 쌍의 측가장자리의 일방측에 입력 범프 (51) 가 형성되고, 타방측에 출력 범프 (53) 가 형성됨으로써 이간하고, 중앙부에 범프가 형성되어 있지 않은 영역이 있다.
또, IC 칩 (50) 은, 입력 범프 (51) 와 출력 범프 (53) 의 각 범프 배열 및 크기가 상이하고, 실장면에 있어서 비대칭으로 배치되어 있다. 그리고, 예를 들어 스마트 폰 등의 각종 액정 표시 패널에 사용되는 구동용 IC 등의 IC 칩에 있어서는, 고화소화가 진행됨에 따라 각 화소에 대응한 출력 신호도 늘어나고, 출력 범프도 증가하는 경향이 있으며, 일방의 측가장자리에 형성되어 있는 입력 범프 (51) 가 일렬로 배열되어 있는 데 반해, 타방의 측가장자리에 형성되는 출력 범프 (53) 는 2 열 또는 3 열 이상으로 배열되는 설계도 제안되어 있다.
또한, 최근의 스마트 폰이나 태블릿 단말, 웨어러블 단말 등의 모바일 기기의 소형화, 박형화의 진전에 수반하여, IC 칩 (50) 도 폭넓게 또한 박형으로 설계되어, 입출력 범프간의 영역이 넓어지기 때문에, 면방향의 압압에 대하여 범프간 영역이 변형하기 쉽다.
이 때문에, 도 10(B) 에 나타내는 바와 같이, IC 칩 (50) 은, 회로 기판 (56) 에 접속할 때에 열 압착 헤드 (58) 에 의해 가열 압압되면, 입력 범프 (51) 나 출력 범프 (53) 가 형성되어 있지 않은 중앙의 범프간 영역에 있어서 이방성 도전 필름 (55) 의 바인더 수지의 배제가 진행되어, 휨이 발생한다 (도 11). 그 결과, IC 칩 (50) 은, 기판의 외측연에 형성되어 있는 출력 범프 (53b) 가 기판의 내측에 형성되어 있는 출력 범프 (53a) 에 비해, 유리 기판 (56) 의 투명 전극 (57) 으로부터 들뜬 상태가 되어, 도전성 입자 (60) 에 대한 압압력이 약해지고, 접속 불량이 될 우려가 발생한다,
그래서, 생산성을 향상시키는 관점에서, 접속 후에 있어서의 검사 공정에 의해, IC 칩 (50) 의 입출력 범프 (51, 53) 와 유리 기판 (56) 의 투명 전극 (57) 에 의해 도전성 입자 (60) 가 눌려 찌그러져 있음으로써 도통성이 확보되어 있는 것을 확인하는 것도 실시되고 있다. 여기서, 접속 후의 검사로는, 투명 전극 (57) 에 나타나는 도전성 입자 (60) 의 압흔을 유리 기판 (56) 의 이면으로부터 관찰하는 외관 검사에 의해 실시되는 경우가 있다.
그러나, 압흔의 좋고 나쁨은, 인간의 육안에 의한 관능 평가이며, 판단 기준으로서의 애매함을 내재하고 있는 것 외에, 도전성 입자 (60) 가 존재하지 않는 주변 부위와의 비교로 실시하기 때문에, 범프와 투명 전극 (57) 사이에서 도전성 입자 (60) 가 겹쳐 있거나, 투명 전극 (57) 의 면내 방향에 도전성 입자 (60) 가 연속하여 접촉 내지는 과도하게 근접하고 있으면, 압흔과 주변 부위의 식별, 즉 콘트라스트나 색미에 영향을 미쳐 시인성이 떨어져 버려, 신속하고 또한 적확한 외관 검사를 실시할 수 없을 우려도 있다.
그래서, 본 발명은, IC 칩의 외측연에 형성된 범프와 IC 칩이 실장되는 회로 기판의 전극 사이에서 도전성 입자가 적당히 눌려 찌그러지고 양호한 도통성을 확보하고 있는지 여부를, IC 칩의 내측에 형성된 범프와 회로 기판의 전극에 있어서의 압입과의 대비에 있어서 용이하게 판정할 수 있는 접속체, 및 접속체의 제조 방법을 제공하는 것을 목적으로 한다.
상기 서술한 과제를 해결하기 위해서, 본 발명에 관련된 접속체는, 복수의 단자가 배열된 단자열이 상기 단자의 배열 방향과 직교하는 폭 방향으로 복수 병렬된 회로 기판과, 상기 복수의 단자열에 따라, 복수의 범프가 배열된 범프열이 상기 범프의 배열 방향과 직교하는 폭 방향으로 복수 병렬된 전자 부품을 구비하고, 도전성 입자가 배열된 이방성 도전 접착제를 개재해 상기 회로 기판 상에 상기 전자 부품이 접속된 접속체에 있어서, 상기 회로 기판 및 상기 전자 부품의 각 외측에 배열된 서로 대향하는 단자와 범프의 거리가, 상기 회로 기판 및 상기 전자 부품의 각 내측에 배열된 서로 대향하는 단자와 범프의 거리보다 큰 것이다.
또, 본 발명에 관련된 접속체의 제조 방법은, 복수의 단자가 배열된 단자열이 폭 방향으로 복수 병렬된 회로 기판과, 상기 복수의 단자열에 따라, 복수의 범프가 배열된 범프열이 폭 방향으로 복수 병렬된 전자 부품을 구비하고, 도전성 입자가 배열된 이방성 도전 접착제를 개재해 상기 회로 기판 상에 상기 전자 부품을 탑재하고, 상기 전자 부품을 압압함과 함께 상기 이방성 도전 접착제를 경화시키는 접속체의 제조 방법에 있어서, 상기 회로 기판 및 상기 전자 부품의 각 외측에 배열된 서로 대향하는 단자와 범프의 거리가, 상기 회로 기판 및 상기 전자 부품의 각 내측에 배열된 서로 대향하는 단자와 범프의 거리보다 큰 것이다.
본 발명에 의하면, 도전성 입자가 배열된 이방성 도전 접착제를 개재해 회로 기판 상에 전자 부품이 접속되어 있기 때문에, 회로 기판 및 전자 부품의 각 외측에 배열된 서로 대향하는 단자와 범프의 거리가, 회로 기판 및 전자 부품의 각 내측에 배열된 서로 대향하는 단자와 범프의 거리보다 커진 경우에도, 각 내측에 배열된 단자와 범프의 거리에 대하여 소정의 범위 내로 억제되고 있다. 따라서, 본 발명에 의하면, 외측에 배열된 단자와 범프 사이에 있어서도, 내측에 배열된 단자와 범프 사이와 마찬가지로 양호한 도통성을 확보할 수 있다.
도 1 은, 접속체의 일례로서 나타내는 액정 표시 패널의 단면도이다.
도 2 는, 투명 기판의 이면에서 본 입출력 단자에 나타나는 압흔 상태를 나타내는 저면도이다.
도 3 은, 액정 구동용 IC 와 투명 기판의 접속 공정을 나타내는 단면도이다.
도 4 는, 액정 구동용 IC 의 전극 단자 (범프) 및 단자간 스페이스를 나타내는 평면도이다.
도 5 는, 이방성 도전 필름을 나타내는 단면도이다.
도 6 은, 도전성 입자가 격자 형상으로 규칙 배열된 이방성 도전 필름을 나타내는 평면도이다.
도 7 은, 실시예에 관련된 평가용 IC 의 범프와 단자의 거리의 측정 위치를 나타내는 평면도이다.
도 8 은, 실시예에 관련된 평가용 IC 의 범프와 단자의 거리의 측정 위치를 나타내는 단면도이다.
도 9 (A) ∼ (C) 는, 요철부가 형성된 범프만을 발출하여 나타내는 단면도이다.
도 10(A) 는 액정 구동용 IC 의 평면도이며, 도 10(B) 는 접속 공정을 나타내는 단면도이다.
도 11 은, 액정 구동용 IC 에 휨이 발생한 상태를 나타내는 단면도이다.
이하, 본 발명이 적용된 접속체 및 접속체의 제조 방법에 대해서, 도면을 참조하면서 상세하게 설명한다. 또한, 본 발명은, 이하의 실시형태에만 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위 내에 있어서 다양한 변경이 가능한 것은 물론이다. 또, 도면은 모식적인 것이며, 각 치수의 비율 등은 현실의 것과는 상이한 경우가 있다. 구체적인 치수 등은 이하의 설명을 참작하여 판단해야 할 것이다. 또, 도면 상호간에 있어서도 서로의 치수 관계나 비율이 상이한 부분이 포함되어 있는 것은 물론이다.
[액정 표시 패널]
이하에서는, 본 발명이 적용된 접속체로서, 유리 기판에, 전자 부품으로서 액정 구동용 IC 칩이 실장된 액정 표시 패널을 예로 설명한다. 이 액정 표시 패널 (10) 은, 도 1 에 나타내는 바와 같이, 유리 기판 등으로 이루어지는 2 매의 투명 기판 (11, 12) 이 대향 배치되고, 이들 투명 기판 (11, 12) 이 프레임 형상의 시일 (13) 에 의해 서로 첩합 (貼合) 되어 있다. 그리고, 액정 표시 패널 (10) 은, 투명 기판 (11, 12) 에 의해 둘러싸인 공간 내에 액정 (14) 이 봉입됨으로써 패널 표시부 (15) 가 형성되어 있다.
투명 기판 (11, 12) 은, 서로 대향하는 양 내측 표면에, ITO (산화인듐주석) 등으로 이루어지는 줄무늬 형상의 한 쌍의 투명 전극 (16, 17) 이 서로 교차하도록 형성되어 있다. 그리고, 양 투명 전극 (16, 17) 은, 이들 양 투명 전극 (16, 17) 의 당해 교차 부위에 의해 액정 표시의 최소 단위로서의 화소가 구성되도록 되어 있다.
양 투명 기판 (11, 12) 중, 일방의 투명 기판 (12) 은, 타방의 투명 기판 (11) 보다 평면 치수가 크게 형성되어 있고, 이 크게 형성된 투명 기판 (12) 의 가장자리부 (12a) 에는, 전자 부품으로서 액정 구동용 IC (18) 가 실장되는 실장부 (27) 가 형성되어 있다. 또한, 실장부 (27) 에는, 도 2, 도 3 에 나타내는 바와 같이, 투명 전극 (17) 의 복수의 입력 단자 (19) 가 배열된 입력 단자열 (20) 및 복수의 출력 단자 (21) 가 배열된 출력 단자열 (22), 액정 구동용 IC (18) 에 형성된 IC 측 얼라인먼트 마크 (32) 와 중첩시키는 기판측 얼라인먼트 마크 (31) 가 형성되어 있다.
실장부 (27) 는, 예를 들어, 하나의 입력 단자열 (20) 이 형성된 제 1 단자 영역 (27a) 과, 출력 단자 (21) 의 배열 방향과 직교하는 폭 방향으로 병렬하는 2 개의 출력 단자열 (22a, 22b) 이 형성된 제 2 단자 영역 (27b) 을 갖는다. 출력 단자 (21) 및 출력 단자열 (22) 은, 내측, 즉 입력 단자열 (20) 측에 제 1 출력 단자 (21a) 가 배열된 제 1 출력 단자열 (22a) 과, 외측, 즉 실장부 (27) 의 외연측에 제 2 출력 단자 (21b) 가 배열된 제 2 출력 단자열 (22b) 을 갖는다.
액정 구동용 IC (18) 는, 화소에 대하여 액정 구동 전압을 선택적으로 인가함으로써, 액정의 배향을 부분적으로 변화시켜 소정의 액정 표시를 실시할 수 있도록 되어 있다. 또, 도 3, 도 4 에 나타내는 바와 같이, 액정 구동용 IC (18) 는, 투명 기판 (12) 에 대한 실장면 (18a) 에, 투명 전극 (17) 의 입력 단자 (19) 와 도통 접속되는 복수의 입력 범프 (23) 가 배열된 입력 범프열 (24) 과, 투명 전극 (17) 의 출력 단자 (21) 와 도통 접속되는 복수의 출력 범프 (25) 가 배열된 출력 범프열 (26) 이 형성되어 있다. 입력 범프 (23) 및 출력 범프 (25) 는, 예를 들어 구리 범프나 금 범프, 혹은 구리 범프에 금 도금을 실시한 것 등이 적합하게 사용된다.
액정 구동용 IC (18) 는, 예를 들어, 입력 범프 (23) 가 실장면 (18a) 의 일방의 측가장자리를 따라서 일렬로 배열된 제 1 범프 영역 (18b) 과, 출력 범프 (25) 의 배열 방향과 직교하는 폭 방향으로 병렬하는 2 개의 출력 범프열 (26a, 26b) 이 형성된 제 2 범프 영역 (18c) 을 갖는다. 출력 범프 (25) 및 출력 범프열 (26) 은, 내측, 즉 입력 범프열 (24) 측에 제 1 출력 범프 (25a) 가 배열된 제 1 출력 범프열 (26a) 과, 외측, 즉 실장면 (18a) 의 외연측에 제 2 출력 범프 (25b) 가 배열된 제 2 출력 범프열 (26b) 을 갖는다.
제 1, 제 2 출력 범프 (25a, 25b) 는, 일방의 측가장자리와 대향하는 타방의 측가장자리를 따라서 복수 열로 지그재그 형상으로 배열되어 있다. 입출력 범프 (23, 25) 와, 투명 기판 (12) 의 실장부 (27) 에 형성되어 있는 입출력 단자 (19, 21) 는, 각각 동 (同) 수 또한 동 피치로 형성되고, 투명 기판 (12) 과 액정 구동용 IC (18) 가 위치 맞춤되어 접속됨으로써, 접속된다.
또한, 제 1, 제 2 범프 영역 (18b, 18c) 에 있어서의 입출력 범프열 (24, 26) 의 배열은, 도 4 에 나타내는 것 이외에도, 실장면 (18a) 의 일방의 측가장자리에 입력 범프열 (24) 이 1 또는 복수 열로 배열되고, 타방의 측가장자리에 출력 범프열 (26) 이 1 또는 복수 열로 배열되는 어느 구성이어도 된다. 또, 입출력 범프열 (24, 26) 은, 1 열 배열의 입출력 범프 (23, 25) 의 일부가 복수 열이 되어도 되고, 복수 배열의 입출력 범프 (23, 25) 의 일부가 1 열이 되어도 된다. 또한, 입출력 범프열 (24, 26) 은, 복수 열의 각 입출력 범프 (23, 25) 의 배열이 평행 또한 인접하는 범프끼리가 병렬하는 스트레이트 배열로 형성되어도 되고, 혹은 복수 열의 각 입출력 범프 (23, 25) 의 배열이 평행 또한 인접하는 범프끼리가 균등하게 어긋나는 지그재그 배열로 형성되어도 된다.
또, 액정 구동용 IC (18) 는, IC 기판의 장변을 따라서 입출력 범프 (23, 25) 를 배열시킴과 함께, IC 기판의 단변을 따라서 사이드 범프를 형성해도 된다. 또한, 입출력 범프 (23, 25) 는, 동일 치수로 형성해도 되고, 상이한 치수로 형성해도 된다. 또, 입출력 범프열 (24, 26) 은, 동일 치수로 형성된 입출력 범프 (23, 25) 가 대칭 또는 비대칭으로 배열되어도 되고, 상이한 치수로 형성된 입출력 범프 (23, 25) 가 비대칭으로 배열되어도 된다.
또한, 최근의 액정 표시 장치 그 밖의 전자 기기의 소형화, 고기능화에 수반하여, 액정 구동용 IC (18) 등의 전자 부품도 소형화, 저배화 (低背化) 가 요구되고, 입출력 범프 (23, 25) 도 그 높이가 낮아지고 있다 (예를 들어 6 ∼ 15 ㎛).
또, 액정 구동용 IC (18) 는, 실장면 (18a) 에, 기판측 얼라인먼트 마크 (31) 와 중첩시킴으로써, 투명 기판 (12) 에 대한 얼라인먼트를 실시하는 IC 측 얼라인먼트 마크 (32) 가 형성되어 있다. 또한, 투명 기판 (12) 의 투명 전극 (17) 의 배선 피치나 액정 구동용 IC (18) 의 입출력 범프 (23, 25) 의 파인 피치화가 진행되고 있기 때문에, 액정 구동용 IC (18) 와 투명 기판 (12) 은, 고정밀도의 얼라인먼트 조정이 요구되고 있다.
기판측 얼라인먼트 마크 (31) 및 IC 측 얼라인먼트 마크 (32) 는, 조합됨으로써 투명 기판 (12) 과 액정 구동용 IC (18) 의 얼라인먼트가 취할 수 있는 다양한 마크를 사용할 수 있다.
실장부 (27) 에 형성되어 있는 투명 전극 (17) 의 입출력 단자 (19, 21) 상에는, 회로 접속용 접착제로서 이방성 도전 필름 (1) 을 사용하여 액정 구동용 IC (18) 가 접속된다. 이방성 도전 필름 (1) 은, 도전성 입자 (4) 를 함유하고 있고, 액정 구동용 IC (18) 의 입출력 범프 (23, 25) 와 투명 기판 (12) 의 실장부 (27) 에 형성된 투명 전극 (17) 의 입출력 단자 (19, 21) 를, 도전성 입자 (4) 를 통해서 전기적으로 접속시키는 것이다. 이 이방성 도전 필름 (1) 은, 열 압착 헤드 (33) 에 의해 열 압착됨으로써 바인더 수지가 유동화하여 도전성 입자 (4) 가 입출력 단자 (19, 21) 와 액정 구동용 IC (18) 의 입출력 범프 (23, 25) 의 사이에서 눌려 찌그러지고, 이 상태로 바인더 수지가 경화한다. 이에 따라, 이방성 도전 필름 (1) 은, 투명 기판 (12) 과 액정 구동용 IC (18) 를 전기적, 기계적으로 접속한다.
또, 양 투명 전극 (16, 17) 상에는, 소정의 러빙 처리가 실시된 배향막 (28) 이 형성되어 있고, 이 배향막 (28) 에 의해 액정 분자의 초기 배향이 규제되도록 되어 있다. 또한, 양 투명 기판 (11, 12) 의 외측에는, 한 쌍의 편광판 (29a, 29b) 이 배치 형성되어 있고, 이들 양 편광판 (29a, 29b) 에 의해 백라이트 등의 광원 (도시하지 않음) 으로부터의 투과광의 진동 방향이 규제되도록 되어 있다.
[이방성 도전 필름]
이어서, 이방성 도전 필름 (1) 에 대해서 설명한다. 이방성 도전 필름 (ACF:Anisotropic Conductive Film) (1) 은, 도 5 에 나타내는 바와 같이, 통상적으로, 기재가 되는 박리 필름 (2) 상에 도전성 입자 (4) 를 함유하는 바인더 수지층 (접착제층) (3) 이 형성된 것이다. 이방성 도전 필름 (1) 은, 열 경화형 혹은 자외선 등의 광 경화형의 접착제이며, 액정 표시 패널 (10) 의 투명 기판 (12) 의 입출력 단자 (19, 21) 가 형성된 실장부 (27) 에 첩착 (貼着) 됨과 함께 액정 구동용 IC (18) 가 탑재되고, 열 압착 헤드 (33) 에 의해 열 가압됨으로써 유동화하여 도전성 입자 (4) 가 서로 대향하는 투명 전극 (17) 의 입출력 단자 (19, 21) 와 액정 구동용 IC (18) 의 입출력 범프 (23, 25) 의 사이에서 눌려 찌그러지고, 가열 혹은 자외선 조사에 의해, 도전성 입자가 눌려 찌그러진 상태로 경화한다. 이에 따라, 이방성 도전 필름 (1) 은, 투명 기판 (12) 과 액정 구동용 IC (18) 를 접속하고, 도통시킬 수 있다.
또, 이방성 도전 필름 (1) 은, 막 형성 수지, 열경화성 수지, 잠재성 경화제, 실란 커플링제 등을 함유하는 통상적인 바인더 수지층 (3) 에 도전성 입자 (4) 가 소정의 패턴으로 규칙적으로 배열되어 있다.
바인더 수지층 (3) 을 지지하는 박리 필름 (2) 은, 예를 들어, PET (Poly Ethylene Terephthalate), OPP (Oriented Polypropylene), PMP (Poly-4-methylpentene-1), PTFE (Polytetrafluoroethylene) 등에 실리콘 등의 박리제를 도포하여 이루어지고, 이방성 도전 필름 (1) 의 건조를 방지함과 함께, 이방성 도전 필름 (1) 의 형상을 유지한다.
바인더 수지층 (3) 에 함유되는 막 형성 수지로는, 평균 분자량이 10000 ∼ 80000 정도의 수지가 바람직하다. 막 형성 수지로는, 에폭시 수지, 변형 에폭시 수지, 우레탄 수지, 페녹시 수지 등의 각종 수지를 들 수 있다. 그 중에서도, 막 형성 상태, 접속 신뢰성 등의 관점에서 페녹시 수지가 특히 바람직하다.
열경화성 수지로는, 특별히 한정되지 않고, 예를 들어, 시판되는 에폭시 수지, 아크릴 수지 등을 들 수 있다.
에폭시 수지로는, 특별히 한정되지 않지만, 예를 들어, 나프탈렌형 에폭시 수지, 비페닐형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 비스페놀형 에폭시 수지, 스틸벤형 에폭시 수지, 트리페놀메탄형 에폭시 수지, 페놀아르알킬형 에폭시 수지, 나프톨형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 트리페닐메탄형 에폭시 수지 등을 들 수 있다. 이들은 단독으로도, 2 종 이상의 조합이어도 된다.
아크릴 수지로는, 특별히 제한은 없고, 목적에 따라 아크릴 화합물, 액상 아크릴레이트 등을 적절히 선택할 수 있다. 예를 들어, 메틸아크릴레이트, 에틸아크릴레이트, 이소프로필아크릴레이트, 이소부틸아크릴레이트, 에폭시 아크릴레이트, 에틸렌글리콜디아크릴레이트, 디에틸렌글리콜디아크릴레이트, 트리메틸올프로판트리아크릴레이트, 디메틸올트리시클로데칸디아크릴레이트, 테트라메틸렌글리콜테트라아크릴레이트, 2-하이드록시-1,3-디아크릴옥시프로판, 2,2-비스[4-(아크릴옥시메톡시)페닐]프로판, 2,2-비스[4-(아크릴옥시에톡시)페닐]프로판, 디시클로펜테닐아크릴레이트, 트리시클로데카닐아크릴레이트, 트리스(아크릴옥시에틸)이소시아누레이트, 우레탄아크릴레이트, 에폭시 아크릴레이트 등을 들 수 있다. 또한, 아크릴레이트를 메타크릴레이트로 한 것을 사용할 수도 있다. 이들은, 1 종 단독으로 사용해도 되고, 2 종 이상을 병용해도 된다.
잠재성 경화제로는, 특별히 한정되지 않지만, 예를 들어, 가열 경화형, UV 경화형 등의 각종 경화제를 들 수 있다. 잠재성 경화제는, 통상에서는 반응하지 않고, 열, 광, 가압 등의 용도에 따라 선택되는 각종 트리거에 의해 활성화하고, 반응을 개시한다. 열 활성형 잠재성 경화제의 활성화 방법에는, 가열에 의한 해리 반응 등으로 활성종 (카티온이나 아니온, 라디칼) 을 생성하는 방법, 실온 부근에서는 에폭시 수지 중에 안정적으로 분산하고 있고 고온에서 에폭시 수지와 상용·용해하고, 경화 반응을 개시하는 방법, 몰레큘러시브 봉입 타입의 경화제를 고온에서 용출하여 경화 반응을 개시하는 방법, 마이크로 캡슐에 의한 용출·경화 방법 등이 존재한다. 열 활성형 잠재성 경화제로는, 이미다졸계, 하이드라지드계, 3불화붕소-아민 착물, 술포늄염, 아민이미드, 폴리아민염, 디시안디아미드 등이나, 이들의 변성물이 있으며, 이들은 단독으로도, 2 종 이상의 혼합체여도 된다. 그 중에서도, 마이크로 캡슐형 이미다졸계 잠재성 경화제가 적합하다.
실란 커플링제로는, 특별히 한정되지 않지만, 예를 들어, 에폭시계, 아미노계, 메르캅토·술파이드계, 우레이드계 등을 들 수 있다. 실란 커플링제를 첨가함으로써, 유기 재료와 무기 재료의 계면에 있어서의 접착성이 향상된다.
[도전성 입자]
도전성 입자 (4) 로는, 이방성 도전 필름 (1) 에 있어서 사용되고 있는 공지된 어느 도전성 입자를 들 수 있다. 도전성 입자 (4) 로는, 예를 들어, 니켈, 철, 동, 알루미늄, 주석, 납, 크롬, 코발트, 은, 금 등의 각종 금속이나 금속 합금의 입자, 금속 산화물, 카본, 그래파이트, 유리, 세라믹, 플라스틱 등의 입자의 표면에 금속을 코트한 것, 혹은, 이들 입자의 표면에 추가로 절연 박막을 코트한 것 등을 들 수 있다. 수지 입자의 표면에 금속을 코트한 것인 경우, 수지 입자로는, 예를 들어, 에폭시 수지, 페놀 수지, 아크릴 수지, 아크릴로니트릴·스티렌 (AS) 수지, 벤조구아나민 수지, 디비닐벤젠계 수지, 스티렌계 수지 등의 입자를 들 수 있다. 도전성 입자 (4) 의 크기는 1 ∼ 10 ㎛ 가 바람직하지만, 본 발명은 이것에 한정되는 것은 아니다.
[도전성 입자의 규칙 배열]
이방성 도전 필름 (1) 은, 도전성 입자 (4) 가 평면에서 보았을 때 소정의 배열 패턴으로 규칙적으로 배열되고, 예를 들어 도 6 에 나타내는 바와 같이, 격자 형상으로 배열된다. 후술하는 바와 같이, 도전성 입자 (4) 가 평면에서 보았을 때 규칙적으로 배열된 이방성 도전 필름 (1) 을 사용함으로써, 투명 기판 (12) 의 실장부 (27) 및 액정 구동용 IC (18) 의 실장면 (18a) 의 각 외측에 배열된 서로 대향하는 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 거리가, 내측에 배열된 서로 대향하는 제 1 출력 단자 (21a) 와 제 1 출력 범프 (25a) 의 거리에 대하여 130 % 이내가 되고, 도전성 입자 (4) 가 랜덤하게 분산되어 있는 이방성 도전 필름을 사용한 경우에 비해, 외측에 배열된 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 거리가 좁고, 양호한 도통성을 갖는다.
또, 이방성 도전 필름 (1) 은, 평면에서 보았을 때 규칙적으로 배열됨으로써, 도전성 입자 (4) 가 랜덤하게 분산되어 있는 경우에 비해, 액정 구동용 IC (18) 의 인접하는 입출력 범프 (23, 25) 간의 스페이스 (35) 가 파인 피치화하여 단자간 면적이 협소화함과 함께, 도전성 입자 (4) 가 고밀도로 충전되어 있어도, 액정 구동용 IC (18) 의 접속 공정에 있어서, 도전성 입자 (4) 의 응집체에 의한 입출력 범프 (23, 25) 간의 스페이스 (35) 에 있어서의 범프간 쇼트를 방지할 수 있다.
또, 이방성 도전 필름 (1) 은, 도전성 입자 (4) 가 규칙적으로 배열됨으로써, 바인더 수지층 (3) 에 고밀도로 충전된 경우에도, 도전성 입자 (4) 의 응집에 의한 소밀의 발생이 방지되고 있다. 따라서, 이방성 도전 필름 (1) 에 의하면, 파인 피치화된 입출력 단자 (19, 21) 나 입출력 범프 (23, 25) 에 있어서도 도전성 입자 (4) 를 포착할 수 있다. 도전성 입자 (4) 의 배열 패턴은, 임의로 설정할 수 있다.
이와 같은 이방성 도전 필름 (1) 은, 예를 들어, 연신 가능한 시트 상에 점착제를 도포하고, 그 위에 도전성 입자 (4) 를 단층 배열한 후, 당해 시트를, 원하는 연신 배율로 연신시키는 방법, 도전성 입자 (4) 를 기판 상에 소정의 배열 패턴으로 정렬시킨 후, 박리 필름 (2) 에 지지된 바인더 수지층 (3) 에 도전성 입자 (4) 를 전사하는 방법, 혹은 박리 필름 (2) 에 지지된 바인더 수지층 (3) 상에, 배열 패턴에 따른 개구부가 형성된 배열판을 통해서 도전성 입자 (4) 를 공급하는 방법 등에 의해 제조할 수 있다.
또한, 이방성 도전 필름 (1) 의 형상은, 특별히 한정되지 않지만, 예를 들어, 도 5 에 나타내는 바와 같이, 권취 릴 (6) 에 권회 가능한 장척 (長尺) 테이프 형상으로 하고, 소정의 길이만 커트하여 사용할 수 있다.
또, 상기 서술한 실시형태에서는, 이방성 도전 필름 (1) 으로서, 바인더 수지층 (3) 에 도전성 입자 (4) 를 규칙 배열한 열경화성 수지 조성물을 필름 형상으로 성형한 접착 필름을 예로 설명했지만, 본 발명에 관련된 접착제는, 이것에 한정되지 않고, 예를 들어 바인더 수지 (3) 만으로 이루어지는 절연성 접착제층과 도전성 입자 (4) 를 규칙 배열한 바인더 수지 (3) 로 이루어지는 도전성 입자 함유층을 적층한 구성으로 할 수 있다. 또, 이방성 도전 필름 (1) 은, 도전성 입자 (4) 가 평면에서 보았을 때 규칙 배열되어 있으면, 도 5 에 나타내는 바와 같이 단층 배열되어 있는 것 외에, 복수의 바인더 수지층 (3) 에 걸쳐 도전성 입자 (4) 가 배열됨과 함께 평면에서 보았을 때 규칙 배열되는 것이어도 된다. 또, 이방성 도전 필름 (1) 은, 다층 구성의 적어도 하나의 층 내에서, 소정 거리로 단일하게 분산된 것이어도 된다.
[도전성 입자 함유층의 고점도]
또, 이방성 도전 필름 (1) 은, 바인더 수지 (3) 만으로 이루어지는 절연성 접착제층과 도전성 입자 (4) 를 규칙 배열한 바인더 수지 (3) 로 이루어지는 도전성 입자 함유층을 적층한 구성에 있어서, 도전성 입자 함유층이, 절연성 접착제층보다 점도가 높은 것으로 해도 된다.
점도가 높은 바인더 수지 (3) 에 도전성 입자 (4) 가 규칙 배열됨으로써, 열 압착 헤드 (33) 에 의해 가열 압압되었을 때에도, 도전성 입자 함유층에 있어서의 바인더 수지 (3) 의 유동을 억제하고, 이에 따라 도전성 입자 (4) 의 응집이나 소밀의 발생을 억제한다. 따라서, 액정 구동용 IC (18) 및 투명 기판 (12) 은, 내측의 단자열 및 범프열 뿐만 아니라, 외측의 단자열 및 범프열에 있어서도, 양호한 단자와 범프의 거리가 된다.
[접속 공정]
이어서, 투명 기판 (12) 에 액정 구동용 IC (18) 를 접속하는 접속 공정에 대해서 설명한다. 먼저, 투명 기판 (12) 의 입출력 단자 (19, 21) 가 형성된 실장부 (27) 상에 이방성 도전 필름 (1) 을 임시 부착한다. 이어서, 이 투명 기판 (12) 을 접속 장치의 스테이지 상에 재치 (載置) 하고, 투명 기판 (12) 의 실장부 (27) 상에 이방성 도전 필름 (1) 을 개재해 액정 구동용 IC (18) 를 배치한다.
이어서, 바인더 수지층 (3) 을 경화시키는 소정의 온도로 가열된 열 압착 헤드 (33) 에 의해, 소정의 압력, 시간으로 액정 구동용 IC (18) 상으로부터 열 가압한다. 이에 따라, 이방성 도전 필름 (1) 의 바인더 수지층 (3) 은 유동성을 나타내며, 액정 구동용 IC (18) 의 실장면 (18a) 과 투명 기판 (12) 의 실장부 (27) 의 사이로부터 유출함과 함께, 바인더 수지층 (3) 중의 도전성 입자 (4) 는, 액정 구동용 IC (18) 의 입출력 범프 (23, 25) 와 투명 기판 (12) 의 입출력 단자 (19, 21) 사이에 협지 (挾持) 되어 눌러 찌그러진다.
그 결과, 입출력 범프 (23, 25) 와 입출력 단자 (19, 21) 의 사이에서 도전성 입자 (4) 를 협지함으로써 전기적으로 접속되고, 이 상태로 열 압착 헤드 (33) 에 의해 가열된 바인더 수지가 경화한다. 이에 따라, 액정 구동용 IC (18) 의 입출력 범프 (23, 25) 와 투명 기판 (12) 에 형성된 입출력 단자 (19, 21) 의 사이에서 도통성이 확보된 액정 표시 패널 (10) 을 제조할 수 있다. 또한, 입출력 범프 (23, 25) 와 입출력 단자 (19, 21) 의 사이에서 협지된 도전성 입자 (4) 의 압압 자국이, 입출력 단자 (19, 21) 내에 있어서 압흔으로서 나타나고, 도 2 에 나타내는 바와 같이, 투명 기판 (12) 의 이면으로부터 관찰 가능해진다.
입출력 범프 (23, 25) 와 입출력 단자 (19, 21) 사이에 없는 도전성 입자 (4) 는, 인접하는 입출력 범프 (23, 25) 간의 스페이스 (35) 에 있어서 바인더 수지에 분산되어 있고, 전기적으로 절연된 상태를 유지하고 있다. 따라서, 액정 표시 패널 (10) 은, 액정 구동용 IC (18) 의 입출력 범프 (23, 25) 와 투명 기판 (12) 의 입출력 단자 (19, 21) 의 사이에서만 전기적 도통이 도모된다. 또, 이방성 도전 필름 (1) 으로는, 열 경화형에 한정되지 않고, 가압 접속을 실시하는 것이면, 광 경화형 혹은 광 열 병용형 접착제를 사용해도 된다.
[단자와 범프의 거리]
여기서, 액정 표시 패널 (1) 은, 투명 기판 (12) 의 실장부 (27) 및 액정 구동용 IC (18) 의 실장면 (18a) 의 각 외측에 배열된 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 거리가, 각 내측에 배열된 제 1 출력 단자 (21a) 와 제 1 출력 범프 (25a) 의 거리보다 크다. 이것은, 액정 구동용 IC (18) 는, 투명 기판 (12) 에 접속될 때에 열 압착 헤드 (33) 에 의해 가열 압압됨으로써, 입출력 범프 (23, 25) 가 형성되어 있지 않은 중앙의 영역에 있어서 이방성 도전 필름 (1) 의 바인더 수지의 배제가 진행되어, 입력 범프 (23) 및 상대적으로 실장면 (18a) 의 내측에 배열된 제 1 출력 범프 (25a) 를 지지점으로 휨이 발생하는 것에 따른다. 또, 이 때, 도전성 입자 (4) 가 랜덤하게 분산되어 있는 이방성 도전 필름을 사용한 경우에는, 도전성 입자 (4) 가 편재하고, 응집함으로써 국소적으로 단자와 범프의 거리가 벌어지는 경우도 있다. 이 때문에, 외측에 배열된 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 사이에서 도전성 입자 (4) 가 충분히 압축되지 않고, 도통 불량이 될 우려가 있다.
이 점, 액정 표시 패널 (1) 은, 상기 서술한 바와 같이, 도전성 입자 (4) 가 평면에서 보았을 때 소정의 배열 패턴으로 규칙적으로 배열된 이방성 도전 필름 (1) 을 사용하여 접속되어 있기 때문에, 투명 기판 (12) 의 실장부 (27) 및 액정 구동용 IC (18) 의 실장면 (18a) 의 각 외측에 배열된 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 거리가, 각 내측에 배열된 제 1 출력 단자 (21a) 와 제 1 출력 범프 (25a) 의 거리에 대하여 커지지 않고, 많아도 130 % 이내로 억제되어 있다. 따라서, 액정 표시 패널 (1) 은, 외측에 배열된 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 사이에 있어서도, 내측에 배열된 제 1 출력 단자 (21a) 와 제 1 출력 범프 (25a) 사이와 마찬가지로 양호한 도통성을 확보할 수 있다.
또한, 제 1, 제 2 출력 단자 (21a, 21b) 와, 제 1, 제 2 출력 범프 (25a, 25b) 의 거리는, 액정 구동용 IC (18) 가 접속된 후, 제 1, 제 2 출력 범프 (25a, 25b) 의 접속 지점을 절단하고, 그 절단면으로부터 노출된 제 1 출력 단자 (21a) 와 제 1 출력 범프 (25a) 의 사이, 및 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 사이를 측정함으로써 알 수 있다.
또, 각 입출력 단자 (19, 21) 와 입출력 범프 (23, 25) 사이의 거리는, 이방성 도전 필름 (1) 에 함유된 도전성 입자 (4) 의 평균 입자경에 대한 비율로 대비함으로써, 사용하는 도전성 입자 (4) 의 입경에 상관없이, 도전성 입자 (4) 를 압축함으로써 양호한 도통성을 구비하는 데에 필요한 거리를 구비하고 있는 것을 확인할 수 있다. 그 때문에, 본 명세서에서는, 입출력 단자 (19, 21) 와 입출력 범프 (23, 25) 사이의 거리는, 도전성 입자의 평균 입자경에 대한 비율 (%) 로 설명하는 것으로 한다.
[폭 방향의 중심]
액정 표시 패널 (1) 은, 액정 구동용 IC (18) 의 출력 범프 (25) 가 배열된 출력 범프열 (26) 의 중심부에 있어서, 외측에 배열된 서로 대향하는 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 거리가, 내측에 배열된 서로 대향하는 제 1 출력 단자 (21a) 와 제 1 출력 범프 (25a) 의 거리의 130 % 이내가 되는 것이 바람직하다. 액정 구동용 IC (18) 의 출력 범프열 (26) 의 중심부는, 열 압착 헤드 (33) 의 열 가압면의 각 모서리부로부터 가장 이간되고, 제 2 출력 범프열 (26b) 에 있어서 상대적으로 가장 휨이 큰 지점이 된다.
따라서, 당해 출력 범프열 (26) 의 중심부에 있어서, 외측에 배열된 서로 대향하는 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 거리가, 내측에 배열된 서로 대향하는 제 1 출력 단자 (21a) 와 제 1 출력 범프 (25a) 의 거리의 130 % 이내가 됨으로써, 모든 입출력 단자 (19, 21) 와 입출력 범프 (23, 25) 사이의 거리가 이것 이하가 되고, 도전성 입자 (4) 를 압축하여 양호한 도통성을 구비하는 것으로 생각된다.
[배열 방향의 양단과의 대비]
또, 액정 표시 패널 (1) 은, 투명 기판 (12) 과 액정 구동용 IC (18) 의 각 외측에 배열된 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 거리 (Do) 와, 투명 기판 (12) 과 액정 구동용 IC (18) 의 각 내측에 배열된 제 1 출력 단자 (21a) 와 제 1 출력 범프 (25a) 의 거리 (Di) 의 비율을 D (= Do/Di) 로 했을 때에, 액정 구동용 IC (18) 의 출력 범프 (25) 의 배열 방향의 양단에 있어서의, 투명 기판 (12) 및 액정 구동용 IC (18) 의 각 외측에 배열된 서로 대향하는 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 평균 거리 (do) 와, 각 내측에 배열된 서로 대향하는 제 1 출력 단자 (21a) 와 제 1 출력 범프 (25a) 의 평균 거리 (di) 의 비율 (d) (= do/di) 의 130 % 이내인 것이 바람직하다.
액정 구동용 IC (18) 의 출력 범프 (25) 의 배열 방향의 양단부는, 비교적 휨이 적고, 투명 기판 (12) 및 액정 구동용 IC (18) 의 각 외측에 배열된 서로 대향하는 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 평균 거리 (do) 와, 각 내측에 배열된 서로 대향하는 제 1 출력 단자 (21a) 와 제 1 출력 범프 (25a) 의 평균 거리 (di) 의 비율 (d) (= do/di) 은, 거의 동일하고, 내외에 걸쳐 양호한 도통성을 구비한다. 따라서, 외측과 내측에 각각 배열된 제 1, 제 2 출력 단자 (21a, 21b) 와 제 1, 제 2 출력 범프 (25a, 25b) 의 거리의 비율 (D) 이, 출력 범프 (25) 의 배열 방향의 양단부에 있어서의 상기 비율 (d) 의 130 % 이내가 됨으로써, 당해 제 1, 제 2 출력 단자 (21a, 21b) 와 제 1, 제 2 출력 범프 (25a, 25b) 는, 출력 범프 (25) 의 배열 방향의 양단부에 있어서의 제 1 출력 단자 (21a) 및 제 1 출력 범프 (25a) 그리고 제 2 출력 단자 (21b) 및 제 2 출력 범프 (25b) 와 마찬가지로 양호한 도통성을 구비하는 것으로 생각된다.
[폭 방향의 중심]
액정 표시 패널 (1) 은, 액정 구동용 IC (18) 의 출력 범프 (25) 가 배열된 출력 범프열 (26) 의 중심부에 있어서, 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 거리 (Do) 와, 투명 기판 (12) 과 액정 구동용 IC (18) 의 각 내측에 배열된 제 1 출력 단자 (21a) 와 제 1 출력 범프 (25a) 의 거리 (Di) 의 비율 (D) (= Do/Di) 이, 출력 범프 (25) 의 배열 방향의 양단부에 있어서의 상기 비율 (d) 의 130 % 이내가 되는 것이 바람직하다. 상기 서술한 바와 같이, 액정 구동용 IC (18) 의 출력 범프 (25) 가 배열된 출력 범프열 (26) 의 중심부는, 열 압착 헤드 (33) 의 열 가압면의 각 모서리부로부터 가장 이간하고, 제 2 출력 범프열 (26b) 에 있어서 상대적으로 가장 휨이 큰 지점이 된다.
따라서, 당해 출력 범프열 (26) 의 중심부에 있어서, 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 거리 (Do) 와, 투명 기판 (12) 과 액정 구동용 IC (18) 의 각 내측에 배열된 제 1 출력 단자 (21a) 와 제 1 출력 범프 (25a) 의 거리 (Di) 의 비율 (D) (= Do/Di) 이, 출력 범프 (25) 의 배열 방향의 양단부에 있어서의 상기 비율 (d) 의 130 % 이내가 됨으로써, 모든 제 1, 제 2 출력 단자 (21a, 21b) 와 제 1, 제 2 출력 범프 (25a, 25b) 는, 출력 범프 (25) 의 배열 방향의 양단부에 있어서의 제 1 출력 단자 (21a) 및 제 1 출력 범프 (25a) 그리고 제 2 출력 단자 (21b) 및 제 2 출력 범프 (25b) 와 마찬가지로 양호한 도통성을 구비하는 것으로 생각된다.
[입출력 범프열의 양단부에 있어서의 평균 거리]
또, 액정 표시 패널 (1) 은, 투명 기판 (12) 의 제 2 단자 영역 (27b) 및 액정 구동용 IC (18) 의 제 2 범프 영역 (18c) 에 있어서 각 외측에 배열된 서로 대향하는 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 거리 (Do) 는, 투명 기판 (12) 의 제 2 단자 영역 (27b) 및 액정 구동용 IC (18) 의 제 2 범프 영역 (18c) 에 있어서 각 외측에 배열된 제 2 출력 단자열 (22b) 과 제 2 출력 범프열 (26b) 의 양단부의 서로 대향하는 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 거리와, 투명 기판 (12) 의 제 1 단자 영역 (27a) 및 액정 구동용 IC (18) 의 제 1 범프 영역 (18b) 에 있어서의 입력 단자열 (20) 과 입력 범프열 (24) 의 양단부의 서로 대향하는 입력 단자 (19) 와 입력 범프 (23) 의 거리의 평균 거리 (dAVE) 의 110 % 이내인 것이 바람직하다.
또한, 입력 단자열 (20) 과 입력 범프열 (24) 의 양단부는, 입력 단자열 (20) 과 입력 범프열 (24) 이, 입력 단자 (19) 및 입력 범프 (23) 의 배열 방향과 직교하는 폭 방향으로 복수 병렬되어 있는 경우에는, 각 외측에 배열된 입력 단자열 (20) 과 입력 범프열 (24) 의 양단부를 말한다.
액정 구동용 IC (18) 의 입출력 범프 (23, 25) 의 배열 방향의 양단부는, 열 압착 헤드 (33) 로부터의 압력을 받기 때문에 비교적 휨이 적고, 투명 기판 (12) 및 액정 구동용 IC (18) 의 각 외측에 배열된 입력 단자열 (20) 의 양단부에 있어서의 서로 대향하는 입력 단자 (19) 와 입력 범프 (23) 의 각 거리, 및 제 2 출력 단자열 (22b) 의 양단부에 있어서의 서로 대향하는 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 각 거리, 합계 4 점의 거리는 거의 동일하고, 양호한 도통성을 구비한다.
따라서, 투명 기판 (12) 의 제 2 단자 영역 (27b) 및 액정 구동용 IC (18) 의 제 2 범프 영역 (18c) 에 있어서 각 외측에 배열된 서로 대향하는 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 거리 (Do) 가, 입력 단자열 (20) 및 입력 범프열 (24) 의 양단부에 있어서의 서로 대향하는 입력 단자 (19) 와 입력 범프 (23) 의 각 거리, 그리고 제 2 출력 단자열 (22b) 및 제 2 출력 범프열 (26b) 의 양단부에 있어서의 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 각 거리의 합계 4 점의 평균 거리 (dAVE) 의 110 % 이내가 됨으로써, 당해 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 는, 입력 단자열 (20) 및 입력 범프열 (24) 그리고 제 2 출력 단자열 (22b) 및 제 2 출력 범프열 (26b) 의 각 양단부에 있어서의 입력 단자 (19) 및 입력 범프 (23) 그리고 제 2 출력 단자 (21b) 및 제 2 출력 범프 (25b) 와 마찬가지로, 양호한 도통성을 구비한다.
[폭 방향의 중심]
액정 표시 패널 (1) 은, 액정 구동용 IC (18) 의 출력 범프 (25) 가 배열된 출력 범프열 (26) 의 중심부에 있어서의 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 거리 (Do) 가, 입력 단자열 (20) 및 입력 범프열 (24) 의 양단부에 있어서의 서로 대향하는 입력 단자 (19) 와 입력 범프 (23) 의 각 거리, 그리고 제 2 출력 단자열 (22b) 및 제 2 출력 범프열 (26b) 의 양단부에 있어서의 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 각 거리의 합계 4 점의 평균 거리 (dAVE) 의 110 % 이내가 되는 것이 바람직하다. 상기 서술한 바와 같이, 액정 구동용 IC (18) 의 출력 범프 (25) 가 배열된 출력 범프열 (26) 의 중심부는, 열 압착 헤드 (33) 의 열 가압면의 각 모서리부로부터 가장 이간하고, 제 2 출력 범프열 (26b) 에 있어서 상대적으로 가장 휨이 큰 지점이 된다.
따라서, 당해 출력 범프열 (26) 의 중심부에 있어서, 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 의 거리 (Do) 가, 상기 평균 거리 (dAVE) 의 110 % 이내가 됨으로써, 모든 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 는, 입력 단자열 (20) 및 입력 범프열 (24) 의 양단부에 있어서의 서로 대향하는 입력 단자 (19) 와 입력 범프 (23), 그리고 제 2 출력 단자열 (22b) 및 제 2 출력 범프열 (26b) 의 양단부에 있어서의 제 2 출력 단자 (21b) 와 제 2 출력 범프 (25b) 와 마찬가지로, 양호한 도통성을 구비하는 것으로 생각된다.
여기서, IC 의 범프는, 범프면에 요철 형상이 형성된 것이 있다. 예를 들어, 범프면은, 중앙이 패여 있는 형상 (도 9(A)), 요철이 연속하고 있는 형상 (도 9(B)), 중앙이 융기되어 있는 형상 (도 9(C)) 등, 다양한 형상의 것이 있다. 또, 범프면에 형성되는 요철 형상은, 범프의 폭 방향에 걸쳐 형성되는 것, 길이 방향에 걸쳐 형성되는 것 등, 다양하다. 그 밖에, 요철 형상은, 범프면의 일부에 형성되는 경우도 있다. 또, 요철의 고저차나 오목부 영역과 볼록부 영역의 면적 비율도 다양하다.
본 발명은 이와 같은 범프 표면이 평활하지 않은 범프이더라도, 입출력 범프에 있어서의 입자 포착성을 일정 이상으로 하고, 양호한 도통성을 구비하는 것이다. 구체적으로는, 요철의 최대 고저차가 도전 입자경의 50 % 이내이면, 상기 서술한 바와 같은 휨이 있었다고 해도 충분한 입자 포착성을 얻을 수 있는 것으로 생각된다.
실시예
[제 1 실시예]
이어서, 본 발명의 실시예에 대해서 설명한다. 제 1 실시예에서는, 도전성 입자가 규칙 배열된 이방성 도전 필름과, 도전성 입자가 랜덤하게 분산된 이방성 도전 필름을 사용하여, 평가용 유리 기판에 평가용 IC 를 접속한 접속체 샘플을 제조하고, 단면 관찰에 의해 단자와 범프의 거리를 도전성 입자의 평균 입자경과의 비율로 구함과 함께, 평가용 IC 의 내측의 단자열에 있어서의 단자와 범프의 거리에 대한 외측의 단자열에 있어서의 단자와 범프의 거리의 비율을 구하였다. 또, 각 접속체 샘플의 초기 도통 저항, 신뢰성 시험 후의 도통 저항, 인접하는 IC 범프간의 쇼트 발생률을 측정하였다.
[이방성 도전 필름]
평가용 IC 의 접속에 사용하는 이방성 도전 필름의 바인더 수지층은, 페녹시 수지 (상품명:YP50, 신닛테츠 화학사 제조) 60 질량부, 에폭시 수지 (상품명:jER828, 미츠비시 화학사 제조) 40 질량부, 카티온계 경화제 (상품명:SI-60L, 산신 화학 공업사 제조) 2 질량부를 용제에 첨가한 바인더 수지 조성물을 조정하고, 이 바인더 수지 조성물을 박리 필름 상에 도포, 건조시킴으로써 형성하였다.
[단면 관찰 및 도통 저항 측정용의 평가용 IC]
단면 관찰 및 도통 저항 측정용의 평가 소자로서, 외형;1.0 ㎜ × 20 ㎜, 1.5 ㎜ × 20 ㎜, 2.0 ㎜ × 20 ㎜ 의 3 종을 준비하였다. 어느 평가 소자도, 두께가 0.2 ㎜ 이고, 폭 15 ㎛ × 길이 100 ㎛, 높이 12 ㎛ 의 범프 (Au-plated) 가 형성되어 있다.
[IC 범프간 쇼트 측정용의 평가용 IC]
IC 범프간 쇼트 측정용의 평가 소자로서, 외형;0.7 ㎜ × 20 ㎜, 두께 0.2 ㎜, 범프 (Au-plated);폭 15 ㎛ × 길이 100 ㎛, 높이 12 ㎛, 범프간 스페이스 폭;7.5 ㎛ 의 평가용 IC 를 사용하였다.
[범프 배열]
도 7, 도 8 에 나타내는 바와 같이, 각 평가용 IC (18) 은, 대략 사각형상으로 형성됨과 함께, 길이 방향을 따라서 복수의 입출력 범프 (23, 25) 가 배열된 입출력 범프열 (24, 26) 이 형성되어 있다. 입력 범프열 (24) 은, 평가용 IC 의 일방의 측가장자리에 일렬로 형성되어 있다. 출력 범프열 (26) 은, 평가용 IC 의 타방의 측가장자리에 3 열로 형성되어 있다. 즉, 평가용 IC (18) 은, 평가용 IC 의 길이 방향을 따라서 복수의 출력 범프 (25) 가 배열된 3 개의 출력 범프열 (26-1, 26-2, 26-3) 이 폭 방향으로 병렬되어 있다. 여기서는, 평가용 IC (18) 의 가장 내측에 배열된 출력 범프열 (26-1) 을 1 열째로 하고, 가장 외측에 배열된 출력 범프열 (26-3) 을 3 열째로 하고, 한가운데에 배열된 출력 범프열 (26-2) 을 2 열째로 한다.
[평가용 유리 기판]
단면 관찰 및 도통 저항 측정용의 평가용 IC 및 IC 범프간 쇼트 측정용의 평가용 IC 가 접속되는 평가용 유리 기판 (12) 으로서, 외형;30 ㎜ × 50 ㎜, 두께 0.5 ㎜, 단면 관찰 및 도통 저항 측정용의 평가용 IC (18) 의 범프와 동 사이즈 동 피치의 ITO 배선으로 이루어지는 입출력 단자 (19, 21) 가 복수 배열된 단자열이 형성된 ITO 패턴 유리를 사용하였다.
이 평가용 유리 기판 (12) 에 이방성 도전 필름을 임시 부착한 후, IC 범프와 기판 전극의 얼라인먼트를 취하면서 평가용 IC (18) 을 탑재하고, 열 압착 헤드에 의해 180 ℃, 80 ㎫, 5 sec 의 조건으로 열 압착함으로써 접속체 샘플을 제조하였다. 각 접속체 샘플에 대해, 초기 도통 저항, 신뢰성 시험 후의 도통 저항, 인접하는 IC 범프간의 쇼트 발생률을 측정하였다. 신뢰성 시험은, 접속체 샘플을 온도 85℃, 습도 85 %RH 의 항온조에 500 시간 두었다.
또, IC 범프간의 쇼트 발생률은, 300 ppm 미만을 최량 (A), 300 ppm 이상 1000 ppm 미만을 양호 (B), 1000 ppm 이상을 불량 (C) 라고 평가하였다.
[실시예 1]
실시예 1 에서는, 도전성 입자가 바인더 수지층에 규칙 배열된 이방성 도전 필름을 사용하였다. 실시예 1 에서 사용한 이방성 도전 필름은, 연신 가능한 시트 위에 점착제를 도포하고, 그 위에 도전성 입자를 격자 형상 또한 균등하게 단층 배열한 후, 당해 시트를 소정의 연신 배율로 연신시킨 상태로, 바인더 수지층을 라미네이트함으로써 제조하였다. 사용한 도전성 입자 (상품명:AUL704, 세키스이 화학 공업사 제조) 는 입자경 4 ㎛ 이고, 입자 개수 밀도는 28000 개/㎟ 이다.
실시예 1 에 관련된 접속체 샘플은, 초기 도통 저항이 0.2 Ω, 신뢰성 시험 후에 있어서의 도통 저항이 2.4 Ω 였다. 또, IC 범프간 쇼트의 발생률도 300 ppm 미만 (A) 였다.
[실시예 2]
실시예 2 에서는, 입자 개수 밀도가 5200 개/㎟ 인 이방성 도전 필름을 사용한 것 외에는, 실시예 1 과 동일한 조건으로 하였다.
실시예 2 에 관련된 접속체 샘플은, 초기 도통 저항이 0.4 Ω, 신뢰성 시험 후에 있어서의 도통 저항이 3.4 Ω 였다. 또, IC 범프간 쇼트의 발생률도 300 ppm 미만 (A) 였다.
[실시예 3]
실시예 3 에서는, 입자경 3 ㎛ 의 도전성 입자 (상품명:AUL703, 세키스이 화학 공업사 제조) 를, 입자 개수 밀도 50000 개/㎟ 로 규칙 배열시킨 이방성 도전 필름을 사용한 것 외에는, 실시예 1 과 동일한 조건으로 하였다.
실시예 3 에 관련된 접속체 샘플은, 초기 도통 저항이 0.2 Ω, 신뢰성 시험 후에 있어서의 도통 저항이 2.5 Ω 였다. 또, IC 범프간 쇼트의 발생률도 300 ppm 미만 (A) 였다.
[실시예 4]
실시예 4 에서는, 입자경 5 ㎛ 의 도전성 입자 (상품명:AUL705, 세키스이 화학 공업사 제조) 를, 입자 개수 밀도 18000 개/㎟ 로 규칙 배열시킨 이방성 도전 필름을 사용한 것 외에는, 실시예 1 과 동일한 조건으로 하였다.
실시예 4 에 관련된 접속체 샘플은, 초기 도통 저항이 0.2 Ω, 신뢰성 시험 후에 있어서의 도통 저항이 3.0 Ω 였다. 또, IC 범프간 쇼트의 발생률은 300 ppm 이상 1000 ppm 미만 (B) 였다.
[비교예 1]
비교예 1 에서는, 바인더 수지 조성물에 도전성 입자를 첨가하여 조정하고, 박리 필름 상에 도포, 소성함으로써, 바인더 수지층에 도전성 입자가 랜덤하게 분산되어 있는 이방성 도전 필름을 사용하였다. 사용한 도전성 입자 (상품명:AUL704, 세키스이 화학 공업사 제조) 는 입자경 4 ㎛ 이고, 입자 개수 밀도는 60000 개/㎟ 이다.
비교예 1 에 관련된 접속체 샘플은, 초기 도통 저항이 0.2 Ω, 신뢰성 시험 후에 있어서의 도통 저항이 2.8 Ω 였다. 또, IC 범프간 쇼트의 발생률은 1000 ppm 이상 (C) 였다.
Figure pct00001
제 1 실시예에서는, 실시예 1 ∼ 4 및 비교예 1 에 관련된 각 접속체 샘플에 대해, 도 7 중 A-A' 에 나타내는 바와 같이, 입출력 범프열 (24, 26) 의 중앙부를 평가용 IC (18) 의 폭 방향으로 절단하고, 단면 (斷面) 관찰하였다. 그리고, 도 8 에 나타내는 바와 같이, 1, 3 열째의 출력 범프열 (26-1, 26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1, D3) 를 도전성 입자의 입자경에 대한 비율로 구함과 함께, 1 열째의 출력 범프열 (26-1) 중앙부의 거리 (D1) 에 대한 3 열째의 출력 범프열 (26-3) 중앙부의 거리 (D3) 의 비율 (D) (= D3/D1) 을 산출하였다. 또, 1, 3 열째의 출력 범프열 (26-1, 26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 도전성 입자의 포착 수를 카운트하였다.
[실시예 1 의 결과]
평가용 IC (1 × 20 ㎜) 를 사용한 실시예 1 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 는 도전성 입자경 (4 ㎛) 의 62 % 이고 입자 포착 수는 37 개, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 는 도전성 입자경 (4 ㎛) 의 64 % 이고 입자 포착 수는 35 개였다. 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1) 은, 1.03 이었다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 실시예 1 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 는 도전성 입자경 (4 ㎛) 의 61 % 이고 입자 포착 수는 36 개, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 는 도전성 입자경 (4 ㎛) 의 65 % 이고 입자 포착 수는 34 개였다. 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1) 은, 1.07 이었다.
평가용 IC (2 × 20 ㎜) 를 사용한 실시예 1 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 는 도전성 입자경 (4 ㎛) 의 60 % 이고 입자 포착 수는 36 개, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 는 도전성 입자경 (4 ㎛) 의 67 % 이고 입자 포착 수는 32 개였다. 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1) 은, 1.12 였다.
[실시예 2 의 결과]
평가용 IC (1 × 20 ㎜) 를 사용한 실시예 2 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 는 도전성 입자경 (4 ㎛) 의 57 % 이고 입자 포착 수는 6 개, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 는 도전성 입자경 (4 ㎛) 의 62 % 이고 입자 포착 수는 6 개였다. 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1) 은, 1.09 였다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 실시예 2 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 는 도전성 입자경 (4 ㎛) 의 56 % 이고 입자 포착 수는 7 개, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 는 도전성 입자경 (4 ㎛) 의 64 % 이고 입자 포착 수는 6 개였다. 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1) 은, 1.14 였다.
평가용 IC (2 × 20 ㎜) 를 사용한 실시예 2 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 는 도전성 입자경 (4 ㎛) 의 55 % 이고 입자 포착 수는 6 개, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 는 도전성 입자경 (4 ㎛) 의 69 % 이고 입자 포착 수는 5 개였다. 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1) 은, 1.25 였다.
[실시예 3 의 결과]
평가용 IC (1 × 20 ㎜) 를 사용한 실시예 3 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 는 도전성 입자경 (3 ㎛) 의 69 % 이고 입자 포착 수는 61 개, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 는 도전성 입자경 (3 ㎛) 의 70 % 이고 입자 포착 수는 58 개였다. 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1) 은, 1.01 이었다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 실시예 3 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 는 도전성 입자경 (3 ㎛) 의 68 % 이고 입자 포착 수는 60 개, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 는 도전성 입자경 (3 ㎛) 의 74 % 이고 입자 포착 수는 55 개였다. 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1) 은, 1.09 였다.
평가용 IC (2 × 20 ㎜) 를 사용한 실시예 3 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 는 도전성 입자경 (3 ㎛) 의 68 % 이고 입자 포착 수는 63 개, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 는 도전성 입자경 (3 ㎛) 의 80 % 이고 입자 포착 수는 52 개였다. 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1) 은, 1.18 이었다.
[실시예 4 의 결과]
평가용 IC (1 × 20 ㎜) 를 사용한 실시예 4 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 는 도전성 입자경 (5 ㎛) 의 55 % 이고 입자 포착 수는 24 개, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 는 도전성 입자경 (5 ㎛) 의 57 % 이고 입자 포착 수는 23 개였다. 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1) 은, 1.04 였다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 실시예 4 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 는 도전성 입자경 (5 ㎛) 의 54 % 이고 입자 포착 수는 23 개, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 는 도전성 입자경 (5 ㎛) 의 57 % 이고 입자 포착 수는 22 개였다. 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1) 은, 1.06 이었다.
평가용 IC (2 × 20 ㎜) 를 사용한 실시예 4 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 는 도전성 입자경 (5 ㎛) 의 55 % 이고 입자 포착 수는 23 개, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 는 도전성 입자경 (5 ㎛) 의 59 % 이고 입자 포착 수는 21 개였다. 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1) 은, 1.07 이었다.
[비교예 1 의 결과]
평가용 IC (1 × 20 ㎜) 를 사용한 비교예 1 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 는 도전성 입자경 (4 ㎛) 의 58 % 이고 입자 포착 수는 27 개, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 는 도전성 입자경 (4 ㎛) 의 84 % 이고 입자 포착 수는 7 개였다. 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1) 은, 1.45 였다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 비교예 1 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 는 도전성 입자경 (4 ㎛) 의 54 % 이고 입자 포착 수는 29 개, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 는 도전성 입자경 (4 ㎛) 의 95 % 이고 입자 포착 수는 4 개였다. 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1) 은, 1.76 이었다.
평가용 IC (2 × 20 ㎜) 를 사용한 비교예 1 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 는 도전성 입자경 (4 ㎛) 의 51 % 이고 입자 포착 수는 25 개, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 는 도전성 입자경 (4 ㎛) 의 108 % 이고 입자 포착 수는 2 개였다. 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1) 은, 2.12 였다.
[제 1 실시예의 고찰]
표 1 에 나타내는 바와 같이, 도전성 입자가 규칙 배열된 이방성 도전 필름을 사용하여 제조된 실시예 1 ∼ 4 에 관련된 접속체 샘플에 의하면, 모두 가장 외측에 배열된 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 의 130 % 이하와, 1 열째와 3 열째에서 차가 거의 없고, 도전성 입자의 압축에 의해 양호한 도통성을 구비한다.
따라서, 실시예 1 ∼ 4 에서는, 가장 출력 단자 (21) 와 출력 범프 (25) 의 거리가 벌어지기 쉬운 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서, 1 열째와 대차 (大差) 없는 거리를 갖기 때문에, 2 열째나 3 열째의 다른 출력 단자 (21) 와 출력 범프 (25) 의 거리도 1 열째와 마찬가지로 좁고, 도전성 입자의 압축에 의해 양호한 도전성을 갖는 것으로 생각된다. 또, 실시예 1 ∼ 4 에 관련된 접속체 샘플에 의하면, 3 열째의 출력 범프열 (26-3) 의 중앙에 있어서도 도전성 입자가 압입되어 있기 때문에, 평가용 유리 기판 (12) 의 이면에 나타나는 도전성 입자의 압흔도 분명히 확인할 수 있고 (도 2 참조), 압흔에 의한 도통성의 확인도 양호한 정밀도로 실시할 수 있다.
한편, 비교예 1 에서는, 가장 외측에 배열된 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 의 130 % 보다 넓어져, 도통성을 손상시키는 것이 되었다. 또, 비교예 1 에서는, 도전성 입자의 압입이 부족하고, 압흔 관찰에 의한 도통성의 확인도 곤란해진다.
[제 2 실시예]
이어서, 제 2 실시예에 대해서 설명한다. 제 2 실시예에서는, 도 7 중 B-B' 및 C-C' 에 나타내는 바와 같이, 실시예 1 ∼ 4, 비교예 1 에 관련된 각 접속체 샘플의 입출력 범프열 (24, 26) 의 양단부를 평가용 IC (18) 의 폭 방향으로 절단하고, 단면 관찰하였다. 그리고, 1, 3 열째의 출력 범프열 (26-1, 26-3) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d1, d3) 를 도전성 입자의 입자경에 대한 비율로 구함과 함께, 1 열째의 출력 범프열 (26-1) 양단부의 평균 거리 (d1) 에 대한 3 열째의 출력 범프열 (26-3) 양단부의 평균 거리의 비율 (d) (= d3/d1) 을 산출하였다. 또한, 1, 3 열째의 출력 범프열 (26) 의 양단부에 있어서의 단자와 범프의 거리차는 30 % 이내였다.
이어서, 제 1 실시예에 있어서 산출한 1 열째의 출력 범프열 (26-1) 의 중앙부의 거리 (D1) 에 대한 3 열째의 출력 범프열 (26-3) 의 중앙부의 거리 (D3) 의 비율 (D) (= D3/D1) 과, 1 열째의 출력 범프열 (26-1) 의 양단부의 평균 거리 (d1) 에 대한 3 열째의 출력 범프열 (26-3) 의 양단부의 평균 거리의 비율 (d) (= d3/d1) 과의 비율 (D/d) 을 산출하였다. 이것은, 출력 범프열 (26) 의 양단은, 열 압착 헤드의 압압력을 받기 쉽고, 1, 3 열째 모두 출력 단자 (21) 와 출력 범프 (25) 의 거리가 좁고 도전성 입자가 압입되기 쉬워지기 때문에, 가장 출력 단자 (21) 와 출력 범프 (25) 의 거리가 벌어지기 쉬운 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 1 열째의 출력 범프열 (26-1) 의 중앙부에 대한 비율 (D) 을, 3 열째의 출력 범프열 (26-3) 의 양단부에 있어서의 1 열째의 출력 범프열 (26-1) 의 양단부에 대한 비율 (d) 과의 대비로 평가하는 것이다. 가장 출력 단자 (21) 와 출력 범프 (25) 의 거리가 벌어지기 쉬운 출력 범프열 (26) 의 중앙부에 있어서의 비율 (D) 이 출력 범프열 (26) 의 양단부에 있어서의 비율 (d) 과 대차 없는 경우, 다른 모든 출력 단자 (21) 와 출력 범프 (25) 는, 1, 3 열째의 출력 범프열 (26-1, 26-3) 의 양단부와 마찬가지로, 거리가 좁고 도전성 입자가 압입되어 있는 것으로 생각된다. 또한, 제 2 실시예에 있어서도, 1, 3 열째의 출력 범프열 (26-1, 26-3) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 도전성 입자의 평균 포착 수를 카운트하였다.
Figure pct00002
[실시예 1 의 결과]
표 2 에 나타내는 바와 같이, 평가용 IC (1 × 20 ㎜) 를 사용한 실시예 1 에서는, 1 열째의 출력 범프열 (26-1) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d1) 는 도전성 입자경 (4 ㎛) 의 58 % 이고 평균 입자 포착 수는 34 개, 3 열째의 출력 범프열 (26-3) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (d3) 는 도전성 입자경 (4 ㎛) 의 59 % 이고 평균 입자 포착 수는 33 개였다.
1 열째의 출력 범프열 (26-1) 의 양단부의 평균 거리 (d1) 에 대한 3 열째의 출력 범프열 (26-3) 의 양단부의 평균 거리 (d3) 의 비율 (d) (= d3/d1) 은, 1.02, 제 1 실시예에서 구한 출력 범프열 (26) 의 중앙부에 있어서의 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1 = 1.03) 과의 비율 (D/d) 은, 1.01 이었다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 실시예 1 에서는, 1 열째의 출력 범프열 (26-1) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d1) 는 도전성 입자경 (4 ㎛) 의 59 % 이고 평균 입자 포착 수는 34 개, 3 열째의 출력 범프열 (26-3) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d3) 는 도전성 입자경 (4 ㎛) 의 60 % 이고 평균 입자 포착 수는 32 개였다.
1 열째의 출력 범프열 (26-1) 의 양단부의 평균 거리 (d1) 에 대한 3 열째의 출력 범프열 (26-3) 의 양단부의 평균 거리 (d3) 의 비율 (d) (= d3/d1) 은, 1.02, 제 1 실시예에서 구한 출력 범프열 (26) 의 중앙부에 있어서의 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1 = 1.07) 과의 비율 (D/d) 은, 1.05 였다.
평가용 IC (2 × 20 ㎜) 를 사용한 실시예 1 에서는, 1 열째의 출력 범프열 (26-1) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d1) 는 도전성 입자경 (4 ㎛) 의 60 % 이고 평균 입자 포착 수는 35 개, 3 열째의 출력 범프열 (26-3) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (d3) 는 도전성 입자경 (4 ㎛) 의 62 % 이고 평균 입자 포착 수는 33 개였다.
1 열째의 출력 범프열 (26-1) 의 양단부의 평균 거리 (d1) 에 대한 3 열째의 출력 범프열 (26-3) 의 양단부의 평균 거리 (d3) 의 비율 (d) (= d3/d1) 은, 1.03, 제 1 실시예에서 구한 출력 범프열 (26) 의 중앙부에 있어서의 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1 = 1.12) 과의 비율 (D/d) 은, 1.09 였다.
[실시예 2 의 결과]
평가용 IC (1 × 20 ㎜) 를 사용한 실시예 2 에서는, 1 열째의 출력 범프열 (26-1) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d1) 는 도전성 입자경 (4 ㎛) 의 57 % 이고 평균 입자 포착 수는 5 개, 3 열째의 출력 범프열 (26-3) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d3) 는 도전성 입자경 (4 ㎛) 의 59 % 이고 평균 입자 포착 수는 6 개였다.
1 열째의 출력 범프열 (26-1) 의 양단부의 평균 거리 (d1) 에 대한 3 열째의 출력 범프열 (26-3) 의 양단부의 평균 거리 (d3) 의 비율 (d) (= d3/d1) 은, 1.04, 제 1 실시예에서 구한 출력 범프열 (26) 의 중앙부에 있어서의 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1 = 1.09) 과의 비율 (D/d) 은, 1.05 였다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 실시예 2 에서는, 1 열째의 출력 범프열 (26-1) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d1) 는 도전성 입자경 (4 ㎛) 의 56 % 이고 평균 입자 포착 수는 6 개, 3 열째의 출력 범프열 (26-3) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d3) 는 도전성 입자경 (4 ㎛) 의 58 % 이고 평균 입자 포착 수는 6 개였다.
1 열째의 출력 범프열 (26-1) 의 양단부의 평균 거리 (d1) 에 대한 3 열째의 출력 범프열 (26-3) 의 양단부의 평균 거리 (d3) 의 비율 (d) (= d3/d1) 은, 1.04, 제 1 실시예에서 구한 출력 범프열 (26) 의 중앙부에 있어서의 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1 = 1.14) 과의 비율 (D/d) 은, 1.10 이었다.
평가용 IC (2 × 20 ㎜) 를 사용한 실시예 2 에서는, 1 열째의 출력 범프열 (26-1) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d1) 는 도전성 입자경 (4 ㎛) 의 57 % 이고 평균 입자 포착 수는 6 개, 3 열째의 출력 범프열 (26-3) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d3) 는 도전성 입자경 (4 ㎛) 의 59 % 이고 평균 입자 포착 수는 5 개였다.
1 열째의 출력 범프열 (26-1) 의 양단부의 평균 거리 (d1) 에 대한 3 열째의 출력 범프열 (26-3) 의 양단부의 평균 거리 (d3) 의 비율 (d) (= d3/d1) 은, 1.04, 제 1 실시예에서 구한 출력 범프열 (26) 의 중앙부에 있어서의 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1 = 1.25) 과의 비율 (D/d) 은, 1.20 이었다.
[실시예 3 의 결과]
평가용 IC (1 × 20 ㎜) 를 사용한 실시예 3 에서는, 1 열째의 출력 범프열 (26-1) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d1) 는 도전성 입자경 (3 ㎛) 의 67 % 이고 평균 입자 포착 수는 59 개, 3 열째의 출력 범프열 (26-3) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d3) 는 도전성 입자경 (3 ㎛) 의 68 % 로 평균 입자 포착 수는 57 개였다.
1 열째의 출력 범프열 (26-1) 의 양단부의 평균 거리 (d1) 에 대한 3 열째의 출력 범프열 (26-3) 의 양단부의 평균 거리 (d3) 의 비율 (d) (= d3/d1) 은, 1.01, 제 1 실시예에서 구한 출력 범프열 (26) 의 중앙부에 있어서의 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1 = 1.01) 과의 비율 (D/d) 은, 1.00 이었다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 실시예 3 에서는, 1 열째의 출력 범프열 (26-1) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d1) 는 도전성 입자경 (3 ㎛) 의 67 % 이고 평균 입자 포착 수는 58 개, 3 열째의 출력 범프열 (26-3) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d3) 는 도전성 입자경 (3 ㎛) 의 69 % 이고 평균 입자 포착 수는 56 개였다.
1 열째의 출력 범프열 (26-1) 의 양단부의 평균 거리 (d1) 에 대한 3 열째의 출력 범프열 (26-3) 의 양단부의 평균 거리 (d3) 의 비율 (d) (= d3/d1) 은, 1.03, 제 1 실시예에서 구한 출력 범프열 (26) 의 중앙부에 있어서의 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1 = 1.09) 과의 비율 (D/d) 은, 1.06 이었다.
평가용 IC (2 × 20 ㎜) 를 사용한 실시예 3 에서는, 1 열째의 출력 범프열 (26-1) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d1) 는 도전성 입자경 (3 ㎛) 의 66 % 이고 평균 입자 포착 수는 57 개, 3 열째의 출력 범프열 (26-3) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d3) 는 도전성 입자경 (3 ㎛) 의 69 % 이고 평균 입자 포착 수는 54 개였다.
1 열째의 출력 범프열 (26-1) 의 양단부의 평균 거리 (d1) 에 대한 3 열째의 출력 범프열 (26-3) 의 양단부의 평균 거리 (d3) 의 비율 (d) (= d3/d1) 은, 1.05, 제 1 실시예에서 구한 출력 범프열 (26) 의 중앙부에 있어서의 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1 = 1.18) 과의 비율 (D/d) 은, 1.12 였다.
[실시예 4 의 결과]
평가용 IC (1 × 20 ㎜) 를 사용한 실시예 4 에서는, 1 열째의 출력 범프열 (26-1) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d1) 는 도전성 입자경 (5 ㎛) 의 55 % 이고 평균 입자 포착 수는 24 개, 3 열째의 출력 범프열 (26-3) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d3) 는 도전성 입자경 (5 ㎛) 의 57 % 이고 평균 입자 포착 수는 26 개였다.
1 열째의 출력 범프열 (26-1) 의 양단부의 평균 거리 (d1) 에 대한 3 열째의 출력 범프열 (26-3) 의 양단부의 평균 거리 (d3) 의 비율 (d) (= d3/d1) 은, 1.04, 제 1 실시예에서 구한 출력 범프열 (26) 의 중앙부에 있어서의 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1 = 1.04) 과의 비율 (D/d) 은, 1.00 이었다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 실시예 4 에서는, 1 열째의 출력 범프열 (26-1) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d1) 는 도전성 입자경 (5 ㎛) 의 54 % 이고 평균 입자 포착 수는 22 개, 3 열째의 출력 범프열 (26-3) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d3) 는 도전성 입자경 (5 ㎛) 의 55 % 이고 평균 입자 포착 수는 23 개였다.
1 열째의 출력 범프열 (26-1) 의 양단부의 평균 거리 (d1) 에 대한 3 열째의 출력 범프열 (26-3) 의 양단부의 평균 거리 (d3) 의 비율 (d) (= d3/d1) 은, 1.02, 제 1 실시예에서 구한 출력 범프열 (26) 의 중앙부에 있어서의 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1 = 1.06) 과의 비율 (D/d) 은, 1.04 였다.
평가용 IC (2 × 20 ㎜) 를 사용한 실시예 4 에서는, 1 열째의 출력 범프열 (26-1) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d1) 는 도전성 입자경 (5 ㎛) 의 54 % 이고 평균 입자 포착 수는 22 개, 3 열째의 출력 범프열 (26-3) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d3) 는 도전성 입자경 (5 ㎛) 의 57 % 이고 평균 입자 포착 수는 24 개였다.
1 열째의 출력 범프열 (26-1) 의 양단부의 평균 거리 (d1) 에 대한 3 열째의 출력 범프열 (26-3) 의 양단부의 평균 거리 (d3) 의 비율 (d) (= d3/d1) 은, 1.06, 제 1 실시예에서 구한 출력 범프열 (26) 의 중앙부에 있어서의 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1 = 1.07) 과의 비율 (D/d) 은, 1.01 이었다.
[비교예 1 의 결과]
평가용 IC (1 × 20 ㎜) 를 사용한 비교예 1 에서는, 1 열째의 출력 범프열 (26-1) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d1) 는 도전성 입자경 (4 ㎛) 의 55 % 이고 평균 입자 포착 수는 27 개, 3 열째의 출력 범프열 (26-3) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d3) 는 도전성 입자경 (4 ㎛) 의 59 % 이고 평균 입자 포착 수는 23 개였다.
1 열째의 출력 범프열 (26-1) 의 양단부의 평균 거리 (d1) 에 대한 3 열째의 출력 범프열 (26-3) 의 양단부의 평균 거리 (d3) 의 비율 (d) (= d3/d1) 은, 1.07, 제 1 실시예에서 구한 출력 범프열 (26) 의 중앙부에 있어서의 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1 = 1.45) 과의 비율 (D/d) 은, 1.36 이었다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 비교예 1 에서는, 1 열째의 출력 범프열 (26-1) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d1) 는 도전성 입자경 (4 ㎛) 의 54 % 이고 평균 입자 포착 수는 29 개, 3 열째의 출력 범프열 (26-3) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d3) 는 도전성 입자경 (4 ㎛) 의 60 % 이고 평균 입자 포착 수는 25 개였다.
1 열째의 출력 범프열 (26-1) 의 양단부의 평균 거리 (d1) 에 대한 3 열째의 출력 범프열 (26-3) 의 양단부의 평균 거리 (d3) 의 비율 (d) (= d3/d1) 은, 1.11, 제 1 실시예에서 구한 출력 범프열 (26) 의 중앙부에 있어서의 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1 = 1.76) 과의 비율 (D/d) 은, 1.59 였다.
평가용 IC (2 × 20 ㎜) 를 사용한 비교예 1 에서는, 1 열째의 출력 범프열 (26-1) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d1) 는 도전성 입자경 (4 ㎛) 의 51 % 이고 평균 입자 포착 수는 27 개, 3 열째의 출력 범프열 (26-3) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (d3) 는 도전성 입자경 (4 ㎛) 의 59 % 이고 평균 입자 포착 수는 22 개였다.
1 열째의 출력 범프열 (26-1) 의 양단부의 평균 거리 (d1) 에 대한 3 열째의 출력 범프열 (26-3) 의 양단부의 평균 거리 (d3) 의 비율 (d) (= d3/d1) 은, 1.16, 제 1 실시예에서 구한 출력 범프열 (26) 의 중앙부에 있어서의 1 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D1) 에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (D) (= D3/D1 = 2.12) 과의 비율 (D/d) 은, 1.83 이었다.
[제 2 실시예의 고찰]
표 2 에 나타내는 바와 같이, 도전성 입자가 규칙 배열된 이방성 도전 필름을 사용하여 제조된 실시예 1 ∼ 4 에 관련된 접속체 샘플에 의하면, 모두, 가장 출력 단자 (21) 와 출력 범프 (25) 의 거리가 벌어지기 쉬운 출력 범프열 (26) 의 중앙부에 있어서의 1 열째에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리의 비율 (D) 이, 비교적 출력 단자 (21) 와 출력 범프 (25) 가 근접하는 출력 범프열 (26) 의 양단부에 있어서의 1 열째에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리의 비율 (d) 의 130 % 이하로 차가 거의 없고, 도전성 입자가 압입되고 양호한 도통성을 구비한다.
따라서, 실시예 1 ∼ 4 에서는, 가장 출력 단자 (21) 와 출력 범프 (25) 의 거리가 벌어지기 쉬운 출력 범프열 (26) 의 중앙부에 있어서, 양단부와 대차 없는 거리 비율을 갖기 때문에, 2 열째나 3 열째의 다른 출력 단자 (21) 와 출력 범프 (25) 의 거리 비율도 1, 3 열째의 양단부와 마찬가지로 좁고, 도전성 입자의 압축에 의해 양호한 도전성을 갖는 것으로 생각된다. 또, 실시예 1 ∼ 4 에 관련된 접속체 샘플에 의하면, 출력 범프열 (26) 의 중앙부에 있어서도 도전성 입자가 압입되어 있기 때문에, 평가용 유리 기판 (12) 의 이면에 나타나는 도전성 입자의 압흔도 분명히 확인할 수 있고, 압흔에 의한 도통성의 확인도 양호한 정밀도로 실시할 수 있다.
한편, 비교예 1 에서는, 출력 범프열 (26) 의 중앙부에 있어서의 1 열째에 대한 3 열째의 출력 단자 (21) 와 출력 범프 (25) 의 거리 비율 (D) 이 양단부에 있어서의 비율 (d) 에 대하여 130 % 보다 커져, 도전성을 손상시키는 결과가 되었다. 또, 비교예 1 에서는, 도전성 입자의 압입이 부족하고, 압흔 관찰에 의한 도통성의 확인도 곤란해진다.
[제 3 실시예]
이어서, 제 3 실시예에 대해서 설명한다. 제 3 실시예에서는, 실시예 1 ∼ 4 및 비교예 1 에 관련된 각 접속체 샘플에 대해, 도 7 중에 나타내는 입력 범프열 (24) 의 각 양단 및 가장 외측에 배열된 3 열째의 출력 범프열 (26-3) 의 양단에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (dAVE) 와, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 의 비율 (= D3/dAVE) 을 산출하였다. 이것은, 가장 외측에 배열된 입출력 범프열 (24, 26) 의 각 양단은, 열 압착 헤드의 압압력을 받기 쉽고, 모두 출력 단자 (21) 와 출력 범프 (25) 의 거리가 좁고 도전성 입자가 압입되기 쉽기 때문에, 가장 출력 단자 (21) 와 출력 범프 (25) 의 거리가 벌어지기 쉬운 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 를, 가장 외측에 배열된 입출력 범프열 (24, 26) 의 각 양단에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (dAVE) 의 대비로 평가하는 것이다. 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 거리 (D3) 가 가장 외측에 배열된 입출력 범프열 (24, 26) 의 각 양단부에 있어서의 평균 거리 (dAVE) 와 대차 없는 경우, 다른 모든 출력 단자 (21) 와 출력 범프 (25) 는, 가장 외측에 배열된 입출력 범프열 (24, 26) 의 각 양단부와 마찬가지로, 거리가 좁고 도전성 입자가 압입되어 있는 것으로 생각된다.
또한, 본 실시예에서는, 입력 범프열 (24) 이 1 열로 배열되어 있기 때문에, 측정 대상은 당해 입력 범프열 (24) 의 양단에 형성된 입력 범프 (23L, 23R) 가 되지만, 입력 범프열 (24) 이 복수 병렬되어 있는 경우에는, 가장 외측에 배열된 입력 범프열 (24) 의 양단에 형성된 입력 범프 (23) 를, 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (dAVE) 의 측정 대상으로 한다. 마찬가지로, 본 실시예에서는, 출력 범프열 (26) 이 3 열로 배열되어 있기 때문에, 가장 외측에 배열된 3 열째의 출력 범프열 (26-3) 의 양단에 형성된 출력 범프 (25L, 25R) 가, 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (dAVE) 의 측정 대상이 된다.
Figure pct00003
[실시예 1 의 결과]
표 3 에 나타내는 바와 같이, 평가용 IC (1 × 20 ㎜) 를 사용한 실시예 1 에서는, 3 열째의 출력 범프열 (26-3) 의 좌단의 출력 범프 (25L) 와 출력 단자 (21) 의 거리 (d-26L) 는 도전성 입자경 (4 ㎛) 의 59 %, 동 우단의 출력 범프 (25R) 와 출력 단자 (21) 의 거리 (d-26R) 는 동 60 %, 입력 범프열 (24) 의 좌단의 입력 범프 (23L) 와 입력 단자 (19) 의 거리 (d-24L) 는 동 58 %, 동 우단의 입력 범프 (23R) 와 입력 단자 (19) 의 거리 (d-24R) 는 동 61 % 이고, 양 출력 범프 (25L, 25R) 및 양 입력 범프 (23L, 23R) 에 있어서의 입출력 단자의 평균 거리 (dAVE) 는 59.5 % 이다. 이 평균 거리 (dAVE) 와, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) (= 64 %) 의 비율 (= D3/dAVE) 은, 1.08 이 되었다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 실시예 1 에서는, 3 열째의 출력 범프열 (26-3) 의 좌단의 출력 범프 (25L) 와 출력 단자 (21) 의 거리 (d-26L) 는 도전성 입자경 (4 ㎛) 의 60 %, 동 우단의 출력 범프 (25R) 와 출력 단자 (21) 의 거리 (d-26R) 는 동 62 %, 입력 범프열 (24) 의 좌단의 입력 범프 (23L) 와 입력 단자 (19) 의 거리 (d-24L) 는 동 62 %, 동 우단의 입력 범프 (23R) 와 입력 단자 (19) 의 거리 (d-24R) 는 동 61 % 이고, 양 출력 범프 (25L, 25R) 및 양 입력 범프 (23L, 23R) 에 있어서의 입출력 단자의 평균 거리 (dAVE) 는 61.25 % 이다. 이 평균 거리 (dAVE) 와, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) (= 65 %) 의 비율 (= D3/dAVE) 은, 1.04 가 되었다.
평가용 IC (2 × 20 ㎜) 를 사용한 실시예 1 에서는, 3 열째의 출력 범프열 (26-3) 의 좌단의 출력 범프 (25L) 와 출력 단자 (21) 의 거리 (d-26L) 는 도전성 입자경 (4 ㎛) 의 62 %, 동 우단의 출력 범프 (25R) 와 출력 단자 (21) 의 거리 (d-26R) 는 동 61 %, 입력 범프열 (24) 의 좌단의 입력 범프 (23L) 와 입력 단자 (19) 의 거리 (d-24L) 는 동 59 %, 동 우단의 입력 범프 (23R) 와 입력 단자 (19) 의 거리 (d-24R) 는 동 60 % 이고, 양 출력 범프 (25L, 25R) 및 양 입력 범프 (23L, 23R) 에 있어서의 입출력 단자의 평균 거리 (dAVE) 는 60.5 % 이다. 이 평균 거리 (dAVE) 와, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) (= 67 %) 의 비율 (= D3/dAVE) 은, 1.06 이 되었다.
[실시예 2 의 결과]
평가용 IC (1 × 20 ㎜) 를 사용한 실시예 2 에서는, 3 열째의 출력 범프열 (26-3) 의 좌단의 출력 범프 (25L) 와 출력 단자 (21) 의 거리 (d-26L) 는 도전성 입자경 (4 ㎛) 의 59 %, 동 우단의 출력 범프 (25R) 와 출력 단자 (21) 의 거리 (d-26R) 는 동 57 %, 입력 범프열 (24) 의 좌단의 입력 범프 (23L) 와 입력 단자 (19) 의 거리 (d-24L) 는 동 60 %, 동 우단의 입력 범프 (23R) 와 입력 단자 (19) 의 거리 (d-24R) 는 동 58 % 이고, 양 출력 범프 (25L, 25R) 및 양 입력 범프 (23L, 23R) 에 있어서의 입출력 단자의 평균 거리 (dAVE) 는 58.5 % 이다. 이 평균 거리 (dAVE) 와, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) (= 62 %) 의 비율 (= D3/dAVE) 은, 1.06 이 되었다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 실시예 2 에서는, 3 열째의 출력 범프열 (26-3) 의 좌단의 출력 범프 (25L) 와 출력 단자 (21) 의 거리 (d-26L) 는 도전성 입자경 (4 ㎛) 의 58 %, 동 우단의 출력 범프 (25R) 와 출력 단자 (21) 의 거리 (d-26R) 는 동 58 %, 입력 범프열 (24) 의 좌단의 입력 범프 (23L) 와 입력 단자의 거리 (d-24L) 는 동 56 %, 동 우단의 입력 범프 (23R) 와 입력 단자 (19) 의 거리 (d-24R) 는 동 55 % 이고, 양 출력 범프 (25L, 25R) 및 양 입력 범프 (23L, 23R) 에 있어서의 입출력 단자의 평균 거리 (dAVE) 는 56.75 % 이다. 이 평균 거리 (dAVE) 와, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) (= 64 %) 의 비율 (= D3/dAVE) 은, 1.09 가 되었다.
평가용 IC (2 × 20 ㎜) 를 사용한 실시예 2 에서는, 3 열째의 출력 범프열 (26-3) 의 좌단의 출력 범프 (25L) 와 출력 단자 (21) 의 거리 (d-26L) 는 도전성 입자경 (4 ㎛) 의 59 %, 동 우단의 출력 범프 (25R) 와 출력 단자 (21) 의 거리 (d-26R) 는 동 57 %, 입력 범프열 (24) 의 좌단의 입력 범프 (23L) 와 입력 단자 (19) 의 거리 (d-24L) 는 동 56 %, 동 우단의 입력 범프 (23R) 와 입력 단자 (19) 의 거리 (d-24R) 는 동 58 % 이고, 양 출력 범프 (25L, 25R) 및 양 입력 범프 (23L, 23R) 에 있어서의 입출력 단자의 평균 거리 (dAVE) 는 57.5 % 이다. 이 평균 거리 (dAVE) 와, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) (= 69 %) 의 비율 (= D3/dAVE) 은, 1.08 이 되었다.
[실시예 3 의 결과]
평가용 IC (1 × 20 ㎜) 를 사용한 실시예 3 에서는, 3 열째의 출력 범프열 (26-3) 의 좌단의 출력 범프 (25L) 와 출력 단자 (21) 의 거리 (d-26L) 는 도전성 입자경 (3 ㎛) 의 68 %, 동 우단의 출력 범프 (25R) 와 출력 단자 (21) 의 거리 (d-26R) 는 동 67 %, 입력 범프열 (24) 의 좌단의 입력 범프 (23L) 와 입력 단자 (19) 의 거리 (d-24L) 는 동 65 %, 동 우단의 입력 범프 (23R) 와 입력 단자 (19) 의 거리 (d-24R) 는 동 66 % 이고, 양 출력 범프 (25L, 25R) 및 양 입력 범프 (23L, 23R) 에 있어서의 입출력 단자의 평균 거리 (dAVE) 는 66.5 % 이다. 이 평균 거리 (dAVE) 와, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) (= 70 %) 의 비율 (= D3/dAVE) 은, 1.05 가 되었다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 실시예 3 에서는, 3 열째의 출력 범프열 (26-3) 의 좌단의 출력 범프 (25L) 와 출력 단자 (21) 의 거리 (d-26L) 는 도전성 입자경 (3 ㎛) 의 69 %, 동 우단의 출력 범프 (25R) 와 출력 단자 (21) 의 거리 (d-26R) 는 동 67 %, 입력 범프열 (24) 의 좌단의 입력 범프 (23L) 와 입력 단자 (19) 의 거리 (d-24L) 는 동 64 %, 동 우단의 입력 범프 (23R) 와 입력 단자 (19) 의 거리 (d-24R) 는 동 65 % 이고, 양 출력 범프 (25L, 25R) 및 양 입력 범프 (23L, 23R) 에 있어서의 입출력 단자의 평균 거리 (dAVE) 는 66.25 % 이다. 이 평균 거리 (dAVE) 와, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) (= 74 %) 의 비율 (= D3/dAVE) 은, 1.06 이 되었다.
평가용 IC (2 × 20 ㎜) 를 사용한 실시예 3 에서는, 3 열째의 출력 범프열 (26-3) 의 좌단의 출력 범프 (25L) 와 출력 단자 (21) 의 거리 (d-26L) 는 도전성 입자경 (3 ㎛) 의 69 %, 동 우단의 출력 범프 (25R) 와 출력 단자 (21) 의 거리 (d-26R) 는 동 67 %, 입력 범프열 (24) 의 좌단의 입력 범프 (23L) 와 입력 단자 (19) 의 거리 (d-24L) 는 동 64 %, 동 우단의 입력 범프 (23R) 와 입력 단자 (19) 의 거리 (d-24R) 는 동 66 % 이고, 양 출력 범프 (25L, 25R) 및 양 입력 범프 (23L, 23R) 에 있어서의 입출력 단자의 평균 거리 (dAVE) 는 66.5 % 이다. 이 평균 거리 (dAVE) 와, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) (= 80 %) 의 비율 (= D3/dAVE) 은, 1.05 가 되었다.
[실시예 4 의 결과]
평가용 IC (1 × 20 ㎜) 를 사용한 실시예 4 에서는, 3 열째의 출력 범프열 (26-3) 의 좌단의 출력 범프 (25L) 와 출력 단자 (21) 의 거리 (d-26L) 는 도전성 입자경 (5 ㎛) 의 57 %, 동 우단의 출력 범프 (25R) 와 출력 단자 (21) 의 거리 (d-26R) 는 동 58 %, 입력 범프열 (24) 의 좌단의 입력 범프 (23L) 와 입력 단자 (19) 의 거리 (d-24L) 는 동 54 %, 동 우단의 입력 범프 (23R) 와 입력 단자 (19) 의 거리 (d-24R) 는 동 56 % 이고, 양 출력 범프 (25L, 25R) 및 양 입력 범프 (23L, 23R) 에 있어서의 입출력 단자의 평균 거리 (dAVE) 는 56.25 % 이다. 이 평균 거리 (dAVE) 와, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) (= 57 %) 의 비율 (= D3/dAVE) 은, 1.01 이 되었다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 실시예 4 에서는, 3 열째의 출력 범프열 (26-3) 의 좌단의 출력 범프 (25L) 와 출력 단자 (21) 의 거리 (d-26L) 는 도전성 입자경 (5 ㎛) 의 55 %, 동 우단의 출력 범프 (25R) 와 출력 단자 (21) 의 거리 (d-26R) 는 동 57 %, 입력 범프열 (24) 의 좌단의 입력 범프 (23L) 와 입력 단자 (19) 의 거리 (d-24L) 는 동 55 %, 동 우단의 입력 범프 (23R) 와 입력 단자 (19) 의 거리 (d-24R) 는 동 56 % 이고, 양 출력 범프 (25L, 25R) 및 양 입력 범프 (23L, 23R) 에 있어서의 입출력 단자의 평균 거리 (dAVE) 는 55.75 % 이다. 이 평균 거리 (dAVE) 와, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) (= 57 %) 의 비율 (= D3/dAVE) 은, 1.02 가 되었다.
평가용 IC (2 × 20 ㎜) 를 사용한 실시예 4 에서는, 3 열째의 출력 범프열 (26-3) 의 좌단의 출력 범프 (25L) 와 출력 단자 (21) 의 거리 (d-26L) 는 도전성 입자경 (5 ㎛) 의 57 %, 동 우단의 출력 범프 (25R) 와 출력 단자 (21) 의 거리 (d-26R) 는 동 56 %, 입력 범프열 (24) 의 좌단의 입력 범프 (23L) 와 입력 단자 (19) 의 거리 (d-24L) 는 동 58 %, 동 우단의 입력 범프 (23R) 와 입력 단자 (19) 의 거리 (d-24R) 는 동 55 % 이고, 양 출력 범프 (25L, 25R) 및 양 입력 범프 (23L, 23R) 에 있어서의 입출력 단자의 평균 거리 (dAVE) 는 56.5 % 이다. 이 평균 거리 (dAVE) 와, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) (= 59 %) 의 비율 (= D3/dAVE) 은, 1.01 이 되었다.
[비교예 1 의 결과]
평가용 IC (1 × 20 ㎜) 를 사용한 비교예 1 에서는, 3 열째의 출력 범프열 (26-3) 의 좌단의 출력 범프 (25L) 와 출력 단자 (21) 의 거리 (d-26L) 는 도전성 입자경 (4 ㎛) 의 59 %, 동 우단의 출력 범프 (25R) 와 출력 단자 (21) 의 거리 (d-26R) 는 동 61 %, 입력 범프열 (24) 의 좌단의 입력 범프 (23L) 와 입력 단자 (19) 의 거리 (d-24L) 는 동 57 %, 동 우단의 입력 범프 (23R) 와 입력 단자 (19) 의 거리 (d-24R) 는 동 58 % 이고, 양 출력 범프 (25L, 25R) 및 양 입력 범프 (23L, 23R) 에 있어서의 입출력 단자의 평균 거리 (dAVE) 는 58.75 % 이다. 이 평균 거리 (dAVE) 와, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) (= 84 %) 의 비율 (= D3/dAVE) 은, 1.43 이 되었다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 비교예 1 에서는, 3 열째의 출력 범프열 (26-3) 의 좌단의 출력 범프 (25L) 와 출력 단자 (21) 의 거리 (d-26L) 는 도전성 입자경 (4 ㎛) 의 60 %, 동 우단의 출력 범프 (25R) 와 출력 단자 (21) 의 거리 (d-26R) 는 동 61 %, 입력 범프열 (24) 의 좌단의 입력 범프 (23L) 와 입력 단자 (19) 의 거리 (d-24L) 는 동 56 %, 동 우단의 입력 범프 (23R) 와 입력 단자 (19) 의 거리 (d-24R) 는 동 57 % 이고, 양 출력 범프 (25L, 25R) 및 양 입력 범프 (23L, 23R) 에 있어서의 입출력 단자의 평균 거리 (dAVE) 는 58.5 % 이다. 이 평균 거리 (dAVE) 와, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) (= 95 %) 의 비율 (= D3/dAVE) 은, 1.44 가 되었다.
평가용 IC (2 × 20 ㎜) 를 사용한 비교예 1 에서는, 3 열째의 출력 범프열 (26-3) 의 좌단의 출력 범프 (25L) 와 출력 단자 (21) 의 거리 (d-26L) 는 도전성 입자경 (4 ㎛) 의 59 %, 동 우단의 출력 범프 (25R) 와 출력 단자 (21) 의 거리 (d-26R) 는 동 58 %, 입력 범프열 (24) 의 좌단의 입력 범프 (23L) 와 입력 단자 (19) 의 거리 (d-24L) 는 동 56 %, 동 우단의 입력 범프 (23R) 와 입력 단자 (19) 의 거리 (d-24R) 는 동 54 % 이고, 양 출력 범프 (25L, 25R) 및 양 입력 범프 (23L, 23R) 에 있어서의 입출력 단자의 평균 거리 (dAVE) 는 56.75 % 이다. 이 평균 거리 (dAVE) 와, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) (= 108 %) 의 비율 (= D3/dAVE) 은, 1.48 이 되었다.
[제 3 실시예의 고찰]
표 3 에 나타내는 바와 같이, 도전성 입자가 규칙 배열된 이방성 도전 필름을 사용하여 제조된 실시예 1 ∼ 4 에 관련된 접속체 샘플에 의하면, 모두, 가장 단자와 범프의 거리가 벌어지기 쉬운 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 가, 가장 외측에 배열된 입출력 범프열 (24, 26) 의 각 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (dAVE) 의 110 % 이하로 차가 거의 없고, 도전성 입자가 압입되고 양호한 도통성을 구비한다.
따라서, 실시예 1 ∼ 4 에서는, 가장 출력 단자 (21) 와 출력 범프 (25) 의 거리가 벌어지기 쉬운 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서, 가장 외측에 배열된 입출력 범프열 (24, 26) 의 각 양단부와 대차 없는 거리를 갖기 때문에, 2 열째나 3 열째의 다른 출력 단자 (21) 와 출력 범프 (25) 의 거리도 입출력 범프열 (24, 26) 의 양단부와 마찬가지로 좁고, 도전성 입자의 압축에 의해 양호한 도전성을 갖는 것으로 생각된다. 또, 실시예 1 ∼ 4 에 관련된 접속체 샘플에 의하면, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서도 도전성 입자가 압입되어 있기 때문에, 평가용 유리 기판 (12) 의 이면에 나타나는 도전성 입자의 압흔도 분명히 확인할 수 있고, 압흔에 의한 도통성의 확인도 양호한 정밀도로 실시할 수 있다.
한편, 비교예 1 에서는, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 거리 (D3) 가, 가장 외측에 배열된 입출력 범프열 (24, 26) 의 양단부에 있어서의 출력 단자 (21) 와 출력 범프 (25) 의 평균 거리 (dAVE) 에 대하여 110 % 보다 커져, 도전성을 손상시키는 결과가 되었다. 또, 비교예 1 에서는, 도전성 입자의 압입이 부족하고, 압흔 관찰에 의한 도통성의 확인도 곤란해진다.
[제 4 실시예]
이어서, 제 4 실시예에 대해서 설명한다. 제 4 실시예에서는, 평가 소자로서, 도전성 입자를 포착하는 범프면에, 요철부를 갖는 IC 를 사용하여 접속체 샘플을 형성하였다. 이 요철부의 최대 고저차는 도전성 입자의 입자경의 50 % 이내가 되는 것을 평가에 사용하였다. 이것은 접속 전의 범프 표면을 고정밀도 형상 측정 시스템 (KS-1100, (주) 키엔스) 으로 측정하고, 또한 단면 관찰의 결과로부터 구하였다. 평가한 범프면의 요철의 최대 고저차는, 실시예 1, 2 및 비교예 1 에서는 2 ㎛, 실시예 3 에서는 1.5 ㎛, 실시예 4 에서는 2.5 ㎛ 였다.
이와 같은 각 접속체 샘플에 대해, 오목부 영역과 볼록부 영역에 있어서의 입자 포착 수를 카운트하였다. 또한, 범프면에 있어서의 오목부 영역과 볼록부 영역의 면적 비율이, 각각 50 % 가 되도록 오목부 영역과 볼록부 영역을 설정하였다. 오목부 영역과 볼록부 영역의 면적은, 각각 범프 전체면의 35 % 이상 존재하고 있었다.
제 4 실시예에 관련된 IC 의 외형이나 범프의 사이즈, 및 범프간 스페이스 폭은 상기 서술한 평가용 IC 와 동일하다. 또, 제 4 실시예에 관련된 IC 가 접속되는 평가용 기판은, 상기 서술한 제 1 ∼ 3 의 실시예에 관련된 평가용 유리 기판과 동일하다.
Figure pct00004
제 4 실시예에서는, 실시예 1 ∼ 4 및 비교예 1 에 관련된 접속체 샘플에 대해, 평가용 유리 기판의 이면으로부터 출력 단자에 나타나는 압흔을 관찰하고, 도 7 중 A-A' 에 나타내는 1, 3 열째의 출력 범프열 (26-1, 26-3) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역과 볼록부 영역에 있어서의 도전성 입자의 포착 수를 카운트하였다.
[실시예 1 의 결과]
평가용 IC (1 × 20 ㎜) 를 사용한 실시예 1 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 2 개, 볼록부 영역 상의 입자 포착 수는 17 개이며, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 1 개, 볼록부 영역 상의 입자 포착 수는 16 개였다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 실시예 1 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 3 개, 볼록부 영역 상의 입자 포착 수는 19 개이며, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 1 개, 볼록부 영역 상의 입자 포착 수는 15 개였다.
평가용 IC (2 × 20 ㎜) 를 사용한 실시예 1 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 3 개, 볼록부 영역 상의 입자 포착 수는 18 개이며, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 2 개, 볼록부 영역 상의 입자 포착 수는 14 개였다.
[실시예 2 의 결과]
평가용 IC (1 × 20 ㎜) 를 사용한 실시예 2 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 0 개, 볼록부 영역 상의 입자 포착 수는 4 개이며, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 0 개, 볼록부 영역 상의 입자 포착 수는 3 개였다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 실시예 2 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 0 개, 볼록부 영역 상의 입자 포착 수는 5 개이며, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 1 개, 볼록부 영역 상의 입자 포착 수는 3 개였다.
평가용 IC (2 × 20 ㎜) 를 사용한 실시예 2 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 1 개, 볼록부 영역 상의 입자 포착 수는 4 개이며, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 0 개, 볼록부 영역 상의 입자 포착 수는 3 개였다.
[실시예 3 의 결과]
평가용 IC (1 × 20 ㎜) 를 사용한 실시예 3 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 4 개, 볼록부 영역 상의 입자 포착 수는 37 개이며, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 2 개, 볼록부 영역 상의 입자 포착 수는 36 개였다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 실시예 3 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 3 개, 볼록부 영역 상의 입자 포착 수는 34 개이며, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 3 개, 볼록부 영역 상의 입자 포착 수는 31 개였다.
평가용 IC (2 × 20 ㎜) 를 사용한 실시예 3 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 3 개, 볼록부 영역 상의 입자 포착 수는 35 개이며, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 2 개, 볼록부 영역 상의 입자 포착 수는 30 개였다.
[실시예 4 의 결과]
평가용 IC (1 × 20 ㎜) 를 사용한 실시예 4 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 2 개, 볼록부 영역 상의 입자 포착 수는 14 개이며, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 1 개, 볼록부 영역 상의 입자 포착 수는 13 개였다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 실시예 4 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 3 개, 볼록부 영역 상의 입자 포착 수는 15 개이며, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 1 개, 볼록부 영역 상의 입자 포착 수는 11 개였다.
평가용 IC (2 × 20 ㎜) 를 사용한 실시예 4 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 2 개, 볼록부 영역 상의 입자 포착 수는 15 개이며, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 2 개, 볼록부 영역 상의 입자 포착 수는 10 개였다.
[비교예 1 의 결과]
평가용 IC (1 × 20 ㎜) 를 사용한 비교예 1 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 2 개, 볼록부 영역 상의 입자 포착 수는 10 개이며, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 1 개, 볼록부 영역 상의 입자 포착 수는 3 개였다.
평가용 IC (1.5 × 20 ㎜) 를 사용한 비교예 1 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 1 개, 볼록부 영역 상의 입자 포착 수는 11 개이며, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 1 개, 볼록부 영역 상의 입자 포착 수는 1 개였다.
평가용 IC (2 × 20 ㎜) 를 사용한 비교예 1 에서는, 1 열째의 출력 범프열 (26-1) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 2 개, 볼록부 영역 상의 입자 포착 수는 12 개이며, 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서의 출력 범프 (25) 의 오목부 영역 상의 입자 포착 수는 0 개, 볼록부 영역 상의 입자 포착 수는 0 개였다.
[제 4 실시예의 고찰]
표 4 에 나타내는 바와 같이, 도전성 입자가 규칙 배열된 이방성 도전 필름을 사용하여 제조된 실시예 1 ∼ 4 에 관련된 접속체 샘플에 의하면, 모두 1, 3 열째의 출력 범프열 (26-1, 26-3) 의 중앙부에 있어서의 출력 범프 (25) 의 볼록부 영역에 있어서 3 개 이상의 압흔이 관찰되고, 1 열째와 3 열째에서 차가 거의 없고, 도전성 입자의 압축에 의해 양호한 도통성을 구비한다. 이것은, 도전성 입자를 포착하는 범프면에 형성된 오목부 영역에 있어서 도전성 입자를 충분히 압입할 수 없는 경우에도, 도전성 입자가 규칙 배열됨으로써 볼록부 영역에도 포착되고 있기 때문에, 당해 볼록부 영역에 있어서 충분히 압입된 것에 따른다.
따라서, 실시예 1 ∼ 4 에서는, 가장 출력 단자 (21) 와 출력 범프 (25) 의 거리가 가장 벌어지기 쉬운 3 열째의 출력 범프열 (26-3) 의 중앙부에 있어서, 1 열째와 대차 없는 압흔 및 입자 포착 수를 갖기 때문에, 2 열째나 3 열째의 다른 출력 범프 (25) 에 있어서도 마찬가지로 압흔 및 입자 포착 수가 관찰되고, 도전성 입자의 압축에 의해 양호한 도전성을 갖는 것으로 생각된다. 또, 실시예 1 ∼ 4 에 관련된 접속체 샘플에 의하면, 3 열째의 출력 범프열 (26-3) 의 중앙에 있어서도 도전성 입자가 압입되어 있기 때문에, 평가용 유리 기판 (12) 의 이면에 나타나는 도전성 입자의 압흔도 분명히 확인할 수 있고, 압흔에 의한 도통성의 확인도 양호한 정밀도로 실시할 수 있다.
한편, 비교예 1 에서는, 1, 3 열째의 출력 범프열 (26-1, 26-3) 의 중앙부에 있어서의 출력 범프 (25) 의 볼록부 영역에 있어서 압흔이 관찰되지 않는 범프도 존재하고, 도전성 입자의 압입 부족에 의해 도통성의 저하가 우려된다. 이것은, 도전성 입자가 랜덤하게 분산되어 있기 때문에, 볼록부 영역에 포착되는 입자수에 편차가 발생하는 것에 따른다. 따라서, 비교예 1 에서는, 볼록부 영역에 도전성 입자가 실리지 않고, 도통성이나 도통 신뢰성이 낮은 범프의 발생을 확률상 피할 수 없다.
1 : 이방성 도전 필름
2 : 박리 필름
3 : 바인더 수지층
4 : 도전성 입자
6 : 권취 릴
10 : 액정 표시 패널
11, 12 : 투명 기판
12a : 가장자리부
13 : 시일
14 : 액정
15 : 패널 표시부
16, 17 : 투명 전극
18 : 액정 구동용 IC
18a : 실장면
19 : 입력 단자
20 : 입력 단자열
21 : 출력 단자
22 : 출력 단자열
23 : 입력 범프
25 : 출력 범프
24 : 입력 범프열
26 : 출력 범프열
27 : 실장부
31 : 기판측 얼라인먼트 마크
32 : IC 측 얼라인먼트 마크
33 : 열 압착 헤드
35 : 단자간 스페이스

Claims (15)

  1. 복수의 단자가 배열된 단자열이 상기 단자의 배열 방향과 직교하는 폭 방향으로 복수 병렬된 회로 기판과,
    상기 복수의 단자열에 따라, 복수의 범프가 배열된 범프열이 상기 범프의 배열 방향과 직교하는 폭 방향으로 복수 병렬된 전자 부품을 구비하고,
    도전성 입자가 배열된 이방성 도전 접착제를 개재해 상기 회로 기판 상에 상기 전자 부품이 접속된 접속체에 있어서,
    상기 회로 기판 및 상기 전자 부품의 각 외측에 배열된 서로 대향하는 단자와 범프의 거리가, 상기 회로 기판 및 상기 전자 부품의 각 내측에 배열된 서로 대향하는 단자와 범프의 거리보다 큰, 접속체.
  2. 제 1 항에 있어서,
    상기 회로 기판 및 상기 전자 부품의 각 외측에 배열된 서로 대향하는 단자와 범프의 거리는, 상기 회로 기판 및 상기 전자 부품의 각 내측에 배열된 서로 대향하는 단자와 범프의 거리의 130 % 이내인, 접속체.
  3. 제 2 항에 있어서,
    상기 전자 부품의 상기 범프열의 중심부에 있어서, 상기 회로 기판 및 상기 전자 부품의 각 외측에 배열된 서로 대향하는 단자와 범프의 거리가, 상기 회로 기판 및 상기 전자 부품의 각 내측에 배열된 서로 대향하는 단자와 범프의 거리의 130 % 이내인, 접속체.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 회로 기판 및 상기 전자 부품의 각 외측에 배열된 서로 대향하는 단자와 범프의 거리 (Do) 와, 상기 회로 기판 및 상기 전자 부품의 각 내측에 배열된 서로 대향하는 단자와 범프의 거리 (Di) 의 비율 (D) (= Do/Di) 은,
    상기 전자 부품의 상기 범프의 배열 방향의 양단에 있어서의, 상기 회로 기판 및 상기 전자 부품의 각 외측에 배열된 서로 대향하는 단자와 범프의 평균 거리 (do) 와, 상기 회로 기판 및 상기 전자 부품의 각 내측에 배열된 서로 대향하는 단자와 범프의 평균 거리 (di) 의 비율 (d) (= do/di) 의 130 % 이내인, 접속체.
  5. 제 4 항에 있어서,
    상기 전자 부품의 상기 범프열의 중심부에 있어서의 상기 비율 (D) 이, 상기 비율 (d) 의 130 % 이내인, 접속체.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 회로 기판은, 하나의 상기 단자열이 형성된 제 1 단자 영역과, 상기 단자열이 폭 방향으로 복수 병렬된 제 2 단자 영역을 갖고,
    상기 전자 부품은, 하나의 상기 범프열이 형성된 제 1 범프 영역과, 상기 범프열이 폭 방향으로 복수 병렬된 제 2 범프 영역을 갖고,
    상기 회로 기판 및 상기 전자 부품의 상기 제 2 단자 영역 및 상기 제 2 범프 영역에 있어서 각 외측에 배열된 서로 대향하는 단자와 범프의 거리 (Do) 는,
    상기 회로 기판 및 상기 전자 부품의 상기 제 2 단자 영역 및 상기 제 2 범프 영역에 있어서의 각 외측에 배열된 단자열과 범프열의 양단부에 있어서의 서로 대향하는 단자와 범프의 거리와, 상기 회로 기판 및 상기 전자 부품의 상기 제 1 단자 영역 및 상기 제 1 범프 영역에 있어서의 상기 단자열과 범프열의 양단부에 있어서의 서로 대향하는 단자와 범프의 거리의 평균 거리 (dAVE) 의 110 % 이내인, 접속체.
  7. 제 6 항에 있어서,
    상기 제 1 단자 영역 및 상기 제 1 범프 영역에 있어서의 상기 단자열과 범프열은,
    상기 제 1 단자 영역에 복수의 상기 단자열이 상기 단자의 배열 방향과 직교하는 폭 방향으로 복수 병렬되고, 또한 상기 제 1 범프 영역에 상기 범프열이 상기 범프의 배열 방향과 직교하는 폭 방향으로 복수 병렬되어 있는 경우, 상기 제 1 단자 영역 및 상기 제 1 범프 영역에 있어서의 각 외측에 배열된 단자열 및 범프열인, 접속체.
  8. 제 6 항에 있어서,
    상기 전자 부품의 상기 범프열의 중심부에 있어서의 상기 거리 (Do) 가, 상기 평균 거리 (dAVE) 의 110 % 이내인, 접속체.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 도전성 입자가 배열되어 있는 상기 이방성 도전 접착제를 사용하여 형성되는, 접속체.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 도전성 입자는, 평균 입경이 5 ㎛ 이하인, 접속체.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 범프는, 상기 도전성 입자를 포착하는 범프면에, 상기 도전성 입자의 입자경의 50 % 이내의 고저차를 갖는 요철부가 형성된, 접속체.
  12. 제 4 항 또는 제 5 항에 있어서,
    상기 범프는, 상기 도전성 입자를 포착하는 범프면에, 상기 도전성 입자의 입자경의 50 % 이내의 고저차를 갖는 요철부가 형성된, 접속체.
  13. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 범프는, 상기 도전성 입자를 포착하는 범프면에, 상기 도전성 입자의 입자경의 50 % 이내의 고저차를 갖는 요철부가 형성된, 접속체.
  14. 복수의 단자가 배열된 단자열이 폭 방향으로 복수 병렬된 회로 기판과,
    상기 복수의 단자열에 따라, 복수의 범프가 배열된 범프열이 폭 방향으로 복수 병렬된 전자 부품을 구비하고,
    도전성 입자가 배열된 이방성 도전 접착제를 개재해 상기 회로 기판 상에 상기 전자 부품을 탑재하고,
    상기 전자 부품을 압압 (押壓) 함과 함께 상기 이방성 도전 접착제를 경화시키는 접속체의 제조 방법에 있어서,
    상기 회로 기판 및 상기 전자 부품의 각 외측에 배열된 서로 대향하는 단자와 범프의 거리가, 상기 회로 기판 및 상기 전자 부품의 각 내측에 배열된 서로 대향하는 단자와 범프의 거리보다 큰, 접속체의 제조 방법.
  15. 제 14 항에 있어서,
    상기 이방성 도전 접착제는, 상기 도전성 입자를 함유하는 도전성 입자 함유층과, 상기 도전성 입자를 함유하지 않는 절연성 접착제층을 구비하고, 상기 도전성 입자 함유층은, 상기 절연성 접착제층보다 점도가 높은, 접속체의 제조 방법.
KR1020167033437A 2014-07-22 2015-07-22 접속체 및 접속체의 제조 방법 KR20170033266A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020237000997A KR102637835B1 (ko) 2014-07-22 2015-07-22 접속체 및 접속체의 제조 방법

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2014149298 2014-07-22
JPJP-P-2014-149298 2014-07-22
JP2014242270A JP2016029698A (ja) 2014-07-22 2014-11-28 接続体、及び接続体の製造方法
JPJP-P-2014-242270 2014-11-28
PCT/JP2015/070884 WO2016013593A1 (ja) 2014-07-22 2015-07-22 接続体、及び接続体の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020237000997A Division KR102637835B1 (ko) 2014-07-22 2015-07-22 접속체 및 접속체의 제조 방법

Publications (1)

Publication Number Publication Date
KR20170033266A true KR20170033266A (ko) 2017-03-24

Family

ID=55163117

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020167033437A KR20170033266A (ko) 2014-07-22 2015-07-22 접속체 및 접속체의 제조 방법
KR1020237000997A KR102637835B1 (ko) 2014-07-22 2015-07-22 접속체 및 접속체의 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020237000997A KR102637835B1 (ko) 2014-07-22 2015-07-22 접속체 및 접속체의 제조 방법

Country Status (6)

Country Link
US (1) US10373927B2 (ko)
JP (1) JP2016029698A (ko)
KR (2) KR20170033266A (ko)
CN (2) CN113079637A (ko)
TW (1) TWI663697B (ko)
WO (1) WO2016013593A1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6476747B2 (ja) * 2014-10-28 2019-03-06 デクセリアルズ株式会社 異方性導電フィルム及び接続構造体
TWI732746B (zh) * 2014-11-17 2021-07-11 日商迪睿合股份有限公司 異向性導電膜之製造方法
KR102535557B1 (ko) * 2016-03-07 2023-05-24 삼성디스플레이 주식회사 표시 장치 및 전자 디바이스
JP6945276B2 (ja) * 2016-03-31 2021-10-06 デクセリアルズ株式会社 異方性導電接続構造体
KR20180041296A (ko) * 2016-10-13 2018-04-24 삼성디스플레이 주식회사 표시 패널
CN110596925B (zh) * 2018-06-12 2022-02-22 夏普株式会社 电路基板
CN108987439A (zh) * 2018-06-21 2018-12-11 武汉华星光电半导体显示技术有限公司 显示面板和显示装置
KR102581839B1 (ko) * 2018-10-02 2023-09-22 삼성디스플레이 주식회사 표시 장치
US10818634B2 (en) * 2018-10-08 2020-10-27 HKC Corporation Limited Display panel, method for manufacturing the display panel, and display device
CN109168250B (zh) * 2018-10-24 2020-04-17 合肥鑫晟光电科技有限公司 一种电路板及其制作方法、使用方法、显示装置
KR20200064250A (ko) * 2018-11-28 2020-06-08 삼성디스플레이 주식회사 본딩 장치 및 본딩 방법
CN113871396A (zh) * 2020-06-30 2021-12-31 北京小米移动软件有限公司 显示面板、覆晶薄膜、显示设备和制作方法
US11721551B2 (en) * 2021-01-26 2023-08-08 Tokyo Electron Limited Localized stress regions for three-dimension chiplet formation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214374A (ja) 2002-12-27 2004-07-29 Toshiba Matsushita Display Technology Co Ltd 半導体素子及び液晶表示パネル
JP2005203758A (ja) 2003-12-16 2005-07-28 Samsung Electronics Co Ltd 駆動チップ及びこれを有する表示装置
JP4789738B2 (ja) 2006-07-28 2011-10-12 旭化成イーマテリアルズ株式会社 異方導電性フィルム

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100389743B1 (ko) * 1994-01-27 2003-10-04 록타이트(아일랜드) 리미티드 두세트의전도체사이에이방성전도성경로및결합을제공하기위한조성물및방법
JP3570165B2 (ja) * 1997-07-11 2004-09-29 カシオ計算機株式会社 表示装置
JPH11307902A (ja) * 1998-04-27 1999-11-05 Toshiba Corp 回路基板
US6926796B1 (en) * 1999-01-29 2005-08-09 Matsushita Electric Industrial Co., Ltd. Electronic parts mounting method and device therefor
JP3649042B2 (ja) * 1999-05-28 2005-05-18 セイコーエプソン株式会社 Icチップの接続方法及び液晶装置の製造方法
JP2003202583A (ja) * 2002-01-08 2003-07-18 Matsushita Electric Ind Co Ltd 液晶パネル、液晶パネルの駆動回路素子及びそれらの接続方法
JP2003303852A (ja) * 2002-04-10 2003-10-24 Seiko Epson Corp 半導体チップの実装構造、配線基板、電気光学装置及び電子機器
JP2004341430A (ja) * 2003-05-19 2004-12-02 Sony Corp 再生装置および再生方法、記録媒体、並びにプログラム
KR101022278B1 (ko) 2003-12-15 2011-03-21 삼성전자주식회사 구동 칩 및 이를 갖는 표시장치
JP2005216611A (ja) * 2004-01-28 2005-08-11 Sumitomo Bakelite Co Ltd 異方導電フィルムの製造方法
JP2007035828A (ja) * 2005-07-26 2007-02-08 Seiko Epson Corp 半導体装置及びその製造方法
JP2008210908A (ja) * 2007-02-26 2008-09-11 Tokai Rubber Ind Ltd 電子部品の実装方法
CN101840080B (zh) * 2009-03-19 2011-11-16 瀚宇彩晶股份有限公司 液晶显示器
KR20110046887A (ko) * 2009-10-29 2011-05-06 엘지디스플레이 주식회사 표시장치
CN102103428B (zh) * 2009-12-18 2013-01-02 群康科技(深圳)有限公司 触控显示装置的软性电路板结合方法及触控显示装置
US9740067B2 (en) * 2012-09-03 2017-08-22 Sharp Kabushiki Kaisha Display device and method for producing same
WO2014057908A1 (ja) * 2012-10-11 2014-04-17 シャープ株式会社 駆動チップ及び表示装置
FR3009136B1 (fr) * 2013-07-29 2017-10-27 Commissariat Energie Atomique Procede de fabrication d'une microbatterie au lithium

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214374A (ja) 2002-12-27 2004-07-29 Toshiba Matsushita Display Technology Co Ltd 半導体素子及び液晶表示パネル
JP2005203758A (ja) 2003-12-16 2005-07-28 Samsung Electronics Co Ltd 駆動チップ及びこれを有する表示装置
JP4789738B2 (ja) 2006-07-28 2011-10-12 旭化成イーマテリアルズ株式会社 異方導電性フィルム

Also Published As

Publication number Publication date
TW201618263A (zh) 2016-05-16
TWI663697B (zh) 2019-06-21
KR20230010274A (ko) 2023-01-18
KR102637835B1 (ko) 2024-02-19
US10373927B2 (en) 2019-08-06
JP2016029698A (ja) 2016-03-03
CN113079637A (zh) 2021-07-06
US20170207190A1 (en) 2017-07-20
WO2016013593A1 (ja) 2016-01-28
CN106664804A (zh) 2017-05-10

Similar Documents

Publication Publication Date Title
KR20170033266A (ko) 접속체 및 접속체의 제조 방법
KR102368746B1 (ko) 접속체 및 접속체의 제조 방법
US10175544B2 (en) Connection body, method for manufacturing a connection body, connecting method and anisotropic conductive adhesive agent
TWI717356B (zh) 連接體、連接體之製造方法、檢查方法
TWI645480B (zh) Connector, method of manufacturing the connector, electronic device
JP6959303B2 (ja) 接続体、接続体の製造方法及び検査方法
JP7369756B2 (ja) 接続体及び接続体の製造方法
WO2016114381A1 (ja) 接続構造体
JP6393039B2 (ja) 接続体の製造方法、接続方法及び接続体

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
A107 Divisional application of patent
J201 Request for trial against refusal decision