JP2007035828A

JP2007035828A - 半導体装置及びその製造方法

Info

Publication number: JP2007035828A
Application number: JP2005215473A
Authority: JP
Inventors: Koji Miyashita; 幸司宮下
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-07-26
Filing date: 2005-07-26
Publication date: 2007-02-08

Abstract

【課題】複数のパッド列の相互間の特定部分に、実装時の押圧力が集中することを抑制できる半導体装置を提供する。
【解決手段】本発明に係る半導体チップ１０は、半導体チップ１０の縁に沿って配置された、第１列目の２つのパッド１３ａ、第２列目のパッド１３ｂ、及び第３列目の２つのパッド１３ｃを具備し、Ｘ軸方向において、第２列目のパッド１３ｂは、第１列目の２つのパッド１３ａの間、かつ第３列目の２つのパッド１３ｃの間に位置している。第２列目のパッド１３ｂと第１列目のパッド１３ａとの間隔は０以上であり、かつ第２列目のパッド１３ｂと第３列目のパッド１３ｃとの隙間は０以上である。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関する。特に本発明は、実装基板に実装する場合に、実装時の押圧力がパッド相互間の特定の領域に集中することを抑制できる半導体装置及びその製造方法に関する。

図５は、従来の半導体チップ１００の構成を説明する為の平面図である。本図は半導体チップ１００の表面の一部分を図示している。半導体チップ１００は略長方形であり、表面にパッド１０１，１０２をそれぞれ複数有している。パッド１０１は、半導体チップ１００の長辺１００ａに沿って配置されており、第１のパッドの列を形成している。パッド１０２は、パッド１０１の内側に長辺１００ａに沿って配置されており、第２のパッドの列を形成している。

半導体チップ１００は、パッド１０１，１０２上に位置する金バンプ（図示せず）が形成された後、実装用のガラス基板（図示せず）上にＣＯＧ（Chip On Glass）実装される。これにより、ガラス基板上に形成されたランドと、パッド１０１，１０２とが金バンプを介して接続される（例えば特許文献１参照）。
特開２００４−２１４３７３号公報（図６）

近年、半導体チップの集積率が高まってきている。このため、第１の列を形成するパッドの相互間及び第２の列を形成するパッドの相互間がともに狭くなり、第１、第２の列を形成するパッドが、半導体チップの長辺に沿う方向において互いに重なることがある。この場合、実装時の押圧力が、第１のパッドの列と第２のパッドの列との間の特定部分（図５において符号１０３ａ，１０３ｂで示した領域）に局所的に集中することがある。

本発明は上記のような事情を考慮してなされたものであり、その目的は、複数のパッド列の相互間に、実装時の押圧力が局所的に集中することを抑制できる半導体装置及びその製造方法を提供することにある。

上記課題を解決するため、本発明に係る半導体装置は、半導体装置の縁に沿って配置された、第１列目の２つのパッド、第２列目のパッド、及び第３列目の２つのパッドを具備し、
前記縁に沿う方向において、前記第２列目のパッドは、前記第１列目の２つのパッドの間、かつ前記第３列目の２つのパッドの間に位置しており、
前記第２列目のパッドと、前記第１列目の２つのパッドそれぞれとの間隔は、前記縁に沿う方向において０以上であり、かつ前記第２列目のパッドと、前記第３列目の２つのパッドそれぞれとの間隔は、前記縁に沿う方向において０以上である。

この半導体装置によれば、前記縁に沿う方向において、前記第２列目のパッドと、前記第１列目の２つのパッドそれぞれとの間隔は０以上であり、かつ前記第２列目のパッドと、前記第３列目の２つのパッドとの間隔は０以上であるため、パッド列の相互間に、実装時の押圧力が局所的に集中することを抑制できる。
前記縁に沿う方向において、前記第１列目のパッドと前記第３列目のパッドは、同一の位置に配置されていてもよい。

本発明に係る他の半導体装置は、半導体装置の縁に沿って配置された、第１列目の２つのパッド、及び第２列目のパッドを具備し、
前記縁に沿う方向において、前記第２列目のパッドは、前記第１列目の２つのパッドの間に位置し、かつ前記第２列目のパッドと前記第１列目の２つのパッドそれぞれとの間隔は略０である。

この半導体装置によれば、前記第２列目のパッドと、前記第１列目のパッドとの間隔は略０であるため、パッド列の相互間に、実装時の押圧力が局所的に集中することを抑制できる。

上記した半導体装置それぞれにおいて、前記複数のパッドそれぞれ上に形成された複数のバンプを更に具備し、前記半導体基板は実装基板に異方性導電樹脂を用いて実装されてもよい。

本発明に係る他の半導体装置は、表面にランドを有する実装基板と、
前記実装基板に異方性導電樹脂を用いて実装され、バンプを介して前記ランドに接続する複数のパッドを有する半導体チップと、
を具備し、
前記複数のバンプは、それぞれ前記複数のパッド上に位置しており、
前記半導体チップは、
前記半導体チップの縁に沿って配置された、第１列目の２つの前記パッド、第２列目の前記パッド、及び第３列目の２つの前記パッドを具備し、
前記半導体チップの縁に沿う方向において、前記第２列目のパッドは、前記第１列目の２つのパッドの間、かつ前記第３列目の２つのパッドの間に位置しており、
前記第２列目のパッドと、前記第１列目の２つのパッドそれぞれとの間隔は、前記半導体チップの縁に沿う方向において０以上であり、かつ前記第２列目のパッドと、前記第３列目の２つのパッドそれぞれとの間隔は、前記半導体チップの縁に沿う方向において０以上である。

本発明に係る他の半導体装置は、表面にランドを有する実装基板と、
前記実装基板に異方性導電樹脂を用いて実装され、バンプを介して前記ランドに電気的に接続する複数のパッドを有する半導体チップと、
を具備し、
前記複数のバンプは、それぞれ前記複数のパッド上に位置しており、
前記半導体チップは、
前記半導体チップの縁に沿って配置された、第１列目の２つのパッド、及び第２列目のパッドを具備し、
前記半導体チップの縁に沿う方向において、前記第２列目のパッドは、前記第１列目の２つのパッドの間に位置し、かつ前記第２列目のパッドと前記第１列目の２つのパッドそれぞれとの間隔は略０である。

本発明に係る半導体装置の製造方法は、表面に複数のランドを有する実装基板と、パッド及び該パッド上に位置するバンプをそれぞれ複数有する半導体チップとを準備する工程と、
前記半導体チップを前記実装基板に異方性導電樹脂を用いて実装し、前記複数のランドと前記複数のパッドとを前記複数のバンプを介して電気的に接続する工程と、
を具備し、
前記半導体チップは、
前記半導体チップの縁に沿って配置された、第１列目の２つの前記パッド、第２列目の前記パッド、及び第３列目の２つの前記パッドを具備し、
前記半導体チップの縁に沿う方向において、前記第２列目のパッドは、前記第１列目の２つのパッドの間、かつ前記第３列目の２つのパッドの間に位置しており、
前記第２列目のパッドと、前記第１列目の２つのパッドそれぞれとの間隔は、前記半導体チップの縁に沿う方向において０以上であり、かつ前記第２列目のパッドと、前記第３列目の２つのパッドそれぞれとの間隔は、前記半導体チップの縁に沿う方向において０以上である。

本発明に係る他の半導体装置の製造方法は、表面に複数のランドを有する実装基板と、パッド及び該パッド上に位置するバンプをそれぞれ複数有する半導体チップとを準備する工程と、
前記半導体チップを前記実装基板に異方性導電樹脂を用いて実装し、前記複数のランドと前記複数のパッドとを前記複数のバンプを介して電気的に接続する工程と、
を具備し、
前記半導体チップは、
前記半導体チップの縁に沿って配置された、第１列目の２つのパッド、及び第２列目のパッドを具備し、
前記半導体チップの縁に沿う方向において、前記第２列目のパッドは、前記第１列目の２つのパッドの間に位置し、かつ前記第２列目のパッドと前記第１列目の２つのパッドそれぞれとの間隔は略０である。

発明を実施するための形態

以下、図面を参照して本発明の実施形態について説明する。図１（Ａ）は、本発明の第１の実施形態に係る半導体装置の構成を説明する為の断面図であり、図１（Ｂ）は図１（Ａ）の要部の拡大図である。本図に示す半導体装置は、液晶ドライバとしての半導体チップ１０を、ガラス基板１上にＣＯＧ実装したものである。ＣＯＧ実装は、導電性フィラー２ａを含む異方性導電樹脂層２をガラス基板１上に設け、異方性導電樹脂層２に半導体チップ１０を圧着することにより行われる。異方性導電樹脂層２は、例えば異方性導電フィルムをガラス基板１に貼り付けることにより形成されるが、異方性導電接着剤をガラス基板１に塗布することにより形成されてもよい。

図１（Ｂ）に示すように、半導体チップ１０にはトランジスタ等の複数の半導体素子（図示せず）、及びこれらの半導体素子に接続している複数のパッド１３が形成されている。パッド１３は、最上層の層間絶縁膜１２上に位置している。半導体チップ１０の表面はパッシベーション膜１４によって覆われている。パッシベーション膜１４には、パッド１３上に位置する開口部が設けられており、この開口部からパッド１３が露出している。さらに、パッド１３上それぞれには、バリア膜としてのＴｉＷ膜（図示せず）及び金バンプ１１が形成されている。

図１（Ａ）及び図１（Ｂ）に示すように、ガラス基板１には複数のランド３が形成されている。金バンプ１１とランド３の間には、異方性導電樹脂層２に含まれる導電性フィラー２ａが挟まれており、導電性フィラー２ａを介して金バンプ１１とランド３とが電気的に接続されている。

図２（Ａ）は、半導体チップ１０の平面図である。本図では、説明のため金バンプ１１及びＴｉＷ膜を省略している。半導体チップ１０の平面形状は長方形である。半導体チップ１０は、出力側のパッド１３ａ，１３ｂ，１３ｃ（それぞれが図１のパッド１３と同じ）及び入力側のパッド１３ｄ，１３ｅ，１３ｆ（それぞれが図１のパッド１３と同じ）を有している。各々のパッドは同一の略長方形である。

パッド１３ａは、半導体チップ１０に複数設けられており、半導体チップ１０の長辺１０ａに沿って、列を形成するように配置されている。パッド１３ｂ，１３ｃそれぞれもパッド１３ａと同様である。パッド１３ａの列は最も長辺１０ａに近く、パッド１３ｃの列は最も長辺１０ａから離れている。

入力側のパッド１３ｄ，１３ｅ，１３ｆも、それぞれ半導体チップ１０に複数設けられており、それぞれが半導体チップ１０の長辺１０ｂに沿って列を形成するように配置されている。パッド１３ｄの列は最も長辺１０ｂに近く、パッド１３ｆの列は最も長辺１０ｂから離れている。

図２（Ｂ）は、図２（Ａ）の要部拡大図であり、パッド１３ａ，１３ｂ，１３ｃの相対位置を説明する為のものである。Ｘ軸方向（長辺１０ａに沿う方向）において、パッド１３ａ，１３ｃは同一の位置に配置されており、パッド１３ｂは、パッド１３ａ，１３ａの相互間に位置している。Ｘ軸方向において、パッド１３ａとパッド１３ｂの間隔ｔは０以上である。
なお、パッド１３ｄ，１３ｅ，１３ｆの相対位置は、パッド１３ａ，１３ｂ，１３ｃの相対位置と同様である。

このように第１の実施形態によれば、Ｘ軸方向において、パッド１３ａ，１３ｃとパッド１３ｂの間隔ｔは０以上である。従って、パッド１３ａとパッド１３ｂの相互間、及びパッド１３ｂとパッド１３ｃの相互間において、半導体チップ１０をガラス基板１（図１に図示）に圧着する場合の押圧力が、局所的に集中することを抑制できる。また、パッドが３列であるため、パッドの数を増やすことができる。

また、長辺１０ａに沿う方向において、パッド１３ａとパッド１３ｂの間隔ｔが０以上であるため、半導体チップ１０とガラス基板１を圧着する際に、異方性導電樹脂層２が半導体チップ１０とガラス基板１の間から外部に向けて流動しやすい。従って、異方性導電樹脂層２中の導電性フィラー２ａが、パッド１３ａとランド３の間に挟まれやすくなる。

また、ランド３の配置はパッド１３ａ，１３ｂ，１３ｃの配置と略同一であるため、ランド３の相互間は従来と比べて広くなる。従って、異方性導電樹脂層２を塗布により形成する場合、異方性導電樹脂層２の流動性が向上し、異方性導電樹脂層２の均一性が向上する。

図３は、第２の実施形態に係る半導体装置の半導体チップ１０の構成を説明する為の図である。本実施形態に係る半導体装置は、半導体チップ１０のパッド１３ａ，１３ｂ，１３ｃの相対位置を除いて、第１の実施形態と同一の構成である。以下、パッド１３ａ，１３ｂ，１３ｃの相対位置を除いて説明を省略する。また、第１の実施形態と同一の構成については同一の符号を付している。

本実施形態において、パッド１３ａの配置間隔及びパッド１３ｃの配置間隔それぞれは、パッド１３ａ，１３ｃの幅の略１．５倍である。また、パッド１３ｃは、半導体チップ１０の短辺１０ｃ側の半分が、パッド１３ａと重なっている。パッド１３ｂは、半導体チップ１０の長辺１０ａに直角な２つの辺のうち一方が、パッド１３ａの辺と重なっており、他方がパッド１３ｃの辺と重なっている。

本実施形態によれば、パッド１３ｂは、Ｘ軸方向において、パッド１３ａ，１３ａの相互間、かつパッド１３ｃ，１３ｃの相互間に位置している。また、Ｘ軸方向において、パッド１３ａ，１３ｂの間隔、及びパッド１３ｂ，１３ｃの間隔は０以上である。従って、本実施形態によっても、パッド１３ａとパッド１３ｂの相互間、及びパッド１３ｂとパッド１３ｃの相互間において、半導体チップ１０をガラス基板１（図１に図示）に圧着する場合の押圧力が、特定の場所に集中することを抑制できる。

図４（Ａ）は、第３の実施形態に係る半導体装置の半導体チップ１０の構成を説明する為の平面図である。本実施形態に係る半導体装置は、半導体チップ１０の出力側のパッド及び入力側のパッドが、それぞれ２列である点を除いて、第１の実施形態と同一である。以下、パッドの配置を除いて説明を省略する。また、第１の実施形態と同一の構成については同一の符号を付している。

本実施形態において、パッド１３ａの配置間隔は、パッド１３ｂの幅に等しい。また、パッド１３ｂの配置間隔は、パッド１３ａの幅に等しい。このため、Ｘ軸方向（長辺１０ａに沿う方向）において、パッド１３ａ，１３ｂの間隔は０になる。

従って、本実施形態によっても、半導体チップ１０をガラス基板１（図１に図示）に圧着する場合に、局所的に力が集中することを抑制できる。また、パッド１３ａ，１３ｂの間隔が０であるため、パッドの集積率を高くすることができる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば第１の実施形態において、バンプは３列であったが４列以上であってもよい。この場合、４列目のバンプのＸ軸方向における位置は、２列目のバンプの位置と同一であるのが好ましい。

（Ａ）は第１の実施形態に係る半導体装置の構成を説明する為の断面図、（Ｂ）は（Ａ）の要部の拡大図。（Ａ）は半導体チップ１０の構成を説明する為の平面図、（Ｂ）は（Ａ）の要部の拡大図。第２の実施形態に係る半導体チップ１０の構成を説明する平面拡大図。（Ａ）は第３の実施形態に係る半導体チップ１０の構成を説明する為の平面図、（Ｂ）は（Ａ）の要部の拡大図。従来の半導体チップ１００の構成を説明する為の平面図。

符号の説明

１…ガラス基板、２…導電性樹脂層、２ａ…導電性フィラー、３…ランド、１０，１００…半導体チップ、１０ａ，１０ｂ，１００ａ…長辺、１０ｃ…短辺、１１…金バンプ、１２…層間絶縁膜、１３，１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ，１０１，１０２…パッド、１４…パッシベーション膜、１０３ａ，１０３ｂ…押圧力が集中する領域

Claims

半導体装置の縁に沿って配置された、第１列目の２つのパッド、第２列目のパッド、及び第３列目の２つのパッドを具備し、
前記縁に沿う方向において、前記第２列目のパッドは、前記第１列目の２つのパッドの間、かつ前記第３列目の２つのパッドの間に位置しており、
前記第２列目のパッドと、前記第１列目の２つのパッドそれぞれとの間隔は、前記縁に沿う方向において０以上であり、かつ前記第２列目のパッドと、前記第３列目の２つのパッドそれぞれとの間隔は、前記縁に沿う方向において０以上である半導体装置。
前記縁に沿う方向において、前記第１列目のパッドと前記第３列目のパッドは、略同一の位置に配置されている請求項１に記載の半導体装置。
半導体装置の縁に沿って配置された、第１列目の２つのパッド、及び第２列目のパッドを具備し、
前記縁に沿う方向において、前記第２列目のパッドは、前記第１列目の２つのパッドの間に位置し、かつ前記第２列目のパッドと前記第１列目の２つのパッドそれぞれとの間隔は略０である半導体装置。
前記複数のパッドそれぞれ上に形成された複数のバンプを更に具備し、
前記半導体基板は実装基板に異方性導電樹脂を用いて実装される請求項１〜３のいずれか一項に記載の半導体装置。
表面にランドを有する実装基板と、
前記実装基板に異方性導電樹脂を用いて実装され、バンプを介して前記ランドに接続する複数のパッドを有する半導体チップと、
を具備し、
前記複数のバンプは、それぞれ前記複数のパッド上に位置しており、
前記半導体チップは、
前記半導体チップの縁に沿って配置された、第１列目の２つの前記パッド、第２列目の前記パッド、及び第３列目の２つの前記パッドを具備し、
前記半導体チップの縁に沿う方向において、前記第２列目のパッドは、前記第１列目の２つのパッドの間、かつ前記第３列目の２つのパッドの間に位置しており、
前記第２列目のパッドと、前記第１列目の２つのパッドそれぞれとの間隔は、前記半導体チップの縁に沿う方向において０以上であり、かつ前記第２列目のパッドと、前記第３列目の２つのパッドそれぞれとの間隔は、前記半導体チップの縁に沿う方向において０以上である半導体装置。
表面にランドを有する実装基板と、
前記実装基板に異方性導電樹脂を用いて実装され、バンプを介して前記ランドに電気的に接続する複数のパッドを有する半導体チップと、
を具備し、
前記複数のバンプは、それぞれ前記複数のパッド上に位置しており、
前記半導体チップは、
前記半導体チップの縁に沿って配置された、第１列目の２つのパッド、及び第２列目のパッドを具備し、
前記半導体チップの縁に沿う方向において、前記第２列目のパッドは、前記第１列目の２つのパッドの間に位置し、かつ前記第２列目のパッドと前記第１列目の２つのパッドそれぞれとの間隔は略０である半導体装置。
表面に複数のランドを有する実装基板と、パッド及び該パッド上に位置するバンプをそれぞれ複数有する半導体チップとを準備する工程と、
前記半導体チップを前記実装基板に異方性導電樹脂を用いて実装し、前記複数のランドと前記複数のパッドとを前記複数のバンプを介して電気的に接続する工程と、
を具備し、
前記半導体チップは、
前記半導体チップの縁に沿って配置された、第１列目の２つの前記パッド、第２列目の前記パッド、及び第３列目の２つの前記パッドを具備し、
前記半導体チップの縁に沿う方向において、前記第２列目のパッドは、前記第１列目の２つのパッドの間、かつ前記第３列目の２つのパッドの間に位置しており、
前記第２列目のパッドと、前記第１列目の２つのパッドそれぞれとの間隔は、前記半導体チップの縁に沿う方向において０以上であり、かつ前記第２列目のパッドと、前記第３列目の２つのパッドそれぞれとの間隔は、前記半導体チップの縁に沿う方向において０以上である半導体装置の製造方法。
表面に複数のランドを有する実装基板と、パッド及び該パッド上に位置するバンプをそれぞれ複数有する半導体チップとを準備する工程と、
前記半導体チップを前記実装基板に異方性導電樹脂を用いて実装し、前記複数のランドと前記複数のパッドとを前記複数のバンプを介して電気的に接続する工程と、
を具備し、
前記半導体チップは、
前記半導体チップの縁に沿って配置された、第１列目の２つのパッド、及び第２列目のパッドを具備し、
前記半導体チップの縁に沿う方向において、前記第２列目のパッドは、前記第１列目の２つのパッドの間に位置し、かつ前記第２列目のパッドと前記第１列目の２つのパッドそれぞれとの間隔は略０である半導体装置の製造方法。