JPH11307902A - 回路基板 - Google Patents
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- JPH11307902A JPH11307902A JP11728198A JP11728198A JPH11307902A JP H11307902 A JPH11307902 A JP H11307902A JP 11728198 A JP11728198 A JP 11728198A JP 11728198 A JP11728198 A JP 11728198A JP H11307902 A JPH11307902 A JP H11307902A
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- terminals
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Liquid Crystal (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】 接続端子の形成時及び実装時のプロセス条件
が容易であり、かつ、半導体チップの端部での応力集中
による接続信頼性を向上することができる回路基板を提
供する。 【解決手段】 ＩＣ２１の複数の接続端子２２を横方向
に１列に並べたものを、縦方向に２段配し、且つ、ＩＣ
２１の中央部から端部にいくほど、一本の信号線に関し
て使用される接続端子２２の数が増加するように縦方向
に２段配した接続端子２２を電気的に接続し、また、基
板１１の接続端子もこれに対応させて設けたものであ
る。
が容易であり、かつ、半導体チップの端部での応力集中
による接続信頼性を向上することができる回路基板を提
供する。 【解決手段】 ＩＣ２１の複数の接続端子２２を横方向
に１列に並べたものを、縦方向に２段配し、且つ、ＩＣ
２１の中央部から端部にいくほど、一本の信号線に関し
て使用される接続端子２２の数が増加するように縦方向
に２段配した接続端子２２を電気的に接続し、また、基
板１１の接続端子もこれに対応させて設けたものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、回路基板に係り、
特に半導体チップが直接実装された回路基板に関する。
特に半導体チップが直接実装された回路基板に関する。
【０００２】
【従来の技術】近年、実装密度の向上を目的として、半
導体チップを基板上にフェースダウンあるいはフェース
アップで直接搭載するＣＯＧ（チップ・オン・グラス）
技術が広く利用されている。
導体チップを基板上にフェースダウンあるいはフェース
アップで直接搭載するＣＯＧ（チップ・オン・グラス）
技術が広く利用されている。
【０００３】液晶ディスプレイを例にとると、一方のガ
ラス基板の実装面上に駆動用半導体チップを取り付ける
場合には、図４に示すように、半導体チップ２１を異方
性導電膜（以下、ＡＦＣという）３１を用いてガラス基
板１１にフェースダウン実装を行っていた。
ラス基板の実装面上に駆動用半導体チップを取り付ける
場合には、図４に示すように、半導体チップ２１を異方
性導電膜（以下、ＡＦＣという）３１を用いてガラス基
板１１にフェースダウン実装を行っていた。
【０００４】この場合の半導体チップ２１及びガラス基
板１１における接続端子の構成としては、従来より図５
に示す第１の配置状態と、図６に示す第２の配置状態と
があった。
板１１における接続端子の構成としては、従来より図５
に示す第１の配置状態と、図６に示す第２の配置状態と
があった。
【０００５】第１の配置状態は、図５に示すように、同
一サイズの接続端子２２を半導体チップ２１の長辺方向
に沿って一列に配列すると共に、この列を縦方向に複数
段千鳥状になるように等ピッチで整列したものである。
そして、この場合に、半導体チップ２１の端部での応力
集中による接続信頼性を向上させるために、各接続端子
２２のサイズを十分に大きく形成していた。そして、基
板１１の複数の接続端子１２を、半導体チップ２１の前
記接続端子２２の配置状態に対応させて設けた。
一サイズの接続端子２２を半導体チップ２１の長辺方向
に沿って一列に配列すると共に、この列を縦方向に複数
段千鳥状になるように等ピッチで整列したものである。
そして、この場合に、半導体チップ２１の端部での応力
集中による接続信頼性を向上させるために、各接続端子
２２のサイズを十分に大きく形成していた。そして、基
板１１の複数の接続端子１２を、半導体チップ２１の前
記接続端子２２の配置状態に対応させて設けた。
【０００６】第２の配置状態は、図６に示すように、第
１の配置状態と同様に半導体チップ２１の長辺に沿って
接続端子２２を一列に並べると共に、この列を複数段千
鳥状に配している。但し、半導体チップ２１の端部での
応力集中による接続信頼性を向上させるために、半導体
チップ２１の中央部から端部に向けて接続端子２２のサ
イズを大きくしていた。また、基板１１の複数の接続端
子１２を、半導体チップ２１の前記接続端子２２の配置
状態に対応させて設けた。
１の配置状態と同様に半導体チップ２１の長辺に沿って
接続端子２２を一列に並べると共に、この列を複数段千
鳥状に配している。但し、半導体チップ２１の端部での
応力集中による接続信頼性を向上させるために、半導体
チップ２１の中央部から端部に向けて接続端子２２のサ
イズを大きくしていた。また、基板１１の複数の接続端
子１２を、半導体チップ２１の前記接続端子２２の配置
状態に対応させて設けた。
【０００７】
【発明が解決しようとする課題】しかしながら、上記２
つの配置状態については次のような問題点があった。
つの配置状態については次のような問題点があった。
【０００８】第１の配置状態は、接続端子２２のサイズ
が、その接続信頼性を向上させるために必要以上に大き
くなるため、半導体チップ２１及び基板１１における端
子形成領域が大きくなり、その結果、半導体チップ２１
のサイズを小さくすることが困難であった。
が、その接続信頼性を向上させるために必要以上に大き
くなるため、半導体チップ２１及び基板１１における端
子形成領域が大きくなり、その結果、半導体チップ２１
のサイズを小さくすることが困難であった。
【０００９】第２の配置状態は、上記したように接続端
子２２のサイズが均一でないことに起因して、接続端子
２２の形成時及び実装時のプロセス条件を、全接続端子
に関して適性条件を確保することが困難となり、接続端
子２２の形成のための安定性及び実装信頼性が低下する
という問題点があった。
子２２のサイズが均一でないことに起因して、接続端子
２２の形成時及び実装時のプロセス条件を、全接続端子
に関して適性条件を確保することが困難となり、接続端
子２２の形成のための安定性及び実装信頼性が低下する
という問題点があった。
【００１０】そこで、本発明は上記問題点に鑑み、接続
端子の形成時及び実装時のプロセス条件が容易であり、
かつ、半導体チップの端部での応力集中による接続信頼
性を向上することができる回路基板を提供するものであ
る。
端子の形成時及び実装時のプロセス条件が容易であり、
かつ、半導体チップの端部での応力集中による接続信頼
性を向上することができる回路基板を提供するものであ
る。
【００１１】
【課題を解決するための手段】本発明は、一主面に複数
の接続端子を備えた半導体チップと、前記接続端子に対
応する接続パッドを備えた基板と、前記接続端子と前記
接続パッドとを電気的に接続する接続手段とを備えた回
路基板において、前記半導体チップの前記接続端子は、
複数段の列状に配置され、前記列の端部においては複数
の前記接続端子が同一信号を出力するものであり、前記
列の端部において同一信号を出力する前記接続端子の数
は、前記列の略中央部において同一信号を出力する前記
接続端子の数よりも多いことを特徴とする回路基板であ
る。
の接続端子を備えた半導体チップと、前記接続端子に対
応する接続パッドを備えた基板と、前記接続端子と前記
接続パッドとを電気的に接続する接続手段とを備えた回
路基板において、前記半導体チップの前記接続端子は、
複数段の列状に配置され、前記列の端部においては複数
の前記接続端子が同一信号を出力するものであり、前記
列の端部において同一信号を出力する前記接続端子の数
は、前記列の略中央部において同一信号を出力する前記
接続端子の数よりも多いことを特徴とする回路基板であ
る。
【００１２】また、前記基板の前記接続パッドは、複数
段の列状に配置され、前記列の端部においては一つの前
記接続パッドが複数の前記接続端子に接続し、前記列の
端部において一つの前記接続パッドが接続する前記接続
端子の数は、前記列の略中央部において一つの前記接続
パッドが接続する前記接続端子の数よりも多いものであ
る。
段の列状に配置され、前記列の端部においては一つの前
記接続パッドが複数の前記接続端子に接続し、前記列の
端部において一つの前記接続パッドが接続する前記接続
端子の数は、前記列の略中央部において一つの前記接続
パッドが接続する前記接続端子の数よりも多いものであ
る。
【００１３】これにより半導体チップの端部にいくほ
ど、接続に寄与する接続端子の数が増えるため、半導体
チップの応力の集中が発生しても、その複数接続された
接続端子のうちの１つが外れる程度であるため、従来よ
り接続の信頼性が向上する。
ど、接続に寄与する接続端子の数が増えるため、半導体
チップの応力の集中が発生しても、その複数接続された
接続端子のうちの１つが外れる程度であるため、従来よ
り接続の信頼性が向上する。
【００１４】
【発明の実施の形態】（第１の実施例）以下、本発明の
第１の実施例を、図１、図２に基づいて説明する。
第１の実施例を、図１、図２に基づいて説明する。
【００１５】図１は、液晶表示装置を構成する一方のガ
ラス基板１１と、駆動用半導体チップ（以下、単にＩＣ
という）２１との接続状態を示す斜視図であり、図２
は、ＩＣ２１をガラス基板１１に接続した状態の平面図
である。
ラス基板１１と、駆動用半導体チップ（以下、単にＩＣ
という）２１との接続状態を示す斜視図であり、図２
は、ＩＣ２１をガラス基板１１に接続した状態の平面図
である。
【００１６】まず、ＩＣ２１の構造について図面に基づ
いて説明する。
いて説明する。
【００１７】ＩＣ２１は、平面形状が長方形であり、そ
の下面に複数の出力端子（出力バンプ）２２と複数の入
力端子（入力バンプ）２３とがそれぞれ設けられてい
る。入力端子２３は、ＩＣ２１の一つの長辺方向に沿っ
て、平面矩形の同一サイズのものが複数個設けられてい
る。一方、出力端子２２は、図２に示すように、ＩＣ２
１の入力端子２３が形成される辺と対向する他の長辺方
向に沿って配列された第１列の出力端子２２と第２列の
出力端子２２とを備え、縦方向に２段配されている。そ
して、これら２段の出力端子２２は互いに千鳥状となる
ように配されている。尚、この出力端子２２は、例えば
液晶表示装置の信号線数あるいは走査線数に対応してい
る。
の下面に複数の出力端子（出力バンプ）２２と複数の入
力端子（入力バンプ）２３とがそれぞれ設けられてい
る。入力端子２３は、ＩＣ２１の一つの長辺方向に沿っ
て、平面矩形の同一サイズのものが複数個設けられてい
る。一方、出力端子２２は、図２に示すように、ＩＣ２
１の入力端子２３が形成される辺と対向する他の長辺方
向に沿って配列された第１列の出力端子２２と第２列の
出力端子２２とを備え、縦方向に２段配されている。そ
して、これら２段の出力端子２２は互いに千鳥状となる
ように配されている。尚、この出力端子２２は、例えば
液晶表示装置の信号線数あるいは走査線数に対応してい
る。
【００１８】そして、図２に示すように、出力端子２２
ａ〜２２ｊについては、一本の信号線に対し一個の出力
端子２２が対応し、出力端子２２ｊ＋１から端部にある
出力端子２２ｎまでは、２段に配された出力端子２２を
電気的に接続した構造となっている。
ａ〜２２ｊについては、一本の信号線に対し一個の出力
端子２２が対応し、出力端子２２ｊ＋１から端部にある
出力端子２２ｎまでは、２段に配された出力端子２２を
電気的に接続した構造となっている。
【００１９】具体的には、次のようになっている。ＩＣ
２１の出力信号数は２４０個である。出力端子２２の一
個のサイズは５０μｍ×６０μｍであり、そのピッチは
９０μｍで形成され、第１列目の出力端子２２と第２列
目の出力端子２２との間のギャップは３０μｍである。
２１の出力信号数は２４０個である。出力端子２２の一
個のサイズは５０μｍ×６０μｍであり、そのピッチは
９０μｍで形成され、第１列目の出力端子２２と第２列
目の出力端子２２との間のギャップは３０μｍである。
【００２０】そして、ＩＣ２１の中央部近傍の第４１番
目から第２００番目の出力分については、それぞれ１個
の出力端子２２ａ〜２２ｊが１つの接続領域として使用
されている。一方、ＩＣチップ２１の端部近傍における
第１番目から第４０番目及び第２０１番目から第２４０
番目の出力分については、上下２段の出力端子２２ｊ＋
１〜２２ｎが２個使用されて１つの接続領域としてい
る。そして、出力端子２２は合計３２０個形成されてい
る。
目から第２００番目の出力分については、それぞれ１個
の出力端子２２ａ〜２２ｊが１つの接続領域として使用
されている。一方、ＩＣチップ２１の端部近傍における
第１番目から第４０番目及び第２０１番目から第２４０
番目の出力分については、上下２段の出力端子２２ｊ＋
１〜２２ｎが２個使用されて１つの接続領域としてい
る。そして、出力端子２２は合計３２０個形成されてい
る。
【００２１】以上により、ＩＣチップ２１の下面におけ
る出力信号部分の出力端子形成領域は、約２．２ｍｍ2
である。そして、これを、従来技術で示した図５の接続
端子領域と比較した場合、従来の接続端子領域は約２．
５ｍｍ2 であり、約１０％のエリアの縮小が実現でき
る。
る出力信号部分の出力端子形成領域は、約２．２ｍｍ2
である。そして、これを、従来技術で示した図５の接続
端子領域と比較した場合、従来の接続端子領域は約２．
５ｍｍ2 であり、約１０％のエリアの縮小が実現でき
る。
【００２２】次に、ガラス基板１１の接続端子１２の構
造について説明する。
造について説明する。
【００２３】ガラス基板１１における電極１２は、ＩＣ
チップ２１と同じ構造で配置されている。すなわち、同
じサイズの電極１２が、１列に配列されていると共に、
その列が２段設けられている。電極１２ａ〜１２ｊまで
は、１本の信号線に対して１個の電極１２が使用され、
電極１２ｊ＋１〜１２ｎまでは、２列の電極１２を電気
的に接続したものが使用されている。
チップ２１と同じ構造で配置されている。すなわち、同
じサイズの電極１２が、１列に配列されていると共に、
その列が２段設けられている。電極１２ａ〜１２ｊまで
は、１本の信号線に対して１個の電極１２が使用され、
電極１２ｊ＋１〜１２ｎまでは、２列の電極１２を電気
的に接続したものが使用されている。
【００２４】そして、このようなガラス基板１１にＩＣ
２１は、図１に示すように、ＡＦＣ３１を介して、ＩＣ
２１をフェースダウンで実装させる。この場合に、電極
１２と出力端子２２が同じ位置になるように位置合わせ
をして接続する。
２１は、図１に示すように、ＡＦＣ３１を介して、ＩＣ
２１をフェースダウンで実装させる。この場合に、電極
１２と出力端子２２が同じ位置になるように位置合わせ
をして接続する。
【００２５】このように接続することによって、ＩＣ２
１の端部近傍での出力端子２２と電極１２との接続は、
２個の接続端子を使用することとなり、接続端子サイズ
が５０μｍ×１２０μｍで形成された場合と同様とな
り、接続信頼性が向上する。
１の端部近傍での出力端子２２と電極１２との接続は、
２個の接続端子を使用することとなり、接続端子サイズ
が５０μｍ×１２０μｍで形成された場合と同様とな
り、接続信頼性が向上する。
【００２６】また、ＩＣ２１内においては出力端子２１
のサイズが統一されているため、端子形成上安定した出
力端子２２が得られる。また、実装プロセスにおいて
も、温度、圧力、ＡＦＣの流動等の条件が、各出力端子
２２の間での差異が最小に抑えられるため、安定した接
続が得られる。
のサイズが統一されているため、端子形成上安定した出
力端子２２が得られる。また、実装プロセスにおいて
も、温度、圧力、ＡＦＣの流動等の条件が、各出力端子
２２の間での差異が最小に抑えられるため、安定した接
続が得られる。
【００２７】（第２の実施例）図３は、第２の実施例の
ものであり、第１の実施例と異なる点は、第１の実施例
ではＩＣチップ２１の端部において、縦方向に２列の出
力端子２２を電気的に接続させていたが、本実施例では
次のような構造となっている。
ものであり、第１の実施例と異なる点は、第１の実施例
ではＩＣチップ２１の端部において、縦方向に２列の出
力端子２２を電気的に接続させていたが、本実施例では
次のような構造となっている。
【００２８】すなわち、ＩＣ２１の中央部付近では、第
１列と第２列の２段に配された２個の出力端子２２を電
気的に接続し、端部近傍では、第１列の２個の出力端子
２２と第２列の１個の接続端子２２を１つの接続領域と
し、その内側の出力端子は、第１列の１個の出力端子２
２と第２列の２個の出力端子２２を１つの接続領域とし
ている。以下、図３に示すように、交互にこの状態を続
けている。
１列と第２列の２段に配された２個の出力端子２２を電
気的に接続し、端部近傍では、第１列の２個の出力端子
２２と第２列の１個の接続端子２２を１つの接続領域と
し、その内側の出力端子は、第１列の１個の出力端子２
２と第２列の２個の出力端子２２を１つの接続領域とし
ている。以下、図３に示すように、交互にこの状態を続
けている。
【００２９】この方法であっても、中央部における出力
端子２２の接続領域よりも、端部における接続領域の接
続面積が大きいため、ＩＣ２１の応力集中による接続信
頼性を向上させることができる。また、端子の形成及び
実装プロセスにおいても、上記と同様に容易に形成する
ことができる。
端子２２の接続領域よりも、端部における接続領域の接
続面積が大きいため、ＩＣ２１の応力集中による接続信
頼性を向上させることができる。また、端子の形成及び
実装プロセスにおいても、上記と同様に容易に形成する
ことができる。
【００３０】（変更例）上記２つの実施例では、出力端
子２２のみに上記構造のものを採用したが、これに限ら
ず入力端子２３側においても同様の構造のものを使用し
ても良い。
子２２のみに上記構造のものを採用したが、これに限ら
ず入力端子２３側においても同様の構造のものを使用し
ても良い。
【００３１】上記２つの実施例では、ＡＣＦを使用した
が、これに代えて、半田等の他の接続方法で接続した場
合でも同様に本発明を使用することができる。
が、これに代えて、半田等の他の接続方法で接続した場
合でも同様に本発明を使用することができる。
【００３２】また、上記実施例では液晶表示装置におい
てその使用例を示したが、本実施例は液晶表示装置以外
の電子部品の全てに適応することが可能である。従っ
て、ガラス基板に代えて樹脂フィルム等であってもかま
わない。
てその使用例を示したが、本実施例は液晶表示装置以外
の電子部品の全てに適応することが可能である。従っ
て、ガラス基板に代えて樹脂フィルム等であってもかま
わない。
【００３３】
【発明の効果】以上説明したように、本発明の回路基板
によれば、半導体チップの接続端子を十分に小さく、略
等ピッチ、且つ、略等サイズで形成することができるの
で、接続端子の形成及び実装時のプロセスの適性化が容
易で、また、接続端子領域の縮小が可能となる。そし
て、更に半導体チップの応力集中による接続信頼性も向
上する。
によれば、半導体チップの接続端子を十分に小さく、略
等ピッチ、且つ、略等サイズで形成することができるの
で、接続端子の形成及び実装時のプロセスの適性化が容
易で、また、接続端子領域の縮小が可能となる。そし
て、更に半導体チップの応力集中による接続信頼性も向
上する。
【図１】第１の実施例におけるＩＣと基板の接続状態を
示した斜視図である。
示した斜視図である。
【図２】同じく平面図である。
【図３】第２の実施例におけるＩＣと基板との接続状態
を示した平面図である。
を示した平面図である。
【図４】従来の半導体チップと基板とを接続する状態の
斜視図である。
斜視図である。
【図５】図４における半導体チップと基板との接続状態
を示す平面図である。
を示す平面図である。
【図６】従来の第２の種類の半導体チップと基板の接続
構造を示す平面図である。
構造を示す平面図である。
１１ ガラス基板 １２ 接続端子 ２１ 半導体チップ ２２ 出力端子 ３１ ＡＦＣ
Claims (10)
- 【請求項１】一主面に複数の接続端子を備えた半導体チ
ップと、前記接続端子に対応する接続パッドを備えた基
板と、前記接続端子と前記接続パッドとを電気的に接続
する接続手段とを備えた回路基板において、 前記半導体チップの前記接続端子は、複数段の列状に配
置され、 前記列の端部においては複数の前記接続端子が同一信号
を出力するものであり、 前記列の端部において同一信号を出力する前記接続端子
の数は、前記列の略中央部において同一信号を出力する
前記接続端子の数よりも多いことを特徴とする回路基
板。 - 【請求項２】前記複数の接続端子を横方向に一列に並べ
たものを、縦方向に２段配したことを特徴とする請求項
１記載の回路基板。 - 【請求項３】前記複数の接続端子の平面形状が同一であ
ることを特徴とする請求項１記載の回路基板。 - 【請求項４】前記半導体チップの中央部では１本の信号
線に関して使用される前記接続端子を１個とし、その端
部では１本の信号線に関して使用される前記接続端子を
２個としたことを特徴とする請求項１記載の回路基板。 - 【請求項５】前記半導体チップの中央部では１本の信号
線に関して使用される前記接続端子を２個とし、その端
部では１本の信号線に関して使用される前記接続端子を
３個としたことを特徴とする請求項１記載の回路基板。 - 【請求項６】一主面に複数の接続端子を備えた半導体チ
ップと、前記接続端子に対応する接続パッドを備えた基
板と、前記接続端子と前記接続パッドとを電気的に接続
する接続手段とを備えた回路基板において、 前記基板の前記接続パッドは、複数段の列状に配置さ
れ、 前記列の端部においては一つの前記接続パッドが複数の
前記接続端子に接続し、 前記列の端部において一つの前記接続パッドが接続する
前記接続端子の数は、前記列の略中央部において一つの
前記接続パッドが接続する前記接続端子の数よりも多い
ことを特徴とする回路基板。 - 【請求項７】前記複数の接続端子を横方向に一列に並べ
たものを、縦方向に２段配したことを特徴とする請求項
６記載の回路基板。 - 【請求項８】前記複数の接続端子の平面形状が同一であ
ることを特徴とする請求項６記載の回路基板。 - 【請求項９】前記半導体チップの中央部では１本の信号
線に関して使用される前記接続端子を１個とし、その端
部では１本の信号線に関して使用される前記接続端子を
２個としたことを特徴とする請求項６記載の回路基板。 - 【請求項１０】前記半導体チップの中央部では１本の信
号線に関して使用される前記接続端子を２個とし、その
端部では１本の信号線に関して使用される前記接続端子
を３個としたことを特徴とする請求項６記載の回路基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11728198A JPH11307902A (ja) | 1998-04-27 | 1998-04-27 | 回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11728198A JPH11307902A (ja) | 1998-04-27 | 1998-04-27 | 回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11307902A true JPH11307902A (ja) | 1999-11-05 |
Family
ID=14707871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11728198A Pending JPH11307902A (ja) | 1998-04-27 | 1998-04-27 | 回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11307902A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7480026B2 (en) | 2003-12-16 | 2009-01-20 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
| WO2009157247A1 (ja) * | 2008-06-25 | 2009-12-30 | シャープ株式会社 | 配線基板、及び、液晶表示装置 |
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| KR20110125875A (ko) * | 2010-05-14 | 2011-11-22 | 엘지이노텍 주식회사 | 카메라 모듈 |
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| US8319932B2 (en) | 2007-08-10 | 2012-11-27 | Sharp Kabushiki Kaisha | Wiring board and liquid crystal display device |
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-
1998
- 1998-04-27 JP JP11728198A patent/JPH11307902A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8310645B2 (en) | 2008-06-25 | 2012-11-13 | Sharp Kabushiki Kaisha | Wiring board and liquid crystal display device |
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