KR20170005483A - 아날로그 rf 메모리 시스템 - Google Patents

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KR20170005483A
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레이던 컴퍼니
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Abstract

전자 아날로그 메모리 시스템은 입력 라디오 주파수 펄스를 수신하도록 구성된 적어도 하나의 아날로그 프로그램가능 지연 모듈을 포함한다. 아날로그 프로그램가능 지연 모듈은 적어도 하나의 시간 지연을 입력 라디오 주파수 펄스에 적용하는 것에 응답하여 시간 지연된 출력 신호를 생성한다. 스위칭 모듈은 시간 지연된 출력 신호를 전자 아날로그 메모리 시스템의 출력에 선택적으로 전달하도록 구성된다. 전자 아날로그 메모리 시스템은 입력 라디오 주파수 펄스의 진폭을 결정하도록 구성된 활동 검출기 모듈을 더 포함한다. 활동 검출기 모듈은 또한, 진폭 임계치를 초과하는 적어도 하나의 진폭에 응답하여 시간 지연된 출력 신호를 출력에 전달하기 위해 스위칭 모듈을 제어한다.

Description

아날로그 RF 메모리 시스템{ANALOG RF MEMORY SYSTEM}
[0001] 레이더 방어 시스템들은 카운터 레이더 신호들을 생성하도록 구성된 디지털 라디오 주파수(RF) 메모리(DRFM) 유닛들을 이용하는 레이더 재밍(jamming) 유닛들을 포함한다. 통상적인 DRFM 유닛은 하나 또는 그 초과의 수신된 아날로그 레이더 펄스들을 등가 디지털 신호로 변환하기 위하여 아날로그-대-디지털(A/D) 변환기를 이용한다. 종래의 재밍 유닛들은 또한 복제된 디지털 신호를 다시 아날로그 신호로 변환하기 전에 하나 또는 그 초과의 시간 지연들을 복제된 디지털 신호로 디지털적으로 프로그래밍하는 디지털 시간 지연 유닛을 포함한다. 그 다음으로, 시간 지연을 가진 복제된 카운터 레이더 신호는 레이더 펄스의 소스로 리턴된다. 그러나, 허용 가능한 동적 범위를 가진 종래의 A/D 변환기들은 통상적으로 대략 1 기가헤르쯔(GHz) 폭보다 크지 않은 프로세싱 신호들로 제한된다. 게다가, A/D 변환기에 의해 수행된 신호 프로세싱 동작들은 본래, 복제된 신호가 결국 레이더 펄스의 소스로 리턴되기 전에 부가적인 시간 지연을 초래한다. 예컨대, DRFM 유닛은 제 1 레이더 펄스가 수신된 시간과 카운터 레이더 신호가 출력되는 시간 사이에 부가적인 펄스 반복 간격을 요구한다.
[0002] 실시예에 따라, 전자 아날로그 메모리 시스템은 적어도 하나의 입력 라디오 주파수 펄스를 수신하도록 구성된 적어도 하나의 아날로그 프로그램가능 지연 모듈을 포함한다. 아날로그 프로그램가능 지연 모듈은 적어도 하나의 시간 지연을 적어도 하나의 입력 라디오 주파수 펄스에 적용하는 것에 응답하여 시간 지연된 출력 신호를 생성한다. 스위칭 모듈은 시간 지연된 출력 신호를 전자 아날로그 메모리 시스템의 출력에 선택적으로 전달하도록 구성된다. 전자 아날로그 메모리 시스템은 적어도 하나의 입력 라디오 주파수 펄스의 진폭을 결정하도록 구성된 활동(activity) 검출기 모듈을 더 포함한다. 활동 검출기 모듈은 또한, 적어도 하나의 진폭이 진폭 임계치를 초과하는 것에 응답하여 시간 지연된 출력 신호를 출력에 전달도록 스위칭 모듈을 제어한다.
[0003] 다른 실시예에 따라, 적어도 하나의 시간 지연을 가지는 적어도 하나의 입력 라디오 주파수 신호를 복제하는 방법은 적어도 하나의 입력 라디오 주파수 펄스를 수신하는 단계 및 적어도 하나의 시간 지연을 적어도 하나의 입력 라디오 주파수 펄스에 적용하는 것에 응답하여 시간 지연된 출력 신호를 생성하는 단계를 포함한다. 방법은 적어도 하나의 입력 라디오 주파수 펄스의 적어도 하나의 진폭을 결정하는 단계를 더 포함한다. 방법은 적어도 하나의 진폭이 진폭 임계치를 초과하는 것에 응답하여 시간 지연된 출력 신호를 적어도 하나의 입력 라디오 주파수 펄스의 소스에 선택적으로 송신하는 단계를 더 포함한다.
[0004] 부가적인 특징들은 본 발명의 기법들을 통하여 실현된다. 본 발명의 다른 실시예들이 본원에 상세히 설명되며 청구된 발명의 일부로 고려된다. 장점들 및 특징들을 가진 본 발명의 더 나은 이해를 위하여, 설명 및 도면들을 참조하라.
[0005] 이 개시내용의 더 완전한 이해를 위하여, 이제 첨부 도면들 및 상세한 설명과 관련하여 취해진 하기의 간략한 설명이 참조되며, 여기서 동일한 참조 번호들은 동일한 부분들을 표현한다.
[0006] 도 1은 예시적인 실시예에 따른 아날로그 RF 메모리 시스템의 블록 다이어그램이다.
[0007] 도 2는 예시적인 실시예에 따라 푸리에 변환 알고리즘을 실행하도록 구성된 전자 푸리에 변환 유닛의 개략도를 예시한다.
[0008] 도 3은 예시적인 실시예에 따라 시간 지연을 생성하도록 구성된 프로그램가능 시간 지연 모듈을 예시한다.
[0009] 도 4는 예시적인 실시예에 따른 프로그램가능 시간 지연 모듈에 포함된 프로그램가능 전류원을 예시한다.
[0010] 도 1을 참조하여, 아날로그 RF 메모리 시스템(100)의 블록 다이어그램이 예시적인 실시예에 따라 예시된다. 아날로그 RF 메모리 시스템(100)은 하나 또는 그 초과의 중간 주파수(IF) 레이더 펄스들을 수신하는 레이더 펄스 입력(101), 및 하나 또는 그 초과의 시간 지연들로 프로그래밍된 복제된 IF 신호를 출력하는 신호 출력(103)을 포함한다. 실시예에 따라, 개별 IF 레이더 펄스의 실수 성분은 당업자에 의해 이해되는 바와 같이 아날로그 RF 메모리 시스템(100)에 입력된다. 아날로그 RF 메모리 시스템(100)은 A/D 변환기를 사용함이 없이 하나 또는 그 초과의 시간 지연들을 포함하는 복제된 IF 신호를 생성한다. 이에 관하여, 시간 소비 신호 프로세싱 동작들에 의해 유발된 부가적인 펄스 반복 간격들은 제거된다. 게다가, A/D 변환기에 의해 유발된 감소된 동적 범위들은 회피될 수 있다. 부가적인 펄스 반복 간격의 제거는, IF 출력 신호가 종래 기술에 알려진 것보다 더 빠르게 생성된다는 점에서 예상되지 않은 결과들을 달성한다. 적어도 하나의 실시예에 따라, 예컨대, 아날로그 RF 메모리 시스템은, 복제된 IF 신호가 생성되고 대략 5 나노초(ns) 내에 출력되도록, 부가적인 펄스 반복 간격을 제거한다.
[0011] 아날로그 RF 메모리 시스템(100)은 복수의 프로그램가능 시간 지연(PTD) 모듈들(102), 스위칭 모듈(104), 활동 검출기 모듈(106), 결합기 모듈(108), 및 제어 모듈(110)을 포함한다. 2개의 PTD 모듈들(102a, 102b)이 도시되지만, PTD 모듈들의 수가 가변될 수 있다는 것이 인지된다. 예컨대, 아날로그 RF 메모리 시스템(100)은 3개 이상의 PTD 모듈들(즉, n개의 PTD 모듈들), 또는 단지 하나의 PTD 모듈을 포함할 수 있다.
[0012] 각각의 PTD 모듈(102a, 102b)은 하나 또는 그 초과의 IF 레이더 펄스들을 수신하는 입력, 및 하나 또는 그 초과의 시간 지연들로 프로그래밍된 시간 지연된 출력 신호를 개별 신호 경로(112a, 112b)에 전달하는 출력을 포함한다. 각각의 PTD 모듈(102a, 102b)은 A/D 변환기의 사용 없이 시간 지연된 출력 신호를 생성한다. 이에 관하여, 시간 소비 신호 프로세싱 동작들에 의해 유발된 부가적인 펄스 반복 간격들은 제거된다. 실시예에 따라, 제 1 PTD 모듈(102a)은 제 1 시간 지연으로 프로그래밍된 제 1 시간 지연된 출력 신호를 생성하고, 그리고 제 2 PTD 모듈(102b)은 제 1 시간 지연과 상이한 제 2 시간 지연으로 프로그래밍된 제 2 시간 지연된 출력 신호를 생성한다. 예컨대, 제 2 시간 지연은 제 1 시간 지연보다 크거나 작을 수 있다. 결합기(108)는 복수의 상이한 시간 지연들로 프로그래밍된 복제된 IF 신호를 생성하기 위하여 제 1 및 제 2 시간 지연들을 결합할 수 있다. 이에 관하여, 출력 IF 신호는 처음에 제 1 시간 지연에 따라 반복될 수 있고, 그 다음으로 추후에 제 2 시간 지연에 따라 반복될 수 있다. 2개의 지연들이 위에서 설명되었지만, IF 출력 신호가 내부에서 프로그래밍된 다양한 상이한 시간 지연들에 따라 반복될 수 있다는 것이 인지된다.
[0013] 각각의 PTD 모듈(102a, 102b)은 아래에 더 상세히 논의되는 바와 같이 입력 IF 레이더 펄스에 선택적으로 전달되는 클록 사이클에 기반하여 고정된 시간 지연 신호를 생성한다. 다중 시간 지연들(즉, 클록 사이클 지연들)은 고정된 시간 지연 신호들 중 하나 또는 그 초과를 입력 IF 레이더 펄스에 전달하는 것에 응답하여 개별 시간 지연된 출력 신호로 프로그래밍될 수 있다.
[0014] 스위칭 모듈(104)은 각각의 신호 경로(112a, 112b)와, 결합기 모듈(108) 사이에 삽입된다. 스위칭 모듈(104)은 또한 활동 검출기 모듈(106)과 전기 통신한다. 활동 검출기 모듈(106)은 진폭 검출기 유닛(116)과 전기 통신하는 푸리에 변환 유닛(114)을 포함한다. 푸리에 변환 유닛(114)은 푸리에 변환 알고리즘을 실행하는 것에 응답하여 입력 IF 레이더 펄스를 복수의 주파수 대역 신호들로 분할하고, 그리고 각각의 주파수 대역 신호를 개별 채널에 전달한다. 푸리에 변환 알고리즘은 고속 푸리에 변환(FFT) 또는 이산 푸리에 변환(그러나 이들로 제한되지 않음)을 포함한다. 예컨대, 10 GHz 입력 IF 레이더 펄스는 개별 채널에 전달되는 10개의 1 GHz 신호들로 분할될 수 있다. 진폭 검출기 유닛(116)은 개별 채널 상의 신호의 진폭을 진폭 임계치에 비교한다. 단일 진폭 임계치는 모든 채널들에 할당될 수 있거나 개별 진폭 임계치들은 각각의 개별 채널에 할당될 수 있다. 실시예에 따라, 진폭 검출기 유닛(116)은, 개별 채널 상의 신호 진폭이 진폭 임계치를 초과할 때 스위치 제어 신호를 생성한다. 진폭 임계치들 중 하나 또는 그 초과는 제어 모듈(110)로부터 출력된 임계치 제어 신호에 기반하여 동적으로 프로그래밍될 수 있다.
[0015] 스위칭 모듈(104)은 활동 검출기 모듈(106)에 의해 출력된 스위치 제어 신호에 기반하여 하나 또는 그 초과의 신호 경로들(112a, 112b)을 선택한다. 실시예에 따라, 신호 경로들(112a, 112b)은 진폭 임계치가 변화할 때 동적으로 인에이블되고 디스에이블될 수 있다. 결합기 모듈(108)은 스위칭 모듈(104)에 의해 선택된 개별 신호 경로(112a, 112b)를 통해 하나 또는 그 초과의 시간 지연된 출력 신호들을 수신한다. 실시예에 따라, 결합기(108)는 하나 또는 그 초과의 시간 지연들로 프로그래밍된 복제된 IF 신호를 생성하기 위하여 각각의 시간 지연된 출력 신호를 결합한다. 그 다음으로, 복제된 IF 신호는 출력(103)으로 전달되고 당업자에 의해 이해되는 바와 같이 IF 레이더 펄스의 소스로 리턴된다.
[0016] 이제 도 2를 참조하여, FFT 알고리즘을 실행하도록 구성된 전자 푸리에 변환 유닛(114)의 예시적인 실시예가 예시된다. 실시예에 따라, 푸리에 변환 유닛(114)은 'n'-포인트 FFT를 구현하고, 여기서 'n'에 대한 값은 주어진 애플리케이션 또는 환경에서 원하는 대로 주파수 분해능에 의해 세팅된다. 푸리에 변환 유닛(114)은 직렬-대-병렬 변환기 모듈(200), FFT 신호 흐름 모듈(202), 등화기 모듈(204), 병렬-투-직렬 변환기 모듈(206), 및 클록 분할기(208)를 포함한다.
[0017] 직렬-대-병렬 변환기 모듈(200)은 복수의 샘플-앤드-홀드(sample-and-hold) 증폭기(SHA)들(210a)을 포함한다. 클록 분할기(208)는 입력 마스터 클록(ClkN+1)의 분할에 기반하여 하나 또는 그 초과의 클록 신호들(Clk1, Clk2, Clk3, ... ClkN)을 생성한다. SHA들(210a)은 IF 레이더 펄스를 FFT 알고리즘에 의해 세팅된 개별 주파수 분해능에 대응하는 복수의 개별 신호들로 분할하는 직렬-대-병렬 변환을 구현한다. 그 다음으로, 개별 신호들은 FFT 신호 흐름 모듈(202)에 커플링된 개별 채널(212)에 전달된다.
[0018] FFT 신호 흐름 모듈(202)은 직렬-대-병렬 변환기 모듈(200)에 의해 생성된 개별 신호들에 대응하는 주파수 샘플들을 출력한다. FFT 신호 흐름 모듈(202)의 출력들은 등화기 모듈(204)에 전달된다. 등화기 모듈(204)은 특정 주파수들 또는 주파수 대역들의 에너지를 강화(예컨대, 부스팅(boost)) 및/또는 약화(예컨대, 커팅(cut))하도록 구성된다. 등화기 모듈(204)의 출력은 병렬-투-직렬 변환기(206)에 전달된다. 병렬-투-직렬 변환기(206)는 복수의 SHA들(210b)을 포함한다. SHA들(210b)은 클록 분할기(208)에 의해 출력된 입력 마스터 클록(ClkN)의 분할에 기반하여 개별 클록 신호들(Clk1, Clk2, Clk3, ... ClkN)을 생성한다. 클록 신호들은 위에서 설명된 바와 유사한 방식으로 SHA들(210b)을 구동한다. 이에 관하여, 병렬-투-직렬 변환기(206)는 진폭 검출기 유닛(116)에 전달되는 일정한 스트림 출력을 생성하기 위하여 채널들(212)에 출력 신호들 중 하나 또는 그 초과를 결합한다.
[0019] 이제 도 3을 참조하여, 입력 IF 레이더 펄스에 시간 지연을 프로그래밍하도록 구성된 프로그램가능 시간 지연 모듈(102)이 예시적인 실시예에 따라 예시된다. 프로그램가능 시간 지연 모듈(102)은 개별 스위치(302)를 통해 IF 레이더 펄스 입력(101)에 선택적으로 연결되는 하나 또는 그 초과의 타이밍 회로들(300)을 포함한다. 각각의 스위치(302)는 제어 모듈(110)로부터 출력된 타이밍 스위칭 제어 신호에 응답하여 인에이블되고 및/또는 디스에이블된다. 예컨대, 제어 모듈(110)은 레이더 펄스 입력(101)에서 수신된 입력 IF 레이더 펄스에 적용될(즉, 프로그래밍될) 시간 지연을 결정할 수 있다. 시간 지연은 사용자에 의해 제어 모듈(110)에 프로그래밍될 수 있고 그리고/또는 검출된 외부 시나리오에 기반하여 제어 모듈(110)에 의해 자동으로 세팅될 수 있다. 시간 지연을 결정하는 것에 응답하여, 제어 모듈(110)은 개별 스위치(302)를 인에이블 및/또는 디스에이블하는 하나 또는 그 초과의 타이밍 스위치 제어 신호들을 생성한다. 인에이블된 및 디스에이블된 스위치들(302)의 결합은 개별 시간 지연 모듈(102)에 의해 생성된 시간 지연된 출력 신호로 프로그래밍된 전체 시간 지연을 결정한다. 예컨대 각각의 타이밍 회로(300)가 90 ns의 시간 지연을 생성하면, 제어 모듈은 입력 IF 레이더 펄스에 90 ns 시간 지연을 프로그래밍하도록 개별 타이밍 회로(300)에 대응하는 단일 스위치(302)를 인에이블할 수 있다. 그러나, 제어 모듈(110)은 입력 IF 레이더 펄스에 180 ns 시간 지연을 프로그래밍하도록 2개의 스위치들(302)을 인에이블할 수 있다.
[0020] 프로그램가능 시간 지연 모듈(102)은 또한 제어 모듈(110)에 의해 제어되는 하나 또는 그 초과의 신호 효과 유닛들(304)을 포함한다. 각각의 신호 효과 유닛(304)은 입력 IF 레이더 펄스의 하나 또는 그 초과의 신호 특성들에 영향을 주는 가중 계수를 적용한다. 신호 특성들은 진폭 변조, 보간 시간 지연, 및 위상 시프트(그러나 이들로 제한되지 않음)를 포함한다. 보간 시간 지연은 타이밍 회로들(300)에 의해 제공된 고정된 시간 지연들에 대한 미세 동조 조정으로서 동작할 수 있다. 실시예에 따라, 가중치(즉, 수치 계수)는 제어 모듈(110)을 통해 프로그래밍될 수 있다. 그 다음으로, 제어 모듈(110)은, IF 레이더 펄스의 대응하는 신호 특성이 수정되도록 프로그래밍된 계수를 입력 IF 레이더 펄스에 적용(예컨대, 곱셈)하는 계수 제어 신호를 개별 신호 효과 유닛(304)에 출력한다.
[0021] 각각의 타이밍 회로(300)는 SHA(308)와 전기 통신하는 출력을 가진 프로그램가능 전류원(306)을 포함한다. 각각의 SHA(308)는 클록 신호에 기반하여 입력 IF 레이더 펄스에 고정된 시간 지연을 프로그래밍하는 클록 사이클 지연 신호를 출력한다. 별개의 클록 유닛은 클록 신호를 개별 SHA(308)에 제공할 수 있다. 클록 사이클 지연 신호들은 예컨대 1 ns 클록 사이클의 고정된 시간 지연을 가질 수 있거나, 또는 서로에 관하여 상이한 고정된 시간 지연들을 가질 수 있다. 실시예에 따라, SHA(308)는 고속 스위칭 플로팅 게이트들을 포함하는 회로로서 형성된다. 고속 플로팅 게이트들은 예컨대 적어도 2.0 GHz의 주파수를 가진 신호를 스위칭하도록 구성된다. 그러나, 다른 실시예들에 따라, 고속 플로팅 게이트들은 예컨대 100 MHz를 포함하는 2.0 GHz보다 작은 주파수를 가진 신호를 스위칭할 수 있다.
[0022] 프로그램가능 전류원(306)은 또한 제어 모듈(110)에 의해 제어될 수 있다. 예컨대, 제어 모듈(110)은 각각의 프로그램 가능 전류원(306)에 전류 제어 신호를 생성하도록 구성된다. 전류 제어 신호는 개별 SHA(308)에 전달되는 전류 레벨을 증가 및/또는 감소시키고, 이는 개별 타이밍 회로(300)의 신호-대-잡음비(SNR)를 조정한다. 이에 관하여, 개별 타이밍 회로(300)의 전력 소비가 제어될 수 있고 상이한 대역폭들 및/또는 동적 범위들이 달성될 수 있다.
[0023] 이제 도 4를 참조하여, 프로그램가능 시간 지연 모듈(300)에 포함된 프로그램가능 전류원(306)이 예시적인 실시예에 따라 예시된다. 프로그램가능 전류원(306)은 고속 스위칭 플로팅 게이트 회로(400)를 포함한다. 플로팅 게이트 회로(400)는 예컨대, 캐패시터(404)에 연결된 게이트를 가진 고주파 트랜지스터(402)로서 형성된다. 플로팅 게이트 회로(400)는 예컨대 적어도 2.0 GHz의 주파수를 가진 고주파 신호들을 스위칭하도록 구성된다. 그러나, 다른 실시예들에 따라, 플로팅 게이트 회로(400)는 예컨대 100 MHz를 포함하여 2.0 GHz보다 작은 주파수를 가진 신호를 스위칭할 수 있다. 고주파 신호들을 스위칭할 수 없는 디지털 A/D 변환기를 이용하는 종래의 (DRFM) 유닛들과 달리, 시간 지연 모듈(300)에 포함된 플로팅 게이트 회로(400)는 A/D 변환기를 포함하는 종래의 DRFM들에 의해 유발되는 부가적인 시간 지연들을 초래함이 없이 고주파 IF 레이더 펄스들 및 라디오 주파수 RF 신호들을 스위칭하도록 구성된다.
[0024] 아래 청구항들에서 모든 수단 또는 단계 플러스 기능 엘리먼트들의 대응하는 구조들, 재료들, 동작들, 및 등가물들은 특정하게 청구되는 다른 청구된 엘리먼트들과 결합하여 기능을 수행하기 위한 임의의 구조, 재료, 또는 동작을 포함하도록 의도된다. 본 발명의 설명은 예시 및 설명의 목적들을 위하여 제시되었지만, 총망라되거나 개시된 형태의 발명으로 제한되도록 의도되지 않는다. 많은 수정들 및 변형들은 본 발명의 범위 및 사상에서 벗어남이 없이 당업자들에게 자명할 것이다. 실시예들은 본 발명의 원리들 및 실제 응용을 가장 잘 설명하고, 그리고 고려된 특정 용도에 적당한 바와 같은 다양한 수정들을 가진 다양한 실시예들에 대해 당업자들이 본 발명을 이해하게 하기 위하여 선택되고 설명되었다.
[0025] 본 발명에 대한 바람직한 실시예들이 설명되었지만, 당업자들이 현재 및 미래 둘 다에서 하기 청구항들의 범위 내에 속하는 다양한 개선들 및 강화들을 만들 수 있다는 것이 이해될 것이다. 이들 청구항들은 처음에 설명된 본 발명에 대해 적당한 보호를 유지하도록 이해되어야 한다.

Claims (20)

  1. 전자 아날로그 메모리 시스템으로서,
    적어도 하나의 입력 라디오 주파수 펄스를 수신하고 그리고 적어도 하나의 시간 지연을 상기 적어도 하나의 입력 라디오 주파수 펄스에 적용하는 것에 응답하여 시간 지연된 출력 신호를 생성하도록 구성된 적어도 하나의 아날로그 프로그램가능 지연 모듈;
    상기 시간 지연된 출력 신호를 상기 전자 아날로그 메모리 시스템의 출력에 선택적으로 전달하도록 구성된 스위칭 모듈; 및
    상기 적어도 하나의 입력 라디오 주파수 펄스의 적어도 하나의 진폭을 결정하고 그리고 상기 적어도 하나의 진폭이 진폭 임계치를 초과하는 것에 응답하여 상기 시간 지연된 출력 신호를 상기 출력에 전달하기 위해 상기 스위칭 모듈을 제어하도록 구성된 활동 검출기 모듈
    을 포함하는,
    전자 아날로그 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 아날로그 프로그램가능 지연 모듈은 복수의 아날로그 프로그램가능 지연 모듈들을 포함하고, 각각의 아날로그 프로그램가능 지연 모듈은 개별 신호 경로에 전달되는 개별 시간 지연된 출력 신호를 생성하는,
    전자 아날로그 메모리 시스템.
  3. 제 2 항에 있어서,
    제 1 시간 지연된 출력 신호는 제 1 아날로그 프로그램가능 지연 모듈을 통해 제 1 시간 지연으로 프로그래밍되고 제 2 시간 지연된 출력 신호는 제 2 아날로그 프로그램가능 지연 모듈을 통해 제 2 시간 지연으로 프로그래밍되고, 상기 제 2 시간 지연은 상기 제 1 시간 지연과 상이한,
    전자 아날로그 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 활동 검출기 모듈은:
    푸리에 변환 알고리즘을 실행하는 것에 응답하여 상기 적어도 하나의 입력 라디오 주파수 펄스를 복수의 개별 주파수 대역 신호들로 분할하도록 구성된 푸리에 변환 유닛; 및
    각각의 주파수 대역 신호의 진폭을 결정하고 그리고 적어도 하나의 주파수 대역 신호의 진폭이 개별 진폭 임계치를 초과하는 것에 응답하여 상기 개별 신호 경로들 중 적어도 하나를 선택하도록 상기 스위칭 모듈을 제어하는 스위치 제어 신호를 생성하는 진폭 검출기 유닛
    을 포함하는,
    전자 아날로그 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 제 1 시간 지연 및 상기 제 2 시간 지연을 세팅하는 타이밍 제어 신호, 및 상기 개별 진폭 임계치들 중 적어도 하나를 세팅하는 임계치 제어 신호를 생성하도록 구성된 제어 모듈을 더 포함하는,
    전자 아날로그 메모리 시스템.
  6. 제 5 항에 있어서,
    각각의 아날로그 프로그램가능 지연 모듈은,
    개별 클록 사이클 지연 신호를 생성하도록 구성된 적어도 하나의 타이밍 회로; 및
    상기 클록 사이클 지연 신호를 상기 적어도 하나의 입력 라디오 주파수 펄스에 선택적으로 적용하도록 구성된 적어도 하나의 스위치
    를 포함하는,
    전자 아날로그 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 적어도 하나의 타이밍 회로는,
    상기 제어 모듈에 의해 생성된 전류 제어 신호에 기반하여 전류 신호를 출력하도록 구성된 프로그램가능 전류원; 및
    시간 기간 동안 상기 전류 신호를 저장하고, 상기 클록 사이클 지연 신호를 생성하기 위하여 상기 전류 신호를 증폭하고, 그리고 상기 적어도 하나의 입력 라디오 주파수 펄스가 상기 클록 사이클 지연 신호에 따라 개별 시간 지연으로 프로그래밍되도록 상기 시간 기간이 만료된 후 상기 클록 사이클 지연 신호를 상기 적어도 하나의 입력 라디오 주파수 펄스에 적용하도록 상기 프로그램가능 전류원과 전기 통신하는 샘플-앤드-홀드(sample-and-hold) 증폭기
    를 포함하는,
    전자 아날로그 메모리 시스템.
  8. 제 7 항에 있어서,
    각각의 아날로그 프로그램가능 지연 모듈은 상기 적어도 하나의 입력 라디오 주파수 펄스의 적어도 하나의 신호 특성을 수정하도록 구성된 적어도 하나의 신호 효과 유닛을 포함하는,
    전자 아날로그 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 제어 모듈은 진폭 변조, 보간된 시간 지연, 및 위상 시프트 중 적어도 하나를 상기 입력 라디오 주파수 펄스에 적용하기 위하여 이중 적어도 하나를 수정하도록 적어도 하나의 신호 효과를 제어하는,
    전자 아날로그 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 프로그램가능 전류원은 캐패시터에 연결된 게이트를 가진 트랜지스터를 포함하고, 상기 트랜지스터는 적어도 2.0 GHz의 주파수를 가진 신호를 스위칭하도록 구성되는,
    전자 아날로그 메모리 시스템.
  11. 적어도 하나의 시간 지연을 가지는 적어도 하나의 입력 라디오 주파수 신호를 복제하는 방법으로서,
    상기 적어도 하나의 입력 라디오 주파수 펄스를 수신하고 그리고 적어도 하나의 시간 지연을 상기 적어도 하나의 입력 라디오 주파수 펄스에 적용하는 것에 응답하여 시간 지연된 출력 신호를 생성하는 단계;
    상기 적어도 하나의 입력 라디오 주파수 펄스의 적어도 하나의 진폭을 결정하는 단계; 및
    상기 적어도 하나의 진폭이 진폭 임계치를 초과하는 것에 응답하여 상기 시간 지연된 출력 신호를 상기 적어도 하나의 입력 라디오 주파수 펄스의 소스에 선택적으로 송신하는 단계
    를 포함하는,
    적어도 하나의 입력 라디오 주파수 신호를 복제하는 방법.
  12. 제 11 항에 있어서,
    복수의 시간 지연된 출력 신호들을 개별 신호 경로에 생성하는 단계를 더 포함하는,
    적어도 하나의 입력 라디오 주파수 신호를 복제하는 방법.
  13. 제 12 항에 있어서,
    제 1 시간 지연으로 프로그래밍된 제 1 시간 지연된 출력 신호 및 제 2 시간 지연으로 프로그래밍된 제 2 시간 지연된 출력 신호를 생성하는 단계를 더 포함하고, 상기 제 2 시간 지연은 상기 제 1 시간 지연과 상이한,
    적어도 하나의 입력 라디오 주파수 신호를 복제하는 방법.
  14. 제 13 항에 있어서,
    푸리에 변환 알고리즘을 실행하는 것에 응답하여 상기 적어도 하나의 입력 라디오 주파수 펄스를 복수의 개별 주파수 대역 신호들로 분할하는 단계;
    각각의 주파수 대역 신호의 진폭을 결정하는 단계; 및
    적어도 하나의 주파수 대역 신호의 진폭이 상기 개별 진폭 임계치를 초과하는 것에 응답하여 상기 개별 신호 경로들 중 적어도 하나를 선택하도록 스위칭 모듈을 제어하는 스위치 제어 신호를 생성하는 단계
    를 더 포함하는,
    적어도 하나의 입력 라디오 주파수 신호를 복제하는 방법.
  15. 제 14 항에 있어서,
    상기 제 1 시간 지연 및 상기 제 2 시간 지연을 세팅하는 타이밍 제어 신호를 제어 모듈을 통해 생성하는 단계, 및 상기 개별 진폭 임계치들 중 적어도 하나를 세팅하는 임계치 제어 신호를 상기 제어 모듈을 통해 생성하는 단계를 더 포함하는,
    적어도 하나의 입력 라디오 주파수 신호를 복제하는 방법.
  16. 제 15 항에 있어서,
    개별 클록 사이클 지연 신호를 생성하는 단계; 및
    상기 클록 사이클 지연 신호를 상기 적어도 하나의 입력 라디오 주파수 펄스에 선택적으로 적용하는 단계
    를 더 포함하는,
    적어도 하나의 입력 라디오 주파수 신호를 복제하는 방법.
  17. 제 16 항에 있어서,
    상기 개별 클록 사이클 지연 신호의 동적 범위를 제어하는 전류 신호를 생성하는 단계;
    시간 기간 동안 상기 전류 신호를 저장하는 단계; 및
    상기 적어도 하나의 입력 라디오 주파수 펄스가 상기 클록 사이클 지연 신호에 따라 개별 시간 지연으로 프로그래밍되도록 상기 시간 기간이 만료된 후 상기 클록 사이클 지연 신호를 상기 적어도 하나의 입력 라디오 주파수 펄스에 적용하는 단계
    를 더 포함하는,
    적어도 하나의 입력 라디오 주파수 신호를 복제하는 방법.
  18. 제 17 항에 있어서,
    상기 적어도 하나의 입력 라디오 주파수 펄스의 적어도 하나의 신호 특성을 수정하는 단계를 더 포함하는,
    적어도 하나의 입력 라디오 주파수 신호를 복제하는 방법.
  19. 제 18 항에 있어서,
    상기 적어도 하나의 신호 특성은 상기 입력 라디오 주파수 펄스의 진폭 변조, 보간된 시간 지연, 및 위상 시프트인,
    적어도 하나의 입력 라디오 주파수 신호를 복제하는 방법.
  20. 제 19 항에 있어서,
    상기 적어도 하나의 입력 라디오 주파수 신호는 적어도 2.0 GHz의 주파수를 가지는,
    적어도 하나의 입력 라디오 주파수 신호를 복제하는 방법.
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