KR20160150050A - 메모리 회로 - Google Patents

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KR20160150050A
KR20160150050A KR1020160075757A KR20160075757A KR20160150050A KR 20160150050 A KR20160150050 A KR 20160150050A KR 1020160075757 A KR1020160075757 A KR 1020160075757A KR 20160075757 A KR20160075757 A KR 20160075757A KR 20160150050 A KR20160150050 A KR 20160150050A
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루보미르 플라베츠
필리포 마리넬리
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이엠. 마이크로일레크트로닉-마린 쏘시에떼 아노님
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Abstract

본 발명은
- 데이터를 저장하고, 제 1 단자 (15) 및 제 2 단자 (17) 를 갖는 적어도 하나의 비트 셀 (12) 로서, 상기 단자들 (15, 17) 중 하나는 비트 라인 (16) 에 커플링되는, 적어도 하나의 비트 셀 (12),
- 비트 라인 (16) 에 접속되고 전류 소스 (22) 에 접속되며, 비트 셀 (12) 에 전류를 선택적으로 제공하도록 동작가능한, 적어도 하나의 전류 스위치 (20),
- 비트 라인 (16) 상의 센싱 노드 (33) 에 접속된 적어도 하나의 입력 (31) 을 갖는 센스 증폭기 (30) 로서, 센싱 노드 (33) 는 비트 셀 (12) 과 적어도 하나의 전류 스위치 (20) 에 위치되는, 센스 증폭기 (30) 를 포함하는, 메모리 회로에 관련된다.

Description

메모리 회로{MEMORY CIRCUIT}
본 발명은 메모리 회로들의 분야에 관한 것이고, 특히 전자 디바이스들을 위한 디지털 메모리 회로들에 관한 것이다. 발명은 특히 저장된 데이터의 판독을 위해 최소 전기 에너지만을 필요로 하는 모바일 전자 디바이스들을 위한 메모리 회로들에 관한 것이다.
셀룰러 폰들, 테블릿 컴퓨터들, 시계들 등과 같은 휴대용 또는 모바일 전자 디바이스들에 대하여, 배터리의 수명을 연장시키거나 제한된 에너지 저장 용량만을 제공하는 상당히 컴팩트한 재충전가능 배터리들을 사용하기 위해 전력 소모를 감소시키는 것이 일반적인 목적이다. 거의 모든 종류의 디지털 전자 디바이스들은 메모리 회로를 사용한다. 예를 들어 특허 US 5,754,010 는 비트 라인에 커플링된 비트 셀을 갖는 메모리 회로를 갖고 추가로 프리 차지 시간 동안 비트 라인에 프리 차지 전류를 제공하는 프리 차지 회로를 더 갖는 플래시 메모리를 개시한다. '판독' 동작 이전에 메모리 어레이에서의 많은 비트 라인들의 프리 차징은 각각의 비트 라인 상의 용량성 부하를 충전하기 위해 휴대용 배터리로부터 큰 전류를 인출한다.
비트 셀 또는 메모리 셀의 판독을 위해, 그 특정 셀을 통해 흐르는 전류가 센스 증폭기에 의해 레퍼런스 전류와 비교된다. 특허 US 5,754,010 에 개시된 바와 같은 종래 메모리 회로들에 의하면, NMOS 타입 멀티플렉서는 그 드레인이 센스 증폭기의 입력에 접속된다. 그러한 NMOS 멀티플렉서의 소스는 비트 라인에 접속된다. 그러한 NMOS 타입 멀티플렉서는 실질적이고 무시할 수 있을 정도의 임계 전압을 나타내기 때문에, 메모리 비트 라인 상의 최저 가능 전압 레벨은 그러한 NMOS 멀티플렉서들의 게이트 상의 전압에 의해 그리고 이로 인한 그러한 NMOS 트랜지스터의 임계 전압에 의해 제한된다.
통상적으로, 메모리 비트 라인 (Vbl) 상의 최대 전압은 약 NMOS 멀티플렉서의 게이트 상의 전압 (Vg) 마이너스 NMOS 멀티플렉서의 임계 전압 (Vth) 이다. 그래서 메모리의 판독을 위한 최소 공급 전압은 상당히 높아야 한다. NMOS 멀티플렉서는 또한 적어도 하나의 비트 셀 또는 메모리 셀의 소거를 위해 그리고 기입을 위해 고전압 레벨을 지원하여야 할 수도 있기 때문에, 그러한 멀티플렉서들은 상당히 높은 임계 전압을 나타내는 NMOS 트랜지스터들로 구성되어야 한다. NMOS 멀티플렉서의 상당히 높은 임계 전압은 주어진 공급 전압에 대해 메모리 비트 라인 상의 전압 레벨을 더욱 감소시킨다. 게다가, 메모리 셀을 프로그래밍하기 위한 NMOS 멀티플렉서의 상당히 높은 임계 전압은 저장된 데이터의 판독을 위한 공급 전압을 낮추는 것에 대응한다.
비트 라인 전압은 메모리 셀 전류를 제한하고 이에 따라 메모리 액세스 시간 및 최소 판독 전압에 영향을 미친다. NMOS 타입 멀티플렉서의 게이트 상의 전압은 메모리 회로의 공급 전압과 동등하거나 프리 차지 회로에 의해 생성되며, 이로 인해 소위 차지 펌프라 칭한다. 그러한 프리 차지 회로의 사용 및 구현은 보통 더 큰 전력 소모를 유도하고, 예를 들어 차지 펌프를 위한 클럭을 포함한, 매우 복잡한 제어 회로의 구현을 필요로 한다.
이에 따라, 본 발명의 목적은 데이터의 판독이 주어진 공급 전압 기반으로만 수행될 수 있도록 차지 펌프 또는 프리 차지 회로를 사용하지 않으면서 공급 전압의 저하 및 감소를 제공하고 지원하는 메모리 회로를 위한 상이한 접근법 및 이로운 아키텍처를 제공하는 것이다.
일 양태에서, 본 발명은 데이터 저장을 위한 적어도 하나의 비트 셀을 포함하는 메모리 회로와 관련된다. 비트 셀은 제 1 단자를 갖고 추가로 제 2 단자를 갖는다. 상기 단자들 중 적어도 하나는 비트 라인에 커플링된다. 부가적으로, 메모리 회로는 비트 라인에 접속되고 추가로 전류 소스에 접속되는 적어도 하나의 스위치 또는 멀티플렉서를 포함한다. 전류 스위치는 스위칭가능하고, 이에 따라 비트 셀에 전류를 선택적으로 제공하기 위해 동작가능하다. 비트 셀의 제 1 또는 제 2 단자를 통해 비트 셀에 접속된 비트 라인은 전류 스위치의 스위칭을 통해 전류 소스에 접속가능하다. 메모리 회로는 비트 라인에 위치된 센싱 노드에 접속된 적어도 하나의 입력을 갖는 센스 증폭기를 더 포함한다. 센싱 노드는 비트 셀과 적어도 하나의 전류 스위치 사이에 위치된다. 즉, 센스 증폭기에 접속된 센싱 노드는, 적어도 하나의 비트 셀이 비트 라인에 커플링 또는 접속되는 제 1 또는 제 2 단자들 중 하나와 전류 스위치 사이의 비트 라인 상에 위치된다.
이러한 방식으로, 센스 증폭기의 입력은 비트 라인에 직접 접속되지만 적어도 하나의 전류 스위치를 통해 전류 소스로부터 분리된다.
그 결과, 비트 라인 상의 전압은 메모리 셀이 비전도성일 때 또는 메모리 셀이 오프일 때, 공급 전압에 근접할 수 있다. 메모리 셀 전류가 센스 증폭기의 레퍼런스 전압 보다 더 높은 경우, 전압은 메모리 셀에 의해 0 볼트로 풀 다운될 수 있다. 이에 따라, 비트 셀 상의 전압은 상술한 종래 기술의 해결 방안들에 비해 더 높을 수 있다. 그래서, 적어도 하나의 비트 셀에 더 낮은 공급 전압 (Vdd) 에서 더 높은 전류가 제공될 수 있다. 이러한 방식으로, 메모리 회로의 판독 모드에서의 공급 전압은 프리 차지 회로 또는 차지 펌프를 구현하는 필요성 없이 감소될 수 있다. 사실 상, 메모리 회로의 낮은 판독 전력 소모 및 간단한 제어가 제공될 수 있다.
다른 실시형태에 따라, 전류 스위치는 소스 및 드레인을 포함하는 PMOS 디바이스 또는 PMOS 트랜지스터를 포함하고, 소스 및 드레인 중 하나는 전류 소스에 접속되고, PMOS 트랜지스터의 소스 및 드레인 중 다른 하나는 비트 라인에 접속된다. 이 해결 방안은 특별한 장점을 갖는데, 이는 종래 사용된 NMOS 타입 스위치가 PMOS 기반 스위치에 의해, 예를 들어 PMOS 트랜지스터에 의해, 그리고 상기 트랜지스터의 소스로부터 드레인까지 또는 그 역도 바찬가지로 센스 증폭기의 센싱 노드를 재배열하는 것에 의해 대체되어야 하기 때문이다. 전류 스위치가 PMOS 트랜지스터로서 구현될 때, 상기 트랜지스터의 소스는 전류 소스에 접속되는 한편, 상기 트랜지스터의 드레인은 센스 증폭기의 센싱 노드에 그리고 비트 라인에 접속된다. 이러한 방식으로, 비트 라인 상의 전압 레벨은, 적어도 하나의 비트 셀이 비전도성인 경우, 공급 전압과 같을 수도 있다.
추가 실시형태에 따라, 비트 라인에 접속되는 것은 또한 메모리 셀의 제 1 단자이다.
또 다른 실시형태에 따라, 전류 스위치는 소스 및 드레인을 포함하는 NMOS 트랜지스터를 포함하고, 소스 및 드레인 중 하나는 전류 소스에 접속되고, NMOS 트랜지스터의 소스 및 드레인 중 다른 하나는 비트 라인에 접속된다. 이 실시형태에 의하면, 비트 라인에 접속되는 것이 통상 메모리 셀의 제 2 단자인 한편, 메모리 셀의 제 1 단자는 공급 전압에 접속된다. 또한 여기서 그리고 메모리 셀이 비전도성인 경우, 센싱 노드에서의 공급 레벨은 공급 전압 (Vdd) 만큼 높을 수도 있다. 전류 스위치가 NMOS 컴포넌트들에 기초할 때, 센스 증폭기의 센싱 노드에 접속되는 것이 통상 개별 NMOS 트랜지스터의 소스인 한편, NMOMS 트랜지스터의 드레인은 전류 소스로서 접속되며, 이는 싱크 대 Vss 로서 구현된다.
추가 실시형태에 따라, 메모리 회로는 하나의 비트 셀 뿐만 아니라 적어도 제 1 및 제 2 비트 셀들을 포함한다. 그 후, 메모리 회로는 또한 제 1 및 제 2 비트 셀들에 커플링된 적어도 제 1 및 제 2 비트 라인들을 각각 포함한다. 즉, 제 1 비트 라인은 제 1 비트 셀에 커플링 또는 접속되고, 제 2 비트 라인은 제 2 비트 라인 셀에 커플링 또는 접속된다. 제 1 및 제 2 비트 라인들은 통상적으로 서로로부터 격리된다.
이 실시형태에 있어서, 메모리 회로는 또한, 제 1 및 제 2 비트 라인들에 각각 접속된 적어도 제 1 및 제 2 전류 스위치들을 포함한다. 이로써, 제 1 전류 스위치는 제 1 비트 라인에 접속되고, 제 2 전류 스위치는 제 2 비트 라인에 접속된다. 그래서 제 1 전류 스위치는 제 1 비트 라인에 통합되고 제 2 전류 스위치는 제 2 비트 라인에 통합된다. 제 1 및 제 2 전류 스위치들은 하나의 동일한 전류 소스에 양자가 접속된다. 제 1 및 제 2 전류 스위치들의 각각의 전류 스위치는 또한 제 1 및 제 2 비트 셀들 중 하나에 전류를 선택적으로 공급하도록 동작가능하다.
제 1 및 제 2 전류 스위치들에 의해, 제 1 또는 제 2 비트 셀 중 어느 하나에는 통상적으로 판독 전류에 의한 개별 전류가 제공될 수 있다. 제 1 및 제 2 전류 스위치들은, 제 1 및 제 2 전류 스위치들 중 단 하나만이 전류 소스로의 접속을 확립하는 한편, 제 1 및 제 2 전류 스위치들 중 다른 하나는 전류 소스로부터 개별 비트 라인을 격리한다.
적어도 제 1 및 제 2 비트 셀들을 갖는 다른 실시형태에서, 메모리 회로의 센스 증폭기는 제 1 증폭기 스테이지를 갖는다. 상기 제 1 증폭기 스테이지는 제 1 비트 라인 상의 제 1 센싱 노드에 접속된 제 1 증폭기 회로를 포함한다. 여기서, 제 1 센싱 노드는 제 1 비트 셀과 제 2 전류 스위치 사이에 위치된다. 제 1 증폭기 스테이지는 적어도 제 2 증폭기 회로를 더 포함한다. 제 2 증폭기 회로는 제 2 비트 라인 상의 제 2 센싱 노드에 접속된다. 제 2 센싱 노드는 제 1 비트 셀과 제 2 전류 스위치 사이에 위치된다. 이러한 방식으로, 센스 증폭기는 각각이 제 1 및 제 2 비트 라인들에 접속되거나 이들에 속하는, 제 1 및 제 2 증폭기 회로들을 갖는 제 1 증폭기 스테이지로 스플릿된다. 이로써, 센스 증폭기의 적어도 일부, 즉 그의 제 1 증폭기 스테이지는 제 1 및 제 2 비트 라인들 중에서 스플릿된다. 그래서, 제 1 및 제 2 비트 라인들의 각각은, 센스 증폭기의 제 2 스테이지에 접속되는 그 자신의 증폭기 회로를 포함한다.
이에 따라, 그리고 다른 실시형태에서, 센스 증폭기는 제 2 증폭기 스테이지에서 데이터 멀티플렉서를 포함한다. 데이터 멀티플렉서는 제 1 증폭기 스테이지의 제 1 및 제 2 증폭기 회로들의 각각의 출력들과 개별적으로 접속된다. 이에 따라, 데이터 멀티플렉서는 적어도 2 개의 별도의 입력들, 제 1 증폭기 스테이지의 제 1 및 제 2 증폭기 회로들의 각각에 대해 하나를 포함한다.
다른 실시형태에 따라, 센스 증폭기의 데이터 멀티플렉서 및 적어도 제 1 및 제 2 전류 스위치들은 단지 적어도 제 1 및 제 2 비트 셀들 중 하나에만 동시에 스위칭을 위해 상호 커플링된다. 가령, 제 1 비트 셀이 판독되어야 하는 경우, 제 1 전류 스위치는 제 1 비트 셀에 판독 전류를 제공하도록 스위치 온된다. 동시에 또한, 센스 증폭기의 제 2 스테이지의 데이터 멀티플렉서는 제 1 비트 라인에 실제로 접속되는 센스 증폭기의 제 1 증폭기 스테이지의 제 1 증폭기 회로의 출력을 수신하고 판독하기 위해 스위칭된다.
이로써, 특정 메모리 셀의 판독을 위해, 2 개의 컴포넌트들, 즉 전류 스위치 및 데이터 멀티플렉서의 스위칭이 필요하다. 이것은 종래 기술에 비해 다소 복잡한 것 같을 수도 있다. 그러나, 이 아키텍처는 판독 모드에서 전력 소모의 감소를 허용하기 때문에, 전력 소모에 관한 장점들은 스위칭 노력들에서의 단점들을 쉽게 만회한다.
다른 실시형태에 따라, 제 1 및 제 2 증폭기 회로들 중 적어도 하나는 개별 비트 셀에 직접 접속되는 인버터를 포함한다. 비트 라인 상의 전압 레벨이 공급 전압 만큼 높을 수도 있기 때문에, 제 1 증폭기 스테이지의 개별 증폭기 회로들이 또한 공급 전압 (Vdd) 의 영역에서의 전압 레벨 상에 있을 수도 있다. 이로써, 제 1 및 제 2 증폭기 회로들 및 이에 따른 그 개별 인버터들의 출력은 공급 전압의 레벨에 또 그 주위에 있을 수도 있다. 이것은 추가적인 디지털 프로세싱에 대해 특별한 이익인 것이다.
다른 실시형태에 따라, 센스 증폭기의 적어도 제 1 및 제 2 증폭기 회로들은 적어도 제 1 또는 제 2 비트 셀들에서 데이터를 소거 또는 기입하기에 적합한 전압 레벨들에 대해 고전압 내성이 있다. 그래서, 본 용어에 있어서, 고전압 레벨은 제 1 또는 제 2 비트 셀들에서 데이터를 소거 또는 기입하기에 적합한 그러한 전압 레벨들을 지칭한다.
제 1 및 제 2 증폭기 회로들은 고전압 내성이 있기 때문에, 이들은 제 1 및 제 2 비트 라인들에 직접 접속될 수 있다. 메모리 회로의 기입 또는 소거 모드에 있어서, 이들은 적합하지 않은 고전압 레벨들로부터 데이터 멀티플렉서를 보호하는 격리 컴포넌트로서 작용한다.
일반적으로, 메모리 회로는 제 1 및 제 2 비트 셀들에만 제한되는 것이 아니라, 제 1 및 제 1 비트 셀들, 제 1 및 제 2 비트 라인들 뿐만 아니라 제 1 및 제 2 증폭기 회로들 그리고 제 1 및 제 2 전류 스위치들로 상술한 바와 같은 개념은 일반적으로 n 개의 셀들, n 개의 비트 라인들, n 개의 전류 스위치들, 및 n 개의 증폭기 회로들로 확장가능하고, 여기서 n 은 2 보다 큰 정수이다.
이에 따라, 그리고 추가 실시형태에서, 메모리 회로는 n 개의 비트 셀들 및 n 개의 비트 라인들을 포함한다. 메모리 회로는 또한 n 개의 전류 스위치들을 포함한다. 여기서, n 개의 비트 라인들 중 하나는 n 개의 비트 셀들 중 하나에 커플링된다. 통상적으로, 각각의 비트 라인은 하나의 비트 셀에 커플링된다. 즉, 각각의 비트 셀은 하나의 비트 라인에 커플링된다. n 개의 전류 스위치들의 각각의 하나는 공통 전류 소스에 접속된다. 전류 스위치들의 각각의 하나는 단지 비트 라인들 중 하나에만 추가로 접속된다. 즉, n 개의 비트 라인들의 각각의 하나가 단지 하나의 전류 스위치에만 접속된다. 이러한 방식으로, 전류 소스에 의해 제공된 전류는 단지 n 개의 비트 라인들 중 하나에만 그리고 이에 따라 n 개의 비트 셀들 중 하나에만 한번에 선택적으로 제공되고 공급된다.
추가 실시형태에 따라, 메모리 회로는 또한 n 개의 비트 라인들 상의 n 개의 센싱 노드들에 접속된 증폭기 회로를 포함한다. n 개의 증폭기 회로들의 각각의 증폭기 회로는 단지 n 개의 비트 라인들 중 하나에만 접속된다. n 개의 비트 라인들의 각각의 비트 라인은 단지 n 개의 증폭기 회로들 중 하나에만 접속된다. n 개의 증폭기 회로들의 각각의 출력은 데이터 멀티플렉서에 접속된다. 이로써, 데이터 멀티플렉서는 n 개의 입력들을 포함하고, 그 각각은 하나의 비트 라인에 접속된 증폭기 회로들 중 단 하나에만 접속된다.
메모리 회로는 일반적으로 EEPROM 타입 메모리들, 플래시 타입 메모리들, OTP, ROM, 또는 RAM 타입 메모리들 등과 같은, 메모리 셀들의 상이한 타입들에 적용가능하다.
다른 양태에서, 발명은 또한 전자 디바이스와 관련된다. 전자 디바이스는 적어도 프로세서, 전기 에너지 공급부 및 입력 또는 출력 중 적어도 하나를 포함한다. 프로세서가 디지털 데이터를 프로세싱하도록 구성되지만, 전기 에너지 공급부가 프로세서의 구동을 위해 개별 에너지를 제공한다. 적어도 하나의 입력 또는 출력에 의해, 환경으로의, 예를 들어 전자 디바이스들 또는 엔드 소비자들로의 데이터 통신이 제공될 수 있다. 부가적으로, 전자 디바이스들은 상술한 바와 같이 적어도 하나의 메모리 회로를 포함한다. 메모리 회로는 통상적으로 프로세서로 및/또는 입력 또는 출력 중 하나로의 데이터 전달 방식으로 접속된다.
발명의 다른 피처들 및 이점들은 첨부된 도면들을 참조하여, 한정이 아닌 예시적인 실시형태들의 다음의 기재로부터 명백해질 것이다.
도 1 은 본 발명에 따른 메모리 회로의 PMOS 타입 구현을 나타낸다.
도 2 는 2 개의 비트 셀들을 갖는 메모리 회로의 PMOS 타입 구현을 나타낸다.
도 3 은 NMOS 타입 컴포넌트들을 갖는 메모리 회로의 대안의 실시형태를 나타낸다.
도 4 는 그러한 메모리 회로를 포함하는 전자 디바이스를 개략적으로 나타낸다.
도 1 에 도시된 바와 같이 메모리 회로 (10) 는 비트 라인 (16) 에 접속된 제 1 단자 (15) 를 갖는 비트 셀 (12) 을 포함한다. 제 2 단자 (17) 는 Vss 에 접속될 수 있다. 도시된 바와 같이, 비트 셀 (12) 은 2 개의 트랜지스터들 (13, 14) 를 포함하며, 이들 트랜지스터들 중 하나는 선택 트랜지스터로서 작용하고 다른 하나는 제어 트랜지스터로서 작용한다. 비트 라인 (16) 은 PMOS 트랜지스터로서 구현되는, 전류 스위치 또는 멀티플렉스 (20) 에 접속된다. 상기 트랜지스터 (20) 의 드레인은 비트 셀 (12) 의 제 1 단자 (15) 에 접속되는 반면, 상기 트랜지스터 (20) 의 소스는 공급 전압 (Vdd) 에 또한 접속되는 전류 소스 (22) 에 접속된다. 또한, 적어도 하나의 입력 (31) 및 출력 (32) 을 갖는 센스 증폭기 (30) 가 제공된다.
도 1 에 따른 실시형태에서, 센스 증폭기 (30) 의 입력 (31) 은 비트 셀 (12) 의 제 1 단자 (15) 와 전류 스위치 (20) 사이의 비트 라인 (16) 에 위치되는 센싱 노드 (33) 에 접속된다. 이로써, 센스 증폭기 (30) 의 입력 (31) 은 비트 라인 (16) 에 그리고 이로 인해 비트 셀 (12) 에 직접적으로 그리고 영구적으로 접속된다. 도 1 에 도시된 바와 같이, 센스 증폭기 (30) 는 인버터로서 구성된다. 그래서 비트 셀 (12) 이 비전도성일 때의 경우인 입력 (31) 에서의 전압이 Vdd 에 근접하면, 센스 증폭기 (30) 의 출력 (32) 은 0 이 될 것이다. 비트 셀 (12) 이 전도성인 다른 구성에 있어서, 센스 증폭기 (30) 의 입력 (31) 은 0 볼트에 근접할 것이고 이로써 센스 증폭기 (30) 의 출력 (32) 은 논리 1 을 나타낼 것이다.
도 3 에서, 메모리 회로 (100) 의 추가적인 실시형태가 도시된다. 도 3 에서, 동일하거나 같은 컴포넌트들은 도 1 에서와 동일하거나 유사한 참조 번호들로 지칭된다.
도 3 에 나타낸 메모리 회로 (100) 는 NMOS 아키텍처로서 구현된다. 도 3 에서, 메모리 셀 (12) 은 또한 2 개의 트랜지스터들 (13, 14) 을 포함하고, 제 1 단자 (15) 및 제 2 단자 (17) 를 더 갖는다. 제 1 단자 (15) 는 공급 전압 (Vdd) 에 접속되는 반면, 제 2 단자 (17) 는 비트 라인 (16) 에 접속된다. 센스 증폭기 (30) 의 구현은 도 1 과 관련하여 이미 기재된 바와 같은 구현과 동일하거나 동등하다. 그러나, 도 3 에서, 전류 스위치 (20) 는 NMOS 트랜지스터로서 구현된다. 이러한 전류 스위치 (20) 또는 트랜지스터의 소스는 비트 라인 (16) 에 접속되는 반면, 전류 스위치 (20) 의 드레인은 Vss 에 접속되는 전류 소스 (22) 에 접속된다. 메모리 회로 (100) 의 동작 및 특성들은 도 1 과 관련하여 기재된 바와 같은 메모리 회로 (10) 와 다소 동일하다.
도 2 에서, 2 개의 비트 셀들 (12.1, 12.2) 을 포함하는 추가 메모리 회로 (200) 가 나타난다. 메모리 회로 (200) 의 일반적인 아키텍처는 도 1 에 따른 PMOS 구현의 아키텍처에 기초한다. 마찬가지로 도 3 에 나타낸 바와 같은 NMOS 아키텍처에서도 또한 구현가능하다.
메모리 회로 (200) 는 제 1 및 제 2 비트 라인 (16.1, 16.2) 을 또한 포함한다. 여기서, 제 1 비트 라인 (16.1) 은 제 1 비트 셀 (12.1) 에 접속된다. 제 2 비트 라인 (16.2) 은 제 2 비트 라인 (12.2) 에 접속된다. 2 개의 전류 스위치들 (20.1, 20.2) 이 추가로 제공된다. 이로써, 각각의 비트 라인에 대해 그리고 각각의 비트 셀에 대해, 하나의 전류 스위치 (20.1, 20.2) 가 제공된다. 이들 전류 스위치들 (20.1, 20.2) 은 공통 전류 소스 (22) 에 접속된다. 전류 소스 (22) 에 관하여, 제 1 및 제 2 전류 스위치들 (20.1, 20.2) 은 병렬로 배열된다.
센스 증폭기 (130) 는 대시의 직사각형 구조로 나타낸다. 센스 증폭기 (130) 는 제 1 증폭기 스테이지 (137) 및 제 2 증폭기 스테이지 (139) 를 포함한다. 제 1 증폭기 스테이지 (137) 는 제 1 증폭기 회로 (130.1) 및 제 2 증폭기 회로 (130.2) 를 포함한다. 도 1 에 따른 실시형태와 관련하여 기재된 바와 같은 센스 증폭기 (30) 와 마찬가지로, 제 1 및 제 증폭기 회로들 (130.1, 130.2) 의 각각은 인버터 (140) 를 포함한다. 제 1 증폭기 회로 (130.1) 는 제 1 센싱 노드 (133.1) 에 접속되는 제 1 입력 (131.1) 을 포함한다. 도 1 에 따른 실시형태에 대응하여, 상기 제 1 센싱 노드 (133.1) 는 제 1 비트 라인 (16.1) 에 접속된다. 그것은 제 1 비트 셀 (12.1) 과 제 1 전류 스위치 (20.1) 사이에 위치된다.
마찬가지로, 제 2 증폭기 회로 (130.2) 는 제 2 센싱 노드 (133.2) 에 접속되는 제 2 입력 (131.2) 을 포함한다. 제 2 센싱 노드 (133.2) 는 제 2 비트 라인 (16.2) 에 접속된다. 그것은 제 2 메모리 셀 (12.2) 과 제 2 전류 스위치 (20.2) 사이에 위치된다.
제 1 및 제 2 증폭기 회로들 (130.1, 130.2) 또는 그의 제 1 및 제 2 인버터들 (140) 은 고전압 디바이스들로서 구현된다. 이로써, 제 1 및 제 2 증폭기 회로들 (130.1, 130.2) 을 구성하거나 이들에 속하는 인버터들 (140) 은 고전압 내성이 있다. 따라서, 제 1 또는 제 2 비트 셀들 (12.1, 12.2) 에서 데이터를 소거 또는 기입하기에 적합한 비트 라인들 (12.1, 12.2) 상의 전압 레벨들은 센스 증폭기 (130) 의 제 2 스테이지 (139) 로부터 분리되고 격리된다.
제 1 및 제 2 증폭기 회로들 (130.1, 130.2) 의 출력들은 센스 증폭기 (130) 의 제 2 스테이지 (139) 의 데이터 멀티플렉서 (134) 의 입력들 (134.1, 134.2) 에 접속된다. 데이터 멀티플렉서 (134) 는 전류 스위치들 (20.1, 20.2) 에 커플링된다. 제 1 메모리 셀 (12.1) 의 판독을 위해, 가령 제 1 전류 스위치 (20.1) 는 스위치 온 되고, 제 1 증폭기 회로 (130.1) 로부터 획득가능한 개별 신호들은 데이터 멀티플렉서 (134) 로 스위치된다. 그 후 데이터 멀티플렉서 (134) 의 출력 (135) 은 센스 증폭기 (130) 의 출력 (132) 을 형성한다. 도 2 에 도시된 바와 같은 실시형태들에는, 추가로 2 개의 인버터들 (136, 138) 이 출력 버퍼를 형성하는 데이터 멀티플렉서 (134) 의 출력 (135) 에 직렬로 나타나 있다.
메모리 회로 (200) 의 구현은 단지 2 개의 비트 셀들 (12.1, 12.) 에만 제한되지 않는다. 도 2 에 나타낸 바와 같은 아키텍처 및 개념은 n 개의 비트 셀들 (12.1, …, 12.n) 으로 확장가능하다. 그 후, 자신의 전류 스위치 (20.1, …, 20.n) 가 각각 구비된 n 개의 비트 라인들 (16.1 …, 16.n) 이 제공된다. 그 후 센스 증폭기 (130) 의 제 1 스테이지 (137) 는 또한, 증폭기 회로들 (130.1, …, 130.n) 을 가지며, 센스 증폭기 (130) 의 데이터 멀티플렉서 (134) 는 각각이 n 개의 증폭기 회로들 (130.1, …, 130.n) 중 하나의 출력에 접속되는 n 개의 입력들을 포함한다.
센스 증폭기 (30, 130) 의 입력 (31, 131) 은 비트 라인 (16) 또는 비트 라인들 (16.1, 16.2) 에 직접 접속되기 때문에, 센스 증폭기 (130) 의 입력 전압 레벨은 공급 전압 (Vdd) 만큼 높을 수 있다. 이러한 방식으로 그리고 메모리 회로들 (10, 100, 200) 이 판독 모드에 있는 경우, 공급 전압 레벨이 감소되어, 차지 펌프 회로를 제공할 필요성 없이 에너지를 절약할 수 있다.
또한, 도 4 에서, 전자 디바이스 (40) 가 개략적으로 도시된다. 상술한 바와 같이, 전자 디바이스 (40) 는 프로세서 (41) 및 에너지 공급부 (42) 뿐만 아니라 입력 또는 출력 (43) 그리고 메모리 회로 (10, 100, 또는 200) 를 포함한다. 전자 디바이스 (40) 는 휴대용 전자 디바이스로서 구성될 수도 있다. 이에따라 에너지 공급부 (42) 는 배터리, 재충전가능 배터리, 또는 솔라 셀 또는 그 조합들로서 구현될 수도 있다. 입력 또는 출력 (43) 은 터치스크린, 키보드 또는 일부 다른 입력 디바이스들을 포함할 수도 있다. 출력으로서 구현될 때, 입력.출력 (43) 은 통상적으로 디스플레이, 스피커들, 또는 진동기와 같은 촉각을 이용한 수단 중 적어도 하나를 포함한다. 메모리 회로 (200) 는 적어도 데이터 전달 방식으로 프로세서 (41) 에 접속된다. 그것은 또한 에너지 공급부 (42) 뿐만 아니라 입력 또는 출력 (43) 에 직접 접속될 수도 있다.

Claims (14)

  1. 메모리 회로로서,
    - 데이터를 저장하고, 제 1 단자 (15) 및 제 2 단자 (17) 를 갖는 적어도 하나의 비트 셀 (12) 로서, 상기 단자들 (15, 17) 중 하나는 비트 라인 (16) 에 커플링되는, 상기 적어도 하나의 비트 셀 (12),
    - 상기 비트 라인 (16) 에 접속되고 전류 소스 (22) 에 접속되며, 상기 비트 셀 (12) 에 전류를 선택적으로 제공하도록 동작가능한, 적어도 하나의 전류 스위치 (20),
    - 상기 비트 라인 (16) 상의 센싱 노드 (33) 에 접속된 적어도 하나의 입력 (31) 을 갖는 센스 증폭기 (30) 로서, 상기 센싱 노드 (33) 는 상기 비트 셀 (12) 과 상기 적어도 하나의 전류 스위치 (20) 사이에 위치되는, 상기 센스 증폭기 (30) 를 포함하는, 메모리 회로.
  2. 제 1 항에 있어서,
    상기 전류 스위치는, 소스 및 드레인을 포함하는 PMOS 트랜지스터 (20) 를 포함하고, 소스 및 드레인 중 하나는 상기 전류 소스 (22) 에 접속되고 다른 하나는 상기 비트 라인 (16) 에 접속되는, 메모리 회로.
  3. 제 2 항에 있어서,
    상기 비트 셀 (12) 의 상기 제 1 단자 (15) 는 상기 비트 라인 (16) 에 접속되는, 메모리 회로.
  4. 제 1 항에 있어서,
    상기 전류 스위치는, 소스 및 드레인을 포함하는 NMOS 트랜지스터 (20) 를 포함하고, 소스 및 드레인 중 하나는 상기 전류 소스 (22) 에 접속되고 다른 하나는 상기 비트 라인 (16) 에 접속되는, 메모리 회로.
  5. 제 4 항에 있어서,
    상기 비트 셀 (12) 의 상기 제 2 단자 (17) 는 상기 비트 라인 (16) 에 접속되는, 메모리 회로.
  6. 제 1 항에 있어서,
    - 적어도 제 1 및 제 2 비트 셀들 (12.1, 12.2),
    - 상기 제 1 및 제 2 비트 셀들 (12.1, 12.2) 에 각각 커플링된 적어도 제 1 및 제 2 비트 라인들 (16.1, 16.2),
    - 상기 제 1 및 제 2 비트 라인들 (16.1, 16.2) 에 각각 접속되고, 상기 전류 소스 (22) 에 접속되며, 상기 제 1 및 제 2 비트 셀들 (12.1, 12.2) 중 하나에 전류를 선택적으로 제공하도록 동작가능한, 적어도 제 1 및 제 2 전류 스위치들 (20.1, 20.2) 을 포함하는, 메모리 회로.
  7. 제 6 항에 있어서,
    상기 센스 증폭기 (130) 는 제 1 증폭기 스테이지 (137) 를 갖고,
    상기 제 1 증폭기 스테이지 (137) 는,
    - 상기 제 1 비트 라인 (16.1) 상의 제 1 센싱 노드 (133.1) 에 접속된 적어도 제 1 증폭기 회로 (130.1) 로서, 상기 제 1 센싱 노드 (133.1) 는 상기 제 1 비트 셀 (12.1) 과 상기 제 1 전류 스위치 (20.1) 사이에 위치되는, 상기 적어도 제 1 증폭기 회로 (130.1),
    - 상기 제 2 비트 라인 (16.2) 상의 제 2 센싱 노드 (133.2) 에 접속된 적어도 제 2 증폭기 회로 (130.2) 로서, 상기 제 2 센싱 노드 (133.2) 는 상기 제 2 비트 셀 (12.2) 과 상기 제 2 전류 스위치 (20.2) 사이에 위치되는, 상기 적어도 제 2 증폭기 회로 (130.2) 를 포함하는, 메모리 회로.
  8. 제 7 항에 있어서,
    상기 센스 증폭기 (130) 는 제 2 증폭기 스테이지 (139) 에서 데이터 멀티플렉서 (134) 를 포함하고, 상기 데이터 멀티플렉서 (134) 는 상기 제 1 증폭기 스테이지 (137) 의 상기 제 1 및 제 2 증폭기 회로들 (130.1, 130.2) 의 각각의 출력들과 개별적으로 접속되는, 메모리 회로.
  9. 제 8 항에 있어서,
    상기 데이터 멀티플렉서 (134) 및 상기 적어도 제 1 및 제 2 전류 스위치들 (20.1, 20.2) 은 동시 스위칭을 위해 상기 적어도 제 1 및 제 2 비트 셀들 (12.1, 12.2) 중 하나에만 상호 커플링되는, 메모리 회로.
  10. 제 7 항에 있어서,
    상기 제 1 및 제 2 증폭기 회로들 (130.1, 130.2) 중 적어도 하나는 상기 개별 비트 셀 (12.1, 12.2) 에 직접 접속된 인버터 (140) 를 포함하는, 메모리 회로.
  11. 제 7 항에 있어서,
    상기 적어도 제 1 및 제 2 증폭기 회로들 (130.1, 130.2) 은 적어도 상기 제 1 또는 제 2 비트 셀들 (12.1, 12.2) 에서 데이터를 소거 또는 기입하기에 적합한 전압 레벨들로 있는, 메모리 회로.
  12. 제 6 항에 있어서,
    n 개의 비트 셀들 (12.1, 12.2) 및 n 개의 비트 라인들 (16.1, 16.2) 을 포함하고, 상기 n 개의 비트 라인들 (16.1, 16.2) 중 하나는 상기 n 개의 비트 셀들 (12.1, 12.2) 중 하나에 커플링되며,
    상기 전류 소스 (22) 에 접속된 n 개의 전류 스위치들 (20.1, 20.2) 을 더 포함하며, 상기 n 개의 전류 스위치들 (20.1, 20.2) 중 하나는 상기 n 개의 비트 라인들 (16.1, 16.2) 중 하나에 각각 접속되는, 메모리 회로.
  13. 제 6 항에 있어서,
    n 개의 비트 라인들 (16.1, 16.2) 상의 n 개의 센싱 노드들 (133.1, 133.2) 에 접속된 n 개의 증폭기 회로들 (130.1, 130.2) 를 더 포함하는, 메모리 회로.
  14. 전자 디바이스로서,
    - 프로세서 (41),
    - 전기 에너지 공급부 (42),
    - 제 1 항에 기재된 적어도 하나의 적어도 메모리 회로 (10; 100; 200) 및 입력 또는 출력 (43) 중 적어도 하나
    를 포함하는, 전자 디바이스.
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