KR20160144367A - 표면 상호 연결부 및 무전해 충진물을 포함하는 캐비티를 포함하는 패키지 기판 - Google Patents

표면 상호 연결부 및 무전해 충진물을 포함하는 캐비티를 포함하는 패키지 기판 Download PDF

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KR20160144367A
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Abstract

일부 신규한 특징들은, 제 1 유전체 층, 제 1 상호연결부, 제 1 캐비티 및 제 1 무전해 금속 층을 포함하는 기판과 관련된다. 제 1 유전체 층은 제 1 표면 및 제 2 표면을 포함한다. 제 1 상호연결부는 제 1 유전체 층의 제 1 표면 상에 있다. 제 1 캐비티는 제 1 유전체 층의 제 1 표면을 관통한다. 제 1 무전해 금속 층은 적어도 부분적으로 제 1 캐비티에 형성된다. 제 1 무전해 금속 층은 제 1 유전체 층 내에 매립되는 제 2 상호연결부를 정의한다. 일부 구현들에서, 기판은 코어 층을 더 포함한다. 코어 층은 제 1 표면 및 제 2 표면을 포함한다. 코어 층의 제 1 표면은 제 1 유전체 층의 제 2 표면에 커플링된다. 일부 구현들에서, 기판은 제 2 유전체 층을 더 포함한다.

Description

표면 상호 연결부 및 무전해 충진물을 포함하는 캐비티를 포함하는 패키지 기판 {PACKAGE SUBSTRATE COMPRISING SURFACE INTERCONNECT AND CAVITY COMPRISING ELECTROLESS FILL}
관련 출원의 교차 참조
[0001] 본 출원은 2014년 4월 11일자로 미국 특허 및 상표청에 출원된 미국 가특허출원 제 14/251,486호를 우선권으로 그리고 이의 장점을 청구하며, 이 가특허출원의 전체 내용은 인용에 의해 본원에 포함된다.
[0002] 다양한 특징들은, 표면 상호연결부 및 무전해 충진물(electroless fill)을 포함하는 트렌치를 포함하는 패키지 기판에 관련된다.
[0003] 도 1은 기판(102), 일 세트의 상호연결부들(104), 제 1 다이(106), 제 2 다이(108), 패키지 상호연결부들(116)에 대한 제 1 세트의 다이, 패키지 상호연결부들(118)에 대한 제 2 세트의 다이 및 제 3 세트의 솔더 볼들(120)을 포함하는 종래의 통합 패키지(100)를 예시한다. 제 3 세트의 솔더 볼들(120)은 마더보드 상호연결부에 대한 기판용이다. 패키지 상호연결부들(116)에 대한 제 1 세트의 다이 및/또는 상호연결부들(118)에 대한 제 2 세트의 다이는 솔더 볼들일 수 있다. 세트의 상호연결부들(104)은 기판(102) 내부에 위치되는 트레이스들을 포함한다. 제 1 다이(106)는 제 1 세트의 상호 연결부들(116)을 통해 기판(102)에 커플링된다. 제 2 다이(108)는 제 2 세트의 상호 연결부들(118)을 통해 기판(102)에 커플링된다. 제 3 세트의 솔더 볼들(120)은 기판(102)에 커플링된다. 제 1 다이(106) 및 제 2 다이(108)는 기판(102)에 있는 세트의 상호연결부들(104)를 통해 제 3 세트의 솔더 볼들(120)에 커플링된다. 통상적으로, 제 3 세트의 솔더 볼들(120)은 인쇄 회로 보드(PCB: printed circuit board)(미도시)에 커플링된다.
[0004] 도 1에 설명된 것과 같은 종래의 통합 패키지들은 특정한 제한들 및 불리한 면들을 갖는다. 예를 들어, 종래의 통합 패키지들은 라우팅 밀도에 의해 제한되며 제조하기 비쌀 수 있다. 생산하는데 저렴할 뿐만 아니라 더 나은(예를 들어, 더 높은) 라우팅 밀도 특징들을 갖는 통합 디바이스들을 제공할 필요가 있다. 따라서, 낮은 프로파일을 갖지만 또한 가능한 작은 실면적(real estate)을 차지하는 비용 효율적인 통합 패키지에 대한 필요성이 존재한다. 이상적으로, 이러한 통합 패키지는 또한 다이들과의 더 높은 밀도 연결들을 제공할 것이다.
[0005] 본원에 설명된 다양한 특징들, 장치 및 방법들은 패키지 기판을 제공한다.
[0006] 제 1 예는 제 1 유전체 층, 제 1 상호연결부, 제 1 캐비티 및 제 1 무전해 금속 층을 포함하는 기판을 제공한다. 제 1 유전체 층은 제 1 표면 및 제 2 표면을 포함한다. 제 1 상호연결부는 제 1 유전체 층의 제 1 표면 상에 있다. 제 1 캐비티는 제 1 유전체 층의 제 1 표면을 관통한다(traverse). 제 1 무전해 금속 층은 제 1 캐비티에 형성된다. 제 1 무전해 금속 층은 제 1 유전체 층 내에 매립되는 제 2 상호연결부를 정의한다.
[0007] 양상에 따라, 기판은, 제 1 유전체 층의 제 1 표면을 관통하는 제 2 캐비티 및 제 2 캐비티에 형성된 제 2 무전해 금속 층을 포함하며, 제 2 무전해 금속 층은 제 1 유전체 층 내에 매립되는 제 3 상호연결부를 정의한다.
[0008] 일 양상에 따라, 기판은 제 1 유전체 층의 제 1 표면상의 제 1 패드, 제 1 유전체 층을 관통하는 제 1 비아 ―제 1 비아는 제 1 패드에 커플링됨― 및 제 1 유전체 층 내에 매립되는 제 2 패드를 포함하며, 여기서 제 2 패드는 제 1 유전체 층의 제 2 표면을 통하여 매립되며, 제 2 패드는 제 1 비아에 커플링된다.
[0009] 양상에 따라, 기판은 제 1 표면 및 제 2 표면을 포함하는 코어 층(core layer)을 포함하며, 여기서 코어 층의 제 1 표면은 제 1 유전체 층의 제 2 표면에 커플링된다. 일부 구현들에서, 코어 층은 제 1 비아를 포함한다. 일부 구현들에서, 기판은 제 1 표면 및 제 2 표면을 포함하는 제 2 유전체 층을 포함하며, 여기서 제 2 유전체 층의 제 1 표면은 코어 층의 제 2 표면에 커플링된다.
[0010] 일 양상에 따라, 기판은 제 1 유전체 층의 제 1 표면 내에 매립되는 제 3 상호연결부 및 제 1 유전체 층의 제 1 표면상의 제 1 패드를 포함하며, 여기서 제 3 상호연결부는 무전해 금속 층을 포함하며 제 1 패드는 제 3 상호연결부에 커플링된다.
[0011] 양상에 따라, 기판은 제 1 유전체 층 상에 레지스트 층을 포함한다.
[0012] 일 양상에 따라, 기판은 적어도 패키지 기판 및/또는 인터포저(interposer) 중 하나이다.
[0013] 양상에 따라, 기판은 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인용 정보 단말기, 고정된 로케이션 단말기, 테블릿 컴퓨터 및/또는 랩톱 컴퓨터 중 적어도 하나에 통합된다.
[0014] 제 2 예는 제 1 표면 및 제 2 표면을 포함하는 제 1 유전체 층, 제 1 유전체 층의 제 1 표면상의 제 1 상호연결 수단, 제 1 유전체 층의 제 1 표면을 관통하는 제 1 캐비티 및 적어도 부분적으로 제 1 캐비티에 형성된 제 1 무전해 상호연결 수단을 포함하는 장치를 제공한다.
[0015] 양상에 따라, 장치는 제 1 유전체 층의 제 1 표면을 관통하는 제 2 캐비티를 포함하며, 그리고 제 2 무전해 상호연결 수단은 적어도 부분적으로 제 2 캐비티에 형성된다.
[0016] 일 양상에 따라, 장치는 제 1 유전체 층의 제 1 표면상의 제 1 패드, 제 1 유전체 층을 관통하는 제 1 수직 상호연결 수단 ―제 1 수직 상호연결 수단은 제 1 패드에 커플링됨― 및 제 1 유전체 층 내에 매립되는 제 2 패드를 포함하며, 제 2 패드는 제 1 유전체 층의 제 2 표면을 통하여 매립되며, 제 2 패드는 제 1 수직 상호연결 수단에 커플링된다.
[0017] 양상에 따라, 장치는 제 1 표면 및 제 2 표면을 포함하는 코어 층을 포함하며, 여기서 코어 층의 제 1 표면은 제 1 유전체 층의 제 2 표면에 커플링된다. 일부 구현들에서, 코어 층은 제 1 수직 상호연결 수단을 포함한다. 일부 구현들에서, 장치는 제 1 표면 및 제 2 표면을 포함하는 제 2 유전체 층을 포함하며, 여기서 제 2 유전체 층의 제 1 표면은 코어 층의 제 2 표면에 커플링된다.
[0018] 일 양상에 따라, 장치는 제 1 유전체 층의 제 1 표면 내에 매립되는 제 3 무전해 상호연결 수단 및 제 1 유전체 층의 제 1 표면상의 제 1 패드를 포함하며, 제 1 패드는 제 3 무전해 상호연결 수단에 커플링된다.
[0019] 양상에 따라, 장치는 제 1 유전체 층 상에 레지스트 층을 포함한다.
[0020] 일 양상에 따라, 장치는 적어도 패키지 기판 및/또는 인터포저(interposer) 중 하나이다.
[0021] 양상에 따라, 장치는 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인용 정보 단말기, 고정된 로케이션 단말기, 테블릿 컴퓨터 및/또는 랩톱 컴퓨터 중 적어도 하나에 통합된다.
[0022] 제 3 예는 기판을 제조하기 위한 방법을 제공한다. 방법은 제 1 표면 및 제 2 표면을 포함하는 제 1 유전체 층을 형성한다. 방법은 제 1 유전체 층의 제 1 표면 상에 제 1 상호연결부를 형성한다. 방법은 제 1 유전체 층의 제 1 표면을 관통하는 제 1 캐비티를 형성한다. 방법은 제 1 캐비티에 적어도 부분적으로 제 1 무전해 금속을 형성하며, 여기서 제 1 무전해 금속은 제 1 유전체 층 내에 매립되는 제 2 상호연결부를 정의한다.
[0023] 양상에 따라, 방법은 제 1 유전체 층의 제 1 표면을 관통하는 제 2 캐비티를 형성한다. 방법은 제 2 캐비티에 적어도 부분적으로 제 2 무전해 금속을 형성하며, 여기서 제 2 무전해 금속은 제 1 유전체 층 내에 매립되는 제 3 상호연결부를 정의한다.
[0024] 일 양상에 따라, 방법은 제 1 유전체 층의 제 1 표면 상에 제 1 패드를 형성한다. 방법은 제 1 유전체 층을 관통하는 제 1 비아를 형성하며, 제 1 비아는 제 1 패드에 커플링된다. 방법은 제 1 유전체 층 내에 매립되는 제 2 패드를 형성한다. 제 2 패드는 제 1 유전체 층의 제 2 표면을 통하여 매립되며, 여기서 제 2 패드는 제 1 비아에 커플링된다.
[0025] 양상에 따라, 방법은 제 1 표면 및 제 2 표면을 포함하는 코어 층을 형성하며, 여기서 코어 층의 제 1 표면은 제 1 유전체 층의 제 2 표면 상에 형성된다. 일부 구현들에서, 코어 층은 제 1 비아를 포함한다. 일부 구현들에서, 방법은 제 1 표면 및 제 2 표면을 포함하는 제 2 유전체 층을 형성하며, 여기서 제 2 유전체 층의 제 1 표면은 코어 층의 제 2 표면 상에 형성된다.
[0026] 일 양상에 따라, 방법은 제 1 유전체 층의 제 1 표면 내에 매립되는 제 3 상호연결부를 형성하며, 제 3 상호연결부는 무전해 금속 층을 포함한다. 방법은 제 1 유전체 층의 제 1 표면 상에 제 1 패드를 형성하며, 제 1 패드는 제 3 상호연결부에 커플링된다.
[0027] 양상에 따라, 방법은 제 1 유전체 층 상에 레지스트 층을 형성한다.
[0028] 일 양상에 따라, 기판은 적어도 패키지 기판 및/또는 인터포저 중 하나이다.
[0029] 양상에 따라, 기판은 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인용 정보 단말기, 고정된 로케이션 단말기, 테블릿 컴퓨터 및/또는 랩톱 컴퓨터 중 적어도 하나에 통합된다.
[0030] 다양한 특징들, 특성 및 장점들이 도면들과 함께 취할때 하기 설명되는 상세한 설명으로부터 명확해질 것이며, 도면들에서 동일한 참조 문자들은 전반에 걸쳐 그에 상응하게 식별된다.
[0031] 도 1은 종래의 통합 디바이스의 측면도(profile view)를 예시한다.
[0032] 도 2는 패키지 기판의 코어에 대한 예를 예시한다.
[0033] 도 3은 유전체 층의 표면 상에 세미 애디티브 프로세스(semi additive process)로 형성된 트레이스들 및 트렌치에 선택적 무전해 구리 충진물을 갖는 매립형 트렌치를 포함하는 코어리스 기판(coreless substrate)의 예를 예시한다.
[0034] 도 4는 유전체 층의 표면 상에 세미 애디티브 프로세스로 형성된 트레이스들 및 트렌치에 선택적 무전해 구리 충진물을 갖는 매립형 트렌치를 포함하는 코어드 기판(cored substrate)의 예를 예시한다.
[0035] 도 5은 유전체 층의 표면 상에 세미 애디티브 프로세스로 형성된 트레이스들 및 트렌치에 선택적 무전해 구리 충진물을 갖는 매립형 트렌치를 포함하는 코어리스 기판의 예를 예시한다.
[0036] 도 6은 유전체 층의 표면 상에 세미 애디티브 프로세스로 형성된 트레이스들 및 트렌치에 선택적 무전해 구리 충진물을 갖는 매립형 트렌치를 포함하는 코어드 기판의 예를 예시한다.
[0037] 도 7은 유전체 층의 표면 상에 세미 애디티브 프로세스로 형성된 트레이스들 및 트렌치에 선택적 무전해 구리 충진물을 갖는 매립형 트렌치를 포함하는 기판의 평면도의 예를 예시한다.
[0038] 도 8(도 8a, 도 8b 및 도 8c 포함)은 유전체 층의 표면 상에 세미 애디티브 프로세스로 형성된 트레이스들 및 트렌치에 선택적 무전해 구리 충진물을 갖는 매립형 트렌치를 포함하는 기판을 제공/제조하기 위한 예시적 시퀀스를 예시한다.
[0039] 도 9는 유전체 층의 표면 상에 세미 애디티브 프로세스로 형성된 트레이스들 및 트렌치에 선택적 무전해 구리 충진물을 갖는 매립형 트렌치를 포함하는 기판을 제공/제조하기 위한 방법의 흐름도를 예시한다.
[0040] 도 10(도 10a 및 도 10b 포함)은 무전해 금속 층을 포함하는 기판을 제공/제조하기 위한 예시적 시퀀스를 예시한다.
[0041] 도 11은 무전해 금속 층을 포함하는 기판을 제공/제조하기 위한 방법의 흐름도를 예시한다.
[0042] 도 12는 세미 애디티브 패터닝(SAP: semi-additive patterning) 프로세스를 사용하여 상호연결부를 제공/제조하기 위한 방법의 흐름도를 예시한다.
[0043] 도 13은 세미 애디티브 패터닝(SAP) 프로세스를 사용하여 상호연결부를 제공/제조하기 위한 시퀀스를 예시한다.
[0044] 도 14는 유전체 층의 표면 상에 세미 애디티브 프로세스로 형성된 트레이스들 및 트렌치에 선택적 무전해 구리 충진물을 갖는 매립형 트렌치를 포함하는 코어리스 기판의 또 다른 예를 예시한다.
[0045] 도 15는 유전체 층의 표면 상에 세미 애디티브 프로세스로 형성된 트레이스들 및 트렌치에 선택적 무전해 구리 충진물을 갖는 매립형 트렌치를 포함하는 코어드 기판의 또 다른 예를 예시한다.
[0046] 도 16은 본원에 설명된 반도체 디바이스, 다이, 패키지 기판, 집적 회로 및/또는 PCB를 통합할 수 있는 다양한 전자 디바이스들을 예시한다.
[0047] 하기 설명에서, 특정 세부사항들은 본 개시내용의 다양한 양상들의 전반적 이해를 제공하기 위해 제시된다. 그러나, 이러한 특정 세부사항들 없이도 양상들이 실시될 수 있음이 당업자들에 의해 이해될 것이다. 예를 들어, 회로들은 불필요한 세부사항들로 양상들이 모호해지는 것을 방지하기 위해 블록도들로 도시될 수 있다. 다른 예시들에서, 잘 알려진 회로들, 구조들 및 기술들은 본 개시내용의 양상들이 모호해지는 것을 방지하기 위해 상세히 도시되지 않을 수 있다.
개요
[0048] 일부 신규한 특징들은 제 1 유전체 층, 제 1 상호연결부, 제 1 캐비티 및 제 1 무전해 금속 층을 포함하는 기판과 관련된다. 제 1 유전체 층은 제 1 표면 및 제 2 표면을 포함한다. 제 1 상호연결부는 제 1 유전체 층의 제 1 표면 상에 있다. 제 1 캐비티는 제 1 유전체 층의 제 1 표면을 관통한다. 제 1 무전해 금속 층은 적어도 제 1 유전체 층의 제 1 캐비티에 포함되게, 제 1 유전체 층의 표면 상에 선택적으로 형성된다. 일부 구현들에서, 제 2 금속 층은 제 1 무전해 금속 층의 부분들 상에 선택적으로 형성된다. 일부 구현들에서, 제 2 금속 층은 세미-애디티브 패터닝(SAP) 프로세스를 사용하여 선택적으로 형성된다. 일부 구현들에서, 제 1 캐비티에 형성된 제 1 무전해 금속 층은 매립되는 고밀도 상호연결부를 정의한다. 일부 구현들에서, 제 1 무전해 금속 층 및/또는 제 2 금속 층은 제 1 유전체 층의 표면상의 상호연결부(예를 들어, 트레이스, 패드)를 정의한다. 일부 구현들에서, 패키지 기판은 제 1 유전체 층에 커플링되는 코어 층을 포함한다. 일부 구현들에서, 코어 층은 일 세트의 상호연결부들을 포함한다.
무전해 금속 층을 포함하는 예시적 패키지 기판
[0049] 도 3은 무전해 충진물을 포함하는 캐비티 및 표면 상호연결부들을 포함하는 예시적 패키지 기판을 개념적으로 예시한다. 특정하게, 도 3은 제 1 유전체 층(302), 제 1 패드(304), 비아(306), 제 2 패드(308), 제 1 상호연결부(310), 제 2 상호연결부(312), 제 1 캐비티(320) 및 제 3 상호연결부(322)를 포함하는 패키지 기판(300)을 예시한다.
[0050] 제 1 유전체 층(302)은 제 1 표면(예를 들어, 상부 표면) 및 제 2 표면(예를 들어, 바닥 표면)을 갖는다. 제 1 표면은 제 2 표면에 대향한다. 상이한 구현들은 제 1 유전체 층(302)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 제 1 유전체 층(302)은 충진된 에폭시(filled epoxy)일 수 있다.
[0051] 제 1 패드(304)는 제 1 유전체 층(302)의 제 1 표면 상에 위치된다. 비아(306)는 제 1 유전체 층(302)을 관통한다. 제 1 패드(304)는 비아(306)의 제 1 부분(예를 들어, 상부 부분, 상부 표면)에 커플링된다. 제 2 패드(308)는 제 1 유전체 층(302)의 제 2 표면 내에 매립된다. 제 2 패드(308)는 비아(306)의 제 2 부분(예를 들어, 바닥 부분, 바닥 표면)에 커플링된다. 상이한 구현들은 제 1 패드(304), 비아(306) 및/또는 제 2 패드(308)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 제 1 패드(304), 비아(306) 및 제 2 패드(308)는 금속 층(예를 들어, 구리 층)을 포함한다.
[0052] 제 1 상호연결부(310)는 제 1 유전체 층(302)의 제 1 표면 상에 있다. 일부 구현들에서, 제 1 상호연결부(310)는 제 1 유전체 층(302)의 제 1 표면상의 트레이스이다. 제 2 상호연결부(312)는 제 1 유전체 층(302)의 제 2 표면 내에 매립된다. 일부 구현들에서, 제 2 상호연결부(312)는 제 1 유전체 층(302)의 제 2 표면 내에 매립된 트레이스이다. 상이한 구현들은 제 1 및 제 2 상호연결부들(310 및 312)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 제 1 및 제 2 상호연결부들(310 및 312)은 금속 층(예를 들어, 구리 층)을 포함한다.
[0053] 도 3은 또한, 캐비티(320)가 제 1 유전체 층(302)의 제 1 표면을 관통하는 것을 예시한다. 상이한 구현들은 제 1 유전체 층(302)에 캐비티(320)를 제조하기 위해 상이한 프로세스를 사용할 수 있다. 일부 구현들에서, 캐비티(320)는 제 1 유전체 층(302)의 제 1 표면을 통해 부분적으로 제 1 유전체 층(302)을 관통한다. 일부 구현들에서, 캐비티(320)는 적어도 부분적으로 제 3 상호연결부(322)로 충진된다. 일부 구현들에서, 제 3 상호연결부(322)는 무전해 충진물로 만들어진 트레이스이다. 일부 구현들에서, 무전해 충진물은 무전해 금속 층(예를 들어, 무전해 구리 층)이다.
[0054] 일부 구현들에서, 제 3 상호연결부(322)는 패키지 기판상의 2개의 다이들을 전기적으로 커플링하는 고밀도 및/또는 미세 피치(pitch) 상호연결부들이다. 2개의 다이들을 전기적으로 커플링할 수 있는 예시적 상호연결부들이 도 7에서 추가로 설명된다. 일부 구현들에서, 2개의 인접한 상호연결부들(322)(예를 들어, 트레이스들, 트렌치내의 무전해 충진물 상호연결부) 간의 간격(spacing)은 약 5 미크론(μm) 또는 이 미만이다. 일부 구현들에서, 2개의 인접한 상호연결부들(예를 들어, 트레이스들) 간의 간격은 약 3 미크론(μm) 또는 이 미만이다.
[0055] 일부 구현들에서, 제 3 상호연결부(322)는 제 1 상호연결부(310) 및/또는 제 2 상호연결부(312)와 상이한 재료로 만들어진다. 예를 들어, 제 3 상호연결부(322)는 무전해 금속 층을 포함하고, 그리고 제 1 상호연결부(310) 및/또는 제 2 상호연결부(312)는 금속 층을 포함한다.
[0056] 도 3은 코어 층이 없는 패키지 기판을 예시한다. 그러나, 일부 구현들에서, 패키지 기판은 코어 층을 포함할 수 있다.
[0057] 도 4는 코어 층, 표면 상호연결부들 및 무전해 충진물을 포함하는 캐비티를 포함하는 예시적 패키지 기판을 개념적으로 예시한다. 특정하게, 도 4는 코어 층(402), 제 1 유전체 층(404), 제 2 유전체 층(406), 제 1 패드(410), 제 1 비아(412), 제 2 패드(414), 제 2 비아(416), 제 3 패드(418), 제 3 비아(420) 및 제 4 패드(422)를 포함하는 패키지 기판(400)을 예시한다. 패키지 기판(400)은 또한 제 1 상호연결부(424), 캐비티(430) 및 제 2 상호연결부(432)를 포함한다.
[0058] 코어 층(402)은 제 1 표면(예를 들어, 상부 표면) 및 제 2 표면(예를 들어, 바닥 표면)을 갖는다. 제 1 표면은 제 2 표면에 대향한다. 상이한 구현들은 코어 층(402)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 코어 층(402)은 적어도 하나의 유전체 층으로 만들어질 수 있다. 제 1 유전체 층(404)은 코어 층(402)의 제 1 표면에 커플링된다. 제 2 유전체 층(406)은 코어 층(402)의 제 2 표면에 커플링된다. 일부 구현들에서, 제 1 유전체 층(404) 및 제 2 유전체 층(406)은 프리프레그(prepreg) 유전체 층들이다.
[0059] 제 1 패드(410)는 제 1 유전체 층(404)의 제 1 표면(예를 들어, 상부 표면) 상에 위치된다. 비아(412)는 제 1 유전체 층(404)을 관통한다. 제 1 패드(410)는 제 1 비아(412)의 제 1 부분(예를 들어, 상부 부분, 상부 표면)에 커플링된다. 제 2 패드(414)는 제 1 유전체 층(404)의 제 2 표면(예를 들어, 바닥 표면) 내에 매립된다. 제 2 패드(414)는 제 1 비아(412)의 제 2 부분(예를 들어, 바닥 부분, 바닥 표면)에 커플링된다.
[0060] 제 2 비아(416)는 코어 층(402)을 관통한다. 제 2 패드(414)는 제 2 비아(416)의 제 1 부분(예를 들어, 상부 부분, 상부 표면)에 커플링된다. 제 2 패드(414)는 코어 층(402)의 제 1 표면 상에 있다. 제 3 패드(418)는 제 2 비아(416)의 제 2 부분(예를 들어, 바닥 부분, 바닥 표면)에 커플링된다.
[0061] 제 3 패드(418)는 코어 층(402)의 제 2 표면(예를 들어, 바닥 표면) 상에 있다. 제 3 패드(418)는 제 2 유전체 층(406)의 제 1 표면 내에 매립된다. 제 3 비아(420)는 제 2 유전체 층(406)을 관통한다. 제 3 패드(418)는 제 3 비아(420)의 제 1 부분(예를 들어, 상부 부분, 상부 표면)에 커플링된다. 제 4 패드(422)는 제 2 유전체 층(406)의 제 2 표면(예를 들어, 바닥 표면) 상에 있다. 제 4 패드(422)는 제 3 비아(420)의 제 2 부분(예를 들어, 바닥 부분, 바닥 표면)에 커플링된다.
[0062] 상이한 구현들은 제 1 패드(410), 제 1 비아(412), 제 2 패드(414), 제 2 비아(416), 제 3 패드(418), 제 3 비아(420) 및 제 4 패드(422)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 제 1 패드(410), 제 1 비아(412), 제 2 패드(414), 제 2 비아(416), 제 3 패드(418), 제 3 비아(420) 및 제 4 패드(422)는 금속 층(예를 들어, 구리 층)을 포함한다.
[0063] 제 1 상호연결부(424)는 제 1 유전체 층(404)의 제 1 표면 상에 있다. 일부 구현들에서, 제 1 상호연결부(424)는 제 1 유전체 층(404)의 제 1 표면상의 트레이스이다. 상이한 구현들은 제 1 상호연결부(424)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 제 1 상호연결부(424)는 금속 층(예를 들어, 구리 층)을 포함한다.
[0064] 도 4는 또한, 캐비티(430)가 제 1 유전체 층(404)의 제 1 표면을 관통하는 것을 예시한다. 상이한 구현들은 제 1 유전체 층(404)에 캐비티(430)를 제조하기 위해 상이한 프로세스를 사용할 수 있다. 일부 구현들에서, 캐비티(430)는 제 1 유전체 층(404)의 제 1 표면을 통해 부분적으로 제 1 유전체 층(404)을 관통한다. 일부 구현들에서, 캐비티(430)는 적어도 부분적으로 제 2 상호연결부(432)로 충진된다. 일부 구현들에서, 제 2 상호연결부(432)는 무전해 충진물로 만들어진 트레이스이다. 일부 구현들에서, 무전해 충진물은 무전해 금속 층(예를 들어, 무전해 구리 층)이다.
[0065] 일부 구현들에서, 제 2 상호연결부(432)는 패키지 기판상의 2개의 다이들을 전기적으로 커플링하는 고밀도 및/또는 미세 피치(pitch) 상호연결부들이다. 2개의 다이들을 전기적으로 커플링할 수 있는 예시적 상호연결부들이 도 7에서 추가로 설명된다. 일부 구현들에서, 2개의 인접한 상호연결부들(432)(예를 들어, 트레이스들, 트렌치내의 무전해 충진물 상호연결부) 간의 간격(spacing)은 약 5 미크론(μm) 또는 이 미만이다. 일부 구현들에서, 2개의 인접한 상호연결부들(예를 들어, 트레이스들) 간의 간격은 약 3 미크론(μm) 또는 이 미만이다.
[0066] 일부 구현들에서, 제 2 상호연결부(432)는 제 1 상호연결부(424)와 상이한 재료로 만들어진다. 예를 들어, 제 2 상호연결부(432)는 무전해 금속 층을 포함하고, 그리고 제 1 상호연결부(424)는 금속 층을 포함한다.
[0067] 도 3-4는 일부 구현들의 예시적인 하이 레벨 패키지 기판들을 예시한다. 도 5-6은 보다 상세하게 예시적 패키지 기판들을 예시한다. 일부 구현들에서, 도 5-6의 패키지 기판들은, 도 5-6이 보다 상세사항을 갖는다는 것을 제외하고, 도 3-4의 패키지 기판들과 유사하다.
[0068] 도 5는 무전해 충진물을 포함하는 캐비티 및 표면 상호연결부들을 포함하는 예시적 패키지 기판을 개념적으로 예시한다. 특정하게, 도 5는 제 1 유전체 층(502), 제 1 패드(504), 비아(506), 제 2 패드(508), 제 1 상호연결부(510), 제 2 상호연결부(512), 제 1 캐비티(520) 및 제 3 상호연결부(522)를 포함하는 패키지 기판(500)을 예시한다. 제 1 유전체 층(502)은 제 1 표면(예를 들어, 상부 표면) 및 제 2 표면(예를 들어, 바닥 표면)을 갖는다. 제 1 표면은 제 2 표면에 대향한다. 상이한 구현들은 제 1 유전체 층(502)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 제 1 유전체 층(502)은 기판일 수 있다.
[0069] 제 1 패드(504)는 제 1 유전체 층(502)의 제 1 표면 상에 위치된다. 일부 구현들에서, 제 1 패드(504)는 제 1 금속 층(503) 및 제 2 금속 층(505)을 포함한다. 일부 구현들에서, 제 1 금속 층(503)은 시드 층이다. 일부 구현들에서, 제 1 금속 층(503)은 무전해 충진물 층(예를 들어, 무전해 금속 층)이다. 비아(506)는 제 1 유전체 층(502)을 관통한다. 일부 구현들에서, 비아(506)는 제 1 금속 층(507) 및 제 2 금속 층(509)을 포함한다. 일부 구현들에서, 제 1 금속 층(507)은 시드 층이다. 일부 구현들에서, 제 1 금속 층(507)은 무전해 충진물 층(예를 들어, 무전해 금속 층)이다. 일부 구현들에서, 제 1 금속 층(507)은 또한 비아(506)의 측벽들 상에 형성될 수 있다.
[0070] 제 1 패드(504)는 비아(506)의 제 1 부분(예를 들어, 상부 부분, 상부 표면)에 커플링된다. 제 2 패드(508)는 제 1 유전체 층(502)의 제 2 표면 내에 매립된다. 제 2 패드(508)는 비아(506)의 제 2 부분(예를 들어, 바닥 부분, 바닥 표면)에 커플링된다. 상이한 구현들은 제 1 패드(504), 비아(506) 및 제 2 패드(508)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 제 1 패드(504), 비아(506) 및 제 2 패드(508)는 금속 층(예를 들어, 구리 층)을 포함한다.
[0071] 제 1 상호연결부(510)는 제 1 유전체 층(502)의 제 1 표면 상에 있다. 일부 구현들에서, 제 1 상호연결부(510)는 제 1 유전체 층(502)의 제 1 표면상의 트레이스이다. 일부 구현들에서, 제 1 상호연결부(510)는 제 1 금속 층(511) 및 제 2 금속 층(513)을 포함한다. 일부 구현들에서, 제 1 금속 층(511)은 시드 층이다. 일부 구현들에서, 제 1 금속 층(511)은 무전해 충진물 층(예를 들어, 무전해 금속 층)이다.
[0072] 제 2 상호연결부(512)는 제 1 유전체 층(502)의 제 2 표면 내에 매립된다. 일부 구현들에서, 제 2 상호연결부(512)는 제 1 유전체 층(502)의 제 2 표면 내에 매립된 트레이스이다. 상이한 구현들은 제 1 및 제 2 상호연결부들(510 및 512)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 제 1 및 제 2 상호연결부들(510 및 512)은 금속 층(예를 들어, 구리 층)을 포함한다.
[0073] 도 5는 또한, 캐비티(520)가 제 1 유전체 층(502)의 제 1 표면을 관통하는 것을 예시한다. 상이한 구현들은 제 1 유전체 층(502)에 캐비티(520)를 제조하기 위해 상이한 프로세스를 사용할 수 있다. 일부 구현들에서, 캐비티(520)는 제 1 유전체 층(502)의 제 1 표면을 통해 부분적으로 제 1 유전체 층(502)을 관통한다. 일부 구현들에서, 캐비티(520)는 적어도 부분적으로 제 3 상호연결부(522)로 충진된다. 일부 구현들에서, 제 3 상호연결부(522)는 무전해 충진물로 만들어진 트레이스이다. 일부 구현들에서, 무전해 충진물은 무전해 금속 층(예를 들어, 무전해 구리 층)이다.
[0074] 일부 구현들에서, 제 3 상호연결부(522)는 패키지 기판상의 2개의 다이들을 전기적으로 커플링하는 고밀도 및/또는 미세 피치 상호연결부들이다. 2개의 다이들을 전기적으로 커플링할 수 있는 예시적 상호연결부들이 도 7에서 추가로 설명된다. 일부 구현들에서, 2개의 인접한 상호연결부들(522)(예를 들어, 트레이스들) 간의 간격은 약 5 미크론(μm) 또는 이 미만이다. 일부 구현들에서, 2개의 인접한 상호연결부들(예를 들어, 트레이스들) 간의 간격은 약 3 미크론(μm) 또는 이 미만이다.
[0075] 일부 구현들에서, 제 3 상호연결부(522)는 제 1 상호연결부(510) 및/또는 제 2 상호연결부(512)와 상이한 재료로 만들어진다. 예를 들어, 제 3 상호연결부(522)는 무전해 금속 층을 포함하고, 그리고 제 1 상호연결부(510) 및/또는 제 2 상호연결부(512)는 금속 층을 포함한다.
[0076] 도 5는 코어 층이 없는 패키지 기판(예를 들어, 코어리스 패키지 기판)을 예시한다. 그러나, 일부 구현들에서, 패키지 기판은 코어 층을 포함(예를 들어, 코어드 패키지 기판)할 수 있다.
[0077] 도 6은 코어 층, 표면 상호연결부들 및 무전해 충진물을 포함하는 캐비티를 포함하는 예시적 패키지 기판을 개념적으로 예시한다. 특정하게, 도 6은 코어 층(602), 제 1 유전체 층(604), 제 2 유전체 층(606), 제 1 패드(610), 제 1 비아(612), 제 2 패드(614), 제 2 비아(616), 제 3 패드(618), 제 3 비아(620) 및 제 4 패드(622)를 포함하는 패키지 기판(600)을 예시한다. 패키지 기판(600)은 또한 제 1 상호연결부(624), 캐비티(630) 및 제 2 상호연결부(632)를 포함한다.
[0078] 코어 층(602)은 제 1 표면(예를 들어, 상부 표면) 및 제 2 표면(예를 들어, 바닥 표면)을 갖는다. 제 1 표면은 제 2 표면에 대향한다. 상이한 구현들은 코어 층(602)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 코어 층(602)은 적어도 하나의 유전체 층으로 만들어질 수 있다. 제 1 유전체 층(604)은 코어 층(602)의 제 1 표면에 커플링된다. 제 2 유전체 층(606)은 코어 층(602)의 제 2 표면에 커플링된다. 일부 구현들에서, 제 1 유전체 층(604) 및 제 2 유전체 층(606)은 프리프레그 유전체 층들이다.
[0079] 제 1 패드(610)는 제 1 유전체 층(604)의 제 1 표면(예를 들어, 상부 표면) 상에 위치된다. 일부 구현들에서, 제 1 패드(610)는 제 1 금속 층(611) 및 제 2 금속 층(613)을 포함한다. 일부 구현들에서, 제 1 금속 층(611)은 시드 층이다. 일부 구현들에서, 제 1 금속 층(611)은 무전해 충진물 층(예를 들어, 무전해 금속 층)이다. 비아(612)는 제 1 유전체 층(604)을 관통한다. 제 1 패드(610)는 제 1 비아(612)의 제 1 부분(예를 들어, 상부 부분, 상부 표면)에 커플링된다. 일부 구현들에서, 제 1 비아(612)는 제 1 금속 층(615) 및 제 2 금속 층(617)을 포함한다. 일부 구현들에서, 제 1 금속 층(615)은 또한 비아(612)의 측벽들 상에 형성될 수 있다. 일부 구현들에서, 제 1 금속 층(615)은 시드 층이다. 일부 구현들에서, 제 1 금속 층(615)은 무전해 충진물 층(예를 들어, 무전해 금속 층)이다. 제 2 패드(614)는 제 1 유전체 층(604)의 제 2 표면(예를 들어, 바닥 표면) 내에 매립된다. 제 2 패드(614)는 제 1 비아(612)의 제 2 부분(예를 들어, 바닥 부분, 바닥 표면)에 커플링된다.
[0080] 제 2 비아(616)는 코어 층(602)을 관통한다. 제 2 패드(614)는 제 2 비아(616)의 제 1 부분(예를 들어, 상부 부분, 상부 표면)에 커플링된다. 제 2 패드(614)는 코어 층(602)의 제 1 표면 상에 있다. 제 3 패드(618)는 제 2 비아(616)의 제 2 부분(예를 들어, 바닥 부분, 바닥 표면)에 커플링된다.
[0081] 제 3 패드(618)는 코어 층(602)의 제 2 표면(예를 들어, 바닥 표면) 상에 있다. 제 3 패드(618)는 제 2 유전체 층(606)의 제 1 표면 내에 매립된다. 제 3 비아(620)는 제 2 유전체 층(606)을 관통한다. 제 3 패드(618)는 제 3 비아(620)의 제 1 부분(예를 들어, 상부 부분, 상부 표면)에 커플링된다. 제 4 패드(622)는 제 2 유전체 층(606)의 제 2 표면(예를 들어, 바닥 표면) 상에 있다. 제 4 패드(622)는 제 3 비아(620)의 제 2 부분(예를 들어, 바닥 부분, 바닥 표면)에 커플링된다. 일부 구현들에서, 제 3 비아(620)는 제 1 금속 층(621) 및 제 2 금속 층(623)을 포함한다. 일부 구현들에서, 제 1 금속 층(621)은 또한 비아(620)의 측벽들 상에 형성될 수 있다. 일부 구현들에서, 제 1 금속 층(621)은 시드 층이다. 일부 구현들에서, 제 1 금속 층(621)은 무전해 충진물 층(예를 들어, 무전해 금속 층)이다.
[0082] 상이한 구현들은 제 1 패드(610), 제 1 비아(612), 제 2 패드(614), 제 2 비아(616), 제 3 패드(618), 제 3 비아(620) 및 제 4 패드(622)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 제 1 패드(610), 제 1 비아(612), 제 2 패드(614), 제 2 비아(616), 제 3 패드(618), 제 3 비아(620) 및 제 4 패드(622)는 금속 층(예를 들어, 구리 층)을 포함한다.
[0083] 제 1 상호연결부(624)는 제 1 유전체 층(604)의 제 1 표면 상에 있다. 일부 구현들에서, 제 1 상호연결부(624)는 제 1 유전체 층(604)의 제 1 표면상의 트레이스이다. 상이한 구현들은 제 1 상호연결부(624)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 제 1 상호연결부(624)는 금속 층(예를 들어, 구리 층)을 포함한다. 일부 구현들에서, 제 1 상호연결부(624)는 제 1 금속 층(625) 및 제 2 금속 층(627)을 포함한다. 일부 구현들에서, 제 1 금속 층(625)은 시드 층이다. 일부 구현들에서, 제 1 금속 층(625)은 무전해 충진물 층(예를 들어, 무전해 금속 층)이다.
[0084] 도 6은 또한, 캐비티(630)가 제 1 유전체 층(604)의 제 1 표면을 관통하는 것을 예시한다. 상이한 구현들은 제 1 유전체 층(604)에 캐비티(630)를 제조하기 위해 상이한 프로세스를 사용할 수 있다. 일부 구현들에서, 캐비티(630)는 제 1 유전체 층(604)의 제 1 표면을 통해 부분적으로 제 1 유전체 층(604)을 관통한다. 일부 구현들에서, 캐비티(630)는 적어도 부분적으로 제 2 상호연결부(632)로 충진된다. 일부 구현들에서, 제 2 상호연결부(632)는 무전해 충진물로 만들어진 트레이스이다. 일부 구현들에서, 무전해 충진물은 무전해 금속 층(예를 들어, 무전해 구리 층)이다.
[0085] 일부 구현들에서, 제 2 상호연결부(632)는 패키지 기판상의 2개의 다이들을 전기적으로 커플링하는 고밀도 및/또는 미세 피치(pitch) 상호연결부들이다. 2개의 다이들을 전기적으로 커플링할 수 있는 예시적 상호연결부들이 도 7에서 추가로 설명된다. 일부 구현들에서, 2개의 인접한 상호연결부들(632)(예를 들어, 트레이스들) 간의 간격은 약 5 미크론(μm) 또는 이 미만이다. 일부 구현들에서, 2개의 인접한 상호연결부들(예를 들어, 트레이스들) 간의 간격은 약 3 미크론(μm) 또는 이 미만이다.
[0086] 일부 구현들에서, 제 2 상호연결부(632)는 제 1 상호연결부(624)와 상이한 재료로 만들어진다. 예를 들어, 제 2 상호연결부(632)는 무전해 금속 층을 포함하고, 그리고 제 1 상호연결부(624)는 금속 층을 포함한다.
[0087] 도 3-6은 솔더 레지스트 층이 없는 패키지를 예시한다. 그러나, 일부 구현들에서, 하나 또는 그 초과의 솔더 레지스트 층들이 패키지의 제 1 표면(예를 들어, 상부 표면) 및/또는 제 2 표면(예를 들어, 바닥 표면) 상에 선택적으로 형성될 수 있다. 하나 또는 그 초과의 솔더 레지스트 층들을 갖는 패키지들의 몇개의 예들이 도 14-15에서 설명된다.
무전해 금속 층을 포함하는 예시적 패키지 기판
[0088] 도 7은 2개의 다이들에 커플링되는 패키지 기판의 평면도의 예를 예시한다. 특정하게, 도 7은 패키지 기판(702), 제 1 다이(704), 제 2 다이(706), 일 세트의 상호연결부들(710), 제 1 세트의 패드(714), 제 2 세트의 패드들(716), 제 3 패드(724) 및 제 4 패드(726)를 예시한다. 일부 구현들에서, 패키지 기판(702)은 도 3, 4, 5 및/또는 6의 패키지 기판들(300, 400, 500 및/또는 600) 중 적어도 하나를 대표한다. 그러나, 패키지 기판(702)은 본 개시내용의 다른 패키지 기판을 나타낼 수 있다.
[0089] 세트의 상호연결부들(710)은 패키지 기판(702)의 표면 상의 매립된 트레이스들이다. 일부 구현들에서, 세트의 상호연결부들(710)은 무전해 충진물로 만들어진 트레이스들이다. 일부 구현들에서, 무전해 충진물은 무전해 금속 층(예를 들어, 무전해 구리 층)이다. 일부 구현들에서, 세트의 상호연결부들(710)은 도 3, 4, 5 및/또는 6로부터의 상호연결부들(322 , 432, 522 및/또는 632) 중 적어도 하나를 포함할 수 있다. 일부 구현들에서, 세트의 상호연결부들(710)은 패키지 기판(702)내 일 세트의 캐비티들에 위치된다. 일부 구현들에서, 세트의 상호연결부들(710)의 적어도 일부는 솔더 레지스트 층으로 커버된다. 일부 구현들에서, 패키지 기판(702)의 적어도 일부는 솔더 레지스트 층으로 커버된다. 하나 또는 그 초과의 솔더 레지스트 층들로 커버된 패키지 기판들의 예들은 도 14-15에 추가로 설명된다.
[0090] 일부 구현들에서, 세트의 상호연결부들(710)은 제 1 다이(704) 및 제 2 다이(706)를 전기적으로 커플링하는 고밀도 및/또는 미세 피치 상호연결부들이다. 일부 구현들에서, 세트의 상호연결부들(710)로부터 2개의 인접한 상호연결부들(예를 들어, 트레이스들) 간의 간격은 약 5 미크론(μm) 또는 이 미만이다. 일부 구현들에서, 세트의 상호연결부들(710)로부터 2개의 인접한 상호연결부들(예를 들어, 트레이스들) 간의 간격은 약 3 미크론(μm) 또는 이 미만이다.
[0091] 세트의 상호연결부들(710)은 제 1 세트의 패드들(714)에 커플링된다. 제 1 세트의 패드들(714)은 제 1 다이(704)에 커플링될 수 있다. 세트의 상호연결부들(710)은 제 2 세트의 패드들(716)에 커플링된다. 제 2 세트의 패드들(716)은 제 2 다이(706)에 커플링될 수 있다. 제 3 패드(724)는 비아 패드일 수 있다. 제 3 패드(724)는 제 1 다이(704)에 커플링될 수 있다. 제 4 패드(726)는 비아 패드일 수 있다. 제 4 패드(726)는 제 2 다이(706)에 커플링될 수 있다.
무전해 금속 층을 포함하는 예시적 패키지 기판을 제공하기 위한 예시적 시퀀스
[0092] 일부 구현들에서, 무전해 충진물을 포함하는 캐비티를 포함하는 패키지 기판을 제공하는 것은 몇 개의 프로세스들을 포함한다. 도 8(도 8a-8c 포함)은 패키지 기판을 제공하기 위한 예시적 시퀀스를 예시한다. 일부 구현들에서, 도 8a-8c의 시퀀스는 도 3 및/또는 5의 패키지 기판 및/또는 본 개시내용에 설명된 다른 패키지 기판들을 제공/제조하는데 사용될 수 있다.
[0093] 도 8a-8c의 시퀀스는 패키지 기판을 제공하기 위한 시퀀스를 간략화시키고 그리고/또는 명료화시키기 위해 하나 또는 그 초과의 스테이지들을 결합할 수 있다는 것을 유념해야 한다.
[0094] 도 8a의 스테이지 1에 도시된 것처럼, 코어 층(800)이 제공된다. 일부 구현들에서, 코어 층(800)은 임시(temporary) 코어 층이다. 일부 구현들에서, 코어 층(800)을 제공하는 것은 공급자로부터 코어 층을 입수하는 것 또는 코어 층을 제조하는 것을 포함할 수 있다. 상이한 구현들은 코어 층에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 코어 층(800)은 유전체 층이다. 코어 층(800)은 제 1 금속 층(802) 및 제 2 금속 층(804)을 포함한다. 제 1 금속 층(802)은 코어 층(800)의 제 1 표면(예를 들어, 상부 표면)에 커플링된다. 제 2 금속 층(804)은 코어 층(800)의 제 2 표면(예를 들어, 바닥 표면)에 커플링된다. 일부 구현들에서, 코어 층을 제공하는 것은 제 1 금속 층(802) 및/또는 제 2 금속 층(804)을 제공하는 것을 포함한다. 일부 구현들에서, 제 1 금속 층(802) 및/또는 제 2 금속 층(804)을 제공하는 것은, 공급자로부터 코어 층(800)을 갖는 제 1 금속 층(802) 및/또는 제 2 금속 층(804)을 입수하는 것 또는 코어 층(800) 상에 제 1 금속 층(802) 및/또는 제 2 금속 층(804)을 제조하는 것을 포함한다.
[0095] 스테이지 2에서, 드라이 필름 레지스트(DFR: dry film resist)(806)가 제 1 금속 층(802) 상에 제공된다. 일부 구현들에서, DFR(806)을 제공하는 것은 제 1 금속 층(802) 상에 패턴을 정의하기 위해 제 1 금속 층(802) 상에 DFR(806)를 형성(예를 들어, 라미네이팅)하는 것 및 DFR(806)을 선택적으로 제거하는 것을 포함한다. 일부 구현들에서, 이들 패턴들은 DFR(806)에 하나 또는 그 초과의 캐비티들(예를 들어, 캐비티(807))을 포함한다. 일부 구현들에서, DFR(806)을 선택적으로 제거하는 것은 하나 또는 그 초과의 캐비티들을 포함하는 패턴을 형성하기 위해 DFR(806)을 노광시키는 것 및 DFR(806)을 현상시키는 것을 포함한다.
[0096] 스테이지 3에서, 제 3 금속 층(808)은 DFR(806)의 캐비티들(예를 들어, 캐비티(807))에 제공된다. 상이한 구현들은 제 3 금속 층(808)을 다르게 제공할 수 있다. 일부 구현들에서, 제 3 금속 층(808)은 하나 또는 그 초과의 캐비티들에 그리고 제 1 금속 층(802) 상에 형성된다. 일부 구현들에서, 제 3 금속 층(808)은 금속 도금 프로세스를 사용하여 제공된다.
[0097] 스테이지 4에서, DFR(806)이 제거된다. 일부 구현들에서, DFR(806)을 제거하는 것은 제 3 금속 층(808)을 남기고 DFR(806)를 벗겨내는 것을 포함한다. 상이한 구현들은 DFR(806)을 제거하기 위해 상이한 프로세스들을 사용할 수 있다.
[0098] 스테이지 5에서, 도 8b에 도시된 것처럼, 제 1 유전체 층(810)은 제 1 금속 층(802)(예를 들어, 코어 층(800)의 제 1 표면) 상에 제공된다. 일부 구현들에서, 제 1 유전체 층(810)을 제공하는 것은 코어 층(800)의 제 1 금속 층(802) 상에 유전체 층(810)을 형성(예를 들어, 라미네이팅)하는 것을 포함한다. 일부 구현들에서, 제 1 유전체 층(810)은 제 3 금속 층(808) 주위에(about) 형성된다.
[0099] 스테이지 6에서, 몇 개의 캐비티들(예를 들어, 제 1 캐비티(811), 제 2 세트의 캐비티들(813))이 제 1 유전체 층(810)에 형성된다. 스테이지 6에서 도시된 것처럼, 제 1 캐비티(811)는 제 3 금속 층(808)의 일부 주위에 형성되고 제 1 유전체 층(810)을 관통한다. 일부 구현들에서, 제 1 캐비티(811)는 제 1 유전체 층(810)에 비아를 정의하도록 구성된 캐비티이다. 제 2 세트의 캐비티들(813)은 부분적으로 제 1 유전체 층(810)을 관통한다. 일부 구현들에서, 제 2 세트의 캐비티들(813)은 제 1 유전체 층(810) 내에 매립되는 일 세트의 상호연결부들(예를 들어, 트레이스들)을 정의하도록 구성된 일 세트의 캐비티들이다. 상이한 구현들은 제 1 유전체 층(810)에 캐비티들을 형성하기 위해 상이한 프로세스들을 사용할 수 있다. 일부 구현들에서, 레이저 프로세스는 제 1 유전체 층(810)에 캐비티들을 형성하는데 사용된다. 일부 구현들에서, 레이저 프로세스는 제 2 세트의 캐비티들이 약 5 미크론(μm) 또는 이 미만의 간격을 갖도록 허용한다. 일부 구현들에서, 레이저 프로세스는 제 2 세트의 캐비티들이 약 3 미크론(μm) 또는 이 미만의 간격을 갖도록 허용한다.
[00100] 스테이지 7에서, 제 4 금속 층(814)이 제공된다. 스테이지 7에 도시된 것처럼, 제 4 금속 층(814)은, 금속 층이 제 1 유전체 층(810)의 제 1 표면 상에 형성되도록 제공된다. 추가로, 제 4 금속 층(814)은, 캐비티들(예를 들어, 제 1 캐비티(811), 제 2 세트의 캐비티들(813))의 적어도 일부가 제 4 금속 층(814)으로 적어도 부분적으로 충진되도록 제공된다. 일부 구현들에서, 제 4 금속 층(814)은 캐비티들의 측벽들 상에 형성될 수 있다. 스테이지 7은, 제 4 금속 층(814)이 캐비티(811)의 측부들(예를 들어, 측벽들) 상에는 형성되지 않는 것을 예시한다. 그러나, 일부 구현들에서, 제 4 금속 층(814)은 캐비티(811)의 전체 측부(예를 들어, 측벽) 상에 형성된다. 일부 구현들에서, 제 4 금속 층(814)은 무전해 금속 층(예를 들어, 무전해 충진물, 무전해 구리 층)이다. 일부 구현들에서, 제 4 금속 층(814)은 시드 층이다. 일부 구현들에서, 제 4 금속 층(814)을 제공하는 것은 무전해 도금 프로세스를 사용하는 것을 포함한다. 일부 구현들에서, 제 4 금속 층(814)을 정의하는 것은 제 1 유전체 층(810)에 하나 또는 그 초과의 트레이스들을 정의할 수 있다.
[00101] 스테이지 8에서, 도 8c에 도시된 것처럼, 드라이 필름 레지스트(DFR:dry film resist)(816)가 제 4 금속 층(814) 상에 제공된다. 일부 구현들에서, DFR(816)을 제공하는 것은 제 4 금속 층(814) 상에 패턴을 정의하기 위해 제 4 금속 층(814) 상에 DFR(816)를 형성(예를 들어, 라미네이팅)하는 것 및 DFR(816)을 선택적으로 제거하는 것을 포함한다. 일부 구현들에서, 이들 패턴들은 DFR(816)에 하나 또는 그 초과의 캐비티들(예를 들어, 캐비티(817))을 포함한다. 일부 구현들에서, DFR(816)을 선택적으로 제거하는 것은 하나 또는 그 초과의 캐비티들을 포함하는 패턴을 형성하기 위해 DFR(816)을 노광시키는 것 및 DFR(816)을 현상시키는 것을 포함한다.
[00102] 스테이지 9에서, 제 5 금속 층(818)은 DFR(816)의 캐비티들(예를 들어, 캐비티(817))에 제공된다. 상이한 구현들은 제 5 금속 층(818)을 다르게 제공할 수 있다. 일부 구현들에서, 제 5 금속 층(818)은 하나 또는 그 초과의 캐비티들에 그리고 제 4 금속 층(814) 상에 형성된다. 일부 구현들에서, 제 5 금속 층(818)은 금속 도금 프로세스를 사용하여 제공된다. 일부 구현들에서, 제 5 금속 층(818)을 제공하는 것은 제 1 유전체 층(810)에 하나 또는 그 초과의 비아들 및/또는 하나 또는 그 초과의 트레이스들을 정의할 수 있다.
[00103] 스테이지 10에서, DFR(816)이 제거된다. 일부 구현들에서, DFR(816)을 제거하는 것은 제 5 금속 층(818)을 남기고 DFR(816)를 벗겨내는 것을 포함한다. 상이한 구현들은 DFR(816)을 제거하기 위해 상이한 프로세스들을 사용할 수 있다.
[00104] 스테이지 11에서, 코어 층(800) 및 제 2 금속 층(804)은 패키지 기판(830)을 남기고 제거된다. 일부 구현들에서, 제 1 금속 층(802) 중 적어도 일부가 또한 제거될 수 있다. 따라서, 일부 구현들에서, 패키지 기판(830)은 제 1 금속 층(802)을 포함할 수도 또는 포함하지 않을 수도 있다. 일부 구현들에서, 패키지 기판(830)은 도 3 및 5의 패키지 기판들(300 및/또는 500)과 유사하다. 일부 구현들에서, 하나 또는 그 초과의 솔더 레지스트 층들은 패키지 기판(830)의 제 1 표면(예를 들어, 상부 표면) 및/또는 제 2 표면(예를 들어, 바닥 표면)에 선택적으로 부가(예를 들어, 형성)될 수 있다.
패키지 기판을 제공하기 위한 예시적 방법
[00105] 일부 구현들에서, 무전해 매립형 상호연결부들을 포함하는 패키지 기판을 제공하는 것은 몇 개의 프로세스들을 포함한다. 도 9는 패키지 기판을 제공하기 위한 방법의 예시적 흐름도를 예시한다. 일부 구현들에서, 도 9의 방법은 도 3 및/또는 5의 패키지 기판 및/또는 본 개시내용에 설명된 다른 패키지 기판을 제공/제조하는데 사용될 수 있다.
[00106] 도 9의 방법은 패키지 기판을 제공하기 위한 방법을 간략화시키고 그리고/또는 명료화시키기 위해 하나 또는 그 초과의 프로세스들을 결합할 수 있다는 것을 유념해야 한다. 일부 구현들에서, 도 9의 방법은 도 8a-8c에 예시된 시퀀스를 제공하는데 사용될 수 있다.
[00107] 방법은 (905에서) 코어 층 제공한다. 일부 구현들에서, 코어 층을 제공하는 것은 공급자로부터 코어 층을 입수하는 것 또는 코어 층을 제조(예를 들어, 형성)하는 것을 포함할 수 있다. 상이한 구현들은 코어 층에 대해 상이한 재료들을 사용할 수 있다. 도 8a의 스테이지 1은 코어 층을 제공하는 예를 예시한다.
[00108] 방법은 (910에서) 코어 층 상에 적어도 하나의 유전체 층을 제공한다. 일부 구현들에서, 적어도 하나의 유전체 층을 제공하는 것은 적어도 하나의 유전체 층을 형성하는 것을 포함한다.
[00109] 방법은 (915에서) 유전체 층에 적어도 하나의 캐비티를 제공한다. 캐비티는 유전체 층의 일부를 관통할 수도 있고 또는 캐비티는 전체 유전체 층을 관통할 수도 있다. 일부 구현들에서, 캐비티는 비아 캐비티이다. 일부 구현들에서, 캐비티는 상호연결부를 위한 트렌치이다.
[00110] 방법은 (920에서) 유전체 층에 적어도 하나의 매립형 무전해 상호연결부를 제공한다. 일부 구현들에서, 적어도 하나의 매립형 무전해 상호연결부를 제공(예를 들어, 형성)하는 것은 상호연결부를 정의하기 위해 금속 층으로 캐비티를 적어도 부분적으로 충진하는 것을 포함한다. 일부 구현들에서, 금속 층은 무전해 금속 충진물이다. 도 8b의 스테이지들 5-7은 유전체 층에 적어도 하나의 무전해 상호연결부를 제공하는 예를 예시한다.
[00111] 방법은 (925에서) 유전체 층 상에 적어도 하나의 상호연결부를 제공한다. 일부 구현들에서, 적어도 하나의 상호연결부를 제공(예를 들어, 형성)하는 것은 유전체 층의 표면 상에 상호연결부(예를 들어, 트레이스, 패드)를 그리고/또는 유전체 층에 비아를 제공하는 것을 포함한다. 도 8c의 스테이지들 8-10은 적어도 하나의 상호연결부를 제공하는 예를 예시한다. 일부 구현들에서, 유전체 층 상에 적어도 하나의 상호연결부를 제공하는 것은 세미-애디티브 패터닝(SAP) 프로세스를 포함한다. SAP 프로세스의 예는 도 12-13에서 상세히 설명된다.
[00112] 방법은 (930에서) 코어 층을 제거한다. 도 8c의 스테이지들 10-11은 코어 층을 제거하는 예를 예시한다.
[00113] 방법은 (935에서) 유전체 층 상에 솔더 레지스트 층(예를 들어, 솔더 마스크 층)을 제공한다. 방법은 추가로, (940에서) 솔더 레지스트 층 및/또는 유전체 층 상에 표면 마감(surface finish)을 제공한다.
무전해 금속 층을 포함하는 예시적 패키지 기판을 제공하기 위한 예시적 시퀀스
[00114] 일부 구현들에서, 무전해 충진물을 포함하는 캐비티를 포함하는 패키지 기판을 제공하는 것은 몇 개의 프로세스들을 포함한다. 도 10(도 10a-10b 포함)은 패키지 기판을 제공하기 위한 예시적 시퀀스를 예시한다. 일부 구현들에서, 도 10a-10b의 시퀀스는 도 4 및/또는 6의 패키지 기판 및/또는 본 개시내용에 설명된 다른 패키지 기판들을 제공/제조하는데 사용될 수 있다.
[00115] 도 10a-10b의 시퀀스는 패키지 기판을 제공하기 위한 시퀀스를 간략화시키고 그리고/또는 명료화시키기 위해 하나 또는 그 초과의 스테이지들을 결합할 수 있다는 것을 유념해야 한다.
[00116] 도 10a의 스테이지 1에 도시된 것처럼, 코어 층(1002)이 제공된다. 상이한 구현들은 코어 층(1002)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 코어 층(1002)은 유전체 층이다. 코어 층(1002)은 제 1 비아(1004), 제 1 패드(1006) 및 제 2 패드(1008)를 포함한다. 제 1 비아(1004)는 코어 층(1002)을 관통한다. 제 1 패드(1006)는 코어 층(1002)의 제 1 표면(예를 들어, 상부 표면) 상에 있다. 제 1 패드(1006)는 제 1 비아(1004)의 제 1 부분에 커플링된다. 제 2 패드(1008)는 코어 층(1002)의 제 2 표면(예를 들어, 상부 표면) 상에 있다. 제 2 패드(10008)는 제 1 비아(1008)의 제 2 부분에 커플링된다.
[00117] 일부 구현들에서, 코어 층(1002)을 제공하는 것은 공급자로부터 코어 층을 입수하는 것 또는 코어 층을 제조하는 것을 포함할 수 있다. 일부 구현들에서, 제 1 비아(1004), 제 1 패드(1006) 및/또는 제 2 패드(1008)는 코어 층(1002)을 입수한 후 제공된다(예를 들어, 형성된다).
[00118] 스테이지 2에서, 제 1 유전체 층(1010)(예를 들어, 제 1 프리프레그 층)은 코어 층(1002)의 제 1 표면(예를 들어, 상부 표면) 상에 형성되고, 제 2 유전체 층(1012)(예를 들어, 제 2 프리프레그 층)은 코어 층(1002)의 제 2 표면(예를 들어, 바닥 표면) 상에 형성된다.
[00119] 스테이지 3에서, 몇 개의 캐비티들이 제 1 유전체 층(1010) 및 제 2 유전체 층(1012)에 형성된다. 예를 들어, 제 1 캐비티(1011)는 제 1 패드(1006)의 일부 주위에 형성되며 제 1 유전체 층(1010)을 관통한다. 일부 구현들에서, 제 1 캐비티(1011)는 제 1 유전체 층(1010)에 비아를 정의하도록 구성된 캐비티이다. 제 2 세트의 캐비티들(1113)은 부분적으로 제 1 유전체 층(1010)을 관통한다. 일부 구현들에서, 제 2 세트의 캐비티들(1013)은 제 1 유전체 층(1010) 내에 매립되는 일 세트의 상호연결부들(예를 들어, 트레이스들)을 정의하도록 구성된 일 세트의 캐비티들이다. 제 3 캐비티(1015)는 제 2 패드(1008)의 주위에 형성되며 제 2 유전체 층(1012)을 관통한다. 일부 구현들에서, 제 3 캐비티(1015)는 제 2 유전체 층(1012)에 비아를 정의하도록 구성된 캐비티이다.
[00120] 상이한 구현들은 제 1 유전체 층(1010) 및 제 2 유전체 층(1012)에 캐비티들을 형성하기 위해 상이한 프로세스들을 사용할 수 있다. 일부 구현들에서, 레이저 프로세스는 제 1 및 제 2 유전체 층들(1010 및 1012)에 캐비티들을 형성하는데 사용된다. 일부 구현들에서, 레이저 프로세스는 제 2 세트의 캐비티들이 약 5 미크론(μm) 또는 이 미만의 간격을 갖도록 허용한다. 일부 구현들에서, 레이저 프로세스는 제 2 세트의 캐비티들이 약 3 미크론(μm) 또는 이 미만의 간격을 갖도록 허용한다.
[00121] 스테이지 4에서, 제 1 금속 층(1014)이 제공된다. 스테이지 4에 도시된 것처럼, 제 1 금속 층(1014)은, 금속 층이 제 1 유전체 층(1010)의 제 1 표면 상에 형성되도록 제공된다. 추가로, 제 1 금속 층(1014)은, 캐비티들(예를 들어, 제 1 캐비티(1011), 제 2 세트의 캐비티들(1013))의 적어도 일부가 제 1 금속 층(1014)으로 적어도 부분적으로 충진되도록 제공된다. 일부 구현들에서, 제 1 금속 층(1014)은 무전해 금속 층(예를 들어, 무전해 충진물, 무전해 구리 층)이다.
[00122] 일부 구현들에서, 제 1 금속 층(1014)은 캐비티들의 측벽들 상에 형성될 수 있다. 스테이지 4는, 제 1 금속 층(1014)이 캐비티(1011)의 측부들(예를 들어, 측벽들) 상에는 형성되지 않는 것을 예시한다. 그러나, 일부 구현들에서, 제 1 금속 층(1014)은 캐비티(1011)의 전체 측부(예를 들어, 측벽) 상에 형성된다. 일부 구현들에서, 제 1 금속 층(1014)은 시드 층이다. 일부 구현들에서, 제 1 금속 층(1014)을 제공하는 것은 무전해 도금 프로세스를 사용하는 것을 포함한다. 일부 구현들에서, 제 1 금속 층(1014)을 정의하는 것은 제 1 유전체 층(1010)에 하나 또는 그 초과의 트레이스들을 정의할 수 있다.
[00123] 추가로, 스테이지 4에서, 제 2 금속 층(1016)이 제공된다. 스테이지 4에 도시된 것처럼, 제 2 금속 층(1016)은, 금속 층이 제 2 유전체 층(1012)의 제 1 표면 상에 형성되도록 제공된다. 게다가, 제 2 금속 층(1016)은, 캐비티들(예를 들어, 제 3 캐비티(1015))의 적어도 일부가 제 2 금속 층(1016)으로 적어도 부분적으로 충진되도록 제공된다. 일부 구현들에서, 제 2 금속 층(1016)은 캐비티들의 측벽들 상에 형성될 수 있다. 일부 구현들에서, 제 2 금속 층(1016)은 무전해 금속 층(예를 들어, 무전해 충진물, 무전해 구리 층)이다.
[00124] 일부 구현들에서, 제 2 금속 층(1016)은 캐비티들의 측벽들 상에 형성될 수 있다. 스테이지 4는, 제 2 금속 층(1016)이 캐비티(1015)의 측부들(예를 들어, 측벽들) 상에는 형성되지 않는 것을 예시한다. 그러나, 일부 구현들에서, 제 2 금속 층(1016)은 캐비티(1015)의 전체 측부(예를 들어, 측벽) 상에 형성된다. 일부 구현들에서, 제 2 금속 층(1016)은 시드 층이다. 일부 구현들에서, 제 2 금속 층(1016)을 제공하는 것은 무전해 도금 프로세스를 사용하는 것을 포함한다.
[00125] 스테이지 5에서, 도 10b에 도시된 것처럼, 제 1 드라이 필름 레지스트(DFR: dry film resist)(1020)가 제 1 금속 층(1014) 상에 제공된다. 일부 구현들에서, 제 1 DFR(1020)을 제공하는 것은 제 1 금속 층(1014) 상에 패턴을 정의하기 위해 제 1 금속 층(1014) 상에 제 1 DFR(1020)를 형성(예를 들어, 라미네이팅)하는 것 및 제 1 DFR(1020)을 선택적으로 제거하는 것을 포함한다. 일부 구현들에서, 이들 패턴들은 제 1 DFR(1020)에 하나 또는 그 초과의 캐비티들(예를 들어, 캐비티(1021))을 포함한다. 일부 구현들에서, 제 1 DFR(1020)을 선택적으로 제거하는 것은 하나 또는 그 초과의 캐비티들을 포함하는 패턴을 형성하기 위해 제 1 DFR(1020)을 노광시키는 것 및 제 1 DFR(1020)을 현상시키는 것을 포함한다.
[00126] 게다가, 스테이지 5에서, 제 2 드라이 필름 레지스트(DFR:dry film resist)(1022)가 제 2 금속 층(1016) 상에 제공된다. 일부 구현들에서, 제 2 DFR(1022)을 제공하는 것은 제 2 금속 층(1016) 상에 패턴을 정의하기 위해 제 2 금속 층(1016) 상에 제 2 DFR(1022)을 형성(예를 들어, 라미네이팅)하는 것 및 제 2 DFR(1022)을 선택적으로 제거하는 것을 포함한다. 일부 구현들에서, 이들 패턴들은 제 2 DFR(1022)에 하나 또는 그 초과의 캐비티들(예를 들어, 캐비티(1023))을 포함한다. 일부 구현들에서, 제 2 DFR(1022)을 선택적으로 제거하는 것은 하나 또는 그 초과의 캐비티들을 포함하는 패턴을 형성하기 위해 제 2 DFR(1022)을 노광시키는 것 및 제 2 DFR(1022)을 현상시키는 것을 포함한다.
[00127] 스테이지 6에서, 제 3 금속 층(1024)은 제 1 DFR(1020)의 캐비티들(예를 들어, 캐비티(1021))에 제공된다. 상이한 구현들은 제 3 금속 층(1024)을 다르게 제공할 수 있다. 일부 구현들에서, 제 3 금속 층(1024)은 하나 또는 그 초과의 캐비티들에 그리고 제 1 금속 층(1014) 상에 형성된다. 일부 구현들에서, 제 3 금속 층(1024)은 금속 도금 프로세스를 사용하여 제공된다. 일부 구현들에서, 제 3 금속 층(1024)을 제공하는 것은 제 1 유전체 층(1010)에 하나 또는 그 초과의 비아들 및/또는 하나 또는 그 초과의 트레이스들을 정의할 수 있다.
[00128] 추가로, 스테이지 6에서, 제 4 금속 층(1026)은 제 2 DFR(1022)의 캐비티들(예를 들어, 캐비티(1023))에 제공된다. 상이한 구현들은 제 4 금속 층(1026)을 다르게 제공할 수 있다. 일부 구현들에서, 제 4 금속 층(1032)은 하나 또는 그 초과의 캐비티들에 그리고 제 2 금속 층(1016) 상에 형성된다. 일부 구현들에서, 제 4 금속 층(1026)은 금속 도금 프로세스를 사용하여 제공된다. 일부 구현들에서, 제 4 금속 층(1026)을 제공하는 것은 제 2 유전체 층(1012)에 하나 또는 그 초과의 비아들 및/또는 하나 또는 그 초과의 트레이스들을 정의할 수 있다.
[00129] 스테이지 7에서, 제 1 DFR(1020) 및 제 2 DFR(1022)이 제거된다. 일부 구현들에서, 제 1 및 제 2 DFR들(1020 및 1022)을 제거하는 것은 제 3 및 제 4 금속 층들(1024 및 1026)을 남기고 제 1 및 제 2 DFR들(1020 및 1022)을 벗겨내는 것을 포함한다. 상이한 구현들은 제 1 및 제 2 DFR들(1020 및 1022)을 제거하기 위해 상이한 프로세스들을 사용할 수 있다. 일단 제 1 및 제 2 DFR들(1020 및 1022)이 제거되면, 패키지 기판(1030)이 제공될 수 있다. 일부 구현들에서, 패키지 기판(1030)은 도 4 및 6의 패키지 기판들(400 및/또는 600)과 유사하다. 일부 구현들에서, 하나 또는 그 초과의 솔더 레지스트 층들은 패키지 기판(1030)의 제 1 표면(예를 들어, 상부 표면) 및/또는 제 2 표면(예를 들어, 바닥 표면)에 선택적으로 부가(예를 들어, 형성)될 수 있다.
패키지 기판을 제공하기 위한 예시적 방법
[00130] 일부 구현들에서, 무전해 매립형 상호연결부들을 포함하는 패키지 기판을 제공하는 것은 몇 개의 프로세스들을 포함한다. 도 11은 패키지 기판을 제공하기 위한 방법의 예시적 흐름도를 예시한다. 일부 구현들에서, 도 11의 방법은 도 4 및/또는 6의 패키지 기판 및/또는 본 개시내용에 설명된 다른 패키지 기판을 제공/제조하는데 사용될 수 있다.
[00131] 도 11의 방법은 패키지 기판을 제공하기 위한 방법을 간략화시키고 그리고/또는 명료화시키기 위해 하나 또는 그 초과의 프로세스들을 결합할 수 있다는 것을 유념해야 한다. 일부 구현들에서, 도 11의 방법은 도 10a-10b에 예시된 시퀀스를 제공하는데 사용될 수 있다.
[00132] 방법은 (1105에서) 코어 층을 제공한다. 일부 구현들에서, 코어 층을 제공하는 것은 공급자로부터 코어 층을 입수하는 것 또는 코어 층을 제조(예를 들어, 형성)하는 것을 포함할 수 있다. 상이한 구현들은 코어 층에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 코어 층은 적어도 하나의 비아 및 적어도 하나의 패드를 포함할 수 있다. 도 10a의 스테이지 1은 비아 및 패드를 포함하는 코어 층을 제공하는 예를 예시한다.
[00133] 방법은 (1110에서) 코어 층 상에 적어도 하나의 유전체 층을 제공한다. 일부 구현들에서, 적어도 하나의 유전체 층을 제공하는 것은 적어도 하나의 유전체 층을 형성하는 것을 포함한다.
[00134] 방법은 (1115에서) 유전체 층에 적어도 하나의 캐비티를 제공한다. 캐비티는 유전체 층의 일부를 관통할 수도 있고 또는 캐비티는 전체 유전체 층을 관통할 수도 있다. 일부 구현들에서, 캐비티는 비아 캐비티이다. 일부 구현들에서, 캐비티는 상호연결부를 위한 트렌치이다.
[00135] 방법은 (1120에서) 유전체 층에 적어도 하나의 매립형 무전해 상호연결부를 제공한다. 일부 구현들에서, 적어도 하나의 매립형 무전해 상호연결부를 제공(예를 들어, 형성)하는 것은 상호연결부를 정의하기 위해 금속 층으로 캐비티를 적어도 부분적으로 충진하는 것을 포함한다. 일부 구현들에서, 금속 층은 무전해 금속 충진물이다. 도 10a의 스테이지들 2-4은 유전체 층에 적어도 하나의 무전해 상호연결부를 제공하는 예를 예시한다.
[00136] 방법은 (1125에서) 유전체 층 상에 적어도 하나의 상호연결부를 제공한다. 일부 구현들에서, 적어도 하나의 상호연결부를 제공(예를 들어, 형성)하는 것은 유전체 층의 표면 상에 상호연결부(예를 들어, 트레이스, 패드)를 그리고/또는 유전체 층에 비아를 제공하는 것을 포함한다. 도 10a-10b의 스테이지들 4-6은 적어도 하나의 상호연결부를 제공하는 예를 예시한다. 일부 구현들에서, 유전체 층 상에 적어도 하나의 상호연결부를 제공하는 것은 세미-애디티브 패터닝(SAP) 프로세스를 포함한다. SAP 프로세스의 예는 도 12-13에서 상세히 설명된다.
[00137] 방법은 (1130에서) 유전체 층 상에 솔더 마스크 층을 제공한다. 방법은 추가로, (1135에서) 솔더 마스크 층 및/또는 유전체 층 상에 표면 마감을 제공한다.
세미- 애디티브 패터닝(SAP) 프로세스를 사용하여 기판을 제공하기 위한 예시적 방법 및 시퀀스
[00138] 본 개시내용에서, 다수의 방법 및 시퀀스들은 기판을 제공 및/또는 제조하기 위해 설명된다. 일부 구현들에서, 세미-애디티브 패터닝(SAP) 프로세스는 기판에/기판상에 하나 또는 그 초과의 상호연결부들(예를 들어, 트레이스들, 비아들, 패드들)을 제공 및/또는 제조하는데 사용된다.
[00139] 도 12는 상호연결부들을 포함하는 기판을 제조하기 위한 세미-애디티브 패터닝(SAP) 프로세스에 대한 상세한 예시적 흐름도를 예시한다. 도 12는 일부 구현들의 SAP 프로세스 동안 기판의 층(예를 들어, 코어 층, 프리프레그 층)의 예시적 시퀀스를 예시하는 도 13을 참조로 설명될 것이다.
[00140] 도 12에 도시된 것처럼, 프로세스(1200)는 (1205에서) 구리 층 및 프라이머(primer) 층(예를 들어, 프라이머 코팅 구리 포일)을 포함하는 유전체 층을 제공함으로써 시작될 수 있다. 일부 구현들에서, 구리 포일은 프라이머로 코팅되고 그 다음 경화되지 않은 코어 상에 가압되어 구조물을 형성한다. 프라이머 코팅 구리 포일은 구리 포일일 수 있다. 유전체 층은 기판의 코어 층 또는 프리프레그 층일 수 있다. 도 13의 스테이지 1에 도시된 것처럼, 프라이머(1304)는 구리 포일(1306)과 유전체(1302) 사이에 위치된다. 구리 포일(1306)은 일부 구현들에서 구리 합성 포일(copper composite foil)일 수 있다.
[00141] 다음, 프로세스는 (1210에서) 유전체 층(예를 들어, 코어 층, 프리프레그 층)을 드릴링하여 하나 또는 그 초과의 개구들/패턴 피처들(예를 들어, 비아 패턴 피처들)을 생성한다. 이는 유전체의 전면 및 후면 측을 연결하는 하나 또는 그 초과의 비아들/비아 피처들을 형성하기 위해 수행될 수 있다. 일부 구현들에서, 드릴링은 레이저 드릴링 동작에 의해 수행될 수 있다. 게다가, 일부 구현들에서, 드릴링은 하나 또는 그 초과의 금속 층들(예를 들어, 프라이머 코팅 구리 포일)을 관통할 수 있다. 일부 구현들에서, 프로세스는 또한, 드릴링 동작에 의해, 예를 들어, (1212에서) 층(예를 들어, 코어 층) 상의 드릴링된 비아들/개구를 스미어제거(de-smearing)함으로써 생성된 개구들/패턴 피처들(예를 들어, 비아 패턴들)을 세정할 수 있다.
[00142] 이후 프로세스는 (도 13의 스테이지 2에 도시된) 유전체 층상의 프라이머를 남기고 (1215에서) 구리 포일을 에칭한다. 다음, 프로세스는 일부 구현들에서 (1220에서) 프라이머 상의 구리 시드 층(예를 들어, 구리 재료)을 무전해 도금한다. 일부 구현들에서 구리 시드 층의 두께는 약 0.1-1 미크론(μm)이다. 도 13의 스테이지 3은 프라이머(1304) 상의 구리 시드 층(1308)을 예시한다.
[00143] 다음, 프로세스는 (1225에서) 드라이 필름 레지스트(DFR)를 도포하며 (1230에서) 패턴이 DFR 상에 생성된다. 도 13의 스테이지 4는 DFR(1310)이 구리 시드 층(1308)의 상부에 도포되는 것을 예시하는 반면, 도 13의 스테이지 5는 DFR(1310)의 패터닝을 예시한다. 스테이지 5에 도시된 것처럼, 패터닝은 DFR(1310)에 개구들(1312)을 생성한다
[00144] (1230에서의) DFR 패터닝 이후, 프로세스는 그 다음 (1235에서) DFR의 패터닝을 통해 구리 재료(예를 들어, 구리 합성 재료)를 전해질 도금한다. 일부 구현들에서, 전해질 도금(electrolytically plating)은 배쓰 용액(bath solution)에 유전체 및 금속 층을 디핑(dipping)하는 것을 포함한다. 도 13을 참조로, 스테이지 6은 구리 재료들(1320)(예를 들어, 구리 합성 재료)이 DFR(1310)의 개구들(1312)에 도금되는 것을 예시한다.
[00145] 다시 도 12를 참조로, 프로세스는 (1240에서) DFR을 제거하며, (1245에서) 피처들을 격리시키기 위해(예를 들어, 비아들, 트레이스들, 패드들을 생성하기 위해) 구리 시드 층을 선택적으로 에칭하고 그리고 종료된다. 도 13을 참조로, 스테이지 7은 DFR(1310)의 제거를 예시하는 반면, 스테이지 8은 에칭 프로세스 이후 정의된 피처들(예를 들어, 합성 전도성 트레이스)을 예시한다.
[00146] 도 12의 프로세스는 기판의 각각의 코어 층 또는 프리프레그 층(유전체 층)에 대해 반복될 수 있다.
[00147] 일부 구현들에서, SAP 프로세스는, SAP 프로세스가 피처들을 격리시키기 위한 많은 에칭을 요구하지 않기 때문에, 더 미세한/더 작은 피처(예를 들어, 트레이스, 비아들, 패드들) 형성에 허용될 수 있다. 일부 구현들에서, 상기 프로세스는 기판들에 IVH(Interstitial Via Hole)를 그리고/또는 기판들에 BVH(Blind Via Hole)를 생성하기 위해 사용될 수 있다.
무전해 금속 층을 포함하는 예시적 패키지 기판
[00148] 일부 구현들에서, 패키지 기판은 적어도 하나의 솔더 레지스트 층(예를 들어, 솔더 레지스트 마스크)을 포함할 수 있다. 도 14는 솔더 레지스트 층 및 무전해 충진물을 포함하는 캐비티 및 표면 상호연결부들을 포함하는 예시적 패키지 기판을 개념적으로 예시한다. 특정하게, 도 14는 제 1 유전체 층(1402), 제 1 패드(1404), 비아(1406), 제 2 패드(1408), 제 1 상호연결부(1410), 제 2 상호연결부(1412), 제 1 캐비티(1420), 제 3 상호연결부(1422), 제 1 솔더 레지스트 층(1440) 및 제 2 솔더 레지스트 층(1442)을 포함하는 패키지 기판(1400)을 예시한다. 제 1 유전체 층(1402)은 제 1 표면(예를 들어, 상부 표면) 및 제 2 표면(예를 들어, 바닥 표면)을 갖는다. 제 1 표면은 제 2 표면에 대향한다. 상이한 구현들은 제 1 유전체 층(1402)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 제 1 유전체 층(1402)은 기판일 수 있다.
[00149] 제 1 패드(1404)는 제 1 유전체 층(1402)의 제 1 표면 상에 위치된다. 일부 구현들에서, 제 1 패드(1404)는 제 1 금속 층(1403) 및 제 2 금속 층(1405)을 포함한다. 일부 구현들에서, 제 1 금속 층(1403)은 시드 층이다. 일부 구현들에서, 제 1 금속 층(1403)은 무전해 충진물 층(예를 들어, 무전해 금속 층)이다. 비아(1406)는 제 1 유전체 층(1402)을 관통한다. 일부 구현들에서, 비아(1406)는 제 1 금속 층(1407) 및 제 2 금속 층(1409)을 포함한다. 일부 구현들에서, 제 1 금속 층(1407)은 시드 층이다. 일부 구현들에서, 제 1 금속 층(1407)은 무전해 충진물 층(예를 들어, 무전해 금속 층)이다.
[00150] 제 1 패드(1404)는 비아(1406)의 제 1 부분(예를 들어, 상부 부분, 상부 표면)에 커플링된다. 제 2 패드(1408)는 제 1 유전체 층(1402)의 제 2 표면 내에 매립된다. 제 2 패드(1408)는 비아(1406)의 제 2 부분(예를 들어, 바닥 부분, 바닥 표면)에 커플링된다. 상이한 구현들은 제 1 패드(1404), 비아(1406) 및 제 2 패드(1408)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 제 1 패드(1404), 비아(1406) 및 제 2 패드(1408)는 금속 층(예를 들어, 구리 층)을 포함한다.
[00151] 제 1 상호연결부(1410)는 제 1 유전체 층(1402)의 제 1 표면 상에 있다. 일부 구현들에서, 제 1 상호연결부(1410)는 제 1 유전체 층(1402)의 제 1 표면 상의 트레이스이다. 일부 구현들에서, 제 1 상호연결부(1410)는 제 1 금속 층(1411) 및 제 2 금속 층(1413)을 포함한다. 일부 구현들에서, 제 1 금속 층(1411)은 시드 층이다. 일부 구현들에서, 제 1 금속 층(1411)은 무전해 충진물 층(예를 들어, 무전해 금속 층)이다.
[00152] 제 2 상호연결부(1412)는 제 1 유전체 층(1402)의 제 2 표면 내에 매립된다. 일부 구현들에서, 제 2 상호연결부(1412)는 제 1 유전체 층(1402)의 제 2 표면 내에 매립된 트레이스이다. 상이한 구현들은 제 1 및 제 2 상호연결부들(1410 및 1412)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 제 1 및 제 2 상호연결부들(1410 및 1412)은 금속 층(예를 들어, 구리 층)을 포함한다.
[00153] 도 14는 또한, 캐비티(1420)가 제 1 유전체 층(1402)의 제 1 표면을 관통하는 것을 예시한다. 상이한 구현들은 제 1 유전체 층(1402)에 캐비티(1420)를 제조하기 위해 상이한 프로세스를 사용할 수 있다. 일부 구현들에서, 캐비티(1420)는 제 1 유전체 층(1402)의 제 1 표면을 통해 부분적으로 제 1 유전체 층(1402)을 관통한다. 일부 구현들에서, 캐비티(1420)는 적어도 부분적으로 제 3 상호연결부(1422)로 충진된다. 일부 구현들에서, 제 3 상호연결부(1422)는 무전해 충진물로 만들어진 트레이스이다. 일부 구현들에서, 무전해 충진물은 무전해 금속 층(예를 들어, 무전해 구리 층)이다.
[00154] 일부 구현들에서, 제 3 상호연결부(1422)는 패키지 기판 상의 2개의 다이들을 전기적으로 커플링하는 고밀도 및/또는 미세 피치 상호연결부들이다. 2개의 다이들을 전기적으로 커플링할 수 있는 상호연결부들의 예는 도 7에서 추가로 설명되었다. 일부 구현들에서, 2개의 인접한 상호연결부들(예를 들어, 트레이스들) 간의 간격은 약 5 미크론(μm) 또는 이 미만이다. 일부 구현들에서, 2개의 인접한 상호연결부들(예를 들어, 트레이스들) 간의 간격은 약 3 미크론(μm) 또는 이 미만이다.
[00155] 일부 구현들에서, 제 3 상호연결부(1422)는 제 1 상호연결부(1410) 및/또는 제 2 상호연결부(1412)와 상이한 재료로 만들어진다. 예를 들어, 제 3 상호연결부(1422)는 무전해 금속 층을 포함하고, 그리고 제 1 상호연결부(1410) 및/또는 제 2 상호연결부(1412)는 금속 층을 포함한다.
[00156] 도 14에 도시된 것처럼, 제 1 솔더 레지스트 층(1440)은 제 1 유전체 층(1402)의 제 1 표면(예를 들어, 상부 표면) 상에 위치된다. 일부 구현들에서, 제 1 솔더 레지스트 층(1440)은 또한 캐비티(1420)에 있을 수 있다. 제 2 솔더 레지스트 층(1442)은 제 1 유전체(1402)의 제 2 표면(예를 들어, 바닥 표면) 상에 위치된다. 도 14는 코어 층이 없는 패키지 기판을 예시한다. 그러나, 일부 구현들에서, 패키지 기판은 코어 층을 포함할 수 있다.
[00157] 도 15는 코어 층, 표면 상호연결부들 및 무전해 충진물을 포함하는 캐비티 및 솔더 레지스트 층을 포함하는 예시적 패키지 기판을 개념적으로 예시한다. 특정하게, 도 15는 코어 층(1502), 제 1 유전체 층(1504), 제 2 유전체 층(1506), 제 1 패드(1510), 제 1 비아(1512), 제 2 패드(1514), 제 2 비아(1516), 제 3 패드(1518), 제 3 비아(1520) 및 제 4 패드(1522)를 포함하는 패키지 기판(1500)을 예시한다. 패키지 기판(1500)은 또한 제 1 상호연결부(1524), 캐비티(1530), 제 2 상호연결부(1532), 제 1 솔더 레지스트 층(1540) 및 제 2 솔더 레지스트 층(1542)을 포함한다.
[00158] 코어 층(1502)은 제 1 표면(예를 들어, 상부 표면) 및 제 2 표면(예를 들어, 바닥 표면)을 갖는다. 제 1 표면은 제 2 표면에 대향한다. 상이한 구현들은 코어 층(1502)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 코어 층(1502)은 적어도 하나의 유전체 층으로 만들어질 수 있다. 제 1 유전체 층(1504)은 코어 층(1502)의 제 1 표면에 커플링된다. 제 2 유전체 층(1506)은 코어 층(1502)의 제 2 표면에 커플링된다. 일부 구현들에서, 제 1 유전체 층(1504) 및 제 2 유전체 층(1506)은 프리프레그 유전체 층들이다.
[00159] 제 1 패드(1510)는 제 1 유전체 층(1504)의 제 1 표면(예를 들어, 상부 표면) 상에 위치된다. 일부 구현들에서, 제 1 패드(1510)는 제 1 금속 층(1511) 및 제 2 금속 층(1513)을 포함한다. 일부 구현들에서, 제 1 금속 층(1511)은 시드 층이다. 일부 구현들에서, 제 1 금속 층(1511)은 무전해 충진물 층(예를 들어, 무전해 금속 층)이다. 제 1 비아(1512)는 제 1 유전체 층(1504)을 관통한다. 제 1 패드(1510)는 제 1 비아(1512)의 제 1 부분(예를 들어, 상부 부분, 상부 표면)에 커플링된다. 일부 구현들에서, 제 1 비아(1512)는 제 1 금속 층(1515) 및 제 2 금속 층(1517)을 포함한다. 일부 구현들에서, 제 1 금속 층(1515)은 시드 층이다. 일부 구현들에서, 제 1 금속 층(1515)은 무전해 충진물 층(예를 들어, 무전해 금속 층)이다. 제 2 패드(1514)는 제 1 유전체 층(1504)의 제 2 표면(예를 들어, 바닥 표면) 내에 매립된다. 제 2 패드(1514)는 제 1 비아(1512)의 제 2 부분(예를 들어, 바닥 부분, 바닥 표면)에 커플링된다.
[00160] 제 2 비아(1516)는 코어 층(1502)을 관통한다. 제 2 패드(1514)는 제 2 비아(1516)의 제 1 부분(예를 들어, 상부 부분, 상부 표면)에 커플링된다. 제 2 패드(1514)는 코어 층(1502)의 제 1 표면 상에 있다. 제 3 패드(1518)는 제 2 비아(1516)의 제 2 부분(예를 들어, 바닥 부분, 바닥 표면)에 커플링된다.
[00161] 제 3 패드(1518)는 코어 층(1502)의 제 2 표면(예를 들어, 바닥 표면) 상에 있다. 제 3 패드(1518)는 제 2 유전체 층(1506)의 제 1 표면 내에 매립된다. 제 3 비아(1520)는 제 2 유전체 층(1506)을 관통한다. 제 3 패드(1518)는 제 3 비아(1520)의 제 1 부분(예를 들어, 상부 부분, 상부 표면)에 커플링된다. 제 4 패드(1522)는 제 2 유전체 층(1506)의 제 2 표면(예를 들어, 바닥 표면) 상에 있다. 제 4 패드(1522)는 제 3 비아(1520)의 제 2 부분(예를 들어, 바닥 부분, 바닥 표면)에 커플링된다. 일부 구현들에서, 제 3 비아(1520)는 제 1 금속 층(1521) 및 제 2 금속 층(1523)을 포함한다. 일부 구현들에서, 제 1 금속 층(1521)은 시드 층이다. 일부 구현들에서, 제 1 금속 층(1521)은 무전해 충진물 층(예를 들어, 무전해 금속 층)이다.
[00162] 상이한 구현들은 제 1 패드(1510), 제 1 비아(1512), 제 2 패드(1514), 제 2 비아(1516), 제 3 패드(1518), 제 3 비아(1520) 및 제 4 패드(1522)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 제 1 패드(1510), 제 1 비아(1512), 제 2 패드(1514), 제 2 비아(1516), 제 3 패드(1518), 제 3 비아(1520) 및 제 4 패드(1522)는 금속 층(예를 들어, 구리 층)을 포함한다.
[00163] 제 1 상호연결부(1524)는 제 1 유전체 층(1504)의 제 1 표면 상에 있다. 일부 구현들에서, 제 1 상호연결부(1524)는 제 1 유전체 층(1504)의 제 1 표면 상의 트레이스이다. 상이한 구현들은 제 1 상호연결부(1524)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 제 1 상호연결부(1524)는 금속 층(예를 들어, 구리 층)을 포함한다. 일부 구현들에서, 제 1 상호연결부(1524)는 제 1 금속 층(1525) 및 제 2 금속 층(1527)을 포함한다. 일부 구현들에서, 제 1 금속 층(1525)은 시드 층이다. 일부 구현들에서, 제 1 금속 층(1525)은 무전해 충진물 층(예를 들어, 무전해 금속 층)이다.
[00164] 도 15는 또한, 캐비티(1530)가 제 1 유전체 층(1504)의 제 1 표면을 관통하는 것을 예시한다. 상이한 구현들은 제 1 유전체 층(1504)에 캐비티(1530)를 제조하기 위해 상이한 프로세스를 사용할 수 있다. 일부 구현들에서, 캐비티(1530)는 제 1 유전체 층(1504)의 제 1 표면을 통해 부분적으로 제 1 유전체 층(1504)을 관통한다. 일부 구현들에서, 캐비티(1530)는 적어도 부분적으로 제 2 상호연결부(1532)로 충진된다. 일부 구현들에서, 제 2 상호연결부(1532)는 무전해 충진물로 만들어진 트레이스이다. 일부 구현들에서, 무전해 충진물은 무전해 금속 층(예를 들어, 무전해 구리 층)이다.
[00165] 도 15에 도시된 것처럼, 제 1 솔더 레지스트 층(1540)은 제 1 유전체 층(1504)의 제 1 표면(예를 들어, 상부 표면) 상에 위치된다. 일부 구현들에서, 제 1 솔더 레지스트 층(1540)은 또한 캐비티(1530)에 있을 수 있다. 제 2 솔더 레지스트 층(1542)은 제 2 유전체 층(1506)의 제 1 표면(예를 들어, 바닥 표면) 상에 위치된다.
[00166] 일부 구현들에서, 제 2 상호연결부(1532)는 패키지 기판 상의 2개의 다이들을 전기적으로 커플링하는 고밀도 및/또는 미세 피치 상호연결부들이다. 2개의 다이들을 전기적으로 커플링할 수 있는 상호연결부들의 예는 도 7에서 추가로 설명되었다. 일부 구현들에서, 2개의 인접한 상호연결부들(1532)(예를 들어, 트레이스들) 간의 간격은 약 5 미크론(μm) 또는 이 미만이다. 일부 구현들에서, 2개의 인접한 상호연결부들(예를 들어, 트레이스들) 간의 간격은 약 3 미크론(μm) 또는 이 미만이다.
[00167] 일부 구현들에서, 제 2 상호연결부(1532)는 제 1 상호연결부(1524)와 상이한 재료로 만들어진다. 예를 들어, 제 2 상호연결부(1532)는 무전해 금속 층을 포함하고, 그리고 제 1 상호연결부(1524)는 금속 층을 포함한다.
예시적 전자 디바이스들
[00168] 도 16은 앞서 논의된 통합 디바이스, 반도체 디바이스, 기판, 패키지 기판, 집적 회로, 다이, 인터포저 또는 패키지 중 임의의 것과 통합될 수 있는 다양한 전자 디바이스들을 예시한다. 예를 들어, 모바일 전화(1602), 랩톱 컴퓨터(1604) 및 고정된 로케이션 단말기(1606)는 본원에 설명된 것과 같은 집적 회로(IC)(1600)를 포함할 수 있다. IC(1600)는, 예를 들어, 본원에 설명된 집적 회로들, 통합 디바이스들, 다이들, 기판들 또는 패키지들 중 임의의 것일 수 있다. 도 16에 예시된 디바이스들(1602, 1604, 1606)은 단지 예시적이다. 다른 전자 디바이스들은 또한, 모바일 디바이스들, 핸드-헬드 PCS(personal communication systems) 유닛들, 개인용 정보 단말기들과 같은 휴대용 데이터 유닛들, GPS 인에이블드(enabled) 디바이스들, 내비게이션 디바이스들, 셋톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 검침 장비와 같은 고정된 로케이션 데이터 유닛들, 통신 디바이스들, 스마트폰들, 테블릿 컴퓨터들 또는 데이터 또는 컴퓨터 명령들을 저장하거나 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 조합을 포함하나 이로 제한되는 것은 아닌 IC(1600)를 특징으로 할 수 있다.
[00169] 도 3, 4, 5, 6, 7, 8a-8c, 9, 10a-10b, 11, 12, 13, 14, 15 및/또는 16에 예시된 컴포넌트들, 단계들, 특징들 및/또는 기능들 중 하나 또는 그 초과의 것은 단일 컴포넌트, 단계, 특징 또는 기능으로 결합되고 그리고/또는 재배열될 수 있거나 몇 개의 컴포넌트들, 단계들 또는 기능들로 구체화될 수 있다. 추가의 엘리먼트들, 컴포넌트들, 단계들 및/또는 기능들이 또한 본 개시내용을 이탈하지 않고 추가될 수 있다. 또한, 도 3, 4, 5, 6, 7, 8a-8c, 9, 10a-10b, 11, 12, 13, 14, 15 및/또는 16 및 본 개시내용에서의 이들의 대응하는 설명은 다이들 및/또는 IC들로 제한되지 않는다 것에 유의해야 한다. 일부 구현들에서, 도 3, 4, 5, 6, 7, 8a-8c, 9, 10a-10b, 11, 12, 13, 14, 15 및/또는 16 및 이들의 대응하는 설명은 통합 디바이스들을 제조, 생성, 제공 및/또는 산출하는데 사용될 수 있다. 일부 구현들에서, 통합 디바이스는 다이 패키지, 기판, 패키지 기판, 집적 회로(IC), 웨이퍼, 반도체 디바이스 및/또는 인터포저를 포함할 수 있다. 용어 “예시적인”은, “예, 예증 또는 예시로서 기능하는”것을 의미하도록 본원에서 사용된다. “예시적인”것으로 본원에서 설명되는 임의의 구현 또는 양상이 반드시 본 개시내용의 다른 양상들에 비해 선호되거나 유리한 것으로 해석되는 것은 아니다. 마찬가지로, 용어 “양상들”은, 본 개시내용의 모든 양상들이 논의된 특징, 장점 또는 동작 모드를 포함하는 것을 요구하지 않는다. 용어 “커플링된”은 본원에서 2개의 물체들 간의 직접 또는 간접 커플링을 지칭하는데 사용된다. 예를 들어, 물체 A가 물체 B와 물리적으로 접촉하고 물체 B가 물체 C와 터치하면, 물체들 A 및 C 또한 ―이들이 서로 물리적으로 직접 접촉하지 않더라도― 서로 커플링된 것으로 고려될 수 있다.
[00171] 또한, 실시예들이 순서도, 흐름도, 구조도 또는 블록도로 도시되는 프로세스로서 설명될 수 있다는 것이 유념된다. 순서도는 순차적 프로세스로서의 동작들을 설명할 수 있지만, 다수의 동작들은 병행하여 또는 동시에 수행될 수 있다. 추가로, 동작들의 순서는 재배열될 수 있다. 프로세스의 동작들이 완료될 때 프로세스는 종료된다.
[00172] 본원에 설명된 본 개시내용의 다양한 특징들은 본 개시내용을 이탈하지 않고 상이한 시스템들에서 구현될 수 있다. 본 개시내용의 이전 양상들은 단지 예들이며 본 개시내용을 제한하는 것으로서 해석되지 않는다는 것을 유념해야 한다. 본 개시내용의 양상들의 설명은 예시적인 것이며 청구항들의 범위를 제한하지 않는 것으로 의도된다. 이로써, 본 교시들이 다른 타입들의 장치들 및 다수의 대안들, 변형들 및 변경들에 쉽게 적용될 수 있다는 것이 당업자들에게 명백할 것이다.

Claims (30)

  1. 기판으로서,
    제 1 표면 및 제 2 표면을 포함하는 제 1 유전체 층;
    상기 제 1 유전체 층의 제 1 표면상의 제 1 상호연결부 ―상기 제 1 상호연결부는 제 1 금속 층 및 상기 제 1 금속 층 상의 제 2 금속 층을 가짐― ;
    상기 제 1 유전체 층의 제 1 표면을 관통하는(traversing) 제 1 캐비티;
    적어도 부분적으로 상기 제 1 캐비티에 있는 제 1 무전해 금속 층
    을 포함하며, 상기 제 1 무전해 금속 층은 상기 제 1 유전체 층 내에 매립되는 제 2 상호연결부를 정의하며, 추가로 상기 제 2 상호연결부는 금속 층을 포함하는, 기판.
  2. 제 1 항에 있어서,
    상기 제 1 유전체 층의 제 1 표면을 관통하는 제 2 캐비티; 및
    적어도 부분적으로 상기 제 2 캐비티에 형성된 제 2 무전해 금속 층
    을 더 포함하며, 상기 제 2 무전해 금속 층은 상기 제 1 유전체 층 내에 매립되는 제 3 상호연결부를 정의하며, 추가로 상기 제 3 상호연결부는 상기 제 1 상호연결부 및 상기 제 2 상호연결부와 상이한 재료로 만들어지는, 기판.
  3. 제 1 항에 있어서,
    상기 제 1 유전체 층의 제 1 표면상의 제 1 패드;
    상기 제 1 유전체 층을 관통하는 제 1 비아 ―상기 제 1 비아는 상기 제 1 패드에 커플링됨―; 및
    상기 제 1 유전체 층 내에 매립되는 제 2 패드
    를 더 포함하며, 상기 제 2 패드는 상기 제 1 유전체 층의 제 2 표면을 통하여 매립되며, 상기 제 2 패드는 상기 제 1 비아에 커플링되는, 기판.
  4. 제 1 항에 있어서,
    제 1 표면 및 제 2 표면을 포함하는 코어 층을 더 포함하며, 상기 코어 층의 제 1 표면은 상기 제 1 유전체 층의 제 2 표면에 커플링되는, 기판.
  5. 제 4 항에 있어서,
    상기 코어 층은 제 1 비아를 포함하며, 상기 제 1 비아는 제 1 금속 층 및 제 2 금속 층을 포함하는, 기판.
  6. 제 4 항에 있어서,
    제 1 표면 및 제 2 표면을 포함하는 제 2 유전체 층을 더 포함하며, 상기 제 2 유전체 층의 제 1 표면은 상기 코어 층의 제 2 표면에 커플링되는, 기판.
  7. 제 1 항에 있어서,
    상기 제 1 유전체 층의 제 1 표면 내에 매립되는 제 3 상호연결부 ―상기 제 3 상호연결부는 무전해 금속 층을 포함하며, 상기 제 3 상호연결부는 상기 제 1 상호연결부 및 상기 제 2 상호 연결부와 상이한 재료로 만들어짐―; 및
    상기 제 1 유전체 층의 제 1 표면상의 제 1 패드
    를 더 포함하며, 상기 제 1 패드는 상기 제 3 상호연결부에 커플링되는, 기판.
  8. 제 1 항에 있어서,
    상기 제 1 유전체 층 상에 레지스트 층을 더 포함하는, 기판.
  9. 제 1 항에 있어서,
    상기 기판은 적어도 패키지 기판 및/또는 인터포저(interposer) 중 하나인, 기판.
  10. 제 1 항에 있어서,
    상기 기판은 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인용 정보 단말기, 고정된 로케이션 단말기, 테블릿 컴퓨터 및/또는 랩톱 컴퓨터 중 적어도 하나에 통합되는, 기판.
  11. 장치로서,
    제 1 표면 및 제 2 표면을 포함하는 제 1 유전체 층;
    상기 제 1 유전체 층의 제 1 표면상의 제 1 상호연결 수단;
    상기 제 1 유전체 층의 제 1 표면을 관통하는 제 1 캐비티; 및
    적어도 부분적으로 상기 제 1 캐비티에 있는 제 1 무전해 상호연결 수단을 포함하며, 상기 제 1 무전해 상호연결 수단은 제 1 금속 층 및 상기 제 1 금속 층 상의 제 2 금속 층을 갖는, 장치.
  12. 제 11 항에 있어서,
    상기 제 1 유전체 층의 제 1 표면을 관통하는 제 2 캐비티; 및
    적어도 부분적으로 상기 제 2 캐비티에 형성되는 제 2 무전해 상호연결 수단
    을 더 포함하며, 상기 제 2 무전해 상호연결 수단은 금속 층을 포함하는, 장치.
  13. 제 11 항에 있어서,
    상기 제 1 유전체 층의 제 1 표면상의 제 1 패드;
    상기 제 1 유전체 층을 관통하는 제 1 수직 상호연결 수단 ― 상기 제 수직 상호연결 수단은 상기 제 1 패드에 커플링됨―; 및
    상기 제 1 유전체 층 내에 매립되는 제 2 패드
    를 더 포함하며, 상기 제 2 패드는 상기 제 1 유전체 층의 제 2 표면을 통하여 매립되며, 상기 제 2 패드는 상기 제 1 수직 상호연결 수단에 커플링되는, 장치.
  14. 제 11 항에 있어서,
    제 1 표면 및 제 2 표면을 포함하는 코어 층을 더 포함하며, 상기 코어 층의 제 1 표면은 상기 제 1 유전체 층의 제 2 표면에 커플링되는, 장치.
  15. 제 14 항에 있어서,
    상기 코어 층은 제 1 수직 상호연결 수단을 포함하며, 상기 제 1 수직 상호연결 수단은 제 1 금속 층 및 제 2 금속 층을 포함하는, 장치.
  16. 제 14 항에 있어서,
    제 1 표면 및 제 2 표면을 포함하는 제 2 유전체 층을 더 포함하며, 상기 제 2 유전체 층의 제 1 표면은 상기 코어 층의 제 2 표면에 커플링되는, 장치.
  17. 제 11 항에 있어서,
    상기 제 1 유전체 층의 제 1 표면 내에 매립되는 제 3 무전해 상호연결 수단 ―상기 제 3 무전해 상호연결 수단은 상기 제 1 무전해 상호연결 수단 및 제 2 무전해 상호연결 수단과 상이한 재료로 만들어짐―; 및
    상기 제 1 유전체 층의 제 1 표면상의 제 1 패드
    를 더 포함하며, 상기 제 1 패드는 상기 제 3 무전해 상호연결 수단에 커플링되는, 장치.
  18. 제 11 항에 있어서,
    상기 제 1 유전체 층 상에 레지스트 층을 더 포함하는, 장치.
  19. 제 11 항에 있어서,
    상기 장치는 적어도 패키지 기판 및/또는 인터포저 중 하나인, 장치.
  20. 제 11 항에 있어서,
    상기 장치는 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인용 정보 단말기, 고정된 로케이션 단말기, 테블릿 컴퓨터 및/또는 랩톱 컴퓨터 중 적어도 하나에 통합되는, 장치.
  21. 기판을 제조하기 위한 방법으로서,
    제 1 표면 및 제 2 표면을 포함하는 제 1 유전체 층을 형성하는 단계;
    상기 제 1 유전체 층의 제 1 표면 상에 제 1 상호연결부를 형성하는 단계 ―상기 제 1 상호연결부는 제 1 금속 층 및 상기 제 1 금속 층 상에 제 2 금속 층을 갖게 형성됨― ;
    상기 제 1 유전체 층의 제 1 표면을 관통하는 제 1 캐비티를 형성하는 단계; 및
    적어도 부분적으로 상기 제 1 캐비티에 제 1 무전해 금속을 형성하는 단계
    를 포함하며, 상기 제 1 무전해 금속은 상기 제 1 유전체 층 내에 매립되는 제 2 상호연결부를 정의하며, 상기 제 2 상호연결부는 금속 층을 포함하는, 기판을 제조하기 위한 방법.
  22. 제 21 항에 있어서,
    상기 제 1 유전체 층의 제 1 표면을 관통하는 제 2 캐비티를 형성하는 단계; 및
    적어도 부분적으로 상기 제 2 캐비티에 제 2 무전해 금속을 형성하는 단계
    를 더 포함하며, 상기 제 2 무전해 금속은 상기 제 1 유전체 층 내에 매립되는 제 3 상호연결부를 정의하며, 추가로 상기 제 3 상호연결부는 상기 제 1 상호연결부 및 상기 제 2 상호연결부와 상이한 재료로 만들어지는, 기판을 제조하기 위한 방법.
  23. 제 21 항에 있어서,
    상기 제 1 유전체 층의 제 1 표면 상에 제 1 패드를 형성하는 단계;
    상기 제 1 유전체 층을 관통하는 제 1 비아를 형성하는 단계 ―상기 제 1 비아는 상기 제 1 패드에 커플링됨―; 및
    상기 제 1 유전체 층 내에 매립되는 제 2 패드를 형성하는 단계
    를 더 포함하며, 상기 제 2 패드는 상기 제 1 유전체 층의 제 2 표면을 통하여 매립되며, 상기 제 2 패드는 상기 제 1 비아에 커플링되는, 기판을 제조하기 위한 방법.
  24. 제 21 항에 있어서,
    제 1 표면 및 제 2 표면을 포함하는 코어 층을 형성하는 단계를 더 포함하며, 상기 코어 층의 제 1 표면은 상기 제 1 유전체 층의 제 2 표면 상에 형성되는, 기판을 제조하기 위한 방법.
  25. 제 24 항에 있어서,
    제 1 표면 및 제 2 표면을 포함하는 제 2 유전체 층을 형성하는 단계를 더 포함하며, 상기 제 2 유전체 층의 제 1 표면은 상기 코어 층의 제 2 표면 상에 형성되는, 기판을 제조하기 위한 방법.
  26. 제 21 항에 있어서,
    상기 제 1 유전체 층의 제 1 표면 내에 매립되는 제 3 상호연결부를 형성하는 단계 ―상기 제 3 상호연결부는 무전해 금속 층을 포함하며, 추가로 상기 제 3 상호연결부는 상기 제 1 상호연결부 및 상기 제 2 상호 연결부와 상이한 재료로 만들어짐―; 및
    상기 제 1 유전체 층의 제 1 표면 상에 제 1 패드를 형성하는 단계
    를 더 포함하며, 상기 제 1 패드는 상기 제 3 상호연결부에 커플링되는, 기판을 제조하기 위한 방법.
  27. 제 21 항에 있어서,
    상기 기판은 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인용 정보 단말기, 고정된 로케이션 단말기, 테블릿 컴퓨터 및/또는 랩톱 컴퓨터 중 적어도 하나에 통합되는, 기판을 제조하기 위한 방법.
  28. 제 1 항에 있어서,
    상기 제 1 상호연결부의 제 1 금속 층은 시드 층이며, 상기 제 1 상호연결부의 제 2 금속 층과 상이한, 기판.
  29. 제 1 항에 있어서,
    상기 제 1 상호연결부의 제 1 금속 층은 무전해 충진물 층이며, 상기 제 1 상호연결부의 제 2 금속 층과 상이한, 기판.
  30. 제 1 항에 있어서,
    상기 제 1 상호연결부의 제 1 금속 층은 상기 제 1 상호연결부의 제 2 금속 층과 상이한 금속 조성물을 포함하는, 기판.
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