KR20160121745A - 박막 트랜지스터 표시판, 이를 포함하는 액정 표시 장치 및 그 제조 방법 - Google Patents

박막 트랜지스터 표시판, 이를 포함하는 액정 표시 장치 및 그 제조 방법 Download PDF

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KR20160121745A
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Abstract

본 발명은 제1 절연 기판, 제1 절연 기판 위에 형성되며, 게이트 전극을 포함하는 게이트선, 상기 게이트 전극 위에 형성되는 반도체층, 상기 반도체층 위에 형성되며, 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있고, 상기 반도체층의 적어도 일부를 노출시키는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극을 포함하는 데이터 도전체층, 상기 데이터 도전체층, 상기 소스 전극과 상기 드레인 전극 사이에서 노출되어 있는 상기 반도체층 및 상기 제1 절연 기판 전면에 형성되는 캐핑층, 및 상기 캐핑층 위에 형성되는 제1 보호막을 포함하며, 상기 캐핑층은 상기 반도체층과 동일한 물질을 포함하는 박막 트랜지스터 표시판.을 제공한다.

Description

박막 트랜지스터 표시판, 이를 포함하는 액정 표시 장치 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL, LIQUID CRYSTAL DISPLAY INCLUDING THE SAME, AND METHOD MANUFACTURING THE PANEL}
본 발명은 박막 트랜지스터 표시판, 이를 포함하는 액정 표시 장치 및 그 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치나 유기 발광 표시 장치 등의 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기광학(electro-optical) 활성층을 포함한다. 액정 표시 장치의 경우 전기 광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치의 경우 전기 광학 활성층으로 유기 발광층을 포함한다.
한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가 받고, 전기 광학 활성층은 이 전기 신호를 광학 신호를 변환함으로써 영상이 표시된다.
평판 표시 장치에서는 스위칭 소자로서 삼단자 소자인 박막 트랜지스터(thin film transistor, TFT)를 사용하며, 이 박막 트랜지스터를 제어하기 위한 주사 신호를 전달하는 게이트선(gate line)과 화소 전극(pixel electrode)에 인가될 신호를 전달하는 데이터선(data line) 등의 신호선이 평판 표시 장치에 구비된다.
한편, 표시 장치의 면적이 커짐에 따라, 고속 구동을 실현하기 위해 산화물 반도체 기술이 연구되고 있고, 신호선의 저항을 감소시키기 방법이 연구되고 있다. 특히, 신호선의 저항을 감소시키기 위해 주배선층을 구리 또는 구리 합금 등의 물질로 형성할 수 있는데, 이 때 산화물 반도체로 형성된 반도체층으로 구리 등의 물질이 확산되어 장치의 신뢰성이 떨어지는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 주배선층과 보호막 사이에 개재된 캐핑층(capping layer)을 형성하여 주배선층의 산화를 방지할 수 있는 박막 트랜지스터 표시판, 이를 포함하는 액정 표시 장치 및 그 제조 방법을 제공하는 것이다.
이러한 과제를 해결하기 위하여 본 발명의 일 실시예에 따르면, 제1 절연 기판, 제1 절연 기판 위에 형성되며, 게이트 전극을 포함하는 게이트선, 상기 게이트 전극 위에 형성되는 반도체층, 상기 반도체층 위에 형성되며, 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있고, 상기 반도체층의 적어도 일부를 노출시키는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극을 포함하는 데이터 도전체층, 상기 데이터 도전체층, 상기 소스 전극과 상기 드레인 전극 사이에서 노출되어 있는 상기 반도체층 및 상기 제1 절연 기판 전면에 형성되는 캐핑층, 및 상기 캐핑층 위에 형성되는 제1 보호막을 포함하며, 상기 캐핑층은 상기 반도체층과 동일한 물질을 포함하는 박막 트랜지스터 표시판을 제공한다.
상기 데이터 도전체는 구리 또는 구리 합금을 포함할 수 있다.
상기 캐핑층은 비정질 실리콘(amorphous silicon), 산화물 반도체(oxide semiconductor) 및 저온 폴리 실리콘(LTPS, low temperature poly-silicon) 중 선택된 1종 이상을 포함하며, 상기 캐핑층은 상기 반도체층보다 높은 전기 저항을 가질 수 있다.
상기 반도체층 및 상기 캐핑층은 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함할 수 있다.
상기 반도체층은 300~600Å 두께로 형성되고, 상기 캐핑층은 상기 반도체층보다 작은 두께로 형성되며, 상기 캐핑층은 100~500Å 두께로 형성될 수 있다.
상기 소스 전극 및 상기 드레인 전극 사이에 형성되며, 상기 노출된 반도체층 위에 형성되는 에치 스토퍼(etch stopper)를 더 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 제1 절연 기판, 제1 절연 기판 위에 형성되며, 게이트 전극을 포함하는 게이트선, 상기 게이트 전극 위에 형성되는 반도체층, 상기 반도체층 위에 형성되며, 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있고, 상기 반도체층의 적어도 일부를 노출시키는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극을 포함하는 데이터 도전체층, 상기 데이터 도전체층, 상기 소스 전극과 상기 드레인 전극 사이에서 노출되어 있는 상기 반도체층 및 상기 제1 절연 기판 전면에 형성되는 캐핑층, 및 상기 캐핑층 위에 형성되는 제1 보호막을 포함하며, 상기 캐핑층은 하기 화학식 1로 표현되는 유기 실록산 수지를 포함하는 박막 트랜지스터 표시판을 제공한다.
[화학식 1]
Figure pat00001
상기 R은 1 내지 25개의 탄소를 갖는 포화 탄화 수소 또는 불포화 탄화 수소에서 선택된 적어도 하나의 치환기로서, 메틸기, 비닐기 및 페닐기 중 하나를 포함할 수 있고, 상기 x, y는 각각 1 내지 200이다.
상기 반도체층은 산화물 반도체를 포함할 수 있다.
또한, 본 발명의 또 다른 실시예에 따르면, 제1 절연 기판, 상기 제1 절연 기판과 대향하도록 형성된 제2 절연 기판, 제1 절연 기판 위에 형성되며, 게이트 전극 및 게이트 패드부를 포함하는 게이트선, 상기 게이트 전극 위에 형성된 반도체층, 상기 반도체층 위에 형성되며, 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있고, 상기 반도체층의 적어도 일부를 노출시키는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극 및 데이터 패드부를 포함하는 데이터 도전체층, 상기 데이터 도전체층, 상기 소스 전극과 상기 드레인 전극 사이에서 노출되어 있는 상기 반도체층 및 상기 제1 절연 기판 전면에 형성되는 캐핑층, 상기 캐핑층 위에 형성되는 제1 보호막 및 제2 보호막, 상기 제2 보호막 위에 형성되며, 제3 보호막을 사이에 두고 중첩하는 화소 전극과 공통 전극, 상기 제2 절연 기판 위에 형성된 차광 부재와 색필터, 및 상기 제1 절연 기판 및 상기 제2 절연 기판 사이에 충전된 액정층을 포함하며, 상기 상기 캐핑층은 상기 반도체층과 동일한 물질을 포함하는 액정 표시 장치를 제공한다.
또한, 본 발명의 또 다른 실시예에 따르면, 제1 절연 기판, 상기 제1 절연 기판과 대향하도록 형성된 제2 절연 기판, 제1 절연 기판 위에 형성되며, 게이트 전극 및 게이트 패드부를 포함하는 게이트선, 상기 게이트 전극 위에 형성된 반도체층, 상기 반도체층 위에 형성되며, 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있고, 상기 반도체층의 적어도 일부를 노출시키는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극 및 데이터 패드부를 포함하는 데이터 도전체층, 상기 데이터 도전체층, 상기 소스 전극과 상기 드레인 전극 사이에서 노출되어 있는 상기 반도체층 및 상기 제1 절연 기판 전면에 형성되는 캐핑층, 상기 캐핑층 위에 형성되는 제1 보호막 및 제2 보호막, 상기 제2 보호막 위에 형성되며, 제3 보호막을 사이에 두고 중첩하는 화소 전극과 공통 전극, 상기 제2 절연 기판 위에 형성된 차광 부재와 색필터, 및 상기 제1 절연 기판 및 상기 제2 절연 기판 사이에 충전된 액정층을 포함하며, 상기 상기 캐핑층은 상기 화학식 1로 표현되는 유기 실록산 수지를 포함하는 액정 표시 장치를 제공한다.
또한, 본 발명의 또 다른 실시예에 따르면, 제1 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 소스 전극 및 드레인 전극을 포함하는 데이터 도전체층을 형성하는 단계, 상기 데이터 도전체층을 포함하는 상기 제1 절연 기판 전면에 상기 반도체층과 동일한 물질을 포함하는 캐핑층을 0.15~ 0.3Pa의 산소 분압 분위기 하에서 형성하는 단계, 및 상기 캐핑층 표면을 플라즈마 처리하는 단계, 및 상기 캐핑층 위에 제1 보호막을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법을 제공한다.
또한, 본 발명의 또 다른 실시예에 따르면, 제1 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 소스 전극 및 드레인 전극을 포함하는 데이터 도전체층을 형성하는 단계, 상기 데이터 도전체층을 포함하는 상기 제1 절연 기판 전면에 상기 화학식 1로 표현되는 기 실록산 수지를 포함하는 캐핑층을 형성하는 단계, 및 상기 캐핑층 표면을 플라즈마 처리하는 단계, 및 상기 캐핑층 위에 제1 보호막을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법을 제공한다.
본 발명의 일 실시예에 따르면, 박막 트랜지스터 표시판의 주배선층과 보호막 사이에 개재된 캐핑층(capping layer)을 형성하여 주배선층의 표면 산화를 방지할 수 있는 장점이 있다.
또한, 박막 트랜지스터 표시판의 주배선층의 상부면 뿐만 아니라 측면까지 캐핑층을 형성하여 주배선층의 측면 산화까지 방지할 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1의 II-II 단면선을 따라 잘라 도시한 단면도이다.
도 3은 도 1의 III-III 단면선을 따라 잘라 도시한 단면도이다.
도 4는 도 1의 IV-IV 단면선을 따라 잘라 도시한 단면도이다.
도 5 내지 도 22는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 나타낸 단면도이다.
도 23은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 24는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 캐핑층 증착 시에 산소 분압에 따른 캐핑층의 저항을 측정한 그래프이다.
도 25는 비교예(a) 및 본 발명의 일 실시예(b)에 따른 박막 트랜지스터 표시판의 주배선층을 촬영한 사진이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1 내지 도 4를 참고하여, 본 발명의 일 실시예에 따른 액정 표시 장치에 대하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 도 2는 도 1의 II-II 단면선을 따라 잘라 도시한 단면도이다. 도 3은 도 1의 III-III 단면선을 따라 잘라 도시한 단면도이다. 도 4는 도 1의 IV-IV 단면선을 따라 잘라 도시한 단면도이다.
먼저, 도 1 내지 도 4를 참고하면, 본 발명의 일 실시예에 따른 표시 장치는 서로 마주보는 박막 트랜지스터 표시판 또는 하부 표시판(100) 및 상부 표시판(200)과 그 사이 주입되어 있는 액정층(3)을 포함한다.
먼저, 박막 트랜지스터 표시판(100)에 대하여 설명한다.
투명한 유리 또는 플라스틱 등으로 이루어진 제1 절연 기판(110) 위에 게이트선(121)을 포함하는 게이트 도전체가 형성되어 있다.
게이트선(121)은 게이트 전극(124) 및 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 게이트 패드부(129)를 포함한다. 게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 게이트선(121)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
게이트 도전체(121, 124, 129) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 등으로 이루어지는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다층막 구조를 가질 수도 있다.
게이트 절연막(140) 위에는 비정질 규소 또는 다결정 규소 등으로 만들어진 반도체(154)가 형성되어 있다. 반도체(154)는 산화물 반도체를 포함할 수 있는데, 반도체(154)는 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함할 수 있으며, 반도체(154)는 인듐-갈륨-아연 산화물일 수 있다.
반도체(154)는 300~ 600Å 두께로 형성될 수 있다.
반도체(154) 위에는 저항성 접촉 부재(163, 165)가 형성되어 있다. 저항성 접촉 부재(163, 165)는 인(phosphorus) 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉 부재(163, 165)는 쌍을 이루어 반도체(154) 위에 배치될 수 있다. 반도체(154)가 산화물 반도체인 경우, 저항성 접촉 부재(163, 165)는 생략 가능하다.
저항성 접촉 부재(163, 165) 및 게이트 절연막(140) 위에는 소스 전극(173)을 포함하는 데이터선(171), 그리고 드레인 전극(175)을 포함하는 데이터 도전체가 형성되어 있다.
데이터선(171)은 다른 층 또는 외부 구동 회로와의 접속을 위한 데이터 패드부(179)를 포함한다. 데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다.
이 때, 데이터선(171)은 액정 표시 장치의 최대 투과율을 얻기 위해서 굽어진 형상을 갖는 제1 굴곡부를 가질 수 있으며, 굴곡부는 화소 영역의 중간 영역에서 서로 만나 V자 형태를 이룰 수 있다. 화소 영역의 중간 영역에는 제1 굴곡부와 소정의 각도를 이루도록 굽어진 제2 굴곡부를 더 포함할 수 있다.
데이터선(171)의 제1 굴곡부는 게이트선(121)이 뻗어 있는 방향(x 방향)과 90도를 이루는 세로 기준선(y, y방향으로 뻗어 있는 기준선)과 약 7°정도 이루도록 굽어 있을 수 있다. 화소 영역의 중간 영역에 배치되어 있는 제2 굴곡부는 제1 굴곡부와 약 7° 내지 약 15°정도 이루도록 더 굽어 있을 수 있다.
소스 전극(173)은 데이터선(171)의 일부이고, 데이터선(171)과 동일선 상에 배치된다. 드레인 전극(175)은 소스 전극(173)과 나란하게 뻗도록 형성되어 있다. 따라서, 드레인 전극(175)은 데이터선(171)의 일부와 나란하다.
드레인 전극(175)은 게이트 전극(124)을 중심으로 소스 전극(173)과 마주하는 막대형 끝 부분과 면적이 넓은 다른 끝 부분을 포함한다.
데이터 패드부(179)의 아래에는 제1 반도체(159)와 제1 저항성 접촉 보조 부재(169)가 배치되어 있다. 제1 반도체(159)와 제1 저항성 접촉 보조 부재(169)는 생략될 수 있다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 도전체(171, 173, 175)는 주배선층을 이루고, 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)에 형성된다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판은 데이터선(171)과 동일선 상에 위치하는 소스 전극(173)과 데이터선(171)과 나란하게 뻗어 있는 드레인 전극(175)을 포함함으로써, 데이터 도전체가 차지하는 면적을 넓히지 않고도 박막 트랜지스터의 폭을 넓힐 수 있게 되고, 이에 따라 액정 표시 장치의 개구율이 증가할 수 있다.
그러나, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 경우, 소스 전극(173)과 드레인 전극(175)은 다른 형태를 가질 수 있다.
본 발명의 일 실시예에 따른 데이터선(171)과 드레인 전극(175)은 구리(Cu) 또는 구리 합금으로 형성되어 있을 수 있으나, 이에 한정되지 않으며, 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있다. 또한, 데이터선(171)과 드레인 전극(175)은 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 데이터선(171)과 드레인 전극(175)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 데이터 도전체(171, 173, 175)를 포함하는 주배선층 및 데이터 도전체(171, 173, 175)가 형성되어 있지 않은 나머지 제1 절연 기판(110) 전면에는 캐핑층(177)이 형성되어 있다.
즉, 데이터 도전체(171, 173, 175) 위에는 캐핑층(177)이 형성되어 있다. 캐핑층(177)은 반도체(154)와 동일한 물질로 형성될 수 있으나, 이에 한정되지 않고, 반도체 물질로서 비정질 실리콘(amorphous silicon), 산화물 반도체(oxide semiconductor) 및 저온 폴리 실리콘(LTPS, low temperature poly-silicon) 중 선택된 1종 이상으로 형성될 수 있다.
즉, 캐핑층(177)은 반도체(154)와 동일하게 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함할 수 있으며, 인듐-갈륨-아연 산화물일 수 있다.
본 발명의 일 실시예에 따른 캐핑층(177)은 소스 전극(173) 및 드레인 전극(175)의 표면과 직접 접촉하면서 소스 전극(173) 및 드레인 전극(175)을 덮고 있고, 특히 소스 전극(173) 및 드레인 전극(175)의 노출된 측면 부분도 덮고 있다.
도 3 및 도 4를 참고하면, 본 발명의 일 실시예에 따른 캐핑층(177)은 제1 절연 기판(110) 전면에 형성되어 있기 때문에 게이트 패드부(129)의 게이트 절연막(140) 및 데이터 패드부(179) 표면에도 형성될 수 있다.
또한, 이와 다르게, 본 발명의 일 실시예에 따른 캐핑층(177)은 저온에서 증착 가능한 수지로 형성될 수 있으며, 이 경우 캐핑층(177)은 하기 화학식 1로 표현되는 유기 실록산 수지를 포함할 수 있다.
[화학식 1]
Figure pat00002
여기서, 상기 화학식 1에서 R은 1 내지 25개의 탄소를 갖는 포화 탄화 수소 또는 불포화 탄화 수소에서 선택된 적어도 하나의 치환기이고, x, y는 각각 1 내지 200일 수 있다. 또한, 상기 화학식 1에서 R은 메틸기, 비닐기 및 페닐기 중 하나를 포함할 수 있다.
상기 화학식 1은 하기 화학식 2와 하기 화학식 3으로 표현되는 화합물의 가수분해 반응에 의해 중합(polymerization)되어 형성된다. 화학식 2는 메틸실록산(methylsiloxane), 비닐실록산(vinylsiloxane), 테트라히드록시실록산(tetrahydroxysiloxane)이 랜덤하게 일정 비율로 존재하는 구조이고, 화학식 3은 페닐실록산(phenylsiloxane), 비닐실록산(vinylsiloxane), 테트라히드록시실록산(tetrahydroxysiloxane)이 랜덤하게 일정 비율로 존재하는 구조일 수 있다.
[화학식 2] [화학식 3]
Figure pat00003
일반적으로, 반도체(154)로서 산화물 반도체를 사용하고, 저저항 배선으로 구리 등을 사용하는 경우에 배선 상부에 산화 규소 또는 산화 질소 등으로 형성된 보호막이 고온(약 370℃)에서 증착되고, N2O 플라즈마 처리(plasma treatment) 등의 공정으로 인해 배선 표면이 산화되고 박막 트랜지스터 특성이 구현되지 않는 문제가 발생할 수 있다.
이에 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 데이터 도전체(171, 173, 175) 상부면 뿐만 아니라 데이터 도전체(171, 173, 175)의 측면까지 반도체(154)와 동일한 물질 또는 저온 공정으로 증착이 가능한 상기 화학식 1로 표현되는 수지로 형성된 캐핑층(177)이 형성되어 있어 데이터 도전체(171, 173, 175)가 산화되는 것을 방지할 수 있다.
캐핑층(177)은 반도체(154)보다 얇은 두께로 형성될 수 있으며, 100~500Å 두께로 형성될 수 있으나, 이에 한정되지 않는다.
100Å 미만의 두께로 형성될 경우 데이터 도전체(171, 173, 175)의 산화 방지 효과를 발휘하기 어려울 수 있고, 500Å 초과의 두께로 형성할 경우 증착 공정 시간이 지나치게 길어질 수 있기 때문이다.
데이터 도전체(171, 173, 175, 179), 게이트 절연막(140), 그리고 반도체(154)의 노출된 부분 위에는 제1 보호막(180x)이 배치되어 있다. 제1 보호막(180x)은 유기 절연 물질 또는 질화 규소, 산화 규소 따위의 무기 절연 물질 등으로 이루어질 수 있다.
또한, 제1 보호막(180x)은 복수의 제1 개구부를 포함하며, 상기 복수의 제1 개구부는 드레인 전극(175)의 일부를 노출하거나, 게이트 패드부(129) 및 데이터 패드부(179)를 노출하는 위치에 형성될 수 있다.
또한, 상기 복수의 제1 개구부는 제2 보호막(180y)이 포함하는 접촉 구멍(181, 182, 185)과 대응하는 위치 또는 동일한 위치에 형성될 수 있다.
제1 보호막(180x) 위에는 제2 보호막(180y)이 배치되어 있다. 제2 보호막(180y)은 제1 보호막(180x)보다 두께가 두꺼우며, 평탄한 표면을 가질 수 있다. 여기서, 제2 보호막(180y)은 색필터일 수 있다. 제2 보호막(180y)이 색필터인 경우, 제2 보호막(180y)은 기본색(primary color) 중 하나를 고유하게 표시할 수 있으며, 기본색의 예로는 적색, 녹색, 청색 등 삼원색 또는 황색(yellow), 청록색(cyan), 자홍색(magenta) 등을 들 수 있다. 도시하지는 않았지만, 색필터는 기본색 외에 기본색의 혼합색 또는 백색(white)을 표시하는 색필터를 더 포함할 수 있다.
복수의 화소가 위치하여 영상을 표시하는 표시 영역에 위치하는 제2 보호막(180y)의 제1 두께는 게이트 패드부(129)나 데이터 패드부(179) 등이 형성되어 있는 주변 영역에 위치하는 제2 보호막(180y)의 제2 두께 보다 클 수 있다.
제2 보호막(180y)은 복수의 화소가 위치하는 표시 영역에 위치하고, 게이트 패드부(129)나 데이터 패드부(179) 등이 형성되어 있는 주변 영역에는 위치하지 않을 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 경우, 제2 보호막(180y)은 생략될 수도 있다.
제2 보호막(180y)은 드레인 전극(175), 게이트 패드부(129)와 데이터 패드부(179)에 대응하는 영역에서 제거되어 있다.
제2 보호막(180y)이 제거되어 있으며, 게이트 패드부(129)에 대응하는 영역에 위치하는 제1 보호막(180x), 캐핑층(177) 및 게이트 절연막(140)에는 게이트 패드부(129)를 드러내는 제1 접촉 구멍(181)이 형성되어 있다.
제2 보호막(180y)이 제거되어 있으며, 데이터 패드부(179)에 대응하는 영역에 위치하는 제1 보호막(180x) 및 캐핑층(177)에는 데이터 패드부(179)를 드러내는 제2 접촉 구멍(182)이 형성되어 있다.
드레인 전극(175)에 대응하는 영역에 위치하는 제2 보호막(180y), 제1 보호막(180x) 및 캐핑층(177)은 제3 접촉 구멍(185)을 가진다.
즉, 전술한 바와 같이 제2 보호막(180y)이 포함하는 접촉 구멍과 제1 보호막(180x)이 포함하는 제1 개구부는 대응할 수 있다.
제2 보호막(180y) 위에는 공통 전극(common electrode)(270)이 형성되어 있다. 공통 전극(270)은 면형으로서 기판(110) 전면 위에 통판으로 형성되어 있을 수 있고, 드레인 전극(175) 주변에 대응하는 영역에 배치되어 있는 개구부(도시하지 않음)를 가질 수 있다. 즉, 공통 전극(270)은 판 형태의 평면 형태를 가질 수 있다.
인접 화소에 위치하는 공통 전극(270)은 서로 연결되어, 표시 영역 외부에서 공급되는 일정한 크기의 공통 전압을 전달 받을 수 있다.
다음, 공통 전극(270) 및 제2 보호막(180y) 위에는 제3 보호막(180z)이 위치한다. 제3 보호막(180z)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.
제3 보호막(180z)은 복수개의 제2 개구부를 포함한다. 복수의 제2 개구부 중 어느 하나는 드레인 전극(175)을 드러내고, 일부는 제2 보호막(180y) 위에 형성되며, 또다른 일부는 게이트 패드부(129) 또는 데이터 패드부(179)를 노출하도록 위치한다.
드레인 전극(175)을 드러내는 소정의 제2 개구부는 제3 접촉 구멍(185)과 대응하고, 게이트 패드부(129)를 드러내는 소정의 제2 개구부는 제1 접촉 구멍(181)과 대응하고, 데이터 패드부(179)를 드러내는 제2 개구부는 제2 접촉 구멍(182)과 대응한다.
제3 보호막(180z) 위에는 화소 전극(191)이 형성되어 있다. 화소 전극(191)은 데이터선(171)의 제1 굴곡부 및 제2 굴곡부와 거의 나란한 굴곡변(curved edge)을 포함한다. 화소 전극(191)은 복수의 절개부를 가지며, 복수의 절개부에 의해 정의되는 복수의 가지 전극(192)을 포함한다.
제1 보호막(180x), 제2 보호막(180y), 그리고 제3 보호막(180z)에는 드레인 전극(175)을 드러내는 제3 접촉 구멍(185)이 형성되어 있으며, 화소 전극(191)은 제3 접촉 구멍(185)을 통해 드레인 전극(175)과 물리적 전기적으로 연결되어, 드레인 전극(175)으로부터 전압을 인가 받는다.
또한, 제1 접촉 구멍(181) 및 이와 대응하는 소정의 제1 개구부를 통해 드러나는 게이트 패드부(129) 위에는 제1 접촉 보조 부재(contact assistant)(81)가 위치하고, 제2 접촉 구멍(182) 및 이와 대응하는 소정의 제1 개구부를 통해 드러나는 데이터 패드부(179) 위에는 제2 접촉 보조 부재(82)가 위치한다.
이때, 화소 전극(191)과 제1 접촉 보조 부재(81) 및 제2 접촉 보조 부재(82)는 동일한 층으로 동시에 형성할 수 있다.
도시하지는 않았지만, 화소 전극(191)과 제3 보호막(180z) 위에는 배향막(alignment layer)(도시하지 않음)이 도포되어 있을 수 있고, 배향막은 수평 배향막일 수 있으며, 일정한 방향으로 러빙되어 있을 수 있다. 그러나, 본 발명의 다른 실시예에 따른 액정 표시 장치에 따르면, 배향막은 광 반응 물질을 포함하여, 광배향될 수도 있다.
그러면, 상부 표시판(200)에 대하여 설명한다.
투명한 유리 또는 플라스틱 등으로 만들어진 제2 절연 기판(210) 위에 차광 부재(light blocking member)(220)가 형성되어 있다. 차광 부재(220)는 블랙 매트릭스(black matrix)라고도 하며 빛샘을 막아준다.
또한 제2 절연 기판(210) 위에는 복수의 색필터(230)가 형성되어 있다. 하부 표시판(100)의 제2 보호막(180y)이 색필터인 경우, 상부 표시판(200)의 색필터(230)는 생략될 수 있다. 또한, 상부 표시판(200)의 차광 부재(220) 역시 하부 표시판(100)에 형성될 수 있다.
색필터(230) 및 차광 부재(220) 위에는 덮개막(overcoat)(250)이 형성되어 있다. 덮개막(250)은 (유기) 절연물로 만들어질 수 있으며, 색필터(230)가 노출되는 것을 방지하고 평탄면을 제공한다. 덮개막(250)은 생략할 수 있다.
덮개막(250) 위에는 배향막이 배치되어 있을 수 있다.
액정층(3)은 양의 유전율 이방성을 가지는 네마틱(nematic) 액정 물질을 포함한다. 액정층(3)의 액정 분자는 그 장축 방향이 표시판(100, 200)에 평행하게 배열되어 있고, 그 방향이 박막 트랜지스터 표시판(100)의 배향막의 러빙 방향으로부터 상부 표시판(200)에 이르기까지 나선상으로 90° 비틀린 구조를 가진다.
화소 전극(191)은 드레인 전극(175)으로부터 데이터 전압을 인가 받고, 공통 전극(270)은 표시 영역 외부에 배치되어 있는 공통 전압 인가부로부터 일정한 크기의 공통 전압을 인가 받는다.
전기장 생성 전극인 화소 전극(191)과 공통 전극(270)은 전기장을 생성함으로써 두 전극(191, 270) 위에 위치하는 액정층(3)의 액정 분자는 전기장의 방향과 평행한 방향으로 회전한다. 이와 같이 결정된 액정 분자의 회전 방향에 따라 액정층을 통과하는 빛의 편광이 달라진다.
그러면, 이하에서는 도 5 내지 도 22를 참고하여 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 공정에 대하여 상세하게 설명한다.
도 5 내지 도 21은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 나타낸 단면도이다.
도 5, 도 8, 도 11, 도 14, 도 17은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 단면도로서, 도 1의 II-II 선을 따라 잘라 도시한 단면도이다. 도 6, 도 9, 도 12, 도 15, 도 18, 도 21은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 단면도로서, 도 1의 III-III 선을 따라 잘라 도시한 단면도이다. 도 7, 도 10, 도 13, 도 16, 도 19, 도 22는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 단면도로서, 도 1의 IV-IV 선을 따라 잘라 도시한 단면도이다.
먼저, 도 5 내지 도 7을 참고하면, 절연 기판(110) 위에 게이트선(121), 게이트 전극(124), 그리고 게이트 패드부(129)를 포함하는 게이트 도전체(121, 124, 129)를 형성하고, 그 위에 게이트 절연막(140)을 적층한다. 게이트 절연막(140) 위에, 반도체(154), 제1 반도체(159), 저항성 접촉 부재(163, 165), 제1 저항성 접촉 부재(169), 그리고 데이터선(171), 드레인 전극(175), 그리고 데이터 패드부(179)를 포함하는 데이터 도전체(171, 175, 179)를 형성한다. 여기서, 반도체(154)는 0.15~ 0.3pa의 산소 분압에서 형성하는 것이 바람직하다.
또한, 반도체(154)는 300~ 600Å 두께로 형성할 수 있다.
다음으로, 도 8 내지 도 10에 도시한 바와 같이, 게이트 절연막(140), 데이터 도전체(171, 175, 179) 및 노출된 반도체(154) 위에 캐핑층(177)을 형성한다. 즉, 캐핑층(177)은 절연 기판(110) 전면에 형성한다.
캐핑층(177)은 반도체(154)와 동일한 물질로 형성할 수 있으나, 이에 한정되지 않고, 반도체 물질로서 비정질 실리콘(amorphous silicon), 산화물 반도체(oxide semiconductor) 및 저온 폴리 실리콘(LTPS, low temperature poly-silicon) 중 선택된 1종 이상으로 형성할 수 있다.
즉, 캐핑층(177)은 반도체(154)와 동일하게 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함할 수 있으며, 인듐-갈륨-아연 산화물일 수 있다.
여기서, 캐핑층(177)의 증착 시에 있어서 데이터 도전체(171, 175, 179)의 산화를 방지하기 위해 저온에서 증착 공정을 수행할 수 있다.
캐핑층(177)과 반도체(154)의 접촉에 의한 쇼트(short)를 방지하기 위해 반도체 물질을 이용한 캐핑층(177)은 반도체(154)의 형성 때보다 높은 산소 분압에서 형성할 수 있다. 따라서, 캐핑층(177)의 형성 시에는 0.3~ 1.0pa의 산소 분압에서 형성하는 것이 바람직하다. 이는 반도체 물질로 형성하는 캐핑층(177)이 높은 산소 분압 분위기에서 형성될 경우 전기적 저항(resistance)이 커져서, 반도체(154)와 접촉되더라도 쇼트(short)를 방지할 수 있기 때문이다.
좀 더 상세하게는, 캐핑층(177)의 재료로서 비정질 실리콘을 이용할 경우 수소 유량(hydrogen flow rate)을 감소시킨 분위기 하에서 형성하고, 산화물 반도체를 이용할 경우 산소 분압을 증가시킨 분위기 하에서 형성하며, 저온 폴리 실리콘을 이용할 경우 수소 유량(hydrogen flow rate)를 감소시킨 분위기 하에서 형성하는 등의 방법으로 캐핑층(177)의 전기 저항이 크도록 형성할 수 있다.
본 발명의 일 실시예에 따른 캐핑층(177)은 소스 전극(173) 및 드레인 전극(175)의 표면과 직접 접촉하면서 소스 전극(173) 및 드레인 전극(175)을 덮도록 형성하며, 특히 소스 전극(173) 및 드레인 전극(175)의 노출된 측면 부분도 덮도록 형성한다.
본 발명의 일 실시예에 따른 캐핑층(177)은 제1 절연 기판(110) 전면에 형성하여 게이트 패드부(129)의 게이트 절연막(140) 및 데이터 패드부(179) 표면에도 형성할 수 있다.
또한, 이와 다르게, 본 발명의 일 실시예에 따른 캐핑층(177)은 저온에서 증착 가능한 수지로 형성할 수 있으며, 이 경우 캐핑층(177)은 하기 화학식 1로 표현되는 유기 실록산 수지를 포함할 수 있다.
[화학식 1]
Figure pat00004
여기서, 상기 화학식 1에서 R은 1 내지 25개의 탄소를 갖는 포화 탄화 수소 또는 불포화 탄화 수소에서 선택된 적어도 하나의 치환기이고, x, y는 각각 1 내지 200일 수 있다. 또한, 상기 화학식 1에서 R은 메틸기, 비닐기 및 페닐기 중 하나를 포함할 수 있다.
상기 화학식 1은 하기 화학식 2와 하기 화학식 3으로 표현되는 화합물의 가수분해 반응에 의해 중합(polymerization)되어 형성된다. 화학식 2는 메틸실록산(methylsiloxane), 비닐실록산(vinylsiloxane), 테트라히드록시실록산(tetrahydroxysiloxane)이 랜덤하게 일정 비율로 존재하는 구조이고, 화학식 3은 페닐실록산(phenylsiloxane), 비닐실록산(vinylsiloxane), 테트라히드록시실록산(tetrahydroxysiloxane)이 랜덤하게 일정 비율로 존재하는 구조일 수 있다.
[화학식 2] [화학식 3]
Figure pat00005
캐핑층(177)은 반도체(154)보다는 얇은 두께로 형성하는 것이 바람직하며, 100~ 500Å 두께로 형성할 수 있다.
이는 100Å미만의 두께로 형성될 경우 데이터 도전체(171, 173, 175)의 산화 방지 효과를 발휘하기 어려울 수 있고, 500Å 초과의 두께로 형성할 경우 증착 공정 시간이 지나치게 길어질 수 있기 때문이다.
그 다음, 도 11 내지 도 13을 참고하면, 캐핑층(177)의 형성 후에 캐핑층(177)의 표면을 플라즈마(plasma) 처리할 수 있으며, 이 때 아산화질소(N2O) 플라즈마 처리를 할 수 있으나, 이에 한정되지 않는다.
다음으로 도 14 내지 도 16에 도시한 바와 같이 캐핑층(177) 위에 제1 보호막(180x) 및 제2 보호막(180y)을 적층한다.
일반적으로, 반도체(154)로서 산화물 반도체를 사용하고, 저저항 배선으로 구리 등을 사용하는 경우에 배선 상부에 산화 규소 또는 산화 질소 등으로 형성된 제1 보호막(180x)이 고온(약 370℃)에서 증착되고, N2O 플라즈마 처리(plasma treatment) 등의 공정으로 인해 구리 배선 표면이 산화되고 박막 트랜지스터 특성이 구현되지 않는 문제가 발생할 수 있다.
이에 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 데이터 도전체(171, 173, 175) 상부면 뿐만 아니라 데이터 도전체(171, 173, 175)의 측면까지 반도체(154)와 동일한 물질 또는 저온 공정으로 증착이 가능한 상기 화학식 1로 표현되는 수지로 형성된 캐핑층(177)을 형성하여, 데이터 도전체(171, 173, 175)가 플라즈마 처리 및 제1 보호막(180x)의 증착 공정으로 인해 산화되는 것을 방지할 수 있다.
다음으로, 도 17 내지 19에 도시한 바와 같이, 제2 보호막(180y) 위에 공통 전극(270) 및 제3 보호막(180z)을 형성한다.
제3 보호막(180z) 위에 감광막(도시하지 않음)을 형성하고 노광, 현상을 통해 감광막(도시하지 않음) 패턴을 형성하며, 감광막 패턴을 마스크로 하여 제1 내지 제3 보호막(180x, 180y, 180z) 및 캐핑층(177)을 식각한다. 이에 따르면 제1 내지 제3 보호막(180x, 180y, 180z)은 복수의 접촉 구멍을 포함할 수 있다.
도 17에 도시된 바와 같이 식각된 제1 내지 제3 보호막(180x, 180y, 180z) 및 캐핑층(177)은 드레인 전극(175)의 일부를 노출한다. 또한, 도 18을 참조하면, 이러한 식각에 의해 제1 내지 제3 보호막(180x, 180y, 180z), 게이트 절연막(140) 및 캐핑층(177)도 식각되어 게이트 패드부(129)를 드러낸다. 또한, 도 19에 도시된 바와 같이 제1 내지 제3 보호막(180x, 180y, 180z) 및 캐핑층(177)의 식각을 통해 데이터 패드부(179)가 노출된다.
그 다음, 도 20에 도시된 바와 같이, 제3 보호막(180z) 위에 제3 접촉 구멍(185)을 통해 드레인 전극(175)과 전기적으로 연결되도록 화소 전극(191)을 형성할 수 있다.
또한, 도 21 내지 도 22에 도시된 바와 같이, 제1 접촉 구멍(181) 및 이와 대응하는 소정의 제1 개구부를 통해 드러나는 게이트 패드부(129) 위에는 제1 접촉 보조 부재(contact assistant)(81)를 형성하고, 제2 접촉 구멍(182) 및 이와 대응하는 소정의 제1 개구부를 통해 드러나는 데이터 패드부(179) 위에는 제2 접촉 보조 부재(82)를 형성하여, 박막 트랜지스터 표시판을 완성한다.
이때, 화소 전극(191)과 제1 접촉 보조 부재(81) 및 제2 접촉 보조 부재(82)는 동일한 층으로 동시에 형성할 수 있다.
그러면, 도 23을 참고하여, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다.
도 23은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 23에 도시된 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 앞서 설명한 도 1 및 도 2에 도시된 실시예와 비교하여, 에치 스토퍼(etch stopper)(ES)의 유무만을 제외하고는 동일한 바 중복되는 설명은 생략한다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 소스 전극(173)과 드레인 전극(175) 사이에서 노출되는 반도체(154)의 과도한 식각을 방지하기 위해 에치 스토퍼(ES)를 더 포함할 수 있다.
이하에서는 도 24를 참고하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 캐핑층(177)의 형성 조건에 따른 전기적 저항에 대한 실험 결과에 대해서 설명한다.
도 24는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 캐핑층 증착 시에 산소 분압에 따른 캐핑층의 저항을 측정한 그래프이다.
도 24를 참고하면, 캐핑층 형성 시에 0.3Pa을 초과한 산소 분압 분위기 하에서 형성할 경우 캐핑층의 저항이 급격히 증가하는 것을 확인할 수 있다.
이렇게 높은 산소 분압 분위기에서 캐핑층을 형성할 경우 캐핑층의 전기적 저항이 커지기 때문에, 캐핑층과 반도체가 직접 접촉되어 형성되더라도 반도체와 캐핑층 사이에 쇼트(short) 현상이 일어나는 것을 방지할 수 있음을 확인할 수 있었다.
이어서 도 25를 참고하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판과 비교예에 따른 박막 트랜지스터 표시판의 데이터 도전체의 산화 여부에 대한 실험 결과를 살펴본다.
도 25는 비교예(a) 및 본 발명의 일 실시예(b)에 따른 박막 트랜지스터 표시판의 주배선층을 촬영한 사진이다.
비교예는 본 발명의 일 실시예와 달리 캐핑층을 포함하지 않은 채로 박막 트랜지스터 표시판을 제조하였으며, 실시예는 캐핑층을 포함한 박막 트랜지스터 표시판을 제조하였다.
도 25(a)에 도시된 바와 같이, 캐핑층을 포함하지 않은 박막 트랜지스터 표시판의 경우, 특히 배선의 측면부에 산화가 발생하여 부풀어 오른 것을 확인할 수 있었다. 이와 반대로, 도 25(b)에 도시된 바와 같이 캐핑층을 포함한 박막 트랜지스터 표시판의 경우 배선의 상부면 및 측면 모두에 산화가 발생하지 않은 것을 확인할 수 있었다.
이상과 같이 본 발명의 일실시예에 따른 박막 트랜지스터 표시판은 박막 트랜지스터 표시판의 주배선층과 보호막 사이에 개재된 캐핑층(capping layer)을 형성하여 주배선층의 표면 산화를 방지할 수 있고, 주배선층의 상부면 뿐만 아니라 측면까지 캐핑층을 형성하여 주배선층의 측면 산화까지 방지할 수 있는 장점이 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110 : 제1 절연 기판 121 : 게이트선
124 : 게이트 전극 129 : 게이트 패드부
270 : 공통 전극 140 : 게이트 절연막
154 : 반도체 163, 165 : 저항성 접촉 부재
171 : 데이터선 173 : 소스 전극
175 : 드레인 전극 179 : 데이터 패드부
180x : 제1 보호막 180y : 제2 보호막
180z: 제3 보호막 177: 캐핑층
181 : 제1 접촉 구멍 182 : 제2 접촉 구멍
185 : 제3 접촉 구멍 191 : 화소 전극

Claims (17)

  1. 제1 절연 기판,
    제1 절연 기판 위에 형성되며, 게이트 전극을 포함하는 게이트선,
    상기 게이트 전극 위에 형성되는 반도체층,
    상기 반도체층 위에 형성되며, 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있고, 상기 반도체층의 적어도 일부를 노출시키는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극을 포함하는 데이터 도전체층,
    상기 데이터 도전체층, 상기 소스 전극과 상기 드레인 전극 사이에서 노출되어 있는 상기 반도체층 및 상기 제1 절연 기판 전면에 형성되는 캐핑층, 및
    상기 캐핑층 위에 형성되는 제1 보호막을 포함하며,
    상기 캐핑층은 상기 반도체층과 동일한 물질을 포함하는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 데이터 도전체는 구리 또는 구리 합금을 포함하는 박막 트랜지스터 표시판.
  3. 제2항에서,
    상기 캐핑층은 비정질 실리콘(amorphous silicon), 산화물 반도체(oxide semiconductor) 및 저온 폴리 실리콘(LTPS, low temperature poly-silicon) 중 선택된 1종 이상을 포함하며,
    상기 캐핑층은 상기 반도체층보다 높은 전기 저항을 가지는 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 반도체층 및 상기 캐핑층은 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함하는 박막 트랜지스터 표시판.
  5. 제3항에서,
    상기 반도체층은 300~600Å 두께로 형성되고,
    상기 캐핑층은 상기 반도체층보다 작은 두께로 형성되며,
    상기 캐핑층은 100~500Å 두께로 형성되는 박막 트랜지스터 표시판.
  6. 제2항에서,
    상기 소스 전극 및 상기 드레인 전극 사이에 형성되며, 상기 노출된 반도체층 위에 형성되는 에치 스토퍼(etch stopper)를 더 포함하는 박막 트랜지스터 표시판.
  7. 제1 절연 기판,
    제1 절연 기판 위에 형성되며, 게이트 전극을 포함하는 게이트선,
    상기 게이트 전극 위에 형성되는 반도체층,
    상기 반도체층 위에 형성되며, 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있고, 상기 반도체층의 적어도 일부를 노출시키는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극을 포함하는 데이터 도전체층,
    상기 데이터 도전체층, 상기 소스 전극과 상기 드레인 전극 사이에서 노출되어 있는 상기 반도체층 및 상기 제1 절연 기판 전면에 형성되는 캐핑층, 및
    상기 캐핑층 위에 형성되는 제1 보호막을 포함하며,
    상기 캐핑층은 하기 화학식 1로 표현되는 유기 실록산 수지를 포함하는 박막 트랜지스터 표시판.
    [화학식 1]
    Figure pat00006

    상기 R은 1 내지 25개의 탄소를 갖는 포화 탄화 수소 또는 불포화 탄화 수소에서 선택된 적어도 하나의 치환기로서, 메틸기, 비닐기 및 페닐기 중 하나를 포함할 수 있고, 상기 x, y는 각각 1 내지 200이다.
  8. 제7항에서,
    상기 반도체층은 산화물 반도체를 포함하는 박막 트랜지스터 표시판.
  9. 제1 절연 기판,
    상기 제1 절연 기판과 대향하도록 형성된 제2 절연 기판,
    제1 절연 기판 위에 형성되며, 게이트 전극 및 게이트 패드부를 포함하는 게이트선,
    상기 게이트 전극 위에 형성된 반도체층,
    상기 반도체층 위에 형성되며, 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있고, 상기 반도체층의 적어도 일부를 노출시키는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극 및 데이터 패드부를 포함하는 데이터 도전체층,
    상기 데이터 도전체층, 상기 소스 전극과 상기 드레인 전극 사이에서 노출되어 있는 상기 반도체층 및 상기 제1 절연 기판 전면에 형성되는 캐핑층,
    상기 캐핑층 위에 형성되는 제1 보호막 및 제2 보호막,
    상기 제2 보호막 위에 형성되며, 제3 보호막을 사이에 두고 중첩하는 화소 전극과 공통 전극,
    상기 제2 절연 기판 위에 형성된 차광 부재와 색필터, 및
    상기 제1 절연 기판 및 상기 제2 절연 기판 사이에 충전된 액정층을 포함하며,
    상기 상기 캐핑층은 상기 반도체층과 동일한 물질을 포함하는 액정 표시 장치.
  10. 제9항에서,
    상기 데이터 도전체는 구리 또는 구리 합금을 포함하고,
    상기 캐핑층은 비정질 실리콘(amorphous silicon), 산화물 반도체(oxide semiconductor) 및 저온 폴리 실리콘(LTPS, low temperature poly-silicon) 중 선택된 1종 이상을 포함하며,
    상기 캐핑층은 상기 반도체층보다 높은 전기 저항을 가지는 액정 표시 장치.
  11. 제10항에서,
    상기 반도체층 및 상기 캐핑층은 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함하는 액정 표시 장치.
  12. 제10항에서,
    상기 소스 전극 및 상기 드레인 전극 사이에 형성되며, 상기 노출된 반도체층 위에 형성되는 에치 스토퍼(etch stopper)를 더 포함하는 액정 표시 장치.
  13. 제1 절연 기판,
    상기 제1 절연 기판과 대향하도록 형성된 제2 절연 기판,
    제1 절연 기판 위에 형성되며, 게이트 전극 및 게이트 패드부를 포함하는 게이트선,
    상기 게이트 전극 위에 형성된 반도체층,
    상기 반도체층 위에 형성되며, 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있고, 상기 반도체층의 적어도 일부를 노출시키는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극 및 데이터 패드부를 포함하는 데이터 도전체층,
    상기 데이터 도전체층, 상기 소스 전극과 상기 드레인 전극 사이에서 노출되어 있는 상기 반도체층 및 상기 제1 절연 기판 전면에 형성되는 캐핑층,
    상기 캐핑층 위에 형성되는 제1 보호막 및 제2 보호막,
    상기 제2 보호막 위에 형성되며, 제3 보호막을 사이에 두고 중첩하는 화소 전극과 공통 전극,
    상기 제2 절연 기판 위에 형성된 차광 부재와 색필터, 및
    상기 제1 절연 기판 및 상기 제2 절연 기판 사이에 충전된 액정층을 포함하며,
    상기 상기 캐핑층은 하기 화학식 1로 표현되는 유기 실록산 수지를 포함하는 액정 표시 장치.
    [화학식 1]
    Figure pat00007

    상기 R은 1 내지 25개의 탄소를 갖는 포화 탄화 수소 또는 불포화 탄화 수소에서 선택된 적어도 하나의 치환기로서, 메틸기, 비닐기 및 페닐기 중 하나를 포함할 수 있고, 상기 x, y는 각각 1 내지 200이다.
  14. 제13항에서,
    상기 반도체층은 산화물 반도체를 포함하는 액정 표시 장치.
  15. 제1 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체층을 형성하는 단계,
    상기 반도체층 위에 소스 전극 및 드레인 전극을 포함하는 데이터 도전체층을 형성하는 단계,
    상기 데이터 도전체층을 포함하는 상기 제1 절연 기판 전면에 상기 반도체층과 동일한 물질을 포함하는 캐핑층을 0.15~ 0.3Pa의 산소 분압 분위기 하에서 형성하는 단계, 및
    상기 캐핑층 표면을 플라즈마 처리하는 단계, 및
    상기 캐핑층 위에 제1 보호막을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제15항에서,
    상기 데이터 도전체층은 구리 또는 구리 합금을 포함하고,
    상기 캐핑층은 비정질 실리콘(amorphous silicon), 산화물 반도체(oxide semiconductor) 및 저온 폴리 실리콘(LTPS, low temperature poly-silicon) 중 선택된 1종 이상으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  17. 제1 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체층을 형성하는 단계,
    상기 반도체층 위에 소스 전극 및 드레인 전극을 포함하는 데이터 도전체층을 형성하는 단계,
    상기 데이터 도전체층을 포함하는 상기 제1 절연 기판 전면에 하기 화학식 1로 표현되는 기 실록산 수지를 포함하는 캐핑층을 형성하는 단계, 및
    상기 캐핑층 표면을 플라즈마 처리하는 단계, 및
    상기 캐핑층 위에 제1 보호막을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
    [화학식 1]
    Figure pat00008

    상기 R은 1 내지 25개의 탄소를 갖는 포화 탄화 수소 또는 불포화 탄화 수소에서 선택된 적어도 하나의 치환기로서, 메틸기, 비닐기 및 페닐기 중 하나를 포함할 수 있고, 상기 x, y는 각각 1 내지 200이다.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10735629B2 (en) 2017-02-27 2020-08-04 Samsung Display Co., Ltd. Display device having an emission layer

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887336B (zh) * 2016-09-29 2019-10-11 元太科技工业股份有限公司 显示装置及其像素结构
CN106873278A (zh) * 2017-04-25 2017-06-20 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130052513A (ko) * 2011-11-11 2013-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20140052450A (ko) * 2012-10-24 2014-05-07 엘지디스플레이 주식회사 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008091599A (ja) 2006-10-02 2008-04-17 Sony Corp 薄膜トランジスタおよびその製造方法ならびに表示装置
KR101308534B1 (ko) 2007-07-18 2013-09-23 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR101492106B1 (ko) * 2008-11-25 2015-02-11 삼성디스플레이 주식회사 액정 표시 장치 및 이의 제조 방법
KR101802406B1 (ko) * 2009-11-27 2017-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
TWI471946B (zh) * 2010-11-17 2015-02-01 Innolux Corp 薄膜電晶體
US9553195B2 (en) 2011-06-30 2017-01-24 Applied Materials, Inc. Method of IGZO and ZNO TFT fabrication with PECVD SiO2 passivation
KR20130021607A (ko) 2011-08-23 2013-03-06 삼성디스플레이 주식회사 저저항 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법
CN102983141B (zh) * 2011-09-02 2015-07-01 乐金显示有限公司 具有氧化物薄膜晶体管的平板显示装置及其制造方法
KR101920713B1 (ko) 2011-12-23 2018-11-22 삼성전자주식회사 그래핀 소자 및 그 제조방법
KR20130126240A (ko) * 2012-05-11 2013-11-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판
US9110347B2 (en) * 2012-10-12 2015-08-18 Electronics And Telecommunications Research Institute Method of fabricating display apparatus and display apparatus fabricated thereby

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130052513A (ko) * 2011-11-11 2013-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20140052450A (ko) * 2012-10-24 2014-05-07 엘지디스플레이 주식회사 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10735629B2 (en) 2017-02-27 2020-08-04 Samsung Display Co., Ltd. Display device having an emission layer
US11272078B2 (en) 2017-02-27 2022-03-08 Samsung Display Co., Ltd. Display device having an emission layer
US11785171B2 (en) 2017-02-27 2023-10-10 Samsung Display Co., Ltd. Display device having an emission layer

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