KR20160119808A - 반도체의 선택적 전기화학적 에칭 - Google Patents

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KR20160119808A
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semiconductor
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라젠드라 피. 다할
이슈와라 비. 바트
태트-싱 차우
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렌슬러 폴리테크닉 인스티튜트
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Abstract

반도체층을 포함하는 다층 구조물을 제공하고, 상기 반도체층은 도판트를 포함하며 증가된 전도도를 갖고; 전기화학적 가공을 사용하여 상기 반도체층의 다공도를 선택적으로 증가시키고, 적어도 부분적으로, 상기 다공도를 선택적으로 증가시킴은 상기 반도체층의 증가된 전도도를 이용하며; 적어도 부분적으로, 상기 다층 구조물로부터 상기 선택적으로 증가된 다공도를 갖는 반도체층을 제거함을 포함하는 반도체 구조물의 제작을 용이하게 하는 방법을 제공한다. 예로서, 상기 다공도를 선택적으로 증가시킴은, 적어도 부분적으로, 상기 다층 구조물의 반도체층을 선택적으로 양극 산화시킴을 포함할 수 있다.

Description

반도체의 선택적 전기화학적 에칭{SELECTIVE, ELECTROCHEMICAL ETCHING OF A SEMICONDUCTOR}
관련 출원에 대한 상호참조
본 출원은 2014년 2월 10일자로 출원된 미국 가 특허 출원 제 61/937,736 호의 이점을 청구하며, 상기 출원은 내용 전체가 본 발명에 참고로 인용된다.
반도체 산업의 진보는 계속해서 광범위한 용도에서 높은 수행성능 및 낮은 전력소비를 가능하게 하는 반도체 장치에 대한 요구를 다루고자 하고 있다. 하나 이상의 용도에서, 증대된 고-전압 반도체 장치, 예를 들어 증대된 쇼트키 다이오드, p-i-n 다이오드, 절연 게이트용 양극성 트랜지스터(IGBT), 양극성 접합 트랜지스터(BJT) 등이 예를 들어 고속 전력 스위칭 용도에 요구될 수 있다.
예로서, 고-전압 반도체 장치는 비교적 두꺼운 반도체 기판상에서 제작될 수 있으며, 상기 기판은 제작 중 상기 반도체 장치의 구조적 지지를 위해 제공된다. 불리하게도, 상기와 같은 비교적 두꺼운 반도체 기판은 최종 제품에 성능 문제, 예를 들어 반도체 기판에서의 낮은 캐리어 이동도의 원인이 되어, 예를 들어 반도체 장치의 과도한 가열 또는 심지어 과열을 발생시킬 수 있다.
따라서, 반도체 장치, 예를 들어 고-전력 장치에 대한 제작 기법의 추가적인 향상이 계속해서 요구되고 있다.
하나의 태양에서, 반도체층을 포함하는 다층 구조물을 제공하고, 상기 반도체층은 도판트를 포함하며 증가된 전도도를 갖고; 전기화학적 가공을 사용하여 상기 반도체층의 다공도를 선택적으로 증가시키고, 적어도 부분적으로, 상기 다공도를 선택적으로 증가시킴은 상기 반도체층의 증가된 전도도를 이용하며; 적어도 부분적으로, 상기 다층 구조물로부터 상기 선택적으로 증가된 다공도를 갖는 반도체층을 제거함을 포함하는 방법을 제공함으로써 상기 종래기술의 단점들을 극복하고 추가적인 이점을 제공한다.
추가의 특징 및 이점들이 본 발명의 기법을 통해 실현된다. 본 발명의 다른 실시태양 및 태양들을 본 발명에서 상세히 개시하며 특허청구된 발명의 부분으로 간주한다.
본 발명의 하나 이상의 태양을 특별히 지적하며 명세서의 마지막에 있는 특허청구범위에 명백하게 청구한다. 본 발명의 상기 및 다른 목적, 특징 및 이점들은 첨부되는 도면과 함께 하기의 상세한 설명으로부터 자명하며, 도면에서:
도 1a 내지 1c는 본 발명의 하나 이상의 태양에 따른, 예를 들어 제2 반도체층으로부터 제1 반도체층의 제거를 용이하게 하기 위해서 상기 제1 반도체층의 다공도를 선택적으로 증가시키는 전기화학적 공정의 하나의 실시태양을 묘사하고;
도 2는 본 발명의 하나 이상의 태양에 따른, 전해액내에서 제1 반도체층을 전기화학적으로 가공하기 위한 도 1b의 조립체의 또 다른 묘사이고;
도 3은 본 발명의 하나 이상의 태양에 따른, 반도체층의 전기화학적 가공 중 획득된 전류밀도 - 전압 프로파일 그래프이고;
도 4a 내지 4g는 본 발명의 하나 이상의 태양에 따른, 예를 들어 도 1a 내지 1c의 선택적 반도체층 제거 가공을 이용하는 예시적인 반도체 구조물의 제작 공정의 하나의 실시태양을 묘사하고;
도 5a 내지 5f는 본 발명의 하나 이상의 태양에 따른, 예를 들어 도 1a 내지 1c의 선택적 반도체층 제거 가공을 이용하는 또 다른 반도체 구조물의 제작 공정의 하나의 실시태양을 묘사하고;
도 6a 내지 6c는 본 발명의 하나 이상의 태양에 따른, 다층 구조물로부터 반도체 기판의 분리를 용이하게 하기 위해 반도체층의 다공도를 선택적으로 증가시키기 위한 전기화학적 공정의 하나의 실시태양을 묘사하고;
도 7a 내지 7f는 본 발명의 하나 이상의 태양에 따른, 부분적으로, 도 6a 내지 6c의 선택적 반도체층 제거 가공을 이용하는 반도체 구조물의 제작 공정의 하나의 실시태양을 묘사하고;
도 8a 내지 8c는 본 발명의 하나 이상의 태양에 따른, 박막 반도체 기판에 대한 다층 구조물의 반도체 기판의 다공도를 선택적으로 증가시키기 위한 전기화학적 공정의 하나의 실시태양을 묘사하고;
도 9a 내지 9d는 본 발명의 하나 이상의 태양에 따른, 부분적으로, 도 8a 내지 8c의 선택적 반도체 기판 박막화 가공을 사용하는 반도체 구조물의 제작 공정의 하나의 실시태양을 묘사한다.
본 발명의 태양 및 그의 몇몇 특징, 이점 및 세부사항들을 첨부하는 도면에 예시된 비-제한적인 실시태양을 참조하여 하기에 보다 충분히 설명한다. 주지된 물질, 제작 도구, 가공 기법 등의 설명은 상세함으로 본 발명을 불필요하게 모호하게 하지 않기 위해 생략한다. 그러나, 상세한 설명 및 구체적인 실시예들은, 본 발명의 실시태양들을 가리키면서 단지 예시로서 제공되며 제한은 아니다. 기초가 되는 발명의 개념의 진의 및/또는 범위내의 다양한 치환, 변형, 추가 및/또는 배열들은 본 명세로부터 당해 분야의 숙련가들에게 자명할 것이다.
하나 이상의 특정한 실행에서, 본 발명은 과도핑된 반도체층, 예를 들어 탄화규소(SiC) 기판을 고-전압 전력장치, 예를 들어 쇼트키 다이오드, p-i-n 다이오드 등으로부터 전기화학적 가공을 사용하여 상기 과도핑된 반도체층(들)의 다공도를 선택적으로 증가시킴으로써 선택적으로 제거하는 방법을 개시한다. 통상적으로, 및 언급한 바와 같이, 고-전압 반도체 장치, 예를 들어 쇼트키 다이오드, p-i-n 다이오드, 절연 게이트용 양극성 트랜지스터(IGBT), 양극성 접합 트랜지스터(BJT) 등은 비교적 두꺼운 반도체 기판, 예를 들어 비교적 두꺼운 단결정성 실리콘 반도체 웨이퍼상에서 제작된다. 향상으로서, 넓은-밴드갭(bandgap) 반도체 물질, 예를 들어 III-V 및/또는 II-VI 화합물(예를 들어 탄화규소(SiC), 질화갈륨(GaN) 등)을 사용하여 반도체 장치의 제작 속도를 증가시킬 수도 있다. 예를 들어, 넓은-밴드갭 반도체 물질, 예를 들어 탄화규소 및/또는 질화갈륨은 그들의 비교적 넓은-밴드갭, 높은 파괴 전계 강도, 높은 전자 이동도, 및 높은 열전도도 특성으로 인해 트랜지스터 성능을 향상시키기에 바람직할 수 있다. 유리하게, 상기와 같은 반도체 물질상에 형성된 고-전력 반도체 장치는 보다 높은 온도, 보다 높은 전력 수준에서, 및/또는 보다 낮은 비 온-저항으로 작동할 수 있으며, 이에 의해 트랜지스터 성능 및 효율을 개선시킬 수 있다.
넓은-밴드갭 반도체 기판, 예를 들어 탄화규소 또는 질화갈륨 기판을, 에피택셜층 (epitaxial layer)의 수송 성질 및 결정 품질의 저하를 도입시키지 않으면서 각각 에피택셜 탄화규소 또는 질화갈륨층으로부터 제거하는 것은 상기 에피택셜 탄화규소 또는 질화갈륨층의 양면상에 양극성 전력 장치를 제작하는데 특히 유리한 것으로 여겨진다. 그러나, 두꺼운, 예를 들어 350 마이크론 이상의 두께를 갖는 넓은-밴드갭 기판을 상기 에피택셜층으로부터 제거하는 것은 간단한 일이 아니다. 예를 들어 탄화규소 및 질화갈륨 결정은 경질 물질이며, 따라서 이들 기판의 기계적-연마속도는 매우 느릴 것이다. 예를 들어, 탄화규소 또는 질화갈륨 결정 기판의 화학적-기계적 연마는 시간당 단지 수 마이크론의 속도로 진행될 수 있다. 보다 빠른 연마가 가능하지만, 이는 상기 에피택셜 필름상에 기계적 응력을 도입시키고 결국에는 상기 에피택셜 필름을 파괴시킬 수도 있으며, 이는 상기 접근법을 사용하는 가공에 대한 웨이퍼 크기를 제한한다. 더욱이, 상기 구조의 경우, 상기 에피택셜층과 기판의 계면에 상기 기계적 연마 공정을 중지시킬 명백한 '에칭 중지'층이 없다. 또한, 상기 웨이퍼는 상기 에피택셜층 성장 후에 굴곡을 가질 수도 있으며, 따라서 상기 연마 속도가 전체 웨이퍼상에서 균일하지 않을 수도 있다.
더욱이, 탄화규소 기판의 경우, C-면 기판상의 탄화규소의 에피택셜 성장은 Si-면 기판상의 에피텍셜에 비해 간단하지가 않다. 유리하게는, 본 발명에 개시된 가공을 사용하여 상기 탄화규소 기판으로부터 이형(release)된 에피택셜 탄화규소층은 추가의 장치 제작에 사용이 준비된 양질의 C 및 Si 면을 모두 갖는다. 따라서, Si-면 탄화규소 기판상에 탄화규소 필름을 성장시키고 이어서 상기 에피택셜 탄화규소 필름을 상기 기판으로부터 이형시킴으로써, 양질의 C-면 에피택셜층이 장치 제작에 유리하게 수득된다.
본 명세는 (하나 이상의 태양에서) 과도핑된 반도체층, 예를 들어 탄화규소(SiC) 기판을, 예를 들어 전기화학적 가공을 사용하여 상기 과도핑된 반도체층의 다공도를 선택적으로 증가시킴으로써 저-도핑된 에피택셜형으로 성장한 반도체층으로부터 선택적으로 제거하는 기법을 제공한다. 본 발명에 개시된 방법은 유리하게는, 고전압 전력장치, 예를 들어 쇼트키 다이오드, p-i-n 다이오드, IGBT, BJT 등의 제작에 사용될 수 있는 상기 에피택셜형으로 성장한 반도체층의 결정도의 증대를 촉진한다. 더욱이, 상기 저-도핑된, 에피택셜형으로 성장한 반도체층은 상기 에피택셜형으로 성장한 반도체층의 임의의 이용 가능한 결정성면상에 장치를 제작하는데 사용될 수 있다. 추가로, 상기 증가된 다공도의 과도핑된 반도체는 일단 제거되었으면 다양한 목적에, 예를 들어 고도로 효율적인 기체 센서, 분자 필터, 전계 이미터용 전극 등에 사용될 수 있다.
따라서, 일반적으로 기술하자면, 본 발명은 하나 이상의 태양에서 예를 들어 반도체층을 포함하는 다층 구조물을 제공하고, 상기 반도체층은 도판트를 포함하며 증가된 전도도를 갖고; 전기화학적 가공을 사용하여 상기 반도체층의 다공도를 선택적으로 증가시키고, 적어도 부분적으로, 상기 다공도를 선택적으로 증가시킴은 상기 반도체층의 증가된 전도도를 이용하며; 적어도 부분적으로, 상기 다층 구조물로부터 상기 선택적으로 증가된 다공도를 갖는 반도체층을 제거함을 포함하는, 반도체 구조물의 제작을 용이하게 하는 방법을 개시한다.
하나 이상의 실시태양에서, 상기 다공도를 선택적으로 증가시킴은 적어도 부분적으로 상기 반도체층을 양극(anodically) 산화시킴을 포함한다. 예를 들어, 상기 다공도를 선택적으로 증가시킴은 상기 반도체층을 무기산 및 산화 종을 포함하는 전해액 내에서 전기화학적으로 가공하여, 적어도 부분적으로, 상기 반도체층을 선택적으로 양극 산화시킴을 포함할 수 있으며, 상기 반도체층의 도판트는 상기 층의 양극 산화를 증대시켜 상기 반도체층의 다공도를 선택적으로 증가시키고 적어도 부분적으로 상기 반도체층의 상기 다층 구조물로부터의 제거를 촉진한다. 상기 전기화학적 가공은 상기 전해액 및 상기 반도체층을 통해 인가된 전류 밀도를 조절함을 포함할 수 있으며, 이때 상기 선택적으로 증가하는 다공도는 적어도 부분적으로 상기 인가된 전류밀도의 함수이다.
하나 이상의 실행에서, 상기 반도체층은 제1 반도체층이며, 상기 방법은 상기 제1 반도체층의 다공도를 선택적으로 증가시키기 전에 상기 제1 반도체층 위에 제2 반도체층을 에피택셜형으로 성장시킴을 추가로 포함한다. 예로서, 상기 제1 반도체층 및 상기 제2 반도체층은 각각 넓은-밴드갭 반도체 물질을 포함한다. 예를 들어, 상기 제1 반도체층 및 상기 제2 반도체층은 각각 탄화규소 또는 탄화규소 합금을 포함할 수 있다. 한편으로, 상기 제1 반도체층 및 상기 제2 반도체층은 각각 질화갈륨 또는 질화갈륨 합금을 포함할 수 있다.
몇몇 실시태양에서, 상기 제1 반도체층의 증가된 전도도는 제1 전도도일 수 있으며, 상기 제2 반도체층은 제2 전도도를 가질 수 있고, 이때 상기 제1 반도체층의 제1 전도도는 상기 제2 반도체층의 제2 전도도보다 더 크며, 상기 제1 반도체층의 양극 산화는 상기 제1 반도체층의 보다 큰 전도도를 이용하여, 적어도 부분적으로, 상기 제2 반도체층의 다공도의 증가 없이 상기 제1 반도체층의 다공도를 선택적으로 증가시킬 수 있다. 예로서, 상기 제1 반도체층의 제1 전도도는 상기 제2 반도체층의 제2 전도도보다 10배 이상 더 클 수 있다.
하나 이상의 실시태양에서, 상기 다층 구조물의 제공은 상기 반도체층을 반도체 기판으로서 제공함을 포함하며, 이때 상기 다공도를 선택적으로 증가시킴은 적어도 부분적으로 상기 반도체 기판의 제거를 촉진시킨다. 이러한 접근법으로, 상기 방법은 상기 반도체층의 다공도를 선택적으로 증가시키기 전에 상기 반도체층 위에 다층 반도체 장치를 제공함을 추가로 포함할 수 있다. 예로서, 상기 다층 반도체 장치는 다이오드, 예를 들어 p-i-n 다이오드 또는 쇼트키 다이오드이거나 또는 이들을 포함할 수 있다.
하나 이상의 다른 실시태양에서, 상기 다층 구조물의 제공은 반도체 기판 위에 상기 반도체층을 제공함을 포함하며, 상기 다공도를 선택적으로 증가시킴은 상기 반도체 기판의 상기 다층 구조물로부터의 제거를 촉진시킬 수 있다. 또한, 상기 다층 구조물의 제공은 상기 반도체층의 다공도를 선택적으로 증가시키기 전에 상기 반도체층 위에 다층 반도체 장치를 제공함을 포함할 수 있다. 하나 이상의 실행에서, 상기 방법은 상기 다층 구조물을 상기 다층 구조물의 반도체 기판의 제거 전에 지지 기판에 결합시킴을 포함할 수 있다. 하나 이상의 추가의 실시태양에서, 상기 제거는 상기 반도체층을 상기 다층 구조물로부터 단지 부분적으로 제거하여 상기 다층 구조물의 부분으로서 박막화된(thinned) 반도체층을 남김을 포함할 수 있다. 이들 실시태양과 함께, 상기 다층 구조물의 제공은 또한 상기 반도체층 위에 다층 반도체 장치를 제공함을 포함할 수 있다. 또한, 상기 다층 구조물의 제공은 상기 반도체층을 상기 다층 구조물의 반도체 기판으로서 제공함을 포함하며, 이때 상기 박막화된 반도체층은 상기 다층 구조물의 박막화된 반도체 기판이다.
하기에서 도면을 참조하며, 상기 도면은 이해의 용이성을 위해 축척으로 그리지 않고, 도면에서 상이한 도면 전체를 통해 사용된 동일한 도면번호는 동일하거나 유사한 층 또는 소자들을 가리킨다.
언급한 바와 같이, 하나 이상의 태양에서, 본 발명은 과도핑된, 넓은-밴드갭 반도체, 예를 들어 과도핑된, n-형 넓은-밴드갭 반도체(탄화규소 및 질화 갈륨, 및 이들의 합금을 포함한다) 물질을 어떠한 자외선 조명도 없이 전기화학적 에칭(ECE) 공정을 사용하여 다공성으로 제조함으로써, 상기 반도체를 선택적으로 에칭시키는 방법을 개시한다. 상기 ECE 공정에서, 상기 다층 구조물(예를 들어 상이한 전도도의 2개 이상의 층을 갖는 탄화규소 또는 질화규소 웨이퍼를 포함한다)은 작용 전극으로서 제공되며, 예를 들어 백금(Pt) 와이어가 상대-전극으로서 제공된다. 상기 전해질 전지에서, 상기 작용 전극은 양으로 바이어스될 수 있으나; 상기 과도핑된 탄화규소 또는 질화갈륨 기판과 전해질간의 접합은 역-바이어스된다. 인가 전압이 쇼트키 접합부의 파괴 전압보다 큰 경우(예를 들어 5 내지 20 볼트) 전류가 흐를 수 있으며, 상기 과도핑된 탄화규소 또는 질화갈륨 층(들)은 산화물 형성을 통해 선택적으로 다공성으로 되고 후속으로 분리되어 상기 전해질내에 용해된다(하나의 실시태양에서). 이러한 접근법에서, 무기산과 산화제와의 혼합물을 전해질로서 사용할 수 있다. 예를 들어, 상기 전해질로서 산화물-용해산을 사용하는 경우, 탄화규소는 다공성으로 되며 50 내지 100 마이크론 두께(또는 그 이상)의 다공성 탄화규소가 상기 기판으로부터 단층으로서 박리될 수 있다. 하나 이상의 실행에서, 이러한 자가-박리 공정은 격자 불합치로 인한 상기 다공성 탄화규소내 큰 응력 발생과 관련된다. 상기 공정을 예를 들어 실질적으로 모든 고도로 전도성인 넓은-밴드갭 기판 물질이 분리되어 소모될 때까지 반복할 수 있다. 유리하게, 상기 공정은 상기 고도로 전도성인 기판과 에피택셜층(보다 낮은 전도도를 갖는다)의 계면에서 자기-제한된다. 더욱이, 상기 고도로 전도성인 층이 예를 들어 상기 반-절연성 기판 및 저-도핑된 에피택셜층 사이에 매몰되어 있는 경우, 상기 반-절연성 기판 및 저-도핑된 에피택셜층을, 상기 개시된 ECE 공정을 통해 상기 매몰된 전도성층을 다공성으로 만듦으로써 분리시킬 수 있다. 이는 유리하게는 장치 제작을 위한 상기 에피택셜 층(들)의 제거 후에 값비싼 반-절연성 탄화규소 또는 질화갈륨 기판의 잠재적인 재사용을 용이하게 한다.
예로서, 도 1a 내지 1c는 본 발명의 하나 이상의 태양에 따른, 예를 들어 제2 반도체층으로부터 제1 반도체층의 제거(적어도 부분적으로)를 용이하게 하기 위해서 상기 제1 반도체층의 다공도를 전기화학적 가공을 사용하여 선택적으로 증가시키는 공정의 하나의 실시태양을 묘사한다.
도 1a는 본 발명의 하나 이상의 태양에 따른, 반도체 장치, 예를 들어 고-전압 전력 장치(예를 들어 IGBT 또는 BJT 장치, 쇼트키 또는 p-i-n 다이오드 등)의 제작 중 수득된 중간 다층 구조물(100)의 하나의 실시태양을 예시한다. 도시된 바와 같이, 반도체 구조물(100)은 제1 반도체층(102) 및 상기 제1 반도체층(102) 위에 배치된 제2 반도체층(104)을 포함한다. 하나 이상의 실행에서, 제1 반도체층(102)은 더-도핑된, 더-전도성의 n+ 층을 포함하며, 제2 반도체층(104)은 덜-도핑된, 덜-전도성의 n- 층을 포함한다.
보다 특히, 하나 이상의 실시태양에서, 제1 반도체층(102)은 반도체 기판, 예를 들어 벌크 반도체 물질일 수 있다. 예를 들어, 제1 반도체층(102)은 넓은-밴드갭 반도체 물질, 예를 들어 III-V 및/또는 II-VI 화합물(예를 들어 탄화규소(SiC), 질화갈륨(GaN) 등)이거나 또는 이를 포함할 수 있으며, n-형 도판트 또는 p-형 도판트로 도핑될 수 있다. 본 발명에 사용되는 바와 같이, 넓은-밴드갭 반도체 물질은 약 1 eV 초과의 밴드갭 에너지를 갖는 반도체 물질을 지칭함에 유의한다. 단지 예로서, 제1 반도체 층(102)은 고-전도성 n+ 반도체층(102)(한편으로 본 발명에서 상기 실행에 따라 n+ 기판(102) 또는 n+ 층(102)으로 지칭된다)을 생성시키기 위해서 고농도의 n-형 도판트가 주입된 것으로 가정된다. n-형 도핑은 예를 들어 고유(도핑되지 않은) 반도체 물질에의 n-형 도판트 불순물의 첨가를 지칭함에 유의한다. 상기 불순물은 보다 많은 전자를 상기 고유 물질에 제공하며, 이는 부분적으로 상기 도핑된 반도체층의 전기 전도도를 한정한다. 가능한 n-형 도판트의 예는 (예를 들어) 인, 비소 또는 안티몬을 포함한다. 일례로, 탄화규소 반도체층에, 예를 들어 하나 이상의 이온 주입 공정(들) 및/또는 확산 공정(들)을 사용하여 n-형 도판트를 주입하여 상기 n+ 기판(102) 내에 목적하는 농도의 n-형 도판트를 제공할 수 있다. 특정한 예에서, n+ 기판(102) 내에 주입된 n-형 도판트의 농도는 약 1017 원자/㎤ 이상일 수 있으며, 이는 언급된 바와 같이 상기 기판의 전기 전도도를 증가시킨다. 상기 n+ 기판(102)의 두께는 제2 반도체층(104), 및 몇몇 실시태양에서 후속의 장치 가공 중 형성되는 추가의 반도체 장치층에 구조적 안정성을 제공하기에 충분하다. 일례로, 상기 n+ 기판(102)의 두께는 약 300 내지 600 마이크론, 또는 그 이상의 범위이내일 수 있다. 한편으로, 특정한 용도에 요구되는 경우 상기 기판에 p-형 도판트를 주입하여 고-전도성 p+ 기판을 생성시킬 수도 있음에 유의한다.
언급된 바와 같이, 다층 구조물(100)은 또한 상기 예에서 제2 반도체층(104)을 포함하며, 상기 층은 n+ 기판(102) 위에서 에피택셜형으로 성장하거나 또는 침착될 수 있다. 예를 들어, 하나 이상의 실시태양에서, 제2 반도체층(104)은 에피택셜형 단결정성 반도체층일 수 있다. 상기 제2 반도체층(104)의 물질은 상기 n+ 기판(102)의 물질과 유사할 수 있으며, 다양한 에피택셜 성장 공정, 예를 들어 초고 진공 화학적 증착(UHV-CVD), 분자선 에피택시(MBE) 등에 의해 형성될 수 있다(예를 들어). 더욱이, 제2 반도체층(104)에 또한 n-형 도판트를, 보다 낮은 농도로, 주입하여 더 낮은-전도성의 n- 반도체층(한편으로 본 발명에서 n- 에피층(104)이라 칭한다)을 생성시킬 수 있음에 유의한다. 예로서, 상기 n- 에피층(104) 내에 주입된 n-형 도판트의 농도는 약 1016 원자/㎤ 이하일 수 있으며, 이는 언급된 바와 같이 상기 n- 에피층(104)의 전도도를 한정한다. 따라서 당해 분야의 숙련가는 n+ 기판(102)이 n- 에피층(104)에 비해 n-형 도판트로 과도핑됨을 알 것이다, 예를 들어 n+ 기판(102)의 전도도는 n- 에피층(104)의 전도도의 약 10배 이상 더 크다(예로서).
도 1b에 예시된 바와 같이, 다층 구조물(100) 및 특히 n+ 기판(102)에 본 발명의 하나 이상의 태양에 따라 전기화학적 가공을 가할 수 있다. 예로서, n+ 기판(102)의 전기화학적 가공을 예를 들어 전기화학 전지(106), 및 특히 다층 구조물(100)이 전도성 전극(108)과 함께 침지되거나 또는 적어도 부분적으로 잠기는 양극 전지 내에 배치된 전해액(107)을 사용하여 수행할 수 있다. 하나의 실시태양에서, n+ 기판(102) 및 n- 에피층(104)을 포함하는 다층 구조물(100)은 작용 전극으로서 제공되는 반면 전도성 전극(108)(예를 들어 백금과 같은 금속이거나 또는 상기를 포함할 수도 있다)은 상대 전극으로서 제공됨에 유의한다. 하나의 실시태양에서, 전해액(107)은 전기가 관통할 수 있는 액체일 수 있으며 무기산 및 산화 종을 포함할 수 있다. 구체적인 예로, 상기 무기산은 산, 예를 들어 불화수소산(HF)(SiL 또는 GaN 제거의 경우), 또는 염산(HCl)(GaN 제거의 경우)이거나 또는 상기를 포함할 수 있는 반면, 산화 종은 산소-함유 산화제, 예를 들어 과산화 수소(H2O2) 또는 질산 칼륨(KNO2)이거나 또는 상기를 포함할 수 있다. 다층 구조물(100)을 예를 들어 전원 장치(110)를 사용하여 전도성 전극(108)에 전기 접속시킬 수 있으며, 상기 전원 장치는 상기 구조물 및 특히 n+ 기판(102)을, n+ 기판(102)이 양극 에칭될 수 있도록 상기 전도성 전극(108)에 대해 목적하는 바이어스 전압으로 바이어스시킨다.
예로서, n+ 기판(102)을 함유하는 다층 구조물(100)을 전원 장치(110)에 의해 양으로 바이어스시킬 수 있는 반면, n+ 기판(102)과 전해액(107) 사이의 접합은 역으로 바이어스된다. 인가 전압이 쇼트키 접합의 파괴 전압보다 큰 경우, 전류는 예를 들어 전해액(107)에서 n+ 기판(102)으로의 방향일 수 있으며, 이는 상기 기판의 노출면을 양극 산화시킬 수 있다. 이어서 일례로 n+ 기판(102)이 n+ 탄화규소층이라고 가정할 때, n+ 기판(102)의 노출면이 산화되어 산화규소 및 이산화 탄소를 형성시킬 수 있다. 상기와 같은 산화는 유리하게는, 예를 들어 쇼트키 다이오드 효과로 인한 이동성 캐리어의 고갈로 인해 n+ 기판(102) 표면의 다공도를 증가시킨다. 상기에 논의된 바와 같이, n- 에피층(104)의 전도도에 비해 n+ 기판(102)의 보다 큰 전도도는 전류가 상기 기판을 통해 선택적으로 통과되게 하여, n- 에피층(104)의 다공도를 변화시키거나 현저하게 변화시키지 않으면서 n+ 기판(102)의 다공도를 변화시킴에 주목한다. 하나 이상의 실시태양에서, 상기 n+ 기판(102)의 산화된 표면의 두께는 전해액(107)을 통해 인가된 전류 밀도를 조절함으로써 조절될 수 있음에 유의한다. 이는 차례로 상기 산화된 표면의 다공도 증가의 조절을 용이하게 하며, 이때 상기 n+ 기판(102)의 증가하는 다공도는 적어도 부분적으로 상기 전해액을 통해 인가된 전류밀도의 함수이다. 하나 이상의 실행에서, 상기 인가된 전류밀도는 .1 A/㎠ 내지 1 A/㎠, 또는 그 이상의 범위일 수 있다.
언급된 바와 같이, n+ 기판(102)의 전기화학적 가공은 예를 들어 상기 n+ 기판(102)의 산화된 부분과 산화되지 않은 부분간의 격자 불합치로 인해 상기 n+ 기판(102)의 산화된 다공성 표면/층 내에 고유 응력을 유도할 수 있다. 상기 산화된 다공성 표면내의 고유 응력은 목적하는 임계값에 도달하여, 예를 들어 상기 n+ 기판(102)의 산화되지 않은 부분으로부터 상기 산화된 다공성층을 박리시키고, 하나 이상의 실시태양에서, 후속으로 전해액(107) 중에 용해시킬 수 있다. 상기 n+ 기판의 산화되지 않은 부분으로부터의 상기 산화된 다공성 부분의 제거속도는 공정 매개변수들, 예를 들어 인가된 전류밀도, 상기 전해액 중의 무기산의 농도 및/또는 산화 시간에 따라 변할 수 있지만, 일례로 상기 산화된 다공성 부분의 제거속도는 약 200 ㎛/시간 이상일 수 있고, 이는 화학적-기계적 연마 접근법을 사용하는 기판 제거보다 현저하게 더 빠르다. 또한, 상기 산화된 다공성 부분의 다공도 및 박리를 증가시키기 위한 상기 n+ 기판의 전기화학적 가공을 1회 이상의 반복 주기로, 예를 들어 상기 n+ 기판이 완전히 소모되고/되거나 상기 산화된 다공성 n+ 기판이 임계 두께에 도달할 때까지 계속하여, 도 1c에 묘사된 바와 같이 상기 다공성 n+ 기판(102')이 n- 에피층(104)으로부터 완전히 제거되게 할 수도 있음에 주목한다. 일례로, 상기 다공성 n+ 기판(102')의 임계 두께는 약 50 내지 100 ㎛, 또는 그 이상의 범위내에 있을 수 있다. 묘사된 바와 같이, 상기 n- 에피층(104)은 상기 n+ 기판의 전기화학적 가공 동안 영향을 받지 않은 채로 남아, 예를 들어 독립적인 에피택셜형으로 성장한 n- 에피층(104)을 생성시킴에 주목한다. 유리하게, 상기 독립적인 n- 에피층(104)을 사용하여 n- 에피층(104)의 임의의 이용 가능한 결정성 표면(예를 들어 탄화규소 물질의 Si- 또는 C-면, 또는 질화갈륨 물질의 Ga- 또는 N-면)상에 향상된 반도체 장치, 예를 들어 전자 장치 또는 압전 장치를 제작할 수도 있다. 추가로, 상기 독립적인 에피택셜형으로 성장한 n- 에피층(104) 자체를 반도체 기판으로서 사용하여, 본 발명에 논의된 바와 같은 고-전압 전력 장치, 예를 들어 p-i-n 다이오드, 쇼트키 다이오드, IGBT 장치 등을 제작할 수도 있다. 상기와 같은 용도에서, 보다 박막의 반도체 기판층은 유리하게는 상기 고-전력 장치(들)의 작동 중에 보다 양호한 열 소산을 촉진할 수도 있다. 더욱 또한, 상기 다공성 n+ 기판(102')을 유리하게는 다른 용도, 예를 들어 고도로 효율적인 기체 센서, 분자 필터, 전계 이미터용 전극 등에 재사용할 수도 있다.
다른 예로서, n+ 기판(102) 및 n- 에피층(104)을 포함한 다층 구조물(100)을 도 2의 전기화학 공정 조립체에 묘사된 바와 같이, 캐리어 기판(112)상에 적재할 수도 있다. 예시된 바와 같이, 비-전도성 금속, 예를 들어 인듐 등을 포함하거나 또는 상기로 제작될 수도 있는 캐리어 기판(112)을 받침대(114)(예를 들어 금속 기판, 예를 들어 황동 기판)상에 위치시키고 다층 구조물(100)이 전해액(107)내에 침지되거나 또는 적어도 부분적으로 잠기도록 전기화학 전지(106)에 도입시킬 수 있다. 상기 반도체층이 n+ 탄화규소 기판 및 n- 탄화규소 에피층이라고 가정할 때, 일례로, 상기 전해액은 약 90 ㎖의 산화 종, 예를 들어 과산화 수소(H2O2) 중의 약 10 ㎖의 무기산, 예를 들어 HCl을 포함할 수 있다. 추가로, 상기 전기화학적 가공 도중 임의의 노출된 표면을, 예를 들어 불활성 보호 물질(116), 예를 들어 왁스 또는 다른 적합한 보호 물질내에 받침대(114)를 캡슐화함으로써 바람직하지 못한 에칭으로부터 보호하도록 주의를 기울일 수도 있다.
언급된 바와 같이, 상기 묘사된 다층 구조물을, n+ 기판(102)이 본 발명에 개시된 바와 같이 양극 산화되고 에칭될 수 있도록, 전도성 전극(108)에 대해, 예를 들어 전원 장치(110)를 사용하여 상기 전도성 전극(108)에 전기접속시켜 상기 다층 구조물 및 특히 n+ 기판(102)을 목적하는 바이어스 전압으로 바이어스시킬 수 있다. 하나의 실시태양에서, 목적하는 전류 밀도 인가시, 상기 다층 구조물의 전기화학적 가공은 n+ 기판(102)의 노출면을 양극 산화시키며, 이는 n- 에피층(104)을 향해 계속 진행하여, 상기 n- 에피층(104)의 다공도를 변화시키고/시키거나 상기 다공도에 영향을 미치지 않으면서, n+ 기판(102) 및 n- 에피층(104)의 계면에서 종결된다. 도 3에 도시된 전류 밀도 - 전압 프로파일에 의해 입증되는 바와 같이(여기에서 수직축은 전류 밀도(A/㎝2)를 나타내고 수평축은 인가 전압(V)을 나타낸다), 적합한 전류 밀도(예를 들어 약 0.1 Amp 또는 0.2 Amp)의 확립시, 상기 다층 구조물은 양극 산화를 겪어 다공성 n+ 기판(102)의 산화 및 에칭을 생성시킨다. 도 3에서, 곡선 A는 전해액을 통해 초기에 인가된 전류 밀도를 묘사하고, 곡선 B는 n+ 기판(102)이 소모된 후에 현저하게, 예를 들어 0에 가깝게 감소하는 전류 밀도를 묘사하며, 이는 상기 에칭 공정이 n+ 기판(102) 및 n- 에피층(104)의 계면에서 자기-제한성이고 상기 n+ 기판(102)의 증가하는 다공도는 상기 전해액을 통해 인가된 전류 밀도의 함수임을 가리킨다.
예로서, 도 4a 내지 4g는 본 발명에 개시된 가공을 (부분적으로) 이용하는, 다층 반도체 장치, 예를 들어 p-i-n 다이오드를 포함하는 반도체 구조물의 제작 공정의 한 실시태양을 묘사한다.
도 4a에 관하여, 다층 구조물(400)은 처음에는 상술한 공정 흐름의 도 1a의 구조물(100)과 유사하거나 동일하게 예시된다. 간단히, 구조물(400)은 n+ 기판(102) 및 n- 에피층(104)을 포함한다. 언급된 바와 같이, n+ 기판(102) 및 n- 에피층(104)은 도 1a 내지 1c와 관련하여 상술한 바와 같은 반도체 물질이거나 또는 상기 물질을 포함할 수 있다. 예로서, n+ 기판(102)은 n-형 도판트로 도핑되어 n+ 탄화규소층을 생성시키는 반도체층(예를 들어 탄화규소)이거나 또는 상기 층을 포함할 수 있다. 특정한 예에서, n+ 기판(102)내에 주입된 n-형 도판트의 농도는 약 1017 원자/㎤ 또는 그 이상일 수 있다. 추가로, n- 에피층(104)은 에피택셜형으로 성장하였고 예를 들어 n-형 도판트로 덜 도핑되어 보다 낮은-전도성의 n- 반도체층을 생성시킨 반도체층(예를 들어 탄화규소)이거나 또는 상기 층을 포함할 수 있다. 예를 들어, 상기 n- 에피층(104)은 도 1a 내지 1c와 관련하여 상술한 바와 같이, 예를 들어 n+ 기판(102) 상에서 에피택셜형으로 성장하거나 침착될 수 있으며 상기 중에 주입된 n-형 도판트의 농도는 약 1016 원자/㎤일 수 있다.
도 4b는 도 4a의 다층 구조물을 예시하며, 이때 다층 반도체 장치(410)가 n- 에피층(104) 상에 제공되어 있다. 일례로, 다층 반도체 장치(410)는 p-i-n 다이오드일 수 있으며 도핑되지 않고/않거나 저-전도성인 반도체층에 의해 분리된, 상이한 전도도 및/또는 도판트를 갖는 하나 이상의 반도체층을 포함하여 p-i-n 다이오드 구조물을 형성시킬 수 있다. 묘사된 바와 같이, 다층 반도체 장치(410)는 예를 들어 옴 접촉층(412), 옴 접촉층(412) 위에 배치된 드리프트층(414), 및 드리프트층(414) 위에 배치된 옴 접촉층(416)을 포함할 수 있다. 상기 다층 반도체 장치(410)의 층들의 물질은 n+ 기판(102) 및 n- 에피층(104)의 물질과 유사하거나 동일할 수 있으며 다양한 에피택셜 성장 공정, 예를 들어 분자선 에피택시(MBE), 초고 진공 화학적 증착(UHV-CVD) 등에 의해 형성될 수 있다(예를 들어). 상기 묘사된 층들(412),(414),(416)의 두께는 사용되는 제작 공정 및 생성되는 다이오드의 목적하는 기능성에 따라 변할 수 있다. 일례로, n- 에피층(104)이, 유리하게는 상기 p-i-n 다이오드의 하나 이상의 고-전도성 반도체층(412),(416)을 본 발명에 개시된 전기화학적 에칭 가공 중 에칭되는 것으로부터 보호함을 촉진하는 중지층으로서 제공될 수 있음에 유의한다.
하나 이상의 특정한 실시태양에서, 옴 접촉층(412)[예를 들어 넓은-밴드갭 반도체 물질(예를 들어 탄화규소(SiC), 질화갈륨(GaN))을 포함하거나 또는 이들로 제작될 수 있다]을 n- 에피층(104) 위에서 에피택셜형으로 성장시키거나 또는 침착시키고, n-형 도판트(들)를 주입하여 고-전도성 n+ 옴 접촉층(412)을 생성시킬 수 있다. 드리프트층(414)을 옴 접촉층(412) 위에서 에피택셜형으로 성장시키거나 침착시킬 수 있다. 이해되는 바와 같이, 상기 드리프트층은 상기 p-i-n 다이오드의 드리프트 영역으로서 제공되며, 따라서 옴 접촉층(412),(416)에 비해 도판트, 예를 들어 n-형 도판트 및/또는 p-형 도판트로 가볍게 도핑될 수 있다. 한편으로, 드리프트층(414)은 상기 p-i-n 다이오드 구조물의 고유 영역일 수 있으며, 따라서 실질적으로 도핑되지 않거나 또는 무심코 도핑된 반도체층일 수 있다. 추가로, 옴 접촉층(416)(예를 들어 옴 접촉층(412)의 전도도와 상이한 전도도를 갖는다)을 드리프트층(414) 위에서 에피택셜형으로 성장시키거나 또는 침착시킬 수 있다. 예로서, 및 언급된 바와 같이, 옴 접촉층(412)에 n-형 도판트를 주입할 수 있는 반면, 옴 접촉층(416)은 p-형 도판트로 도핑시킬 수 있으며, 이와 역도 가능하다.
도 4c는 접촉층(418)이 다층 반도체 장치(410) 위에 제공된 후의 도 4b의 반도체 구조물을 예시한다. 접촉층(418)은 옴 접촉층(416)에 대한 옴 접촉부로서 제공되며, 금속, 예를 들어 탄탈륨, 텅스텐, 또는 이들의 조합 또는 합금을 포함하거나 또는 이들로 제작될 수 있다. 하나의 실시태양에서, 접촉층(418)을 하나 이상의 가공 기법, 예를 들어 스퍼터링, 증발 등을 사용하여 형성시킬 수 있다.
하나 이상의 실행에서, 다층 구조물(400)을 뒤집어, 예를 들어 적합한 결합 물질(420)을 사용하여 지지 기판(422)에 적재한다. 예로서, 지지 기판(422)은 예를 들어 황동, 구리, 알루미늄, 또는 금속 합금, 예를 들어 질화 알루미늄(AIN) 등으로 제작된 금속 기판일 수 있으며, 결합 물질(420)은 예를 들어 결합 금속, 예를 들어 접촉층(418)에의 지지 기판(422)의 결합을 촉진하는 결합 금속, 예를 들어 인듐일 수 있다.
본 발명에 개시되는 바와 같이, 다층 구조물(400) 및 특히 n+ 기판(102)에 전기화학적 가공을 가하여, 상술한 바와 같이 전기화학 전지 내에 배치된 전해액내에서 상기 n+ 기판을 양극 산화시킨다. 언급한 바와 같이, 상기 전기화학적 가공은 유리하게는 상기 n+ 기판(102)의 다공도를 양극 산화에 의해 선택적으로 증가시키는 것을 촉진하며, 상기 양극 산화는 상기 n+ 기판(102)을 상기 다층 구조물로부터 제거하여, 예시된 다공성 n+ 기판(102')(도 4e에 묘사됨)뿐만 아니라 나머지 다층 구조물(400)을 생성시킨다. 일례로, n- 에피층(104)은 상기 전기화학적 가공 중에 에칭 중지층으로서 작동하며 상기 다층 반도체 장치(410)의 보다 높은-전도성 반도체층의 보호를 촉진함에 유의한다. 언급된 바와 같이, 상기 다공성 n+ 기판(102')을 경우에 따라, 유리하게는 다른 용도에, 예를 들어 고도로 효율적인 기체 센서, 분자 필터 및/또는 전자선 이미터용 전극의 제작에 재사용할 수도 있다.
도 4f에 도시되는 바와 같이, n- 에피층(104)(도 4e)을 제거하여 상기 예시된 독립적인 다층 장치 구조물을 남길 수 있다. 예로서, 상기 n- 에피층을 화학적-기계적 연마, 또는 (하나의 실시태양에서) 에칭 중지로서 다층 반도체 장치(410)의 옴 접촉층(412)을 사용하는 하나 이상의 에칭 공정, 예를 들어 반응성 이온 에칭(RIE)을 사용하여 제거할 수 있다. 하나 이상의 리소그래픽 공정을 후속적으로 수행하여 상기 노출된 옴 접촉층(412)을 패턴화하고, 도 4g에 묘사된 바와 같이 그 위에 접촉 구조물(424)을 형성시킬 수 있다. 접촉 구조물(424)은 옴 접촉층(412)에 대한 옴 접촉부로서 제공되며, 금속, 예를 들어 탄탈륨, 텅스텐 또는 이들의 조합 또는 합금을 포함하거나 또는 이들로 제작될 수 있다.
추가의 예로서, 도 5a 내지 5f는 본 발명에 개시된 가공을 이용하는(부분적으로), 다층 반도체 장치, 예를 들어 쇼트키 다이오드를 포함하는 반도체 구조물의 제작 공정의 한 실시태양을 묘사한다.
도 5a에 관하여, 다층 구조물(500)은 처음에는 상술한 공정 흐름의 도 1a의 구조물(100)과 유사하거나 동일하게 예시된다. 간단히, 구조물(500)은 n+ 기판(102) 및 그 위에 배치된 n- 에피층(104)을 포함한다. 언급된 바와 같이, n+ 기판(102) 및 n- 에피층(104)은 도 1a 내지 1c와 관련하여 상술한 바와 같은 반도체 물질이거나 또는 상기 물질을 포함할 수 있다. 예로서, n+ 기판(102)은 n-형 도판트로 도핑되어 n+ 탄화규소층을 생성시킨 반도체층(예를 들어 탄화규소)이거나 또는 상기 층을 포함할 수 있다. 특정한 예에서, n+ 기판(102)내에 주입된 n-형 도판트의 농도는 약 1017 원자/㎤ 또는 그 이상일 수 있다. 추가로, n- 에피층(104)은 에피택셜형으로 성장하였고 예를 들어 n-형 도판트로 덜 도핑되어 보다 낮은-전도성의 n- 반도체층을 생성시킨 반도체층(예를 들어 탄화규소)을 포함하거나 또는 상기 층으로 제작될 수 있다. 예를 들어, 상기 n- 에피층(104)을 도 1a 내지 1c와 관련하여 상술한 바와 같이, 예를 들어 n+ 기판(102) 상에서 에피택셜형으로 성장시키거나 침착시킬 수 있으며 상기 중에 주입된 n-형 도판트의 농도는 약 1016 원자/㎤일 수 있다.
도 5b에 예시된 바와 같이, 추가적인 반도체층(512)을 n- 에피층(104) 위에서 임의로 에피택셜형으로 성장시키거나 또는 침착시켜, 예를 들어 다층 반도체 장치(510), 예를 들어 쇼트키 다이오드를 한정할 수 있다. 상기 반도체층(512)의 물질은 n- 에피층(104)의 물질과 유사하거나 또는 동일할 수 있으며, 상기 층은 다양한 에피택셜 성장 공정, 예를 들어 MBE, UHV-CVD 등에 의해 형성될 수 있다(예를 들어). 추가로, (하나 이상의 실시태양에서) 반도체층(512)에 예를 들어 n-형 도판트를 주입하여 고-전도성 n+ 에피층을 생성시킬 수 있으며, 이때 상기 층은 n- 에피층(104)의 전도도보다 실질적으로 더 큰 전도도를 가짐에 유의한다. 또한, 상기 예에서, 상기 다층 반도체 장치(510)는 상기 장치의 부분으로서 n- 에피층(104)을 포함함에 유의한다.
도 5c는 접촉층(514)이 다층 반도체 장치(510) 위에 제공된 후의 도 5b의 다층 구조물(500)을 예시한다. 접촉층(514)은 반도체 장치(512)에 대한 옴 접촉부로서 제공될 수 있으며, 금속, 예를 들어 탄탈륨, 텅스텐, 또는 이들의 조합 또는 합금을 포함하거나 또는 이들로 제작될 수 있다. 하나의 실시태양에서, 접촉층(514)을 하나 이상의 가공 기법, 예를 들어 스퍼터링, 증발 등을 사용하여 형성시킬 수 있다.
도 4a 내지 4g와 관련하여 상술한 가공과 유사하게, 다층 구조물(500)을 뒤집어, 예를 들어 적합한 결합 물질(420)을 통해 지지 기판(422)에 적재할 수 있다. 하나 이상의 실행에서, 지지 기판(422)은 황동, 구리, 알루미늄 기판, 또는 금속 합금 기판, 예를 들어 질화 알루미늄 기판과 같은 금속 기판을 포함할 수 있으며, 결합 물질(420)은 예를 들어 지지 기판(422)을 상기 반도체 구조물의 접촉층(514)에 결합시키는 비-전도성 금속, 예를 들어 인듐일 수 있다.
일단 상기 구조물이 지지 기판(422)에 결합되면, 도 1a 내지 1c와 관련하여 상술한 바와 같이, 전기화학적 가공을 사용하여 전해액내에서 적어도 부분적으로 n+ 기판(102)을 양극 산화시킬 수 있다. 상기 n+ 기판(102)의 양극 산화는 상기 기판의 다공도를 선택적으로 증가시키며, 차례로 이는 상기 다층 구조물(500)로부터 다공성 n+ 기판(102')(도 5e)의 제거를 촉진한다.
도 5f에 예시되는 바와 같이, 쇼트키 접촉부(520)를, 예를 들어 역 저지 전압을 극대화하고 생성된 쇼트키 다이오드의 순방향 전압 강하를 최소화하기 위해서 노출된 n- 에피층(104) 위에 임의로 형성시킬 수도 있다. 쇼트키 접촉층(520)은 저-전도성 n- 에피층(104)과 금속 대 반도체 계면을 형성하여, 쇼트키 접합을 생성시킨다. 쇼트키 접촉부(520)는 하나 이상의 저-일함수 금속, 예를 들어 알루미늄(Al), 티타늄(Ti), 몰리브데늄(Mo) 또는 금(Au)을 포함하거나 또는 이들로 제작될 수 있다.
예로서, 도 6a 내지 6c는 본 발명의 하나 이상의 태양에 따른, 반도체 기판과 에피택셜형으로 성장한 층의 분리를 용이하게 하기 위해 반도체층의 다공도를 선택적으로 증가시키는 공정의 또 다른 실시태양을 묘사한다.
도 6a에 관하여, 예를 들어 본 발명에 개시된 바와 같은 고-전압 전력 장치의 제작 공정에 사용될 수 있는 다층 구조물, 일반적으로(600)으로 나타낸 구조물의 하나의 실시태양을 묘사한다. 예시된 바와 같이, 다층 구조물(600)은 반도체 기판(601), 예를 들어 벌크 반도체 물질; 예를 들어 벌크 실리콘 웨이퍼를 포함한다. 또 다른 예로서, 반도체 기판(601)은 임의의 규소-함유 기판, 예를 들어 비제한적으로 단결정 Si, 다결정성 Si, 비결정성 Si 기판 등을 포함할 수 있으며, 특정한 용도에 대해 요구되는 경우, 저-도핑된 n-형 또는 p-형 물질일 수 있다.
도시된 바와 같이, 다층 구조물(600)은 박막 n+ 층(102), 및 그 위에 배치된 n- 에피층(104)을 추가로 포함한다. 언급된 바와 같이, n+ 층(102) 및 n- 에피층(104)은 도 1a 내지 1c와 관련하여 상술한 바와 같은 반도체 물질이거나 또는 상기 물질로 제작될 수 있다. 예로서, n+ 층(102)은 반도체층(예를 들어 탄화규소 또는 질화갈륨)일 수 있거나 또는 상기층을 포함하고, 반도체 기판(601) 상에 에피택셜형으로 성장하거나 침착될 수 있다. 상기 n+ 층(102)의 두께는 사용되는 제작 공정 및 목적하는 기능성에 따라 변할 수 있지만, 하나의 실시태양에서 n+ 층(102)은 약 10 내지 30 ㎛ 범위 이내의 두께를 갖는 박막 반도체층으로서 형성될 수 있다(상기 웨이퍼층의 테두리(들)로의 전류 흐름을 촉진시킨다). 일례로, n+ 층(102) 내에 주입된 n-형 도판트의 농도는 약 1017 원자/㎤ 이상일 수 있다. 더욱이, n- 에피층(104)은, 에피택셜형으로 성장되었고 예를 들어 n-형 도판트로 덜 도핑되어 보다 낮은-전도성의 n- 반도체층을 생성시킨 반도체층(예를 들어 탄화규소 또는 질화갈륨)을 포함하거나 또는 상기로 제작될 수 있다. 예를 들어, 상기 n- 에피층(104)을 에피택셜형으로 성장시키거나 또는 n+ 층(102) 위에 침착시킬 수 있으며, 상기 중에 주입된 n-형 도판트의 농도는 도 1a 내지 1c와 관련하여 상술한 바와 같이, 약 1016 원자/㎤ 이하일 수 있다.
도 6b에 예시된 바와 같이, 다층 구조물(600)에, 부분적으로, 상술한 바와 같은 전기화학 전지내에 배치된 전해액을 사용하는 본 발명에 개시된 바와 같은 전기화학적 가공을 가할 수 있다. 예로서, 상기 다층 구조물의 전기화학적 가공은 상술한 바와 같이, 유리하게는 n+ 층(102)의 선택적 양극 산화를 촉진시켜 상기 층의 다공도를 선택적으로 증가시킨다. 차례로 이러한 선택적으로 증가된 다공도는 반도체 기판(601)과 n- 에피층(104)(도 6c에 묘사된 바와 같이)이 n+ 층(102)과의 그들 각각의 계면을 따라(도 6b) 상기 다층 구조물로부터 분리되는 것을 촉진시킨다. 하나 이상의 실행에서, n+ 층(102)의 두께는 생성되는 산화된 다공성 층이 추가의 용도를 위해 회수될 수 없을 정도로 충분히 얇을 수 있으며, 이때 분리된 층은 전해액(107) 내에 용해됨에 유의한다. 논의된 바와 같이, n+ 층(102)의 양극 산화 속도는 공정 매개변수, 예를 들어 인가된 전류 밀도 및/또는 산화 시간에 따라 변할 수 있으며, 경우에 따라, 상기 공정 매개변수들을 반도체 기판(601)과 n- 에피층(104) 사이에 샌드위치된 n+ 층(102)을 완전히 산화시키도록 선택하거나 연장시킬 수 있다. 유리하게, 상기 공정에 의해, 반도체 기판(601)을 추가의 반복된 에피택셜 성장 공정에 재사용할 수도 있다.
예로서, 도 7a 내지 7f는, 부분적으로 도 6a 내지 6c와 관련하여 상술한 가공을 사용하는, 쇼트키 다이오드와 같은 반도체 구조물의 제작 공정의 하나의 실시태양을 묘사한다. 이에 관하여, 도 7a 내지 7f는 쇼트키 다이오드 제작의 일례를 묘사하지만, 상기 개시된 가공을 당해 분야의 숙련가에 의해 다른 다층 반도체 장치, 예를 들어 다른 다이오드 구조물, 예를 들어 p-i-n 다이오드, 또는 트랜지스터 구조물, 예를 들어 IGBT 또는 BJT의 제작에 사용할 수도 있음에 유의한다. 쇼트키 다이오드의 제작을 위해 도 7a 내지 7f에 묘사된 예시적인 공정을 단지 예로서 나타낸다.
도 7a에 관하여, 다층 구조물(700)은 처음에는 도 6a의 다층 구조물(600)과 유사하거나 또는 동일하게 예시된다. 다층 구조물(700)은 반도체 기판(601), 반도체 기판(601) 위에 배치된 박막 n+ 층(102), 및 n+ 층(102) 위에 배치된 n- 에피층(104)을 포함한다. 언급된 바와 같이, 상기 묘사된 층들의 물질은 도 6a와 관련하여 상술한 바와 같은 반도체 물질이거나 또는 상기 물질을 포함할 수 있다.
다층 반도체 장치(710)를, n- 에피층(104) 위에 추가적인 반도체층(712)을 제공함으로써 형성시킬 수 있다. 이러한 추가적인 반도체층(712)을 임의로 n- 에피층(104)상에서 에피택셜형으로 성장시키거나 또는 침착시켜, 예를 들어 쇼트키 다이오드의 한정을 용이하게 할 수 있다. 상기 반도체층(712)의 물질은 반도체층(512) (도 5b)의 물질과 유사하거나 또는 동일할 수 있으며, 상술한 침착 공정들 중 어느 하나를 사용하여 형성시킬 수 있다. 반도체층(712) 및 n- 에피층(104)은 함께 다층 반도체 장치(710)의 일례를 한정한다. 경우에 따라, 반도체층(712)은 예를 들어 n- 에피층(104)의 전도도보다 실질적으로 더 큰 전도도를 갖는 고-전도성 n+ 에피층을 생성시키는 n-형 도판트를 포함할 수도 있다.
도 7c는 다층 반도체 장치(710) 위에 접촉층(712) 제공 후의 도 7b의 다층 구조물을 예시한다. 접촉층(714)은 예를 들어 반도체층(712)에 옴 접촉부로서 제공될 수 있으며, 접촉층(514)(도 5c)의 물질과 유사할 수 있고, 예를 들어 접촉층(514)에 대해 상기에 언급된 침착 공정들 중 하나를 사용하여 형성시킬 수 있다.
도 7d에 예시된 바와 같이, 상술한 가공과 유사하게, 다층 구조물(700)을 뒤집어, 예를 들어 상술한 바와 같은 결합 물질(420)을 사용하여 지지 기판(422)에 적재한다. 하나 이상의 실행에서, 지지 기판(422)은 예를 들어 황동, 구리, 알루미늄, 또는 금속 합금, 예를 들어 질화 알루미늄(AIN)을 포함하거나 또는 이들로 제작될 수 있다. 결합 물질(420)은 결합 금속, 예를 들어 비-전도성 결합 금속, 예를 들어 인듐일 수 있다.
상기 다층 구조물에 부착된 지지 기판(422)과 함께, 전기화학적 가공을 사용하여 n+ 층(102)의 다공도를 선택적으로 증가시켜, 도 7e에 예시된 바와 같이 및 도 6a 내지 6c와 관련하여 상술한 바와 같이 상기 다층 구조물(700)로부터 반도체 기판(601)의 분리를 촉진시킬 수 있다. 언급된 바와 같이, n+ 층(102)의 두께를, 상기 다공성 층이 일단 산화되었으면 전기화학적 가공 중에 전해액내에 용해될 수 있기에 충분히 얇도록 선택할 수 있다.
경우에 따라, 쇼트키 접촉부(720)(도 7f)를, 예를 들어 역 저지 전압을 극대화하고 생성된 쇼트키 다이오드의 순방향 전압 강하를 최소화하기 위해서 노출된 n- 에피층(104) 위에 임의로 형성시킬 수도 있다. 상기 쇼트키 접촉부(720)의 물질 및 형성 공정은 도 5f에 관하여 상술한 쇼트키 접촉부(520)의 물질 및 형성 공정과 유사할 수 있다.
추가적인 예로서, 도 8a 내지 8c는 본 발명의 하나 이상의 태양에 따른, 상기 반도체 기판의 부분적인 박막화를 촉진하기 위해 반도체 기판의 다공도를 선택적으로 증가시키는 공정의 하나의 실시태양을 묘사한다.
도 8a에 관하여, 상술한 도 1a의 구조물(100)과 유사하거나 또는 동일한 다층 구조물(800)을 예시한다. 간단히, 다층 구조물(800)은 n+ 기판(102) 및 그 위에 배치된 n- 에피층(104)을 포함한다. 언급된 바와 같이, n+ 기판(102) 및 n- 에피층(104)은 도 1a 내지 1c와 관련하여 상술한 바와 같은 반도체 물질이거나 또는 상기 물질을 포함할 수 있다. 예로서, n+ 기판(102)은 n-형 도판트로 도핑되어 n+ 탄화규소층 기판을 생성시킨 반도체층 또는 웨이퍼, 예를 들어 탄화규소 기판이거나 또는 상기 층을 포함할 수 있다. 특정한 예에서, n+ 기판(102)내의 n-형 도판트의 농도는 약 1017 원자/㎤ 또는 그 이상일 수 있다. 추가로, n- 에피층(104)은, 에피택셜형으로 성장하였고 예를 들어 n-형 도판트로 덜 도핑되어 저-전도성 n- 반도체층을 생성시킨 반도체층(예를 들어 탄화규소)을 포함하거나 또는 상기 층으로 제작될 수 있다. 예를 들어, 상기 n- 에피층(104)을 도 1a 내지 1c와 관련하여 상술한 바와 같이, 예를 들어 n+ 기판(102) 상에서 에피택셜형으로 성장시키거나 침착시킬 수 있으며 상기 중에 주입된 n-형 도판트의 농도는 약 1016 원자/㎤일 수 있다.
상술한 바와 같이, 및 도 8b에 예시된 바와 같이, 다층 구조물(800) 및 특히 n+ 기판(102)에 전기화학적 가공을 가하여 상기 전해액내에서 n+ 기판(102)을 양극 산화시킨다. 하나 이상의 실시태양에서, 상기 전기화학적 가공 중에 사용된 공정 매개변수들을 n+ 기판(102)의 다공도 증가가 목적하는 두께로 조절되도록 조절할 수 있으며, 이는 n+ 기판(102)을 n- 에피층(104)으로부터 단지 부분적으로 제거하거나 박막화하는데 사용됨에 주목한다. 예를 들어, 전기역학적 공정을, 한정된 또는 목적하는 양의 n+ 기판(102)을 산화시키거나 또는 다공도를 증가시킨 후에 전류 밀도를 증가시킴으로써 조절할 수 있다. 상기 증가된 전류 밀도는 다공성층 또는 산화층 이동을 발생시켜, 도 8c에 묘사된 바와 같이, n- 에피층(104)에 부착된 산화되지 않은, 박막화된 n+ 기판(102)을 남길 수 있다. 상기 박막화된 n+ 기판의 감소된 두께는 목적하는 기능성에 따라 변할 수 있지만, 일례로 상기 n+ 기판(102)의 두께를 약 50% 내지 90%까지 감소시킬 수 있다. 더욱 또한, 상술한 바와 같이, n+ 기판(102)의 제거된 다공성 부분을 유리하게는 다른 용도에 재사용할 수도 있다.
예로서, 도 9a 내지 9d는 도 8a 내지 8c의 상술한 가공을 사용하는(부분적으로), p-i-n 다이오드와 같은 반도체 구조물의 제작 공정의 하나의 실시태양을 묘사한다. 도 9a 내지 9d의 예는 단지 예로서 제공됨에 유의한다. 다른 다층 장치 구조물을 본 발명에 개시된 바와 같이, 상기에 개시된 가공 개념을 사용하여 제작할 수 있다.
이들 도면에 예시된 바와 같이, 도 8a 내지 8c의 박막화 공정의 변화를 사용할 수 있으며, 여기에서 반도체 구조물(900)은 상술한 바와 같은 n+ 기판(102)을 포함하고, 이때 다층 반도체 장치(910)가 n+ 기판(102)상에 직접 배치된다. 즉, 상기 예에서, 상기에 논의된 예의 제2 반도체층(104)을, 상기 n+ 기판(102)의 일부가 최종 구조물 내에 남아있고 따라서 상기 전기화학 가공 동안 상기 다층 반도체 장치(910)를 에칭으로부터 보호하기 때문에, 생략할 수도 있다.
예로서, 상기 반도체층(또는 n+ 기판)(102)은 벌크 반도체 물질일 수 있다. 예를 들어, 반도체층(102)은 넓은-밴드갭 반도체 물질, 예를 들어 III-V 및/또는 II-VI 반도체 화합물(예를 들어 탄화규소, 질화 갈륨)이거나 또는 상기 물질을 포함할 수 있으며, n-형 도판트 또는 p-형 도판트로 도핑될 수 있다. 묘사된 바와 같이, 반도체층(102)에 n-형 도판트를 주입하여 고도로-전도성인, n+ 반도체층 또는 기판(102)(즉 n+ 기판(102))을 생성시킬 수 있다. 예로서, n+ 기판(102)내에 주입된 n-형 도판트의 농도는 약 1017 원자/㎤ 이상일 수 있다.
언급된 바와 같이, 다층 반도체 장치(910)는 예로서 p-i-n 다이오드를 한정한다. 상기 다층 반도체 장치(910)의 다수개의 층들은 도 4b와 관련하여 상술한 다층 반도체 장치(410)의 층들과 유사하거나 동일할 수 있다. 예를 들어, 다층 반도체 장치(910)는 도핑되지 않고/않거나 보다 낮은-전도성인 반도체층에 의해 분리된, 상이한 전도도 및/또는 도판트를 갖는 하나 이상의 반도체층(예를 들어 옴 접촉층으로서 제공된다)을 포함하여 상기 p-i-n 다이오드 구조물을 형성시킬 수 있다. 일례로, 다층 반도체 장치(910)는 옴 접촉층(912), 옴 접촉층(912) 위에 배치된 드리프트층(914), 및 드리프트층(914) 위에 배치된 옴 접촉층(916)을 포함할 수 있다. 일례로, 옴 접촉층(912)은 n-형 도판트가 과도하게 주입될 수 있고, 옴 접촉층(916)은 p-형 도판트가 과도하게 주입될 수 있거나, 또는 이와 역도 가능하다. 추가로, 드리프트층(914)을 드리프트 영역으로서 작용하도록 저도핑시키거나, 또는 고유 영역으로서 작용하도록 도핑되지 않은 채로 둘 수도 있다.
도 9b는 접촉층(918)이 다층 반도체 장치(910) 위에 제공된 후의 도 9a의 구조물을 예시한다. 접촉층(918)은 금속, 예를 들어 탄탈륨, 텅스텐, 또는 이들의 조합 또는 합금을 포함하거나 또는 이들로 제작될 수 있다. 하나의 실시태양에서, 접촉층(918)을 하나 이상의 가공 기법, 예를 들어 스퍼터링, 증발 등을 사용하여 형성시킬 수 있다.
도 9c에 도시된 바와 같이, 다층 구조물(900)에 전기화학적 가공을 가하여, 상술한 바와 같이 전해액 내에서 n+ 기판(102)을 양극 산화시킬 수 있다. 언급한 바와 같이, 상기 전기화학적 가공은 유리하게는 양극 산화에 의한 n+ 기판(102)의 다공도의 선택적인 증가를 촉진하며, 이는 다층 구조물(900)로부터의 상기 n+ 기판(102)의 일부의 선택적 제거를 촉진한다. 상기 실시태양에서, 상기 전기화학적 가공 동안 사용된 공정 매개변수들을, n+ 기판(102)의 증가된 다공도가 n+ 기판(102)을 단지 부분적으로 제거하거나 박막화하도록 목적하는 두께로 조절되게 조절함에 유의한다. 이는 차례로 도 9c에 묘사된 바와 같이, 한정된 두께의 박막화된 n+ 기판(102) 위에 다층 반도체 장치(910)를 남긴다. 유리하게, 상술한 바와 같이, 상기 제거된 다공성 n+ 기판(102')을 경우에 따라 다른 용도에 재사용할 수도 있다.
하나 이상의 리소그래픽 공정을 수행하여 도 9d에 묘사된 바와 같이 다층 반도체 장치(910)의 접촉층(918)을 패턴화하고, 옴 접촉부(920)를 박막화된 n+ 기판(102)에 가하여 상기 다층 반도체 장치에 대한 전기 접속을 촉진할 수 있다. 접촉층(918),(920)은 옴 접촉부로서 작용할 수 있으며, 각각 n-도핑된 또는 p-도핑된 금속, 예를 들어 탄탈륨, 텅스텐 또는 이들의 조합 또는 합금을 포함하거나 또는 이들로 제작될 수 있다.
본 발명에 사용되는 용어는 단지 특정한 실시태양을 개시하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 발명에 사용되는 바와 같이, 단수형 "하나의" 및 "상기"는 문맥상 명백히 달리 지시되지 않는 한 복수형을 포함하고자 한다. 또한 "포함하다"(및 임의의 형태의 포함하다, 예를 들어 "포함하는"), "갖다"(및 임의의 형태의 갖다, 예를 들어 "갖는"), "내포하다"(및 임의의 형태의 내포하다, 예를 들어 "내포하는"), 및 "함유하다"(및 임의의 형태의 함유하다, 예를 들어 "함유하는")란 용어들은 확장이 가능한 연결 동사들임을 알 것이다. 그 결과, 하나 이상의 단계 또는 요소들을 "포함하거나", "갖거나", "내포하거나" 또는 "함유하는" 방법 또는 장치는 하나 이상의 단계 또는 요소들을 갖지만, 오직 상기 하나 이상의 단계 또는 요소들만을 갖는 것으로 제한되지는 않는다. 마찬가지로, 하나 이상의 특징들을 "포함하거나", "갖거나", "내포하거나" 또는 "함유하는" 방법의 단계 또는 장치의 요소는 하나 이상의 특징들을 갖지만, 오직 상기 하나 이상의 특징들만을 갖는 것으로 제한되지는 않는다. 더욱 또한, 일정한 방식으로 형성되는 장치 또는 구조물을 적어도 상기 방식으로 형성시키지만, 상기 장치 또는 구조물을 또한 나열되지 않은 방식으로 형성시킬 수도 있다.
하기 특허청구범위에서 모든 수단 또는 단계 + 기능 요소들의 상응하는 구조물, 물질, 행위 및 균등물은, 존재하는 경우, 구체적으로 특허청구시 다른 특허청구된 요소들과 함께 그 기능을 수행하기 위한 임의의 구조물, 물질 또는 행위를 포함하고자 한다. 본 발명의 명세서를 예시 및 개시를 목적으로 제공하였지만, 이는 본 발명을 개시된 형태로 총망라하거나 또는 본 발명으로 제한하고자 하는 것은 아니다. 다수의 변형 및 변화는 본 발명의 범위 및 진의로부터 이탈됨 없이 당해 분야의 통상적인 숙련가들에게 자명할 것이다. 상기 실시태양은, 본 발명의 하나 이상의 태양의 원리 및 실제 적용을 가장 잘 설명하고 당해 분야의 통상적인 숙련가들이, 고려되는 특정한 용도에 적합한 것으로서 다양한 변형들을 갖는 다양한 실시태양에 대한 본 발명의 하나 이상의 태양을 이해할 수 있도록 하기 위해서 선택되고 개시되었다.

Claims (20)

  1. 반도체층을 포함하는 다층 구조물을 제공하고, 상기 반도체층이 도판트를 포함하며 증가된 전도도를 갖고;
    전기화학적 가공을 사용하여 상기 반도체층의 다공도를 선택적으로 증가시키고, 적어도 부분적으로, 상기 다공도를 선택적으로 증가시킴이 상기 반도체층의 증가된 전도도를 이용하며;
    적어도 부분적으로, 상기 다층 구조물로부터 상기 선택적으로 증가된 다공도를 갖는 반도체층을 제거함
    을 포함하는 방법.
  2. 제 1 항에 있어서,
    다공도를 선택적으로 증가시킴이, 적어도 부분적으로, 반도체층을 선택적으로 양극 산화시킴을 포함하는 것인 방법.
  3. 제 2 항에 있어서,
    다공도를 선택적으로 증가시킴이, 무기산 및 산화 종을 포함하는 전해액내에서 반도체층을 전기화학적으로 가공하여, 적어도 부분적으로, 상기 반도체층을 선택적으로 양극 산화시킴을 포함하며, 상기 반도체층의 도판트가 상기 층의 양극 산화를 증대시켜 상기 반도체층의 다공도를 선택적으로 증가시키고, 적어도 부분적으로, 상기 반도체층의 다층 구조물로부터의 제거를 촉진하는 것인 방법.
  4. 제 3 항에 있어서,
    전기화학적 가공이, 전해액 및 반도체층을 통해 인가된 전류 밀도를 조절함을 포함하며, 상기 선택적으로 증가하는 다공도가 적어도 부분적으로, 상기 인가된 전류 밀도의 함수인 것인 방법.
  5. 제 2 항에 있어서,
    반도체층이 제1 반도체층이고, 상기 제1 반도체층의 다공도를 선택적으로 증가시키기 전에 상기 제1 반도체층 위에 제2 반도체층을 에피택셜형으로 성장시킴을 더 포함하는 것인 방법.
  6. 제 5 항에 있어서,
    제1 반도체층 및 제2 반도체층이 각각, 넓은-밴드갭 반도체 물질을 포함하는 것인 방법.
  7. 제 5 항에 있어서,
    제1 반도체층 및 제2 반도체층이 각각, 탄화규소 또는 탄화규소 합금을 포함하는 것인 방법.
  8. 제 5 항에 있어서,
    제1 반도체층 및 제2 반도체층이 각각, 질화갈륨 또는 질화갈륨 합금을 포함하는 것인 방법.
  9. 제 5 항에 있어서,
    제1 반도체층의 증가된 전도도가 제1 전도도를 포함하고, 제2 반도체층이 제2 전도도를 포함하며, 상기 제1 반도체층의 제1 전도도가 상기 제2 반도체층의 제2 전도도보다 더 크고, 상기 제1 반도체층의 양극 산화가 상기 제1 반도체층의 더 큰 전도도를 이용하여, 적어도 부분적으로, 상기 제2 반도체층의 다공도를 증가시키지 않으면서 상기 제1 반도체층의 다공도를 선택적으로 증가시키는 것인 방법.
  10. 제 9 항에 있어서,
    제1 반도체층의 제1 전도도가 제2 반도체층의 제2 전도도보다 10배 이상 더 큰 것인 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    제공이, 반도체층을 다층 구조물의 반도체 기판으로서 제공함을 포함하며, 다공도를 선택적으로 증가시킴이, 적어도 부분적으로, 상기 반도체 기판의 제거를 촉진하는 것인 방법.
  12. 제 11 항에 있어서,
    다층 구조물을 제공함이, 반도체층의 다공도를 선택적으로 증가시키기 전에 상기 반도체층 위에 다층 반도체 장치를 제공함을 더 포함하는 것인 방법.
  13. 제 12 항에 있어서,
    다층 반도체 장치가 p-i-n 다이오드를 포함하는 것인 방법.
  14. 제 12 항에 있어서,
    다층 반도체 장치가 쇼트키 다이오드를 포함하는 것인 방법.
  15. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    다층 구조물을 제공함이, 반도체층을 반도체 기판 위에 제공함을 포함하며, 다공도를 선택적으로 증가시키고, 적어도 부분적으로, 상기 반도체층을 제거함이 상기 반도체 기판의 상기 다층 구조물로부터의 제거를 촉진하는 것인 방법.
  16. 제 15 항에 있어서,
    다층 구조물을 제공함이, 반도체층의 다공도를 선택적으로 증가시키기 전에 상기 반도체층 위에 다층 반도체 장치를 제공함을 더 포함하는 것인 방법.
  17. 제 16 항에 있어서,
    다층 구조물의 반도체 기판의 제거 전에 지지 기판에 상기 다층 구조물을 결합시킴을 더 포함하는 방법.
  18. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    제거가, 반도체층을 다층 구조물로부터 단지 부분적으로 제거하여 상기 다층 구조물의 부분으로서 박막화된(thinned) 반도체층을 남김을 포함하는 것인 방법.
  19. 제 18 항에 있어서,
    다층 구조물을 제공함이, 반도체층 위에 다층 반도체 장치를 제공함을 더 포함하는 것인 방법.
  20. 제 18 항에 있어서,
    제공이, 다층 구조물의 반도체 기판으로서 반도체층을 제공함을 포함하며, 박막화된 반도체층이 상기 다층 구조물의 박막화된 반도체 기판인 것인 방법.
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