KR20160117979A - Light emitting device and light emitting device package - Google Patents

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Abstract

An embodiment relates to a light emitting device. According to the embodiment, the light emitting device comprises: a first conductive type first semiconductor layer including a first dopant of a high concentration; a first conductive type second semiconductor layer including the first dopant, wherein the first conductive type second semiconductor layer is located on the first conductive type first semiconductor layer; a first conductive type third semiconductor layer including the first dopant, wherein the first conductive type third semiconductor layer is located on the first conductive type second semiconductor layer; an active layer located on the first conductive type third semiconductor layer; and a second conductive type semiconductor layer including a second dopant. The first conductive type second semiconductor layer can include Al of a predetermined concentration. Therefore, the light emitting device can improve light efficiency.

Description

발광소자 및 발광소자 패키지{LIGHT EMITTING DEVICE AND LIGHT EMITTING DEVICE PACKAGE}[0001] LIGHT EMITTING DEVICE AND LIGHT EMITTING DEVICE PACKAGE [0002]

실시 예는 발광소자 및 발광소자 패키지에 관한 것이다.Embodiments relate to a light emitting device and a light emitting device package.

발광소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 3족과 5족의 원소가 화합되어 형성될 수 있다. LED는 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다. A light emitting device is a p-n junction diode in which electric energy is converted into light energy. The light emitting device can be formed by combining elements of Group 3 and Group 5 on the periodic table. LEDs can be implemented in various colors by controlling the composition ratio of compound semiconductors.

발광소자는 순방향전압 인가 시 n층의 전자와 p층의 정공(hole)이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 에너지 갭에 해당하는 만큼의 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광소자가 되는 것이다.When a forward voltage is applied to a light emitting device, the electrons in the n-layer and the holes in the p-layer are coupled to emit energy corresponding to the energy gap between the conduction band and the valance band. It emits mainly in the form of heat or light, and emits in the form of light.

예를 들어, 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자 등은 상용화되어 널리 사용되고 있다.For example, nitride semiconductors have received great interest in the development of optical devices and high power electronic devices due to their high thermal stability and wide bandgap energy. Particularly, blue light emitting devices, green light emitting devices, ultraviolet (UV) light emitting devices, and the like using nitride semiconductors have been commercialized and widely used.

한편, 종래기술에 의한 발광소자는 활성층을 사이에 두고 n형 도펀트를 포함하는 n형 반도체층과 p형 도펀트를 포함하는 p형 반도체층이 형성된다. 전류확산 및 전기적인 특성을 향상시키기 위해 n형 도펀트의 농도를 조절하여 고농도의 반도체층을 제안하고 있으나, n형 도펀트의 농도가 증가하면서 질화막의 품질이 저하되는 문제가 있었다.On the other hand, in the conventional light emitting device, an n-type semiconductor layer including an n-type dopant and a p-type semiconductor layer including a p-type dopant are formed with an active layer interposed therebetween. In order to improve current diffusion and electrical characteristics, a high concentration semiconductor layer is proposed by adjusting the concentration of n-type dopant, but the quality of the nitride film is deteriorated by increasing the concentration of the n-type dopant.

상기 질화막의 품질 저하는 전기적인 특성이 저하되어 저전류 문제를 야기하고, 이는 발광소자의 광 효율을 저하시키는 원인이 될 수 있다.The quality degradation of the nitride film deteriorates the electrical characteristics, causing a low current problem, which may cause a decrease in the light efficiency of the light emitting device.

실시 예는 고품질의 반도체층을 갖는 발광소자 및 발광소자 패키지를 제공한다.The embodiment provides a light emitting device and a light emitting device package having a high-quality semiconductor layer.

실시 예는 고품질의 반도체층을 통해서 광 효율을 향상시킬 수 있는 발광소자 및 발광소자 패키지를 제공한다.Embodiments provide a light emitting device and a light emitting device package capable of improving light efficiency through a high-quality semiconductor layer.

실시 예는 고품질의 반도체층을 통해서 신뢰성을 향상시킬 수 있는 발광소자 및 발광소자 패키지를 제공한다.Embodiments provide a light emitting device and a light emitting device package that can improve reliability through a high-quality semiconductor layer.

실시 예의 발광소자는 고농도의 제1 도펀트를 포함하는 제1 도전형 제1 반도체층; 상기 제1 도펀트를 포함하고, 상기 제1 도전형 제1 반도체층 상에 위치한 제1 도전형 제2 반도체층; 상기 제1 도펀트를 포함하고, 상기 제1 도전형 제2 반도체층상에 위치한 제1 도전형 제3 반도체층; 상기 제1 도전형 제3 반도체층상에 위치한 활성층; 및 제2 도펀트를 포함하는 제2 도전형 반도체층을 포함하고, 상기 제1 도전형 제2 반도체층은 일정한 농도의 Al을 포함할 수 있다.The light emitting device of the embodiment includes a first conductive type first semiconductor layer including a first dopant of a high concentration; A first conductive type second semiconductor layer including the first dopant and positioned on the first conductive type first semiconductor layer; A first conductive type third semiconductor layer including the first dopant and located on the first conductive type second semiconductor layer; An active layer disposed on the first conductive type third semiconductor layer; And a second conductive type semiconductor layer including a second dopant, and the first conductive type second semiconductor layer may include Al of a predetermined concentration.

또는, 실시 예의 발광소자 패키지는 상기 발광소자를 포함할 수 있다.
Alternatively, the light emitting device package of the embodiment may include the light emitting element.

실시 예는 고품질의 반도체층을 제공할 수 있다.The embodiment can provide a high-quality semiconductor layer.

실시 예는 고품질의 반도체층에 의해 발광소자 및 발광소자 패키지의 광 효율을 향상시킬 수 잇다.The embodiment can improve the light efficiency of the light emitting device and the light emitting device package by the high quality semiconductor layer.

실시 예는 고품질의 반도체층에 의해 발광소자 및 발광소자 패키지의 신뢰성을 개선시켜 줄 수 있다.The embodiment can improve the reliability of the light emitting device and the light emitting device package by the high quality semiconductor layer.

도 1은 실시 예에 따른 발광소자를 도시한 단면도이다.
도 2a 및 도 2b는 일반적인 제1 도전형 반도체층의 표면과, AFM(Atomic Force Microscope) 이미지(image)이다.
도 3a 및 도 3b는 실시 예의 제1 도전형 반도체층의 표면과, AFM 이미지이다.
도 4는 다른 실시 예에 따른 발광소자를 도시한 단면도이다.
도 5는 도 1의 발광소자를 포함하는 발광소자 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a light emitting device according to an embodiment.
2A and 2B are a surface of a general first conductivity type semiconductor layer and an AFM (Atomic Force Microscope) image.
3A and 3B are AFM images and the surface of the first conductivity type semiconductor layer of the embodiment.
4 is a cross-sectional view illustrating a light emitting device according to another embodiment.
5 is a cross-sectional view illustrating a light emitting device package including the light emitting device of FIG.

실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
In the description of the embodiments, it is to be understood that each layer (film), area, pattern or structure may be referred to as being "on" or "under" the substrate, each layer Quot; on "and" under "are intended to include both" directly "or" indirectly " do. Also, the criteria for top, bottom, or bottom of each layer will be described with reference to the drawings.

도 1은 실시 예에 따른 발광소자를 도시한 단면도이다.1 is a cross-sectional view illustrating a light emitting device according to an embodiment.

도 1을 참조하면, 실시 예에 따른 발광소자(100)는 기판(105), 버퍼층(106), 발광구조물(110), 제1 및 제2 전극(151, 152)을 포함한다.Referring to FIG. 1, a light emitting device 100 includes a substrate 105, a buffer layer 106, a light emitting structure 110, and first and second electrodes 151 and 152.

상기 발광구조물(110)은 제1 도전형 반도체층(120), 활성층(130), 제2 도전형 반도체층(140)을 포함한다.The light emitting structure 110 includes a first conductive semiconductor layer 120, an active layer 130, and a second conductive semiconductor layer 140.

상기 기판(105)은 반도체 단결정, 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다. 상기 기판(105)은 예컨대 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, Ga2O3 중 적어도 하나를 이용할 수 있다. 상기 기판(105) 위에는 요철 구조가 형성될 수 있으며, 이에 대해 한정하지는 않는다.The substrate 105 may be a semiconductor single crystal, a material having excellent thermal conductivity, or may be a conductive substrate or an insulating substrate. At least one of sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge and Ga 2 O 3 can be used as the substrate 105. A concavo-convex structure may be formed on the substrate 105, but the present invention is not limited thereto.

상기 버퍼층(106)은 상기 기판(105) 상에 형성될 수 있다. 상기 버퍼층(106)은 상기 발광구조물(110)의 재료와 기판(105)의 격자 부조화(Lattice Mismatch)를 완화시켜 줄 수 있다. 상기 버퍼층(106)은 3족-5족 화합물 반도체, 예컨대 AlxInyGa(1-x-y)N 조성식(0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 갖는 화합물 반도체로 형성될 수 있고, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다.The buffer layer 106 may be formed on the substrate 105. The buffer layer 106 may reduce the lattice mismatch between the material of the light emitting structure 110 and the substrate 105. The buffer layer 106 has a group III-V compound semiconductor such as Al x In y Ga (1-xy) N composition formula (0 x 1, 0 y 1, 0 x + y 1) A compound semiconductor, and may include at least one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, and AlInN.

상기 버퍼층(106)과 상기 제1 도전형 반도체층(120) 사이에는 불순물이 도핑되지 않는 언도프드 반도체층(undoped semiconductor layer)이 더 형성될 수 있으며, 언도프드 반도체층은 n형 반도체층보다 낮은 전도성을 가질 수 있다.An undoped semiconductor layer may be formed between the buffer layer 106 and the first conductive semiconductor layer 120 so that the undoped semiconductor layer may be doped with no impurities. It can have conductivity.

상기 제1 도전형 반도체층(120)은 제1 도전형 제1 반도체층(121), 제1 도전형 제2 반도체층(123) 및 제1 도전형 제3 반도체층(125)을 포함한다.The first conductive semiconductor layer 120 includes a first conductive type first semiconductor layer 121, a first conductive type second semiconductor layer 123, and a first conductive type third semiconductor layer 125.

상기 제1 도전형 제1 반도체층(121)은 상기 버퍼층(106) 상에 형성되며, 제1 도전형 도펀트가 첨가될 수 있다. 상기 제1 도전형 도펀트는 n형 도펀트일 수 있으며, 예컨대 Si, Ge, Sn, Se, Te를 포함한다. 상기 제1 도전형 제1 반도체층(121)은 3족-5족 화합물 반도체, 예컨대 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN와 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 실시 예의 제1 도전형 제1 반도체층(121)은 n형 도펀트가 고농도 도핑된 GaN계 반도체일 수 있다.The first conductive type first semiconductor layer 121 is formed on the buffer layer 106, and a first conductive type dopant may be added. The first conductive dopant may be an n-type dopant and includes, for example, Si, Ge, Sn, Se, and Te. The first conductive type first semiconductor layer 121 may be formed of any of Group III-V compound semiconductors such as GaN, InN, AlN, InGaN, AlGaN, InAlGaN, and AlInN. The first conductive type first semiconductor layer 121 of the embodiment may be a GaN-based semiconductor doped with an n-type dopant at a high concentration.

상기 제1 도전형 제1 반도체층(121)은 고농도의 n형 도펀트를 포함할 수 있다. 여기서, 고농도의 n형 도펀트는 1×E19 이상일 수 있다. 상기 고농도의 n형 도펀트는 1×E19 내지 3×E19 일 수 있다. The first conductive type first semiconductor layer 121 may include a high concentration n-type dopant. Here, the high concentration n-type dopant may be 1 x E19 or more. The high concentration n-type dopant may be 1 x E19 to 3 x E19.

상기 제1 도전형 제2 반도체층(123)은 상기 제1 도전형 제1 반도체층(121) 상에 위치할 수 있다. 상기 제1 도전형 제2 반도체층(123)은 상기 제1 도전형 제1 반도체층(121)과 상기 제1 도전형 제3 반도체층(125) 사이에 위치할 수 있다. 즉, 상기 제1 도전형 제3 반도체층(125)은 상기 제1 도전형 제2 반도체층(123) 상에 위치할 수 있다. 상기 제1 도전형 제2 반도체층(123)은 제1 도전형 도펀트가 첨가될 수 있다. 상기 제1 도전형 도펀트는 n형 도펀트일 수 있으며, 예컨대 Si, Ge, Sn, Se, Te를 포함한다. 상기 제1 도전형 제2 반도체층(123)은 3족-5족 화합물 반도체, 예컨대 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN와 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다.The first conductive type second semiconductor layer 123 may be located on the first conductive type first semiconductor layer 121. The first conductive type second semiconductor layer 123 may be located between the first conductive type first semiconductor layer 121 and the first conductive type third semiconductor layer 125. That is, the first conductive type third semiconductor layer 125 may be located on the first conductive type second semiconductor layer 123. The first conductive type second semiconductor layer 123 may be doped with a first conductive type dopant. The first conductive dopant may be an n-type dopant and includes, for example, Si, Ge, Sn, Se, and Te. The first conductive type second semiconductor layer 123 may be made of any of Group III-V compound semiconductors such as GaN, InN, AlN, InGaN, AlGaN, InAlGaN, and AlInN.

상기 제1 도전형 제2 반도체층(123)은 고농도의 n형 도펀트를 포함할 수 있다. 여기서, 고농도의 n형 도펀트는 1×E19 이상일 수 있다. 상기 고농도의 n형 도펀트는 1×E19 내지 3×E19 일 수 있다. 1×E19 이상의 n형 도펀트를 포함하는 상기 제1 도전형 반도체층(120)은 접촉 저항을 낮추고, 전류 스프레딩을 향상시킬 수 있지만, 고농도 n형 도펀트에 의해 막 품질이 저하될 수 있다. 상기 제1 도전형 제2 반도체층(123)은 Al을 포함하여 막 품질을 개선할 수 있다. 상기 Al은 co-doping될 수 있다. 상기 제1 도전형 제2 반도체층(123)은 AlxGaN11-x(0＜x≤0.05)일 수 있다.The first conductive type second semiconductor layer 123 may include a high concentration n-type dopant. Here, the high concentration n-type dopant may be 1 x E19 or more. The high concentration n-type dopant may be 1 x E19 to 3 x E19. The first conductivity type semiconductor layer 120 including the n-type dopant of 1 x E19 or more can lower the contact resistance and improve the current spreading, but the film quality may be lowered by the high concentration n-type dopant. The first conductive type second semiconductor layer 123 may include Al to improve the film quality. The Al may be co-doped. The first conductive type second semiconductor layer 123 may be Al x GaN 1 1-x (0 < x ? 0.05).

상기 제1 도전형 제2 반도체층(123)은 300㎚ 이하의 두께를 가질 수 있다. 예컨대 상기 제1 도전형 제2 반도체층(123)은 100㎚ ~ 200㎚의 두께일 수 있다. 상기 제1 도전형 제2 반도체층(123)은 접촉 저항을 낮추고, 전류 스프레딩(spreading)을 향상시킬 수 있다. 여기서, 상기 제1 도전형 제2 반도체층(123)은 300㎚ 이상일 경우, 광 흡수에 의한 광도 저하가 발생할 수 있다. 따라서, 실시 예의 상기 제1 도전형 제2 반도체층(123)은 광도 저하를 방지하고, 접촉 저항 및 전류 스프레딩을 개선할 있도록 300㎚ 이하의 두께를 가질 수 있다.The first conductive type second semiconductor layer 123 may have a thickness of 300 nm or less. For example, the first conductive type second semiconductor layer 123 may have a thickness of 100 nm to 200 nm. The first conductive type second semiconductor layer 123 may reduce contact resistance and improve current spreading. Here, if the first conductive type second semiconductor layer 123 has a thickness of 300 nm or more, a decrease in light intensity due to light absorption may occur. Accordingly, the first conductive type second semiconductor layer 123 of the embodiment may have a thickness of 300 nm or less so as to prevent a decrease in luminous intensity and to improve contact resistance and current spreading.

상기 제1 도전형 제2 반도체층(123)은 일정 농도의 Al을 포함하여 고농도의 n형 도펀트가 첨가된 n타입 GaN계 반도체층의 막 품질저하를 개선할 수 있다. 구체적으로 일정 농도의 Al을 포함하는 상기 제1 도전형 제2 반도체층(123)은 3D 성장 모드(3D grouth mode)를 억제하므로 고농도의 n형 도펀트에 의한 막 품질 저하를 개선할 수 있다.The first conductive type second semiconductor layer 123 may contain a certain concentration of Al to improve the film quality deterioration of the n-type GaN-based semiconductor layer doped with a high concentration n-type dopant. Specifically, the first conductive type second semiconductor layer 123 containing Al having a constant concentration suppresses the 3D growth mode (3D grouth mode), so that the film quality deterioration due to the n-type dopant at a high concentration can be improved.

상기 제1 도전형 제2 반도체층(123)은 제1 전극(151) 아래에 위치할 수 있다. 여기서, 상기 제1 도전형 반도체층(120)은 메사 식각 공정으로 노출될 수 있고, 노출된 상기 제1 도전형 반도체층(120)의 상부면은 상기 제1 도전형 제2 반도체층(123)일 수 있다. 상기 제1 도전형 제1 반도체층(123)은 상부면이 상기 메사 식각 공정으로 외부에 노출될 수 있다. 상기 제1 도전형 제2 반도체층(123)은 상기 제1 전극(151)과 직접 접촉될 수 있다. 상기 제1 도전형 제2 반도체층(123)은 일정 농도의 Al을 포함하여 고농도의 n형 도펀트가 첨가된 n타입 GaN계 반도체층의 막 품질저하를 개선하므로 상기 제1 전극(151)과 접착력이 향상될 수 있다.The first conductive type second semiconductor layer 123 may be located under the first electrode 151. Here, the first conductive semiconductor layer 120 may be exposed by a mesa etching process, and the exposed upper surface of the first conductive semiconductor layer 120 may contact the first conductive semiconductor layer 123, Lt; / RTI &gt; The upper surface of the first conductive type first semiconductor layer 123 may be exposed to the outside through the mesa etching process. The first conductive type second semiconductor layer 123 may be in direct contact with the first electrode 151. Since the first conductive type second semiconductor layer 123 improves the film quality deterioration of the n-type GaN-based semiconductor layer including Al at a certain concentration and doped with the n-type dopant at a high concentration, the adhesion with the first electrode 151 Can be improved.

상기 제1 도전형 제3 반도체층(125)은 상기 제1 도전형 제2 반도체층(123) 상에 위치할 수 있다. 상기 제1 도전형 제3 반도체층(125)은 제1 도전형 도펀트가 첨가될 수 있다. 상기 제1 도전형 도펀트는 n형 도펀트일 수 있으며, 예컨대 Si, Ge, Sn, Se, Te를 포함한다. 상기 제1 도전형 제3 반도체층(125)은 3족-5족 화합물 반도체, 예컨대 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN와 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 실시 예의 제1 도전형 제3 반도체층(125)은 n형 도펀트가 고농도 도핑된 GaN계 반도체일 수 있다.The first conductive type third semiconductor layer 125 may be located on the first conductive type second semiconductor layer 123. The first conductive type third semiconductor layer 125 may be doped with a first conductive type dopant. The first conductive dopant may be an n-type dopant and includes, for example, Si, Ge, Sn, Se, and Te. The first conductive type third semiconductor layer 125 may be formed of any one of compound semiconductors such as GaN, InN, AlN, InGaN, AlGaN, InAlGaN, and AlInN. The first conductive type third semiconductor layer 125 of the embodiment may be a GaN-based semiconductor doped with an n-type dopant at a high concentration.

상기 제1 도전형 제3 반도체층(125)은 고농도의 n형 도펀트를 포함할 수 있다. 여기서, 고농도의 n형 도펀트는 1×E19 이상일 수 있다. 상기 고농도의 n형 도펀트는 1×E19 내지 3×E19 일 수 있다. The first conductive type third semiconductor layer 125 may include a high concentration n-type dopant. Here, the high concentration n-type dopant may be 1 x E19 or more. The high concentration n-type dopant may be 1 x E19 to 3 x E19.

상기 활성층(130)은 상기 제1 도전형 제3 반도체층(125) 상에 형성될 수 있다. 상기 활성층(130)은 양자우물(미도시)과 양자벽(미도시)을 포함할 수 있다. 도면에는 도시되지 않았지만, 상기 활성층(130)은 복수의 서브 활성층을 포함할 수 있다. 여기서, 상기 복수의 서브 활성층 각각은 양자우물과 양자벽을 포함할 수 있다. 상기 활성층(130)의 양자우물/양장벽은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InGaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되는 것은 아니다.The active layer 130 may be formed on the first conductive type third semiconductor layer 125. The active layer 130 may include a quantum well (not shown) and a quantum wall (not shown). Although not shown in the figure, the active layer 130 may include a plurality of sub active layers. Here, each of the plurality of sub active layers may include a quantum well and a quantum wall. The quantum well / both barrier layers of the active layer 130 may be any one of a pair of InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InGaN / AlGaN, InAlGaN / GaN, GaAs (InGaAs) / AlGaAs, GaP (InGaP) But the present invention is not limited thereto.

상기 제2 도전형 반도체층(140)은 상기 활성층(130) 상에 형성될 수 있다.The second conductive semiconductor layer 140 may be formed on the active layer 130.

상기 제2 도전형 반도체층(140)은 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.When the second conductive semiconductor layer 140 is a p-type semiconductor layer, the second conductive dopant may include Mg, Zn, Ca, Sr, and Ba as p-type dopants.

상기 제1 도전형 반도체층(120)은 n형 반도체층, 상기 제2 도전형 반도체층(140)은 p형 반도체층으로 한정하여 설명하고 있지만, 이에 한정되는 것은 아니다.Although the first conductive semiconductor layer 120 is an n-type semiconductor layer and the second conductive semiconductor layer 140 is a p-type semiconductor layer, the present invention is not limited thereto.

도면에는 도시되지 않았지만, 상기 발광구조물(110) 상에는 투명전극층(미도시)이 형성될 수 있다. 상기 투명전극층(미도시)은 정공주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. Although not shown in the figure, a transparent electrode layer (not shown) may be formed on the light emitting structure 110. The transparent electrode layer (not shown) may be formed by laminating a single metal, a metal alloy, a metal oxide, or the like so as to efficiently inject holes.

예를 들어, 상기 투명전극층(미도시)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있지만, 이러한 재료에 한정되는 않는다.For example, the transparent electrode layer may include indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide IGTO (indium gallium tin oxide), AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO (gallium zinc oxide), IZON (nitrite nitride), AGZO TiO 2, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, IrOx, NiO, RuOx / ITO, Ni / IrOx / Au, Pt, Au, and Hf. However, the present invention is not limited to such a material.

도 2a 및 도 2b는 일반적인 제1 도전형 반도체층의 표면과, AFM(Atomic Force Microscope) 이미지(image)이고, 도 3a 및 도 3b는 실시 예의 제1 도전형 반도체층의 표면과, AFM 이미지이다.2A and 2B are a surface of an ordinary first conductivity type semiconductor layer and an AFM (Atomic Force Microscope) image, FIGS. 3A and 3B are a surface of the first conductivity type semiconductor layer of the embodiment, and an AFM image .

도 2 및 도 3을 참조하면, 실시 예의 제1 도전형 반도체층의 표면의 결함 밀도는 일반적인 제1 도전형 반도체층의 표면의 결함 밀도 보다 개선될 수 있다.Referring to FIGS. 2 and 3, the defect density of the surface of the first conductivity type semiconductor layer in the embodiment can be improved more than the defect density of the surface of the general first conductivity type semiconductor layer.

실시 예의 제1 도전형 반도체층은 n 형 도펀트가 고농도 첨가된 GaN 계열 반도체층에 일정 농도의 Al이 첨가되고, Al이 첨가된 제1 도전형 반도체층의 두께에 따라 고품질의 질화막을 형성할 수 있다. 여기서, 상기 제1 도전형 반도체층은 AlxGaN11-x(0＜x≤0.05)일 수 있다. 또한, 상기 제1 도전형 반도체층은 300㎚ 이하의 두께를 가질 수 있다. 예컨대 상기 제1 도전형 반도체층은 100㎚ ~ 200㎚의 두께일 수 있다. 상기 고농도의 n형 도펀트는 1×E19 이상일 수 있다. 상기 고농도의 n형 도펀트는 1×E19 내지 3×E19 일 수 있다.The first conductivity type semiconductor layer of the embodiment can be formed by adding a certain concentration of Al to the GaN-based semiconductor layer to which the n-type dopant is added in a high concentration and forming a high quality nitride layer according to the thickness of the first conductivity- have. Here, the first conductive semiconductor layer may be Al x GaN 1 1-x (0 < x ? 0.05). In addition, the first conductivity type semiconductor layer may have a thickness of 300 nm or less. For example, the first conductivity type semiconductor layer may have a thickness of 100 nm to 200 nm. The high concentration n-type dopant may be 1 x E19 or more. The high concentration n-type dopant may be 1 x E19 to 3 x E19.

실시 예의 발광소자는 n 형 도펀트가 고농도 첨가된 GaN 계열 반도체층에 일정 농도의 Al이 일정 두께에 포함되어 Al의 계면활성 기능에 의해 고품질의 질화막을 구현할 수 있다.In the light emitting device of the embodiment, a certain concentration of Al is contained in a certain thickness in the GaN-based semiconductor layer to which the n-type dopant is added in a high concentration, so that a high quality nitride film can be realized by the interface activity of Al.

따라서, 실시 예의 발광소자는 고품질의 질화막을 형성하므로 전기적인 저항 감소에 의해 저전류 문제를 개선할 수 있다.Therefore, since the light emitting device of the embodiment forms a high quality nitride film, it is possible to improve the low current problem by reducing the electrical resistance.

또한, 실시 예의 발광소자는 고품질의 질화막을 형성하므로 발광소자 및 발광소자 패키지의 신뢰성을 향상시킬 수 있다.In addition, since the light emitting device of the embodiment forms a high quality nitride film, the reliability of the light emitting device and the light emitting device package can be improved.

도 4는 다른 실시 예에 따른 발광소자를 도시한 단면도이다.4 is a cross-sectional view illustrating a light emitting device according to another embodiment.

도 4를 참조하면, 도 4는 도 1의 발광소자의 다른 전극 배치 예를 나타낸 도면이다. 도 4의 구성 요소의 상세한 설명은 도 1의 설명을 참조하기로 한다.Referring to FIG. 4, FIG. 4 illustrates another electrode arrangement of the light emitting device of FIG. A detailed description of the components in Fig. 4 will be given with reference to the description of Fig.

도 4를 참조하면, 발광소자(200)는 제1 도전형 반도체층(220)의 상에 제1 전극(251) 및 하부에 제2 전극(252)을 포함한다. Referring to FIG. 4, the light emitting device 200 includes a first electrode 251 on a first conductive semiconductor layer 220 and a second electrode 252 on a lower portion thereof.

상기 제1 전극(251)은 기판(미도시) 제1 도전형 제1 반도체층(220)으로부터 제거된 후에 형성될 수 있다. 여기서, 상기 기판의 제거 방법은 물리적 방법(예: Laser lift off) 또는/및 화학적 방법(습식 에칭 등)으로 제거할 수 있으며, 기판상에 형성된 버퍼층도 제거하여 상기 제1 도전형 반도체층(220)이 노출될 수 있다.The first electrode 251 may be formed after being removed from the first conductive type first semiconductor layer 220 of the substrate (not shown). Here, the method of removing the substrate may be performed by a physical method (e.g., laser lift off) or a chemical method (such as wet etching), and the buffer layer formed on the substrate may be removed to form the first conductive semiconductor layer 220 ) Can be exposed.

상기 제1 전극(251)은 다양한 패턴, 예컨대 암(arm) 패턴 또는 브리지 패턴을 갖고 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1 전극(251)의 일부 영역은 와이어(미도시)가 본딩되는 패드로 사용될 수 있다.The first electrode 251 may have a variety of patterns, for example, an arm pattern or a bridge pattern, but the present invention is not limited thereto. A portion of the first electrode 251 may be used as a pad to which a wire (not shown) is bonded.

상기 제1 도전형 반도체층(220)은 제1 도전형 제1 반도체층(221), 제1 도전형 제2 반도체층(223) 및 제1 도전형 제3 반도체층(225)를 포함한다.The first conductive semiconductor layer 220 includes a first conductive type first semiconductor layer 221, a first conductive type second semiconductor layer 223, and a first conductive type third semiconductor layer 225.

상기 제1 도전형 제1 반도체층(221) 아래에는 제1 도전형 제2 반도체층(223), 제1 도전형 제3 반도체층(225), 활성층(230) 및 제2 도전형 반도체층(240)이 위치한다. 상기 제1 도전형 제1 반도체층(221), 상기 제1 도전형 제2 반도체층(223), 제1 도전형 제3 반도체층(225), 활성층(230) 및 제2 도전형 반도체층(240)은 도 1을 참조하여 상세한 설명은 생략한다.A first conductive type second semiconductor layer 223, a first conductive type third semiconductor layer 225, an active layer 230, and a second conductive type semiconductor layer (not shown) are formed under the first conductive type first semiconductor layer 221 240). The first conductive type first semiconductor layer 221, the first conductive type second semiconductor layer 223, the first conductive type third semiconductor layer 225, the active layer 230, and the second conductive type semiconductor layer 240 will not be described in detail with reference to FIG.

상기 제2 전극(252)은 복수의 전도층을 포함할 수 있으며, 예컨대 접촉층(256), 반사층(255), 본딩층(254) 및 전도성 지지부재(253)를 포함한다. 상기 접촉층(256)은 투과성 전도물질 또는 금속 물질로서, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO와 같은 저 전도성 물질이거나 Ni, Ag의 금속을 이용할 수 있다. 상기 접촉층(256) 아래에 반사층(255)이 형성되며, 상기 반사층(255)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 반사층(255)의 일부는 상기 제2 도전형 반도체층(240) 아래에 접촉될 수 있으며, 금속으로 오믹 접촉하거나 ITO와 같은 저 전도 물질로 오믹 접촉할 수 있으며, 이에 대해 한정하지는 않는다.The second electrode 252 may include a plurality of conductive layers and may include a contact layer 256, a reflective layer 255, a bonding layer 254, and a conductive support member 253. The contact layer 256 may be a low conductive material such as ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, or ATO or may be a metal of Ni or Ag. A reflective layer 255 is formed under the contact layer 256 and the reflective layer 255 is formed of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, And at least one layer made of a material selected from the group. A part of the reflective layer 255 may be in contact with the second conductive semiconductor layer 240, and may be in ohmic contact with a metal or ohmic contact with a conductive material such as ITO. However, the present invention is not limited thereto.

상기 본딩층(254)은 상기 반사층(255) 아래에 형성되며, 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다. The bonding layer 254 may be formed below the reflective layer 255 and may be used as a barrier metal or a bonding metal. The material may be, for example, Ti, Au, Sn, Ni, Cr, Ga, Cu, Ag, and Ta and an optional alloy.

상기 전도성 지지 부재(253)는 본딩층(254) 아래에 형성되며, 금속 또는 캐리어 기판일 수 있으며, 예컨대 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 전도성 지지부재(253)는 다른 예로서, 전도성 시트로 구현될 수 있다.The conductive support member 253 is formed under the bonding layer 254 and may be a metal or a carrier substrate and may be formed of a material such as copper-copper, gold-gold, nickel-nickel, molybdenum Mo, Cu-W, or a carrier wafer such as Si, Ge, GaAs, ZnO, SiC, or the like. As another example, the conductive supporting member 253 may be embodied as a conductive sheet.

상기 제1 도전형 제1 반도체층(221)의 상면에는 러프니스와 같은 광 추출 구조가 형성될 수 있다. 반도체층들의 표면에는 절연층(미도시)이 형성될 수 있으며, 상기 절연층은 상기 광 추출 구조 상에 형성될 수 있다.A light extracting structure such as a roughness may be formed on the upper surface of the first conductive type first semiconductor layer 221. An insulating layer (not shown) may be formed on the surface of the semiconductor layers, and the insulating layer may be formed on the light extracting structure.

상기 제1 전극(251)은 상기 제1 도전형 제1 반도체층(221) 상에 위치한다.The first electrode 251 is located on the first conductive type first semiconductor layer 221.

도면에는 도시되지 않았지만, 상기 제1 전극(251)은 상기 제1 도전형 제1 반도체층(221) 상에 위치하는 구조로 한정되지 않고, 식각공정을 통해서 제1 도전형 제2 반도체층(223)의 상부면이 노출되고, 노출된 상기 제1 도전형 제2 반도체층(223) 상에 상기 제1 전극(251)이 형성될 수도 있다.Although not shown in the drawing, the first electrode 251 is not limited to the structure located on the first conductive type first semiconductor layer 221, and may be formed through the first conductive type second semiconductor layer 223 And the first electrode 251 may be formed on the exposed first conductive type second semiconductor layer 223.

상기 제2 전극(252)과 상기 제2 도전형 반도체층(240) 사이의 영역 중 상기 제1 전극(251)과 중첩되는 영역에 전류 블록킹층(280)이 위치할 수 있다. The current blocking layer 280 may be located in a region between the second electrode 252 and the second conductive semiconductor layer 240 in a region overlapping the first electrode 251.

상기 제2 전극(252)과 상기 제2 도전형 반도체층(240) 사이의 가장자리를 따라 보호층(270)이 위치할 수 있다. 상기 보호층(270) 및 상기 전류 블록킹층(280)은 절연 물질 또는 투명한 전도성 물질로 형성될 수 있으며, 이에 한정하는 것은 아니다. 상기 보호층(270) 및 상기 전류 블록킹층(280)은 동일한 물질이거나 다른 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The passivation layer 270 may be disposed along an edge between the second electrode 252 and the second conductive semiconductor layer 240. The protective layer 270 and the current blocking layer 280 may be formed of an insulating material or a transparent conductive material, but the present invention is not limited thereto. The protective layer 270 and the current blocking layer 280 may be formed of the same material or different materials, but the present invention is not limited thereto.

다른 실시 예의 발광소자는 n 형 도펀트가 고농도 첨가된 GaN 계열 반도체층에 일정 농도의 Al이 일정 두께에 포함되어 고품질의 질화막을 구현할 수 있다.In the light emitting device of another embodiment, a certain concentration of Al is contained in a certain thickness in the GaN-based semiconductor layer to which a high concentration of n-type dopant is added, so that a high quality nitride film can be realized.

따라서, 다른 실시 예의 발광소자는 고품질의 질화막을 형성하므로 전기적인 저항 감소에 의해 저전류 문제를 개선할 수 있다.Therefore, since the light emitting device of another embodiment forms a high quality nitride film, it is possible to improve the low current problem by reducing the electrical resistance.

또한, 다른 실시 예의 발광소자는 고품질의 질화막을 형성하므로 발광소자 및 발광소자 패키지의 신뢰성을 향상시킬 수 있다.In addition, since the light emitting device of another embodiment forms a high quality nitride film, the reliability of the light emitting device and the light emitting device package can be improved.

도 5는 도 1의 발광소자를 갖는 발광소자 패키지를 나타낸 도면이다. 5 is a view illustrating a light emitting device package having the light emitting device of FIG.

도 5를 참조하면, 발광소자 패키지(300)는 몸체(321), 제1 리드전극(311), 제2 리드전극(313), 발광소자(100) 및 몰딩부(331)를 포함한다.Referring to FIG. 5, the light emitting device package 300 includes a body 321, a first lead electrode 311, a second lead electrode 313, a light emitting device 100, and a molding portion 331.

상기 제1 및 제2 리드전극(311, 313)은 상기 몸체(321)와 결합될 수 있고, 상기 발광소자(100)와 전기적으로 연결될 수 있다. 상기 몰딩부(331)는 외부에 노출된 상기 발광소자(100) 상에 위치할 수 있다.The first and second lead electrodes 311 and 313 may be coupled to the body 321 and may be electrically connected to the light emitting device 100. The molding part 331 may be positioned on the light emitting device 100 exposed to the outside.

상기 몸체(321)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 몸체(321)는 위에서 볼 때 내부에 캐비티(cavity, 325)를 포함한다. 여기서, 상기 캐비티(325)는 상기 캐비티(325)의 바닥면을 기준으로 경사진 측면을 포함할 수 있다. The body 321 may be formed of a silicon material, a synthetic resin material, or a metal material. The body 321 includes a cavity 325 therein when viewed from above. Here, the cavity 325 may include a sloped side surface with respect to the bottom surface of the cavity 325.

상기 제1 및 상기 제2 리드전극(311, 313)은 서로 일정 간격 이격되어 전기적으로 절연될 수 있다. 상기 몸체(321) 내부를 관통하거나 표면상에 형성될 수 있다. 즉, 상기 제1 및 상기 제2 리드전극(311, 313)은 일 부분은 상기 캐비티(325) 내부에 위치하고, 상기 제1 및 상기 제2 리드전극(311, 313)의 다른 부분은 상기 몸체(321)의 외부에 위치할 수 있다.The first and second lead electrodes 311 and 313 may be electrically isolated from each other by a predetermined distance. Or may be formed on the surface of the body 321. That is, a part of the first and second lead electrodes 311 and 313 is located inside the cavity 325, and the other parts of the first and second lead electrodes 311 and 313 are located in the body 321, respectively.

상기 제1 및 제2 리드전극(311, 313)은 상기 발광소자(100)를 구동시키는 구동신호가 제공되는 경로를 제공하고, 상기 발광소자(100)로부터의 열을 외부로 전달시키는 기능을 포함한다. 상기 제1 및 제2 리드 전극(311, 313)은 금속 재질로 형성될 수 있으며, 간극부(323)에 의해 분리된다.The first and second lead electrodes 311 and 313 provide a path through which a driving signal for driving the light emitting device 100 is provided and transfer the heat from the light emitting device 100 to the outside do. The first and second lead electrodes 311 and 313 may be formed of a metal material and separated by a gap portion 323.

상기 발광소자(100)는 상기 제1 및 제2 리드전극(311, 313) 중 하나의 상부면에 상에 설치될 수 있다. 상기 발광소자(100)는 상기 제1 및 제2 리드전극(311, 313) 중 적어도 하나와 중첩될 수 있으며, 이에 한정하지는 않는다.The light emitting device 100 may be mounted on the upper surface of one of the first and second lead electrodes 311 and 313. The light emitting device 100 may be overlapped with at least one of the first and second lead electrodes 311 and 313, but is not limited thereto.

상기 발광소자(100)의 제1 전극패드(미도시)는 제1 와이어(342)에 의해 상기 제1 리드전극(311)과 연결될 수 있고, 상기 발광소자(100)의 제2 전극패드(미도시)는 제2와 이어(343)에 의해 상기 제2 리드전극(313)과 연결될 수 있으며, 이에 한정되지 않는다.A first electrode pad (not shown) of the light emitting device 100 may be connected to the first lead electrode 311 by a first wire 342 and may be connected to a second electrode pad May be connected to the second lead electrode 313 by a second wire 343, but is not limited thereto.

상기 몰딩부재(331)는 상기 발광소자(100)를 덮어 상기 발광소자(241)를 보호할 수 있다. 또한, 상기 몰딩부재(331)는 특정 파장대의 광을 제공하는 형광체(미도시)를 포함할 수 있다.The molding member 331 covers the light emitting device 100 to protect the light emitting device 241. In addition, the molding member 331 may include a phosphor (not shown) that provides light of a specific wavelength band.

실시예에 따른 발광소자는 백라이트 유닛, 조명 유닛, 디스플레이 장치, 지시 장치, 램프, 가로등, 차량용 조명장치, 차량용 표시장치, 스마트 시계 등에 적용될 수 있으나 이에 한정되는 것은 아니다.The light emitting device according to the embodiment may be applied to a backlight unit, a lighting unit, a display device, a pointing device, a lamp, a streetlight, a vehicle lighting device, a vehicle display device, a smart watch, but is not limited thereto.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects and the like described in the embodiments are included in at least one embodiment and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects and the like illustrated in the embodiments can be combined and modified by other persons skilled in the art to which the embodiments belong. Accordingly, the contents of such combinations and modifications should be construed as being included in the scope of the embodiments.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention. It can be seen that the modification and application of branches are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.

121, 221: 제1 도전형 제1 반도체층
123, 223: 제1 도전형 제2 반도체층
125, 225: 제1 도전형 제3 반도체층121, 221: a first conductive type first semiconductor layer
123, and 223: a first conductive type second semiconductor layer
125, 225: a first conductive type third semiconductor layer

Claims (9)

고농도의 제1 도펀트를 포함하는 제1 도전형 제1 반도체층);
상기 제1 도펀트를 포함하고, 상기 제1 도전형 제1 반도체층 상에 위치한 제1 도전형 제2 반도체층;
상기 제1 도펀트를 포함하고, 상기 제1 도전형 제2 반도체층상에 위치한 제1 도전형 제3 반도체층;
상기 제1 도전형 제3 반도체층상에 위치한 활성층; 및
제2 도펀트를 포함하는 제2 도전형 반도체층)을 포함하고,
상기 제1 도전형 제2 반도체층은 일정한 농도의 Al을 포함하는 발광소자.A first conductivity type first semiconductor layer containing a first dopant at a high concentration);
A first conductive type second semiconductor layer including the first dopant and positioned on the first conductive type first semiconductor layer;
A first conductive type third semiconductor layer including the first dopant and located on the first conductive type second semiconductor layer;
An active layer disposed on the first conductive type third semiconductor layer; And
A second conductivity type semiconductor layer including a second dopant)
Wherein the first conductive type second semiconductor layer contains Al at a constant concentration. 제1 항에 있어서,
상기 제1 도전형 제2 반도체층은 AlxGaN11-x(0x≤0.05)인 발광소자.The method according to claim 1,
Wherein the first conductive type second semiconductor layer is Al x GaN 1 1-x (0 x ? 0.05). 제1 항에 있어서,
상기 제1 도전형 제2 반도체층은 300㎚ 이하의 두께를 갖는 발광소자.The method according to claim 1,
And the first conductive type second semiconductor layer has a thickness of 300 nm or less. 제1 항에 있어서,
상기 제1 도전형 제2 반도체층은 100㎚ ~ 200㎚의 두께를 갖는 발광소자.The method according to claim 1,
Wherein the first conductive type second semiconductor layer has a thickness of 100 nm to 200 nm. 제1 항에 있어서,
상기 제1 도전형 제2 반도체층의 상부면은 외부에 노출되고, 노출된 상기 제1 도전형 제2 반도체층 상에 위치한 제1 전극; 및
상기 제2 도전형 반도체층 상에 위치한 제2 전극을 포함하는 발광소자.The method according to claim 1,
Wherein the upper surface of the first conductive type second semiconductor layer is exposed to the outside and is located on the exposed first conductive type second semiconductor layer; And
And a second electrode located on the second conductive type semiconductor layer. 제5 항에 있어서,
상기 제1 도전형 제2 반도체층 및 상기 제1 전극은 서로 직접 접촉되는 발광소자.6. The method of claim 5,
Wherein the first conductive type second semiconductor layer and the first electrode are in direct contact with each other. 제1 항에 있어서,
상기 제1 도펀트는 Si이 1×E19 이상 도핑된 발광소자.The method according to claim 1,
Wherein the first dopant is doped with Si at least 1 x E19. 제1 항에 있어서,
상기 제1 도펀트는 Si이 1×E19 내지 3×E19인 범위로 도핑되는 발광소자. The method according to claim 1,
Wherein the first dopant is doped with Si in the range of 1 x E19 to 3 x E19. 제1 항 내지 제8 항 중 어느 하나에 기재된 발광소자를 포함하는 발광소자 패키지.
9. A light emitting device package comprising the light emitting element according to any one of claims 1 to 8.
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