KR20150140938A - Light emitting device and light emitting device package - Google Patents
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Abstract
Description
실시 예는 발광소자 및 발광소자 패키지에 관한 것이다.Embodiments relate to a light emitting device and a light emitting device package.
발광 다이오드(Light Emitting Diode: LED)는 전류를 빛으로 변환시키는 발광소자이다. 최근 발광 다이오드는 휘도가 점차 증가하게 되어 디스플레이용 광원, 자동차용 광원 및 조명용 광원으로 사용이 증가하고 있다.A light emitting diode (LED) is a light emitting element that converts current into light. Recently, light emitting diodes have been increasingly used as a light source for displays, a light source for automobiles, and a light source for illumination because the luminance gradually increases.
최근에는 청색 또는 녹색 등의 단파장 광을 생성하여 풀 컬러 구현이 가능한 고출력 발광 칩이 개발된바 있다. 이에, 발광 칩으로부터 출력되는 광의 일부를 흡수하여 광의 파장과 다른 파장을 출력하는 형광체를 발광 칩 상에 도포함으로써, 다양한 색의 발광 다이오드를 조합할 수 있으며 백색 광을 발광하는 발광 다이오드도 구현이 가능하다.In recent years, high output light emitting chips capable of realizing full color by generating short wavelength light such as blue or green have been developed. By applying a phosphor that absorbs a part of the light output from the light emitting chip and outputs a wavelength different from the wavelength of the light, the light emitting diodes of various colors can be combined and a light emitting diode emitting white light can be realized Do.
실시 예는 활성층의 상면 및 하면에 전자 차단층을 구비한 발광 소자를 제공한다.Embodiments provide a light emitting device having an electron blocking layer on the top and bottom surfaces of an active layer.
실시 예는 활성층의 상면 및 하면에 전자 차단층, 및 상기 활성층 중 제2도전형 반도체층에 가장 가까운 장벽층이 초격자 구조를 갖는 발광 소자를 제공한다. The embodiment provides a light emitting device having a superlattice structure of an electron blocking layer on the top and bottom surfaces of an active layer, and a barrier layer closest to the second conductivity type semiconductor layer in the active layer.
실시 예에 의한 발광소자는, 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 배치된 제2도전형 반도체층; 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에, 복수의 양자 우물층과 복수의 양자 장벽층을 포함하는 활성층; 상기 활성층과 상기 제1도전형 반도체층 사이에 배치된 제1전자 차단층; 및 상기 활성층과 상기 제2도전형 반도체층 사이에 배치된 제2전자 차단층을 포함하며, 포함하며, 상기 제1전자 차단층과 상기 제2전자 차단층은 서로 다른 두께를 포함한다.A light emitting device according to an embodiment includes: a first conductive semiconductor layer; A second conductive semiconductor layer disposed on the first conductive semiconductor layer; An active layer including a plurality of quantum well layers and a plurality of quantum barrier layers between the first conductive semiconductor layer and the second conductive semiconductor layer; A first electron blocking layer disposed between the active layer and the first conductive semiconductor layer; And a second electron blocking layer disposed between the active layer and the second conductive semiconductor layer, wherein the first electron blocking layer and the second electron blocking layer have different thicknesses.
실시예는 새로운 전자 차단 구조를 갖는 활성층을 제공할 수 있다. The embodiment can provide an active layer having a new electron blocking structure.
실시예는 활성층의 내부 양자 효율을 개선시켜 줄 수 있다.The embodiment can improve the internal quantum efficiency of the active layer.
실시 예는 제2도전형 반도체층으로 주입되는 정공을 서로 다른 양자 우물층에 최대한 분산시켜 줄 수 있도록 함으로써, 상기 정공의 재 결합률의 개선을 통해 광도를 개선시켜 줄 수 있다.In the embodiment, the holes injected into the second conductivity type semiconductor layer can be dispersed in the different quantum well layers as much as possible, thereby improving the luminous intensity by improving the re-bonding ratio of the holes.
실시 예는 활성층으로부터 방출된 광의 색 순도를 개선시켜 줄 수 있다.The embodiment can improve the color purity of light emitted from the active layer.
실시 예는 광도를 개선시켜 줄 수 있다.Embodiments can improve the brightness.
실시 예는 발광 소자 및 이를 구비한 발광 소자 패키지의 신뢰성을 개선시켜 줄 수 있다.Embodiments can improve the reliability of the light emitting device and the light emitting device package having the same.
도 1은 실시 예에 따른 발광소자의 단면도이다.
도 2는 도 1의 발광 소자의 에너지 밴드 다이어그램이다.
도 3은 도 1의 발광 소자의 에너지 밴드 밴드 다이어그램의 다른 예이다.
도 4는 도 1의 발광 소자의 에너지 밴드 다이어그램의 또 다른 예이다.
도 5는 도 1의 발광 소자를 이용한 수평형 전극 구조를 갖는 발광 소자를 나타낸 도면이다.
도 6은 도 1의 발광 소자를 이용한 수직형 전극 구조를 갖는 발광 소자를 나타낸 도면이다.
도 7은 도 5의 발광 소자를 갖는 발광소자 패키지를 나타낸 도면이다.1 is a cross-sectional view of a light emitting device according to an embodiment.
2 is an energy band diagram of the light emitting device of FIG.
3 is another example of an energy band diagram of the light emitting device of FIG.
4 is another example of an energy band diagram of the light emitting device of FIG.
5 is a view illustrating a light emitting device having a horizontal electrode structure using the light emitting device of FIG.
6 is a view illustrating a light emitting device having a vertical electrode structure using the light emitting device of FIG.
7 is a view illustrating a light emitting device package having the light emitting device of FIG.
이하에서는 첨부한 도면을 참조하여 실시예에 따른 발광소자 및 그 제조방법에 대해서 상세하게 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다. Hereinafter, a light emitting device according to an embodiment and a method of manufacturing the same will be described in detail with reference to the accompanying drawings. In the description of the embodiments, it is to be understood that each layer (film), region, pattern or structure may be formed "on" or "under" a substrate, each layer The terms " on "and " under " include both being formed" directly "or" indirectly " Also, the criteria for top, bottom, or bottom of each layer will be described with reference to the drawings.
도 1은 실시예에 따른 발광소자의 단면도이며, 도 2는 도 1의 발광 소자의 에너지 다이어그램을 나타낸 도면이다. FIG. 1 is a cross-sectional view of a light emitting device according to an embodiment, and FIG. 2 is an energy diagram of a light emitting device of FIG.
도 1 및 도 2를 참조하면, 발광소자(100)는 기판(111), 버퍼층(113), 저전도층(115), 제1도전형 반도체층(117), 초격자층(118), 제1전자 차단층(121), 활성층(121), 제2전자 차단층(123), 및 제2도전형 반도체층(124)을 포함한다.1 and 2, a
상기 기판(111)은 투광성, 절연성 또는 도전성 기판을 이용할 수 있으며, 예컨대, 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, Ga2O3, LiGaO3 중 적어도 하나를 이용할 수 있다. 상기 기판(111)의 상면에는 복수의 돌출부(112)가 형성될 수 있으며, 상기의 복수의 돌출부(112)는 상기 기판(111)의 식각을 통해 형성하거나, 별도의 러프니스와 같은 광 추출 구조로 형성될 수 있다. 상기 돌출부(112)는 스트라이프 형상, 반구형상, 또는 돔(dome) 형상을 포함할 수 있다. 상기 기판(111)의 두께는 성장 또는 지지를 위해 30㎛~150㎛ 범위로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The
상기 기판(111) 위에는 복수의 화합물 반도체층이 성장될 수 있으며, 상기 복수의 화합물 반도체층의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다. A plurality of compound semiconductor layers may be grown on the
상기 기판(111) 위에는 버퍼층(113)이 형성되며, 상기 버퍼층(113)은 II족 내지 VI족 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(113)은 III족-V족 화합물 반도체를 이용한 반도체층을 포함하며, 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체로서, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 적어도 하나를 포함한다. 상기 버퍼층(113)은 서로 다른 반도체층을 교대로 배치하여 초 격자 구조로 형성될 수 있다.A
상기 버퍼층(113)은 상기 기판(111)과 질화물 계열의 반도체층과의 격자 상수의 차이를 완화시켜 주기 위해 형성될 수 있으며, 결함 제어층으로 정의될 수 있다. 상기 버퍼층(113)의 격자 상수는 상기 기판(111)의 격자 상수와 질화물 계열의 반도체층의 격자 상수 사이의 값을 가질 수 있다. 상기 버퍼층(113)은 ZnO 층과 같은 산화물로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 버퍼층(113)은 30~500nm 범위로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The
상기 버퍼층(113) 위에 저 전도층(115)이 형성되며, 상기 저 전도층(115)은 언도프드 반도체층으로서, 제1도전형 반도체층(117)의 전도성 보다 낮은 전도성을 가진다. 상기 저 전도층(115)은 III족-V족 화합물 반도체를 이용한 GaN계 반도체로 구현될 수 있으며, 이러한 언도프드 반도체층은 의도적으로 도전형 도펀트를 도핑하지 않더라도 제1도전형 특성을 가지게 된다. 상기 언도프드 반도체층은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.A
상기 저 전도층(115) 위에는 제1도전형 반도체층(117)이 형성될 수 있다. 상기 제1도전형 반도체층(117)은 제1도전형 도펀트가 도핑된 III족-V족 화합물 반도체로 구현되며, 예컨대 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1도전형 반도체층(117)이 n형 반도체층인 경우, 상기 제1도전형의 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함한다. The first conductivity
도 2와 같이, 상기 초격자층(118)은 제1도전형 반도체층(117)과 활성층(121) 사이에 배치되며, 서로 다른 적어도 2개의 반도체층 예컨대, 제1층(81)과 제2층(82)이 교대로 배치될 수 있다. 상기 초격자층(118)에서 상기 제1층(81)과 제2층(82)의 두께는 수 A 이상으로 형성될 수 있다. 상기 제1층(81)은 InGaN 또는 GaN으로 형성될 수 있으며, 상기 제2층(82)은 GaN 또는 AlGaN 구조로 형성될 수 있다. 상기 제1층(81)의 에너지 밴드 갭은 상기 제2층(82)의 에너지 밴드 갭보다 좁을 수 있다. 상기 제1층(81) 및 제2층(82)은 제1도전형 도펀트 예컨대, n형 도펀트를 포함할 수 있다. 이에 따라 상기 제1층(81) 및 제2층(82)는 도전형 반도체층으로 형성될 수 있다. 상기 제1층(81)의 두께는 상기 제2층(82)의 두께와 동일하거나 더 얇을 수 있다. 상기 제1층(81) 및 제2층(82)의 페어는 InGaN/GaN의 구조일 수 있으며, 인듐 조성이 다른 InGaN/InGaN의 구조로 형성될 수 있다. 상기 초격자층(118)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다. 상기 초격자층(118)은 상기 활성층(121)의 두께보다 얇게 형성될 수 있으며, 상기 제1층(81)의 인듐 조성은 밴드 갭이나 결정을 위해 상기 활성층(121)의 양자 우물층(131)의 인듐 조성보다 낮게 형성될 수 있다. 이러한 인듐 조성이 상기 활성층(121)의 양자 우물층(131)과 같은 조성인 경우, 활성층(121)의 하면에서의 반도체층의 결정이 저하되는 문제가 있다. 상기 초격자층(118)은 제1도전형 반도체층(117)로부터 전달되는 전위를 블록킹할 수 하여, 전위 밀도를 감소시켜 줄 수 있다.2, the
도 2와 같이, 상기 제1전자 차단층(119)은 활성층(121)으로 주입되는 전자를 차단하여, 상기 제2도전형 반도체층(124)을 통해 전자가 넘치는 것을 방지할 수 있다. 상기 제1전자 차단층(119)은 상기 초격자층(118)의 에너지 밴드 갭보다 넓은 밴드 갭(G3)으로 형성될 수 있다. 상기 제1전자 차단층(119)은 GaN계 반도체 예컨대, AlGaN계 반도체로 형성될 수 있다. 상기 제1전자 차단층(119)의 밴드 갭(G3)은 상기 활성층(121)의 장벽층(133)의 밴드 갭(G1)보다 넓게 형성될 수 있다. 상기 제1전자 차단층(119)은 제1도전형 도펀트 예컨대, n형 도펀트를 포함할 수 있다. 상기 제1전자 차단층(119)이 AlGaN계 반도체인 경우, 알루미늄 조성은 상기 제2전자 차단층(121)의 알루미늄 조성 이하로 형성될 수 있다. 상기 제1전자 차단층(119)의 두께는 상기 제2전자 차단층(123)의 두께와 다른 두께로 형성되거나, 상기 제2전자 차단층(123)의 두께보다 얇게 형성될 수 있으며, 예컨대 2nm 이상으로 형성될 수 있다. 이러한 제1전자 차단층(119)은 900도 이상의 온도에서 성장되며, 상기 활성층(121)의 성장 온도보다 높은 온도로 성장될 수 있다.
As shown in FIG. 2, the first
상기 활성층(121)은 상기 제1전자 차단층(119)과 제2전자 차단층(123) 사이에 배치된다. 상기 활성층(121)의 하면은 제1전자 차단층(119)과 접촉되며, 상면은 제2전자 차단층(123)과 접촉될 수 있다. 상기 활성층(121)은 다중 양자 우물(MQW)로 형성되며, 내부에 양자 선 또는 양자 점 구조 중 적어도 하나를 포함할 수 있다. 상기 활성층(121)은 양자 우물층(131)과 양자 장벽층(133)이 교대로 배치되며, 상기 양자 우물층(131)과 상기 양자 장벽층(133)의 페어는 2~30주기로 형성될 수 있다. 상기 양자 우물층(131)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 양자 장벽층(133)은 상기 양자 우물층(131)의 밴드 갭보다 더 넓은 밴드 갭을 갖는 반도체층으로 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 양자 우물층(131)과 양자 장벽층(133)의 페어는 예컨대, InGaN/GaN, AlGaN/GaN, InGaN/AlGaN, InGaN/InGaN 중 적어도 하나를 포함한다. The
도 2와 같이, 상기 양자 우물층(131)의 두께(T1)는 1.5~5nm 범위 내에 형성될 수 있으며, 예컨대 2~4nm 범위 내에서 형성될 수 있다. 상기 양자 장벽층(133)의 두께(T2)는 상기 양자 우물층(131)의 두께(T1)보다 더 두껍고 5~30nm의 범위 내에 형성될 수 있으며, 예컨대 4.5~7nm 범위 내에서 형성될 수 있다. 상기 양자 장벽층(133) 중에서 상기 제1도전형 반도체층(117)에 가까운 층은 n형 도펀트를 포함할 수 있으며, 이에 대해 한정하지는 않는다.As shown in FIG. 2, the thickness T1 of the
상기 활성층(121)은 자외선 대역부터 가시광선 대역의 파장 범위 내에서 선택적으로 발광할 수 있으며, 예컨대 자외선 파장, 청색 파장, 녹색 파장, 적색 파장 중 적어도 하나를 포함할 수 있다. The
상기 활성층(121) 위에는 제2전자 차단층(123)이 형성되며, 상기 제2전자 차단층(123)은 도 2와 같이, 상기 활성층(121)의 양자 장벽층(133)의 밴드 갭(G1)보다 더 넓은 밴드 갭(G5)을 가지며, III-V족 화합물 반도체 예컨대, AlGaN계 반도체로 형성될 수 있다.A second
상기 제2전자 차단층(123) 위에는 제2도전형 반도체층(124)이 형성되며, 상기 제2도전형 반도체층(124)은 제2도전형의 도펀트를 포함한다. 상기 제2도전형 반도체층(124)은 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(124)이 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다. The second conductive
상기 제1도전형 반도체층(117)부터 상기 제2도전형 반도체층(124)까지의 반도체 구조물은 발광 구조물(150)로 정의할 수 있다. 또한 발광 구조물(150)의 층들의 전도성 타입은 반대로 형성될 수 있으며, 상기 발광 구조물(150)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다. 상기 n-p 및 p-n 접합은 2개의 층 사이에 활성층이 배치되며, n-p-n 접합 또는 p-n-p 접합은 3개의 층 사이에 적어도 하나의 활성층을 포함하게 된다.
The semiconductor structure from the first
상기 활성층(121)의 성장 방법은 예컨대, 소정의 성장 온도(예: 700 ~ 900℃) 하에서 H2 또는/및 N2를 캐리어 가스로 사용하여 NH3, TMGa(또는 TEGa), TMIn, TMAl를 소스로 선택적으로 공급하여, GaN 또는 InGaN으로 이루어진 양자 우물층(131), GaN, AlGaN, 또는 InGaN으로 이루어진 양자 장벽층(133)을 형성할 수 있다. 상기 제2전자 차단층(123)의 성장을 위해 마지막 양자 우물 구조를 성장하면서 성장 온도를 올리게 된다. 이때 성장 온도를 올림으로써, 마지막 양자 우물 구조의 박막 특성은 개선될 수 있다.NH 3 , TMGa (or TEGa), TMIn, and TMAl may be grown using H 2 and / or N 2 as a carrier gas at a predetermined growth temperature (for example, 700 to 900 ° C.) A
실시 예의 활성층(121)은 복수의 양자 우물층(131)과 복수의 양자 장벽층(133)이 교대로 적층된다. 상기 복수의 양자 우물층(131)의 인듐 조성비는 10~13% 범위를 갖는다. 상기 양자 우물층(131)의 재료는 발광 피크 파장에 따라 변경될 수 있다. 상기 양자 장벽층(133)은 상기 양자 우물층(131)의 밴드 갭(G2)보다 넓은 에너지 밴드 갭(G1)을 갖는 질화물 반도체로 형성된다.In the
이하, 설명의 편의를 위해 제2전자 차단층(123) 또는 제2도전형 반도체층(124)에 가장 가까운 양자 장벽층은 제1양자 장벽층(B1)이며, 상기 제1양자 우물층(W1)은 상기 제1양자 장벽층(B1)의 아래에 배치된다. 상기 제1양자 장벽층(B1)은 상기 제2전자 차단층(123)과 제1양자 우물층(W1) 사이에 배치된다. 실시 예는 제1 및 제2전자 차단층(119,123)에 의해 전자가 넘치거나 활성층(121)을 벗어나는 것을 줄여줄 수 있다. For convenience of explanation, the quantum barrier layer closest to the second
여기서, 상기 캐리어는 정공일 수 있으며, 상기 정공은 전자에 비해 그 주입 길이나 이동도가 수 십배 내지 수 백배 작으므로, 특정 영역에서 정공의 양이 급격히 감소하여 재 결합 효율은 낮아지게 된다. Here, the carrier may be a hole, and since the hole has a length of injection or mobility of several tens to several hundreds of times smaller than that of an electron, the amount of holes in a specific region is drastically reduced, and the recombination efficiency is lowered.
도 2는 도 1의 활성층의 에너지 밴드 다이어그램을 나타낸 도면이다. 도 2에서 세로 축은 에너지 밴드 갭의 절대 크기(eV)를 나타내며, 가로 축은 제1도전형 반도체층부터 제2도전형 반도체층으로 성장 방향의 거리를 나타낸다.2 is a diagram showing an energy band diagram of the active layer of FIG. 2, the vertical axis represents the absolute size (eV) of the energy band gap, and the horizontal axis represents the distance from the first conductivity type semiconductor layer to the second conductivity type semiconductor layer in the growth direction.
도 1 및 도 2를 참조하면, 상기 양자 장벽층(133) 중에서 제2전자 차단층(123)에 가장 가까운 제1 양자 장벽층(B1)이 배치되며, 상기 제1양자 장벽층(B1)은 제1양자 우물층(W1)과 페어를 형성한다. 상기 제1양자 우물층(W1)은 상기 제1도전형 반도체층(117)보다는 상기 제2도전형 반도체층(124) 또는 상기 제1양자 장벽층(B1)에 가깝게 배치된다. 상기 제1양자 우물층(W1)/제1양자 장벽층(B1)의 페어 구조는 InGaN/GaN일 또는 InGaN/AlGaN으로 형성될 수 있다. Referring to FIGS. 1 and 2, a first quantum barrier layer B1 closest to the second
상기 제1양자 장벽층(B1)의 두께(T3)는 다른 장벽층의 두께(T2)보다 더 두껍게 형성될 수 있다. 예컨대, 상기 제1양자 장벽층(B1)의 두께(T3)는 예컨대, 8nm내지 15nm 범위로 형성될 수 있으며, 다른 장벽층의 두께(T2)보다는 0.5nm 이상 예컨대, 3nm 이상 두껍게 형성될 수 있다.The thickness T3 of the first quantum barrier layer B1 may be greater than the thickness T2 of the other barrier layer. For example, the thickness T3 of the first quantum barrier layer B1 may be in the range of 8 nm to 15 nm, and may be formed to be 0.5 nm or more, for example, 3 nm or more thicker than the thickness T2 of the other barrier layer .
상기 제1양자 장벽층(B1)은 복수의 우물 구조(33)를 포함하며, 상기 복수의 우물 구조(33)는 상기 장벽 구조(31) 사이에 배치된다. 상기 복수의 우물 구조(33)는 상기 양자 우물층(131)의 인듐 조성보다 낮은 인듐 조성을 갖는 반도체 예컨대, InGaN으로 형성될 수 있다. 상기 장벽 구조(31)와 우물 구조(33)의 페어는 2 내지 3페어로 형성될 수 있으며, InGaN/GaN 또는 InGaN/AlGaN의 페어로 형성될 수 있다. 이러한 제1양자 장벽층(B1)은 초격자 형태로 제공됨으로써, 격자 상수의 차이를 완충시켜 주는 버퍼층으로 기능하여 전체 층의 스트레인을 완화시켜 줄 수 있다.The first quantum barrier layer B 1 comprises a plurality of
상기 장벽 구조(33) 및 우물 구조(31)의 1페어의 두께는 4nm 내지 6nm 범위로 형성될 수 있다. 상기 우물 구조(33)의 밴드 갭(G4)은 상기 장벽 구조(31)의 밴드 갭(G1)보다는 좁고 양자 우물층(131)의 밴드 갭(G2)보다는 넓게 형성될 수 있다. 상기 우물 구조(33)의 우물 깊이(D1)는 상기 장벽 구조(31)의 장벽 높이의 50% 이하로 형성될 수 있다. 상기 장벽 구조(31) 또는 우물 구조(33) 각각의 두께는 2nm 내지 3nm 두께로 형성될 수 있으며, 서로 동일한 두께 또는 서로 다른 두께로 형성될 수 있다. 상기 제1양자 장벽층(B1)의 장벽 구조(31)는 상기 제2전자 차단층(123)과 접촉될 수 있다.The thickness of one pair of the
상기 장벽 구조(31) 및 우물 구조(33)은 p형 도펀트를 포함할 수 있다. 이러한 p형 도펀트를 활성층(121)의 최 상층에 첨가하여 정공의 활동성을 개선시켜 줄 수 있다. 이는 제2도전형 반도체층(124)에 도전형 도펀트 예컨대, p형 도펀트를 일정 수준 이하로 첨가되도록 함으로써, 상기 제2도전형 반도체층(123)의 결정을 저하시키는 문제를 해결할 수 있다. The
또한 상기 제1양자 장벽층(B1)은 활성층(121)의 최 상층에 배치되어, 활성층(121)과 제2전자 차단층(123) 사이에서 스트레인을 완화시켜 줄 수 있다.
The first quantum barrier layer B1 may be disposed on the uppermost layer of the
도 3은 도 1의 발광 소자의 에너지 밴드 다이어그램의 다른 예를 나타낸 도면이다. 도 3을 설명함에 있어서, 도 2와 동일한 부분은 도 2의 설명을 참조하기로 한다.3 is a view showing another example of an energy band diagram of the light emitting device of FIG. In describing FIG. 3, the same parts as FIG. 2 will be described with reference to FIG. 2. FIG.
도 3을 참조하면, 발광 소자는 제1도전형 반도체층(117), 초격자층(118), 캡층(118A), 제1전자 차단층(119), 활성층(121), 제2전자 차단층(123) 및 제2도전형 반도체층(124)을 포함한다.3, the light emitting device includes a first
상기 캡층(118A)은 상기 초격자층(118)과 제1전자 차단층(119) 사이에 배치되며, 상기 초격자층(118)의 마지막 층인 제1층(81)을 보호하게 된다. 즉, 제1층(81)이 InGaN인 경우 제1전자 차단층(119)의 성장 과정에서 인듐이 증발하는 것을 방지할 수 있다. 상기 캡층(118A)은 상기 초격자층(118)의 제2층(82)의 두께와 동일한 두께로 형성되거나 더 얇은 두께로 형성될 수 있다. 상기 캡층(118A)은 상기 제2층(82)의 물질과 동일한 물질로 형성되거나, GaN으로 형성될 수 있다. 상기 캡층(118A)의 밴드 갭(G5)은 상기 제1층(81)의 밴드 갭보다 넓고 상기 제1전자 차단층(119)의 밴드 갭(G3)보다는 좁게 형성될 수 있다. 이러한 캡층(118A)은 초격자층(118)의 층 경계를 보호할 수 있다. 또한 제1 및 제2전자 차단층(119,123)은 전자가 넘치는 것을 방지할 수 있고 또한 활성층(121) 내의 재 결합 효율을 개선시켜 줄 수 있다.
The
도 4는 도 1의 발광 소자의 에너지 다이어그램의 또 다른 예이다. 도 4를 설명함에 있어서, 도 2와 동일한 부분은 도 2의 설명을 참조하기로 한다.4 is another example of the energy diagram of the light emitting device of FIG. In describing FIG. 4, the same parts as FIG. 2 will be described with reference to FIG. 2. FIG.
도 4를 참조하면, 발광 소자는 제1도전형 반도체층(117), 초격자층(118), 캡층(118A), 제1전자 차단층(119), 활성층(121), 제2전자 차단층(123) 및 제2도전형 반도체층(124)을 포함한다.4, the light emitting device includes a first
상기 활성층(121) 중에서 제2전자 차단층(123)에 가장 가까운 양자 장벽층 즉, 제1양자 장벽층(B1)은 복수의 우물 구조(32)를 포함하며, 상기 복수의 우물 구조(32)은 장벽 구조(31A,31) 사이에 배치된다. 여기서, 제1양자 장벽층(B1)과 제1양자 우물층(W1)의 경계 부분의 제1장벽 구조(31A)는 다른 장벽 구조(31)보다 더 얇은 두께로 형성될 수 있다. 예컨대, 제1장벽 구조(31A)는 1nm 내지 2nm의 두께로 형성될 수 있으며, 이러한 두께 범위는 터널링을 통해 정공을 전달할 수 있다.
The quantum barrier layer closest to the second
도 5은 도 1의 발광 소자를 이용한 수평형 전극 구조를 갖는 발광 소자의 예이다.5 is an example of a light emitting device having a horizontal electrode structure using the light emitting device of FIG.
도 5를 참조하면, 발광 소자(101)는 발광 구조물(150) 위에 전극층(141) 및 제2전극(145)이 형성되며, 상기 제1도전형 반도체층(117) 위에 제1전극(143)이 형성된다.5, the
상기 전극층(141)은 전류 확산층으로서, 투과성 및 전기 전도성을 가지는 물질로 형성될 수 있다. 상기 전극층(141)은 화합물 반도체층의 굴절률보다 낮은 굴절률로 형성될 수 있다. The
상기 전극층(141)은 제2도전형 반도체층(124)의 상면에 형성되며, 그 물질은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO 등 중에서 선택되며, 적어도 한 층으로 형성될 수 있다. 상기 전극층(141)은 반사 전극층으로 형성될 수 있으며, 그 물질은 예컨대, Al, Ag, Pd, Rh, Pt, Ir 및 이들 중 2이상의 합금 중에서 선택적으로 형성될 수 있다. The
상기 제2전극(145)은 상기 제2도전형 반도체층(124) 및/또는 상기 전극층(141) 위에 형성될 수 있으며, 전극 패드를 포함할 수 있다. 상기 제2전극(145)은 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제2전극(145)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다.The
상기 제1도전형 반도체층(117)의 일부에는 제1전극(143)이 형성된다. 상기 제1전극(143)과 상기 제2전극(145)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.A first electrode (143) is formed on a part of the first conductive type semiconductor layer (117). The
상기 발광 소자(101)의 표면에 절연층이 더 형성될 수 있으며, 상기 절연층은 발광 구조물(150)의 층간 쇼트(short)를 방지하고, 습기 침투를 방지할 수 있다.
An insulating layer may further be formed on the surface of the
도 6은 도 1의 발광 소자를 이용한 수직형 전극 구조를 갖는 발광 소자를 나타낸 예이다.6 illustrates an example of a light emitting device having a vertical electrode structure using the light emitting device of FIG.
도 6을 참조하면, 발광 구조물(150) 아래에 전류 블록킹층(161), 채널층(163) 및 제2전극(170)이 배치된다. 상기 전류 블록킹층(161)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있으며, 상기 채널층(163) 사이에 적어도 하나가 형성될 수 있다. Referring to FIG. 6, a
상기 전류 블록킹층(161)은 상기 발광 구조물(117) 위에 배치된 제1전극(181)과 상기 발광 구조물(150)의 두께 방향으로 대응되게 배치된다. 상기 전류 블록킹층(161)은 상기 제2전극(170)으로부터 공급되는 전류를 차단하여, 다른 경로로 확산시켜 줄 수 있다. The
상기 채널층(163)은 상기 제2도전형 반도체층(124)의 하면 에지를 따라 형성되며, 링 형상, 루프 형상 또는 프레임 형상으로 형성될 수 있다. 상기 채널층(163)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함할 수 있다. 상기 채널층(163)의 내측부는 상기 제2도전형 반도체층(124) 아래에 배치되고, 외측부는 상기 발광 구조물(150)의 측면보다 더 외측에 배치된다. The
상기 제2도전형 반도체층(124) 아래에 제2전극(170)이 형성될 수 있다. 상기 제2전극(170)은 복수의 전도층(165,167,169)을 포함할 수 있다.A
상기 제2전극(170)은 오믹 접촉층(165), 반사층(167), 및 본딩층(169)을 포함한다. 상기 오믹 접촉층(165)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 저 전도성 물질이거나 Ni, Ag의 금속을 이용할 수 있다. 상기 오믹 접촉층(165) 아래에 반사층(167)이 형성되며, 상기 반사층(167)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 반사층(167)은 상기 제2도전형 반도체층(124) 아래에 접촉될 수 있으며, 금속으로 오믹 접촉하거나 ITO와 같은 저 전도 물질로 오믹 접촉할 수 있으며, 이에 대해 한정하지는 않는다.The
상기 반사층(167) 아래에는 본딩층(169)이 형성되며, 상기 본딩층(169)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다. A
상기 본딩층(169) 아래에는 지지 부재(173)가 형성되며, 상기 지지 부재(173)는 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지부재(173)는 다른 예로서, 전도성 시트로 구현될 수 있다.A
여기서, 상기 도 1의 기판은 제거하게 된다. 상기 성장 기판의 제거 방법은 물리적 방법(예: Laser lift off) 또는/및 화학적 방법(습식 에칭 등)으로 제거할 수 있으며, 상기 제1도전형 반도체층(117)을 노출시켜 준다. 상기 기판이 제거된 방향을 통해 아이솔레이션 에칭을 수행하여, 상기 제1도전형 반도체층(117) 상에 제1전극(181)을 형성하게 된다. Here, the substrate of FIG. 1 is removed. The growth substrate may be removed by a physical method such as laser lift off or chemical method such as wet etching to expose the first conductivity
상기 제1도전형 반도체층(117)의 상면에는 러프니스와 같은 광 추출 구조(117A)로 형성될 수 있다. 상기 발광 구조물(150)의 측벽보다 외측에는 상기 채널층(163)의 외측부가 노출되며, 상기 채널층(163)의 내측부는 상기 제2도전형 반도체층(124)의 하면에 접촉될 수 있다. The upper surface of the first
이에 따라 발광 구조물(150) 위에 제1전극(181) 및 아래에 지지 부재(173)를 갖는 수직형 전극 구조를 갖는 발광 소자(102)가 제조될 수 있다.
The
도 7는 도 5의 발광 소자를 갖는 발광소자 패키지를 나타낸 도면이다. 7 is a view illustrating a light emitting device package having the light emitting device of FIG.
도 7를 참조하면, 발광소자 패키지(200)는 몸체(210)와, 상기 몸체(210)에 적어도 일부가 배치된 제1 리드전극(211) 및 제2 리드전극(212)과, 상기 몸체(210) 상에 상기 제1 리드전극(211) 및 제2 리드전극(212)과 전기적으로 연결되는 상기 발광 소자(101)와, 상기 몸체(210) 상에 상기 발광 소자(101)를 포위하는 몰딩부재(220)를 포함한다.7, the light emitting
상기 몸체(210)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 몸체(210)는 위에서 볼 때 내부에 캐비티(cavity) 및 그 둘레에 경사면을 갖는 반사부(215)를 포함한다. The
상기 제1 리드전극(211) 및 상기 제2 리드전극(212)은 서로 전기적으로 분리되며, 상기 몸체(210) 내부를 관통하도록 형성될 수 있다. 즉, 상기 제1 리드전극(211) 및 상기 제2 리드전극(212)은 일부는 상기 캐비티 내부에 배치되고, 다른 부분은 상기 몸체(210)의 외부에 배치될 수 있다. The first
상기 제1 리드전극(211) 및 제2 리드전극(212)은 상기 발광 소자(101)에 전원을 공급하고, 상기 발광 소자(101)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(101)에서 발생된 열을 외부로 배출시키는 기능을 할 수도 있다.The first
상기 발광 소자(101)는 상기 몸체(210) 상에 설치되거나 상기 제1 리드전극(211) 또는/및 제2 리드전극(212) 상에 설치될 수 있다.The
상기 발광 소자(101)의 와이어(216)는 상기 제1 리드전극(211) 또는 제2 리드전극(212) 중 어느 하나에 전기적으로 연결될 수 있으며, 이에 한정되지 않는다. The
상기 몰딩부재(220)는 상기 발광 소자(101)를 포위하여 상기 발광 소자(101)를 보호할 수 있다. 또한, 상기 몰딩부재(220)에는 형광체가 포함되고, 이러한 형광체에 의해 상기 발광 소자(101)에서 방출된 광의 파장이 변화될 수 있다. The
실시예에 따른 발광 소자 또는 발광 소자 패키지는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 복수의 발광 소자 또는 발광 소자 패키지가 어레이된 구조를 포함하며, 조명등, 신호등, 차량 전조등, 전광판 등이 포함될 수 있다.
The light emitting device or the light emitting device package according to the embodiment can be applied to a light unit. The light unit includes a structure in which a plurality of light emitting devices or light emitting device packages are arrayed, and may include an illumination light, a traffic light, a vehicle headlight, an electric signboard, and the like.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects and the like described in the embodiments are included in at least one embodiment of the present invention and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects and the like illustrated in the embodiments can be combined and modified by other persons skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of illustration, It can be seen that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.
111: 기판
113: 버퍼층
115: 저 전도층
117: 제1도전형 반도체층
118: 초격자층
118A: 캡층
119: 제1전자 차단층
121: 활성층
123: 제2전자 차단층
124: 제2도전형 반도체층
131, W1: 양자 우물층
133, B1: 양자 장벽층111: substrate 113: buffer layer
115: Low conduction layer 117: First conduction type semiconductor layer
118:
119: first electron blocking layer 121: active layer
123: second electron blocking layer 124: second conductive type semiconductor layer
131, W1:
Claims (12)
상기 제1도전형 반도체층 위에 배치된 제2도전형 반도체층;
상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에, 복수의 양자 우물층과 복수의 양자 장벽층을 포함하는 활성층;
상기 활성층과 상기 제1도전형 반도체층 사이에 배치된 제1전자 차단층; 및
상기 활성층과 상기 제2도전형 반도체층 사이에 배치된 제2전자 차단층을 포함하며,
상기 제1전자 차단층과 상기 제2전자 차단층은 서로 다른 두께를 포함하며,
상기 복수의 양자 장벽층 중에서 상기 제2도전형 반도체층에 가장 가까운 제1양자 장벽층은 복수의 우물 구조를 포함하는 발광 소자.A first conductive semiconductor layer;
A second conductive semiconductor layer disposed on the first conductive semiconductor layer;
An active layer including a plurality of quantum well layers and a plurality of quantum barrier layers between the first conductive semiconductor layer and the second conductive semiconductor layer;
A first electron blocking layer disposed between the active layer and the first conductive semiconductor layer; And
And a second electron blocking layer disposed between the active layer and the second conductive semiconductor layer,
Wherein the first electron blocking layer and the second electron blocking layer comprise different thicknesses,
Wherein the first quantum barrier layer closest to the second conductivity type semiconductor layer among the plurality of quantum barrier layers includes a plurality of well structures.
상기 장벽 구조와 우물 구조의 페어는 2내지 3페어를 포함하는 발광 소자.6. The method of claim 5, wherein each of the plurality of well structures is disposed between barrier structures,
Wherein the barrier structure and the well structure pair comprises 2 to 3 pairs.
상기 제1양자 장벽층의 장벽 구조 중 상기 제1양자 우물층과 접촉되는 제1장벽 구조의 두께는 다른 장벽 구조의 두께보다 얇은 발광 소자.9. The device of claim 8, further comprising a first quantum well layer disposed below the first quantum barrier layer,
Wherein a thickness of the first barrier structure, which is in contact with the first quantum well layer, of the barrier structure of the first quantum barrier layer is thinner than the thickness of the other barrier structure.
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KR101297788B1 (en) * | 2012-03-21 | 2013-08-19 | 고려대학교 산학협력단 | Light emitting device |
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