KR102251237B1 - Light emitting device - Google Patents

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실시 예는 발광 소자에 관한 것이다. 실시 예에 개시된 발광 소자는, 제1 도전형 반도체층 및 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 활성층; 상기 활성층과 제2도전형 반도체층 사이에 배치된 전자 차단층을 포함하고, 상기 활성층은 복수의 우물층 및 복수의 장벽층을 포함하며, 상기 복수의 우물층 중 적어도 하나는, 제1양자점을 포함하며, 상기 우물층에서 상기 제1양자점이 배치된 제1영역의 밴드 갭은 상기 우물층의 밴드 갭보다 좁게 배치된다.The embodiment relates to a light emitting device. The light emitting device disclosed in the embodiment includes: a first conductivity type semiconductor layer and a second conductivity type semiconductor layer; And an active layer between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer. And an electron blocking layer disposed between the active layer and the second conductive semiconductor layer, the active layer including a plurality of well layers and a plurality of barrier layers, and at least one of the plurality of well layers has a first quantum dot And a band gap of a first region in which the first quantum dots are disposed in the well layer is disposed to be narrower than a band gap of the well layer.

Description

발광 소자{LIGHT EMITTING DEVICE}Light emitting device {LIGHT EMITTING DEVICE}

실시 예는 발광 소자에 관한 것이다.The embodiment relates to a light emitting device.

일반적으로 질소(N)와 같은 Ⅴ족 소스와, 갈륨(Ga), 알루미늄(Al), 또는 인듐(In)과 같은 Ⅲ족 소스를 포함하는 질화물 반도체 소재는 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 갖고 있어, 질화물계 반도체 소자 예컨대, 자외선 영역의 질화물계 반도체 발광소자 및 태양전지용 물질로 많이 사용되고 있다. In general, nitride semiconductor materials including a group V source such as nitrogen (N) and a group III source such as gallium (Ga), aluminum (Al), or indium (In) have excellent thermal stability and direct transition type energy. Since it has a band structure, it is widely used as a nitride-based semiconductor device, for example, a nitride-based semiconductor light emitting device in the ultraviolet region and a material for a solar cell.

질화물계 물질은 0.7eV에서 6.2eV의 폭넓은 에너지 밴드갭을 가지고 있어 태양광스펙트럼 영역과 일치하는 특성으로 인하여 태양전지소자용 물질로 많이 사용되고 있다. 특히, 자외선 발광소자는 경화기 장치, 의료분석기 및 치료기기 및 살균, 정수, 정화시스템 등 다양한 산업분야에서 활용되고 있으며, 향후 반도체 조명 광원으로써 일반조명에 사용 가능한 물질로서 주목을 받고 있다.Nitride-based materials have a wide energy band gap of 0.7 eV to 6.2 eV, and are widely used as materials for solar cell devices due to their characteristics consistent with the solar spectrum region. In particular, ultraviolet light emitting devices are used in various industrial fields such as curing devices, medical analyzers and treatment devices, sterilization, water purification, and purification systems, and are attracting attention as materials that can be used in general lighting as semiconductor lighting sources in the future.

실시 예는 새로운 활성층의 우물 구조를 갖는 발광 소자를 제공한다.The embodiment provides a light emitting device having a new active layer well structure.

실시 예는 활성층의 복수의 우물층 중 적어도 하나 또는 모두에 양자점이 배치된 발광 소자를 제공한다.The embodiment provides a light emitting device in which quantum dots are disposed on at least one or all of a plurality of well layers of an active layer.

실시 예는 활성층의 우물층 및 장벽층 중 적어도 하나에 양자점을 갖는 발광 소자를 제공한다.The embodiment provides a light emitting device having quantum dots in at least one of a well layer and a barrier layer of an active layer.

실시 예는 활성층의 우물층 및 장벽층 중 적어도 하나에 균일한 인듐 조성을 갖는 양자점을 갖는 발광 소자를 제공한다.The embodiment provides a light emitting device having quantum dots having a uniform indium composition in at least one of a well layer and a barrier layer of an active layer.

실시 예는 활성층의 우물층에서 전도대와 가전자대 사이의 에너지 갭을 줄여줄 수 있는 발광 소자를 제공한다.The embodiment provides a light emitting device capable of reducing an energy gap between a conduction band and a valence band in a well layer of an active layer.

실시 예는 내부 발광효율이 개선된 활성층을 갖는 발광 소자, 발광 소자 패키지 및 조명시스템을 제공하고자 한다.The embodiment is to provide a light-emitting device, a light-emitting device package, and a lighting system having an active layer with improved internal luminous efficiency.

실시 예에 따른 발광 소자는, 제1 도전형 반도체층 및 제2 도전형 반도체층; 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 배치되며 복수의 우물층 및 복수의 장벽층을 포함하는 활성층; 및 상기 활성층과 제2도전형 반도체층 사이에 배치된 전자 차단층을 포함하고, 상기 복수의 우물층 중 적어도 하나는, 제1양자점을 포함하며, 상기 우물층에서 상기 제1양자점이 배치된 제1영역의 밴드 갭은 상기 우물층의 상기 제1영역을 제외한 다른 영역의 밴드 갭보다 좁을 수 있다.A light emitting device according to an embodiment includes: a first conductivity type semiconductor layer and a second conductivity type semiconductor layer; An active layer disposed between the first conductivity-type semiconductor layer and the second conductivity-type semiconductor layer and including a plurality of well layers and a plurality of barrier layers; And an electron blocking layer disposed between the active layer and the second conductive semiconductor layer, wherein at least one of the plurality of well layers includes a first quantum dot, and a first quantum dot is disposed in the well layer. A band gap of one region may be narrower than a band gap of a region other than the first region of the well layer.

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실시 예에 따른 발광 소자는 내부 양자 효율이 개선될 수 있다.In the light emitting device according to the embodiment, internal quantum efficiency may be improved.

실시 예에 따른 발광 소자는 고 전류모드에서의 양자효율이 저하되는 현상을 개선할 수 있다. The light emitting device according to the embodiment may improve a phenomenon in which quantum efficiency is deteriorated in a high current mode.

실시 예는 발광 소자 및 이를 구비한 발광 소자 패키지의 신뢰성이 개선될 수 있다.According to the embodiment, the reliability of a light emitting device and a light emitting device package including the same may be improved.

도 1은 실시 예에 따른 발광 소자의 단면도이다.
도 2는 도 1의 발광 소자에서 활성층을 나타낸 도면이다.
도 3은 도 2의 활성층에서 양자점에 의한 에너지 밴드 다이어그램의 제1예를 나타낸 도면이다.
도 4는 도 2의 발광 소자에서 활성층의 에너지 밴드 다이어그램의 제2예를 나타낸 도면이다.
도 5는 도 4의 활성층의 우물층의 부분 확대도이다.
도 6은 도 1의 활성층의 에너지 밴드 다이어그램의 제3예를 나타낸 도면이다.
도 7은 도 1의 활성층의 에너지 밴드 다이어그램의 제4예를 나타낸 도면이다.
도 8은 도 1의 활성층의 에너지 밴드 다이오그램의 제5예를 나타낸 도면이다.
도 9 및 도 10은 도 2의 활성층의 우물층에서 양자점의 위치 변형 예를 나타낸 도면이다.
도 11는 도 1의 발광 소자에 전극을 배치한 예이다.
도 12는 도 1의 발광 소자에 전극을 배치한 다른 예이다.
도 13은 실시 예에 따른 발광 소자를 갖는 발광 소자 패키지 단면도이다.
1 is a cross-sectional view of a light emitting device according to an embodiment.
FIG. 2 is a diagram illustrating an active layer in the light emitting device of FIG. 1.
3 is a diagram illustrating a first example of an energy band diagram by quantum dots in the active layer of FIG. 2.
4 is a diagram illustrating a second example of an energy band diagram of an active layer in the light emitting device of FIG. 2.
5 is a partially enlarged view of a well layer of the active layer of FIG. 4.
6 is a diagram illustrating a third example of an energy band diagram of the active layer of FIG. 1.
7 is a diagram illustrating a fourth example of an energy band diagram of the active layer of FIG. 1.
8 is a diagram showing a fifth example of the energy band diagram of the active layer of FIG. 1.
9 and 10 are diagrams illustrating an example of a position change of a quantum dot in a well layer of the active layer of FIG. 2.
11 is an example of arranging electrodes in the light emitting device of FIG. 1.
12 is another example of disposing an electrode in the light emitting device of FIG. 1.
13 is a cross-sectional view of a light emitting device package having a light emitting device according to the embodiment.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태들을 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
In the description of the embodiment, each layer (film), region, pattern, or structure is "on/over" or "under" of the substrate, each layer (film), region, pad, or patterns. In the case of being described as being formed in, "on/over" and "under" include both "directly" or "indirectly" formed. do. In addition, the criteria for the top/top or bottom of each layer will be described based on the drawings.

(실시예)(Example)

도 1은 실시 예에 따른 발광 소자의 단면도이고, 도 2는 도 1의 발광 소자에서 활성층을 나타낸 도면이며, 도 3은 도 2의 활성층의 에너지 밴드 다이어그램의 제1예를 나타낸 도면이다.1 is a cross-sectional view of a light emitting device according to an embodiment, FIG. 2 is a diagram illustrating an active layer in the light emitting device of FIG. 1, and FIG. 3 is a diagram illustrating a first example of an energy band diagram of the active layer of FIG. 2.

도 1 내지 도 3을 참조하면, 실시예에 따른 발광 소자는 제1도전형 반도체층(41)과, 상기 제1도전형 반도체층(41) 상에 배치되며 우물층(62) 및 장벽층(52)을 갖는 활성층(51)과, 상기 활성층(51) 상에 배치된 전자 차단층(71), 상기 전자 차단층(71) 상에 배치된 제2 도전형 반도체층(75)을 포함할 수 있다.1 to 3, the light emitting device according to the embodiment is disposed on the first conductive type semiconductor layer 41, the first conductive type semiconductor layer 41, and the well layer 62 and the barrier layer ( An active layer 51 having 52, an electron blocking layer 71 disposed on the active layer 51, and a second conductive type semiconductor layer 75 disposed on the electron blocking layer 71 may be included. have.

상기 발광 소자는 제1도전형 반도체층(41) 아래에 저 전도층(33), 버퍼층(31) 및 기판(21) 중 하나 이상 또는 모두를 포함할 수 있다.The light emitting device may include one or more or all of a low conductivity layer 33, a buffer layer 31, and a substrate 21 under the first conductivity type semiconductor layer 41.

상기 발광 소자는 상기 제1도전형 반도체층(41)과 활성층(51) 사이에 제1클래드층(43) 및 상기 활성층(51)과 제2도전형 반도체층(75) 사이에 제2클래드층(73) 중 적어도 하나 또는 모두를 포함할 수 있다.
The light emitting device includes a first cladding layer 43 between the first conductive semiconductor layer 41 and the active layer 51 and a second cladding layer between the active layer 51 and the second conductive semiconductor layer 75 At least one or all of (73) may be included.

상기 기판(21)은 예를 들어, 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(21)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga2O3 중 적어도 하나를 포함할 수 있다. 상기 기판(21)의 상면 및 하면 중 적어도 하나 또는 모두에는 복수의 돌출부(미도시)가 형성될 수 있으며, 상기 복수의 돌출부 각각은 측 단면이, 반구형 형상, 다각형 형상, 타원 형상 중 적어도 하나를 포함하며 스트라이프 형태 또는 매트릭스 형태로 배열될 수 있다. 상기 돌출부는 광 추출 효율을 개선시켜 줄 수 있다.The substrate 21 may be, for example, a light-transmitting, conductive or insulating substrate. For example, the substrate 21 may include at least one of sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga 2 O 3. A plurality of protrusions (not shown) may be formed on at least one or both of the upper and lower surfaces of the substrate 21, and each of the plurality of protrusions has a side cross-section, at least one of a hemispherical shape, a polygonal shape, and an elliptical shape And may be arranged in a stripe shape or a matrix shape. The protrusion may improve light extraction efficiency.

상기 기판(21) 위에는 복수의 화합물 반도체층이 배치될 수 있으며, 상기 복수의 화합물 반도체층의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이에 대해 한정하지는 않는다. A plurality of compound semiconductor layers may be disposed on the substrate 21, and equipment for growing the plurality of compound semiconductor layers includes an electron beam evaporator, physical vapor deposition (PVD), chemical vapor deposition (CVD), and plasma laser deposition (PLD). , Dual-type thermal evaporator (dual-type thermal evaporator) sputtering (sputtering), MOCVD (metal organic chemical vapor deposition) may be formed by, but not limited to this.

상기 기판(21)과 상기 제1도전형 반도체층(41) 사이에는 버퍼층(31)이 형성될 수 있다. 상기 버퍼층(31)은 II족 내지 VI족 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(31)은 III족-V족 화합물 반도체를 이용한 반도체층을 포함하며, 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 버퍼층(31)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, ZnO와 같은 재료 중 적어도 하나를 포함한다. A buffer layer 31 may be formed between the substrate 21 and the first conductive semiconductor layer 41. The buffer layer 31 may be formed of at least one layer using a Group II to Group VI compound semiconductor. The buffer layer 31 includes a semiconductor layer using a group III-V compound semiconductor, for example, In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x+y) It can be implemented with a semiconductor material having a composition formula of ≤1). The buffer layer 31 includes, for example, at least one of materials such as GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, and ZnO.

상기 버퍼층(31)은 서로 다른 반도체층을 교대로 배치한 초 격자(super lattice) 구조를 포함할 수 있다. 상기 버퍼층(31)은 상기 기판(21)과 질화물 계열의 반도체층과의 격자상수의 차이를 완화시켜 주기 위해 형성될 수 있으며, 결함 제어층으로 정의될 수 있다. 상기 버퍼층(31)의 격자 상수는 상기 기판(21)과 질화물 계열의 반도체층 사이의 격자상수 사이의 값을 가질 수 있다. 상기 버퍼층(31)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.The buffer layer 31 may have a super lattice structure in which different semiconductor layers are alternately arranged. The buffer layer 31 may be formed to alleviate a difference in lattice constant between the substrate 21 and the nitride-based semiconductor layer, and may be defined as a defect control layer. The lattice constant of the buffer layer 31 may have a value between the lattice constant between the substrate 21 and the nitride-based semiconductor layer. The buffer layer 31 may not be formed, but is not limited thereto.

상기 저 전도층(33)은 상기 버퍼층(31)과 상기 제1도전형 반도체층(41) 사이에 배치될 수 있다. 상기 저 전도층(33)은 언도프드 반도체층으로서, 제1도전형 반도체층(41) 보다 낮은 전기 전도성을 가진다. The low conductivity layer 33 may be disposed between the buffer layer 31 and the first conductivity type semiconductor layer 41. The low conductivity layer 33 is an undoped semiconductor layer and has an electrical conductivity lower than that of the first conductivity type semiconductor layer 41.

상기 저 전도층(33)은 II족 내지 VI족 화합물 반도체 예컨대, III족-V족 화합물 반도체로 구현될 수 있으며, 이러한 언도프드 반도체층은 의도적으로 도전형 도펀트를 도핑하지 않더라도 제1도전형 특성을 가지게 된다. 상기 언도프드 반도체층은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다. 상기 저 전도층(33)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 적어도 하나를 포함할 수 있다. 상기 저 전도층(33)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.The low-conductivity layer 33 may be implemented as a group II to VI compound semiconductor, for example, a group III-V compound semiconductor, and the undoped semiconductor layer has a first conductivity type characteristic even if it is not intentionally doped with a conductivity type dopant. Will have. The undoped semiconductor layer may not be formed, but is not limited thereto. The low conductivity layer 33 may include, for example, at least one of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, and AlGaInP. The low conductive layer 33 may not be formed, but is not limited thereto.

상기 제1도전형 반도체층(41)은 상기 기판(21), 상기 버퍼층(31), 상기 저 전도층(33) 중 적어도 하나와 상기 활성층(51) 사이에 배치될 수 있다. 상기 제1도전형 반도체층(41)은 제1도전형의 도펀트가 도핑된 III족-V족 및 II족-VI족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. The first conductivity type semiconductor layer 41 may be disposed between at least one of the substrate 21, the buffer layer 31, and the low conductivity layer 33 and the active layer 51. The first conductive type semiconductor layer 41 may be implemented with at least one of a group III-V and a group II-VI compound semiconductor doped with a first conductive type dopant.

상기 제1도전형 반도체층(41)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1도전형 반도체층(41)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제1도전형 반도체층(41)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. The first conductive semiconductor layer 41 is a semiconductor material having a composition formula of, for example, In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x+y≤1). Can be formed. The first conductive semiconductor layer 41 may include, for example, at least one of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, and AlGaInP. The first conductive semiconductor layer 41 may be an n-type semiconductor layer doped with an n-type dopant such as Si, Ge, Sn, Se, and Te.

상기 제1도전형 반도체층(41)은 단층 또는 다층으로 배치될 수 있다. 상기 제1도전형 반도체층(41)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제1도전형 반도체층(41)은 전극 접촉층이 될 수 있다.The first conductive semiconductor layer 41 may be disposed as a single layer or multiple layers. The first conductive semiconductor layer 41 may have a superlattice structure in which at least two different layers are alternately arranged. The first conductive semiconductor layer 41 may be an electrode contact layer.

상기 제1클래드층(43)은 상기 제1도전형 반도체층(41)과 활성층(51) 사이에 배치될 수 있다. 상기 제1클래드층(43)은 상기 제1도전형 반도체층(41)과 활성층(51)에 접촉될 수 있다. 상기 제1클래드층(43)은 AlGaN계 반도체를 포함할 수 있다. 상기 제1클래드층(43)은 제1도전형의 도펀트 예컨대, n형 도펀트를 갖는 n형 반도체층일 수 있다. 상기 제1클래드층(43)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 상기 제1클래드층(43)은 형성하지 않을 수 있다.The first cladding layer 43 may be disposed between the first conductive semiconductor layer 41 and the active layer 51. The first cladding layer 43 may contact the first conductive semiconductor layer 41 and the active layer 51. The first cladding layer 43 may include an AlGaN-based semiconductor. The first cladding layer 43 may be a dopant of a first conductivity type, for example, an n-type semiconductor layer having an n-type dopant. The first cladding layer 43 may include at least one of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, Si, Ge, Sn, Se, Te It may be an n-type semiconductor layer doped with an n-type dopant, such as. The first cladding layer 43 may not be formed.

상기 활성층(51)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다. The active layer 51 may be formed of at least one of a single well, a single quantum well, a multiple well, a multi quantum well (MQW) structure, a quantum-wire structure, or a quantum dot structure. I can.

상기 활성층(51)은 상기 제1도전형 반도체층(41)을 통해서 주입되는 전자(또는 정공)와 상기 제2도전형 반도체층(75)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(51)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. In the active layer 51, electrons (or holes) injected through the first conductive semiconductor layer 41 and holes (or electrons) injected through the second conductive semiconductor layer 75 meet each other, and the It is a layer that emits light due to a difference in a band gap of an energy band according to a material for forming the active layer 51.

상기 활성층(51)은 화합물 반도체로 구현될 수 있다. 상기 활성층(51)은 예로서 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.The active layer 51 may be implemented as a compound semiconductor. The active layer 51 may be implemented as at least one of a group II-VI and a group III-V compound semiconductor, for example.

도 2와 같이, 상기 활성층(51)이 다중 우물 구조로 구현된 경우, 상기 활성층(51)은 복수의 우물층(62)과 복수의 장벽층(52)을 포함한다. 상기 우물층(62)과 장벽층(52)은 교대로 배치되며, 상기 우물층(62)과 상기 장벽층(52)의 페어는 2~30주기 예컨대, 2내지 10주기로 형성될 수 있다. As shown in FIG. 2, when the active layer 51 is implemented in a multi-well structure, the active layer 51 includes a plurality of well layers 62 and a plurality of barrier layers 52. The well layer 62 and the barrier layer 52 are alternately disposed, and a pair of the well layer 62 and the barrier layer 52 may be formed in 2 to 30 cycles, for example, 2 to 10 cycles.

상기 우물층(62)/장벽층(52)의 주기는 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, 또는 InP/GaAs의 페어 중 적어도 하나를 포함한다.The cycle of the well layer 62/barrier layer 52 is, for example, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP. , AlInGaP/InGaP, or InP/GaAs pair.

상기 활성층(51)의 우물층(62) 및 장벽층(52) 중에서 상기 제1도전형 반도체층(41)에 가장 인접한 층은 우물층(62)이 될 수 있고, 상기 제2도전형 반도체층(75)에 가장 인접한 층은 장벽층(52)이 될 수 있다. 상기 우물층(62)은 인접한 2개의 장벽층(52)들 사이에 각각 배치될 수 있다. 상기 활성층(51)은 청색, 녹색, 적색 또는 자외선 파장을 발광할 수 있다. Among the well layer 62 and the barrier layer 52 of the active layer 51, the layer closest to the first conductive type semiconductor layer 41 may be a well layer 62, and the second conductive type semiconductor layer The layer closest to 75 may be the barrier layer 52. The well layer 62 may be disposed between two adjacent barrier layers 52, respectively. The active layer 51 may emit blue, green, red, or ultraviolet wavelengths.

상기 우물층(62)의 인듐(In) 조성은 상기 장벽층(52)의 인듐 조성보다 높은 조성을 가질 수 있다. 상기 장벽층(52)의 알루미늄 조성은 상기 우물층(62)의 알루미늄의 조성보다 높은 조성을 갖는다. 상기 우물층(62)은 예컨대, InxAlyGa1-x-yN (0<x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 상기 장벽층(52)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 우물층(62)은 알루미늄의 조성을 갖지 않을 수 있다. 상기 장벽층(52)은 인듐의 조성을 갖지 않을 수 있다.The indium (In) composition of the well layer 62 may have a higher composition than the indium composition of the barrier layer 52. The aluminum composition of the barrier layer 52 has a composition higher than that of the aluminum of the well layer 62. The well layer 62 may be formed of, for example, a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0<x≤1, 0≤y≤1, 0≤x+y<1). . The barrier layer 52 may be formed of, for example, a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x+y<1). . The well layer 62 may not have a composition of aluminum. The barrier layer 52 may not have an indium composition.

도 2와 같이, 실시 예에 따른 활성층(51)은 복수의 우물층(62) 중 적어도 하나 또는 모두에 양자점(50)이 배치될 수 있다. 상기 양자점(50)은 3차원 형상으로 제공될 수 있으며, 상기 3차원 형상은 돔(dome) 형상, 피라미드 형상, 원통 형상, 원반 형상, 또는 다각형 형상으로 형성될 수 있다. As shown in FIG. 2, in the active layer 51 according to the embodiment, quantum dots 50 may be disposed on at least one or all of the plurality of well layers 62. The quantum dot 50 may be provided in a three-dimensional shape, and the three-dimensional shape may be formed in a dome shape, a pyramid shape, a cylindrical shape, a disk shape, or a polygon shape.

상기 양자점(50)은 인듐(In) 조성이 상기 우물층(62)의 인듐 조성보다 4배 이상 높을 수 있으며, 예컨대 80% 내지 100% 범위를 포함할 수 있다. 상기 양자점(50)은 InN 또는 InGaN을 포함할 수 있다. 이러한 양자점(50)은 주입되는 캐리어를 구속할 수 있어, 양자 우물보다 더 많은 캐리어를 참여시킬 수 있다. 이에 따라 활성층(51)의 내부 양자 효율은 개선될 수 있다.The quantum dot 50 may have an indium (In) composition that is four or more times higher than that of the well layer 62, and may include, for example, 80% to 100%. The quantum dots 50 may include InN or InGaN. These quantum dots 50 can confine the injected carriers, so that more carriers can participate than the quantum wells. Accordingly, the internal quantum efficiency of the active layer 51 may be improved.

상기 전자 차단층(71)은 상기 활성층(51) 위에 배치되며, 상기 활성층(51)의 밴드 갭보다 넓은 밴드 갭을 가질 수 있다. 상기 전자 차단층(71)은 GaN계 반도체 예컨대, AlGaN계 반도체로 배치될 수 있다. 상기 전자 차단층(71)은 활성층(51)의 장벽층(62) 상에 배치될 수 있으며, 단층 또는 다층 구조를 포함한다.The electron blocking layer 71 is disposed on the active layer 51 and may have a band gap wider than that of the active layer 51. The electron blocking layer 71 may be formed of a GaN-based semiconductor, for example, an AlGaN-based semiconductor. The electron blocking layer 71 may be disposed on the barrier layer 62 of the active layer 51 and includes a single layer or multilayer structure.

상기 제2클래드층(73)은 상기 전자 차단층(71) 위에 배치된다. 상기 제2클래드층(73)은 상기 전자 차단층(71)과 상기 제2도전형 반도체층(75) 사이에 배치된다.The second cladding layer 73 is disposed on the electron blocking layer 71. The second cladding layer 73 is disposed between the electron blocking layer 71 and the second conductive semiconductor layer 75.

상기 제2클래드층(73)은 AlGaN계 반도체를 포함할 수 있다. 상기 제2클래드층(73)은 제2도전형의 도펀트 예컨대, p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 제2클래드층(73)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다. 상기 제1클래드층(73)은 형성하지 않을 수 있다.The second cladding layer 73 may include an AlGaN-based semiconductor. The second cladding layer 73 may be a p-type semiconductor layer having a second conductivity-type dopant, for example, a p-type dopant. The second cladding layer 73 may include at least one of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, or AlGaInP, and may include Mg, Zn, Ca, Sr, It may contain a p-type dopant such as Ba. The first cladding layer 73 may not be formed.

상기 제2도전형 반도체층(75)은 제2클래드층(73) 위에 배치될 수 있다. 상기 제2도전형 반도체층(75)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2도전형 반도체층(75)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, p형 도펀트가 도핑된 p형 반도체층이 될 수 있다. The second conductive semiconductor layer 75 may be disposed on the second cladding layer 73. The second conductive semiconductor layer 75 is a semiconductor material having a composition formula of, for example, In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x+y≤1). Can be formed. The second conductive semiconductor layer 75 may include, for example, at least one of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, or AlGaInP, and p-type dopant May be a doped p-type semiconductor layer.

상기 제2도전형 반도체층(75)은 단층 또는 다층으로 배치될 수 있다. 상기 제2도전형 반도체층(75)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제2도전형 반도체층(75)은 전극 접촉층이 될 수 있다. 상기 제2도전형 반도체층(75) 및 상기 제2클래드층(73)은 자외선 파장의 흡수를 방지하기 위해, AlGaN계 반도체로 배치될 수 있다.The second conductive semiconductor layer 75 may be disposed as a single layer or multiple layers. The second conductive semiconductor layer 75 may have a superlattice structure in which at least two different layers are alternately arranged. The second conductive semiconductor layer 75 may be an electrode contact layer. The second conductive semiconductor layer 75 and the second cladding layer 73 may be formed of an AlGaN-based semiconductor to prevent absorption of ultraviolet wavelengths.

발광 구조물은 제1도전형 반도체층(41)부터 제2도전형 반도체층(75)까지를 포함할 수 있다. 다른 예로서, 발광 구조물은 제1도전형 반도체층(41) 및 제1클래드층(43)이 p형 반도체층, 상기 제2클래드층(73) 및 제2도전형 반도체층(75)은 n형 반도체층으로 구현될 수 있다. 이러한 발광 구조물은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
The light emitting structure may include from the first conductive type semiconductor layer 41 to the second conductive type semiconductor layer 75. As another example, in the light emitting structure, the first conductive type semiconductor layer 41 and the first cladding layer 43 are p-type semiconductor layers, and the second cladding layer 73 and the second conductive type semiconductor layer 75 are n It can be implemented as a type semiconductor layer. Such a light emitting structure may be implemented in any one of an np junction structure, a pn junction structure, an npn junction structure, and a pnp junction structure.

한편, 실시 예에 따른 활성층(51)의 우물층(62)은 InGaN계 반도체로 구현될 수 있으며, 예컨대, InGaN, 또는 InAlGaN 반도체로 구현될 수 있다. 상기 장벽층(52)은 GaN계 반도체로 구현될 수 있으며, 예컨대 InGaN, AlGaN, 또는 InAlGaN 반도체로 구현될 수 있다. Meanwhile, the well layer 62 of the active layer 51 according to the embodiment may be implemented with an InGaN-based semiconductor, for example, InGaN or an InAlGaN semiconductor. The barrier layer 52 may be implemented as a GaN-based semiconductor, for example, InGaN, AlGaN, or InAlGaN semiconductor.

상기 우물층(62)의 인듐 조성은 4% 내지 20% 범위일 수 있으며, 예컨대 10% 내지 17% 범위일 수 있다. 상기 양자점(50)은 InN 또는 InGaN 반도체를 포함하며, 상기 양자점(50)의 인듐 조성은 상기 우물층(62)의 인듐 조성보다 4배 이상 높을 수 있으며, 예컨대 80% 내지 100% 범위를 포함할 수 있다. 이러한 양자점(50)은 주입되는 캐리어를 더 많이 구속할 수 있어, 양자 우물보다 더 많은 캐리어를 참여시킬 수 있다. 이에 따라 활성층(51)의 내부 양자 효율은 개선될 수 있다.The indium composition of the well layer 62 may range from 4% to 20%, for example, from 10% to 17%. The quantum dot 50 includes an InN or InGaN semiconductor, and the indium composition of the quantum dot 50 may be four or more times higher than the indium composition of the well layer 62, and includes, for example, 80% to 100%. I can. These quantum dots 50 can confine more carriers to be injected, so that more carriers can participate than quantum wells. Accordingly, the internal quantum efficiency of the active layer 51 may be improved.

상기 양자점(50)의 너비(T2)는 상기 우물층(62)의 두께(T1)보다 좁게 배치될 수 있으며, 예컨대 1.5nm 내지 2nm 범위를 포함한다. 상기 양자점(50)의 너비(T2)는 상기 우물층(62)의 두께(T1)의 50% 이하로 배치될 수 있다. 상기 양자점(50)의 너비(T2)가 상기 범위보다 작거나 크면 우물층(62)의 두께(T1)가 불 균일하게 되고, 이로 인해 에너지 밴드의 밴드 갭의 간격도 불균일하게 된다. 이에 따라 캐리어의 재 결합 효율 및 내부 양자 효율이 저하될 수 있다. The width T2 of the quantum dot 50 may be disposed narrower than the thickness T1 of the well layer 62, and includes, for example, a range of 1.5 nm to 2 nm. The width T2 of the quantum dots 50 may be disposed to be 50% or less of the thickness T1 of the well layer 62. When the width T2 of the quantum dot 50 is smaller than or greater than the above range, the thickness T1 of the well layer 62 becomes non-uniform, and thus, the interval between the band gap of the energy band is also non-uniform. Accordingly, carrier recombination efficiency and internal quantum efficiency may be deteriorated.

도 3은 도 2의 활성층의 밴드 다이어그램의 제1예이다. 3 is a first example of a band diagram of the active layer of FIG. 2.

도 2 및 도 3을 참조하면, 우물층(62)의 밴드 갭(G2)은 장벽층(52)의 밴드 갭(G1)보다 좁을 수 있다. 상기 우물층(62)의 영역 중에서 양자점(50)이 배치된 영역의 밴드 갭은 상기 우물층(62)의 밴드 갭(G2)보다 좁을 수 있다. 이러한 우물층(62)은, 양자점(50)에 의해 전자 페르미 레벨(Electron Fermi level)(F1) 아래에 균일한 분포를 갖고 있어, 정공 페르미 레벨(Hole Fermi leverl)(F2)과 간격이 더 좁혀질 수 있다. 이는 전도대의 최소 에너지와 가전자대의 최대 에너지 사이의 간격이 균일하게 줄어들 수 있다. 이에 따라 우물층(62)에서의 전자(5)와 정공(6)의 재 결합 비율은 증가될 수 있으며, 활성층(51)의 내부 양자 효율은 개선될 수 있다.
2 and 3, the band gap G2 of the well layer 62 may be narrower than the band gap G1 of the barrier layer 52. A band gap of a region of the well layer 62 in which the quantum dots 50 are disposed may be narrower than the band gap G2 of the well layer 62. The well layer 62 has a uniform distribution below the electron Fermi level (F1) by the quantum dots 50, and thus the gap with the hole Fermi leverl (F2) is further narrowed. I can lose. This can uniformly reduce the gap between the minimum energy of the conduction band and the maximum energy of the valence band. Accordingly, the recombination ratio of the electrons 5 and the holes 6 in the well layer 62 may be increased, and the internal quantum efficiency of the active layer 51 may be improved.

한편, 상기 활성층(51)의 성장 방법을 보면, 제1성장 온도로 상기 제1클래드층(43) 상에 우물층(62)을 성장하게 된다. 여기서, 캐리어 가스는 N2를 사용할 수 있으며, III족원으로는 트리메틸인듐(TMIn)과 트리메틸갈륨(TMGa)을 사용할 수 있으며, V족원으로는 NH3를 사용할 수 있다. 상기 제1성장 온도는 500도 내지 800도 범위의 온도에서 성장될 수 있다. On the other hand, looking at the growing method of the active layer 51, the well layer 62 is grown on the first cladding layer 43 at a first growth temperature. Here, N 2 may be used as the carrier gas, trimethyl indium (TMIn) and trimethyl gallium (TMGa) may be used as a group III source, and NH 3 may be used as a group V source. The first growth temperature may be grown at a temperature in the range of 500 degrees to 800 degrees.

이러한 우물층(62) 상에 InN양자점(50)을 형성하는 경우, 제2성장 온도에서 Ga 소스의 공급을 중단하여 수초 내지 수십초 동안 InN층을 형성한다. 즉, II족원으로는 트리메틸인듐(TMIn)을 사용할 수 있다. 이때 InN은 InGaN보다 격자 상수가 크므로 InGaN과의 격자 부정합에 의해 아일랜드 형태를 갖는 InN 조성의 양자점(50)이 형성될 수 있다. 이러한 InN 양자점(50)은 복수개가 각 우물층(62) 내에 반복적으로 배열할 수 있다. 상기 제2성장 온도는 상기 제1성장 온도보다 낮은 온도에서 성장될 수 있으며, 예컨대 550도 내지 650도 범위에서 성장될 수 있다. 또한 상기 양자점(50)은 200내지 400mbar 압력에서 성장될 수 있다. When the InN quantum dots 50 are formed on the well layer 62, the supply of the Ga source is stopped at the second growth temperature to form the InN layer for several to tens of seconds. That is, trimethyl indium (TMIn) can be used as a group II member. In this case, since InN has a larger lattice constant than InGaN, the quantum dots 50 of the InN composition having an island shape may be formed by lattice mismatch with InGaN. A plurality of InN quantum dots 50 may be repeatedly arranged in each well layer 62. The second growth temperature may be grown at a temperature lower than the first growth temperature, for example, may be grown in the range of 550 degrees to 650 degrees. In addition, the quantum dots 50 may be grown at a pressure of 200 to 400 mbar.

여기서, 실시 예에 따른 양자점(50)은 자발형성(self-assemble)된 양자점일 수 있다. 이러한 자발형성 양자점의 형성 방법을 보면, 격자상수 차이를 갖는 양자점의 성장 시 강한 결합력에 기반하여 2차원적인 성장을 진행하면서도, 성장두께의 증가에 따라 기반물질과의 격자상수 차이로 인한 성장되는 층의 내부스트레스도 증가하게 되며, 이때 성장되는 층이 임계두께에 도달하면, 자발적으로 3차원적인 아일랜드(island) 형상의 양자점을 형성하여 응력을 이완시킨다. 이러한 자발적 양자점 형성방법을 위한 격자상수 차이는 조성함량 차이로 조절될 수 있으며, 예컨대 In함량을 통해 조절될 수 있다. 이에 따라 양자점(50)을 갖는 우물층(62)에서의 상분리(phase separation) 현상을 억제하여 인듐 함량이 다른 양자점이 배치되는 것을 방지할 수 있다. 이에 따라 발광 효율을 개선시켜 줄 수 있고, 또한 고전류 모드에서 양자 효율이 저감되는 것을 개선시켜 줄 수 있다.Here, the quantum dot 50 according to the embodiment may be a self-assembled quantum dot. Looking at the method of forming such spontaneous quantum dots, a layer that grows due to a difference in lattice constant from the base material as the growth thickness increases while progressing two-dimensional growth based on a strong bonding force when the quantum dots having a difference in lattice constant are grown. The internal stress of is also increased, and when the grown layer reaches the critical thickness, it spontaneously forms a three-dimensional island-shaped quantum dot to relieve the stress. The difference in lattice constant for the method of forming such a spontaneous quantum dot may be controlled by the difference in composition content, for example, through the In content. Accordingly, a phase separation phenomenon in the well layer 62 having the quantum dots 50 can be suppressed to prevent the formation of quantum dots having different indium contents. Accordingly, it is possible to improve the luminous efficiency, and it is possible to improve the reduction in quantum efficiency in the high current mode.

그리고, 상기 우물층(62)이 양자점(50)이 형성되면, 제3성장 온도로 장벽층(52)을 성장하게 된다. 이때 상기 제2성장 온도에서 제3성장 온도로의 변경은, 단계적으로 상승하게 된다. 상기 제2성장 온도부터 단계적으로 제3성장 온도까지 성장시켜 줌으로써, 우물층(62)의 두께를 균일하게 제공하면서, 상기 양자점(50)의 형상이 변형되는 것을 방지할 수 있다. 이러한 양자점(50)이 균일한 크기를 갖게 되므로, 우물층(62)에서 내부 양자 효율이 저하되는 것을 방지할 수 있다. 상기 장벽층(52)은 캐리어 가스는 N2를 사용할 수 있으며, III족원으로는 트리메틸알루미늄(TMAl)과 트리메틸갈륨(TMGa)을 사용할 수 있으며, V족원으로는 NH3를 사용할 수 있다. 상기 제3성장 온도는 상기 제1성장 온도보다 높은 온도 예컨대, 800도 내지 1200도 범위의 온도에서 성장될 수 있다. 이러한 제2성장 온도에서 제3성장 온도까지의 변화를 급속으로 변경시키지 않고 단계적으로 변화시켜 줌으로써, 각 우물층(62) 내의 양자점(50)의 인듐 함량이 서로 다른 것을 방지할 수 있다. In addition, when the quantum dot 50 is formed in the well layer 62, the barrier layer 52 is grown at a third growth temperature. At this time, the change from the second growth temperature to the third growth temperature is increased step by step. By growing from the second growth temperature to the third growth temperature step by step, while providing a uniform thickness of the well layer 62, it is possible to prevent the shape of the quantum dot 50 from being deformed. Since the quantum dots 50 have a uniform size, it is possible to prevent the internal quantum efficiency from deteriorating in the well layer 62. The barrier layer 52 may use N 2 as a carrier gas, trimethyl aluminum (TMAl) and trimethyl gallium (TMGa) as a group III source, and NH 3 as a group V source. The third growth temperature may be grown at a temperature higher than the first growth temperature, for example, in the range of 800 degrees to 1200 degrees. By gradually changing the change from the second growth temperature to the third growth temperature without rapidly changing it, it is possible to prevent the indium content of the quantum dots 50 in each well layer 62 from being different from each other.

이러한 공정을 반복하여 장벽층(52) 및 우물층(62)을 반복적으로 성장하게 되며, 상기 우물층(62) 내에는 양자점(50)을 형성시켜 줄 수 있다. 상기 양자점(50)은 InGaN 또는 InN일 수 있으므로, 인듐이 80% 내지 100% 범위의 조성을 가질 수 있다. 상기 우물층(62) 및 장벽층(52) 중 적어도 하나는 n형 도펀트 또는 p형 도펀트를 첨가하여 줄 수 있으며, 이에 대해 한정하지는 않는다.
By repeating this process, the barrier layer 52 and the well layer 62 are repeatedly grown, and a quantum dot 50 may be formed in the well layer 62. Since the quantum dot 50 may be InGaN or InN, indium may have a composition ranging from 80% to 100%. At least one of the well layer 62 and the barrier layer 52 may be provided with an n-type dopant or a p-type dopant, but is not limited thereto.

도 4은 도 2의 활성층의 밴드 다이어그램을 나타낸 제2예이며, 도 5는 도 4의 활성층의 우물층의 부분 확대도를 나타낸 도면이다. 도 4 및 도 5를 설명함에 있어서, 도 1 및 도 2의 설명을 참조하기로 한다. 이하 설명의 편의를 위해, 밴드 다이어그램 상에 양자점을 도시하여 설명하기로 한다. FIG. 4 is a second example showing a band diagram of the active layer of FIG. 2, and FIG. 5 is a view showing a partial enlarged view of a well layer of the active layer of FIG. 4. In describing FIGS. 4 and 5, the description of FIGS. 1 and 2 will be referred to. Hereinafter, for convenience of description, a quantum dot is shown on a band diagram to be described.

도 4 및 도 5를 참조하면, 활성층(51)은 양자점(50)을 갖는 우물층(62) 및 상기 우물층(62)에 인접한 장벽층(52)을 포함한다. 상기 양자점(50)은 균일한 크기로 소정 위치에 배치될 수 있다. 이에 따라 상기 우물층(62) 각각은 센터 영역에 양자점(50)이 배치될 수 있다. 상기 양자점(50)이 배치된 제1영역(55)은 밴드 갭(G3)이 우물층(62)의 밴드 갭(G2)보다 좁게 배치될 수 있다. 상기 양자점(50)을 갖는 우물층(62)의 구조에 의해 주입된 캐리어의 우물 트랩(well trap) 효율이 증대될 수 있고, 이로 인해 광도가 개선될 수 있다. 또한 제1영역(55)에 의해 각 우물 구조의 부피가 증가되므로, 캐리어의 수용 용량이 개선될 수 있다.4 and 5, the active layer 51 includes a well layer 62 having quantum dots 50 and a barrier layer 52 adjacent to the well layer 62. The quantum dots 50 may have a uniform size and may be disposed at a predetermined position. Accordingly, each of the well layers 62 may have a quantum dot 50 disposed in a center region. In the first region 55 in which the quantum dots 50 are disposed, a band gap G3 may be disposed to be narrower than a band gap G2 of the well layer 62. Due to the structure of the well layer 62 having the quantum dots 50, the well trap efficiency of the injected carrier may be increased, and thus the light intensity may be improved. In addition, since the volume of each well structure is increased by the first region 55, the receiving capacity of the carrier can be improved.

상기 양자점(50)은 복수의 우물층(62)에 각각 배치될 수 있으며, 이에 대해 한정하지는 않는다. 상기 각 우물층(62) 내에서 상기 활성층(51)의 두께 방향으로 배열된 양자점(50)은 하나 또는 복수로 배열될 수 있으며, 이에 대해 한정하지는 않는다.
The quantum dots 50 may be disposed on each of the plurality of well layers 62, but the embodiment is not limited thereto. One or a plurality of quantum dots 50 arranged in the thickness direction of the active layer 51 in each of the well layers 62 are not limited thereto.

도 6은 도 1의 활성층의 밴드 다이어그램을 나타낸 제3예이다. 도 6을 설명함에 있어서, 도 1 및 도 2의 설명을 참조하기로 한다. 도 6을 설명함에 있어서, 도 1 및 도 2의 설명을 참조하기로 한다. 이하 설명의 편의를 위해, 밴드 다이어그램 상에 양자점을 도시하여 설명하기로 한다. 6 is a third example showing a band diagram of the active layer of FIG. 1. In describing FIG. 6, the description of FIGS. 1 and 2 will be referred to. In describing FIG. 6, the description of FIGS. 1 and 2 will be referred to. Hereinafter, for convenience of description, a quantum dot is shown on a band diagram to be described.

도 6을 참조하면, 활성층(51)은 복수의 우물층(62) 및 복수의 장벽층(52)을 포함한다. 상기 복수의 우물층(62) 중 어느 하나 예컨대, 제1우물층(W1)은 양자점(50)을 가질 수 있다. 상기 양자점(50)을 갖는 제1우물층(W1)은 복수의 우물층(62) 중 전자 차단층(71)에 가장 가깝게 배치될 수 있다. 상기 제1우물층(W1)과 전자 차단층(71) 사이에는 제1장벽층(B1)이 배치될 수 있다. 상기 제1우물층(W1)에 양자점(50)이 배치됨으로써, 캐리어의 우물 트랩 효율이 증대될 수 있어, 제1우물층(W1)에서의 전자와 정공의 재 결합 확률이 개선될 수 있다. Referring to FIG. 6, the active layer 51 includes a plurality of well layers 62 and a plurality of barrier layers 52. Any one of the plurality of well layers 62, for example, the first well layer W1 may have a quantum dot 50. The first well layer W1 having the quantum dots 50 may be disposed closest to the electron blocking layer 71 among the plurality of well layers 62. A first barrier layer B1 may be disposed between the first well layer W1 and the electron blocking layer 71. By disposing the quantum dots 50 in the first well layer W1, the well trapping efficiency of the carrier may be increased, and thus the probability of recombination of electrons and holes in the first well layer W1 may be improved.

또한 전자 차단층(71)에 가장 가까운 제1우물층(W1)에 양자점(50))을 배치하고, 다른 우물층들은 양자점을 갖지 않을 수 있다. 상기 제1우물층(W1)은 우물 구조의 부피가 증가되어, 캐리어의 수용 용량이 증가될 수 있고, 정공과 전자의 재 결합 비율은 개선될 수 있다.
In addition, the quantum dots 50 may be disposed on the first well layer W1 closest to the electron blocking layer 71, and the other well layers may not have quantum dots. In the first well layer W1, the volume of the well structure may be increased, so that a carrier capacity may be increased, and a recombination ratio of holes and electrons may be improved.

도 7은 도 1의 활성층의 밴드 다이어그램을 나타낸 제4예이다. 도 7을 설명함에 있어서, 도 1 및 도 2의 설명을 참조하기로 한다. 도 7을 설명함에 있어서, 도 1 및 도 2의 설명을 참조하기로 한다. 이하 설명의 편의를 위해, 밴드 다이어그램 상에 양자점을 도시하여 설명하기로 한다. 7 is a fourth example showing a band diagram of the active layer of FIG. 1. In describing FIG. 7, the description of FIGS. 1 and 2 will be referred to. In describing FIG. 7, the description of FIGS. 1 and 2 will be referred to. Hereinafter, for convenience of description, a quantum dot is shown on a band diagram to be described.

도 7을 참조하면, 활성층(51)은 복수의 우물층(62) 및 복수의 장벽층(52)을 포함한다. 상기 복수의 우물층(62) 중 적어도 하나는 예컨대, 제1우물층(W1)은 양자점(50)을 가질 수 있다. 또한 제1우물층(W1)은 전자 차단층(71) 또는 제2도전형 반도체층(75)에 가장 가까운 층이며, 다른 우물층은 양자점을 갖지 않을 수 있다. Referring to FIG. 7, the active layer 51 includes a plurality of well layers 62 and a plurality of barrier layers 52. At least one of the plurality of well layers 62 may have, for example, a first well layer W1 having a quantum dot 50. In addition, the first well layer W1 is a layer closest to the electron blocking layer 71 or the second conductive semiconductor layer 75, and other well layers may not have quantum dots.

상기 복수의 장벽층(52) 중 적어도 하나 예컨대, 제1장벽층(B1)은 양자점(60)을 가질 수 있고, 다른 장벽층들은 양자점을 갖지 않을 수 있다. 상기 제1장벽층(B1)에 배치된 양자점(60)의 인듐 조성은 상기 우물층(62)의 인듐 조성보다 작거나 같을 수 있다. 상기 제1우물층(W1)에 배치된 양자점(50)과 상기 제1장벽층(B1)에 배치된 양자점(60)은 제1, 2양자점으로 구분할 수 있다.At least one of the plurality of barrier layers 52, for example, the first barrier layer B1 may have a quantum dot 60, and other barrier layers may not have a quantum dot. The indium composition of the quantum dots 60 disposed on the first barrier layer B1 may be less than or equal to the indium composition of the well layer 62. The quantum dots 50 disposed on the first well layer W1 and the quantum dots 60 disposed on the first barrier layer B1 may be divided into first and second quantum dots.

상기 제1양자점(50)을 갖는 제1우물층(W1)은 상기 제1도전형 반도체층(41)보다 전자 차단층(71)에 가깝게 배치될 수 있으며, 예컨대 복수의 우물층(62) 중 전자 차단층(71) 또는 제2도전형 반도체층(75)에 가장 가깝게 배치될 수 있다. The first well layer W1 having the first quantum dot 50 may be disposed closer to the electron blocking layer 71 than the first conductive semiconductor layer 41, for example, among the plurality of well layers 62 It may be disposed closest to the electron blocking layer 71 or the second conductive semiconductor layer 75.

제2양자점(60)을 갖는 제1장벽층(B1)은 상기 제1도전형 반도체층(41) 및 상기 제1우물층(W1)보다 전자 차단층(71)에 가깝게 배치될 수 있으며, 예컨대 복수의 장벽층(52) 중 전자 차단층(71)에 가장 가깝게 배치될 수 있다. The first barrier layer B1 having the second quantum dot 60 may be disposed closer to the electron blocking layer 71 than the first conductive semiconductor layer 41 and the first well layer W1, for example. It may be disposed closest to the electron blocking layer 71 among the plurality of barrier layers 52.

상기 제1우물층(W1)에 배치된 제1양자점(50)에 의해 제1영역(55)의 밴드 갭(G3)은 상기 제1우물층(W1)의 밴드 갭(G2)보다 좁게 배치될 수 있다. 즉, 전도대와 가전자대 사이의 거리가 가까워질 수 있어, 정공과 전자의 재 결합 확률이 개선될 수 있다. The band gap G3 of the first region 55 by the first quantum dots 50 disposed on the first well layer W1 is disposed to be narrower than the band gap G2 of the first well layer W1. I can. That is, since the distance between the conduction band and the valence band may become close, the probability of recombination of holes and electrons may be improved.

또한 제1장벽층(B1)의 제2양자점(60)이 배치된 제2영역(65)은 밴드 갭(G4)이 상기 제1장벽층(B1)의 밴드 갭(G1)과 상기 제1우물층(W1)의 밴드 갭(G2) 사이의 갭을 갖게 된다. 이에 따라 p형 반도체층으로 주입되는 정공의 주입 효율은 개선시켜 줄 수 있고, 상기 제1우물층(W1)에 의해 전자를 효과적으로 트랩할 수 있다. 활성층(51)의 내부 양자 효율은 개선시켜 줄 수 있다.
In addition, in the second region 65 in which the second quantum dot 60 of the first barrier layer B1 is disposed, the band gap G4 is the band gap G1 of the first barrier layer B1 and the first well. There is a gap between the band gap G2 of the layer W1. Accordingly, the injection efficiency of holes injected into the p-type semiconductor layer can be improved, and electrons can be effectively trapped by the first well layer W1. The internal quantum efficiency of the active layer 51 may be improved.

도 8은 도 1의 활성층의 에너지 밴드 다이어그램의 제5예이다. 도 8을 설명함에 있어서, 도 1 및 도 2의 설명을 참조하기로 한다. 도 8을 설명함에 있어서, 도 1 및 도 2의 설명을 참조하기로 한다. 이하 설명의 편의를 위해, 밴드 다이어그램 상에 양자점을 도시하여 설명하기로 한다. 8 is a fifth example of an energy band diagram of the active layer of FIG. 1. In describing FIG. 8, the description of FIGS. 1 and 2 will be referred to. In describing FIG. 8, the description of FIGS. 1 and 2 will be referred to. Hereinafter, for convenience of description, a quantum dot is shown on a band diagram to be described.

도 8을 참조하면, 활성층(51)은 복수의 우물층(62) 및 복수의 장벽층(52)을 포함한다. 상기 복수의 우물층(62) 중 적어도 하나는 예컨대, 제1우물층(W1)은 제1양자점(50)을 가질 수 있다. 상기 복수의 장벽층(52) 중 적어도 2개는 예컨대, 제1 및 제2장벽층(B1,B2)은 제2양자점(60)을 가질 수 있다. Referring to FIG. 8, the active layer 51 includes a plurality of well layers 62 and a plurality of barrier layers 52. At least one of the plurality of well layers 62 may have, for example, a first well layer W1 having a first quantum dot 50. At least two of the plurality of barrier layers 52 may have, for example, the first and second barrier layers B1 and B2 having a second quantum dot 60.

상기 제1 및 제2장벽층(B1,B2)은 제1도전형 반도체층(41)보다 전자 차단층(71)에 인접하게 배치될 수 있다. 상기 제1우물층(W1)은 상기 제1 및 제2장벽층(B1,B2) 사이에 배치되거나 직접 접촉할 수 있다.The first and second barrier layers B1 and B2 may be disposed adjacent to the electron blocking layer 71 rather than the first conductive semiconductor layer 41. The first well layer W1 may be disposed between or directly contact the first and second barrier layers B1 and B2.

상기 제1양자점(50)을 갖는 제1우물층(W1)은 상기 제1도전형 반도체층(41)보다 전자 차단층(71)에 가깝게 배치될 수 있으며, 예컨대 복수의 우물층(62) 중 전자 차단층(71)에 가장 가깝게 배치될 수 있다. 상기 제1우물층(W1)에 배치된 제1양자점(50)에 의해 제1영역(55)의 밴드 갭(G3)은 상기 제1우물층(W1)의 밴드 갭(G2)보다 좁게 배치될 수 있다. 즉, 전도대와 가전자대 사이의 거리가 가까워질 수 있어, 전자와 정공의 재 결합 확률이 개선될 수 있다. The first well layer W1 having the first quantum dot 50 may be disposed closer to the electron blocking layer 71 than the first conductive semiconductor layer 41, for example, among the plurality of well layers 62 It may be disposed closest to the electron blocking layer 71. The band gap G3 of the first region 55 by the first quantum dots 50 disposed on the first well layer W1 is disposed to be narrower than the band gap G2 of the first well layer W1. I can. That is, since the distance between the conduction band and the valence band may become close, the probability of recombination of electrons and holes may be improved.

상기 제1 및 제2장벽층(B1,B2)은 전자를 트랩하고, 상기 제1양자점(50)을 갖는 제1 및 제2장벽층(B1,B2)에 의해 주입되는 정공 일부는 제1우물층(W1)을 넘어 제2우물층(W2)까지 주입될 수 있다. 이에 따라 제1 및 제2우물층(W1,W2)에서 전자와 정공이 재 결합될 수 있어, 광 추출 효율은 개선될 수 있다.
The first and second barrier layers B1 and B2 trap electrons, and some of the holes injected by the first and second barrier layers B1 and B2 having the first quantum dot 50 are a first well It may be injected beyond the layer W1 to the second well layer W2. Accordingly, electrons and holes may be recombined in the first and second well layers W1 and W2, so that light extraction efficiency may be improved.

도 9 및 도 10은 실시 예에 따른 활성층의 우물층에서의 양자점 위치 변경 예를 나타낸 도면이다.9 and 10 are diagrams illustrating an example of changing a position of a quantum dot in a well layer of an active layer according to an embodiment.

도 9 및 도 1을 참조하여 설명하면, 복수의 우물층(62) 중 적어도 하나는 양자점(50)을 포함하며, 상기 양자점(50)이 배치된 제1영역(54)은 상기 우물층(62) 내에서 인접한 제3 및 제4장벽층(B3,B4) 중에서 제1도전형 반도체층(41)에 가까운 제3장벽층(B3)에 인접하거나 직접 접촉되게 배치될 수 있다. 상기 제3장벽층(B3)은 제4장벽층(B4)보다 상기 제1도전형 반도체층(41) 예컨대, n형 반도체층에 가깝게 배치될 수 있다. 이에 따라 우물층(62)에서의 정공의 주입 효율은 증가될 수 있다. 상기 제1영역(54)은 상기 우물층(62) 내의 영역 중에서 상기 우물층(62)의 센터보다 제1도전형 반도체층(41) 예컨대, n형 반도체층에 가깝게 배치될 수 있다. 9 and 1, at least one of the plurality of well layers 62 includes a quantum dot 50, and the first region 54 in which the quantum dot 50 is disposed is the well layer 62 ) May be disposed adjacent to or in direct contact with the third barrier layer B3 close to the first conductive semiconductor layer 41 among the third and fourth barrier layers B3 and B4 adjacent thereto. The third barrier layer B3 may be disposed closer to the first conductive semiconductor layer 41, for example, an n-type semiconductor layer than the fourth barrier layer B4. Accordingly, the hole injection efficiency in the well layer 62 may be increased. The first region 54 may be disposed closer to the first conductive semiconductor layer 41, for example, an n-type semiconductor layer, than the center of the well layer 62 among the regions within the well layer 62.

도 10과 같이, 활성층의 우물층(62) 중 적어도 하나는 양자점(50)을 포함하며, 상기 양자점(50)이 배치된 제1영역(56)은 상기 우물층(62) 영역 중에서 내에서 제3 및 제4장벽층(B3,B4) 중에서 제4장벽층(B4)에 인접하거나 직접 접촉되게 배치될 수 있다. 상기 우물층(62)의 제1영역(56)은 상기 제3장벽층(B3)보다 제4장벽층(B4)에 가깝게 예컨대, 상기 제2도전형 반도체층(75) 예컨대, p형 반도체층에 가깝게 배치될 수 있다. 상기 제1영역(56)은 상기 우물층(62) 내의 영역 중에서 상기 우물층(62)의 센터보다 제2도전형 반도체층(75) 예컨대, p형 반도체층에 가깝게 배치될 수 있다. 이러한 우물층(62)은 전자 트랩 비율을 증가시켜 줄 수 있다. As shown in FIG. 10, at least one of the well layers 62 of the active layer includes a quantum dot 50, and the first area 56 in which the quantum dots 50 are disposed is the first area within the well layer 62 area. Among the third and fourth barrier layers B3 and B4, they may be disposed adjacent to or in direct contact with the fourth barrier layer B4. The first region 56 of the well layer 62 is closer to the fourth barrier layer B4 than the third barrier layer B3, for example, the second conductive semiconductor layer 75, for example, a p-type semiconductor layer. Can be placed close to. The first region 56 may be disposed closer to the second conductive semiconductor layer 75, for example, a p-type semiconductor layer, than the center of the well layer 62 among the regions within the well layer 62. The well layer 62 may increase the electron trap rate.

도 9 및 도 10에 도시된 우물층(62)은 실시 예에 따른 도 4, 도 6, 도 7, 도 8에 개시된 양자점을 갖는 우물층에 선택적으로 적용될 수 있다.
The well layer 62 shown in FIGS. 9 and 10 may be selectively applied to a well layer having quantum dots disclosed in FIGS. 4, 6, 7, and 8 according to an exemplary embodiment.

도 11은 도 1의 발광 소자에 전극을 배치한 예를 나타낸다. 도 11을 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기에 개시된 실시 예의 설명을 참조하기로 한다.11 shows an example in which electrodes are disposed in the light emitting device of FIG. 1. In describing FIG. 11, the same parts as those of the above-described configuration will be referred to the description of the above-described embodiment.

도 11을 참조하면, 발광 소자(101)는 제1전극(91) 및 제2전극(95)을 포함한다. 상기 제1도전형 반도체층(41)에 제1전극(91)이 전기적으로 연결되며, 상기 제2도전형 반도체층(75)에 제2전극(95)이 전기적으로 연결될 수 있다. 상기 제1전극(91)은 상기 제1도전형 반도체층(41) 위에 배치될 수 있으며, 상기 제2전극(95)은 제2도전형 반도체층(75) 위에 배치될 수 있다. Referring to FIG. 11, the light emitting device 101 includes a first electrode 91 and a second electrode 95. The first electrode 91 may be electrically connected to the first conductive semiconductor layer 41, and the second electrode 95 may be electrically connected to the second conductive semiconductor layer 75. The first electrode 91 may be disposed on the first conductive type semiconductor layer 41, and the second electrode 95 may be disposed on the second conductive type semiconductor layer 75.

상기 제1전극(91) 및 상기 제2전극(95)은 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제1전극(91) 및 제2전극(95)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(93) 및 제2전극(95)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.The first electrode 91 and the second electrode 95 may further have a current diffusion pattern having an arm structure or a finger structure. The first electrode 91 and the second electrode 95 may be made of a metal having characteristics of ohmic contact, an adhesive layer, and a bonding layer, and may be non-transmissive, but are not limited thereto. The first electrode 93 and the second electrode 95 are Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, and Au, and their selection Can be selected from among the alloys.

상기 제2전극(95)과 상기 제2도전형 반도체층(75) 사이에는 전극층(93)이 배치될 수 있으며, 상기 전극층(93)은 70% 이상의 광을 투과하는 투광성 물질이거나 70% 이상의 광을 반사하는 반사성 특성을 갖는 물질로 형성될 수 있으며, 예컨대 금속 또는 금속 산화물로 형성될 수 있다. 상기 전극층(93)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO, Al, Ag, Pd, Rh, Pt, Ir 중 선택적으로 형성될 수 있다. An electrode layer 93 may be disposed between the second electrode 95 and the second conductive semiconductor layer 75, and the electrode layer 93 is a translucent material that transmits 70% or more of light or 70% or more of light. It may be formed of a material having a reflective property that reflects, for example, a metal or a metal oxide. The electrode layer 93 includes indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), and indium gallium tin oxide (IGTO). ), AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO (gallium zinc oxide), ZnO, IrOx, RuOx, NiO, Al, Ag, Pd, Rh, Pt, Ir.

상기 전극층(93) 상에 절연층(81)이 배치될 수 있다. 상기 절연층(81)은 상기 전극층(93)의 상면 및 반도체층의 측면에 배치될 수 있으며, 제1, 2전극(91,95)과 선택적으로 접촉될 수 있다. 상기 절연층(81)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 및 황화물 중 적어도 하나로 형성된 절연물질 또는 절연성 수지를 포함한다. 상기 절연층(81)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다. 상기 절연층(81)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.An insulating layer 81 may be disposed on the electrode layer 93. The insulating layer 81 may be disposed on an upper surface of the electrode layer 93 and a side surface of the semiconductor layer, and may selectively contact the first and second electrodes 91 and 95. The insulating layer 81 includes an insulating material or insulating resin formed of at least one of oxides, nitrides, fluorides, and sulfides having at least one of Al, Cr, Si, Ti, Zn, and Zr. The insulating layer 81 may be selectively formed from , for example, SiO 2 , Si 3 N 4 , Al 2 O 3 , and TiO 2. The insulating layer 81 may be formed as a single layer or multiple layers, but is not limited thereto.

실시예는 활성층(51)에서의 전자와 정공의 파동 함수의 회절을 저감하여 캐리어의 트랩 효율을 개선하여 내부 발광효율을 증대시킬 수 있는 발광 소자를 제공하고자 한다. 실시예에 의하면 활성층의 우물층에서 전자의 파동함수(wave function)와 정공의 파동함수의 오버랩(overlap) 비율을 넓힘으로써 발광 재결합률(radiative recombination rate)을 향상시켜 내부 발광효율을 증대시킬 수 있다.The embodiment aims to provide a light emitting device capable of increasing internal luminous efficiency by improving carrier trapping efficiency by reducing diffraction of wave functions of electrons and holes in the active layer 51. According to the embodiment, by increasing the overlap ratio of the wave function of electrons and the wave function of holes in the well layer of the active layer, it is possible to increase the internal luminous efficiency by improving the radial recombination rate. .

도 12는 도 1의 발광 소자를 이용한 수직형 발광 소자의 예를 나타낸 도면이다. 도 12을 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기에 개시된 실시 예의 설명을 참조하기로 한다.12 is a diagram illustrating an example of a vertical light emitting device using the light emitting device of FIG. 1. In describing FIG. 12, the same parts as those of the above-described configuration will be referred to the description of the above-described embodiment.

도 12를 참조하면, 발광 소자(102)는 제1도전형 반도체층(41) 위에 제1전극(91) 및 제2도전형 반도체층(75) 아래에 복수의 전도층(96,97,98,99)을 갖는 제2전극을 포함한다. Referring to FIG. 12, the light emitting device 102 includes a plurality of conductive layers 96, 97, 98 under the first electrode 91 and the second conductive semiconductor layer 75 on the first conductive semiconductor layer 41. , 99).

상기 제2전극은 상기 제2도전형 반도체층(75) 아래에 배치되며, 접촉층(96), 반사층(97), 본딩층(98) 및 지지 부재(99)를 포함한다. 상기 접촉층(96)은 반도체층 예컨대, 제2도전형 반도체층(75)과 접촉된다. 상기 접촉층(96)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 저 전도성 물질이거나 Ni, Ag의 금속을 이용할 수 있다. 상기 접촉층(96) 아래에 반사층(97)이 배치되며, 상기 반사층(97)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 반사층(97)은 상기 제2도전형 반도체층(75) 아래에 접촉될 수 있으며, 이에 대해 한정하지는 않는다.The second electrode is disposed under the second conductive semiconductor layer 75 and includes a contact layer 96, a reflective layer 97, a bonding layer 98, and a support member 99. The contact layer 96 is in contact with a semiconductor layer, for example, a second conductive semiconductor layer 75. The contact layer 96 may be a low-conductivity material such as ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, or a metal of Ni or Ag. A reflective layer 97 is disposed under the contact layer 96, and the reflective layer 97 is composed of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and combinations thereof. It may be formed in a structure including at least one layer made of a material selected from the group. The reflective layer 97 may be in contact under the second conductive type semiconductor layer 75, but the embodiment is not limited thereto.

상기 반사층(97) 아래에는 본딩층(98)이 배치되며, 상기 본딩층(98)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다. A bonding layer 98 is disposed under the reflective layer 97, and the bonding layer 98 may be used as a barrier metal or a bonding metal, and the material is, for example, Ti, Au, Sn, Ni, Cr, It may contain at least one of Ga, In, Bi, Cu, Ag, and Ta and an optional alloy.

상기 제2도전형 반도체층(75)과 제2전극 사이에 채널층(83) 및 전류 블록킹층(85)이 배치된다. A channel layer 83 and a current blocking layer 85 are disposed between the second conductive semiconductor layer 75 and the second electrode.

상기 채널층(83)은 상기 제2도전형 반도체층(75)의 하면 에지를 따라 형성되며, 링 형상, 루프 형상 또는 프레임 형상으로 형성될 수 있다. 상기 채널층(83)은 투명한 전도성 물질 또는 절연성 물질을 포함하며, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함할 수 있다. 상기 채널층(163)의 내측부는 상기 제2도전형 반도체층(75) 아래에 배치되고, 외측부는 상기 발광 구조물의 측면보다 더 외측에 배치된다.The channel layer 83 is formed along the bottom edge of the second conductive semiconductor layer 75 and may be formed in a ring shape, a loop shape, or a frame shape. The channel layer 83 includes a transparent conductive material or an insulating material, for example ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 It may include at least one of TiO 2. An inner portion of the channel layer 163 is disposed under the second conductive semiconductor layer 75, and an outer portion is disposed further outside a side surface of the light emitting structure.

상기 전류 블록킹층(85)은 제2도전형 반도체층(75)과 접촉층(96) 또는 반사층(97) 사이에 배치될 수 있다. 상기 전류 블록킹층(85)은 절연물질을 포함하며, 예컨대 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있다. 다른 예로서, 상기 전류 블록킹층(85)은 쇼트키 접촉을 위한 금속으로도 형성될 수 있다. The current blocking layer 85 may be disposed between the second conductive semiconductor layer 75 and the contact layer 96 or the reflective layer 97. The current blocking layer 85 includes an insulating material, and may include, for example, at least one of SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , and TiO 2. As another example, the current blocking layer 85 may also be formed of a metal for Schottky contact.

상기 전류 블록킹층(161)은 상기 발광 구조물(150A) 위에 배치된 제1전극(181)과 상기 발광 구조물(150A)의 두께 방향으로 대응되게 배치된다. 상기 전류 블록킹층(161)은 상기 제2전극(170)으로부터 공급되는 전류를 차단하여, 다른 경로로 확산시켜 줄 수 있다. 상기 전류 블록킹층(85)은 하나 또는 복수로 배치될 수 있으며, 제1전극(91)과 수직 방향으로 적어도 일부 또는 전 영역이 오버랩될 수 있다. The current blocking layer 161 is disposed to correspond to the first electrode 181 disposed on the light emitting structure 150A and the light emitting structure 150A in a thickness direction. The current blocking layer 161 may block the current supplied from the second electrode 170 and diffuse it to another path. One or more current blocking layers 85 may be disposed, and at least a part or all of the first electrode 91 may overlap with each other in a vertical direction.

상기 본딩층(98) 아래에는 지지 부재(99)가 형성되며, 상기 지지 부재(99)는 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지부재(99)는 다른 예로서, 전도성 시트로 구현될 수 있다.A support member 99 is formed under the bonding layer 98, and the support member 99 may be formed of a conductive member, and the material is copper (Cu-copper), gold (Au-gold), nickel It may be formed of a conductive material such as (Ni-nickel), molybdenum (Mo), copper-tungsten (Cu-W), and a carrier wafer (eg, Si, Ge, GaAs, ZnO, SiC, etc.). As another example, the support member 99 may be implemented as a conductive sheet.

여기서, 상기 도 1의 기판은 제거할 수 있다. 상기 기판의 제거 방법은 물리적 방법(예: Laser lift off) 또는/및 화학적 방법(습식 에칭 등)으로 제거할 수 있으며, 상기 제1도전형 반도체층(41)을 노출시켜 준다. 상기 기판이 제거된 방향을 통해 아이솔레이션 에칭을 수행하여, 상기 제1도전형 반도체층(41) 상에 제1전극(91)을 형성하게 된다. Here, the substrate of FIG. 1 may be removed. The substrate removal method may be removed by a physical method (eg, laser lift off) or/or a chemical method (such as wet etching), and exposes the first conductive type semiconductor layer 41. The first electrode 91 is formed on the first conductive type semiconductor layer 41 by performing isolation etching through the direction in which the substrate is removed.

상기 제1도전형 반도체층(41)의 상면에는 러프니스와 같은 광 추출 구조(미도시)로 형성될 수 있다. 상기 반도체층의 표면에는 절연층(미도시)이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다. 이에 따라 발광 구조물 위에 제1전극(91) 및 아래에 지지 부재(99)를 갖는 수직형 전극 구조를 갖는 발광 소자(102)가 제조될 수 있다.A light extraction structure (not shown) such as roughness may be formed on the upper surface of the first conductive semiconductor layer 41. An insulating layer (not shown) may be further disposed on the surface of the semiconductor layer, but the embodiment is not limited thereto. Accordingly, the light-emitting device 102 having a vertical electrode structure having a first electrode 91 on the light-emitting structure and a support member 99 under the light-emitting structure can be manufactured.

실시예는 활성층(51)에서의 전자와 정공의 파동 함수의 회절을 저감하여 캐리어의 트랩 효율을 개선하여 내부 발광효율을 증대시킬 수 있는 발광 소자를 제공하고자 한다. 실시예에 의하면 활성층의 우물층에서 전자의 파동함수(wave function)와 정공의 파동함수의 오버랩(overlap) 비율을 넓힘으로써 발광 재결합률(radiative recombination rate)을 향상시켜 내부 발광효율을 증대시킬 수 있다.
The embodiment aims to provide a light emitting device capable of increasing internal luminous efficiency by improving carrier trapping efficiency by reducing diffraction of wave functions of electrons and holes in the active layer 51. According to the embodiment, by increasing the overlap ratio of the wave function of electrons and the wave function of holes in the well layer of the active layer, it is possible to increase the internal luminous efficiency by improving the radial recombination rate. .

<발광 소자 패키지><Light-emitting device package>

도 13은 도 11의 발광 소자를 갖는 발광소자 패키지를 나타낸 도면이다. 13 is a diagram illustrating a light emitting device package having the light emitting device of FIG. 11.

도 13을 참조하면, 발광소자 패키지(200)는 몸체(221)와, 상기 몸체(221)에 적어도 일부가 배치된 제1 리드전극(211) 및 제2 리드전극(213)과, 상기 몸체(221) 상에 상기 제1 리드전극(211) 및 제2 리드전극(213)과 전기적으로 연결되는 상기 발광 소자(101)를 포함한다.13, the light emitting device package 200 includes a body 221, a first lead electrode 211 and a second lead electrode 213 disposed at least in part on the body 221, and the body ( And the light emitting device 101 electrically connected to the first lead electrode 211 and the second lead electrode 213 on 221.

상기 몸체(221)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 몸체(221)는 위에서 볼 때 내부에 캐비티(cavity)(225) 및 상기 캐비티(225)의 둘레에는 캐비티 바닥에 대해 경사진 면으로 형성될 수 있다. The body 221 may be formed of a silicon material, a synthetic resin material, or a metal material. When viewed from above, the body 221 may be formed with a cavity 225 inside and a surface inclined with respect to the cavity bottom around the cavity 225.

상기 제1 리드전극(211) 및 상기 제2 리드전극(213)은 서로 전기적으로 분리되며, 상기 몸체(221) 내부를 관통하도록 형성될 수 있다. 즉, 상기 제1 리드전극(211) 및 상기 제2 리드전극(213)은 일부는 상기 캐비티(225) 내부에 배치되고, 다른 부분은 상기 몸체(221)의 외부에 배치될 수 있다. The first lead electrode 211 and the second lead electrode 213 are electrically separated from each other, and may be formed to penetrate the inside of the body 221. That is, a part of the first lead electrode 211 and the second lead electrode 213 may be disposed inside the cavity 225, and another part may be disposed outside the body 221.

상기 제1 리드전극(211) 및 제2 리드전극(213)은 상기 발광 소자(101)에 전원을 공급하고, 상기 발광 소자(101)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(101)에서 발생된 열을 외부로 배출시키는 기능을 할 수도 있다. 상기 제1 및 제2리드 전극(211,213)은 금속 재질로 형성될 수 있으며, 간극부(223)에 의해 분리된다.The first lead electrode 211 and the second lead electrode 213 may supply power to the light emitting element 101 and reflect light generated from the light emitting element 101 to increase light efficiency, The heat generated by the light emitting device 101 may be discharged to the outside. The first and second lead electrodes 211 and 213 may be formed of a metal material and are separated by a gap part 223.

상기 발광 소자(101)는 상기 몸체(221) 상에 설치되거나 상기 제1 리드전극(211) 또는/및 제2 리드전극(213) 상에 설치될 수 있다. The light emitting device 101 may be installed on the body 221 or on the first lead electrode 211 or/and the second lead electrode 213.

상기 발광 소자(101)는 제1와이어(242)로 상기 제1 리드전극(211)과 연결되며, 제2와이어(243)로 제2 리드전극(213)과 연결될 수 있으며, 이에 한정되지 않는다. The light-emitting element 101 may be connected to the first lead electrode 211 by a first wire 242, and may be connected to the second lead electrode 213 by a second wire 243, but is not limited thereto.

상기 캐비티(225) 상에는 몰딩 부재(231) 또는 투명 윈도우가 배치될 수 있다. 상기 몰딩 부재(231)는 실리콘 또는 에폭시와 같은 수지 재질을 포함하며, 내부에 형광체를 포함할 수 있다. 상기 형광체는 발광 소자(101)로부터 방출된 일부 광의 파장을 변환시켜 줄 수 있다. 상기 투명 윈도우는 글라스 재질을 포함할 수 있으며, 상기 발광 소자(101)과 이격되게 배치될 수 있다. A molding member 231 or a transparent window may be disposed on the cavity 225. The molding member 231 may include a resin material such as silicone or epoxy, and may include a phosphor therein. The phosphor may convert the wavelength of some light emitted from the light emitting device 101. The transparent window may include a glass material, and may be disposed to be spaced apart from the light emitting device 101.

상기 캐비티(225) 상에는 광학 렌즈가 더 배치될 수 있으며, 이에 대해 한정하지는 않는다.
An optical lens may be further disposed on the cavity 225, but the embodiment is not limited thereto.

실시 예에 따른 발광 소자 또는 발광 소자 패키지는 복수개가 기판 상에 어레이되며, 상기 발광 소자 또는 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 또는 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능하거나 조명 유닛으로 기능할 수 있으며, 예를 들어, 조명 시스템은 백라이트 유닛, 조명 유닛, 지시 장치, 램프, 가로등을 포함할 수 있다. In the light-emitting device or light-emitting device package according to the embodiment, a plurality of light-emitting devices or light-emitting device packages are arranged on a substrate, and an optical member such as a light guide plate, a prism sheet, a diffusion sheet, and a fluorescent sheet may be disposed on a path of light emitted from the light-emitting device or light-emitting device package I can. Such a light-emitting device or a light-emitting device package, a substrate, and an optical member may function as a backlight unit or a lighting unit. For example, the lighting system may include a backlight unit, a lighting unit, an indication device, a lamp, and a street light. .

실시예에 따른 발광 소자, 발광 소자 패키지 및 조명시스템에 의하면 발광 재결합률(radiative recombination rate)을 향상시켜 내부 발광효율을 증대시킬 수 있다.According to the light emitting device, the light emitting device package, and the lighting system according to the embodiment, it is possible to increase internal luminous efficiency by improving a radial recombination rate.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, and the like described in the embodiments above are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in each embodiment may be combined or modified for other embodiments by a person having ordinary knowledge in the field to which the embodiments belong. Therefore, contents related to such combinations and modifications should be construed as being included in the scope of the present invention.

또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In addition, although the embodiments have been described above, these are only examples and do not limit the present invention, and those of ordinary skill in the field to which the present invention pertains are illustrated above within the scope not departing from the essential characteristics of the present embodiment. It will be seen that various modifications and applications that are not available are possible. For example, each component specifically shown in the embodiment can be modified and implemented. And differences related to these modifications and applications should be construed as being included in the scope of the present invention defined in the appended claims.

21: 기판 31: 버퍼층
33: 저 전도층 41: 제1도전형 반도체층
43: 제1클래드층 50,60: 양자점
51: 활성층 52,B1,B2,B3,B4: 장벽층
62,W1,W2: 우물층 71: 전자 차단 구조층
73: 제2클래드층 75: 제2도전형 반도체층
21: substrate 31: buffer layer
33: low conductivity layer 41: first conductivity type semiconductor layer
43: first cladding layer 50,60: quantum dots
51: active layer 52, B1, B2, B3, B4: barrier layer
62,W1,W2: well layer 71: electron blocking structure layer
73: second cladding layer 75: second conductive semiconductor layer

Claims (12)

제1 도전형 반도체층 및 제2 도전형 반도체층;
상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 배치되며 복수의 우물층 및 복수의 장벽층을 포함하는 활성층;
상기 활성층과 제2 도전형 반도체층 사이에 배치된 전자 차단층;
상기 제1 도전형 반도체층 및 상기 활성층 사이에 배치된 제1 클래드층; 및
상기 전자 차단층 및 상기 제2 도전형 반도체층 사이에 배치된 제2 클래드층을 포함하고,
상기 복수의 우물층은 상기 전자 차단층과 가장 인접한 제1 우물층을 포함하고,
상기 제1 우물층은 제1 양자점을 포함하며, 상기 복수의 우물층 중 상기 제1 우물층을 제외한 나머지 우물층은 상기 제1 양자점을 포함하지 않고,
상기 복수의 장벽층은 상기 전자 차단층과 가장 인접한 제1 장벽층을 포함하고,
상기 제1 장벽층은 제2 양자점을 포함하며, 상기 복수의 장벽층 중 상기 제1 장벽층을 제외한 나머지 장벽층은 상기 제2 양자점을 포함하지 않고,
상기 제2 양자점을 포함하지 않는 상기 제1 장벽층의 일 영역은 제1 에너지 밴드갭을 가지고,
상기 제1 양자점을 포함하지 않는 상기 제1 우물층의 일 영역은 상기 제1 에너지 밴드갭보다 작은 제2 에너지 밴드갭을 가지고,
상기 제1 우물층에서 상기 제1 양자점이 배치된 제1 영역은 상기 제2 에너지 밴드갭보다 작은 제3 에너지 밴드갭을 가지고,
상기 제1 장벽층에서 상기 제2 양자점이 배치된 제2 영역은 제4 에너지 밴드갭을 가지고,
상기 제4 에너지 밴드갭은 상기 제1 에너지 밴드갭보다 작고 상기 제2 에너지 밴드갭보다 큰 발광 소자.
A first conductivity type semiconductor layer and a second conductivity type semiconductor layer;
An active layer disposed between the first conductivity-type semiconductor layer and the second conductivity-type semiconductor layer and including a plurality of well layers and a plurality of barrier layers;
An electron blocking layer disposed between the active layer and the second conductivity type semiconductor layer;
A first cladding layer disposed between the first conductivity type semiconductor layer and the active layer; And
A second cladding layer disposed between the electron blocking layer and the second conductivity type semiconductor layer,
The plurality of well layers include a first well layer closest to the electron blocking layer,
The first well layer includes a first quantum dot, and the remaining well layers other than the first well layer among the plurality of well layers do not include the first quantum dot,
The plurality of barrier layers include a first barrier layer closest to the electron blocking layer,
The first barrier layer includes a second quantum dot, and the remaining barrier layers other than the first barrier layer among the plurality of barrier layers do not include the second quantum dot,
One region of the first barrier layer not including the second quantum dots has a first energy band gap,
One region of the first well layer not including the first quantum dot has a second energy band gap smaller than the first energy band gap,
The first region in which the first quantum dots are disposed in the first well layer has a third energy band gap smaller than the second energy band gap,
A second region in which the second quantum dots are disposed in the first barrier layer has a fourth energy band gap,
The fourth energy band gap is smaller than the first energy band gap and larger than the second energy band gap.
제1 항에 있어서,
상기 제1 양자점이 배치된 제1 영역은 상기 제1 우물층의 센터 영역에 배치되는 발광 소자.
The method of claim 1,
The first area in which the first quantum dots are disposed is disposed in the center area of the first well layer.
제1 항에 있어서,
상기 제1 영역은 상기 제1 우물층 내에서 상기 제1 도전형 반도체층에 가까운 장벽층에 인접하거나 접촉되게 배치되는 발광 소자.
The method of claim 1,
The first region is a light emitting device disposed adjacent to or in contact with a barrier layer close to the first conductivity type semiconductor layer within the first well layer.
제1 항에 있어서,
상기 제1 영역은 상기 우물층 내에서 상기 제2도전형 반도체층에 가까운 장벽층에 인접하거나 접촉되게 배치되는 발광 소자.
The method of claim 1,
The first region is a light emitting device disposed adjacent to or in contact with a barrier layer close to the second conductive semiconductor layer within the well layer.
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